CN102569088B - 半导体器件结构和制作该半导体器件结构的方法 - Google Patents
半导体器件结构和制作该半导体器件结构的方法 Download PDFInfo
- Publication number
- CN102569088B CN102569088B CN201010615165.1A CN201010615165A CN102569088B CN 102569088 B CN102569088 B CN 102569088B CN 201010615165 A CN201010615165 A CN 201010615165A CN 102569088 B CN102569088 B CN 102569088B
- Authority
- CN
- China
- Prior art keywords
- layer
- storage node
- semiconductor device
- node layer
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000003860 storage Methods 0.000 claims description 63
- 230000003647 oxidation Effects 0.000 claims description 40
- 238000007254 oxidation reaction Methods 0.000 claims description 40
- 230000004888 barrier function Effects 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000002513 implantation Methods 0.000 claims description 19
- 229910052732 germanium Inorganic materials 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 abstract description 19
- 230000008569 process Effects 0.000 abstract description 9
- 238000013500 data storage Methods 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- -1 silicon ion Chemical class 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000007667 floating Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000005543 nano-size silicon particle Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体器件结构和制作该半导体器件结构的方法。该方法通过离子注入掺杂工艺形成SONOS非易失性存储器，根据本方法生产的半导体器件，具有很好的可靠度，较好的资料保存能力和较好的重复读写的忍受度。此外，本发明的制作半导体器件结构的方法，充分利用现有设备、材料和工艺，不会增加生产线的复杂度，而且制作方法简单易行，不需要耗费额外的人力和物力，从而提高半导体器件的整体性能并简化工艺流程。
Description
技术领域
本发明涉及半导体制造工艺，更特别地涉及硅氧化物氮化物氧化物硅（SONOS）非易失性存储器的半导体器件结构和制作该半导体器件结构的方法。
背景技术
通常，Flash存储器件有两种结构：一种是浮栅（floating gate）结构，这也是一直以来的主流结构；另一种是电荷能陷储存（Charge-Trapping Flash，CTF）结构，SONOS（硅-氧化物-氮化物-氧化物-硅）属于后者。
随着市场对Flash存储器件集成度要求的不断提高, 制程尺寸不断缩小，浮栅的厚度至45nm已近乎极限，难以再缩小，同时传统Flash器件数据存储的可靠性与器件的工作速度、功耗、尺寸等方面的矛盾日益凸现。
因此，在45nm工艺以下, 半导体业界将焦点重新投注在过往较少用的CTF结构上。CTF结构有机会再缩小尺寸，因此普遍认为,基于多晶硅浮栅结构的传统Flash技术势必会被新一代的CTF结构的存储器件所取代。
最近，随着非挥发性存储器件尺寸的不断缩小，基于绝缘性能优异的氮化硅的SONOS非易失性存储器件，以其相对于传统多晶硅浮栅存储器更强的电荷存储能力，易于实现小型化和工艺简单等特性而重新受到重视。SONOS结构存储器是用硅(基底)-隧穿氧化硅-氮化硅-阻挡氧化硅(Blocking Oxide)-多晶硅(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)栅堆层替代了传统的Flash存储器件中的浮栅结构，是一种电荷陷阱型存储器。由于它在结构和工艺技术上与传统Flash最为接近，因此SONOS结构存储器成为最有可能在短时间内有效取代传统Flash的存储器。
与传统的浮栅结构技术不同，SONOS结构在氮化物层的深阱中局部存储电荷，这可较好地保持电荷且没有漂移位和浮栅间的耦合。此外，当沟道热载流子注入用于编程时，SONOS结构能实现每单元2-bit功能，bit密度能大大提高。
除了小的器件尺寸外，SONOS还具有很多优势，如良好的耐久性，低的操作电压和低功率，工艺过程简单并与标准COMS工艺兼容等。
图1是传统的SONOS存储器的剖面图。其包括P型半导体衬底101、源区102、漏区103和沟道区104。源区102和漏区103用n-型杂质离子掺杂。沟道区104配置在源区102和漏区103之间。在P型半导体衬底101的沟道区104上形成栅叠加。栅叠加包括依次堆叠的隧道氧化层108、氮化硅层107、阻挡氧化层106、和栅电极105。隧道氧化层108与源区102和漏区103接触。氮化硅层107具有预定密度的陷阱点。从而，当预定电压施加于栅电极105时，已经通过隧道氧化层108的电子俘获在氮化硅层107中的陷阱点。隧道氧化层108和阻挡氧化层106可以由二氧化硅形成。阻挡氧化层106防止在陷阱点俘获电子时电子移动到栅电极105中。
在这种传统的SONOS存储器结构中，阈值电压随电子是否俘获在氮化硅层107的陷阱点中而变化。通过利用该特征，SONOS存储器可以储存并读出数据。SONOS是以氮化硅(Si3N4)作为电荷捕获层来取代传统以多晶硅来储存电荷的浮栅极元件。
然而，该传统SONOS存储器不仅需要很长时间擦除数据，而且具有较短的保留时间，即，它不能长时间保有存储数据。
此外，当隧道氧化层108和阻挡氧化层106由二氧化硅组成时，SONOS存储器需要约10V的高驱动电压，从而妨碍存储器的高集成度。
氮化硅层107因为有大量的陷阱而作为电荷存储介质，其中接近隧道氧化层108部分的电荷比较容易反向遂穿进入P型半导体衬底，这会使SONOS存储器的数据保存能力退化；而接近阻挡氧化层106分布的电荷也会发生遂穿而进入栅电极105，从而影响写入/擦除后的阈值电压窗口大小。
因此，需要提供一种方法，对现有的半导体器件结构的制作方法进行改进，改善半导体器件结构的性能和效果，从而提高半导体器件的质量。在提高SONOS存储器的数据保存能力的同时，也可以提高写入/擦除后的阈值电压窗口，即降低编程电压，同时仍保持数年的数据记忆时间。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了提高半导体器件的整体性能，本发明提供了一种通过离子注入掺杂工艺形成SONOS非易失性存储器的处理方法，该方法形成硅-氧化物-氮化物-氧化物-硅存储设备的电荷捕获层。在亚45纳米的CMOS工艺中，其特征在于，包括下列步骤：
a）提供半导体衬底；
b）在所述半导体衬底的表面形成隧道氧化层；
c）在所述隧道氧化层的表面形成存储节点层；
d）对所述存储节点层进行离子注入；
e）在所述存储节点层的表面形成阻挡氧化层；
f）在所述阻挡氧化层的表面形成栅电极；
g）在所述半导体衬底上形成被浅沟槽隔离的源区和漏区；
h）去除所述源区和所述漏区上的所述栅电极、所述阻挡氧化层、所述存储节点层和所述隧道氧化层。
进一步地，所述离子选自硅离子或锗离子或上述两者的任一组合。
进一步地，所述硅离子的注入剂量为5e12 cm-2到1e18 cm-2。
进一步地，所述锗离子的注入剂量为5e12 cm-2到1e18 cm-2。
进一步地，所述存储节点层的厚度为4nm到40nm。
进一步地，所述存储节点层的形成方式为化学气相沉积。
本发明还提供一种半导体器件结构，其特征在于，包括：
半导体衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的源区和漏区；
隧道氧化层，所述隧道氧化层形成在所述半导体衬底中的所述浅沟槽上；
存储节点层，所述存储节点层形成在所述隧道氧化层上；
阻挡氧化层，所述阻挡氧化层形成在所述存储节点层上；
栅电极，所述栅电极形成在所述阻挡氧化层上。
进一步地，所述存储节点层的厚度为4nm到40nm。
进一步地，所述存储节点层含有硅离子或锗离子或上述两者的任一组合。
进一步地，所述硅离子的注入剂量为5e12 cm-2到1e18 cm-2。
进一步地，所述锗离子的注入剂量为5e12 cm-2到1e18 cm-2。
根据本发明的方法，能够有效地提高写入/擦除后的阈值电压窗口，提高SONOS存储器的数据保存能力，以提高半导体器件的整体性能并简化工艺流程。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1示出了传统的SONOS存储器的剖面结构示意图；
图2A至图2H示出了根据本发明一个实施方式的制作半导体器件结构的剖面结构示意图；
图3示出了根据本发明一个实施方式的制作半导体器件结构的方法流程图；
图4示出了根据本发明一个实施方式制作出的半导体器件结构的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、器件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或特征下方”或“在其他器件或特征之下”的器件之后将被定位为“在其他器件或特征上方”或“在其他器件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符做出相应解释。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何通过离子注入掺杂工艺形成SONOS非易失性存储器。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
以下结合图2A至图2H以及图3详细说明根据本发明一个实施方式的制作半导体器件结构的方法步骤。图2A至图2H所示为根据本发明一个实施方式的制作半导体器件结构的剖面结构示意图。
首先，如图2A所示，提供前端器件层结构。
在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。
作为示例，前端器件层结构包括衬底201。
进一步地，构成衬底201的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘衬底上的硅（SOI），还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。
应当注意的是，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底201的表面还可以具有形成有锗硅应力层的凹槽（未示出）。
接着，如图2B所示，在所述半导体衬底201的表面形成隧道氧化层205；在优选的情况下，隧道氧化层205的材料为二氧化硅。
作为示例，可以采用热氧化工艺在所述半导体衬底的表面沉积隧道氧化层205。隧道氧化层205接触所述半导体衬底201的整个表面。
接着，如图2C所示，在所述隧道氧化层205的表面形成存储节点层206；在优选的情况下，存储节点层206的材料为氮化硅。
在优选情况下，所述存储节点层206的厚度为4nm到40nm。
作为示例，所述存储节点层206的形成方法为化学气相沉积法。存储节点层206用作电荷俘获。
接着，如图2D所示，对所述存储节点层206的表面进行离子注入，形成206’。在所述存储节点层206的表面进行离子注入，所述离子体选自硅离子或锗离子或上述两者的任一组合。
在优选情况下，所述硅离子的注入剂量为5e12 cm-2到1e18 cm-2。
在优选情况下，所述锗离子的注入剂量为5e12 cm-2到1e18 cm-2。
在优选的情况下，所述存储节点层206’的材料除上述氮化硅外，还富含纳米硅和/或锗化硅。
接着，如图2E所示，在所述存储节点层206’的表面形成阻挡氧化层207。阻挡氧化层207在存储节点层206’和之后要形成的栅电极208之间，以防止存储节点层206’中俘获的电荷移动进入栅电极208。
作为示例，阻挡氧化层207可以由比存储节点层206’具有更高介电常数和更高能带差的材料形成，例如阻挡氧化层可以由氧化铝形成。
接着，如图2F所示，在所述阻挡氧化层207的表面形成栅电极208。
作为示例，栅电极208可以是用导电杂质离子掺杂的多晶硅层。例如硅化钨层。
接着，如图2G所示，在所述半导体衬底201上形成被浅沟槽204隔离的源区202和漏区203。
浅沟槽204配置在源区202和漏区203之间。源区202和漏区203可以用预定导电性的杂质离子掺杂，并彼此分开预定的距离，源区202或漏区203还可以被形成为具有轻掺杂漏区（LDD）结构。
最后，如图2H所示，去除所述源区202和所述漏区203上的所述栅电极208、所述阻挡氧化层207、所述存储节点层206’和所述隧道氧化层205。
去除所述源区202和所述漏区203上的所述栅电极208、所述阻挡氧化层207、所述存储节点层206’和所述隧道氧化层205使用干法刻蚀，将在触及所述源区202的表面和所述漏区203 的表面刻蚀反应停止，防止过度刻蚀的发生。
配置在源区和漏区的浅沟槽根据施加在栅电极的电压而打开或关闭，即，可以通过施加适当电压至栅电极来转换浅沟槽的状态。因此，源区、漏区、隧道氧化层、存储节点层、阻挡氧化层和栅电极共同构成了开关器件例如晶体管。此外，由于存储节点层的存在，开关器件具有数据存储功能。因此，源区、漏区、隧道氧化层、存储节点层、阻挡氧化层和栅电极共同构成多功能器件，同时具有开关功能和存储功能。多功能器件在结构上相当于晶体管，但是由于附加的数据存储功能，称为数据存储型或存储型晶体管。
根据本发明实施方式，在亚45纳米的CMOS工艺中，通过离子注入掺杂工艺形成SONOS非易失性存储器，形成了硅-氧化物-氮化物-氧化物-硅存储设备的电荷捕获层，能够改变材料的电荷俘获能力，改善器件的保持性能。因此对氮化硅进行离子掺杂，能够提高SONOS器件的电荷保持性能，并在多次擦除/写入操作后，仍能确保数年的记忆时间。
在该方法中，其中存储节点层，以氮化硅与高介电系数的材料，来取代传统的多晶硅，是因为这些材料不导电且具有较深的电子分立式缺陷，因此电荷能够牢牢的留在缺陷内，不易水平移动，即使有漏电路径存在，也只会造成少部分区域电荷的流失。所以根据本方法生产的半导体器件，具有很好的可靠度，较好的资料保存能力和较好的重复读写的忍受度。
此外，本发明的制作半导体器件结构的方法，充分利用现有设备、材料和工艺，不会增加生产线的复杂度，而且制作方法简单易行，不需要耗费额外的人力和物力，从而提高半导体器件的整体性能并简化工艺流程。
如图3所示，为根据本发明一个实施方式的制作半导体器件结构的方法流程图。
在步骤301中，提供前端器件层结构。
在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。
作为示例，前端器件层结构包括衬底。
进一步地，构成衬底的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘衬底上的硅（SOI），还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。
应当注意的是，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底的表面还可以具有形成有锗硅应力层的凹槽（未示出）。
在步骤302中，在所述半导体衬底的表面形成隧道氧化层；在优选的情况下，隧道氧化层的材料为二氧化硅。
作为示例，可以采用热氧化工艺在所述半导体衬底的表面沉积隧道氧化层。隧道氧化层接触所述半导体衬底的整个表面。
在步骤303中，在所述隧道氧化层的表面形成存储节点层；在优选的情况下，存储节点层的材料为氮化硅。
在优选情况下，所述存储节点层的厚度为4nm到40nm。
作为示例，所述存储节点层的形成方法为化学气相沉积法。存储节点层用作电荷俘获。
在步骤304中，在所述存储节点层的表面进行离子注入，所述离子体选自硅离子或锗离子或上述两者的任一组合。
在优选情况下，所述硅离子的注入剂量为5e12 cm-2到1e18 cm-2。
在优选情况下，所述锗离子的注入剂量为5e12 cm-2到1e18 cm-2。
在优选的情况下，所述存储节点层的材料除上述氮化硅外，还富含纳米硅和/或锗化硅。
在步骤305中，在所述存储节点层的表面形成阻挡氧化层。阻挡氧化层在存储节点层和栅电极之间，以防止存储节点层中俘获的电荷移动进入栅电极。
作为示例，阻挡氧化层可以由比存储节点层具有更高介电常数和更高能带差的材料形成。
在步骤306中，在所述阻挡氧化层的表面形成栅电极。
作为示例，栅电极可以是用导电杂质离子掺杂的多晶硅层。例如硅化钨层。
在步骤307中，在所述半导体衬底上形成被浅沟槽隔离的源区和漏区。
浅沟槽配置在源区和漏区之间。源区和漏区可以用预定导电性的杂质离子掺杂，并彼此分开预定的距离，源区或漏区还可以被形成为具有轻掺杂漏区（LDD）结构。
在步骤308中，去除所述源区和所述漏区上的所述栅电极、所述阻挡氧化层、所述存储节点层和所述隧道氧化层。
去除所述源区和所述漏区上的所述栅电极、所述阻挡氧化层、所述存储节点层和所述隧道氧化层使用干法刻蚀，将在触及所述源区的表面和所述漏区的表面刻蚀反应停止，防止过度刻蚀的发生。
如图4所示，为根据本发明一个实施方式制作出的半导体器件结构的示意图。如图所示：
半导体衬底401，所述衬底401至少具有在其上形成并被浅沟槽404隔离的源区402和漏区403；
隧道氧化层405，所述隧道氧化层405形成在所述半导体衬底401中的所述浅沟槽404上；
存储节点层406，所述存储节点层406形成在所述隧道氧化层405上；
阻挡氧化层407，所述阻挡氧化层407形成在所述存储节点层406上；
栅电极408，所述栅电极408形成在所述阻挡氧化层407上。
在优选的情况下，所述存储节点层的厚度为4nm到40nm。存储节点层406的材料除氮化硅外，还富含纳米硅和/或锗化硅。
在优选的情况下，所述存储节点层含有硅离子或锗离子或上述两者的任一组合。
在优选的情况下，所述硅离子的注入剂量为5e12 cm-2到1e18 cm-2。
在优选的情况下，所述锗离子的注入剂量为5e12 cm-2到1e18 cm-2。
根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的集成电路例如是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种制作半导体器件结构的方法，其特征在于，包括下列步骤：
a）提供半导体衬底；
b）在所述半导体衬底的表面形成隧道氧化层；
c）在所述隧道氧化层的表面形成存储节点层；
d）对所述存储节点层进行离子注入，其中所述离子选自硅离子或锗离子或上述两者的任意组合；
e）在所述存储节点层的表面形成阻挡氧化层；
f）在所述阻挡氧化层的表面形成栅电极；
g）在所述半导体衬底上形成被浅沟槽隔离的源区和漏区；
h）去除所述源区和所述漏区上的所述栅电极、所述阻挡氧化层、所述存储节点层和所述隧道氧化层。
2.根据权利要求1所述的方法，其特征在于，所述硅离子的注入剂量为5e12cm-2到1e18cm-2。
3.根据权利要求1所述的方法，其特征在于，所述锗离子的注入剂量为5e12cm-2到1e18cm-2。
4.根据权利要求1所述的方法，其特征在于，所述存储节点层的厚度为4nm到40nm。
5.根据权利要求1所述的方法，其特征在于，所述存储节点层的形成方式为化学气相沉积。
6.一种利用如权利要求1～5任一项所述的方法制成的半导体器件结构，其特征在于，包括：
半导体衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的源区和漏区；
隧道氧化层，所述隧道氧化层形成在所述半导体衬底中的所述浅沟槽上；
存储节点层，所述存储节点层形成在所述隧道氧化层上，其中所述存储节点层含有硅离子或锗离子或上述两者的任意组合；
阻挡氧化层，所述阻挡氧化层形成在所述存储节点层上；
栅电极，所述栅电极形成在所述阻挡氧化层上。
7.根据权利要求6所述的半导体器件结构，其特征在于，所述存储节点层的厚度为4nm到40nm。
8.根据权利要求6所述的半导体器件结构，其特征在于，所述硅离子的注入剂量为5e12cm-2到1e18cm-2。
9.根据权利要求6所述的半导体器件结构，其特征在于，所述锗离子的注入剂量为5e12cm-2到1e18cm-2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010615165.1A CN102569088B (zh) | 2010-12-30 | 2010-12-30 | 半导体器件结构和制作该半导体器件结构的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010615165.1A CN102569088B (zh) | 2010-12-30 | 2010-12-30 | 半导体器件结构和制作该半导体器件结构的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569088A CN102569088A (zh) | 2012-07-11 |
| CN102569088B true CN102569088B (zh) | 2014-06-25 |
Family
ID=46414194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010615165.1A Active CN102569088B (zh) | 2010-12-30 | 2010-12-30 | 半导体器件结构和制作该半导体器件结构的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102569088B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158654B (zh) * | 2015-04-20 | 2019-04-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108172582A (zh) * | 2017-12-27 | 2018-06-15 | 上海华虹宏力半导体制造有限公司 | 一种sonos存储器的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617639B1 (en) * | 2002-06-21 | 2003-09-09 | Advanced Micro Devices, Inc. | Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling |
| US6630383B1 (en) * | 2002-09-23 | 2003-10-07 | Advanced Micro Devices, Inc. | Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer |
| CN1670958A (zh) * | 2004-03-17 | 2005-09-21 | 三星电子株式会社 | 硅氧化物氮化物氧化物半导体型存储器件 |
-
2010
- 2010-12-30 CN CN201010615165.1A patent/CN102569088B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617639B1 (en) * | 2002-06-21 | 2003-09-09 | Advanced Micro Devices, Inc. | Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling |
| US6630383B1 (en) * | 2002-09-23 | 2003-10-07 | Advanced Micro Devices, Inc. | Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer |
| CN1670958A (zh) * | 2004-03-17 | 2005-09-21 | 三星电子株式会社 | 硅氧化物氮化物氧化物半导体型存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102569088A (zh) | 2012-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7602006B2 (en) | Semiconductor flash device | |
| US6885072B1 (en) | Nonvolatile memory with undercut trapping structure | |
| TWI451562B (zh) | 操作具有氧化／氮化多層絕緣結構非揮發記憶胞之方法 | |
| CN101136439A (zh) | 半导体装置 | |
| US20050242391A1 (en) | Two bit/four bit SONOS flash memory cell | |
| CN107180833B (zh) | 一种抗辐射Sense-Switch型pFLASH开关单元结构及其制备方法 | |
| US20060202254A1 (en) | Multi-level flash memory cell capable of fast programming | |
| US8526242B2 (en) | Flash memory and fabrication method and operation method for the same | |
| JP2015070266A (ja) | 不揮発性メモリセルの形成方法及びその構造 | |
| CN101325200A (zh) | 存储单元及其制造方法 | |
| US9711513B2 (en) | Semiconductor structure including a nonvolatile memory cell and method for the formation thereof | |
| US7514744B2 (en) | Semiconductor device including carrier accumulation layers | |
| US11195842B2 (en) | Vertical non-volatile memory structure with additional bitline in wordline stack | |
| US7235848B2 (en) | Nonvolatile memory with spacer trapping structure | |
| US7304340B2 (en) | Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card | |
| CN102237367B (zh) | 一种闪存器件及其制造方法 | |
| CN102569088B (zh) | 半导体器件结构和制作该半导体器件结构的方法 | |
| JP2011134981A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| CN102130133B (zh) | Sonos器件及其制造方法 | |
| CN104701263A (zh) | 一种半浮栅器件的制造方法 | |
| CN102945850A (zh) | 镜像闪存器件及其操作方法 | |
| CN116782658B (zh) | 半导体结构及其形成方法 | |
| CN108054168B (zh) | 闪存单元结构及其制造方法 | |
| CN113782540B (zh) | Sonos存储器的工艺方法 | |
| US20230284453A1 (en) | Semiconductor structure and method for manufacturing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20130107 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20130107 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |