JP2015070266A - 不揮発性メモリセルの形成方法及びその構造 - Google Patents

不揮発性メモリセルの形成方法及びその構造 Download PDF

Info

Publication number
JP2015070266A
JP2015070266A JP2014158283A JP2014158283A JP2015070266A JP 2015070266 A JP2015070266 A JP 2015070266A JP 2014158283 A JP2014158283 A JP 2014158283A JP 2014158283 A JP2014158283 A JP 2014158283A JP 2015070266 A JP2015070266 A JP 2015070266A
Authority
JP
Japan
Prior art keywords
well
layer
source
substrate
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014158283A
Other languages
English (en)
Inventor
▲文▼堂 孫
Wein-Town Sun
▲文▼堂 孫
政▲彦▼ 沈
Cheng-Yen Shen
政▲彦▼ 沈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of JP2015070266A publication Critical patent/JP2015070266A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】構造が複雑ではなく、セル面積が少ない不揮発性メモリセルを提供する。【解決手段】基板２１０上に形成されたウェル２２０と、ウェル２２０上に形成された第１、第２、第３のソース／ドレインドープ領域２３１、２３２、２３３と、第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成された第１下部誘電体層２５１と、第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成された第２下部誘電体層２５２と、第１下部誘電体層２５１上に形成された第１電荷トラップ層２６１と、第２下部誘電体層２５２上に形成された第２電荷トラップ層２６２と、第１電荷トラップ層２６１上に形成されたブロック層２７１と、ブロック層２７１上に形成されたメモリゲート２８１と、第２電荷トラップ層２６２上に形成された選択ゲート２８２と、を含む。【選択図】図２

Description

本発明は不揮発性メモリセル、特に、２つのトランジスタを有する不揮発性メモリセルと当該不揮発性メモリセルを製造する方法に関する。
不揮発性メモリは電力供給なしにデータを記憶できるので、携帯情報端末（ＰＤＡ）、携帯電話及びメモリカードなどのさまざまな携帯電子製品に用いることが好ましい。市場の要求に応えるため、不揮発性メモリ技術はＣＭＯＳプロセス、低消費電力、高い書き込み効率、低コスト及び高密度との両立性を持たなければならない。しかし、不揮発性メモリの小型化が進むにつれ、ゲート酸化層はより薄くなりこれにより記憶されたデータを簡単に消すことができてしまい、不揮発性メモリのデータ記憶能力に問題を起こす。
図１は従来のメモリセル１０を示す。メモリセル１０は絶縁フィールド酸化層（ＦＯＸ）２４により分離されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ２８及びＰチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ３０を含む。ＮＭＯＳトランジスタ２８はＰ型基板１２上に形成され、第１フローティングゲート３２、Ｎ＋ソースドープ領域１４及びＮ＋ドレインドープ領域１６を含む。ＰＭＯＳトランジスタ３０はＮ型基板１８上に形成され、第２フローティングゲート３４、Ｐ＋ソースドープ領域２０及びＰ＋ドレインドープ領域２２を含む。ＰＭＯＳトランジスタ３０はソース／ドレインドープＮ型チャネルストップ領域３８と共にＰ＋ソースドープ領域２０に近接した第２フローティングゲート３４の下に埋め込まれる。第１フローティングゲート３２及び第２フローティングゲート３４は、双方が同じレベルで維持されるようにフローティングゲート金属線３６に接続される。メモリセル１０へデータを書き込むと、第１フローティングゲート３２は制御ゲート電圧に従った対応レベルを生成する。この時、フローティングゲート金属線３６による接続のため、第２フローティングゲート３４は第１フローティングゲート３２と同じレベルになる。次に、Ｐ＋ソースドープ領域２０とＮ型チャネルストップ領域３８との間の空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）の電子が、加速され第２フローティングゲート３４に注入される。
しかしながら、従来のメモリセル１０には欠点がある。第１に、使用される製造技術によって設定されたさまざまな種類のトランジスタ間に最小スペーシングルールがあるため、従来のメモリセル１０は、広大なチップ領域を占有するＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ２８を有する。第２に、従来のメモリセル１０はフローティングゲート金属線３６が第１フローティングゲート３２及び第２フローティングゲート３４を接続させるようにする。第３に、フィールド酸化層２４はＰＭＯＳトランジスタ３０をＮＭＯＳトランジスタ２８から分離させるようにする。従って、従来のメモリセル１０はかなりのチップ領域を占有し、構造的に複雑である。これら全てが費用を増加させ、製造プロセスを困難にする。
不揮発性メモリセルは、基板上に形成されたウェルと、前記ウェル上に形成された複数のソース／ドレインドープ領域と、前記ウェル上の前記複数のソース／ドレインドープ領域の第１ソース／ドレインドープ領域と第２ソース／ドレインドープ領域との間に形成された第１下部誘電体層と、前記ウェル上の前記複数のソース／ドレインドープ領域の第２ソース／ドレインドープ領域と第３ソース／ドレインドープ領域との間に形成された第２下部誘電体層と、前記第１下部誘電体層上に形成された第１電荷トラップ層と、前記第２下部誘電体層上に形成された第２電荷トラップ層と、前記第１電荷トラップ層上に形成されたブロック層と、前記ブロック層上に形成されたメモリゲートと、前記第２電荷トラップ層上に形成された選択ゲートと、を含む。
不揮発性メモリセルの形成方法は、選択トランジスタ領域及び蓄積トランジスタ領域を有する活性領域を画定する工程と、基板上にウェルを形成する工程と、下部誘電体層、電荷トラップ層及び上部誘電体層を有する積層を形成する工程と、前記上部誘電体層を前記選択トランジスタ領域でエッチングする工程と、前記選択トランジスタ領域上に選択ゲートを、そして前記蓄積トランジスタ領域上にメモリゲートを形成する工程と、複数のソース／ドレインドープ領域を形成する工程と、を含む。
上記及びその他の本発明の目的が、以下のさまざまな図形及び図面で示した好ましい実施形態の詳細な説明を読むと、当業者に明白なことは言うまでもない。
従来のメモリセルを示す図である。
本発明の一実施形態に従った不揮発性メモリセルを示す図である。
本発明の他の実施形態に従った不揮発性メモリセルを示す図である。
図２の不揮発性メモリの製造方法を示すフローチャートである。
本発明の一実施形態に従ったウェルを形成した後の基板を示す図である。
基板の表面上方に形成された下部誘電体層、電荷トラップ層及び上部誘電体層を示す図である。
図４の工程４０４における、下部誘電体層、電荷トラップ層及び上部誘電体層のエッチング示す図である。
部分的にエッチングされた上部導電体層を示す図である。
基板表面の上方に形成されたゲート化合物層を示す図である。
基板上の化合物層がエッチングされた後の不揮発性メモリセルを示す図である。
基板上に形成されたスペーサーと少なくとも４つの低濃度ドープ領域を示す図である。
図２は本発明の一実施形態に従った不揮発性メモリセル２００を示す。不揮発性メモリセル２００は、基板２１０、絶縁体ＳＴＩ、ウェル２２０、３つのソース／ドレインドープ領域２３１、２３２及び２３３、２つの下部誘電体層２５１及び２５２、２つの電荷トラップ層２６１及び２６２、ブロック層２７１、メモリゲート２８１そして選択ゲート２８２を含む。基板２１０はＰ型基板でよい。他の実施形態において、基板２１０はウェハーを言及することもできる。絶縁体ＳＴＩは基板２１０上の活性領域を画定するために用いられる。ウェル２２０はＮウェルでよく、不純物を注入することで基板２１０上に形成することができる。３つのソース／ドレインドープ領域２３１、２３２及び２３３それぞれは、Ｐ＋ドープ領域でよく、ウェル２２０上に形成される。２つの下部誘電体層２５１及び２５２それぞれは、二酸化ケイ素で形成され、ウェル２２０上に形成することができる。第１下部誘電体層２５１は第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成することができる。第２下部誘電体層２５２は第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成することができる。２つの電荷トラップ層２６１及び２６２それぞれは、窒化ケイ素又は酸窒化ケイ素で形成することができる。第１電荷トラップ層２６１は第１下部誘電体層２５１上に形成することができる。第２電荷トラップ層２６２は第２下部誘電体層２５２上に形成することができる。ブロック層２７１は二酸化ケイ素で形成され、第１電荷トラップ層２６１上に形成することができる。メモリゲート２８１及び選択ゲート２８２それぞれは、多結晶シリコンゲートでよい。メモリゲート２８１はブロック層２７１上に形成することができる。選択ゲート２８２は第２電荷トラップ層２６２上に形成することができる。
加えて、不揮発性メモリセル２００は少なくとも４つの低濃度ドープ領域２４１、２４４２、２４３及び２４４を更に含む。少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４それぞれは、Ｐドープ領域でよく、ウェル２２０上に形成することができる。第１低濃度ドープ領域２４１は、第１ソース／ドレインドープ領域２３１と接続し、第１ソース／ドレインドープ領域２３１と第１下部誘電体層２５１との間に形成することができる。第２低濃度ドープ領域２４２は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第１下部誘電体層２５１との間に形成することができる。第３低濃度ドープ領域２４３は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第２下部誘電体層２５２との間に形成することができる。第４低濃度ドープ領域２４４は、第３ソース／ドレインドープ領域２３３と接続し、第３ソース／ドレインドープ領域２３３と第２下部誘電体層２５２との間に形成することができる。
少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４が３つのソース／ドレインドープ領域２３１、２３２及び２３３の形成によって重なることから守るため、少なくとも４つのスペーサー２９１、２９２、２９３及び２９４が形成される。各スペーサーは低濃度ドープ領域の上方に形成される。
第１ソース／ドレインドープ領域２３１、第２ソース／ドレインドープ領域２３２、第１下部誘電体層２５１、第１電荷トラップ層２６１、ブロック層２７１及びメモリゲート２８１は不揮発性メモリセル２００の蓄積トランジスタ２０１を形成することができる。第２ソース／ドレインドープ領域２３２、第３ソース／ドレインドープ領域２３３、第２下部誘電体層２５２、第２電荷トラップ層２６２及び選択ゲート２８２は、不揮発性メモリセル２００の選択トランジスタ２０２を形成することができる。蓄積トランジスタ２０１は基板２１０の蓄積トランジスタ領域１０１に形成することができ、選択トランジスタ２０２は基板２１０の選択トランジスタ領域１０２に形成することができる。蓄積トランジスタ２０１のチャネル長は製造技術のベース長よりも長い、あるいは等しい。選択トランジスタ２０２のチャネル長は蓄積トランジスタ２０１のチャネル長よりも長い、あるいは等しい。選択ライン及びビットラインは不揮発性メモリセル２００の動作中に必要となる電圧を提供するために使用される。第２ソース／ドレインドープ領域２３２はフローティング領域であり、蓄積トランジスタ２０１及び選択トランジスタ２０２を電気的に接続するように使用される。
不揮発性メモリセル２００上に書き込みを行うために、電子がチャネルホットホール（ｃｈａｎｎｅｌ−ｈｏｔ−ｈｏｌｅ）により導入されたホットエレクトロン注入機構（ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ）を通して第１電荷トラップ層２６１に注入される。不揮発性メモリセル２００にデータを書き込む前に、選択トランジスタ２０２を作動させ、第３ソース／ドレインドープ領域２３３と第２ソースドレインドープ領域２３２との間に、伝導チャンネルを持たせるようにする。第３ソース／ドレインドープ領域２３３と第２ソース／ドレインドープ領域２３２との間の伝導チャンネルは、第３ソース／ドレインドープ領域２３３及び第２ソース／ドレインドープ領域２３２が同じ電圧レベルを有するようにさせる。第２ソース／ドレインドープ領域２３２と第１ソース／ドレインドープ領域２３１との間のチャンネルにある正孔が高エネルギーを得るために加速される。高エネルギーがウェル２２０に影響を与えた結果、電子正孔対が生成される。生成された電子はメモリゲート２８１に印加される電圧により引きつけられ、電子は蓄積トランジスタ２０１の第１電荷トラップ層２６１に注入される。
不揮発性メモリセル２００における消去動作を行うために、第１電荷トラップ層２６１に注入された電子をファウラーノルデハイムトンネリング（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を介して放出することができる。ファウラーノルデハイムトンネリング（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）は読み取り動作が行われるとき、メモリセルによって行われる。選択ライン及びビットライン上で電圧を制御することで、動作を抑止させるプログラムが実行される。
本発明の他の実施形態において、メモリセルは更にディープウェルを有する。図３は本発明の他の実施形態に従った不揮発性メモリセル３００を示す。不揮発性メモリセル３００は、基板２１０、ディープウェル３１０、ウェル２２０、３つのソース／ドレインドープ領域２３１、２３２及び２３３、２つの下部誘導体層２５１及び２５２、２つの電荷トラップ層２６１及び２６２、ブロック層２７１、メモリゲート２８１及び選択ゲート２８２を含む。基板２１０はＰ型基板でよい。ある場合、基板２１０はウェハーを言及することもできる。ディープウェル３１０はディープＮウェル又はＮ型障壁層でよい。ウェル２２０はＮウェルでよく、不純物を注入することで基板２１０上に形成することができる。３つのソース／ドレインドープ領域２３１、２３２及び２３３それぞれは、Ｐ＋ドープ領域でよく、ウェル２２０上に形成することができる。２つの下部誘導体層２５１及び２５２それぞれは、二酸化ケイ素で形成され、ウェル２２０上に形成することができる。第１下部誘導体層２５１は、第１ソース／ドレインドープ領域２３１と第２ソース／ドレインドープ領域２３２との間に形成することができる。第２下部誘導体層２５２は、第２ソース／ドレインドープ領域２３２と第３ソース／ドレインドープ領域２３３との間に形成することができる。２つの電荷トラップ層２６１及び２６２それぞれは、窒化ケイ素又は酸窒化ケイ素で形成することができる。第１電荷トラップ層２６１は、第１下部誘導体層２５１上に形成することができる。第２電荷トラップ層２６２は第２下部誘導体層２５２上に形成することができる。ブロック層２７１は、二酸化ケイ素で形成され、第１電荷トラップ層２６１上に形成することができる。メモリゲート２８１及び選択ゲート２８２それぞれは、多結晶シリコンゲートでよい。メモリゲート２８１はブロック層２７１上に形成することができる。選択ゲート２８２は第２電荷トラップ層２６２上に形成することができる。
加えて、不揮発性メモリセル３００は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を更に含むことができる。４つの低濃度ドープ領域２４１、２４２、２４３及び２４４それぞれは、Ｐドープ領域でよく、ウェル２２０上に形成することができる。第１低濃度ドープ領域２４１は、第１ソース／ドレインドープ領域２３１と接続し、第１ソース／ドレインドープ領域２３１と第１下部誘電体層２５１との間に形成することができる。第２低濃度ドープ領域２４２は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第１下部誘電体層２５１との間に形成することができる。第３低濃度ドープ領域２４３は、第２ソース／ドレインドープ領域２３２と接続し、第２ソース／ドレインドープ領域２３２と第２下部誘電体層２５２との間に形成することができる。第４低濃度ドープ領域２４４は第３ソース／ドレインドープ領域２３３と接続し、第３ソース／ドレインドープ領域２３３と第２下部誘電体層２５２との間に形成することができる。
不揮発性メモリセル３００の蓄積トランジスタ２０１及び選択トランジスタ２０２は、不揮発性メモリセル２００のものと同様のコンポーネントを有する。不揮発性メモリセル３００と不揮発性メモリセル２００の違いは、不揮発性メモリセル３００が基板２１０上に形成されたディープウェル３１０を有する一方、不揮発性メモリセル２００はディープウェルを有していないということである。２つの不揮発性メモリセル２００及び３００の機能と動作は同じである。従って、不揮発性メモリセル３００の動作は簡潔化のため、これ以降議論しない。
図４は、図２の不揮発性メモリセル２００の製造方法を示すフローチャートである。当該製造方法は以下の工程を含むがこれらに限定されない。
工程４０１：基板２１０上に絶縁体ＳＴＩを形成する。
工程４０２：基板２１０上にウェル２２０を形成する。
工程４０３：基板２１０上に下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を成長／堆積させる。
工程４０４：下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を不揮発性メモリセル２００の領域以外の領域からエッチングする。
工程４０５：選択トランジスタ領域１０２に形成された上部誘電体層２７０をエッチングする。
工程４０６：基板２１０上にゲート化合物２８０の層を堆積する。
工程４０７：メモリゲート２８１及び選択ゲート２８２を形成する。
工程４０８：下部導電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０をメモリゲート２８１及び選択ゲート２８２の領域以外の領域からエッチングする。
工程４０９：少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を形成する。
工程４１０：不揮発性メモリセル２００のソース／ドレインドープ領域２３１、２３２及び２３３を形成する。
工程４０１において、絶縁体ＳＴＩは基板２１０上に形成され、不揮発性メモリセル２００が形成される活性領域を画定する。図５は本発明の一実施形態に従ったウェル２２０形成された後の基板２１０を示す。工程４０２において、基板２１０に不純物が注入され、ウェル２２０を形成する。Ｎウェルを形成するため、不純物はＮ型不純物がよい。
図６は、基板２１０の表面に形成された下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０を示す。工程４０３において、下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０は基板２１０の全面で成長／堆積させることができる。下部誘電体層２５０及び上部誘電体層２７０は酸化ケイ素で形成することができる。電荷トラップ層２６０は窒化ケイ素又は酸窒化ケイ素で形成することができる。
図７は、工程４０４における下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０エッチングを示す。工程４０４において、下部誘電体層２５０、電荷トラップ層２６０及び上部誘電体層２７０は不揮発性メモリセル２００が形成される基板２１０の領域以外の基板２１０の領域からエッチングすることができる。不揮発性メモリセル２００が形成される基板２１０の領域以外の基板２１０の領域は、入力／出力（Ｉ／Ｏ）素子及び論理素子が形成される基板２１０の領域を含むことができる。工程４０４の後、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層を基板２１０上に形成することができ、そして入力／出力（Ｉ／Ｏ）素子領域以外の基板２１０の領域からエッチングすることができる。
図８は部分的にエッチングされた上部導電体層２７０を示す。工程４０５において、選択トランジスタ領域１０２に形成された上部誘電体層２７０の選択された領域は、エッチングにより除去される。つまり、蓄積トランジスタ領域１０１及び選択トランジスタ領域１０２はこの工程で画定される。そして、工程４０５の後、論理素子のゲート誘電体層は基板２１０上に形成することができる。
ただし、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層のエッチングは、工程４０５のエッチングとは別に、あるいは同時に行うことができる。入力／出力（Ｉ／Ｏ）素子のゲート誘電体層及び論理素子のゲート誘電体層は別々に形成することができる。これは、入力／出力（Ｉ／Ｏ）素子のゲート誘電体層の厚さが論理素子のゲート誘電体層よりも厚いからである。
図９は基板２１０の表面上に形成されたゲート化合物２８０の層を示す。工程４０６において、ゲート化合物２８０の層は基板２１０上に堆積される。ゲート化合物２８０の層は多結晶シリコン層でよい。
図１０は、基板２１０上の化合物の層がエッチングされた後の不揮発性メモリセル２００を示す。工程４０７において、選択トランジスタ領域１０２上の選択ゲート２８２及び蓄積トランジスタ領域１０１上のメモリゲート２８１を形成することができる。つまり、選択ゲート２８２とメモリゲート２８１の位置を画定するマスクが採用され、次にエッチングプロセスが選択ゲート２８２及びメモリゲート２８１の領域以外のゲート化合物２８０の層の領域をエッチングするエッチング処理が行われる。この工程で、入力／出力（Ｉ／Ｏ）素子のゲート及び論理素子のゲートが形成される基板２１０上の領域もマスクによって画定される。入力／出力（Ｉ／Ｏ）素子のゲート及び論理素子のゲートが画定されるゲート化合物２８０の層の領域もエッチングプロセスの後、基板２１０上に残留する。
工程４０８において、リバース（ｒｅｖｅｒｓｅ）酸化膜―窒化膜―酸化膜（ＯＮＯ）エッチングプロセスが行うことができる。ゲート化合物２８０の層のエッチングプロセス後、ブロック層２７１、第１電荷トラップ層２６１及び第１下部誘導体層２５１を含む第１積層が形成される。さらに、第２電荷トラップ層２６２及び第２下部誘電体層２５２を含む第２積層も形成される。第１積層及び第２積層は、下部誘電体層２５０、電荷トラップ層２６０そして選択ゲート２８２及びメモリゲート２８１の領域以外の上部誘電体層２７０の領域をエッチングすることで画定することができる。
２つのマスクをゲート化合物エッチングプロセス及びリバース（ｒｅｖｅｒｓｅ）ＯＮＯエッチングプロセスに採用することができる。さらに、エッチングを行うために、フォトレジスト層がエッチングされる化合物の最上層の全体に堆積される。例えば、多結晶シリコンゲートを形成するために、エッチングされる化合物の層の最上層の全面にフォトレジストの層を堆積することができる。例えば、多結晶シリコンゲートを形成するため、酸化物の層及び多結晶シリコン化合物の層が基板全面に形成される。最上層とは、多結晶シリコンゲート化合物の層でよい。フォトレジストの層はエッチングされる多結晶シリコンゲート化合物の層の上方に形成される。フォトレジストはエッチングされる多結晶シリコンゲート化合物層の選択された領域を指定するマスクを用いて現像することができる。フォトレジストがエッチングされ、エッチングされる多結晶シリコンゲート化合物の層の選択された領域上方のフォトレジストを除去する。酸化物の層及び多結晶シリコン化合物の層の一部を選択された領域から除去し、残留するフォトレジストにより保護される酸化物の層及び多結晶シリコン化合物の層の残った部分をそのままにして、不揮発性メモリセル２００のゲートコンポーネントを形成する。フォトレジストはエッチングプロセス中にエッチングする必要のない化合物の層に対し、保護層として機能する。残留するフォトレジストはエッチングプロセスの後、除去することができる。エッチングプロセスは基板２１０の表面の上方にあるコンポーネントを形成するために用いることができる。
不揮発性メモリセル２００は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を更に含むことができる。工程４０９において、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４はイオンをウェル２２０の選択された領域に注入することで形成することができる。少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４はソース／ドレインドープ領域２３１、２３２及び２３３の形成前に形成することができる。
工程４０９の後、入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域は、基板２１０の選択された領域にイオンを注入することで形成することができる。入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域は、不揮発性メモリセル２００の低濃度ドープ領域とは別に形成される。これは、入力／出力（Ｉ／Ｏ）素子及び論理素子の低濃度ドープ領域と不揮発性メモリセル２００の低濃度ドープ領域は、素子の特定なニーズに従って決められる異なる濃度の注入イオンを必要とするからである。
例えば、スペーサー２９１、２９２、２９３及び２９４といった保護層は、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４上方に配置され、少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を他に埋め込まれたれたコンポーネント、例えば３つのソース／ドレインドープ領域２３１、２３２及び２３３などと重なり合わないようにするために保護する。本発明は、低濃度ドープ領域がソース／ドレインドープ領域により重なり合わないようにするために保護膜を用いることに限定しない。
図１１はスペーサー２９１、２９２、２９３及び２９４、そして図５の基板上に形成された少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４を示す。スペーサー２９１、２９２、２９３及び２９４に占有された表面積は、基板２０１上の少なくとも４つの低濃度ドープ領域２４１、２４２、２４３及び２４４によって占有された表面積と同じでよい。
工程４１０において、ウェル２００の選択された領域はイオンが注入され、３つのソース／ドレインドープ領域２３１、２３２及び２３３を形成する。不揮発性メモリセル２００の構造を図２に示す。基板２１０上の入力／出力（Ｉ／Ｏ）素子及び論理素子のソース／ドレインドープ領域もこの工程で形成することができる。
ただし、図３の不揮発性メモリセル３００は、基板に不純物を注入させることで形成され、ディープウェル３１０を形成する。ディープウェル３１０はウェル２２０形成前に形成することができる。
本発明は直列に結合された、２つのトランジスタ、蓄積トランジスタ及び選択トランジスタを有する不揮発性メモリセルを開示する。蓄積トランジスタの電荷トラップ層は、不揮発性メモリセルに記憶されたデータに従った電子を蓄積することができる。選択トランジスタは、動作中に使用される不揮発性メモリセルを選択するために用いられる。低濃度ドープ領域の使用は不揮発性メモリセル上への短チャネル効果を削減させることができる。第２電荷トラップ層及び第２下部誘電体層は、選択トランジスタのゲートの誘電体として機能する。先行技術と比較して、本発明の製造方法はより効率的である。これは、ＩＯ素子の誘電体と同じ誘電体である、選択トランジスタのゲートの誘電体の厚さを減らすための追加的なエッチング工程が必要ないからである。本発明の不揮発性メモリセルは、書き込み、消去、読み取り、そしてプログラム抑止といった動作を行うことができる。本発明のある実施形態において、高い電圧供給下において動作するとき、ディープウェルを追加して不揮発性メモリセルへのダメージを防ぐことができる。
当業者は、本発明の教示を保持する過程で、装置及び方法の多くの修正及び変形を行うことができるということに容易に気づくだろう。従って、上記の開示は、添付された請求項の境界及び範囲（ｍｅｔｅｓ ａｎｄ ｂｏｕｎｄｓ）にのみ限定されるものとして理解されるべきである。

Claims (24)

  1. 基板上に形成されたウェルと、
    前記ウェル上に形成された複数のソース／ドレインドープ領域と、
    前記ウェル上の前記複数のソース／ドレインドープ領域の第１ソース／ドレインドープ領域と第２ソース／ドレインドープ領域との間に形成された第１下部誘電体層と、
    前記ウェル上の前記複数のソース／ドレインドープ領域の第２ソース／ドレインドープ領域と第３ソース／ドレインドープ領域との間に形成された第２下部誘電体層と、
    前記第１下部誘電体層上に形成された第１電荷トラップ層と、
    前記第２下部誘電体層上に形成された第２電荷トラップ層と、
    前記第１電荷トラップ層上に形成されたブロック層と、
    前記ブロック層上に形成されたメモリゲートと、
    前記第２電荷トラップ層上に形成された選択ゲートと、
    を含む不揮発性メモリセル。
  2. 活性領域を画定するために前記基板上に形成された複数の絶縁体を更に含む、請求項１に記載の不揮発性メモリセル。
  3. 前記ウェル上に形成され、対応する下部誘電体層と対応するソース／ドレインドープ領域との間にそれぞれ形成される複数の低濃度ドープ領域を更に含む、請求項１に記載の不揮発性メモリセル。
  4. 前記基板と前記ウェルとの間に形成されたディープウェルを更に含む、請求項１に記載の不揮発性メモリセル。
  5. 前記ディープウェルはディープＮウェルである、請求項４に記載の不揮発性メモリセル。
  6. 前記基板と前記ウェルとの間に形成された障壁層を更に含む、請求項１に記載の不揮発性メモリセル。
  7. 前記障壁層はＮ障壁層である、請求項６に記載の不揮発性メモリセル。
  8. 前記選択ゲートの長さはメモリゲートの長さよりも長い、あるいは等しい、請求項１に記載の不揮発性メモリセル。
  9. 前記第１電荷トラップ層及び前記第２電荷トラップ層は窒化ケイ素で形成される、請求項１に記載の不揮発性メモリセル。
  10. 前記第１電荷トラップ層及び前記第２電荷トラップ層は酸窒化ケイ素で形成される、請求項１に記載の不揮発性メモリセル。
  11. 前記基板はＰ型基板で、前記ウェルはＮウェルで、前記複数のソース／ドレインドープ領域はＰ＋ドープ領域である、請求項１に記載の不揮発性メモリセル。
  12. 選択トランジスタ領域及び蓄積トランジスタ領域を有する活性領域を画定する工程と、
    基板上にウェルを形成する工程と、
    下部誘電体層、電荷トラップ層及び上部誘電体層を有する積層を形成する工程と、
    前記上部誘電体層を前記選択トランジスタ領域でエッチングする工程と、
    前記選択トランジスタ領域上に選択ゲートを形成し、前記蓄積トランジスタ領域上にメモリゲートを形成する工程と、
    複数のソース／ドレインドープ領域を形成する工程と、
    を含む不揮発性メモリセルの形成方法。
  13. 複数の低濃度ドープ領域を形成する工程を更に含む、請求項１２に記載の方法。
  14. 前記活性領域を画定する前記の工程は前記基板上に絶縁体を形成する工程を含む、請求項１２に記載の方法。
  15. 前記ウェルを形成する前記の工程は前記基板に不純物を注入する工程を含む、請求項１２に記載の方法。
  16. 前記複数の低濃度ドープ領域を形成する前記の工程は、前記ウェルにイオンを注入して４つの低濃度ドープ領域を前記ウェル上に形成し、対応する下部誘電体層と対応するソース／ドレインドープ領域との間にそれぞれ形成される工程を含む、請求項１２に記載の方法。
  17. 前記基板に不純物を注入して、ディープウェルを前記基板と前記ウェルとの間に形成する工程を更に含む、請求項１２に記載の方法。
  18. 前記ディープウェルはディープＮウェルである、請求項１７に記載の方法。
  19. 前記基板に不純物を注入して、障壁層を前記基板と前記ウェルとの間に形成する工程を更に含む、請求項１２に記載の方法。
  20. 前記障壁層はＮ障壁層である、請求項１９に記載の方法。
  21. 前記選択ゲートの長さは前記メモリゲートの長さよりも長い、あるいは等しい、請求項１２に記載の方法。
  22. 前記第１電荷トラップ層及び前記第２電荷トラップ層は窒化ケイ素で形成される、請求項１２に記載の方法。
  23. 前記第１電荷トラップ層及び前記第２電荷トラップ層は酸窒化ケイ素で形成される、請求項１２に記載の方法。
  24. 前記基板はＰ型基板で、前記ウェルはＮウェルで、前記ソース／ドレインドープ領域はＰ＋ドープ領域である、請求項１２に記載の方法。
JP2014158283A 2013-09-27 2014-08-04 不揮発性メモリセルの形成方法及びその構造 Pending JP2015070266A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361883205P 2013-09-27 2013-09-27
US61/883,205 2013-09-27

Publications (1)

Publication Number Publication Date
JP2015070266A true JP2015070266A (ja) 2015-04-13

Family

ID=51352452

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2014108403A Active JP6066958B2 (ja) 2013-09-27 2014-05-26 不揮発性メモリ構造
JP2014126757A Active JP6034832B2 (ja) 2013-09-27 2014-06-20 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法
JP2014152574A Active JP6063906B2 (ja) 2013-09-27 2014-07-28 不揮発性メモリの製造方法
JP2014158283A Pending JP2015070266A (ja) 2013-09-27 2014-08-04 不揮発性メモリセルの形成方法及びその構造

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2014108403A Active JP6066958B2 (ja) 2013-09-27 2014-05-26 不揮発性メモリ構造
JP2014126757A Active JP6034832B2 (ja) 2013-09-27 2014-06-20 再書き込み動作のための不揮発性メモリセル、不揮発性メモリセル、及び不揮発性メモリセルの動作方法
JP2014152574A Active JP6063906B2 (ja) 2013-09-27 2014-07-28 不揮発性メモリの製造方法

Country Status (5)

Country Link
US (8) US9236453B2 (ja)
EP (1) EP2854136B1 (ja)
JP (4) JP6066958B2 (ja)
CN (4) CN104517966B (ja)
TW (4) TWI584414B (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011097592A1 (en) 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9548313B2 (en) * 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US20160307636A1 (en) * 2015-04-17 2016-10-20 Macronix International Co., Ltd. Method and apparatus for improving data retention and read-performance of a non-volatile memory device
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
US9431253B1 (en) * 2015-08-05 2016-08-30 Texas Instruments Incorporated Fabrication flow based on metal gate process for making low cost flash memory
US9711513B2 (en) * 2015-08-14 2017-07-18 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell and method for the formation thereof
US10038000B2 (en) * 2015-09-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and fabricating method thereof
KR102446409B1 (ko) * 2015-09-18 2022-09-22 삼성전자주식회사 시냅스 메모리 소자의 제조방법
US9805806B2 (en) * 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
US9711516B2 (en) * 2015-10-30 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory having a gate-layered triple well structure
KR101771819B1 (ko) * 2015-12-18 2017-09-06 매그나칩 반도체 유한회사 Otp 비휘발성 메모리 소자
US10892266B2 (en) 2016-01-19 2021-01-12 Ememory Technology Inc. Nonvolatile memory structure and array
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9734910B1 (en) * 2016-01-22 2017-08-15 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
US9972633B2 (en) 2016-01-27 2018-05-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10283511B2 (en) 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
US9859290B1 (en) * 2016-11-02 2018-01-02 United Microelectronics Corp. Memory device and method for fabricating the same
EP3330968B1 (en) * 2016-12-04 2019-10-09 eMemory Technology Inc. Memory cell with different program and read paths for achieving high endurance
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
CN106981493B (zh) * 2017-03-27 2018-10-23 芯成半导体（上海）有限公司 闪存单元的制备方法
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
CN107689245B (zh) * 2017-08-31 2019-02-22 长江存储科技有限责任公司 一种nand闪存装置的编程方法
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10896979B2 (en) * 2017-09-28 2021-01-19 International Business Machines Corporation Compact vertical injection punch through floating gate analog memory and a manufacture thereof
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US20190148548A1 (en) * 2017-11-16 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual Gate Dielectric Transistor
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US11011533B2 (en) * 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
US10468427B2 (en) * 2018-01-23 2019-11-05 Globalfoundries Singapore Pte. Ltd. Poly-insulator-poly (PIP) capacitor
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11049968B2 (en) 2018-03-07 2021-06-29 X-Fab Semiconductor Foundries Gmbh Semiconductor device and method of manufacturing a semiconductor device
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10839893B2 (en) * 2018-09-28 2020-11-17 Kneron (Taiwan) Co., Ltd. Memory cell with charge trap transistors and method thereof capable of storing data by trapping or detrapping charges
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10902921B2 (en) * 2018-12-21 2021-01-26 Texas Instruments Incorporated Flash memory bitcell erase with source bias voltage
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
JP2021150298A (ja) * 2020-03-16 2021-09-27 ラピスセミコンダクタ株式会社 半導体装置
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
TWI804940B (zh) * 2020-08-14 2023-06-11 力旺電子股份有限公司 電荷泵電路
KR102479666B1 (ko) * 2021-05-07 2022-12-21 주식회사 키파운드리 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법
US20220415914A1 (en) * 2021-06-25 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method to improve data retention of non-volatile memory in logic processes
TWI824872B (zh) * 2021-12-16 2023-12-01 力旺電子股份有限公司 電荷捕捉式非揮發性記憶體的記憶胞
CN116193862B (zh) * 2022-10-18 2024-03-08 北京超弦存储器研究院 存储单元、存储器和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041613A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Microelectronics Limited Dispositif de stockage semi-conducteur non volatile
US20090065845A1 (en) * 2007-09-11 2009-03-12 Samsung Electronics Co., Ltd. Embedded semiconductor device and method of manufacturing an embedded semiconductor device
WO2010110891A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
US20100265766A1 (en) * 2009-04-21 2010-10-21 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US20130020626A1 (en) * 2011-07-24 2013-01-24 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
US5587945A (en) * 1995-11-06 1996-12-24 Advanced Micro Devices, Inc. CMOS EEPROM cell with tunneling window in the read path
US5736764A (en) * 1995-11-21 1998-04-07 Programmable Microelectronics Corporation PMOS flash EEPROM cell with single poly
ATE196036T1 (de) * 1995-11-21 2000-09-15 Programmable Microelectronics Nichtflüchtige pmos-speicheranordnung mit einer einzigen polysiliziumschicht
US5904524A (en) * 1996-08-08 1999-05-18 Altera Corporation Method of making scalable tunnel oxide window with no isolation edges
US5905675A (en) * 1997-03-20 1999-05-18 Altera Corporation Biasing scheme for reducing stress and improving reliability in EEPROM cells
JP4530464B2 (ja) * 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2002222876A (ja) * 2001-01-25 2002-08-09 Sony Corp 不揮発性半導体記憶素子及びその製造方法
KR100414211B1 (ko) * 2001-03-17 2004-01-07 삼성전자주식회사 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법
JP2003007862A (ja) * 2001-06-20 2003-01-10 Ememory Technology Inc 低電圧モードのチャンネル経由による書き込み、消去を行うフラッシュメモリ・セル、及びその製造方法
KR100437453B1 (ko) * 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
US6856030B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor latches and SRAM devices
US6815757B2 (en) * 2003-01-22 2004-11-09 Texas Instruments Incorporated Single-poly EEPROM on a negatively biased substrate
TWI244166B (en) * 2004-03-11 2005-11-21 Ememory Technology Inc A non-volatile memory cell and fabricating method thereof
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
JP4274118B2 (ja) * 2004-12-27 2009-06-03 セイコーエプソン株式会社 半導体装置
TWI263342B (en) * 2005-03-04 2006-10-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US8022468B1 (en) * 2005-03-29 2011-09-20 Spansion Llc Ultraviolet radiation blocking interlayer dielectric
US7250654B2 (en) * 2005-11-07 2007-07-31 Ememory Technology Inc. Non-volatile memory device
KR100660904B1 (ko) 2005-12-24 2006-12-26 삼성전자주식회사 단일 게이트 구조를 갖는 ｅｅｐｒｏｍ의 프로그래밍 방법
US7450418B2 (en) * 2006-04-12 2008-11-11 Ememory Technology Inc. Non-volatile memory and operating method thereof
JP4901325B2 (ja) 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7508719B2 (en) * 2006-08-24 2009-03-24 Virage Logic Corporation Non-volatile memory cell circuit with programming through band-to-band tunneling and impact ionization gate current
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
JP2008166599A (ja) 2006-12-28 2008-07-17 Renesas Technology Corp 書込み可能型読出し専用メモリ
US8871595B2 (en) * 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US20080310237A1 (en) 2007-06-18 2008-12-18 Nantronics Semiconductor. Inc. CMOS Compatible Single-Poly Non-Volatile Memory
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US8339862B2 (en) * 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
US8722484B2 (en) * 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
JP2009194140A (ja) * 2008-02-14 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
US8000137B2 (en) * 2008-03-27 2011-08-16 Genusion, Inc. Nonvolatile semiconductor memory device and usage method thereof
JP2009239161A (ja) 2008-03-28 2009-10-15 Genusion Inc 不揮発性半導体記憶装置及びその使用方法
KR101383618B1 (ko) * 2008-03-31 2014-04-10 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
KR20090120689A (ko) 2008-05-20 2009-11-25 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의제조 방법
JP2010021295A (ja) * 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置およびその製造方法
JP2010040994A (ja) * 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置、及びその製造方法
US7989321B2 (en) * 2008-08-21 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device gate structure including a gettering layer
KR101038873B1 (ko) * 2008-11-06 2011-06-02 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
US8431984B2 (en) * 2008-11-18 2013-04-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices including deep and high density trapping layers
US20110001179A1 (en) * 2009-07-03 2011-01-06 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5467809B2 (ja) 2009-07-16 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US8174063B2 (en) * 2009-07-30 2012-05-08 Ememory Technology Inc. Non-volatile semiconductor memory device with intrinsic charge trapping layer
JP5550286B2 (ja) * 2009-08-26 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20110048614A (ko) * 2009-11-03 2011-05-12 삼성전자주식회사 게이트 구조물 및 그 형성 방법
US9040393B2 (en) * 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
CN101777562B (zh) * 2010-01-15 2015-05-20 复旦大学 浮栅非挥发半导体存储器及其制造方法
KR101562020B1 (ko) * 2010-02-22 2015-10-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
CN102299092B (zh) * 2010-06-22 2013-10-30 中国科学院微电子研究所 一种半导体器件及其形成方法
JP2012060086A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8383475B2 (en) * 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell
KR101751047B1 (ko) * 2011-01-18 2017-07-03 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US8501634B2 (en) * 2011-03-10 2013-08-06 United Microelectronics Corp. Method for fabricating gate structure
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
GB201111916D0 (en) * 2011-07-12 2011-08-24 Cambridge Silicon Radio Ltd Single poly non-volatile memory cells
US8389358B2 (en) * 2011-07-22 2013-03-05 United Microelectronics Corp. Manufacturing method and structure of non-volatile memory
CN102339644B (zh) * 2011-07-27 2014-12-24 聚辰半导体(上海)有限公司 存储器及其操作方法
JP2013102119A (ja) 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US8779520B2 (en) 2012-03-08 2014-07-15 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US9111866B2 (en) * 2013-03-07 2015-08-18 Globalfoundries Singapore Pte. Ltd. Method of forming split-gate cell for non-volative memory devices
US9082837B2 (en) * 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041613A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Microelectronics Limited Dispositif de stockage semi-conducteur non volatile
US20090180320A1 (en) * 2006-09-29 2009-07-16 Fujitsu Microelectronics Limited Nonvolatile semiconductor memory device
US20090065845A1 (en) * 2007-09-11 2009-03-12 Samsung Electronics Co., Ltd. Embedded semiconductor device and method of manufacturing an embedded semiconductor device
WO2010110891A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
US20100244143A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
JP2012522362A (ja) * 2009-03-27 2012-09-20 ナショナル セミコンダクタ コーポレイション 非単結晶半導体間隔部分がベース・リンク長を制御するバイポーラ接合トランジスタを有する半導体構成体の構成及び製造
US20100265766A1 (en) * 2009-04-21 2010-10-21 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US20130020626A1 (en) * 2011-07-24 2013-01-24 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels

Also Published As

Publication number Publication date
US20150091077A1 (en) 2015-04-02
US20150140766A1 (en) 2015-05-21
JP6034832B2 (ja) 2016-11-30
TW201513316A (zh) 2015-04-01
TWI523155B (zh) 2016-02-21
JP2015070264A (ja) 2015-04-13
US20160079251A1 (en) 2016-03-17
JP2015070265A (ja) 2015-04-13
US20160307629A1 (en) 2016-10-20
US20150091080A1 (en) 2015-04-02
CN104517647B (zh) 2018-09-25
TWI543173B (zh) 2016-07-21
TW201513123A (zh) 2015-04-01
US9666279B2 (en) 2017-05-30
JP2015070261A (ja) 2015-04-13
US9425204B2 (en) 2016-08-23
JP6063906B2 (ja) 2017-01-18
US20150092498A1 (en) 2015-04-02
CN104517647A (zh) 2015-04-15
CN104517969A (zh) 2015-04-15
TW201513269A (zh) 2015-04-01
JP6066958B2 (ja) 2017-01-25
US20150091073A1 (en) 2015-04-02
US9640259B2 (en) 2017-05-02
EP2854136B1 (en) 2020-02-19
US20160035421A1 (en) 2016-02-04
TWI548063B (zh) 2016-09-01
TW201513270A (zh) 2015-04-01
TWI584414B (zh) 2017-05-21
CN104517967A (zh) 2015-04-15
EP2854136A1 (en) 2015-04-01
US9633729B2 (en) 2017-04-25
US9236453B2 (en) 2016-01-12
CN104517966A (zh) 2015-04-15
CN104517966B (zh) 2018-01-19

Similar Documents

Publication Publication Date Title
JP2015070266A (ja) 不揮発性メモリセルの形成方法及びその構造
US9484352B2 (en) Method for forming a split-gate flash memory cell device with a low power logic device
US8344443B2 (en) Single poly NVM devices and arrays
US7551494B2 (en) Single-poly non-volatile memory device and its operation method
TWI413261B (zh) 半導體裝置
KR20040093404A (ko) 반도체장치 및 그 제조방법
JP2008004913A (ja) 不揮発性メモリ素子の動作方法
US20080171415A1 (en) Methods of Forming NAND Memory with Virtual Channel
KR100936627B1 (ko) 플래시 메모리 소자 및 이의 제조 방법
KR100471165B1 (ko) 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
US6441443B1 (en) Embedded type flash memory structure and method for operating the same
JP2009049300A (ja) 半導体記憶装置の製造方法
JP2011103401A (ja) 半導体装置およびその製造方法
JP4405489B2 (ja) 不揮発性半導体メモリ
KR100953050B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
JP4783595B2 (ja) 半導体素子のｄｒａｍ製造方法
KR100806787B1 (ko) 플래쉬 반도체 소자의 제조방법
US10177040B2 (en) Manufacturing of FET devices having lightly doped drain and source regions
US8921916B2 (en) Single poly electrically erasable programmable read only memory (single poly EEPROM) device
KR100752192B1 (ko) 단일 폴리 구조의 플래시 메모리 소자 및 그 제조 방법
US8592889B1 (en) Memory structure
US20230170344A1 (en) Capacitor structures and apparatus containing such capacitor structures
JP6474349B2 (ja) 高電圧ゲート形成
US20140103419A1 (en) Non-volatile memory device and method for forming the same
JP2007096038A (ja) 不揮発性メモリー素子

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161011

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170104