KR100471165B1 - 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 - Google Patents

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Abstract

평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 상부에 차례로 적층된 터널절연막 패턴, 전하 저장막, 상부 절연막 및 제어 게이트 전극을 포함한다. 터널 절연막 패턴 측면의 반도체기판 상에는, 전하 저장막에 의해 덮이고 터널 절연막 패턴보다 두꺼운 하부 절연막 패턴이 배치된다. 터널 절연막 패턴 하부의 반도체기판 내에는 반도체기판과 같은 도전형의 불순물을 포함하는 고농도 불순물 영역이 배치된다. 이 장치를 제조하는 방법은 반도체기판 상에 하부 절연막 패턴을 형성한 후, 그 측면에 터널 절연막을 형성하는 단계를 포함한다. 이때, 터널 절연막은 하부 절연막 패턴보다 얇게 형성한다. 이후, 그 결과물 전면에 전하 저장막 및 상부 절연막을 형성한 후, 그 상부에 하부 절연막 패턴 및 터널 절연막의 상부를 지나면서 하부 절연막 패턴에 평행한 제어 게이트 전극을 형성한다. 또한, 터널 절연막을 형성하기 전에, 터널 절연막 하부의 반도체기판에 고농도 불순물 영역을 더 형성하는 것이 바람직하다.

Description

평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리 장치 및 그 제조 방법{Nonvolatile Memory Device With Non-planar Gate-Insulating Layer And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 평탄하지 않은 두께의 게이트 절연막을 구비하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 정보를 유지할 수 있는 반도체 장치이다. 이러한 비휘발성 메모리 장치에 대한 수요는 전자 장치의 소형화 및 휴대화에 따라 급증하고 있으며, 현재 부유 게이트를 구비하는 플래시 메모리 장치가 가장 일반적으로 사용되고 있다.
상기 플래시 메모리는 프로그램 및 이레이즈 동작 시 대략 10V 이상의 높은 전위차를 이용한다. 상기 프로그램 및 이레이즈 동작은 상기 플래시 메모리의 셀 트랜지스터에 저장된 정보를 변경하기 위한 과정들이다. 한편, 상기 부유 게이트를 구비하는 플래시 메모리는 상기한 10V 이상의 높은 전위차를 형성하기 위해, 그 주변회로 영역에 다수의 펌핑 회로를 구비한다. 또한, 상기 플래시 메모리에 배치되는 트랜지스터 및 배선은 상기 높은 전위차에서도 절연파괴(breakdown)되지 않도록 형성해야하는 어려움을 갖는다. 이에 따라, 최근 트랩 사이트(trap site)를 갖는 절연막, 특히 실리콘 질화막을 전하 저장막으로 사용하는 SONOS형 비휘발성 메모리 장치에 대한 연구가 실시되고 있다.
도 1 내지 도 3은 종래 기술에 따른 SONOS 구조의 비휘발성 메모리 장치 및 그 동작 방법을 설명하기 위한 도면들이다.
도 1 내지 도 3을 참조하면, 반도체 기판(10) 상에는 게이트 절연막(20) 및 제어 게이트 전극(30)이 차례로 적층된 게이트 패턴이 배치된다. 상기 게이트 패턴 양 옆의 반도체기판(10)에는 소오스 영역(42) 및 드레인 영역(44)이 배치된다.
상기 게이트 절연막(20)은 차례로 적층된 하부 절연막(22), 전하 저장막(24) 및 상부 절연막(26)으로 구성된다. 이때, 통상적으로 상기 하부 절연막(22), 전하 저장막(24) 및 상부 절연막(26)은 각각 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이다.
상기 반도체기판(10)은 제 1 도전형, 예를 들면 P형 불순물을 포함하고, 상기 소오스 및 드레인 영역(42, 44)은 제 2 도전형, 예를 들면 N형 불순물을 포함한다. 이때, 상기 소오스 및 드레인 영역(42, 44)은 상기 반도체기판(10)보다 높은 농도의 불순물을 포함한다.
한편, 도 1 및 도 2는 각각 프로그램(program) 및 이레이즈(erase) 동작시 인가되는 전압에 따른 채널(channel) 상태를 나타낸다. 이후 논의의 편의를 위해, 셀 트랜지스터는 NMOS인 것 경우로 제한하여 논의한다.
다시 도 1을 참조하면, 상기 제어 게이트 전극(30)에 인가되는 전압이 높아짐에 따라, 채널 영역에는 반전 영역(54) 및 디플리션 영역(52)이 형성된다. 상기 드레인 영역(44)에 인가되는 전압이 높아짐에 따라, 상기 반전 영역(54)은 상기 드레인 영역(44)까지 이어지지 못하고 핀치 오프(pinch-off)된다. 이에 따라, 상기 드레인 영역(44)과 상기 반전 영역(54) 사이에는 상기 디플리션 영역(52)이 개재된다. 이때, 상기 소오스 영역(42)에는 접지 전압이 인가된다.
이 경우, 상기 드레인 영역(44)과 상기 반전 영역(54) 사이에서는 상기 제어 게이트 전극(30)으로 전자가 주입되는 핫 캐리어 인젝션(hot carrier injection)이 발생할 수 있다. 상기 핫 캐리어 인젝션에 의해 주입된 전자는 상기 전하 저장층(24)에 트랩핑 영역(60, trapping region)을 형성한다. 상기 트랩핑 영역(60)은 독출(reading) 동작 시 채널의 전위를 변화시키기 때문에, 상기 핫 캐리어 인젝션은 도시한 셀 트랜지스터를 프로그램시키는 동작에 이용될 수도 있다.
다시 도 2를 참조하면, 상기 드레인 영역(44)에 양의 전압을 인가하고, 상기 제어 게이트 전극(30)에는 음의 전압을 인가하고, 상기 소오스 영역(42) 및 상기 반도체기판(10)에는 접지 전압을 인가한다. 이 경우, 상기 드레인 영역(44)에 인가되는 전압에 의해, 상기 드레인 영역(44) 주변의 반도체기판(10)에는 디플리션 영역(56)이 형성된다.
상기한 전압 조건은 상기 하부 절연막(22)의 포텐셜 장벽을 넘어서기에 충분한 에너지를 갖는 핫 홀(hot hole)을 형성할 수 있다. 상기 핫 홀은 상기 하부 절연막(22)의 포텐셜 장벽을 넘어 상기 트랩핑 영역(60)의 전자와 결합한다. 이에 따라, 상기 핫 홀은 상기 전하 저장막(24)에 형성된 상기 트랩핑 영역(60)을 제거하는 셀 트랜지스터의 이레이즈 동작에 이용될 수 있다. 하지만, 프로그램을 통해 형성된 트랩핑 영역(60)은 상기 이레이즈 동작을 통해 제거되지 못하고 잔존하는 트랩핑 영역(62)을 형성할 수도 있다.
도 3을 참조하면, 상기 잔존하는 트랩핑 영역(62)은 후속 프로그램 동작에서 상기 제어 게이트 전극(30)에 인가되는 전압을 상쇄한다. 이에 따라, 후속 프로그램 동작에서 동일한 게이트 전압이 인가될 경우, 도 1에 도시한 트랩핑 영역(60)에 비해 넓은 폭을 갖는 비정상적인 트랩핑 영역(64)이 형성된다. 상기 비정상적인 트랩핑 영역(64)은 도 2에서 설명한 것처럼, 이레이즈 동작 이후에도 잔존하는 트랩핑 영역(62)의 원인이 된다. 상기 잔존하는 트랩핑 영역(62)은 셀 트랜지스터의 온 상태의 전류를 감소시킴으로써, 저장된 정보를 왜곡하여 판단하게 하는 원인이 된다.
도 4는 도 1 내지 도 3에서 설명한 비휘발성 메모리 장치의 프로그램 및 이레이즈 동작에서 발생하는 문제점을 나타내는 그래프이다.
도 4를 참조하면, 셀 트랜지스터가 프로그램되면 상기 전하 저장막(24)의 상기 트랩핑 영역(60)에 전자가 주입됨으로써, 셀 트랜지스터의 독출 전류는 기준 전압(Vref)에서 기준 전류(Iref) 이하로 측정된다(4). 또한, 셀 트랜지스터가 정상적으로 이레이즈되면, 상기 트랩핑 영역(60)이 제거됨으로써, 셀 트랜지스터의 독출 전류는 기준 전압(Vref)에서 기준 전류(Iref) 이상으로 측정된다(1). 하지만, 도 2 및 도 3에서 설명한 불완전한 이레이즈 동작의 결과로 발생하는, 잔존하는 트랩핑 영역(62) 및 비정상적인 트랩핑 영역(64)은 상기 이레이즈 동작 이후 측정하는 셀 트랜지스터의 문턱 전압(Vth)의 상승을 유발한다(2,3). 이에 더하여, 프로그램 및 이레이즈 동작의 반복은 상기 문턱 전압의 과다한 편이(shift)를 유발하여, 이레이즈 동작이 수행된 셀 트랜지스터의 독출 전류가 기준 전압에서 기준 전류 이하로 측정될 수 있다(3). 이는 저장된 정보의 왜곡, 즉 반도체 장치의 불량을 의미한다.
본 발명이 이루고자 하는 기술적 과제는 셀 트랜지스터의 문턱 전압의 변화를 예방할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 프로그램 및 이레이즈 시 동작 전압을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스 영역에 인접하는 하부 절연막 패턴보다 드레인 영역에 인접하는 터널 절연막이 얇은 것을 특징으로 갖는 비휘발성 메모리 장치 및 이를 제조하는 방법을 제공한다.
이 장치는 제 1 도전형의 반도체기판 상부에 적층된 전하 저장막 및 상기 전하 저장막과 상기 반도체기판 사이에 개재되는 하부 절연막 패턴과 터널 절연막 패턴을 포함한다. 상기 전하 저장막 상에는 상기 하부 절연막 패턴과 터널 절연막 패턴을 지나는 제어 게이트 전극이 배치된다. 또한, 상기 제어 게이트 전극과 상기 전하 저장막 사이에는 상부 절연막이 개재된다. 상기 터널 절연막 패턴 하부의 반도체기판 내에는 제 1 도전형의 고농도 불순물 영역이 배치된다. 이때, 상기 터널 절연막 패턴은 상기 하부 절연막 패턴보다 얇은 두께를 갖고 상기 하부 절연막 패턴의 측면에 배치되는 것을 특징으로 한다.
상기 제어 게이트 전극 양쪽의 반도체기판에는 각각 제 2 도전형의 소오스 영역 및 드레인 영역이 더 배치될 수 있다. 이때, 상기 소오스 및 드레인 영역은 엘디디 구조인 것이 바람직하다. 또한, 상기 터널 절연막 패턴은 상기 드레인 영역에 인접하게 배치된다.
바람직하게는, 상기 제 1 도전형의 고농도 불순물 영역은 상기 드레인 영역의 하부 측면을 둘러싸도록 배치된다. 또한, 상기 터널 절연막 패턴 하부의 반도체기판 표면에는 제 1 도전형의 저농도 불순물 영역이 더 형성될 수도 있다.
상기 하부절연막 패턴 및 상기 전하 저장막은 각각 실리콘 산화막 및 실리콘 질화막인 것이 바람직하다. 또한, 상기 상부 절연막은 실리콘 산화막 또는 고유전 절연막인 것이 바람직하다.
이 장치를 제조하는 방법은 제 1 도전형의 반도체기판 상에 하부 절연막 패턴을 형성하고, 상기 하부 절연막 패턴 측면의 반도체기판 상에 터널 절연막을 형성하는 단계를 포함한다. 상기 터널 절연막을 포함하는 반도체기판 전면에, 전하 저장막, 상부 절연막 및 게이트 도전막을 차례로 형성한 후, 상기 게이트 도전막을 패터닝하여 상기 하부 절연막 패턴 및 상기 터널 절연막의 상부를 지나면서 상기 하부 절연막 패턴에 평행한 제어 게이트 전극을 형성한다. 이때, 상기 터널 절연막을 형성하는 단계는 상기 하부 절연막 패턴보다 얇은 두께로 형성하는 것을 특징으로 한다.
상기 하부 절연막 패턴을 형성하는 단계는 상기 반도체기판 상에 하부 절연막 및 포토레지스트 패턴을 차례로 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 절연막을 식각한 후, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 터널 절연막을 형성하기 전에, 상기 터널 절연막 하부의 반도체기판에 제 1 도전형의 고농도 불순물 영역을 더 형성하는 것이 바람직하다. 이에 더하여, 상기 터널 절연막을 형성하기 전에, 상기 터널 절연막 하부의 반도체기판에 제 1 도전형의 저농도 불순물 영역을 형성할 수도 있다.
상기 하부 절연막 패턴 및 상기 터널 절연막은 실리콘 산화막으로 형성하고, 상기 상부 절연막은 실리콘 산화막 또는 고유전막으로 형성하는 것이 바람직하다. 또한, 상기 전하 저장막은 실리콘 질화막으로 형성하는 것이 바람직한데, 상기 실리콘 질화막을 형성하는 단계는 화학 기상 증착 기술 또는 열처리 단계를 포함하는 질화 기술을 사용하는 것이 바람직하다. 상기 질화 기술은 N2O 가스 또는 NO 가스와 같은 질소 함유 가스를 사용하는 것이 바람직하다.
한편, 상기 제어 게이트 전극을 형성한 후, 상기 상부 절연막, 전하 저장막, 하부 절연막 및 터널 절연막을 패터닝하는 단계를 더 실시할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정 단면도들이다.
도 5를 참조하면, 제 1 도전형의 불순물을 포함하는 반도체기판(100)에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역 상에 차례로 적층된 하부 절연막(110) 및 제 1 포토레지스트 패턴(120)을 형성한다.
통상적으로, 상기 반도체기판(100)은 억셉터(acceptor)를 불순물로 포함하는, P형 단결정 실리콘이 주로 사용된다. 상기 하부 절연막(110)은 상기 활성영역에서 노출되는 실리콘 원자를 열산화시킴으로써 형성한 실리콘 산화막인 것이 바람직하다.
상기 제 1 포토레지스트 패턴(120)은 상기 하부 절연막(110)의 상부면을 노출시키면서 상기 소자분리막을 가로지르는 라인 형태의 개구부(124)를 갖는다. 상기 개구부(124)는 후속 공정에서 형성될 터널 절연막, 저농도 불순물 영역 및 고농도 불순물 영역을 정의한다.
도 6을 참조하면, 상기 제 1 포토레지스트 패턴(120)을 식각 마스크로 사용하여 상기 하부 절연막(110)을 식각함으로써, 상기 반도체기판(100)을 노출시키는 하부 절연막 패턴(112)을 형성한다.
상기 노출된 반도체기판(100)의 표면에는, 후속 공정을 통해 셀 트랜지스터의 전기적 특성에 중요한 영향을 미치는 터널 절연막이 형성된다. 따라서, 상기 하부 절연막 패턴(112) 형성을 위한 식각 공정은, 상기 노출된 반도체기판(100) 표면의 식각 손상을 방지하기 위해, 등방성 식각의 방법으로 실시하는 것이 바람직하다. 상기 식각 공정은 상기 반도체기판(100)에 대해 식각 선택비를 갖는 실리콘 산화막 식각 레서피, 예를 들면 불산을 포함하는 식각 레서피를 사용하는 것이 바람직하다.
상기 제 1 포토레지스트 패턴(120)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정(130) 및 고농도 이온 주입 공정(135)을 실시하여, 상기 반도체기판(100) 내에 제 1 도전형의 저농도 불순물 영역(145) 및 고농도 불순물 영역(140)을 형성한다. 상기 저농도 또는 고농도 불순물 영역(145, 140) 형성을 위한 이온 주입 공정(130, 135)은 상기 하부 절연막(120)을 식각하기 전에 실시하는 것이 바람직하다. 이 경우, 상기 개구부(124)를 통해 노출되는 상기 하부 절연막(110)은 이온 채널링 및 격자 결함을 최소화하는 버퍼 절연막으로 사용된다. 하지만, 상기 저농도 또는 고농도 불순물 영역(145, 140) 형성을 위한 이온 주입 공정은 상기 하부 절연막(110)을 식각한 후에 실시할 수도 있다.
상기 저농도 불순물 영역(145)을 형성하는 목적은 셀 트랜지스터의 문턱 전압을 조절하는 것을 포함한다. 이를 위해, 상기 저농도 불순물 영역(145) 형성을 위한 이온 주입 공정(130)은 불순물들이 상기 반도체기판(100)의 표면에 분포하도록 실시한다.
상기 고농도 불순물 영역(140)을 형성하는 목적은 셀 트랜지스터의 드레인 영역에 역방향의 고전압이 인가될 때 발생하는 펀치 쓰루를 최소화하는 것을 포함한다. 이때, 상기 펀치 쓰루를 최소화하기 위해서는 디플리션 영역의 확장을 최소화하는 것이 바람직하다. 이를 위해, 상기 고농도 불순물 영역(140) 형성을 위한 이온 주입 공정(135)은 주입된 불순물들이 후속 공정에서 형성될 드레인 영역의 하부 측면을 둘러싸도록 실시하고, 상기 저농도 이온 주입 공정(130)에 비해 높은 불순물 농도로 실시한다. 상기 제 1 도전형의 고농도 불순물 영역(140)은 상기 드레인 영역에서 밴드-밴드 터널링(band to band tunneling, BTBT) 현상이 더 쉽게 발생할 수 있게 만드는 기능을 함께 갖는다. 이때, 상기 저농도 및 고농도 불순물 영역(145, 140)은 앞서 설명한 것처럼, 상기 반도체기판(100)과 동일한 도전형, 즉 P형의 불순물을 포함하도록 형성한다.
도 7을 참조하면, 상기 저농도 및 고농도 불순물 영역(145, 140)을 형성한 후, 상기 제 1 포토레지스트 패턴(120)을 제거하여, 상기 하부 절연막 패턴(112)을 노출시킨다.
이후, 상기 하부 절연막 패턴(112) 및 상기 저농도 불순물 영역(145)의 상부면에서 불순물을 제거하기 위한 세정 공정을 더 실시하는 것이 바람직하다. 이러한 세정 공정에서 상기 하부 절연막 패턴(112)은 리세스되어, 그 두께가 얇아질 수도 있다.
이후, 상기 노출된 저농도 불순물 영역(145)의 상부면에 터널 절연막(114)을 형성한다. 상기 터널 절연막(114)은 열산화 공정을 통해 형성한 실리콘 산화막인 것이 바람직하고, 상기 하부 절연막 패턴(112)보다 얇은 두께로 형성한다. 한편, 상기 실리콘 산화막은 노출된 상기 하부 절연막 패턴(112)의 상부에도 형성될 수 있다. 이에 따라, 상기 하부 절연막 패턴(112)은 자동적으로 상기 터널 절연막(114)보다 두꺼운 두께를 갖는다. 상기 하부 절연막(110)을 형성하는 단계는 상기 세정 공정에서의 리세스 및 상기 터널 절연막(114) 형성 공정에서의 추가적인 성장 등을 고려하여 실시하는 것이 바람직하다.
상기 터널 절연막(114)을 포함하는 반도체기판 전면에, 전하 저장막(150), 상부 절연막(160) 및 게이트 도전막(170)을 차례로 적층한다. 상기 게이트 도전막(170) 상에 게이트 패턴 형성을 위한 제 2 포토레지스트 패턴(125)을 형성한다.
상기 전하 저장막(150)은 실리콘 질화막으로 형성한다. 상기 전하 저장막(150)은 상기 하부 절연막 패턴(112) 및 상기 터널 절연막(114)에 대해 질화(nitrification) 공정을 실시하여 형성하거나, 화학 기상 증착(chemical vapor deposition, CVD) 공정을 통해 형성하는 것이 바람직하다. 상기 질화 공정은 산화막에 대해 N2O 가스 또는 NO 가스를 사용한 어닐 공정을 실시함으로써, 상기 산화막의 표면에 질화막을 형성하는 방법이다. 한편, 상기 전하 저장막(150)은 실리콘 산화질화막으로 형성할 수도 있다.
상기 상부 절연막(160)은 실리콘 산화막으로 형성하는 것이 바람직한데, 실리콘 산화막 및 실리콘 질화막으로 구성되는 다층막 또는 고유전 절연막 등이 사용될 수도 있다. 또한, 상기 게이트 도전막(170)은 다결정 실리콘막으로 형성하는 것이 바람직한데, 차례로 적층된 다결정 실리콘막 및 실리사이드막으로 형성할 수도 있다.
상기 제 2 포토레지스트 패턴(125)은 게이트 패턴 형성을 위한 식각 마스크로 사용된다. 이에 따라, 상기 제 2 포토레지스트 패턴(125)은 상기 소자분리막을 가로지르고, 바람직하게는 상기 제거된 제 1 포토레지스트 패턴(120)과 평행한 방향에서 상기 하부 절연막 패턴(112) 및 상기 터널 절연막(114)의 상부를 지난다. 이때, 모든 제 2 포토레지스트 패턴(125)들은 그 하부에 형성된 상기 터널 절연막(114)과 중첩되는 폭이 동일한 것이 바람직하다.
도 8을 참조하면, 상기 제 2 포토레지스트 패턴(125)을 식각 마스크로 사용하여 상기 게이트 도전막(170)을 식각함으로써, 제어 게이트 전극(175)을 형성한다. 상기 제어 게이트 전극(175) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
이후, 상기 상부 절연막(160) 및 전하 저장막(150)을 차례로 식각하여, 상기 하부 절연막 패턴(112) 및 상기 터널 절연막(114)을 노출시키는 상부 절연막 패턴(165) 및 전하 저장막 패턴(155)을 형성한다.
이후, 상기 하부 절연막 패턴(112) 및 상기 터널 절연막(114)을 함께 식각하여 상기 반도체기판(100)을 노출시킨다. 이에 따라, 상기 터널 절연막(114)은 식각되어, 상기 제 1 도전형의 저농도 불순물 영역(145)을 노출시키는 터널 절연막 패턴(116)을 형성한다. 이때, 상기 하부 절연막 패턴(112) 및 상기 터널 절연막 패턴(116)은 서로 평행하며, 상기 전하 저장막 패턴(155)과 상기 반도체기판(100) 사이에 개재된다. 이때, 상기 제어 게이트 전극(175), 상기 상부 절연막 패턴(165), 상기 전하 저장막 패턴(155) 및 상기 하부 절연막 패턴(112)과 터널 절연막 패턴(116)은 게이트 패턴(300)을 구성한다.
한편, 상기 제 2 포토레지스트 패턴(125)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정(180)을 실시하여, 상기 반도체기판(100) 내에 제 2 도전형의 저농도 불순물 영역(190)을 형성한다. 상기 제 2 도전형의 저농도 불순물 영역(190)은 본 발명에 따른 셀 트랜지스터의 소오스/드레인 영역을 엘디디(lightly doped drain, LDD) 구조로 만드는 역할을 한다. 상기 제 2 도전형의 저농도 불순물 영역(190) 형성을 위한 이온 주입 공정(180)은 상기 터널 절연막 패턴(116), 상기 전하 저장막 패턴(155) 또는 상기 상부 절연막 패턴(165) 형성을 위한 식각 공정 전에 실시할 수도 있다. 이 경우, 상기 제어 게이트 전극(175) 사이에 잔존하는 물질막들(116, 112, 155 또는 165)은 이온 채널링 및 격자 결함을 최소화시키는 버퍼막의 역할을 한다.
상기 제 2 도전형의 저농도 불순물 영역(190)을 형성한 후, 상기 제 2 포토레지스트 패턴(125)을 제거하여 상기 제어 게이트 전극(175)의 상부면을 노출시킨다.
도 9를 참조하면, 상기 게이트 패턴(300)의 측벽에 상기 반도체기판(100)의 상부면을 노출시키는 스페이서(200)를 형성하는 것이 바람직하다. 이때, 상기 스페이서(200)는 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 스페이서(200) 및 상기 게이트 패턴(300)을 이온 주입 마스크로 사용한 고농도 불순물 주입 공정을 실시하여, 상기 노출된 반도체기판(100)에 제 2 도전형의 고농도 불순물 영역(210)을 형성한다. 상기 제 2 도전형의 저농도 및 고농도 불순물 영역(190, 210)은 엘디디 구조의 소오스/드레인 영역을 구성한다.
또한, 상기 제 2 도전형의 고농도 불순물 영역(210)을 형성한 후, 주입된 불순물들의 활성화를 위한 열처리 공정을 더 실시할 수도 있다.
도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 공정단면도이다.
도 10을 참조하면, 제 1 도전형의 불순물을 포함하는 반도체기판(100) 상에 차례로 적층된 전하 저장막 패턴(155), 상부 절연막 패턴(165) 및 제어 게이트 전극(175)이 배치된다.
상기 전하 저장막 패턴(155)은 실리콘 질화막인 것이 바람직한데, 실리콘 산화질화막일 수도 있다. 또한, 상기 상부 절연막 패턴(165)은 실리콘 산화막인 것이 바람직한데, 실리콘 산화막 및 실리콘 질화막으로 구성된 다층막 또는 고유전 절연막 등으로 이루어질 수도 있다. 상기 제어 게이트 전극(175)은 다결정 실리콘막 또는 차례로 적층된 다결정 실리콘막 및 실리사이드막으로 구성되는 것이 바람직하다.
상기 전하 저장막 패턴(155) 및 상기 반도체기판(100) 사이에는 하부 절연막 패턴(112) 및 터널 절연막 패턴(116)이 개재된다. 상기 터널 절연막 패턴(116)은 상기 하부 절연막 패턴(112)보다 얇은 두께를 가지면서, 상기 하부 절연막 패턴(112)에 평행하게 배치된다. 이에 따라, 상기 제어 게이트 전극(175)은 상기 하부 절연막 패턴(112) 및 상기 터널 절연막 패턴(116)에 평행하면서 이들의 상부를 지난다. 이때, 상기 제어 게이트 전극(175), 상부 절연막 패턴(165), 전하 저장막 패턴(155), 하부 절연막 패턴(112) 및 터널 절연막 패턴(116)은 게이트 패턴(300)을 구성한다.
상기 게이트 패턴(300)의 측벽에는 스페이서(200)가 배치된다. 상기 스페이서(200) 옆의 반도체기판(100)에는, 셀 트랜지스터의 소오스 영역 및 드레인 영역으로 사용되는 제 2 도전형의 고농도 불순물 영역(210)이 배치된다. 이때, 상기 터널 절연막 패턴(116)은 상기 드레인 영역에 인접하고, 상기 하부 절연막 패턴(112)은 상기 소오스 영역에 인접하게 배치된다. 즉, 상기 전하 저장막 패턴(155) 하부의 절연막은 상기 소오스 영역에서보다 상기 드레인 영역에서 더 얇다.
상기 터널 절연막 패턴(116)의 하부에는 제 1 도전형의 저농도 불순물 영역(145) 및 고농도 불순물 영역(140)이 배치된다. 또한, 상기 제 1 도전형의 저농도 불순물 영역(145)과 상기 제 2 도전형의 고농도 불순물 영역(210) 사이에는 제 2 도전형의 저농도 불순물 영역(190)이 개재된다. 이때, 상기 제 1 도전형의 저농도 불순물 영역(145)은 상기 터널 절연막 패턴(116)에 접하도록 반도체기판(100)의 상부면에 배치된다. 또한, 상기 제 1 도전형의 고농도 불순물 영역(140)은 상기 반도체기판(100)의 상부면으로부터 소정의 깊이에 배치되어, 상기 드레인 영역에서 상기 제 2 도전형의 고농도 불순물 영역(210)의 하부 측벽을 둘러싼다.
상기 제 1 도전형의 저농도 및 고농도 불순물 영역(145, 140)은 상기 반도체기판과 같은 도전형의 불순물을 포함하고, 상기 제 2 도전형의 저농도 및 고농도 불순물 영역(190, 210)은 상기 반도체기판(100)과 다른 도전형의 불순물을 포함한다.
한편, 반도체 장치의 사용 목적 및 전기적 특성에 따라, 상기 제 2 도전형의 저농도 불순물 영역(190) 또는 상기 제 1 도전형의 저농도 불순물 영역(145) 등은 배치되지 않을 수도 있다. 이에 더하여, 상기 상부 절연막 패턴(165), 전하 저장막 패턴(155), 하부 절연막 패턴(112) 및 터널 절연막 패턴(116) 등은 상기 제어 게이트 전극(175)보다 넓은 폭을 가질 수도 있다.
도 11은 도 10에서 설명한 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 비휘발성 메모리 장치는 전하 저장막 패턴(155) 아래에 배치되는 하부 절연막 패턴(112)과 터널 절연막 패턴(116)이 서로 다른 두께를 갖는 것을 특징으로 한다. 즉, 드레인 영역의 근방에 형성되는 상기 터널 절연막 패턴(116)이 상기 소오스 영역 근방에 형성되는 상기 하부 절연막 패턴(112)에 비해 얇은 두께를 갖는다.
프로그램 및 이레이즈 동작은 상기 드레인 영역의 근방에서 전하들이 상기 터널 절연막 패턴(116)을 관통하는 현상을 이용한다. 이러한 전하의 관통 현상은 포텐셜 장벽을 넘어서기에 충분한 고에너지를 갖는 전하 또는 포텐셜 장벽을 관통하는 양자역학적 터널링에 의해 가능하다. 이러한 전하의 관통 현상은 상기 제어 게이트 전극(175)에 인가되는 전압에 비례한다. 따라서, 상기 터널 절연막 패턴(116)의 두께를 감소시키는 것을 특징으로 하는 본 발명에 따르면, 상기 프로그램 및 이레이즈 동작에서의 인가 전압을 감소시킬 수 있다. 이에 따라, 전압 상승을 위한 펌핑 회로에 대한 필요를 최소화할 수 있다.
또한, 상기 프로그램 동작시 상기 제어 게이트 전극(175)에 인가되는 전압은, 상기 전자가 상기 터널 절연막 패턴(116)을 관통하되 상기 하부 절연막 패턴(112)을 관통하지는 못하도록 조절될 수 있다. 이에 따라, 종래 기술에서 설명한 것처럼, 프로그램 동작에서 주입된 전자들로 구성된 트랩핑 영역(400)이 불완전한 이레이즈 동작에 의해 넓어지는 문제를 최소화할 수 있다. 즉, 상기 프로그램 동작에서 인가되는 상기 제어 게이트 전극(175)의 전압은, 상기 트랩핑 영역(400)이 상기 터널 절연막 패턴(116)에만 형성되고 상기 하부 절연막 패턴(112)까지는 확장되지는 않도록, 조절될 수 있다. 그 결과, 상기 이레이즈 동작이 불완전하게 이루어지더라도, 상기 트랩핑 영역(400)은 상기 터널 절연막 패턴(116)에만 형성된다.
이에 더하여, 상기 드레인 영역에 고전압(예를 들면, 이레이즈 과정에서)이 인가될 때, 상기 반도체기판(100)에 형성되는 디플리션 영역의 폭은 상기 제 1 도전형의 고농도 불순물 영역(140)에 의해 감소된다. 상기 디플리션 영역의 폭이 감소할 경우, 상기 제 1 및 제 2 도전형의 고농도 불순물 영역(140, 210)들 사이의 밴드갭(band gap)이 좁아짐으로써, 밴드-밴드 터널링 현상이 더 쉽게 발생한다. 상기 밴드-밴드 터널링에 의해 상기 제 1 도전형의 고농도 불순물 영역에 주입되는 전하는 이온 임팩트에 의해 전자-홀 쌍(electron-hole pair, EHP)을 발생시킨다. 상기 이온 임팩트에 의해 발생한 홀들은 대부분 상기 반도체기판(100)을 통해 배출된다. 하지만, 상기 제어 게이트 전극(175)에 충분히 낮은 전압이 인가될 경우, 일부의 홀들은 상기 터널 절연막 패턴(116)의 포텐셜 장벽(potential barrier)을 넘어가기에 충분한 에너지를 갖는 핫 홀(hot hole)을 형성한다. 본 발명의 이레이즈 동작은 상기 핫 홀들을 이용하여 상기 트랩핑 영역(400)의 전자를 상쇄하는 핫 홀 이레이즈를 사용한다. 상기 핫 홀 이레이즈를 위한 바람직한 동작 전압은 상기 제어 게이트 전극(175)에는 음의 전압(예를 들면, -7.5V)를 인가하고, 상기 드레인 영역에는 양의 전압(예를 들면, 6.5V)를 인가한다.
한편, 상기 제 1 도전형의 고농도 불순물 영역(140)은 소오스 영역과 드레인 영역 사이의 펀치 쓰루 현상을 예방하는 역할도 한다.
상기 터널 절연막 패턴(116)을 상기 하부 절연막 패턴(112)보다 얇은 두께로 형성함으로써, 상기 제어 게이트 전극(175)을 통해 인가되는 전압은 상기 터널 절연막 패턴(116) 하부의 반도체기판(100)을 더 빨리 반전(inversion)시킨다. 이에 따라, 본 발명에 따른 셀 트랜지스터는 상기 하부 절연막 패턴(112) 만을 갖는 셀 트랜지스터에 비해, 더 낮은 문턱 전압(threshold voltage, Vth)을 갖는다. 상기 제 1 도전형의 저농도 불순물 영역(145)은 이러한 문턱 전압의 감소를 보정하는 역할을 한다.
본 발명에 따르면, 전하 저장막 하부의 절연막을 평탄하지 않은 두께로 형성한다. 즉, 소오스 영역 근방의 하부 절연막 패턴보다 드레인 영역 근방의 터널 절연막 패턴을 얇은 두께로 형성한다. 이에 따라, 프로그램 및 이레이즈 동작 시, 제어 게이트 전극에 인가되는 전압을 감소시킬 수 있다. 그 결과, 펌핑 회로의 수를 최소화하여 고집적화된 비휘발성 메모리 장치를 제조할 수 있다. 또한, 프로그램 시 주입된 트랩핑 영역이 하부 절연막 패턴까지 확장되는 문제가 예방됨으로써, 우수한 특성의 비휘발성 메모리 장치를 제조할 수 있다.
이에 더하여, 본 발명에 따르면, 드레인 영역과 다른 도전형의 불순물을 포함하면서, 그 측벽에 배치되는 고농도의 불순물 영역을 구비한다. 이에 따라, 이레이즈 동작 시, 드레인 영역 근방에서의 디플리션 영역의 폭은 감소되어, 밴드-밴드 터널링 현상이 더 쉽게 발생한다. 그 결과로 이레이즈 동작에 이용되는 핫 홀을 쉽게 형성함으로써, 이레이즈 동작의 효율을 높일 수 있다.
도 1 내지 도 3은 종래 기술에 따른 SONOS 구조의 비휘발성 메모리 장치 및 그 동작 방법을 설명하기 위한 도면들이다.
도 4는 종래 기술에 따른 SONOS 구조의 비휘발성 메모리 장치에서 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정 단면도들이다.
도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치를 나타내는 공정 단면도이다.
도 11은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 동작 특성을 설명하기 위한 도면이다.

Claims (19)

  1. 제 1 도전형의 반도체기판;
    상기 반도체기판의 상부에 차례로 적층된 전하 저장막, 상부 절연막 및 제어 게이트 전극;
    상기 전하 저장막 및 상기 반도체기판 사이에 개재되는 하부 절연막 패턴 및 터널 절연막 패턴; 및
    상기 터널 절연막 패턴 하부의 반도체기판 내에 형성되는 제 1 도전형의 고농도 불순물 영역을 포함하되,
    상기 터널 절연막 패턴은 상기 하부 절연막 패턴보다 얇은 두께를 갖고 상기 하부 절연막 패턴의 측면에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 게이트 전극 양쪽의 반도체기판에 각각 형성되는 제 2 도전형의 소오스 영역 및 드레인 영역을 더 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소오스 및 드레인 영역은 엘디디 구조인 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 터널 절연막 패턴은 상기 드레인 영역에 인접하게 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 터널 절연막 패턴 하부의 반도체기판 표면에 형성되는 제 1 도전형의 저농도 불순물 영역을 더 포함하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도전형의 고농도 불순물 영역은 상기 드레인 영역의 하부 측면을 둘러싸는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 하부절연막 패턴은 실리콘 산화막인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전하 저장막은 실리콘 질화막인 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상부 절연막은 실리콘 산화막 또는 고유전 절연막인 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 도전형의 반도체기판 상에 하부 절연막 패턴을 형성하는 단계;
    상기 하부 절연막 패턴 사이의 반도체기판에 제 1 도전형의 고농도 불순물 영역을 형성하는 단계;
    상기 제 1 도전형의 고농도 불순물 영역의 상부에, 상기 하부 절연막 패턴 측면의 반도체기판 상에 배치되는 터널 절연막을 형성하는 단계;
    상기 터널 절연막을 포함하는 반도체기판 전면에, 전하 저장막, 상부 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및
    상기 게이트 도전막을 패터닝하여, 상기 하부 절연막 패턴 및 상기 터널 절연막의 상부를 지나면서 상기 하부 절연막 패턴에 평행한 제어 게이트 전극을 형성하는 단계를 포함하되,
    상기 터널 절연막은 상기 하부 절연막 패턴보다 얇은 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 하부 절연막 패턴을 형성하는 단계는
    상기 반도체기판 상에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 하부 절연막을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 터널 절연막을 형성하기 전에, 상기 터널 절연막 하부의 반도체기판에 제 1 도전형의 저농도 불순물 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 하부 절연막 패턴 및 상기 터널 절연막은 실리콘 산화막으로 형성하는 것을 특징으로하는 비휘발성 메모리 장치의 제조 방법.
  15. 제 10 항에 있어서,
    상기 전하 저장막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 실리콘 질화막을 형성하는 단계는 화학 기상 증착 기술 또는 열처리 단계를 포함하는 질화 기술을 사용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 질화 기술은 N2O 가스 또는 NO 가스와 같은 질소 함유 가스를 사용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 제 10 항에 있어서,
    상기 상부 절연막은 실리콘 산화막 또는 고유전막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  19. 제 10 항에 있어서,
    상기 제어 게이트 전극을 형성한 후, 상기 상부 절연막, 전하 저장막, 하부 절연막 및 터널 절연막을 패터닝하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
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