JP4637457B2 - 平坦しないゲート絶縁膜を具備する不揮発性メモリ装置の製造方法 - Google Patents

平坦しないゲート絶縁膜を具備する不揮発性メモリ装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、平坦しない厚さのゲート絶縁膜を具備する不揮発性メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性メモリ装置は電源が供給されなくても、貯蔵された情報を維持することができる半導体装置である。このような不揮発性メモリ装置に対する需要は電子装置の小型化及び携帯化に従って急増しており、現在、浮遊ゲートを具備するフラッシュメモリ装置が一番一般的に使用されている。
【０００３】
前記フラッシュメモリはプログラム及びイレーズ動作時に大略１０Ｖ以上の高い電位差を利用する。前記プログラム及びイレーズ動作は前記フラッシュメモリのセルトランジスタに貯蔵された情報を変更するための過程である。一方、前記浮遊ゲートを具備するフラッシュメモリは上述の１０Ｖ以上の高い電位差を形成するために、その周辺回路領域に多数のポンピング回路を具備する。また、前記フラッシュメモリに配置されるトランジスタ及び配線は前記高い電位差でも絶縁破壊（ｂｒｅａｋｄｏｗｎ）されないように形成すべきであるという難点がある。これによって、最近、トラップサイトを有する絶縁膜、特に、シリコン窒化膜を電荷貯蔵膜として使用するＳＯＮＯＳ型不揮発性メモリ装置に対する研究が実施されている。
【０００４】
図１乃至図３は従来の技術によるＳＯＮＯＳ構造の不揮発性メモリ装置及びその動作方法を説明するための図面である。
【０００５】
図１乃至図３を参照すると、半導体基板１０上にはゲート絶縁膜２０及び制御ゲート電極３０が順次に積層されたゲートパターンが配置される。前記ゲートパターンの両側の半導体基板１０にはソース領域４２及びドレイン領域４４が配置される。
【０００６】
前記ゲート絶縁膜２０は順次に積層された下部絶縁膜２２、電荷貯蔵膜２４及び上部絶縁膜２６で構成される。この時、通常、前記下部絶縁膜２２、電荷貯蔵膜２４及び上部絶縁膜２６は各々シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜である。
【０００７】
前記半導体基板１０は第１導電型、例えばＰ型不純物を含み、前記ソース及びドレイン領域４２、４４は第２導電型、例えばＮ型不純物を含む。この時に、前記ソース及びドレイン領域４２、４４は前記半導体基板１０よりも高い濃度の不純物を含む。
【０００８】
一方、図１及び図２は各々プログラム及びイレーズ（ｅｒａｓｅ）動作時に印加される電圧によるチャネル状態を示す。以後、論議の便宜のために、セルトランジスタはＮＭＯＳであると制限して論議する。
【０００９】
再び、図１を参照すると、前記制御ゲート電極３０に印加される電圧が高くなることによって、チャネル領域には反転領域５４及び空乏領域５２が形成される。前記ドレイン領域４４に印加される電圧が高くなることによって、前記反転領域５４は前記ドレイン領域４４まで連続せず、ピンチオフ（ｐｉｎｃｈ−ｏｆｆ）される。これによって、前記ドレイン領域４４と前記反転領域５４との間には前記空乏領域５２が介在される。この時に、前記ソース領域４２には接地電圧が印加される。
【００１０】
この場合に、前記ドレイン領域４４と前記反転領域５４との間では前記制御ゲート電極３０に電子が注入されるホットキャリアインジェクション（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）が発生する可能性がある。前記ホットキャリアインジェクションにより注入された電子は前記電荷貯蔵層２４にトラッピング領域６０を形成する。前記トラッピング領域６０は読み出し動作時に、チャネルの電位を変化させるので、前記ホットキャリアインジェクションは図示したセルトランジスタをプログラムさせる動作に利用することもできる。
【００１１】
再び、図２を参照すると、前記ドレイン領域４４にプラス電圧を印加し、前記制御ゲート電極３０にはマイナス電圧を印加し、前記ソース領域４２及び前記半導体基板１０には接地電圧を印加する。この場合に、前記ドレイン領域４４に印加される電圧により、前記ドレイン領域４４の周辺の半導体基板１０には空乏領域５６が形成される。
【００１２】
前記した電圧条件の下で、前記下部絶縁膜２２のポテンシャル障壁を越えるのに十分なエネルギーを有するホットホールを形成することができる。前記ホットホールは前記下部絶縁膜２２のポテンシャル障壁を越えて前記トラッピング領域６０の電子と結合する。これによって、前記ホットホールは前記電荷貯蔵膜２４に形成された前記トラッピング領域６０を除去するセルトランジスタのイレーズ動作に利用することができる。しかし、プログラムを通じて形成されたトラッピング領域６０は前記イレーズ動作を通じて除去されず、残存するトラッピング領域６２を形成することもできる。
【００１３】
図３を参照すると、前記残存するトラッピング領域６２は後続プログラム動作で前記制御ゲート電極３０に印加される電圧を相殺する。これによって、同様の条件で後続プログラム動作を進行する場合に、図１に示したトラッピング領域６０に比べて広い幅を有する正常ではないトラッピング領域６４が形成される。前記正常ではないトラッピング領域６４は図２に示したように、イレーズ動作の以後にも残存するトラッピング領域６２の原因になる。前記残存するトラッピング領域６２はセルトランジスタのオン状態の電流を減少させることによって、貯蔵された情報を歪曲して判断する原因になる。
【００１４】
図４は図１乃至図３で説明した不揮発性メモリ装置のプログラム及びイレーズ動作で発生する問題点を示すグラフである。
【００１５】
図４を参照すると、セルトランジスタがプログラムされれば、前記電荷貯蔵膜２４の前記トラッピング領域６０に電子が注入されることによって、セルトランジスタの読み出し電流は基準電圧Ｖｒｅｆで基準電流Ｉｒｅｆ以下で測定される（４）。また、セルトランジスタが正常にイレーズされれば、前記トラッピング領域６０が除去されることによって、セルトランジスタの読み出し電流は基準電圧Ｖｒｅｆで基準電流Ｉｒｅｆ以上で測定される（１）。しかし、図２及び図３で説明した不完全なイレーズ動作の結果として発生する残存のトラッピング領域６２及び正常ではないトラッピング領域６４は前記イレーズ動作の以後に測定するセルトランジスタのしきい値電圧Ｖｔｈの上昇を誘発する（２、３）。これに加えて、プログラム及びイレーズ動作の繰り返しは前記しきい値電圧の過多なシフトを誘発し、イレーズ動作が実行されたセルトランジスタの読み出し電流が基準電圧で基準電圧以下で測定される可能性がある（３）。これは貯蔵された情報の歪曲、すなわち、半導体装置の不良を意味する。
【００１６】
【発明が解決しようとする課題】
本発明の課題は、セルトランジスタのしきい値電圧の変化を予防することができる不揮発性メモリ装置及びその製造方法を提供することにある。
【００１７】
本発明のまた他の課題は、プログラム及びイレーズ時に動作電圧を減少させることができる不揮発性メモリ装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上述の目的を達成するために、本発明はソース領域に隣接する下部絶縁膜パターンよりもドレイン領域に隣接するトンネル絶縁膜の方がより薄いことを特徴と有する不揮発性メモリ装置及びこれを製造する方法を提供する。
【００１９】
この装置は、第１導電型の半導体基板の上部に積層された電荷貯蔵膜と、前記電荷貯蔵膜と前記半導体基板との間に介在される下部絶縁膜パターンとを含む。前記電荷貯蔵膜上には前記下部絶縁膜パターン及びトンネル絶縁膜パターンの上部に位置する制御ゲート電極が配置される。また、前記制御ゲート電極と前記電荷貯蔵膜との間には上部絶縁膜が介在される。前記トンネル絶縁膜パターンの下部の半導体基板内には第１導電型の高濃度不純物領域が配置される。この時に、前記トンネル絶縁膜パターンは前記下部絶縁膜パターンよりも薄い厚さを有し、前記下部絶縁膜パターンの側壁に配置されることを特徴とする。
【００２０】
前記制御ゲート電極の両側の半導体基板には各々第２導電型のソース領域及びドレイン領域をさらに配置することができる。この時に、前記ソース領域及びドレイン領域はＬＤＤ構造であることが望ましい。また、前記トンネル絶縁膜パターンは前記ドレイン領域に隣接して配置される。
【００２１】
望ましくは、前記第１導電型の高濃度不純物領域は前記ドレイン領域の下部の側面を囲むように配置される。また、前記トンネル絶縁膜パターンの下部の半導体基板の表面には第１導電型の低濃度不純物領域をさらに形成することもできる。
【００２２】
前記下部絶縁膜パターン及び前記電荷貯蔵膜は各々シリコン酸化膜及びシリコン窒化膜であることが望ましい。また、前記上部絶縁膜はシリコン酸化膜または高誘電絶縁膜であることが望ましい。
【００２３】
この装置を製造する方法では、第１導電型の半導体基板上に下部絶縁膜パターンを形成し、前記下部絶縁膜パターンの側面の半導体基板上にトンネル絶縁膜を形成する段階を含む。前記トンネル絶縁膜を含む半導体基板の全面に、電荷貯蔵膜、上部絶縁膜及びゲート導電膜を順次に形成した後に、前記ゲート導電膜をパターニングして前記下部絶縁膜パターン及び前記トンネル絶縁膜の上部に配置され、前記下部絶縁膜パターンに平行な制御ゲート電極を形成する。この時に、前記トンネル絶縁膜を形成する段階は前記下部絶縁膜パターンよりも薄い厚さで形成することを特徴とする。
【００２４】
前記下部絶縁膜パターンを形成する段階は前記半導体基板上に下部絶縁膜及びフォトレジストパターンを順次に形成し、前記フォトレジストパターンをエッチングマスクとして使用して前記下部絶縁膜をエッチングした後に、前記フォトレジストパターンを除去する段階を含むことが望ましい。
【００２５】
前記トンネル絶縁膜を形成する前に、前記トンネル絶縁膜の下部の半導体基板に第１導電型の高濃度不純物領域をさらに形成することが望ましい。これに加えて、前記トンネル絶縁膜を形成する前に、前記トンネル絶縁膜の下部の半導体基板に第１導電型の低濃度不純物領域を形成することもできる。
【００２６】
前記下部絶縁膜パターン及び前記トンネル絶縁膜はシリコン酸化膜で形成し、前記上部絶縁膜はシリコン酸化膜または高誘電膜で形成することが望ましい。また、前記電荷貯蔵膜はシリコン窒化膜で形成することが望ましく、前記シリコン窒化膜を形成する段階は化学気相蒸着技術または熱処理段階を含む窒化技術を使用することが望ましい。前記窒化技術はＮ２ＯガスまたはＮＯガスのような窒素含有ガスを使用することが望ましい。
【００２７】
一方、前記制御ゲート電極を形成した後に、前記上部絶縁膜、電荷貯蔵膜、下部絶縁膜及びトンネル絶縁膜をパターニングする段階をさらに実施することもできる。
【００２８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介する実施形態は開示した内容が徹底で、完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が異なる層または基板の上にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることができるものである。
【００２９】
図５乃至図９は本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【００３０】
図５を参照すると、第１導電型の不純物を含む半導体基板１００に活性領域を限定する素子分離膜（図示せず）を形成する。前記活性領域上に順次に積層された下部絶縁膜１１０及び第１フォトレジストパターン１２０を形成する。
【００３１】
通常、前記半導体基板１００はアクセプタを不純物として含むＰ型単結晶シリコンが主に使用される。前記下部絶縁膜１１０は前記活性領域で露出されるシリコン原子を熱酸化させることによって形成したシリコン酸化膜であることが望ましい。
【００３２】
前記第１フォトレジストパターン１２０は前記下部絶縁膜１１０の上部面を露出させ、前記素子分離膜を横切るライン形態の開口部１２４を有する。前記開口部１２４は後続工程で形成されるトンネル絶縁膜、低濃度不純物領域及び高濃度不純物領域を画定する。
【００３３】
図６を参照すると、前記第１フォトレジストパターン１２０をエッチングマスクとして使用して前記下部絶縁膜１１０をエッチングすることによって、前記半導体基板１００を露出させる下部絶縁膜パターン１１２を形成する。
【００３４】
前記露出された半導体基板１００の表面には、後続工程を通じてセルトランジスタの電気的特性に重要な影響を及ぼすトンネル絶縁膜が形成される。したがって、前記下部絶縁膜パターン１１２の形成のためのエッチング工程は、前記露出された半導体基板１００の表面エッチング損傷を防止するために、等方性エッチング法で実施することが望ましい。前記エッチング工程は前記半導体基板１００に対してエッチング選択比を有するシリコン酸化膜エッチングレシピ、例えばフッ酸を含むエッチングレシピを使用することが望ましい。
【００３５】
前記第１フォトレジストパターン１２０をイオン注入マスクとして使用した低濃度イオン注入工程１３０及び高濃度イオン注入工程１３５を実施し、前記半導体基板１００内に第１導電型の低濃度不純物領域１４５及び高濃度不純物領域１４０を形成する。前記低濃度または高濃度不純物領域１４５、１４０の形成のためのイオン注入工程１３０、１３５は前記下部絶縁膜１２０をエッチングする前に実施することが望ましい。この場合に、前記開口部１２４を通じて露出される前記下部絶縁膜１１０はイオンチャネリング及び格子欠陥を最小化するバッファ絶縁膜として使用される。しかし、前記低濃度または高濃度不純物領域１４５、１４０の形成のためのイオン注入工程は前記下部絶縁膜１１０をエッチングした後に実施することもできる。
【００３６】
前記低濃度不純物領域１４５を形成する目的は、セルトランジスタのしきい値電圧を調節することを含む。このために、前記低濃度不純物領域１４５の形成のためのイオン注入工程１３０は不純物が前記半導体基板１００の表面に分布するように実施する。
【００３７】
前記高濃度不純物領域１４０を形成する目的は、セルトランジスタのドレイン領域に逆方向の高電圧が印加される時に発生するパンチスルーを最小化することを含む。この時に、前記パンチスルーを最小化するためには空乏領域の拡張を最小化することが望ましい。このために、前記高濃度不純物領域１４０の形成のためのイオン注入工程１３５は注入された不純物が後続工程で形成されるドレイン領域の下部の側面を囲むように実施し、前記低濃度イオン注入工程１３０に比べて高い不純物濃度で実施する。前記第１導電型の高濃度不純物領域１４０は前記ドレイン領域でバンド−バンドトンネリング（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎｇ、ＢＴＢＴ）現象をより容易に発生させる機能を共に有する。この時に、前記低濃度及び高濃度不純物領域１４５、１４０は先の説明のように、前記半導体基板１００と同一の導電型、すなわちＰ型の不純物を含むように形成する。
【００３８】
図７を参照すると、前記低濃度及び高濃度不純物領域１４５、１４０を形成した後に、前記第１フォトレジストパターン１２０を除去し、前記下部絶縁膜パターン１１２を露出させる。
【００３９】
以後、前記下部絶縁膜パターン１１２及び前記低濃度不純物領域１４５の上部面で不純物を除去するための洗浄工程をさらに実施することが望ましい。このような洗浄工程で前記下部絶縁膜パターン１１２はリセスされ、その厚さが薄くなることもある。
【００４０】
以後、前記露出された低濃度不純物領域１４５の上部面にトンネル絶縁膜１１４を形成する。前記トンネル絶縁膜１１４は熱酸化工程を通じて形成したシリコン酸化膜であることが望ましく、前記下部絶縁膜パターン１１２よりも薄い厚さで形成する。一方、前記シリコン酸化膜は露出された前記下部絶縁膜パターン１１２の上部にも形成することができる。これによって、前記下部絶縁膜パターン１１２は自動的に前記トンネル絶縁膜１１４よりも厚い厚さを有する。前記下部絶縁膜１１０を形成する段階は、前記洗浄工程でのリセス及び前記トンネル絶縁膜１１４の形成工程での追加的な成長などを考慮して実施することが望ましい。
【００４１】
前記トンネル絶縁膜１１４を含む半導体基板の全面に、電荷貯蔵膜１５０、上部絶縁膜１６０及びゲート導電膜１７０を順次に積層する。前記ゲート導電膜１７０上にゲートパターンの形成のための第２フォトレジストパターン１２５を形成する。
【００４２】
前記電荷貯蔵膜１５０はシリコン窒化膜で形成する。前記電荷貯蔵膜１５０は前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜１１４に対して窒化（ｎｉｔｒｉｆｉｃａｔｉｏｎ）工程を実施して形成するか、化学気相蒸着ＣＶＤ工程を通じて形成することが望ましい。前記窒化工程は酸化膜に対してＮ２ＯガスまたはＮＯガスを使用したアニール工程を実施することによって、前記酸化膜の表面に窒化膜を形成する方法である。一方、前記電荷貯蔵膜１５０はシリコン酸化窒化膜で形成することもできる。
【００４３】
前記上部絶縁膜１６０はシリコン酸化膜で形成することが望ましく、シリコン酸化膜及びシリコン窒化膜で構成される多層膜または高誘電絶縁膜などを使用することもできる。また、前記ゲート導電膜１７０は多結晶シリコン膜で形成することが望ましく、順次に積層された多結晶シリコン膜及びシリサイド膜で形成することもできる。
【００４４】
前記第２フォトレジストパターン１２５はゲートパターン形成のためのエッチングマスクとして使用される。これによって、前記第２フォトレジストパターン１２５は前記素子分離膜を横切り、望ましくは、前記除去された第１フォトレジストパターン１２０と平行な方向で前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜１１４の上部に配置される。この時に、すべての第２フォトレジストパターン１２５はその下部に形成された前記トンネル絶縁膜１１４と重畳される幅が同一であることが望ましい。
【００４５】
図８を参照すると、前記第２フォトレジストパターン１２５をエッチングマスクとして使用して前記ゲート導電膜１７０をエッチングすることによって、制御ゲート電極１７５を形成する。前記制御ゲート電極１７５の形成のためのエッチング工程は異方性エッチング法で実施することが望ましい。
【００４６】
以後、前記上部絶縁膜パターン１６０及び電荷貯蔵膜１５０を順次にエッチングし、前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜１１４を露出させる上部絶縁膜パターン１６５及び電荷貯蔵膜パターン１５５を形成する。
【００４７】
以後、前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜１１４を共にエッチングして前記半導体基板１００を露出させる。これによって、前記トンネル絶縁膜１１４はエッチングされ、前記第１導電型の低濃度不純物領域１４５を露出させるトンネル絶縁膜パターン１１６が形成される。この時に、前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜パターン１１６は互いに平行し、前記電荷貯蔵膜パターン１５５と前記半導体基板１００との間に介在される。この時に、前記制御ゲート電極１７５、前記上部絶縁膜パターン１６５、前記電荷貯蔵膜パターン１５５、前記下部絶縁膜パターン１１２及びトンネル絶縁膜パターン１１６はゲートパターン３００を構成する。
【００４８】
一方、前記第２フォトレジストパターン１２５をイオン注入マスクとして使用した低濃度イオン注入工程１８０を実施し、前記半導体基板１００内に第２導電型の低濃度不純物領域１９０を形成する。前記第２導電型の低濃度不純物領域１９０は本発明によるセルトランジスタのソース／ドレイン領域をＬＤＤ構造に作る役割を果たす。前記第２導電型の低濃度不純物領域１９０の形成のためのイオン注入工程１８０は前記トンネル絶縁膜パターン１１６、前記電荷貯蔵膜パターン１５５、または前記上部絶縁膜パターン１６５の形成のためのエッチング工程の前に実施することもできる。この場合に、前記制御ゲート電極１７５の間に残存する物質膜１１６、１１２、１５５または１６５はイオンチャネリング及び格子欠陥を最小化させるバッファ膜の役割を果たす。
【００４９】
前記第２導電型の低濃度不純物領域１９０を形成した後に、前記第２フォトレジストパターン１２５を除去して前記制御ゲート電極１７５の上部面を露出させる。
【００５０】
図９を参照すると、前記ゲートパターン３００の側壁に前記半導体基板１００の上部面を露出させるスペーサ２００を形成することが望ましい。この時に、前記スペーサ２００はシリコン酸化膜またはシリコン窒化膜で形成することが望ましい。
【００５１】
前記スペーサ２００及び前記ゲートパターン３００をイオン注入マスクとして使用した高濃度不純物注入工程を実施し、前記露出された半導体基板１００に第２導電型の高濃度不純物領域２１０を形成する。前記第２導電型の低濃度及び高濃度不純物領域１９０、２１０はＬＤＤ構造のソース／ドレイン領域を構成する。
【００５２】
また、前記第２導電型の高濃度不純物領域２１０を形成した後に、注入された不純物の活性化のための熱処理工程をさらに実施することもできる。
【００５３】
図１０は本発明の望ましい実施形態による不揮発性メモリ装置を説明するための工程断面図である。
【００５４】
図１０を参照すると、第１導電型の不純物を含む半導体基板１００上に順次に積層された電荷貯蔵膜パターン１５５、上部絶縁膜パターン１６５及び制御ゲート電極１７５が配置される。
【００５５】
前記電荷貯蔵膜パターン１５５はシリコン窒化膜であることが望ましく、シリコン酸化窒化膜であり得る。また、前記上部絶縁膜パターン１６５はシリコン酸化膜であることが望ましく、シリコン酸化膜及びシリコン窒化膜で構成された多層膜または高誘電絶縁膜などからなることもできる。前記制御ゲート電極１７５は多結晶シリコン膜または順次に積層された多結晶シリコン膜及びシリサイド膜で構成されることが望ましい。
【００５６】
前記電荷貯蔵膜パターン１５５と前記半導体基板１００との間には下部絶縁膜パターン１１２及びトンネル絶縁膜パターン１１６が介在される。前記トンネル絶縁膜パターン１１６は前記下部絶縁膜パターン１１２よりも薄い厚さを有し、前記下部絶縁膜パターン１１２に平行に配置される。これによって、前記制御ゲート電極１７５は前記下部絶縁膜パターン１１２及び前記トンネル絶縁膜パターン１１６に平行しながら、これらの上部に配置される。この時に、前記制御ゲート電極１７５、上部絶縁膜パターン１６５、電荷貯蔵膜パターン１５５、下部絶縁膜パターン１１２及びトンネル絶縁膜パターン１１６はゲートパターン３００を構成する。
【００５７】
前記ゲートパターン３００の側壁にはスペーサ２００が配置される。前記スペーサ２００の傍の半導体基板１００には、セルトランジスタのソース領域及びドレイン領域として使用される第２導電型の高濃度不純物領域２１０が配置される。この時に、前記トンネル絶縁膜パターン１１６は前記ドレイン領域に隣接し、前記下部絶縁膜パターン１１２は前記ソース領域に隣接して配置される。すなわち、前記電荷貯蔵膜パターン１５５の下部の絶縁膜は前記ソース領域よりも前記ドレイン領域でさらに薄い。
【００５８】
前記トンネル絶縁膜パターン１１６の下部には第１導電型の低濃度不純物領域１４５及び高濃度不純物領域１４０が配置される。また、前記第１導電型の低濃度不純物領域１４５と前記第２導電型の高濃度不純物領域２１０との間には第２導電型の低濃度不純物領域１９０が介在される。この時に、前記第１導電型の低濃度不純物領域１４５は前記トンネル絶縁膜パターン１１６に接するように半導体基板１００の上部面に配置される。また、前記第１導電型の高濃度不純物領域１４０は前記半導体基板１００の上部面から所定の深さに配置され、前記ドレイン領域で前記第２導電型の高濃度不純物領域２１０の下部の側壁を囲む。
【００５９】
前記第１導電型の低濃度及び高濃度不純物領域１４５、１４０は前記半導体基板のような導電型の不純物を含み、前記第２導電型の低濃度及び高濃度不純物領域１９０、２１０は前記半導体基板１００と異なる導電型の不純物を含む。
【００６０】
一方、半導体層装置の使用目的及び電気的特性に従って、前記第２導電型の低濃度不純物領域１９０または前記第１導電型の低濃度不純物領域１４５などが配置されなくてもよい。これに加えて、前記上部絶縁膜パターン１６５、電荷貯蔵膜パターン１５５、下部絶縁膜パターン１１２及びトンネル絶縁膜パターン１１６などは前記制御ゲート電極１７５よりも広い幅を有することもできる。
【００６１】
図１１は図１０で説明した本発明の望ましい実施形態による不揮発性メモリ装置の動作方法を説明するための図面である。
【００６２】
図１１を参照すると、本発明による不揮発性メモリ装置は電荷貯蔵膜パターン１５５の下に配置される下部絶縁膜パターン１１２とトンネル絶縁膜パターン１１６とが互いに異なる厚さを有することを特徴とする。すなわち、ドレイン領域の辺りで形成される前記トンネル絶縁膜パターン１１６が前記ソース領域の辺りで形成される前記下部絶縁膜パターン１１２に比べて薄い厚さを有する。
【００６３】
プログラム及びイレーズ動作は前記ドレイン領域の辺りで電荷が前記トンネル絶縁膜パターン１１６を貫通する現象を利用する。このような電荷の貫通現象は、ポテンシャル障壁を貫通する量子力学的トンネリングにより可能である。このような電荷の貫通現象は前記制御ゲート電極１７５に印加される電圧に比例する。したがって、前記トンネル絶縁膜パターン１１６の厚さを減少させることを特徴とする本発明によると、前記プログラム及びイレーズ動作での印加電圧を減少させることができる。これによって、電圧上昇のためのポンピング回路に対する必要を最小化することができる。
【００６４】
また、前記プログラム動作時に、前記制御ゲート電極１７５に印加される電圧は、前記電子が前記トンネリング絶縁膜パターン１１６を貫通し、前記下部絶縁膜パターン１１２を貫通しないように調節することができる。これによって、従来の技術で説明したように、プログラム動作で注入された電子で構成されたトラッピング領域４００が不完全なイレーズ動作により広くなる問題を最小化することができる。すなわち、前記プログラム動作で印加される前記制御ゲート電極１７５の電圧は、前記トラッピング領域４００が前記トンネル絶縁膜パターン１１６のみに形成され、前記下部絶縁膜パターン１１２までは拡張しないように、調節することができる。その結果、前記イレーズ動作が不完全になされても、前記トラッピング領域４００は前記トンネル絶縁膜パターン１１６のみに形成される。
【００６５】
これに加えて、前記ドレイン領域に高電圧（例えば、イレーズ過程）が印加される時に、前記半導体基板１００に形成される空乏領域の幅は前記第１導電型の高濃度不純物領域１４０により減少する。前記空乏領域の幅が減少する場合に、前記第１及び第２導電型の高濃度不純物領域１４０、２１０の間のバンドギャップが狭くなることによって、バンド−バンドトンネリング現象がより容易に発生する。前記バンド−バンドトンネリングによって前記第１導電型の高濃度不純物領域に注入される電荷はイオンインパクトにより電子−ホール対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ、ＥＨＰ）を発生させる。前記イオンインパクトによって発生したホールは大部分前記半導体基板１００を通じて排出される。しかし、前記制御ゲート電極１７５に十分に低い電圧が印加される場合に、一部のホールは前記トンネル絶縁膜パターン１１６のポテンシャル障壁を超えるのに十分なエネルギーを有するホットホールが形成される。本発明のイレーズ動作は前記ホットホールを利用して前記トラッピング領域４００の電子を相殺するホットホールイレーズを使用する。前記ホットホールイレーズのための望ましい動作電圧は前記制御ゲート電極１７５にはマイナス電圧（例えば、−７．５Ｖ）を印加し、前記ドレイン領域にはプラス電圧（例えば、６．５Ｖ）を印加する。
【００６６】
一方、前記第１導電型の高濃度不純物領域１４０はソース領域とドレイン領域との間のパンチスルー現象を予防する役割も果たす。
【００６７】
前記トンネル絶縁膜パターン１１６を前記下部絶縁膜パターン１１２よりも薄い厚さで形成することによって、前記制御ゲート電極１７５を通じて印加される電圧は前記トンネル絶縁膜パターン１１６の下部の半導体基板１００をさらに速く反転させる。これによって、本発明によるセルトランジスタは前記下部絶縁膜パターン１１２のみを有するセルトランジスタに比べて、さらに低いしきい値電圧Ｖｔｈを有する。前記第１導電型の低濃度不純物領域１４５はこのようなしきい値電圧の減少を補正する役割を果たす。
【００６８】
【発明の効果】
本発明によると、電荷貯蔵膜の下部の絶縁膜を平坦しない厚さで形成する。すなわち、ソース領域の辺りの下部絶縁膜パターンよりもドレイン領域の辺りのトンネル絶縁膜パターンをより薄い厚さで形成する。これによって、プログラム及びイレーズ動作時に、制御ゲート電極に印加される電圧を減少させることができる。その結果、ポンピング回路の数を最小化して高集積化された不揮発性メモリ装置を製造することができる。また、プログラム時に、注入されたトラッピング領域が下部絶縁膜パターンまで拡張する問題を予防することによって、優れた特性の不揮発性メモリ装置を製造することができる。
【００６９】
これに加えて、本発明によると、ドレイン領域と異なる導電型の不純物を含み、その側壁に配置される高濃度の不純物領域を具備する。これによって、イレーズ動作時に、ドレイン領域の辺りでの空乏領域の幅は減少し、バンド−バンドトンネリング現象がより容易に発生する。その結果として、イレーズ動作に利用されるホットホールが容易に形成されることによって、イレーズ動作の効率を高めることができる。
【図面の簡単な説明】
【図１】 従来の技術によるＳＯＮＯＳ構造の不揮発性メモリ装置及びその動作方法を説明するための図面である。
【図２】 従来の技術によるＳＯＮＯＳ構造の不揮発性メモリ装置及びその動作方法を説明するための図面である。
【図３】 従来の技術によるＳＯＮＯＳ構造の不揮発性メモリ装置及びその動作方法を説明するための図面である。
【図４】 従来の技術によるＳＯＮＯＳ構造の不揮発性メモリ装置で発生する可能性のある問題点を説明するための図面である。
【図５】 本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図６】 本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図７】 本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図８】 本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図９】 本発明の望ましい実施形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図１０】 本発明の望ましい実施形態による不揮発性メモリ装置を示す工程断面図である。
【図１１】 本発明の望ましい実施形態による不揮発性メモリ装置の動作特性を説明するための図面である。
【符号の説明】
１００ 半導体基板
１１２ 下部絶縁膜パターン
１１６ トンネル絶縁膜パターン
１４０ 第１導電型の高濃度不純物領域
１４５ 第１導電型の低濃度不純物領域
１５５ 電荷貯蔵膜パターン
１６５ 上部絶縁膜パターン
１７５ 制御ゲート電極
１９０ 第２導電型の低濃度不純物領域
２００ スペーサ
２１０ 第２導電型の高濃度不純物領域
３００ ゲートパターン

Claims (7)

  1. 第１導電型の半導体基板上に下部絶縁膜パターンを形成する段階と、前記下部絶縁膜パターンの側面の半導体基板上にトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜を含む半導体基板の全面に、電荷貯蔵膜、上部絶縁膜及びゲート導電膜を順次に形成する段階と、前記ゲート導電膜をパターニングし、前記下部絶縁膜パターン及び前記トンネル絶縁膜の上部に配置され、前記下部絶縁膜パターンに平行な制御ゲート電極を形成する段階とを順次遂行し、前記トンネル絶縁膜は前記下部絶縁膜パターンよりも薄い厚さで形成されるとともに、
    前記トンネル絶縁膜を形成する前に、前記トンネル絶縁膜の下部となる下部絶縁膜パターンの側面の半導体基板内に、第１導電型の低濃度不純物領域と第１導電型の高濃度不純物領域とをイオン注入工程により形成する工程をさらに有し、
    前記第１導電型の高濃度不純物領域はドレイン領域の側面及び底に形成され、
    前記下部絶縁膜パターンを形成する段階は、前記半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして使用して、前記下部絶縁膜をエッチングする段階と、前記フォトレジストパターンを除去する段階と、を含み、
    前記イオン注入工程は、前記フォトレジストパターンをマスクとする
    ことを特徴とする不揮発性メモリ装置の製造方法。
  2. 前記下部絶縁膜パターン及び前記トンネル絶縁膜はシリコン酸化膜で形成する
    ことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記電荷貯蔵膜はシリコン窒化膜で形成する
    ことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  4. 前記シリコン窒化膜を形成する段階は化学気相蒸着技術または熱処理段階を含む窒化技術を使用する
    ことを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
  5. 前記窒化技術はＮ２ＯガスまたはＮＯガスのような窒素含有ガスを使用する
    ことを特徴とする請求項４に記載の不揮発性メモリ装置の製造方法。
  6. 前記上部絶縁膜はシリコン酸化膜または高誘電膜で形成する
    ことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  7. 前記制御ゲート電極を形成した後に、前記上部絶縁膜、電荷貯蔵膜、下部絶縁膜及びトンネル絶縁膜をパターニングする段階をさらに含む
    ことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
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