JP2009537932A - Ｓｏｎｏｓメモリデバイス及びｓｏｎｏｓメモリデバイスの作動方法 - Google Patents

Abstract

本発明はＳＯＮＯＳメモリデバイスに関するものであり、窒化膜を有するＳＯＮＯＳメモリセル積層に接続された制御ゲート端子を有するＳＯＮＯＳメモリセルと、ドレイン端子と制御ゲート端子に接続され、選択したＳＯＮＯＳメモリセル宛の書き込み要求を受信するごとに、正の既定ドレイン電圧を選択したＳＯＮＯＳメモリセル宛メモリセルのドレイン端子に、負の既定ゲート電圧を選択したＳＯＮＯＳメモリセル宛メモリセルメモリセルの制御ゲート端子に印加するように設定されている書き込みユニットを具え、ゲートアシストによるバンド間過程において、ドレイン電圧とゲート電圧は選択したＳＯＮＯＳメモリセルのドレイン側にてホットホールを形成し、そのホットホールを選択したＳＯＮＯＳメモリセルの窒化膜に注入し、こうして選択したメモリセルを高い閾値状態から低い閾値状態へスイッチングするのに適していることを特徴とする。

Description

本発明は、ＳＯＮＯＳメモリセルを具えるメモリデバイス、及びＳＯＮＯＳメモリセルを具えるメモリデバイスを動作させる方法に関するものである。更に、本発明は、ＳＯＮＯＳメモリセルを具えるメモリデバイスのためのプログラミングデバイスに関するものである。

組み込みワンタイムプログラマブル（ＯＴＰ）メモリは、マスクリードオンリーメモリ（ＲＯＭ）を使用する場合よりも高い柔軟性を実現するために、システムオンチップ（ＳＯＣ）によく使用われている。マスクＲＯＭ以外は、ＯＴＰメモリに含まれるプログラムコードを顧客ごとに変更でき、またプログラムコードの変更後に新たなマスクを設ける必要なしにデバッグすることができる。一方、組み込みＯＴＰメモリは、フラッシュメモリのような多数回プログラム可能なメモリよりも安価である。

幾つかのタイプのＯＴＰメモリが既知である。浮遊ゲート（ｆｌｏａｔｉｎｇ−ｇａｔｅ，ＦＧ）ＯＴＰメモリは、半導体基板と制御ゲート（ＣＧ）端子間に孤立した浮遊ゲート層を具える。ＦＧメモリセルをプログラミングするためには、データを記憶するためにメモリが使用可能になる前に、メモリデバイスの全メモリセルを既定の状態にする初期化消去操作が必要である。セルを選択的にプログラムできるのは、つまりデータを記憶するために、選択したメモリセルの情報内容を変更できるのは、このブロック消去操作のあとだけである。

概して、この消去手順をＯＴＰメモリに対して２度行わなければならない。１度目のブロック消去手順はテスト前に、２度目はメモリデバイスのテスト後で且つ出荷前に行う。ＵＶ照射による消去操作は、浮遊ゲートと基板との間の酸化膜のトンネル障壁を自由に通過し得る高エネルギー電子を有する電子−正孔対の生成を利用している。こうして浮遊ゲートと基板との間の内部電界はゼロに低減され、したがって浮遊ゲートにこれまで蓄えられた電荷が放出される。ＵＶ消去の後は、全てのＦＧメモリセルは閾値電圧Ｖ_Ｔが低い状態を呈する。半導体メモリ技術の分野において既知であるが、閾値電圧Ｖ_Ｔは、金属−絶縁体−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）タイプのトランジスタのチャネルの導通開始を特徴づける。

浮遊ゲートＯＴＰメモリセルのプログラミングは、浮遊ゲートへのチャネルホットエレクトロンの注入（ＣＨＥＩ）によって実現できる。帯電された浮遊ゲートの存在が閾値電圧Ｖ_Ｔを高い値へシフトする。低いＶ_Ｔ値と高いＶ_Ｔ値との間の中間値を有する読み出し電圧を印加することによって、浮遊ゲートの帯電状態を、したがってメモリセルに記憶された情報を検出することができる。

ＦＧメモリデバイスの主要な問題は、その高いプログラム電圧及び消去電圧（〜１５Ｖ）にある。組み込みメモリの場合、高電圧（ＨＶ）を処理するために大きなＨＶトランジスタが必要となり、このため製造コストと複雑さが増大する。

シリコン−酸化膜−窒化膜−酸化膜−シリコン（ＳＯＮＯＳ）メモリは浮遊ゲートメモリに代わる有力候補であり、それは、２層ではなく１層のポリシリコンを処理するステップからなり、集積化が容易であるとともに、中程度のプログラム電圧及び消去電圧のためにＦＧと比較してＨＶトランジスタ面積が低減するためである。

ＳＯＮＯＳにおけるプログラム及び消去電圧（〜１０Ｖ）は、ＦＧにおける場合よりも十分低いが、ＨＶトランジスタはＨＶを発生させスイッチングすることが尚も必要であり、このため製造が高価に且つ複雑になる。

本発明の目的は、高電圧トランジスタを使用せずにプログラムできるＳＯＮＯＳメモリを提供することである。

本発明の更なる目的は、高電圧トランジスタを使用せずに、メモリセルをビット選択式にプログラミングすることができるＳＯＮＯＳメモリデバイスの動作方法を提供することである。

本発明は独立請求項によって規定される。また従属請求項は有利な実施例を規定する。

本発明の第１の態様によれば、（今後ＳＯＮＯＳメモリデバイスという）メモリデバイスが提供される。ＳＯＮＯＳメモリデバイスは、窒化膜を有するＳＯＮＯＳ積層に接続された制御ゲート端子、ソース端子、及びドレイン端子を有するＳＯＮＯＳメモリセルを具える。更に、本発明のＳＯＮＯＳメモリデバイスは、ドレイン端子と制御ゲート端子に接続されたプログラミングユニットを具える。この書き込みプログラミングユニットは、選択したＳＯＮＯＳメモリセル宛のプログラミング要求を受信したときに、選択したＳＯＮＯＳメモリセルのドレイン端子に正の規定電圧を、制御ゲート端子に負の規定電圧を印加するように構成されている。規定のドレイン電圧及び規定のゲート電圧は、選択したＳＯＮＯＳメモリセルのドレインにおいて、バンド間トンネリング過程でホットホールを生成し、このように生成されたホットホールの一部を、選択したＳＯＮＯＳメモリセルのＳＯＮＯＳ積層の窒化膜に注入して、選択したＳＯＮＯＳメモリセルを高いＶ_Ｔ状態から低いＶ_Ｔ状態に切り替えるのに適した電圧である。

本発明によるＳＯＮＯＳメモリデバイスは、上で既定したＳＯＮＯＳメモリセル及びプログラミングユニットを具える任意の電子デバイスで形成できる。特に、それぞれの電子デバイスはメモリデバイス機能に制限される必要はなく、特定の用途にしたがって機能を追加することができる。本発明によるＳＯＮＯＳメモリデバイスの例は、上で規定したようにＳＯＮＯＳメモリセルとプログラミングユニットを具えるシステム・オン・チップである。同様に、プロセッサ、マイクロコントローラ、及び特定用途向け集積回路（ＡＳＩＣ）などにより、本発明によるＳＯＮＯＳメモリデバイスを形成することができる。

ＳＯＮＯＳメモリセルのＳＯＮＯＳ積層は、以下の層配列、すなわちポリシリコン層−ブロッキング酸化膜−窒化シリコン層−底部（又はトンネル）酸化膜−シリコン層（基板）を含む。この中で、ポリシリコン層はゲート端子を形成する。ブロッキング酸化膜は、底部酸化膜と同様に、典型的には二酸化シリコン（ＳｉＯ２）によって形成される。最後のシリコン層は、典型的には基板から形成され、ＭＯＳＦＥＴタイプのトランジスタに典型的なように、ソース−ドレイン端子間のチャネル領域を含んでいる。ＳＯＮＯＳ積層におけるさまざまな膜厚、不純物量、又は材料は当業者には既知であり、以下に説明する好適な実施例によって更に明確に記載する。

本出願に関連して、閾値電圧Ｖ_Ｔの高低値を参照するとき、以下の符号の取り決めを使用する。まず、閾値電圧を比較するときには電圧の符号を考慮する。したがって、その大きさにかかわらず、負の電圧は正の電圧より常に低い。例として、本発明に関連して−３Ｖの閾値電圧は、正の閾値電圧０．５Ｖよりも低いとみなす。また、本出願を通して符号のない電圧値は正の電圧値とみなす。

本発明は、浮遊ゲートメモリデバイスの既知のプログラミング方法は、低電圧ＳＯＮＯＳメモリデバイスに適用できないという認識に基づいている。ＳＯＮＯＳデバイスは、ＵＶ照射などの消去操作に対して異なる反応を示す。ＵＶ照射後、ＳＯＮＯＳメモリセルは、浮遊メモリセルが取る低Ｖ_Ｔ状態ではなく、高Ｖ_Ｔ状態の平衡状態を取る。ＦＧメモリセルに対するＳＯＮＯＳメモリセルの挙動の違いは、上記の符号の取り決めの下で、ＮＭＯＳ及びＰＭＯＳメモリセルの双方に当てはまる。ＳＯＮＯＳメモリセルの異なる挙動は、現在では窒化膜中のトラップサイトの多くが、ＵＶ照射によって生成された電子で満たされるためとされている。

本発明は、選択したメモリセルをプログラミングするために、ホットホール注入（ＨＨＩ）機構を採用する新規の概念に基づいている。ホットホールは、選択したＳＯＮＯＳメモリセルのドレイン端子にて、ゲートアシストによるバンド間トンネリング（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ，ＢＴＢＴ）によって生成できる。ゲートアシストによるＢＴＢＴは、適切なバイアス条件下で発生する。例えば、適切な負のゲート電圧を選択したＳＯＮＯＳメモリセルのゲート端子に印加するとともに、適切な正のドレイン電圧をドレイン端子に印加する。こうして、シリコン基板中のドレインに大きな電界が形成される。ＢＴＢＴ過程に関係する電界の成分は、基板表面に平行に向いている。この大きな「水平」電界の効果の１つは、ＢＴＢＴ過程によってホールが基板中に生成されることである。これらのホールは高いエネルギーを有し（「ホット」であり）、したがって、場合によっては、底部酸化膜によって形成される障壁を通過して、ＳＯＮＯＳ積層の窒化膜内に注入されうる。

適切な負のゲート電圧と適切な正のドレイン電圧を選択することによって、１つのＳＯＮＯＳメモリセルのプログラミングを行うことができる。プログラミングは、ＳＯＮＯＳメモリセルを、消去後示す高いＶ_Ｔ状態から低いＶ_Ｔ状態へ切り替えることと理解されよう。このスイッチングは、規定の取り決めによって、ＳＯＮＯＳメモリセルをビット値「０」からビット値「１」へのスイッチング、又はその逆と解釈できる。

個々の選択したＳＯＮＯＳメモリセルのアドレッシングはこうして可能になる。本発明のＳＯＮＯＳメモリデバイスのプログラミングユニットは、正の規定ドレイン電圧を選択したＳＯＮＯＳメモリセルのドレイン端子に、負の規定ゲート電圧を選択したメモリセルの制御ゲート端子に印加することによって、各々のＳＯＮＯＳメモリセルをビット選択式にアドレスするように構成される。

今説明したホットホール注入過程は、当該技術分野において修正ファウラー・ノルドハイムトンネリング過程とも称されている、いわゆる直接トンネリング過程とは異なる。本発明によるＳＯＮＯＳメモリセルのプログラミングに使用されないこの過程においては、ホールは基板から窒化膜内の伝導バンド状態又は窒化膜内のトラップサイトに局在した束縛状態へ直接遷移する。このように、この直接トンネリングプロセスにおいては、ホットホールは基板中に生成されない。

このようなホットホール注入の概念は、異なる特定のメモリデバイスから既知であるが、ＳＯＮＯＳメモリデバイスに関連した用途に対する有益な候補とみなされてこなかった。米国特許第５，９５３，２５５号明細書から、ＮＡＮＤタイプのアレイにおけるＦＧメモリセルの内容を、閾値電圧をニュートラルＶ_Ｔに近い値にするＵＶ照射によって消去し、Ｖ_Ｔ値を減少させるホットホール注入（ＨＨＩ）によってプログラムする方法が既知である。これは、信頼できる読み出しのための十分大きなＶ_Ｔ窓を得るためには、（ＵＶ照射による）消去Ｖ_ＴはニュートラルＶ_Ｔ値とほぼ等しいのに対して、（ＨＨＩによる）プログラムＶ_Ｔ値を、ＦＧデバイスのニュートラルＶ_Ｔ値からかなり低い値を選択しなければならないことを暗示している。これはデータ保持に対して悪状況である。しかし、本発明者は、本発明のＳＯＮＯＳベースのセルにおいて、Ｖ_Ｔ窓はニュートラルＶ_Ｔ値を中心にはるかに対称的であることを観測した。したがって、Ｖ_Ｔ窓を犠牲にすることなく、ＨＨＴによるプログラムＶ_Ｔ値をニュートラルＶ_Ｔ値のすぐ下に選択でき、これはデータ保持に有利である。したがって、ＦＧデバイスの代わりにＳＯＮＯＳに対して（それぞれＨＨＩ及びＵＶによる）プログラム及び消去メカニズムを使用すると大きな利点が得られ、この点は米国特許第５，９５３，２５５号明細書に提案されていない。

好適な実施例に関連して以下に更に説明するように、本発明のＳＯＮＯＳメモリデバイスは、プログラミングユニットの動作の基礎をなすプログラミング機構が、最新のＩ／Ｏトランジスタによって提供できる規定の正のドレイン電圧と負のゲート電圧を使用することを可能にする利点を有している。こうして、高電圧トランジスタの処理が省略されるため、本発明のＳＯＮＯＳメモリデバイスの製造プロセスは、先行技術のデバイスと比較して簡単化される。本発明のＳＯＮＯＳメモリデバイスの製造コストは特に低い。

以下に、本発明の第１の態様によるＳＯＮＯＳメモリデバイスの好適な実施例を提示する。特に断らない限り、これらの実施例の追加の特徴を互いに組み合わせることができると理解されたい。

本発明によるＳＯＮＯＳメモリデバイスの好適な実施例において、プログラミングユニットは、選択したメモリセルにアドレスされたプログラミング要求の受信時に、３〜７Ｖのドレイン電圧と、−２〜−６Ｖのゲート電圧を供給するように構成する。これらの電圧は、プログラミングステップにおいてＳＯＮＯＳメモリセルを高いＶ_Ｔ状態から低いＶ_Ｔ状態へのスイッチングに適するように決定しておく。

更なる好適な実施例において、メモリセルを含む半導体基板は、基板端子を具える。この実施例において、プログラミングユニットは、上述のドレイン及びゲート電圧値と組み合わせて、０Ｖの基板電圧を基板端子に供給するように構成する。規定の電圧間隔の場合、ＨＨＩメカニズムを使用する電気的プログラミングによって、消去されたメモリセルのプログラミングを約１秒の特に短い時間内に達成できる。

更なる好適な実施例において、プログラミングユニットは更に、選択したメモリセルのソース端子に規定のソース電圧を供給するように構成し、そのソース電圧はドレイン電圧と等しいことが好ましい。この実施例は、ソース端子とドレイン端子間に比較的長いチャネルを有するＳＯＮＯＳメモリセルを有する、ＳＯＮＯＳメモリデバイスに対して特に有益である。この場合、ソース及びドレイン双方でのホットホールの生成は更に効率的となる。しかし、チャネルが比較的短いデバイスに対しては、ドレインのみをホール生成のために使用する場合、ホットホール生成がより効率的となる。これは、１ＴのＮＯＲのような、ほとんどのアレイ配置においても真であり、プログラミングのためにドレイン端子のみを選択的にバイアスすることができる。添付図の説明と関連して、これを以下に更に説明する。

上に示したように、プログラミングユニットは、ＳＯＮＯＳメモリセルに接続され、名目上約２．５Ｖの最大出力電圧を供給するように構成された入力／出力トランジスタを具えることが好ましい。このようなＩ／Ｏトランジスタの名目上の構成は、中程度に高い出力電圧を相対的に短い時間だけスイッチングすることを排除しない。したがって、最新のＩ／Ｏトランジスタの高電圧に関する耐性を本実施例において使用可能であり、前実施例で述べた電圧をスイッチングするために専用の高電圧トランジスタを実装することが避けられる。Ｉ／Ｏトランジスタの名目上の最大出力電圧よりも高い電圧を供給しなければならない期間は、たかだか数秒である。更に、このような電圧が供給されるのは、典型的にはＳＯＮＯＳメモリデバイスの寿命の間に数回だけである。

更なる好適な実施例において、ＳＯＮＯＳ積層は、一方では基板に、他方では窒化膜に隣接する底部酸化膜を有し、その厚さは５〜７ｎｍである。この実施例では、メモリセルのプログラミング後のデータ保持が改善される。この点において、本発明により使用されるホットホール注入機構は、直接トンネリングに優る明確な利点を有する。なぜなら、直接トンネリングの機構は２．５〜３ナノメータより厚い底部酸化膜を有するＳＯＮＯＳメモリセルに対して機能しないためである。このような薄いトンネル酸化膜は、データ保持に対する潜在的な危険性を暗示している。

プログラミング操作において、ＳＯＮＯＳメモリデバイスのプログラミングユニットによって供給すべき正の規定ドレイン電圧及び負の規定ゲート電圧を更に低減するために、ドレイン領域のドーピングプロファイルを強めることができる。特に、ドレイン接合のより急峻なドーピングプロファイルは、ゲートアシストによるバンド間トンネリングを実現するのに必要なバイアスを低減できる。したがって、好適な実施例において、ＳＯＮＯＳメモリセルのドレイン接合プロファイルは、ドーパント濃度が、基板表面からの距離が増加するにつれて、２０〜６０ナノメータに亘って、１０^−２〜１０^−４倍変化する遷移領域を具える。

バンド間トンネル電流を強めるために、ハロインプラントによって、ＳＯＮＯＳウェルのドーパント原子と同一又は電気的に等価な原子を、ドレイン及びソース接合の周囲に１５〜４５度の傾斜角で注入することができる。

本発明によると、ＳＯＮＯＳメモリデバイスに対して幾つかのアレイアーキテクチャが可能である。しかし、好適な実施例はＮＯＲアーキテクチャにより接続されたＳＯＮＯＳメモリセルのアレイを具える。このアーキテクチャにおいては、ＳＯＮＯＳメモリセルのソース端子は、コモンソースボンドパッドに接続されている。以下に更に説明するように、コモンソースボンドパッドは他の実施例の電気的消去プロセスにおいて有益である。

ＳＯＮＯＳメモリセルのサイズを小さく維持するために、１メモリセルにつき１つのトランジスタのみを設けること、つまり１Ｔ構成の利用が好ましい。しかし、２Ｔ構成もまた可能である。

プログラミングユニットは、それぞれのビット線に沿って配置されたそれぞれのＳＯＮＯＳメモリセルのドレイン端子に並列に接続されたビット線ドライバと、それぞれのワード線に沿って配置されたそれぞれのＳＯＮＯＳメモリセルの制御ゲート端子に並列に接続されたワード線ドライバとを具えることが好ましい。選択したＳＯＮＯＳメモリセルにアドレスされたプログラミング要求を受信するごとに、この実施例のビット線ドライバは、正の規定電圧を選択したビット線に接続されたドレイン端子に与えるように構成し、ワード線ドライバは、選択したワード線に接続された制御ゲート端子に負の規定電圧を与えるように構成することが好ましい。

この構成においては、ビット線ドライバとＳＯＮＯＳメモリセルのドレイン端子との間に直列に接続されたビット線浮遊トランジスタを設け、ＳＯＮＯＳメモリセルは、ビット線ドライバとビット線浮遊トランジスタの下流でそれぞれのビット線に接続するのが有利である。それぞれのビット線浮遊トランジスタのゲート端子は、全てのビット線浮遊トランジスタに共通のビット線浮遊ボンドパッドに接続される。この実施例は、ＵＶ照射消去手順の代わりの電気的消去手順の用途に対して特に有益である。電気的消去手順の利点は、パッケージングされたデバイスも消去できることである。パッケージングされたデバイスにピン又はボンドパッドの形の接続部を設けることによって、デバイスを幾度も消去可能にして、多数回書き込み可能なオプションを安価に提供することができる。

電気的消去手順においては、１０〜１２Ｖの高電圧を印加することが必要な、直接トンネリング機構を使用することが好ましい。このような電気的消去手順の間（例えばＶ_ＧＳ≒１０Ｖ）、メモリトランジスタは反転（導通）状態にあるため、過剰なチャネル電流を防ぐために、ドレイン端子に印加するバイアスは、ソース端子に印加するバイアスと同一であることが好ましい。本実施例は、電気的消去手順の間、ビット線を浮遊状態にしておくようにスイッチング可能なビット線浮遊トランジスタを使用する。ビット線浮遊トランジスタは、−７Ｖの電圧を絶縁分離するとともにこの電圧に耐えるように構成することが好ましい。このようなバイアス状態は数秒の制限時間だけ発生するのみであるため、ビット線浮遊トランジスタは、例えばＩ／Ｏトランジスタ又は基準トランジスタを使用して形成できる。読み出し操作の間、ビット線浮遊トランジスタは選択したセルのドレインに電圧を通すように導通する。これは、電源電位Ｖ_ＤＤをビット線浮遊ボンドパッドに印加することによって達成できる。書き込み操作の間、選択したセルのドレインに３〜７Ｖの必要な書き込み電圧を通過させるために、より高い電圧が必要とされる。選択したＳＯＮＯＳセルのドレインに電圧Ｘを通過させるためには、ビット線浮遊ボンドパッドの電圧は、少なくともＸ＋Ｖ_Ｔ，Ｆよりも高くなければならない。ここで、Ｖ_Ｔ，Ｆはビット線浮遊トランジスタの閾値電圧を示している。

更なる好適な実施例は、基板中のＳＯＮＯＳメモリセルのドープされたウェルに接続されているウェルボンドパッドを具えている。このウェルボンドパッドは、電気的消去手順の間役立ち、ウェルをバイアスするのに使用される。典型的には、コモンソースボンドパッド、及びビット線浮遊ボンドパッドに印加されたのと同一の電圧が印加される。この電圧は、外部のプログラミングデバイスによって印加することができる。尚、静電放電（ＥＳＤ）に対する保護を設けることが好ましい。

消去電圧を印加する間の素子分離を強化するために、一実施例のＳＯＮＯＳメモリセルは更に、ドープされたウェルに対して反対の導電型を有し、ドープされたウェルの下に配置された埋め込み分離ウェルを具える。

消去手順のための高電圧トランジスタは、バイアスをゲート端子とソース端子とに分配することによって回避できる。プログラミングユニットは、記憶情報を全てのメモリセルから消去する指令を受信したときに、電源電圧Ｖ_ＤＤ又は約３Ｖの電圧を、０．１〜５秒の期間、ＳＯＮＯＳメモリセルの制御ゲート端子に印加するように構成することが好ましい。プログラミングユニットは、更に、電気的消去手順の間、外部からソース端子に印加されるソースバイアスに同期して、このゲート電圧を印加するように構成することが好ましい。その結果、ゲート−ソース間に約１０Ｖのバイアスを印加することができ、これは直接トンネリング過程のきっかけを与えるのに十分であり、０．１〜５秒の期間内に全てのメモリセルを消去する。この短い期間は、２０分程度を要するウェハレベルでのみ適用可能なＵＶ照射消去に対して明らかに有利である。

ＳＯＮＯＳメモリデバイスはまた、２Ｔメモリセルによって形成できる。この場合、各々のメモリセルにおいて、１つのメモリトランジスタ及び１つの選択トランジスタが含まれている。選択線ドライバを設け、このドライバは、それぞれのワード線のＳＯＮＯＳメモリセルの選択トランジスタの追加のゲート端子に並列に接続され、入来する読み出し又は書き込み指令に従ってそれぞれのワード線の選択トランジスタを駆動するように構成される。

本発明の第２の態様によれば、ＳＯＮＯＳメモリセルを具えるメモリデバイスの動作方法が提供される。その方法は、選択したＳＯＮＯＳメモリセルをプログラミングするステップを含む。
このプログラミングステップは、
ＳＯＮＯＳメモリデバイスを、選択したＳＯＮＯＳメモリセルが高いＶ_Ｔ状態にある消去状態にするステップと、
正の規定ドレイン電圧を、選択したＳＯＮＯＳメモリセルのドレイン端子に、負の既定ゲート電圧を、選択したＳＯＮＯＳメモリセルの制御ゲート端子に印加するステップと、
を含み、前記ドレイン電圧と前記ゲート電圧は、選択したＳＯＮＯＳメモリセルのドレイン側において、バンド間トンネリング過程でホットホールを生成し、生成されたホットホールを選択したメモリセルの窒化膜に注入して、前記高いＶ_Ｔ状態から低いＶ_Ｔ状態へ切り替えるのに適している。

本発明の動作方法は、本発明の第１の態様のメモリデバイスによってもたらされる利点を反映する。

以下に、本発明の第２の態様の方法の好適な実施例を提示する。以前と同様に、特に断らない限り、これらの実施例は互いに組み合わせることができる。

１つの好適な実施例において、選択したＳＯＮＯＳメモリセルをプログラミングするステップは更に、正の規定ソース電圧をＳＯＮＯＳメモリセルのソース端子に印加するステップを含み、前記ソース電圧は、ＳＯＮＯＳメモリセルのソース側においても、ホットホールを生成するのに適している（[００１５]）。この実施例は、比較的大きなチャネル長を有するＳＯＮＯＳメモリセルを具えるメモリデバイスを動作させるのに有益である。

先にある程度説明した好適な実施例において、選択したＳＯＮＯＳメモリセルをプログラミングするステップは、３〜７Ｖのドレイン電圧と、−２〜−６Ｖのゲート電圧を印加するステップを含む。この電圧は、最新のＣＭＯＳプロセスのＩ／Ｏトランジスタの最大定格（約２．５Ｖ）を超えているが、印加されなければならないのは数秒の非常に制限された期間であるため、このＩ／Ｏトランジスタをこれらの高電圧のスイッチングに使用できる。これらの電圧は、信頼できるホール注入プログラミング機構を実現するのに特に適している。

前実施例に関連して述べたような、正の規定ドレイン電圧と負の規定ゲート電圧は、０．１〜５秒の期間印加することが好ましい。このように、高速なプログラミングが実現され、簡単なＩ／Ｏトランジスタをメモリデバイスのプログラミングに使用できる。

ＳＯＮＯＳメモリデバイスを消去状態にするステップにおいて、一実施例は、ＳＯＮＯＳセルに紫外電磁放射を照射することよって、ＳＯＮＯＳメモリセルを消去する。この実施例は、デバイスの製造中に有用であり、ウェハ又はダイの直接照射によってメモリセルを消去できる。

しかし、ＳＯＮＯＳメモリデバイスを多数回プログラミングする方法を切り開くために、好適な方法は、ＳＯＮＯＳメモリデバイスを消去状態にするステップにおいて、ＳＯＮＯＳメモリセルを電気的に消去する。これは、消去バイアスをそれらの制御ゲート端子とソース端子との間に印加することによって行うことが好ましく、その消去バイアス電圧は、ＳＯＮＯＳメモリセルのソース及びドレイン領域間のチャネル領域において電子を形成し、この電子を直接窒化膜にトンネリングさせるのに適したものとする。電気的消去ステップにおいて使用すべき好適なバイアス電圧は１０Ｖに達する。このバイアス電圧は、０．１〜５秒の期間、３Ｖの電圧を制御ゲート端子に、そして−７Ｖの電圧をソース端子に印加することによって、ソース端子と制御ゲート端子とに分配するのが好ましい。更にウェルにも印加するのが好ましい。このように、電気的消去手順の間においても、高電圧トランジスタを必要としない。消去ステップの間、ＳＯＮＯＳメモリセルのソース端子に印加したのと同一の大きさ、符号の電圧を、ＳＯＮＯＳメモリセルのドレイン端子と、ドープしたウェルに対して印加するのが好ましい。

本発明の第３の態様によれば、本発明の第１の態様によるＳＯＮＯＳメモリデバイス又はその実施例の１つをプログラミングするためのプログラミングデバイスが提供される。 そのプログラミングデバイスは、消去ユニットを具え、該消去ユニットは、
ＳＯＮＯＳメモリデバイスのビット線浮遊ボンドパッドに接続するように構成されたビット線浮遊出力ポートと、
ＳＯＮＯＳメモリデバイスのコモンソースボンドパッドに接続するように構成されたコモンソース出力ポートと、
制御ゲート出力ポートと、
を有する。

消去ユニットは、第１の消去電圧成分を生成してビット線浮遊出力ポート及びコモンソース出力ポートに供給し、第２の消去電圧成分を生成して制御ゲート出力ポートに供給するように構成されている。第１及び第２の消去電圧成分は、ＳＯＮＯＳメモリセルのソース及びドレイン領域間のチャネル領域において電子を生成し、生成された電子を窒化膜に直接トンネリングさせるのに適した消去バイアス電圧に加え合わさる。

このプログラミングデバイスは、前述したＳＯＮＯＳメモリデバイスを電気的に消去するのに有益である。従って、このプログラミングデバイスは、前実施例に関連して説明した、メモリデバイスを消去状態にするステップを実行する。こうして、このプログラミングデバイスは、ＳＯＮＯＳメモリデバイスの多数回プログラミングを可能にする。

プログラミングデバイスの好適な実施例においては、制御ゲート出力ポートを、ＳＯＮＯＳメモリデバイスの電源入力ボンドパッドに接続するように構成された電源出力ポートによって形成する。

本出願において使用されている「ボンドパッド」という言葉は、機能的な意味において、上述の電圧を印加するために使用できる適切な電気的インターフェースとして理解すべきことに注意されたい。このような電気的インターフェースは、例えば接触ピンによって形成することもできる。

以下に、本発明を更に説明し、添付した図を参照して好適な実施例を提示する。

図１は、本発明の一実施例による、ＳＯＮＯＳメモリセルの概略断面図を示している。ＳＯＮＯＳメモリセル１００が簡単化した概略図で示されている。メモリセルにコンタクトする全ての構造要素が図１に簡単化のために省略されている。しかし、当業者はこのような追加の要素はよく承知している。

メモリセルは、フィールド分離領域１０４及び１０６によって横方向に閉じこめられた、シリコン基板１０２の活性領域１０８に製造される。この実施例では、フィールド分離領域１０４と１０６との間の活性領域１０８は、その下の埋め込みｎウェル１１０によって分離されている、ｐウェルであるものと無制限に想定する。ソース領域１１２及びドレイン領域１１４は、基板の表面１１６近くの浅いドープ領域である。

ＳＯＮＯＳ積層１１８は基板表面１１６上に形成され、最上部から底部にかけて、ポリシリコン層１２０、ブロッキング酸化膜１２２、窒化シリコン層１２４、及び底部酸化膜１２６を具える。ここで、窒化シリコン層も短縮して窒化膜という。側部スペーサー１２８及び１３０は、絶縁材料で作られる。

データ保持を向上させる、採用するＨＨＩプログラミング機構に特に適した好適な実施例では、底部酸化膜は５〜７ｎｍの厚さを有する。ブロッキング酸化膜１２２と底部酸化膜１２６は二酸化シリコンＳｉＯ_２で作られる。しかし、当該技術分野において知られているように、他の絶縁材料も同様に適しているかもしれない。

メモリセル１００の動作の詳細を以下の図に関連して説明する。

以下に、ＮＭＯＳ及びＰＭＯＳ−ＳＯＮＯＳメモリセルの消去過渡応答を、図２及び３を参照して説明する。図２は、ＮＭＯＳ−ＳＯＮＯＳメモリセルの閾値電圧Ｖ_ＴのＵＶ照射時間に対する依存性を示す。図２は、ＮＭＯＳ ＳＯＮＯＳメモリセルに対する、３つの異なるＵＶ消去過渡応答を示している。図３は、ＰＭＯＳ ＳＯＮＯＳメモリセルの閾値電圧Ｖ_ＴのＵＶ照射時間に対する依存性を示している。

以下の記号は、図２及び３双方において同一の意味で使用される。すなわち黒ひし形は、製造中に初めて消去される「未使用の」ＳＯＮＯＳメモリセルのＵＶ消去過渡応答を示し、白三角は以前にプログラムされたＳＯＮＯＳメモリセルのＵＶ消去過渡応答を示し、斜線の四角は、以前消去されたＳＯＮＯＳメモリセルのＵＶ消去過渡応答を表す。

図２及び３のＵＶ消去過渡応答から明らかなように、ＵＶ照射後に到達するＳＯＮＯＳメモリセルの平衡状態は、メモリセルによって形成されるＭＯＳＦＥＴデバイスの高閾値電圧Ｖ_Ｔによって特徴づけられる状態である（図１を参照）。これはＮＭＯＳ及びＰＭＯＳ−ＳＯＮＯＳメモリセル双方に対して当てはまる。図２から、ＮＭＯＳ−ＳＯＮＯＳメモリセルのＵＶ消去後に到達する閾値電圧Ｖ_Ｔは、約３Ｖである。図３から、ＰＭＯＳ−ＳＯＮＯＳメモリセルにおけるＵＶ消去後に到達する平衡状態は０．５Ｖである。

この効果の現在の解釈は、ＵＶ照射によって、窒化シリコン層１２４（図１参照）内のトラップサイトの多くが電子で満たされるというものである。

図４は、ＮＭＯＳ−ＳＯＮＯＳメモリセルに対する、プログラム及び消去過渡応答を示している。図２及び３と同様に、閾値電圧をプログラミング又は消去時間に対してプロットしている。示した過渡応答は、以下の図４の更なる説明において明らかに指摘されるように、１つの例外を除いて、本発明によるメモリセルの動作方法の異なる実施例を示している。

図４に示す過渡応答は、０．２３μｍのチャネル長と、０．２４ｎｍの底部酸化膜厚、及び０．４８μｍの幅パラメータＷを有するトランジスタを有するＮＭＯＳ−ＳＯＮＯＳメモリセルから得られた。Ｗは、図１に示す断面に垂直な第３次元における活性領域１０８の幅を意味している。過渡応答は、１０^−５Ａの読み出し電流及び０．５Ｖのドレイン−ソース間バイアスＶdsを使用して測定された。

図４において、電気的消去過渡応答４０２を黒ひし形で表す。この電気的消去過渡応答４０２は、＋１２Ｖのゲート電圧を使用して記録されたものである。明らかなように、ＵＶ照射の下での異なるＮＭＯＳトランジスタに対する図１に示す場合同様に、このゲート電圧の印加は、閾値電圧Ｖ_Ｔのより高い値へのシフトをもたらす。電気的消去手順及び電気的消去手順を行う代替実施例の更なる詳細を、図６〜９に関連して以下に更に説明する。

斜線の四角で表される過渡応答４０４は、本発明の一実施例を形成せず、上述の例外を形成している。この過渡応答は、−１２Ｖの電圧を図１に示すデバイスのポリシリコン層１２０に対応する、ＮＭＯＳ−ＳＯＮＯＳメモリセルのゲート端子に印加して記録されたものである。これらの条件下では、直接トンネリング機構が働き、基板における前述のＢＴＢＴ過程なしに、基板表面１１６付近の活性領域１０８のホールが、窒化膜１２４に直接トンネリングする。この場合に対する過渡応答の時間的発展から明らかなように、０．１〜１秒の間のプログラミング期間の終了に向かって飽和が観測される。したがって、この過渡応答は、直接トンネリングがＳＯＮＯＳメモリセルの書き込みに適していないことを示している。消去状態（３．５Ｖ）及びプログラム状態（２．１Ｖ）間のＶ_Ｔ値の窓はかなり小さいため、メモリデバイスの読み出しを困難にする。更に、−１２Ｖの書き込み電圧はかなり大きいため、専用ＨＶトランジスタを必要とする。

次に、図４における残りの過渡応答を参照して、プログラミングの適切な実施例を説明する。高いＶ_Ｔ状態から開始する、２つの更なる過渡応答４０６及び４０８を示す。このように、これらの過渡応答はＳＯＮＯＳメモリセルの動作方法において行われるプログラミングステップに対応している。

このようにプログラミングステップの第１の実施例は、斜線の丸で示す過渡応答４０６によって表される。この過渡応答は、＋８Ｖのドレイン電圧Ｖ_ｄ、＋８Ｖのソース電圧Ｖ_ｓ及び−３Ｖのゲート電圧Ｖ_ｃｇを印加した下で記録された。１ｓの書き込み時間の間、閾値電圧Ｖ_Ｔは、その元の消去状態（３．５Ｖ）から０．５Ｖの低いＶ_Ｔ状態へスイッチする。

更なる好適な実施例を過渡応答４０８によって表し、この例ではドレイン電圧Ｖ_ｄは３．７Ｖ、ソース電圧Ｖ_ｓは０Ｖ、そしてゲート電圧Ｖ_ｃｇは−６Ｖである。これらの値で、ＳＯＮＯＳトランジスタからなるメモリセルは、３．３Ｖの高いＶ_Ｔ状態から０．５Ｖの低いＶ_Ｔ状態へ１秒以内にスイッチする。後者の実施例は、過渡応答４０６に対してよりも必要とする電圧が小さいという利点を有し、これらの小電圧は通常のＩ／Ｏトランジスタによって供給できるので、適切なプログラミング電圧を供給するための専用高電圧トランジスタの使用が不要となる。

図５は、異なるチャネル長を有する２つのＳＯＮＯＳメモリセルに対する異なるバイアス条件下における、ゲートアシストによるバンド間トンネリングによるホール電流のシミュレーション結果を示している。図は、２４０ｎｍのチャネル長を有する第１のデバイス（黒ひし形及び黒四角）及び１２０ｎｍのチャネル長を有する第２のデバイス（白三角及び白丸）に対する、ゲートアシストによるバンド間トンネリングによるホール電流の、ドレイン電圧Ｖ_ｄに対する依存性を示している。各々のデバイスに対して２つのケースの結果がプロットされており、第１のケースではソース電圧Ｖ_ｓがドレイン電圧Ｖ_ｄと等しく、第２のケースではソース電圧Ｖ_ｓは０Ｖである。プロットされた全てのシミュレーションにおいて、ゲート電圧Ｖ_ｃｇは−３Ｖである。図５における計算された電流密度は、全ホール電流密度を表しており、実際には生成されたホールのごく少数のみがＳＯＮＯＳメモリセルの窒化膜に注入されることに注意されたい。

図５に示すシミュレーション結果から、電圧がソース及びドレイン端子の双方に印加され、したがってホールがドレインとソース双方にて生成される場合、チャネル長が長いデバイスの方が、ホール生成がより効率的であることが明確に観察できる。チャネル長が短いデバイスにおいては、ドレインのみがホール生成に使用される場合に、より効率的にホールが生成されることを示している。しかし、例えば１Ｔ−ＮＯＲ構成のような多くのアレイ構成においては、ドレイン接合のみをプログラミングのために選択的にバイアスすることができることに留意されたい。したがって、同一の電圧をソース及びドレイン接合の双方に印加することは、適切なメモリアレイ構成に制限される。

図６は、本発明の一実施例による、ＳＯＮＯＳメモリアレイの概略回路図を示している。図６のメモリデバイス６００は、それ自体既知の１Ｔ−ＯＲアーキテクチャに従って構成されている。ＳＯＮＯＳメモリデバイス６００は、ワード線ドライバ６０２及びビット線ドライバ６０４を有する。３つの代表的なワード線６０６，６０８及び６１０、及び３つの代表的なビット線６１２，６１４及び６１６が示されている。ＳＯＮＯＳメモリセルは、トランジスタ記号で示されており、その記号において、窒化膜は追加の中間線記号で表されている。各ワード線及び各ビット線にそれぞれ３つの代表的なメモリセルが描かれている。

メモリセルの電気的接続を、代表的なＳＯＮＯＳメモリセル６１８を参照して説明する。ＳＯＮＯＳメモリセル６１８の制御ゲートは、ワード線６０６を介してワード線ドライバ６０２に接続されている。ＳＯＮＯＳメモリセル６１８のドレイン端子は、ビット線６１６を介してビット線ドライバ６０４に接続されている。ＳＯＮＯＳメモリセル６１８のソース端子は、コモンソース線６２０及びコモンソースボンドパッド６２２に接続されている。図６から明らかに分かるように、メモリセルの全てのソース端子は、コモンソースボンドパッド６２２を共有している。

メモリデバイス６００は更に、ビット線浮遊ボンドパッド６２４を具え、これはビット線浮遊トランジスタ６２６，６２８及び６３０に並列に接続されている。各々のビット線浮遊トランジスタは、その制御ゲートがビット線浮遊ボンドパッドに接続されている。ビット線浮遊トランジスタのドレインは、それぞれのビット線６１２，６１４又は６１６を介して、ビット線ドライバ６０４に接続されている。ビット線浮遊トランジスタのソース端子は、それぞれのビット線に沿って、メモリセルのドレイン側と接続されている。

更に、ウェルボンドパッド６３２が設けられ、このパッドは、図１に対応する構造を有するメモリセルのｐウェルに接続されている。

ＳＯＮＯＳメモリデバイス６００の電気的消去操作に対して、ワード線ドライバ６０２によって、＋３Ｖのゲート電圧が全てのメモリセルの制御ゲートに印加される。簡単化のために、ワード線ドライバにこの電圧を生成するように命令する制御回路は図６に示されていない。上述の＋３Ｖの電圧は一例であり、デバイス構造に応じて変更する必要があり得る。しかし、０．１〜５秒のプログラミング時間の間、ゲート電圧をＩ／Ｏトランジスタによって操作できる範囲内に維持することが有利である。

電気的消去操作の間、ビット線ドライバはその出力電圧を０Ｖに維持する。上記のゲート電圧の印加に同期して、約−７Ｖの電圧がビット線浮遊ボンドパッド６２４、コモンソースボンドパッド６２２、及びウェルボンドパッド６３２に印加される。同様に、−７Ｖの値は一例であり、実際の値は変更できる。この電圧は、プログラミングデバイスによって提供されるような外部電源によってボンドパッドに印加され、以下に図９を参照して説明する。

上記の電気的消去手順の目的は、制限した電圧のみを制御ゲートに印加することと、必要な消去電圧の残りの成分を、コモンソースとウェルを負にバイアスすることによって生成することであり、図１に示すように、このウェルは、本例では、下に埋め込みｎウェルを有する分離されたｐウェルであることが好ましい。この消去手順の後、コモンソースボンドパッド６２２及びウェルボンドパッド６３２はグラウンドに、あるいは必要なら、読み出し又は書き込みのような他の機能のために別のボンドパッドに接続できる。当然、ボンドパッドの代わりにピンのような他の接続要素を使用できる。この結果、消去ステップの間、専用高電圧トランジスタに頼る必要なしに、約１０Ｖの有効消去バイアスが印加される。

メモリトランジスタ（６１８）は、消去手順の間、反転（導電）モードにあるため（ゲート−ソース電圧は約１０Ｖ）、過剰なチャネル電流を防止するために、ドレインにはソースと同一のバイアスを印加するべきである。このため、ビット線はビット線浮遊トランジスタ６２６から６３０によって、浮遊したままになっている。この例においては、ビット線浮遊トランジスタは、約７Ｖの電圧を絶縁分離するとともにこの電圧に耐えるように選択される。このバイアスの状況は、数秒の非常に制限された期間のみ発生するため、ビット線浮遊トランジスタはＩ／Ｏトランジスタ又は基準トランジスタを使用して作ることができる。

ビット線浮遊トランジスタの数は多くないため、ビット線浮遊トランジスタは、深刻な面積増加なしに、印加される電圧の最適な絶縁分離のために比較的長くできるとともに、読み出し電流への効果を最小にするために幅広くすることができる。読み出し及び書き込み操作の間、ビット線浮遊トランジスタは電源電位Ｖ_ＤＤをビット線浮遊ボンドパッドに印加することによって導通される。

図７は、別のメモリアレイ構成の概略回路図を示している。図７のメモリデバイス７００は、１Ｔのメモリセルの代わりに２Ｔのメモリセルを使用する点で図６のデバイスと異なる。２Ｔアーキテクチャは当該技術分野において既知であり、各々のメモリセルのメモリトランジスタに直列に接続された追加の選択トランジスタが存在する点で、１Ｔアーキテクチャと異なる。一例として、メモリセル７１８は選択トランジスタ７１８．１を具え、これはメモリトランジスタ７１８．２のドレイン端子と接続したソース端子を有する。選択トランジスタ７１８．１のゲート端子は、選択線７３４、及び選択線ドライバ７３６に接続されている。

更なる構造の詳細及び動作原理は、図６のメモリデバイス６００に関連して説明したものと同一である。

図８は、ＳＯＮＯＳメモリデバイスを動作する方法の一実施例のフローチャートを示している。この方法はステップ８００で開始される。ステップ８０２にて、ＳＯＮＯＳメモリデバイスは、消去状態にされる。これは全てのメモリセルが高いＶ_Ｔ状態に切り替えられることを意味している。

一実施例において、ステップ８０２は適切な期間、メモリセルにＵＶ照射するステップを含む。図２及び３から、適切な期間は５〜２０分である。この消去オプションはデバイスの製造中に特に適している。しかし、メモリデバイスのパッケージング後は、ＵＶ照射はメモリセルに到達しない。この場合、図６を参照して説明したように、以下の別の消去法が有利である。電気的消去法の使用は、メモリデバイスを複数回プログラムする可能性を切り開き、本発明のメモリデバイスをマルチタイムプログラマブルメモリデバイスとする利点を有する。

ステップ８０４において、選択したメモリセルのプログラミングを、メモリデバイスのワード線ドライバ及びビット線ドライバによって、適切なゲート電圧及び適切なドレイン電圧を印加することによって行う。幾つかの適切なプログラミング条件の例が、前述の説明において提示されている。要点は、メモリセルのプログラミングのためにホットホール注入機構が使用されていることである。選択したメモリセルに対してプログラミングステップを行った後、ステップ８０６において更なるメモリセルをプログラミングする必要があるか否かをチェックする。必要な場合には、ステップ８０４に戻り、次のメモリセルをプログラミングする。必要でない場合には、ステップ８０８にて終了する。

上記の方法に対して変更が可能であることは明らかである。例えば、他のメモリセルへの意図しないプログラミングを防止できる限り、異なるメモリセルを同時にプログラミングすることができる。

図９は、本発明の一実施例による、ＳＯＮＯＳメモリデバイスをプログラミングするためのプログラミングデバイス９００の概略ブロック図を示している。以前に説明したように、このプログラミングデバイスはＳＯＮＯＳメモリデバイスを消去するのに有益である。従って、以前の実施例に関連して説明したように、プログラミングデバイスは、メモリデバイスを消去された状態にするステップを実行する。プログラミングデバイスは、外部制御信号を受信する消去ユニット９０２を有し、ビット線浮遊出力ポート９０６と、コモンソース出力ポート９０８と、制御ゲート出力ポート９０４とを具える。更に要すれば、ウェル出力ポート９１０を設けることもできる。消去ユニット９０２は、タイミングユニット９１４の動作を制御する制御ユニット９１２を具える。タイミングユニット９１４は、制御ゲート電源９１６及びコモン電源９１８に接続されている。この制御ゲート電源９１６は約３Ｖの出力電圧を供給するように構成されており、これは一例の値であることを理解されたい。コモン電源９１８は、−７Ｖの電圧を供給するように構成されている。双方の電源は、タイミングユニット９１４のタイミング信号に基づいて動作する。つまり、タイミングユニット９１４は、電源９１６及び９１８がオン及びオフされる時を制御する。

別の実施例においては、消去ユニットは制御ゲート出力を有さず、対応する制御ゲート電源を省略できる。この実施例のプログラミングデバイスは、メモリデバイスが電源により給電される場合に使用して、その電源によって制御ゲートに供給すべき電圧を供給する。

プログラミングデバイスの出力ポートは、プログラムすべきメモリデバイスに設けられた対応するボンドパッド又はピンに接触するように配置されることが理解されよう。

更なる実施例においては、プログラミングデバイス９００は更にプログラミング回路を具え、この回路を用いて、以前の実施例を参照して説明したように、消去されたメモリデバイスをビット選択式にプログラミングすることができる。

要約すると、本発明は、ホットホール注入機構を使用して低電圧でのプログラミングを可能にする、ＳＯＮＯＳメモリデバイス及びそれを動作する方法を提供する。メモリセルの消去はＵＶ照射又は直接トンネリング機構を利用した電気的消去手順によって行うことができる。メモリセルは、データ保持特性を向上させる厚い底部酸化膜を使用して実装できる。更に、電気的消去機構を使用して、マルチタイムプログラマブルメモリデバイスを提供する。

本出願及びその関連する請求項を解釈するときに、「具える」「含む」「組み込む」「有する」などの表現は、非限定的に解釈されたい。つまり明確に規定されていない他の項目又は要素の存在を排除しないものと解釈されたい。単数への参照もまた複数への参照として解釈され、その逆も同様である。

更に、本発明は、ここに記載した実施例よりも少ない構成要素で実施することもでき、この場合には、１つの構成要素が複数の機能を実行するものとする。全く同様に、本発明は、図に示したものよりも多くの構成要素を使用して実施でき、この場合には、与えられた実施例において１つの構成要素によって実行される複数の機能を複数の構成要素に分配する。

当業者は、本発明の範囲から離れることなく、明細書において開示した様々なパラメータを変更できること、及び明細書及び／又は特許請求の範囲に記載された様々な実施例を組み合わせることができることを容易に理解されよう。

請求項における参照番号は請求項の範囲を制限せず、請求項の読みやすくするために挿入されただけであることを明記しておく。

本発明の一実施例によるＳＯＮＯＳメモリセルの概略断面図である。 ＮＭＯＳ−ＳＯＮＯＳメモリセルの閾値電圧Ｖ_Ｔの紫外線照射時間に対する依存性を示す図である。 ＰＭＯＳ−ＳＯＮＯＳメモリセルの閾値電圧Ｖ_Ｔの紫外線照射時間に対する依存性を示す図である。 単一のＮＭＯＳ−ＳＯＮＯＳメモリセルに対するいくつかのプログラム及び消去曲線を示す図である。 異なるチャネル長を有する２つのＳＯＮＯＳメモリセルに対する異なるバイアス条件下でのゲートアシストによるバンド間トンネリングによるホール電流のシミュレーション結果を示す図である。 本発明の一実施例による、ＳＯＮＯＳメモリアレイの概略回路図である。 別のメモリアレイ配置の概略回路図である。 ＳＯＮＯＳメモリデバイスを動作する方法の一実施例のフローチャートである。 本発明の一実施例による、ＳＯＮＯＳメモリデバイスをプログラムするためのプログラミングデバイスの概略ブロック図を示している。

Claims (15)

1. ＳＯＮＯＳメモリセルを具えるメモリデバイスを動作させる方法であって、前記方法は、選択したＳＯＮＯＳメモリセルをプログラミングするステップを含み、前記ステップは、
   前記ＳＯＮＯＳメモリデバイスを、選択したＳＯＮＯＳメモリセルが高い閾値電圧状態にある消去状態にするステップと、
   正の既定ドレイン電圧を選択したＳＯＮＯＳメモリセルのドレイン端子に印加し、負の既定ゲート電圧を選択したＳＯＮＯＳメモリセルの制御ゲート端子に印加するステップと、
   を含み、前記ドレイン電圧と前記ゲート電圧は、前記選択したＳＯＮＯＳメモリセルのドレイン端子において、ゲートアシストによるバンド間トンネリング過程でホットホールを生成し、生成されたホットホールを前記選択したＳＯＮＯＳメモリセルの窒化膜に注入して、高い閾値状態から低い閾値状態へ切り替えるのに適していることを特徴とする方法。
2. 前記選択したＳＯＮＯＳメモリセルをプログラミングするステップが、正の既定ソース電圧を前記ＳＯＮＯＳメモリセルのソース端子に印加するステップを更に含み、前記ソース電圧が前記ＳＯＮＯＳメモリセルのソース側においてもホットホールを生成するのに適していることを特徴とする、請求項１に記載の方法。
3. 前記選択したＳＯＮＯＳメモリセルをプログラミングするステップが、３〜７Ｖのドレイン電圧を前記ドレイン端子に、−２〜−６Ｖのゲート電圧を前記制御ゲート端子に印加するステップを含むことを特徴とする、請求項１に記載の方法。
4. 前記選択したＳＯＮＯＳメモリセルをプログラミングするステップが、０．１〜５秒の期間、前記選択したＳＯＮＯＳメモリセルの正の既定ドレイン電圧と、負の既定ゲート電圧を印加するステップを含むことを特徴とする、請求項１に記載の方法。
5. 前記ＳＯＮＯＳメモリデバイスを消去状態にするステップが、前記制御ゲート端子と前記ソース端子との間に消去バイアス電圧を印加することによって、前記ＳＯＮＯＳメモリセルを電気的に消去するステップを含み、前記消去バイアス電圧は、前記ＳＯＮＯＳメモリセルのソース領域とドレイン領域間のチャネル領域において電子を生成し、前記電子を前記窒化膜に直接トンネリングさせるのに適していることを特徴とする、請求項１に記載の方法。
6. ０．１〜５秒の期間、３Ｖの電圧を前記制御ゲート端子に、−７Ｖの電圧を前記ソース端子に印加することによって、前記消去バイアス電圧を印加することを特徴とする、請求項５に記載の方法。
7. ＳＯＮＯＳメモリデバイスであって、
   窒化膜を有するＳＯＮＯＳ積層に接続された制御ゲート端子と、更にソース端子及びドレイン端子を有するＳＯＮＯＳメモリセルと、
   前記ドレイン端子及び前記制御ゲート端子に接続され、前記選択したＳＯＮＯＳメモリセル宛の書き込み要求を受信するごとに、前記選択したＳＯＮＯＳメモリセルの前記ドレイン端子に正の既定ドレイン電圧を印加し、前記選択したＳＯＮＯＳメモリセルの前記制御ゲート端子に負の既定ゲート電圧を印加するプログラミングユニットと、
   を具え、前記ドレイン電圧及び前記ゲート電圧は、前記選択したＳＯＮＯＳメモリセルのドレイン側において、ゲートアシストによるバンド間トンネリング過程でホットホールを生成し、生成されたホットホールを前記選択したＳＯＮＯＳメモリセルの前記窒化膜に注入して、前記選択したＳＯＮＯＳメモリセルを高い閾値状態から低い閾値状態へ切り替えるのに適していることを特徴とするＳＯＮＯＳメモリデバイス。
8. 前記プログラミングユニットが、前記ドレイン電圧及び前記ゲート電圧をそれぞれ前記ＳＯＮＯＳメモリセルに供給するための入力／出力トランジスタを具え、前記入力／出力トランジスタは前記ＳＯＮＯＳメモリセルに接続され、名目上約２．５Ｖの最大出力電圧を供給するように構成されていることを特徴とする、請求項７に記載のＳＯＮＯＳメモリデバイス。
9. 前記ＳＯＮＯＳ積層が、一方において基板に、他方において窒化膜に隣接する底部酸化膜を有し、前記底部酸化膜の厚さは５〜７ｎｍであることを特徴とする、請求項７に記載のＳＯＮＯＳメモリデバイス。
10. ＮＯＲアーキテクチャに従って接続されたＳＯＮＯＳメモリセルを具えることを特徴とする、請求項７に記載のＳＯＮＯＳメモリデバイス。
11. 前記プログラミングユニットが、
    それぞれのビット線に沿って配置されたそれぞれのＳＯＮＯＳメモリセルのドレイン端子に並列に接続されたビット線ドライバと、
    それぞれのワード線に沿って配置されたそれぞれのＳＯＮＯＳメモリセルの制御ゲート端子に並列に接続されたワード線ドライバと、
    を具え、前記選択したＳＯＮＯＳメモリセル宛の書き込み要求を受信するごとに、前記ビット線ドライバは正の既定ドレイン電圧を選択したビット線に接続されたドレイン端子に印加するように構成され、前記ワード線ドライバは負の既定制御ゲート電圧を選択したワード線に接続された制御ゲート端子に印加するように構成されていることを特徴とする、請求項１０に記載のＳＯＮＯＳメモリデバイス。
12. 前記ビット線ドライバと前記ＳＯＮＯＳメモリセルのドレイン端子との間に直列に接続されたそれぞれのビット線浮遊トランジスタを更に具え、前記ＳＯＮＯＳメモリセルは、前記ビット線ドライバ及び前記ビット線浮遊トランジスタの下流のそれぞれのビット線に接続されており、それぞれのビット線浮遊トランジスタのゲート端子は、全ビット線浮遊トランジスタに共通のビット線浮遊ボンドパッドに接続されていることを特徴とする、請求項１１に記載のＳＯＮＯＳメモリデバイス。
13. 前記基板中の前記ＳＯＮＯＳメモリセルの共通ドープウェルに接続された、ウェルボンドパッドを更に具えることを特徴とする、請求項７に記載のＳＯＮＯＳメモリセルメモリデバイス。
14. 前記ドープウェルと反対の導電型を有し、前記ドープウェルの下に配置されている埋め込み絶縁分離ウェルを更に具えることを特徴とする、請求項７に記載のＳＯＮＯＳメモリデバイス。
15. 前記ＳＯＮＯＳメモリデバイスのビット線浮遊ボンドパッドに接続するように構成されている、ビット線浮遊出力ポートと、
    前記ＳＯＮＯＳメモリデバイスのコモンソースボンドパッドに接続するように構成されている、コモンソース出力ポートと、
    制御ゲート出力ポートと、
    を有する消去ユニットを具え、前記消去ユニットは、第１の消去電圧成分を生成し、前記ビット線浮遊出力ポートと前記コモンソース出力ポートに供給するとともに、第２の消去電圧成分を生成し、前記制御ゲート出力ポートに供給するように構成され、前記第１及び第２の消去電圧成分が、前記ＳＯＮＯＳメモリセルのソース領域及びドレイン領域間のチャネル領域において電子を生成し、生成された電子を前記ＳＯＮＯＳメモリセルの窒化膜に直接トンネリングさせるのに適した消去バイアス電圧に加わり合うことを特徴とする、請求項７〜１４のいずれか一項に記載したＳＯＮＯＳメモリデバイスへ書き込むための書き込みデバイス。

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