CN105609133B - 存储器及其编程控制方法和编程上拉电路 - Google Patents

Abstract

一种存储器及其编程控制方法和编程上拉电路。所述编程上拉电路包括：与存储阵列中各列存储单元一一对应的编程上拉单元；所述编程上拉单元包括至少两个串联连接的薄栅氧晶体管，且所述编程上拉单元第一端与电源电压输入端耦接，第二端与控制电压输入端耦接，第三端与所述存储阵列中的对应列存储单元耦接；其中，所述控制电压输入端适于根据所述编程控制电路的输出的位线选中操作信号，向所述编程上拉单元的第二端提供控制电压，所述编程上拉单元适于在所述控制电压输入端输入的控制电压的控制下，向对应列存储单元提供上拉电压。应用所述编程上拉电路，可以减小其占用的面积。

Description

存储器及其编程控制方法和编程上拉电路

技术领域

本发明涉及存储器技术领域，具体涉及一种存储器及其编程控制方法和编程上拉电路。

背景技术

存储器是用于保存信息的记忆设备，广泛应用于计算机系统中。

通常情况下，存储器中设置有编程控制电路，译码电路，编程上拉电路，以及存储阵列。其中，译码电路耦接于存储阵列及编程上拉电路之间，包括多个译码单元。存储阵列耦接于译码电路及编程上拉电路之间，包括多条位线，各位线经过相应的译码单元与编程控制电路耦接。编程上拉电路适于向存储阵列中位于不同位线的存储单元提供所需要的电压。编程控制电路可以根据存储器的输入选中存储阵列中相应的位线，并对所选中的位线施加一定的电压，使得所选中的位线中形成不同大小的电流差，进而可以将存储器的输入经相应译码单元的译码后，存储在所选中的位线对应的存储单元中。

目前，存储器中的编程上拉电路通常由多个厚栅氧晶体管组成，导致所述编程上拉电路的面积较大，最终导致所述存储器的面积较大。

发明内容

本发明解决的技术问题是如何减小存储器中编程上拉电路的面积。

为解决上述技术问题，本发明实施例提供一种存储器的编程上拉电路，所述存储器包括编程控制电路及存储阵列，所述存储阵列包括M列存储单元，所述编程上拉电路包括：与存储阵列中各列存储单元一一对应的编程上拉单元；所述编程上拉单元包括至少两个串联连接的薄栅氧晶体管，且所述编程上拉单元第一端与电源电压输入端耦接，第二端与控制电压输入端耦接，第三端与所述存储阵列中的对应列存储单元耦接；其中，所述控制电压输入端适于根据所述编程控制电路的输出的位线选中操作信号，向所述编程上拉单元的第二端提供控制电压，所述编程上拉单元适于在所述控制电压输入端输入的控制电压的控制下，向对应列存储单元提供上拉电压。

可选地，所述编程上拉单元包括：第一晶体管及与所述第一晶体管串联连接的第二晶体管；所述第一晶体管的栅极与所述控制电压输入端耦接，漏极与所述第二晶体管的源极耦接，源极与所述存储阵列中对应列存储单元耦接；所述第二晶体管的漏极与所述电源电压输入端耦接，栅极与各所述编程上拉单元的第二晶体管的栅极连接。

可选地，所述第一晶体管及第二晶体管均为PMOS管。

可选地，所述编程上拉电路还包括：偏置单元，与所述编程上拉单元耦接，适于为所述编程上拉单元中的各薄栅氧晶体管提供偏置电流。

可选地，所述偏置单元包括：串联连接的第三晶体管、第四晶体管、第五晶体管以及电流计；其中，所述第三晶体管的栅极与各所述编程上拉单元中第二晶体管的栅极连接，漏极与所述电源电压输入端连接，源极与所述第四晶体管的漏极连接；所述第四晶体管的栅极与各所述编程上拉单元中第一晶体管的栅极以及所述控制电压输入端连接，源极与所述第五晶体管的源极连接；所述第五晶体管的栅极与栅极电压输入端连接，源极经所述电流计接地。

可选地，所述第三晶体管、第四晶体管、第五晶体管均为薄栅氧晶体管。

可选地，所述编程上拉电路还包括：控制电压输入电路，与所述编程上拉单元耦接，适于向所述编程上拉单元提供控制电压。

本发明实施例还提供了一种存储器，所述存储器包括上述任一种所述的存储器的编程上拉电路。

本发明实施例还提供了一种适于上述的存储器的编程控制方法，所述昂奋包括：

检测所述编程控制电路是否输出位线选中操作信号；

当所述编程控制电路输出所述位线选中操作信号时，控制所述控制电压输入端向所选中的位线对应的编程上拉单元输出预设电压，以对所述所选中的位线对应的存储单元进行编程操作。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

由于所述编程上拉电路包括至少两个串联连接的薄栅氧晶体管，并且第二端与控制电压输入端耦接，所述控制电压输入端适于根据所述编程控制电路的输出的位线选中操作信号，向所述编程上拉单元的第二端提供控制电压，进而可以通过所述控制电压控制所述编程上拉单元中各个晶体管导通或截止。当所述编程上拉单元中的各薄栅氧晶体管均导通时，由于各薄栅氧晶体管之间串联连接，因此各薄栅氧晶体管可以分担输入电压，从而可以防止其中一个或多个薄栅氧晶体管因输入电压过大而击穿，故无须使用厚栅氧晶体管，有效减少编程上拉电路的面积。

附图说明

图1是现有技术中一种存储器的电路结构示意图；

图2是本发明实施例一种存储器的电路结构示意图；

图3是本发明实施例中一种存储器的编程控制方法流程图。

具体实施方式

图1为目前存储器的一种电路结构示意图。如图1所示，所述存储器中设置有编程控制电路11，译码电路12，编程上拉电路13以及存储阵列。

其中，所述译码电路12耦接于存储阵列及编程上拉电路13之间，包括M个译码单元Ym。存储阵列耦接于译码电路12及编程上拉电路13之间，包括X行M列个存储单元，且每行中各存储单元的控制栅结构相连接形成控制栅线CGx，每列中各存储单元的位线结构相连接形成位线BLm，x≤X，m≤M。位线BLm经译码单元Ym与编程控制电路11耦接。

编程上拉电路13适于向储阵列中位于不同位线的存储单元提供所需要的电压。所述编程上拉电路13包括M个厚栅氧晶体管，且与存储阵列中的列存储单元一一对应。所述厚栅氧晶体管的源极与存储阵列中对应的列存储单元耦接，漏极与电源电压输入端V_pwr耦接，栅极与偏置电路14耦接。编程控制电路11可以根据存储器的输入选中存储阵列中相应的位线，并对所选中的位线施加一定的电压，进而使得对应的厚栅氧晶体管导通，所选中的位线中产生电流，并形成一定的电流差，从而可以将存储器的输入经相应译码单元的译码后，存储在所选中的位线对应的存储单元中。

由于所述编程上拉电路由多个厚栅氧晶体管组成，而厚栅氧晶体管占用的电路面积较大，由此导致所述编程上拉电路的面积较大。

针对上述问题，本发明实施例提供了一种存储器的编程上拉电路，所述编程上拉电路包括至少两个串联连接的薄栅氧晶体管，并且第二端与控制电压输入端耦接。由于所述控制电压输入端适于根据所述编程控制电路的输出的位线选中操作信号，向所述编程上拉单元的第二端提供控制电压，进而可以通过所述控制电压控制所述编程上拉单元中各个晶体管导通或截止。当所述编程上拉单元中的各薄栅氧晶体管均导通时，由于各薄栅氧晶体管之间串联连接，因此各薄栅氧晶体管可以分担输入电压，从而可以防止其中一个或多个薄栅氧晶体管因输入电压过大而击穿，故无须使用厚栅氧晶体管，有效减少编程上拉电路的面积。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

本发明实施例提供了一种存储器的编程上拉电路。下面参照图2，对所述编程上拉电路进行详细说明。

图2为本发明实施例中一种存储器的电路结构示意图。如图2所示，所述存储器包括：编程控制电路21，译码电路22，编程上拉电路以及存储阵列24。其中，所述译码电路22耦接于存储阵列24及编程控制电路21之间，所述存储阵列24耦接于编程上拉电路及译码电路22之间。所述存储阵列24包括M列存储单元，每列存储单元对应一条位线BLm。所述编程控制电路21适于根据存储器的输入选中相应的位线进行编程操作，所述编程上拉电路适于分别为M列存储单元提供相应的电压。

其中，所述编程上拉电路可以包括：M个编程上拉单元231～23M，所述编程上拉单元231～23M与存储阵列24中各列存储单元一一对应。每列存储单元由一个编程上拉单元提供上拉电压，编程上拉单元的数量与存储单元中列的数量相同。

以下以所述编程上拉单元231～23M中任一编程上拉单元23m为例，所述编程上拉单元23m的第一端与电源电压输入端V_pwr耦接，第二端与控制电压输入端U1耦接，第三端与所述存储阵列24中的对应列存储单元耦接。例如，所述编程上拉单元23m的第三端可以与位线BLm对应的列存储单元耦接。其中，所述控制电压输入端U1适于根据所述编程控制电路21的输出的位线选中操作信号，向所述编程上拉单元23m的第二端提供控制电压，所述编程上拉单元23m适于在所述控制电压输入端U1输入的控制电压的控制下，向对应列存储单元提供上拉电压。

在本发明的实施例中，所述编程上拉单元23m包括至少两个串联连接的薄栅氧晶体管，具体薄栅氧晶体管的数量可以由本领域技术人员根据实际需要进行设定。例如，所述编程上拉单元23m可以仅包括两个薄栅氧晶体管，也可以包括三个或三个以上的薄栅氧晶体管。可以理解的是，所述编程上拉单元23m中薄栅氧晶体管的数量越多，所述编程上拉单元23m的面积就越大，所述编程上拉电路的面积也就越大。

需要说明的是，当所述编程上拉单元23m中各薄栅氧晶体管的长度和宽度均相同时，若所述编程上拉单元23m中包括N个薄栅氧晶体管，则各薄栅氧晶体管可以实现对输入电压V_pwr的1/N分压，也就是说，每个薄栅氧晶体管分担输入电压V_pwr的1/N。

当所述编程上拉单元23m仅包括两个薄栅氧晶体管时，以所述两个薄栅氧晶体管分别为第一晶体管M0以及第二晶体管M1为例，所述第一晶体管M0的栅极与所述控制电压输入端U1耦接，漏极与所述第二晶体管M1的源极耦接，源极与所述存储阵列24中第m列的存储单元耦接；所述第二晶体管M1的漏极与所述电源电压输入端V_pwr耦接，栅极与其他编程上拉单元中第二晶体管的栅极连接。也就是说，所述编程上拉电路中，各所述编程上拉单元231～23M中第一晶体管M0的栅极相连接，并与所述控制电压输入端U1耦接；各所述编程上拉单元231～23M中第二晶体管M1的栅极相连接。

当所述编程上拉单元23m包括三个薄栅氧晶体管时，以所述三个薄栅氧晶体管分别为第一晶体管M0、第二晶体管M1以及第六晶体晶体管M5为例，所述第一晶体管M0的栅极与所述控制电压输入端U1耦接，漏极与所述第二晶体管M1的源极耦接，源极与所述存储阵列24中第m列的存储单元耦接；所述第二晶体管M1的漏极与第三晶体管M2的源极耦接，栅极与其他编程上拉单元中第二晶体管的栅极连接。所述第三晶体管M2的漏极与所述电源电压输入端V_pwr耦接，栅极与其他编程上拉单元中第三晶体管的栅极连接。

本领域技术人员可以参照上述对包括三个薄栅氧晶体管及两个薄栅氧晶体管的编程上拉单元23m中各晶体管之间连接关系的描述，获知所述编程上拉单元中包括四个或四个以上的薄栅氧晶体管时各晶体管之间的连接关系，此处不再赘述。

在具体实施中，所述第一晶体管M0及第二晶体管M1可以均为PMOS管。

在具体实施中，为了进一步减小所述编程上拉电路的面积，可以设置所述第一晶体管M0及第二晶体管M1的长度和宽度分别为所允许的晶体管长度和宽度的最小值。

在具体实施中，所述编程上拉电路还可以包括：偏置单元23a，所述偏置单元23a，与所述编程上拉单元231～23M耦接，适于为所述编程上拉单元231～23M中的各薄栅氧晶体管提供偏置电流，使得所述编程上拉单元231～23M中的各薄栅氧晶体管稳定地工作在线性范围内。

在本发明的一实施例中，所述偏置单元23a可以包括：串联连接的第三晶体管M2、第四晶体管M3、第五晶体管M4以及电流计Ir1。其中，所述第三晶体管M2的栅极与各所述编程上拉单元231～23M中第二晶体管M1的栅极连接，漏极与所述电源电压输入端V_pwr连接，源极与所述第四晶体管M3的漏极连接；所述第四晶体管M3的栅极与各所述编程上拉单元231～23M中第一晶体管M0的栅极以及所述控制电压输入端U1连接，源极与所述第五晶体管M4的源极连接；所述第五晶体管M4的栅极与所述栅极电压输入端Vdd连接，漏极经电流计Ir1接地。

在具体实施中，所述第三晶体管M2、第四晶体管M3、第五晶体管M4可以均为薄栅氧晶体管，以进一步减小所述编程上拉电路23的面积。其中，所述第三晶体管M2及第四晶体管M3可以为PMOS管，第五晶体管M4可以为NMOS管。

需要说明的是，所述偏置单元23a还可以为其他电路结构，只要所述偏置电压23a可以为所述编程上拉单元231～23M中的各薄栅氧晶体管提供偏置电流，使得所述编程上拉单元231～23M中的各薄栅氧晶体管稳定地工作在线性范围内即可。

在具体实施中，所述编程上拉电路还可以包括：控制电压输入电路23b，与所述编程上拉单元231～23M耦接，适于向所述编程上拉单元231～23M提供控制电压。

在本发明的一实施例中，所述控制电压输入电路23b可以包括：第七晶体管M6以及电流计Ir2。所述电流计Ir2的一端与栅极电压输入端Vdd连接，另一端与第七晶体管M6的漏极连接；所述第七晶体管M6的栅极接地，源极与所述第七晶体管M6的栅极及所述编程上拉单元231～23M中第一晶体管M0的栅极连接。

当检测到所述编程控制电路21输出位线选中操作信号时，所述控制电压输入端U1可以向所选中的位线对应的编程上拉单元输出预设电压，以对所选中的位线对应的存储单元进行编程操作。其中，所述预设电压为使得所述第七晶体管M6受到的应力满足薄栅氧晶体管要求的任意电压值。

例如，以Vdd＝2.5V为例，当所述编程控制电路21所选中的位线为BLm时，所述控制电压输入电路23b向所述控制电压输入端U1输出预设电压U0，所述预设电压U0可以使得编程上拉单元23m中第一晶体管M0导通，进而在位线BLm内产生电流，并形成一定电流差。由于第一晶体管M0以及第二晶体管M1的分压作用，最终可以使得位线BLm对应的列存储单元的输入电压为小于V_pwr的电压，比如0.3V。由于其他编程上拉单元的第一晶体管M0截止，因此对应的位线内不存在电流差，所述其他编程上拉单元对应的列存储单元的输入电压为2.5V。因此，译码电路22可以通过位线中是否产生电流，来识别待编程的存储单元，进而可以将存储器的输入存储在对应的存储单元中。

需要说明的是，在具体实施中，所述控制电压输入电路23b还可以为其它电路结构，具体不作限制，只要所述控制电压输入电路23b可以根据所述编程控制电路21的位线选中操作信号，输出相应的控制电压即可。

需要说明的是，在具体实施中，所述编程控制电路21、译码电路22以及存储阵列24的具体电路结构不受限制。例如，所述存储阵列24可以包括X行M列个存储单元，且每行中各存储单元的控制栅结构相连接形成控制栅线CGx，每列中各存储单元的位线结构相连接形成位线BLm。所述译码电路22可以包括M个译码单元Y1～Ym，各译码单元Y可以分别由一NMOS管构成，各NMOS管的栅极相连接并形成栅线Y。位线BLm经译码单元Ym与编程控制电路21耦接。

本发明实施例还提供了一种上述存储器的编程控制方法。参照图3，所述方法可以包括如下步骤：

步骤31，检测所述编程控制电路是否输出位线选中操作信号。

当所述编程控制电路输出所述位线选中操作信号时，执行步骤32，否则继续执行步骤31。

步骤32，控制所述控制电压输入端向所选中的位线对应的编程上拉单元输出预设电压，以对所选中的位线对应的存储单元进行编程操作。

当所述控制电压输入端向所选中的位线对应的编程上拉单元输出预设电压时，所选中的位线对应的列存储单元的输入电压为小于输入电压，进而可以在所选中的位线内形成电流差，其他编程上拉单元的输入电压为所述输入电压，不存在电流差。因此，所述译码电路可以通过识别各位线中是否存在电流差，将存储器的输入存储在对应的存储单元中。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种存储器的编程上拉电路，所述存储器包括编程控制电路及存储阵列，所述存储阵列包括M列存储单元，其特征在于，所述编程上拉电路包括：与存储阵列中各列存储单元一一对应的编程上拉单元；所述编程上拉单元包括至少两个串联连接的薄栅氧晶体管，且所述编程上拉单元第一端与电源电压输入端耦接，第二端与控制电压输入端耦接，第三端与所述存储阵列中的对应列存储单元耦接；其中，所述控制电压输入端适于根据所述编程控制电路的输出的位线选中操作信号，向所述编程上拉单元的第二端提供控制电压，所述编程上拉单元适于在所述控制电压输入端输入的控制电压的控制下，向对应列存储单元提供上拉电压。

2.如权利要求1所述的存储器的编程上拉电路，其特征在于，所述编程上拉单元包括：第一晶体管及与所述第一晶体管串联连接的第二晶体管；所述第一晶体管的栅极与所述控制电压输入端耦接，漏极与所述第二晶体管的源极耦接，源极与所述存储阵列中对应列存储单元耦接；所述第二晶体管的漏极与所述电源电压输入端耦接，栅极与各所述编程上拉单元的第二晶体管的栅极连接。

3.如权利要求2所述的存储器的编程上拉电路，其特征在于，所述第一晶体管及第二晶体管均为PMOS管。

4.如权利要求2所述的存储器的编程上拉电路，其特征在于，还包括：偏置单元，与所述编程上拉单元耦接，适于为所述编程上拉单元中的各薄栅氧晶体管提供偏置电流。

5.如权利要求4所述的存储器的编程上拉电路，其特征在于，所述偏置单元包括：串联连接的第三晶体管、第四晶体管、第五晶体管以及电流计；其中，所述第三晶体管的栅极与各所述编程上拉单元中第二晶体管的栅极连接，漏极与所述电源电压输入端连接，源极与所述第四晶体管的漏极连接；所述第四晶体管的栅极与各所述编程上拉单元中第一晶体管的栅极以及所述控制电压输入端连接，源极与所述第五晶体管的源极连接；所述第五晶体管的栅极与栅极电压输入端连接，漏极经所述电流计接地。

6.如权利要求5所述的存储器的编程上拉电路，其特征在于，所述第三晶体管、第四晶体管、第五晶体管均为薄栅氧晶体管。

7.如权利要求1所述的存储器的编程上拉电路，其特征在于，还包括：控制电压输入电路，与所述编程上拉单元耦接，适于向所述编程上拉单元提供控制电压。

8.一种存储器，其特征在于，包括如权利要求1-7任一项所述的存储器的编程上拉电路。

9.一种适于权利要求8所述的存储器的编程控制方法，其特征在于，包括：

检测所述编程控制电路是否输出位线选中操作信号；

当所述编程控制电路输出所述位线选中操作信号时，控制所述控制电压输入端向所选中的位线对应的编程上拉单元输出预设电压，以对所述所选中的位线对应的存储单元进行编程操作。