CN103971735A - 非易失性半导体存储装置以及半导体装置 - Google Patents

Abstract

非易失性半导体存储装置以及半导体装置。能够在向非易失性存储元件进行数据写入之前，生成写入后的状态，提高微调的精度。具备向非易失性存储元件发送写入数据的写入数据发送电路、连接在非易失性存储元件与数据输出端子之间的第一开关、与写入数据发送电路的输出端子连接的第三开关以及控制各个开关的控制逻辑电路，控制逻辑电路进行这样的控制：当输入了测试模式信号时，仅使第一开关和第三开关导通，在向非易失性存储元件进行写入之前，将写入数据向数据输出端子输出。

Description

非易失性半导体存储装置以及半导体装置

技术领域

本发明涉及非易失性半导体存储装置，尤其涉及读出非易失性半导体存储元件的数据的测试电路。

背景技术

图5示出现有的非易失性存储元件数据写入以及读出电路。现有的非易失性存储元件数据写入以及读出电路具备PMOS型OTP元件500作为非易失性存储元件的一例，源极端子与PMOS晶体管530的漏极端子连接。PMOS晶体管530的源极端子与高电压侧电源供给端子VDD连接。读出电路510由PMOS晶体管511、NMOS晶体管512、锁存器513构成。数据输出端子DOUT与锁存器513的输入输出端子、PMOS晶体管511的漏极端子、NMOS晶体管512的漏极端子连接。NMOS晶体管512的源极端子与低电压侧电源供给端子VSS连接。PMOS晶体管511的源极端子与PMOS型OTP元件500的漏极端子连接。写入电路520由PMOS晶体管521、写入数据发送电路522构成。

写入数据发送电路522的输出端子WDATAX与PMOS晶体管521的漏极端子连接，PMOS晶体管521的源极端子与PMOS型OTP元件500的漏极端子连接。控制逻辑电路540根据所设定的读出模式信号写入模式信号向PMOS晶体管511的栅极端子输出信号RENX，向PMOS晶体管521的栅极端子输出信号WENX，向PMOS晶体管530的栅极端子输出信号MEMX，向NMOS晶体管512的栅极端子输出信号CLR。

接着，对电路动作进行说明。

[向OTP元件写入数据1]

图6(a)示出向PMOS型OTP元件500写入数据1时的各个信号的时序图。当设定写入模式后，写入模式信号成为高电平。在t<t1的期间中，PMOS晶体管511的栅极端子RENX在高电平下是截止状态，NMOS晶体管512的栅极端子CLR在低电平下是截止状态，PMOS晶体管521的栅极端子WENX在高电平下是截止状态，PMOS晶体管530的栅极端子MEMX在低电平下是导通状态。写入数据发送电路522的输出不确定。在t1<t<t2的期间中，从写入数据发送电路522输出低电平，WDATAX成为低电平。在t2<t<t3的期间中，通过使WENX成为低电平，使PMOS晶体管521导通。由此，向PMOS型OTP元件500的漏极端子传递低电平。在t3<t<t4的期间中，通过对VDD端子施加写入电压VPP电平，对PMOS型OTP元件500的漏极、源极之间施加VPP，进行数据1的写入。当进行数据1的写入后，PMOS型OTP元件500成为导通状态。

[向OTP元件写入数据0]

图6(b)示出向PMOS型OTP元件500写入数据0时的各个信号的时序图。当设定写入模式后，写入模式信号成为高电平。t<t1的期间与写入数据1的情况相同。在t1<t<t2的期间中，从写入数据发送电路522输出高电平，WDATAX成为高电平。在t2<t<t3的期间中，通过使WENX成为低电平，使PMOS晶体管521导通。由此，向PMOS型OTP元件500的漏极端子传递高电平。在t3<t<t4的期间中，虽然对VDD端子施加写入电压VPP电平，但因为PMOS型OTP元件500的漏极、源极间的电位差是0V，所以不进行数据1的写入。即，PMOS型OTP元件500的状态保持非导通状态，一直为数据0。

[从OTP元件读出数据1]

图7(a)示出从PMOS型OTP元件500读出数据1时的各个信号的时序图。当设定读出模式后，读出模式信号成为高电平。在t<t1的期间中，PMOS晶体管511的栅极端子RENX是高电平，NMOS晶体管512的栅极端子CLR是低电平，PMOS晶体管521的栅极端子WENX是高电平，PMOS晶体管530的栅极端子MEMX是高电平，各个开关全部断开。数据输出端子DOUT的电位是锁存器513保持的前一个读出数据的电平。在t1<t<t2的期间中，通过使CLR成为高电平，使NMOS晶体管512导通，使数据输出端子DOUT成为低电平。在t2<t<t3的期间中，通过使CLR成为低电平，使NMOS晶体管512截止，但通过锁存器513的动作，数据输出端子DOUT维持低电平。在t3<t<t4的期间中，通过使RENX成为低电平、使MEMX成为低电平，使PMOS晶体管511和PMOS晶体管530导通。这里，因为PMOS型OTP元件500是导通状态(存储数据1)，所以将数据输出端子DOUT提高至高电平。在t>t4的期间中，通过使RENX成为高电平、使MEMX成为高电平，使PMOS晶体管511和PMOS晶体管530截止，但通过锁存器513的动作，数据输出端子DOUT维持高电平。通过以上的动作，读出数据1。

[从OTP元件读出数据0]

图7(b)示出从PMOS型OTP元件500读出数据0时的各个信号的时序图。当设定读出模式后，读出模式信号为高电平。t<t3的期间与读出数据1的情况相同。在t3<t<t4的期间中，通过使RENX成为低电平、使MEMX成为低电平，使PMOS晶体管511和PMOS晶体管530导通。这里，因为PMOS型OTP元件500是非导通状态(存储数据0)，所以不能使数据输出端子DOUT提高到高电平，一直是低电平。在t>t4的期间中，通过使RENX成为高电平、使MEMX成为高电平，使PMOS晶体管511和PMOS晶体管530截止，但通过锁存器513的动作，数据输出端子DOUT维持低电平。通过以上的动作，读出数据0(例如，参照专利文献1)。

作为图5的电路的使用例，存在图8所示的恒压电路的电压值的微调用途。恒压电路具备基准电压电路801、放大器802、输出晶体管803、具有微调电路的电阻电路804。图5所示的多个非易失性存储元件数据写入以及读出电路的数据输出端子DOUT1～数据输出端子DOUTn与图8的电阻电路804的输入端子连接。在微调之前进行初始测定，根据其结果利用计算公式决定微调量，向非易失性存储元件写入数据。

专利文献1：日本特开2010-192039号公报

但是，在现有的非易失性存储元件数据写入以及读出电路中，具有这样的课题：当利用非易失性存储元件的数据进行恒压电路等的微调时，微调的精度由于电阻电路比的偏移、周边电路的偏差而变差。

发明内容

本发明是为了解决以上这样的课题而完成的，通过追加所需最小限度的元件来实现这样的非易失性存储元件数据写入以及读出电路：在向非易失性存储元件进行数据写入之前，生成写入后的状态，提高微调的精度。

为了解决现有的课题，本发明的非易失性存储元件数据写入以及读出电路采用以下这样的结构。

具备与数据输出端子连接的锁存电路、向非易失性存储元件输出写入数据的写入数据发送电路、连接在非易失性存储元件与数据输出端子之间的第一开关、连接在数据输出端子与低电压侧电源供给端子之间的第二开关、与写入数据发送电路的输出端子连接的第三开关、连接在非易失性存储元件与高电压侧电源供给端子之间的第四开关以及控制各个开关的控制逻辑电路，在向测试端子输入了测试模式信号时，控制逻辑电路使第一开关和第三开关导通，使第二开关和第四开关断开，将写入数据发送电路的写入数据输出至数据输出端子。

发明的效果

在本发明中，可通过追加所需最小限度的元件，在向非易失性存储元件进行写入之前，生成写入后的状态。另外，可通过在微调电路的微调数据存储电路中应用，实现高精度的微调。

附图说明

图1是示出第一实施方式的非易失性存储元件数据写入以及读出电路的图。

图2是示出第一实施方式的数据传递动作的时序图。

图3是示出第二实施方式的非易失性存储元件数据写入以及读出电路的图。

图4是示出第二实施方式的数据传递动作的时序图。

图5是示出现有的非易失性存储元件数据写入以及读出电路的图。

图6是示出现有的非易失性存储元件的数据写入的时序图。

图7是示出现有的非易失性存储元件的数据读出的时序图。

图8是示出具有微调电路的恒压电路的电路图。

标号说明

100、500PMOS型OTP元件；110、510读出电路；120、320、520写入电路；140、540控制逻辑电路；113、513锁存器；122、522写入数据发送电路。

具体实施方式

以下，参照附图来说明本实施方式。

【实施例】

<第一实施方式>

图1示出第一实施方式的非易失性存储元件数据写入以及读出电路的电路图。首先，对电路的构成元件和连接进行说明。作为非易失性存储元件的一例，具备PMOS型OTP元件100，其源极端子与PMOS晶体管130的漏极端子连接。PMOS晶体管130的源极端子与高电压侧电源供给端子VDD连接。读出电路110由PMOS晶体管111、NMOS晶体管112、锁存器113构成。数据输出端子DOUT与锁存器113的输入输出端子、PMOS晶体管111的漏极端子、NMOS晶体管112的漏极端子连接。NMOS晶体管112的源极端子与低电压侧电源供给端子VSS连接。PMOS晶体管111的源极端子与PMOS型OTP元件100的漏极端子连接。写入电路120由PMOS晶体管121、写入数据发送电路122构成。写入数据发送电路122的输出端子WDATAX与PMOS晶体管121的漏极端子连接，PMOS晶体管121的源极端子与PMOS型OTP元件100的漏极端子连接。控制逻辑电路140根据所设定的读出模式信号写入模式信号测试模式信号分别向PMOS晶体管111的栅极端子输出信号RENX，向PMOS晶体管121的栅极端子输出信号WENX，向PMOS晶体管130的栅极端子输出信号MEMX，向NMOS晶体管112的栅极端子输出信号CLR。

接着，对第1实施方式的非易失性存储元件数据写入以及读出电路的动作进行说明。

[向数据输出端子传递数据1]

图2(a)示出向数据输出端子DOUT传递数据1的动作的时序图。当设定测试模式后，测试模式信号成为高电平。在t<t1的期间中，PMOS晶体管111的栅极端子RENX是高电平，NMOS晶体管112的栅极端子CLR是低电平，PMOS晶体管121的栅极端子WENX是高电平，PMOS晶体管130的栅极端子MEMX是高电平，各个开关全部断开。写入数据发送电路122的输出不确定。数据输出端子DOUT虽然不确定，但固定为锁存器所保持的高电平以及低电平中的某个电平。

在t1<t<t2的期间中，通过使CLR成为高电平，使NMOS晶体管112导通，使数据输出端子DOUT成为低电平。在t2<t<t3的期间中，通过使CLR成为低电平，使NMOS晶体管112截止，但通过锁存器113的动作，数据输出端子DOUT维持低电平。在t3<t<t4的期间中，从写入数据发送电路122输出高电平，WDATAX成为高电平。

在t4<t<t5的期间中，通过使RENX和WENX成为低电平，使PMOS晶体管111和PMOS晶体管121导通，将WDATAX的高电平向数据输出端子DOUT传递。在t>t5的期间中，通过使RENX和WENX成为高电平，使PMOS晶体管111和PMOS晶体管121截止，但通过锁存器113的动作，数据输出端子DOUT维持高电平。通过以上的动作，能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据1。

[向数据输出端子传递数据0]

图2(b)示出向数据输出端子DOUT传递数据0的动作的时序图。当设定测试模式后，测试模式信号成为高电平。t<t3的期间与事先传递数据1的情况相同。在t3<t<t4的期间中，从写入数据发送电路122输出低电平，WDATAX成为低电平。

在t4<t<t5的期间中，使RENX和WENX成为低电平。但是，因为WDATAX是低电平，所以PMOS晶体管111和121不成为导通状态。由此，数据输出端子DOUT保持低电平。在t>t5的期间中，通过使RENX和WENX成为高电平，使PMOS晶体管111和PMOS晶体管121截止，但通过锁存器113的动作，数据输出端子DOUT维持低电平。

这样，能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据0。并且，可利用该数据通过微调电路在向非易失性存储元件进行写入之前生成写入后的状态，测定微调后的电气特性，判断微调量是否适当。在不适当的情况下可通过实际写入已进行校正的数据来实现高精度的微调。

本发明不限于这些实施方式的例子，在不脱离其主旨的范围内能够以各种方式进行实施。

以上，第一实施方式的非易失性存储元件数据写入以及读出电路能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据0。并且，通过微调电路生成向非易失性存储元件写入之后的状态，测定电气特性，判断微调量是否适当，在不适当的情况下可实际写入已进行校正的数据，来实现高精度的微调。

<第二实施方式>

图3示出第二实施方式的非易失性存储元件数据写入以及读出电路的电路图。首先，针对与图1的变更点来说明电路的构成元件和连接。写入电路320将写入数据发送电路122的输出信号WDATAX输入至反相器341，作为WDATA进行输出。PMOS晶体管311的栅极端子与将RENX和WDATA作为输入的“或”门343的输出信号RENX2连接。PMOS晶体管321的栅极端子与将WENX和WDATA作为输入的“或”门342的输出信号WENX2连接。NMOS晶体管312的栅极端子与将CLR和WDATA作为输入的“与”门344的输出信号CLR2连接。

接着，说明第2实施方式的非易失性存储元件数据写入以及读出电路的动作。

[向数据输出端子传递数据1]

图4(a)示出向数据输出端子DOUT传递数据1的动作的时序图。当设定测试模式后，测试模式信号成为高电平。在t<t1的期间中，PMOS晶体管311的栅极端子RENX2是高电平，NMOS晶体管312的栅极端子CLR2是低电平，PMOS晶体管321的栅极端子WENX2是高电平，PMOS晶体管330的栅极端子MEMX是高电平，各个开关全部断开。写入数据发送电路122的输出不确定。数据输出端子DOUT虽然不确定，但固定为锁存器所保持的高电平以及低电平中的某个电平。

在t1<t<t2的期间中，将WDATAX设定为高电平。通过反相器341的动作，将WDATA设定为低电平。在t2<t<t3的期间中，将CLR设定为高电平，将RENX和WENX设定为低电平。这里，经由“或”门342、343的动作，将与RENX、WENX相同逻辑的信号分别输出至RENX2、WENX2，但通过“与”门344的动作，CLR2保持低电平。

因此，只有PMOS晶体管311、321分别导通，所以将WDATAX的高电平向数据输出端子DOUT传递。在t>t3的期间中，将CLR设定为低电平，将RENX和WENX设定为高电平，将RENX2和WENX2设定为高电平，但数据输出端子DOUT的高电平通过锁存器113的动作进行保持。WDATAX的数据可设为不确定。通过以上的动作，能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据1。

[向数据输出端子传递数据0]

图4(b)示出向数据输出端子传递数据0的动作的时序图。t<t1的期间与传递数据1的情况相同。在t1<t<t2的期间中，将WDATAX设定为低电平。通过反相器341的动作，将WDATA设定为高电平。

在t2<t<t3的期间中，将CLR设定为高电平，将RENX和WENX设定为低电平。这里，通过“与”门344的动作，CLR将相同逻辑的信号分别输出至CLR2，但通过“或”门342、343的动作，RENX2、WENX2保持高电平。因此，只有NMOS晶体管312导通，所以将WDATAX的低电平经由NMOS晶体管312向数据输出端子DOUT传递。

在t>t3的期间中，将CLR设定为低电平，将RENX和WENX设定为高电平，将CLR2设定为低电平，但数据输出端子DOUT的低电平通过锁存器113的动作进行保持。WDATAX的数据可设为不确定。通过以上的动作，能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据0。

这样，能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据0。并且，可利用该数据通过微调电路在向非易失性存储元件进行写入之前生成写入后的状态，测定微调后的电气特性，判断微调量是否适当。在不适当的情况下，可通过实际写入已进行校正的数据来实现高精度的微调。另外，因为不需要清除锁存器113，所以能够缩短数据的传递时间。

本发明不限于这些实施方式的例子，在不脱离其主旨的范围内能够以各种方式进行实施。

以上，第二实施方式的非易失性存储元件数据写入以及读出电路能够在不向非易失性存储元件进行写入的情况下向数据输出端子DOUT传递数据0。并且，利用微调电路生成向非易失性存储元件写入后的状态，测定电气特性，判断微调量是否适当，在不适当的情况下可通过实际写入已进行校正的数据来实现高精度的微调。另外，还能够缩短数据的传递时间。

此外，当把本发明的半导体非易失性存储装置应用于图8的微调电路的微调数据存储电路时，能够在向非易失性存储元件进行写入之前生成微调后的状态。因此，在微调之前，测定微调后的电气特性，判断微调量是否适当，所以能够实现高精度的微调。

Claims (3)

1.一种非易失性半导体存储装置，其具备：

非易失性存储元件；

数据输出端子，其输出所述非易失性存储元件的数据；

锁存电路，其与所述数据输出端子连接，保持所述数据；

写入数据发送电路，其向所述非易失性存储元件输出写入数据；

第一开关，其连接在所述非易失性存储元件与所述数据输出端子之间；

第二开关，其连接在所述数据输出端子与低电压侧电源供给端子之间；

第三开关，其与所述写入数据发送电路的输出端子连接；

第四开关，其连接在所述非易失性存储元件与高电压侧电源供给端子之间；以及

控制逻辑电路，其控制所述各个开关，

该非易失性半导体存储装置的特征在于，

所述控制逻辑电路具备测试端子，

所述控制逻辑电路进行如下控制：在向所述测试端子输入了测试模式信号时，利用第一控制信号使所述第一开关导通，利用第二控制信号使所述第二开关断开，利用第三控制信号使所述第三开关导通，利用第四控制信号使所述第四开关断开，将所述写入数据发送电路的写入数据输出至所述数据输出端子。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，

所述第一开关由所述第一控制信号和基于所述写入数据的信号控制，

所述第二开关由所述第二控制信号和基于所述写入数据的信号控制，

所述第三开关由所述第三控制信号和基于所述写入数据的信号控制。

3.一种半导体装置，其特征在于，

该半导体装置具备微调数据存储电路，

利用权利要求1或2所述的非易失性半导体存储装置构成所述微调数据存储电路。