CN102147633B - 产生参考电流和参考电压的混合模式电路与方法 - Google Patents

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Abstract

本发明涉及产生参考电流和参考电压的混合模式电路与方法。在一种实施方式中，一种电路包括：具有第一电流电极、控制电极和耦合到电源端子的第二电流电极的第一晶体管。该电路还包括具有耦合到第一晶体管的控制电极的第一端子和耦合到电源端子的第二端子的电阻性元件。该电路还包括用于向第一晶体管的第一控制电极提供第一电流并基本上保持通过所述电阻性元件、与第一晶体管的控制电极处的电压相关的第一电流的反馈电路。该反馈电路包括用于响应于第一晶体管的控制电极处的电压提供输出信号的输出端子。在一种实施方式中，第一晶体管是具有可编程阈值电压的浮动栅极器件。

Description

产生参考电流和参考电压的混合模式电路与方法
技术领域
本公开内容总体上涉及产生参考电流和参考电压的参考电路与方法。更特别地，本公开内容涉及可配置成产生参考电流和参考电压的混合模式电路。
背景技术
电流与电压参考是在许多电子器件中使用的构建单元。随着便携式电子器件数量的日益增加并且随着对降低功耗的需求的日益增加，对提供稳定参考电流、参考电压或者二者兼有的低功率、高精度参考电路的需求也增加了。
基于浮动栅极技术的可编程参考在过去的十年中获得了普及。因此，可编程的浮动栅极器件可以用于提供连续值范围中的可调节电压或电流。例如，浮动栅极晶体管可以编程为通过将受控数量的电荷隧穿到浮动栅极上来产生参考电压，这种电荷存储在与浮动栅极关联的电容器上。这种编程的浮动栅极晶体管的阈值电压对于大范围的电源电压和温度而言是稳定的或者相对恒定的，从而提供实现电压参考或电流参考的手段。
附图说明
图1是提供参考电流和参考电压的、包括可编程浮动栅极晶体管的参考电路的实施方式的示意图。
图2是提供参考电流和参考电压的参考电路的第二实施方式的示意图。
图3是图2所述参考电路的自举(bootstrap)电压参考电路部分实施方式的示意图。
图4是基于图3电路的可编程自举电压参考电路的实施方式的示意图。
图5是提供参考电流和参考电压的参考电路第三实施方式的示意图。
图6是提供参考电压的、包括可编程浮动栅极晶体管的参考电路第四实施方式的示意图。
图7是包括图6的参考电路并且包括将参考电路配置成提供参考电压的编程电路的电路的实施方式的部分块和部分示意图。
图8是包括图7的电路并且包括可配置成提供参考电压的第三可编程浮动栅极晶体管的电路的部分块和部分示意图。
图9是基于电压模式方法提供参考电流的方法的实施方式的流程图。
图10是基于混合模式方法提供参考电流的方法的实施方式的流程图。
在以下的描述中，在不同图中使用相同标号指示类似或相同的项目。
具体实施方式
以下描述可配置成产生参考电流的参考电路的实施方式。如在此所使用的，术语“可配置的”包括确定器件的大小，包括电阻的选择和控制晶体管的宽度和长度比率。在某些情况下，术语“可配置的”还指对存储在适当大小的浮动栅极晶体管的浮动栅极上的电荷的编程。
参考电路的实施方式跨电阻器施加第一MOS晶体管的栅极-源极电压，以产生可以用于通过反馈回路偏置该晶体管的第一参考电流(IREF1)。第一晶体管的浮动栅极的实现方式提供了编程第一参考电流(IREF1)的能力。参考电路的实施方式还包括第二MOS晶体管，其栅极电极连接到第一晶体管的栅极电极，源极电极连接到第二电阻器。第一和第二晶体管的栅极-源极电压之间的差值可以跨第二电阻器施加，以产生第二参考电流(I2)。该第二参考电流可以通过第二晶体管的漏极电极供给或者接收，并在输出镜像，以便提供输出参考信号(IREF)和/或在第三电阻器上供给，以产生参考电压(VREF)。第二晶体管的浮动栅极的实现方式提供了编程第二参考电流(I2)的能力。在某些实施方式中，第三浮动栅极晶体管可以代替第一电阻器和/或可以用于编程第一和第二浮动栅极晶体管。
图1是提供参考电压的、包括可编程浮动栅极晶体管116和120的参考电路100的实施方式的示意图。电路100包括PMOS晶体管102、104、106和108，NMOS晶体管110、112和114，N通道浮动栅极晶体管116和120及电阻器118、122和124。
PMOS晶体管102、NMOS晶体管110和浮动栅极晶体管116合作，以形成承载第一电流(I1)的第一电流路径。PMOS晶体管102包括连接到标记为“VDD”的第一电源端子的源极电极、栅极电极和漏极电极。NMOS晶体管110包括连接到PMOS晶体管102的漏极电极的漏极电极、连接到晶体管102的漏极电极的栅极电极、和源极电极。浮动栅极晶体管116包括连接到NMOS晶体管110的源极电极的漏极电极、栅极电极和连接到第二电源端子的源极电极。
PMOS晶体管104、NMOS晶体管112和电阻器118合作，以形成承载第一参考电流(IREF1)的第二电流路径。通过NMOS晶体管110和112从第二电流路径到第一电流路径的反馈偏置浮动栅极晶体管116。PMOS晶体管104包括连接到第一电源端子的源极电极、连接到PMOS晶体管102的栅极电极的栅极电极和连接到PMOS晶体管102与104的栅极电极的漏极电极。NMOS晶体管112包括连接到PMOS晶体管104的漏极电极的漏极电极、连接到NMOS晶体管110的栅极电极和漏极电极的栅极电极和连接到电阻器118的第一端子的源极电极，其中电阻器118包括连接到第二电源端子的第二端子。
PMOS晶体管106、NMOS晶体管114、浮动栅极晶体管120和电阻器122合作，以形成承载第二电流(I2)的第三电流路径，其中第二电流(I2)与第一参考电流(IREF1)相关。PMOS晶体管106包括连接到电源端子的源极电极、栅极电极和连接到该栅极电极的漏极电极。NMOS晶体管114包括连接到PMOS晶体管106的漏极电极的漏极电极、连接到NMOS晶体管110与112的栅极电极的栅极电极、和源极电极。浮动栅极晶体管120包括连接到NMOS晶体管114的源极电极的漏极电极、连接到电阻器118的第一端子并连接到浮动栅极晶体管116的栅极电极的栅极电极和连接到电阻器122的第一端子的源极电极。电阻器122还包括连接到第二电源端子的第二端子。
PMOS晶体管108和电阻器124合作，以提供承载参考电流(IREF)的输出电流路径，其中参考电流(IREF)与第二电流(I2)成比例并且可以在电阻器124上供给，以产生参考电压。在一个例子中，第三电流路径和输出电流路径提供增益和镜像级(mirrorstage)，以通过第二晶体管120的漏极电极接收第二电流(I2)并在PMOS晶体管108上镜像该第二电流(I2)，以提供输出参考信号(IREF)，和/或将该参考电流在第三电阻器上供给以产生参考电压(VREF)。PMOS晶体管108包括连接到电源端子的源极电极、连接到PMOS晶体管106的栅极电极与漏极电极的栅极电极和连接到电阻器124的第一端子的漏极电极，该电阻器124包括连接到第二电源端子的第二端子。
电路100使用以公共源极配置连接并具有公共栅极的晶体管116和120的栅极-源极电压之间的差来建立第二电流(I2)。晶体管116通过由NMOS晶体管112和PMOS晶体管102与104提供的反馈回路由电阻器118自偏置，这建立了通过晶体管116的第一电流(I1)。如果晶体管102和104大小相等，则第一电流(I1)等于第一参考电流(IREF1)。电阻器122充当参考电阻器。跨电阻器122，浮动栅极晶体管116的栅极-源极电压和浮动栅极晶体管120的栅极-源极电压之间的差产生第二电流(I2)，该电流被PMOS晶体管108镜像，从而提供参考电流(IREF)。
浮动栅极晶体管116提供了编程阈值电压和编程第一参考电流(IREF1)的能力。浮动栅极晶体管120提供了编程其阈值电压并由此编程第二参考电流(I2)的能力。
电路100是可以理解成具有两个级的混合模式参考电路：电压模式自举级(bootstrapstage)和电流模式级。电压模式自举级包括浮动栅极晶体管116、电阻器118及晶体管110和112与PMOS晶体管102和104组成的自偏置反馈回路。电流模式级包括浮动栅极晶体管120、参考电阻器122和附加的共源共栅(cascoding)和镜像器件，包括或者就是晶体管114与PMOS晶体管106和108。
在所说明的实施方式中，第一电源端子上的电压(VDD)是相对于第二电源端子更加正的电源电压，相对于地有2.0V的额定值。由晶体管102和104形成的电流镜(currentmirror)通过第一电流路径镜像第一参考电流(IREF1)。如果晶体管102和104具有近似相等的大小，则第一电流(I1)近似等于第一参考电流(IREF1)。第一参考电流(IREF1)是作为流过电阻器118的电流建立的，以便将晶体管116的栅极-源极电压(VGS)设置成允许第一电流(I1)流过晶体管116的漏极-源极路径的值。如果随着更多电荷在浮动栅极上编程晶体管116的阈值电压增加，则第一参考电流(IREF1)增加，直到晶体管116的栅极-源极电压(VGS)上升到足以再次通过漏极-源极电流路径传导第一电流(I1)。以这种方式，晶体管116的浮动栅极上的电荷量建立了稳定的电流参考。
第一参考电流(IREF1)还设置晶体管120的栅极电极上的电压。晶体管114充当源跟随器，且晶体管114的源极电极的电压跟随其栅极电极的电压，具有一个额定阈值电压降。因此，晶体管120的漏极的电压近似地等于晶体管116的漏极的电压。以这种方式，第二电流(I2)的值是基于晶体管120的栅极电压和电阻器122的值设置的，这允许基于电阻器122的值和存储在晶体管120的浮动栅极上的电荷第二电流(I2)与第一电流(I1)不同。由PMOS晶体管106和108表示的电流镜镜像第二电流(I2)，以产生参考电流(IREF)。
图2是提供参考电压的参考电路200的第二实施方式的示意图。电路200是图1中的电路100的变体，其中晶体管110被省去，且浮动栅极晶体管116和120被NMOS晶体管216和220代替。
电路200包括NMOS晶体管216，其包括连接到PMOS晶体管102的漏极电极并连接到NMOS晶体管112的栅极电极的漏极电极。NMOS晶体管216还包括连接到电阻器118的第一端子并连接到NMOS晶体管220的栅极电极的栅极电极，并包括连接到第二电源端子的源极电极。
NMOS晶体管112包括连接到PMOS晶体管104的漏极电极和栅极电极的漏极电极、连接到PMOS和NMOS晶体管102和216的漏极电极的栅极电极，及连接到NMOS晶体管216和220的栅极电极并连接到电阻器118的第一端子的源极电极。
NMOS晶体管220包括连接到NMOS晶体管114的源极电极的漏极电极。此外，NMOS晶体管220包括连接到NMOS晶体管216的栅极电极、连接到NMOS晶体管112的源极电极并连接到电阻器118的第一端子的栅极电极。NMOS晶体管220还包括连接到电阻器122的第一端子的源极电极。
NMOS晶体管114包括连接到PMOS晶体管106的漏极电极的漏极电极、连接到NMOS晶体管112的栅极电极并连接到PMOS和NMOS晶体管102和216的漏极电极的栅极电极、及连接到NMOS晶体管120的漏极电极的源极电极。
在运行中，如果晶体管102和104具有近似相等的大小，则第一电流(I1)近似等于第一参考电流(IREF1)，其中第一参考电流(IREF1)等于流过电阻器118的电流(即，IR1)。当晶体管216关断时，晶体管216的漏极电极的电压增加，接通晶体管112。第一参考电流(IREF1)作为流过电阻器118的电流建立，以便将晶体管216的栅极-源极电压(VGS)设置成允许第一电流(I1)流过晶体管216的栅极-源极路径的值。由于晶体管216的阈值电压是固定的，因此第一参考电流(IREF1)增加，直到晶体管116的栅极-源极电压(VGS)上升到足以传导第一电流(I1)通过漏极-源极电流路径。晶体管216的漏极电极的电压电平降低到保持晶体管112和114处于激活状态的电平。以这种方式，晶体管116的阈值电压和电阻器118的值建立了稳定的电流参考。
第一参考电流(IREF1)还设置晶体管120的栅极电极上的电压。晶体管114充当源跟随器，且晶体管114的源极电极的电压在大约一个阈值电压之下跟随该栅极电极的电压。因此，晶体管220的漏极电极的电压近似等于晶体管216的漏极电极的电压。以这种方式，基于晶体管220的栅极电压和电阻器122的值，设置第二电流(I2)的值，这允许基于电阻器122的值和晶体管220的阈值电压第二电流(I2)与第一电流(I1)不同。由PMOS晶体管106和108表示的电流镜镜像第二电流(I2)，以产生参考电流(IREF)。
在这种实施方式中，电路200是混合模式的参考电路，该电路可以理解为具有与电路100相同的两个级：电压模式自举级和电流模式级。电压模式自举级包括晶体管216、电阻器118及晶体管112与PMOS晶体管102和104组成的自偏置反馈回路。电流模式级包括晶体管220、参考电阻器122及附加的共源共栅和镜像器件，例如晶体管114与PMOS晶体管106和108。总得来说，电压模式级是自举参考(bootstrapreference)，可以用于提取晶体管216跨电阻器118的源极-栅极电压。该自举参考偏置在图3中描述。
图3是图2所示的参考电路200的自举电压参考电路300的实施方式的示意图。自举电压参考电路300包括如以上关于图1和2所述那样配置的PMOS晶体管102和104、NMOS晶体管112和216及电阻器118。在一种实施方式中，电阻器118可以用可配置的切换阻抗或可编程的浮动栅极器件或晶体管代替。此外，电路300包括PMOS晶体管304，该PMOS晶体管304包括连接到电源端子的源极电极、连接到PMOS晶体管104的栅极电极和漏极电极的栅极电极、和漏极端子。PMOS晶体管304提供承载参考电流(IREF1)的输出电流路径，该参考电流(IREF1)与通过PMOS晶体管104、晶体管112和电阻器118的电流(IR1)成比例。
可以通过改变电阻器118和晶体管216的大小来配置电路300中的电流。参考电流(IREF)或者参考电压(VREF)与器件大小之间的关系可以通过电路模拟确定或者使用电路分析技术分析确定，这两种方法都是本领域普通技术人员众所周知的。例如，以下将描述对电路300的操作点的分析。
对于电路300被偏置成使得栅极-源极电压(VGS)小于阈值电压的退化情况，DC操作点是如以下等式中所示定义的：
I1＝0(1)
电路300的DC操作点可以通过以下等式更准确地描述。对于偏置成使得栅极-源极电压大于晶体管216阈值电压的电路300，DC操作点是如以下等式2中所示定义的：
V GS 216 = V Th 216 + 2 I 1 L 216 μ n C ox W 216 - - - ( 2 )
其中变量表示栅极-源极电压(VGS216)、阈值电压(VTh216)、第一电流(I1)及晶体管216的参数，包括长度(L)、宽度(W)、氧化物电容(Cox)和平均电子迁移率因子(μn)。
因此，晶体管216的栅极-源极电压与第一电流(I1)相关。如果晶体管102和104具有基本相同的大小，则第一电流(I1)基本上等于通过PMOS晶体管104和晶体管112的电流(IR1)，这得到如下的晶体管216的栅极-源极电压：
VGS216＝R118IR1(3)
通过用晶体管216的栅极-源极电压(VGS216)的这个表达式替换等式(2)中的VGS216，可以确定作为阈值电压(VTh216)的函数的电流(IR1)的值。于是，基于晶体管304和104之间的宽度-长度比，输出参考电流(IREF1)与电流(IR1)成比例。
在非常低的偏置电流下，晶体管216的栅极-源极电压非常接近阈值电压(VTh216)，且第一参考电流(IREF1)是与绝对温度互补的(complementary-to-absolute-temperature，CTAT)电流。因此，当晶体管216工作在阈值下(即，VGS216＜VTh216+2nkT/q)时，并且对于电阻器118假定零温度系数，输出电流(IREF1)将反映阈值电压(VTh216)的热特性，呈现出CTAT电流变化。
当晶体管216不工作在阈值下(即，VGS216＞VTh216+2nkT/q)时，晶体管216的栅极-源极电压如下确定：
VGS216＝VTh216+Vov216(4)
其中变量(Vov216)表示提供热分量的过压，它具有正的温度系数，而阈值电压具有负的温度系数。因此，操作点存在于负的温度系数和正的温度系数分量彼此抵消的地方，从而在输出提供总体的零温度系数(ZTC)。
图4是基于图3的电路300的可编程自举电压参考电路400的实施方式的示意图。关于图1中的电路100，在电路400中，省去了包括PMOS晶体管106和108、晶体管114、浮动栅极晶体管120及电阻器122和124的增益与镜像电路。
电路400包括本征或零电压晶体管410和412。晶体管410包括连接到PMOS晶体管102的漏极电极的漏极电极、连接到该漏极电极的栅极电极和连接到浮动栅极晶体管116的漏极电极的源极电极。晶体管412包括连接到PMOS晶体管104的漏极电极的漏极电极、连接到晶体管410的栅极电极的栅极电极、和连接到电阻器118的第一端子并连接到浮动栅极晶体管116的栅极电极的源极电极。
此外，电路400还包括如电路300中那样的晶体管304，及电阻器424。电阻器424包括连接到晶体管304的漏极电极的第一端子和连接到地的第二端子。电路400将第一参考电流(IREF1)转换成输出参考电压(VREF1)。输出参考电压(VREF1)是由晶体管116的大小、晶体管116的浮动栅极上的电荷、电阻器118的大小及晶体管104和304的相对大小确定的。如果晶体管104和304具有基本相等的大小，则第一参考电流(IREF1)基本上等于电流(IR1)。如果晶体管104和304的大小不同，则根据晶体管104和304的相对大小，第一参考电流(IREF1)与电流(IR1)成比例。
图5是提供参考电流和参考电压的参考电路500的第三实施方式的示意图。参考电路500包括如图1中所示电路100那样配置的PMOS晶体管102、104、106和108，本征晶体管410、412和414，及电阻器118、122和124，其中本征晶体管410、412和414代替NMOS晶体管110、112和114。此外，浮动栅极晶体管116和120分别被NMOS晶体管216和220代替。
在电路500中，第一参考电流(IREF1)是由晶体管216的阈值电压和物理尺寸及电阻器118的值设置的，而参考电流(IREF)和参考电压(VREF)是由第一参考电流(IREF1)跨电阻器118产生的电压降、晶体管220的阈值电压和物理尺寸及电阻器122的值设置的。
图6是提供参考电压的、包括可编程浮动栅极晶体管116和120的参考电路600的第四实施方式的示意图。除晶体管216和220用可编程浮动栅极晶体管116和120代替之外，电路600具有与图5中的电路500相同的配置。
在这种实施方式中，浮动栅极晶体管116和120的阈值电压可被编程，这改变在节点(VB)604的第一端子处的电压。晶体管410、412和414在节点VA602、VB604和VC606处保持相等的电压电平。参考电流(IREF)是跨电阻器122由晶体管116和120施加的栅极-源极电压VGS116和VGS120产生的。当晶体管116和120相同并被编程为具有使它们在相等电流下工作的阈值电压时，跨电阻器122的电压降只依赖于晶体管116和120的浮动栅极上的电荷，由此提供了电参考。
电路600可以被编程为使得浮动栅极晶体管116和120具有相等的漏极电流并忽略衬底影响，应当认识到，参考电流(IREF)与电阻器122的电阻成比例。此外，当晶体管116和120工作在阈值下，并且被编程为具有相同的电流时，所产生的电压与强反型状态(stronginversion)中的相同。因此，电路600可以在大电压范围上提供稳定的参考电流并可以在低电压应用中工作。
在所说明的实施方式中，电路600以与图5所示电路500几乎相同的方式工作。但是，电路600使用可编程的浮动栅极晶体管116和120，它们具有可编程的电压阈值，以便允许细化电流(I1、IREF1、I2和IREF)。电压阈值的这种编程允许更精确的参考输出。
图1、4和6中所使用的浮动栅极晶体管可以通过传统的编程与擦除技术来配置。但是，在浮动栅极上更精确地设置期望数量的电荷过程中特别有用的电路在以下图7和图8中描述。
图7是包括图6的参考电路600并且包括将参考电路配置成提供参考电压的编程电路的电路700的实施方式的部分块和部分示意图。特别地，电路700包括开关720，其包括连接到PMOS晶体管102的栅极电极的第一端子以及连接到PMOS晶体管104的栅极电极的第二端子。开关730包括连接到PMOS晶体管102的栅极电极的第一端子和连接到PMOS晶体管704和706的栅极电极的第二端子。开关722包括连接到PMOS晶体管104的栅极电极与漏极电极的第一端子和连接到开关726的第二端子的第二端子。开关726还包括连接到VDD的第一端子。开关724包括连接到开关722的第二端子的第一端子和连接到PMOS晶体管106的栅极电极与漏极电极的第二端子。开关732包括连接到浮动栅极晶体管116的栅极电极的第一端子和连接到电阻器118的第一端子的第二端子。开关734包括连接到电阻器118的第一端子的第一端子和连接到浮动栅极晶体管120的栅极电极的第二端子。
电路700还包括PMOS晶体管702、704和706，比较器708，高压控制器710，隧道电路712和714及反相器(inverter)742。PMOS晶体管702包括连接到VDD的源极电极、连接到开关726的第二端子的栅极电极和连接到开关738的第一端子并连接到差分放大器708的负输入的漏极电极。开关738包括连接到地的第二端子。
PMOS晶体管704包括连接到VDD的源极电极、连接到开关730的第二端子并连接到测试引脚(VTEST)的栅极电极和连接到比较器708的正输入并连接到开关736的第一端子的漏极电极。开关736包括连接到地的第二端子。PMOS晶体管704的栅极电极还连接到开关728的第二端子，该开关728包括连接到VDD的第一端子。
PMOS晶体管706包括连接到VDD的源极电极、连接到PMOS晶体管704的栅极电极的栅极电极和连接到PMOS晶体管704与706栅极电极的漏极电极。
比较器708包括将来自放大器708的控制信号通过反相器742或者通过开关740传送到高压控制器710的控制输入(COMP)的输出。高压控制器710还包括选择输入(SEL)、擦除输入(ER)、写输入(WR)和时钟输入(CLK)。高压控制器710响应于各种输入，以分别通过隧道器件712和714配置晶体管116和120的浮动栅极。
在被编程之前，浮动栅极晶体管116和120通过具有类似阈值电压的自然状态来表征。晶体管116以由自然阈值水平和由电阻器118确定的电流自偏置。晶体管120基本上与晶体管116相同，并且，由于电阻器122的存在，关断或者处于阈值下。
为了产生参考电流，晶体管116和120的浮动栅极的电压电势应当编程为使得由电容器716代表的晶体管116的浮动栅极电压大于由电容器718代表的晶体管120的浮动栅极电压。
在读模式，高压控制器710接通开关720、726、732、734、728、736、738和740并关断开关722、724和730。测试电流(ITEST)分支通过开关726和728被禁用，而比较器708的输入通过开关736和738耦合到第二电源端子(接地)。
为了编程晶体管116，可能的编程周期(programmingcycle)包括擦除操作，后面跟着写操作，这可以在晶体管116的等效阈值的变化中反映出来，如从晶体管116的栅极电极看到的，它通过电阻器118转化成电流(IR1)的不同变化。
擦除过程涉及重新配置开关，使得开关720、734、726、728、738、736和740接通，而开关722、724、730和732关断。与读配置相比，只有开关732改变了状态，因为擦除操作独立于控制回路。在擦除操作结束时，晶体管116的浮动栅极的等效阈值电压具有高电平，且晶体管116关断。
擦除之后的写操作是由编程回路控制的，其包括高压控制器710，它接通开关720、724、726、728、736、738和740并关断开关730、722、732和734。只要晶体管116不导通，由PMOS晶体管102镜像的编程电流(PPROG)就在晶体管116上供给，拉高晶体管116的漏极电极和本征晶体管412的栅极电极的电压电势，使得高电流流过电阻器118。
在写操作过程中，晶体管116的浮动栅极上的负电荷被提取，且栅极电极上的等效阈值电压降低。晶体管116开始导通并将晶体管412的栅极电极的电压电势拉低到由包括晶体管116、410和412的反馈回路保持的电平，由此降低通过电阻器118的电流(IREF1)。当电流(IREF1)达到PMOS晶体管704的漏极上的测试电流(ITEST)的水平时，差分放大器708输出处的控制信号禁用高压控制器710，且写操作结束。
以上所述的编程技术提供了持续的调整，直到实现目标参数(IREF1＝ITEST)，而不需要例如程序验证算法中的多个写脉冲。在编程算法的简化形式中，最初的擦除操作可以跳过。
在另选的编程序列中，通过首先应用写周期(writecycle)来降低晶体管116的阈值电压然后通过受控的擦除过程逐步增加阈值电压，电路700提供了倒转编程序列的可能性。在某些情况下，这种序列可能在重复的周期(迭代循环)中需要脉动的高压擦除周期，之后跟着评估阶段，当实现了期望的参考电流(IREF)时，所述重复的周期停止。
为了编程晶体管120，擦除操作之后可以跟着写操作。编程处理可以由如从栅极电极看到的晶体管120的等效阈值的变化来表示，它转化成通过电阻器122的电流(I2)的变化。在编程过程的简化形式中，擦除操作可以跳过。
高压控制器708控制开关以配置电路700，进行晶体管120的擦除操作。特别地，高压控制器710接通开关720、732、726、728、736、738和740，并关断开关722、724、730和734。擦除操作的执行不需要控制回路(即，不使用比较器708)，并且高压周期的持续时间可以由程序器来定义。在擦除操作结束时，晶体管120的浮动栅极的等效阈值电压具有高电平，且晶体管120关断。作为结果，参考电流IREF＝0。
擦除操作之后跟着的写操作是由编程回路控制的。高压控制器710接通开关720、724、732和734并关断开关722、726、728、730、736、738和740。在写操作过程中，晶体管120的浮动栅极上的负电荷被提取，并且其栅极电极上的等效阈值电压降低，使晶体管120导通并产生通过电阻器122的非零电流。当通过电阻器122的第二电流(I2)达到编程电流(IPROG)的水平时，写周期自动停止，其中，为了热补偿的目的，编程电流(IPROG)与擦除时具有相同的值。
如以上所提到的，在另选的编程序列中，晶体管120可以利用写操作来编程，其中写操作之后跟着擦除操作。在这种另选序列中，受控的擦除过程需要一系列预定持续时间的高压脉冲，直到实现了编程电流的期望水平。
图8是包括图7的电路700并且包括可配置成提供参考电压的第三可编程浮动栅极晶体管802的电路800的部分块和部分示意图。特别地，晶体管802代替电阻器118，以提供可编程的参考。晶体管802包括连接到节点(VB)604并连接到晶体管116和120的栅极电极的漏极电极。晶体管802还包括通过开关808连接到第二电源端子的栅极电极，并且包括连接到第二电源端子的源极电极。高压电路710可以利用隧道电路806编程晶体管802，使得晶体管802具有由电容器804代表的期望的阈值电压和期望的输出电阻。
在特定的例子中，晶体管802的浮动栅极可配置成控制通过晶体管802的导通，由此控制晶体管116和120的栅极电极处的电压电平。此外，浮动栅极晶体管802还可以被调节，以改变通过晶体管802的导通。
图9是提供参考电流的方法900的实施方式的流程图。在902，第一电流提供给第一浮动栅极晶体管的第一电流电极，其中该第一晶体管包括控制端子和耦合到电源端子的第二端子。
前进到904，将与第一浮动栅极晶体管的阈值电压相关的电压基本上使用反馈电路提供给耦合到第一浮动栅极晶体管的控制端子的电阻器的第一端子，以便产生通过该电阻器的参考电流。继续到906，第一浮动栅极晶体管的阈值电压被编程为使得通过电阻器的参考电流等于第一电流。
前进到908，第一电流从第一浮动栅极晶体管的第一电流电极断开。移到910，参考电流的镜像副本连接到第一电流电极。继续到912，参考电流提供给另一个电路。
图10是利用混合模式电路提供参考电流的方法1000的第二实施方式的流程图。在1002，第一电流提供给包括控制端子的第一晶体管的第一电流电极。移到1004，与第一晶体管的阈值电压相关的第一电压信号施加到通过反馈电路连接到控制端子的第一电阻器的第一端子，以便跨该第一电阻器产生第一参考电流。
前进到1006，第一电流被第一参考电流的镜像副本代替。继续到1008，第一电压信号施加到第二晶体管的控制端子，使得第一电压信号和与第二晶体管阈值相关的第二电压信号之间的差跨第二电阻器施加，从而产生第二参考电流。移到1010，第二参考电流通过电流镜提供给另一个电路。
联系以上关于图1-10所述的电路和方法，公开了可配置成跨大的电源和温度条件范围以恒定值提供输出参考电流的参考电路的实施方式。参考电路跨电阻器施加第一MOS晶体管的栅极-源极电压，产生通过反馈回路偏置晶体管的第一参考电流。第一晶体管的浮动栅极的实现方式提供了通过编程浮动栅极上所存储的电荷来编程第一参考电流(IREF1)的能力。当晶体管不是浮动栅极晶体管时，第一参考电流(IREF1)可以通过控制晶体管的相对大小和电阻器的电阻来配置。在某些实施方式中，参考电路还包括第二MOS晶体管，该第二MOS晶体管具有连接到第一晶体管的栅极电极的栅极电极和通过第二电阻器耦合到地的源极电极。第二参考电流(IREF)是由跨第二电阻器的第一和第二晶体管的栅极-源极电压之间的差产生的。第二参考电流可以通过第二晶体管的漏极电极供给或者被接收，并且在输出处镜像以便提供输出参考电流(IREF)和/或在第三电阻器上供给以便产生参考电压VREF。第二晶体管的浮动栅极的实现方式提供了基于浮动栅极上所存储的电荷来编程第二参考电流(I2)的能力。第三浮动栅极晶体管可以代替第一电阻器和/或可以用于编程第一和第二浮动栅极晶体管。
尽管已经参考优选实施方式对本发明进行了描述，但是，本领域技术人员将认识到，在不脱离本发明范围的情况下，可以对其形式和细节进行改变。

Claims (7)

1.一种混合模式电路，包括：
浮动栅极晶体管，包括第一电流电极、控制电极、和耦合到电源端子的第二电流电极；
电阻性元件，包括耦合到所述浮动栅极晶体管的控制电极的第一端子和耦合到电源端子的第二端子；及
反馈电路，用于向所述浮动栅极晶体管的第一电流电极提供第一电流，并基本上将所述第一电流提供到所述电阻性元件的第一端子，所述反馈电路具有用于响应于浮动栅极晶体管的控制电极处的电压提供输出信号的输出端子，其中所述反馈电路包括：
电流镜，具有耦合到所述电阻性元件的第一端子的第一端子和耦合到所述浮动栅极晶体管的第一电流电极的第二端子；
第二晶体管，包括耦合到所述电流镜的第一端子的第一电流电极、耦合到所述电流镜的第二端子的控制电极、和耦合到所述电阻性元件的第一端子的第二电流电极；以及
第三晶体管，包括耦合到所述电流镜的第二端子的第一电流电极、耦合到所述电流镜的第二端子的控制电极、和耦合到所述浮动栅极晶体管的第一电流电极的第二电流电极。
2.一种混合模式电路，包括：
浮动栅极晶体管，包括第一电流电极、控制电极、和耦合到电源端子的第二电流电极；
电阻性元件，包括耦合到所述浮动栅极晶体管的控制电极的第一端子和耦合到电源端子的第二端子；及
反馈电路，用于向所述浮动栅极晶体管的第一电流电极提供第一电流，并基本上将所述第一电流提供到所述电阻性元件的第一端子，所述反馈电路具有用于响应于浮动栅极晶体管的控制电极处的电压提供输出信号的输出端子，其中所述反馈电路包括：
电流镜，具有耦合到所述电阻性元件的第一端子的第一端子和耦合到所述浮动栅极晶体管的第一电流电极的第二端子；
第二晶体管，包括第一电流电极、耦合到所述电流镜的第二端子的控制电极、和第二电流电极；
第三晶体管，包括耦合到所述第二晶体管的第二电流电极的第一电流电极、耦合到所述电阻性元件的第一端子的控制电极、和第二电流电极；
第二电阻性元件，包括耦合到所述第三晶体管的第二电流电极的第一端子和耦合到所述电源端子的第二端子；及
第二电流镜，具有耦合到所述第二晶体管的第一电流电极的第一端子和用于提供输出参考电流的第二电流电极。
3.如权利要求2所述的混合模式电路，其中所述第三晶体管包括浮动栅极晶体管。
4.一种产生参考电流的方法，所述方法包括：
在电阻性元件的第一端子上施加电压以产生第一电流，所述第一端子耦合到浮动栅极晶体管的控制端子，所述电阻性元件包括耦合到电源端子的第二端子；
基本上将所述第一电流提供给所述浮动栅极晶体管的第一电流电极，所述浮动栅极晶体管包括控制端子和耦合到所述电源端子的第二端子；及
通过反馈回路控制所述第一电流，所述反馈回路响应于所述浮动栅极晶体管的控制端子处的电压变化而提供输出信号，所述反馈回路包括：
电流镜，具有耦合到所述电阻性元件的第一端子的第一端子和耦合到所述浮动栅极晶体管的第一电流电极的第二端子；
第二晶体管，包括耦合到所述电流镜的第一端子的第一电流电极、耦合到所述电流镜的第二端子的控制电极、和耦合到所述电阻性元件的第一端子的第二电流电极；以及
第三晶体管，包括耦合到所述电流镜的第二端子的第一电流电极、耦合到所述电流镜的第二端子的控制电极、和耦合到所述浮动栅极晶体管的第一电流电极的第二电流电极。
5.如权利要求4所述的方法，其中在提供所述第一电流之前，所述方法还包括：
利用编程电路编程所述浮动栅极晶体管的阈值电压。
6.一种混合模式电路，包括：
第一浮动栅极晶体管，包括第一电流电极、控制电极和耦合到电源端子的第二电流电极；
第一电阻性元件，包括耦合到所述第一浮动栅极晶体管的控制电极的第一端子和耦合到所述电源端子的第二端子；及
反馈电路，用于向所述第一浮动栅极晶体管的第一电流电极提供第一电流，并且用于使用自偏置反馈回路基本上提供通过所述第一电阻性元件、与所述第一浮动栅极晶体管的控制电极处的电压相关的第一电流，所述自偏置反馈回路包括第三晶体管和第四晶体管以及由第五晶体管和第六晶体管形成的电流镜。
7.如权利要求6所述的混合模式电路，还包括：
第二晶体管，包括第一电流电极、耦合到所述第一电阻性元件的第一端子的控制电极、和第二电流电极，所述混合模式电路形成响应于通过所述第二晶体管的电流的输出信号；和
第二电阻器，具有耦合到所述第二晶体管的第二电流电极的第一端子和耦合到所述电源端子的第二端子；
其中所述第二晶体管包括第二浮动栅极晶体管，且
其中所述混合模式电路包括编程电路，所述编程电路包括：
多个开关；
第一隧道电路，包括耦合到所述第一浮动栅极晶体管的第一端子和至少一个第二端子；
第二隧道电路，包括耦合到所述第二晶体管的第一端子和至少一个第二端子；及
高压电路，配置成接收与测试电流和同输出信号相关的电流之间的差值相关的控制信号，所述高压电路配置成选择性地控制多个开关、第一隧道电路和第二隧道电路中的每一个，以便基于所述差值选择性地编程所述第一浮动栅极晶体管和所述第二晶体管中的至少一个。
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