JP6442322B2 - 基準電圧回路および電子機器 - Google Patents

Description

本発明は、一定の基準電圧を出力する半導体装置に関するものである。

電源電圧変動や温度変動に対し、安定した出力電圧が得られる基準電圧回路として、従来は、例えば、図３に示す回路が使用されている（特許文献１参照）。
従来の基準電圧回路５０３は、Ｎ型デプレッションＭＯＳトランジスタ５１と、Ｎ型デプレッションＭＯＳトランジスタ５６と、Ｎ型エンハンスメントＭＯＳトランジスタ５２と、抵抗群５８を備えている。

特開２００７−２６６７１５号公報

しかしながら、従来の技術では、基準電圧回路の消費電流を抑えたい動作モードと基準電圧に精度や安定性が必要な動作モードなどが混在する電子機器において、基準電圧回路の消費電流を低減できないという課題があった。

本発明は、以上のような課題を解決するために考案されたものであり、通常動作モードと低消費電流動作モードなどに応じて回路構成に切替えることができる基準電圧回路を提供する。

従来の課題を解決するために、本発明の基準電圧回路は以下のような構成とした。
基準電圧回路を構成する各トランジスタの間やトランジスタと電源端子の間に、基準電圧回路の回路構成を切替えるスイッチ素子を備えた基準電圧回路。

本発明の基準電圧回路によれば、基準電圧回路の消費電流を抑えたい動作モードと基準電圧に精度や安定性が必要な動作モードなどが混在する電子機器において、各モードに最適な基準電圧回路を構成することができる。

本実施形態の基準電圧回路を示す回路図である。 本実施形態の低消費電流モードの基準電圧回路を示す回路図である。 従来の基準電圧回路の構成の一例を示す回路図である。

図１は、本実施形態の基準電圧回路を示す回路図である。
本実施形態の基準電圧回路は、第一電源線１０１、第二電源線１００、基準電圧出力端子１０、基準電圧出力端子１１、Ｎ型デプレッションＭＯＳトランジスタ１、Ｎ型デプレッションＭＯＳトランジスタ３、Ｎ型エンハンスメントＭＯＳトランジスタ２、抵抗４、抵抗５、スイッチ素子６、スイッチ素子７、スイッチ素子８、スイッチ素子９を備えている。

第一電源線１０１は、スイッチ素子６の第一端子とスイッチ素子７の第一端子に接続される。Ｎ型デプレッションＭＯＳトランジスタ１のドレインはスイッチ素子６の第二端子に接続され、ゲートとソースとバックゲートとスイッチ素子８の第一端子が接続される。Ｎ型エンハンスメントＭＯＳトランジスタ２のドレインはスイッチ素子８の第一端子に接続され、ゲートはスイッチ素子８の第二端子とスイッチ素子９の第二端子と基準電圧出力端子１０に接続され、ソースとバックゲートは第二電源線１００に接続される。Ｎ型デプレッションＭＯＳトランジスタ３のドレインはスイッチ素子７の第二端子に接続され、ゲートはスイッチ素子８の第一端子に接続され、ソースとバックゲートはスイッチ素子９の第一端子と抵抗４の第一端子に接続される。抵抗４の第二端子は基準電圧出力端子１１と抵抗５の第一端子に接続される。抵抗５の第二端子は第二電源線１００に接続される。

本実施形態の基準電圧回路の動作について説明する。抵抗４と抵抗５は、それらの比によって分圧された電圧を出力する抵抗回路を構成する。
図１は、通常動作モードの基準電圧回路を示す回路である。
通常動作モードでは、スイッチ素子６をショート、スイッチ素子７をショート、スイッチ素子８をオープン、スイッチ素子９をショートする。通常動作モードでは、基準電圧に精度や安定性が要求され、消費電流が低いことは要求されない。

ここで、基準電圧出力端子１０の基準電圧ＶＲＥＦ１は、Ｎ型デプレッションＭＯＳトランジスタ１の閾値電圧をＶＴＨ１、Ｋ値をＫ１、とし、Ｎ型エンハンスメントＭＯＳトランジスタ２の閾値電圧をＶＴＨ２、Ｋ値をＫ２とすると、Ｎ型デプレッションＭＯＳトランジスタ１に流れる電流と同じ電流がＮ型エンハンスメントＭＯＳトランジスタ２に流れるので、下記の式１で表される。

ＶＲＥＦ１＝√（Ｋ１／Ｋ２）×｜ＶＴＨ１｜＋ＶＴＨ２ （１）
また、基準電圧出力端子１１は、基準電圧ＶＲＥＦ１が抵抗４と抵抗５によって分圧された電圧が出力される。基準電圧出力端子１１は、抵抗４と抵抗５の比率を変化させることもできるので、基準電圧ＶＲＥＦ１の値と第二電源線１００との間の電圧であれば、任意に設定することが可能である。

また、Ｋ１とＫ２が同じになるようにＮ型デプレッションＭＯＳトランジスタ１とＮ型エンハンスメントＭＯＳトランジスタ２のサイズを調整することで、温度特性が良くなりより高精度な基準電圧回路が実現できる。

図２は、低消費電流モードの基準電圧回路を示す回路図である。
低消費電流モードでは、スイッチ素子６をショート、スイッチ素子７をオープン、スイッチ素子８をショート、スイッチ素子９をオープンする。スイッチ素子をこのように制御すると、単純なＥＤ型の基準電圧回路を構成することができる。低消費電流モードでは、基準電圧回路は消費電流が低いことが要求される。

基準電圧出力端子１０に出力される電圧は、Ｎ型デプレッションＭＯＳトランジスタ１に流れる電流と同じ電流がＮ型エンハンスメントＭＯＳトランジスタ２に流れるので、第１の実施例に記載した値と同じ出力電圧となる。

基準電圧出力端子１１は、スイッチ素子７がオープンとなっているので第二電源線１００と同じ電位となる。また、スイッチ素子７がオープンとなっているので、Ｎ型デプレッションＭＯＳトランジスタ２と抵抗４と抵抗５に流れる電流を遮断できるので、図１の基準電圧回路よりも消費電流を低減させることが可能となる。

基準電圧出力端子１１の接続先の回路を使用しなくてもよい状態で、基準電圧回路の消費電流を低減させたい場合に使用することで、基準電圧回路全体の消費電流を低減させることが可能となる。
なお、図示はしないが、各スイッチ素子のオープンとショートの組合せによって、以下に述べるようなモードを実現することが出来る。

例えば、スイッチ素子６をオープンとし、スイッチ素子７をオープンとした場合、基準電圧回路は、全体の消費電流を遮断する、スリープモードやパワーダウンモードとすることが出来る。

上述したように基準電圧回路を構成することで、各スイッチ素子を切替えることによって、基準電圧に精度や安定性が要求される通常動作モードや低い消費電流が要求される低消費電流モードなどの基準電圧回路を構成することが可能となる。

なお、本発明の実施形態は、Ｎ型デプレッションＭＯＳトランジスタ１とＮ型エンハンスメントＭＯＳトランジスタ２のゲートを異極ゲートとすることで温度特性がさらに良くなり、高精度な基準電圧回路を提供することが可能となる。

１、３、５１、５６ デプレッションＭＯＳトランジスタ
２ エンハンスメントＭＯＳトランジスタ
４、５、５８ 抵抗
６、７、８、９ スイッチ素子

Claims (6)

1. 第一電源線と第二電源線の間に接続される基準電圧回路であって、
   前記基準電圧回路は、
   一端が前記第一電源線に接続された第一のスイッチ素子と、
   ゲートとソースを接続し、ドレインが前記第一のスイッチ素子の他端と接続された第一のＮ型デプレッションＭＯＳトランジスタと、
   ゲートが前記基準電圧回路の出力端子と接続し、ドレインが前記第一のＮ型デプレッションＭＯＳトランジスタのソースと接続し、ソースが前記第二電源線に接続された第一のＮ型エンハンスメントＭＯＳトランジスタと、
   前記第一のＮ型デプレッションＭＯＳトランジスタのゲートと前記第一のＮ型エンハンスメントＭＯＳトランジスタのゲートの間に接続された第二のスイッチ素子と、
   一端が前記第一電源線に接続された第三のスイッチ素子と、
   ゲートが前記第一のＮ型デプレッションＭＯＳトランジスタのゲートと接続し、ドレインが前記第三のスイッチ素子の他端と接続された第二のＮ型デプレッションＭＯＳトランジスタと、
   前記第二のＮ型デプレッションＭＯＳトランジスタのソースと前記第二電源線の間に接続された抵抗回路と、
   前記第二のＮ型デプレッションＭＯＳトランジスタのソースと前記第一のＮ型エンハンスメントＭＯＳトランジスタのゲートの間に接続された第四のスイッチ素子と、
   を備えたことを特徴とする基準電圧回路。
2. 前記基準電圧回路は、第一の動作状態として、
   前記第一のスイッチ素子をショートとし、前記第二のスイッチ素子をオープンとし、前記第三のスイッチ素子をショートとし、前記第四のスイッチ素子をショートとするように動作する、
   ことを特徴とする請求項１に記載の基準電圧回路。
3. 前記基準電圧回路は、第二の動作状態として、
   前記第一のスイッチ素子をショートとし、前記第二のスイッチ素子をショートとし、前記第三のスイッチ素子をオープンとし、前記第四のスイッチ素子をオープンとするように動作する、
   ことを特徴とする請求項１に記載の基準電圧回路。
4. 前記基準電圧回路は、第三の動作状態として、
   前記第一のスイッチ素子をオープンとし、前記第三のスイッチ素子をオープンとするように動作する、
   ことを特徴とする請求項１に記載の基準電圧回路。
5. 前記第一のＮ型デプレッションＭＯＳトランジスタと前記第一のＮ型エンハンスメントＭＯＳトランジスタは異極ゲートで構成される
   ことを特徴とした請求項１から４のいずれかに記載の基準電圧回路。
6. 請求項１から５のいずれかに記載の基準電圧回路を有することを特徴とする電子機器。

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