JP2016057913A - 電圧生成回路 - Google Patents

Abstract

【課題】回路面積を削減しつつ、消費電流を低減するとともに出力電圧の収束時間を短縮することが可能な電圧生成回路を提供する。
【解決手段】電圧生成回路は、出力部を有し、基準電圧端子の電圧と等しくなるように制御した電圧を出力部に出力する電圧制御回路を備える。電圧生成回路は、一端が出力部に接続された第１の分圧用ＭＯＳトランジスタを備える。電圧生成回路は、一端が第１の分圧用ＭＯＳトランジスタの他端に接続され、他端が接地に接続された第２の分圧用ＭＯＳトランジスタを備える。電圧生成回路は、イネーブル信号に応じて、第１の分圧用ＭＯＳトランジスタの一端に第１の目標電圧を出力し且つ第２の分圧用ＭＯＳトランジスタの一端に第２の目標電圧を出力する補助回路を備える。
【選択図】図１

Description

本発明の実施形態は、電圧生成回路に関する。

従来の電圧生成回路において、電圧を分圧する分圧回路には主にポリシリコン抵抗が用いられていた。電流消費を抑える目的で高い抵抗値が必要となる場合、ポリシリコン抵抗は抵抗値が高くなるほど大きな素子面積が必要であり、ポリシリコン抵抗では面積制約的な理由で消費電流の削減が進まなかった。

そして、上記分圧回路において、ゲートリーク電流が流れるゲート酸化膜が薄い薄膜ＭＯＳトランジスタを高抵抗素子の代わりに用いる方法がある。この薄膜ＭＯＳトランジスタを用いる方法では、抵抗値が高くなるほどゲート面積が小さくなる。しかし、ゲート面積が小さくなると、ゲートリーク電流が小さくなり、薄膜ＭＯＳトランジスタで分圧された分圧電圧が収束するのに時間がかかる事が懸念される。すなわち、分圧電圧に基づいた出力電圧の収束時間が長くなる。

特開２０１２−０８８９７８号公報 特許第３８０５３１２号公報

回路面積を削減しつつ、消費電流の低減と出力電圧の収束時間の短縮が可能な電圧生成回路を提供する。

実施形態に従った電圧生成回路は、基準電圧が供給される基準電圧端子を備える。電圧生成回路は、イネーブル信号が供給されるセット端子を備える。電圧生成回路は、出力電圧が出力される出力端子を備える。電圧生成回路は、出力部を有し、前記基準電圧端子の電圧と等しくなるように制御した電圧を前記出力部に出力する電圧制御回路を備える。電圧生成回路は、一端が前記出力部に接続された第１の分圧用ＭＯＳトランジスタを備える。電圧生成回路は、一端が前記第１の分圧用ＭＯＳトランジスタの他端に接続され、他端が接地に接続された第２の分圧用ＭＯＳトランジスタを備える。電圧生成回路は、前記イネーブル信号に応じて、前記第１の分圧用ＭＯＳトランジスタの一端に第１の目標電圧を出力し且つ前記第２の分圧用ＭＯＳトランジスタの一端に第２の目標電圧を出力する補助回路を備える。電圧生成回路は、前記出力部の電圧を前記第１および第２の分圧用ＭＯＳトランジスタで分圧した電圧に基づいて前記出力電圧を前記出力端子に出力する出力回路を備える。

前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記電圧制御回路の出力部に接続され、ゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続されたｐＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続され、ゲートが前記接地に接続されたｐＭＯＳトランジスタである。

又は、前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続され、ゲートが前記電圧制御回路の出力部に接続されたｎＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記接地に接続され、ゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続されたｎＭＯＳトランジスタである。

図１は、第１の実施形態に係る電圧生成回路１００の構成の一例を示す図である。 図２は、第２の実施形態に係る電圧生成回路２００の構成の一例を示す図である。 図３は、第３の実施形態に係る電圧生成回路３００の構成の一例を示す図である。

以下、各実施形態について図面に基づいて説明する。

第１の実施形態

図１は、第１の実施形態に係る電圧生成回路１００の構成の一例を示す図である。

図１に示すように、電圧生成回路１００は、基準電圧端子ＴＶと、セット端子ＴＳと、出力端子ＴＯＵＴと、補助回路１と、電圧制御回路２と、分圧回路３と、出力回路４と、を備える。

基準電圧ＶＲＥＦは、基準電圧端子ＴＶに供給される。この基準電圧ＶＲＥＦは、電圧生成回路１００の外部から与えられる。そして、この基準電圧ＶＲＥＦは、電源電圧以下に設定される。

イネーブル信号ＳＥは、セット端子ＴＳに供給される。

出力電圧ＶＯＵＴは、出力端子ＴＯＵＴから出力される。

補助回路１は、イネーブル信号ＳＥに応じて、第１ノードＮ１に第１の目標電圧を出力し、第２ノードＮ２に第２の目標電圧を出力し、且つ第３ノードＮ３に第３の目標電圧を出力する。

なお、第１の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第１ノードＮ１の電圧と等しい電圧に設定される。また、第２の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第２ノードＮ２の電圧と等しい電圧に設定される。また、第３の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第３ノードＮ３の電圧と等しい電圧に設定される。

ここで、補助回路１は、例えば、図１に示すように、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２と、第３の抵抗素子Ｒ３と、第１の制御ＭＯＳトランジスタＭ１と、第１のトランスミッションゲート（スイッチ素子）Ｇ１と、第２のトランスミッションゲートＧ２と、第３のトランスミッションゲートＧ３と、電流供給遮断用トランスミッションゲートＧＲと、第１のオペアンプＯＰ１と、を備える。

第１の制御ＭＯＳトランジスタＭ１は、一端（ソース）が電源に接続されている。この第１の制御ＭＯＳトランジスタＭ１は、図１の例では、ｐＭＯＳトランジスタであるが、ｎＭＯＳトランジスタであってもよい。

トランスミッションゲートＧＲは、一端が第１の制御ＭＯＳトランジスタＭ１の他端（ドレイン）に接続され、他端がノードＮＲに接続されている。

このトランスミッションゲートＧＲは、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。一方、このトランスミッションゲートＧＲは、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

第１の抵抗素子Ｒ１は、一端がノードＮＲに接続されている。

第２の抵抗素子Ｒ２は、一端が第１の抵抗素子Ｒ１の他端に接続され、他端が（第３の抵抗素子Ｒ３を介して）接地に接続されている。

また、第３の抵抗素子Ｒ３は、第２の抵抗素子Ｒ２の他端と接地との間に接続されている。

なお、第１ないし第３の抵抗素子Ｒ１〜Ｒ３は、例えば、比較的小さい（数百ｋΩ程度）抵抗値を有する（すなわち、回路面積が比較的小さい。）。この第１ないし第３の抵抗素子Ｒ１〜Ｒ３は、例えば、ポリシリコン抵抗で構成される。

第１のオペアンプＯＰ１は、反転入力端子が基準電圧端子ＴＶに接続され、非反転入力端子がノードＮＲに接続されている。

この第１のオペアンプＯＰ１は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして駆動し、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして駆動を止める。この第１のオペアンプＯＰ１は、駆動すると、基準電圧ＶＲＥＦとノードＮＲの電圧とが等しくなるように、第１の制御ＭＯＳトランジスタＭ１のゲート電圧を制御する。

これにより、基準電圧ＶＲＥＦとノードＮＲの電圧とが等しくなるように制御される。

また、電圧制御回路２は、出力部２ａを有し、基準電圧端子ＴＶの電圧と等しくなるように制御した電圧を出力部２ａに出力する。

この電圧制御回路２は、例えば、図１に示すように、第２の制御ＭＯＳトランジスタＭ２と、第２のオペアンプＯＰ２と、を備える。

第２の制御ＭＯＳトランジスタＭ２は、一端（ソース）が電源に接続され、出力部２ａである他端（ドレイン）が第１ノードＮ１に接続されている。この第２の制御ＭＯＳトランジスタＭ２は、図１の例では、ｐＭＯＳトランジスタであるが、ｎＭＯＳトランジスタであってもよい。

分圧回路３は、出力部２ａと接地との間に接続されている。

この分圧回路３は、例えば、図１に示すように、第１の分圧用ＭＯＳトランジスタＤ１と、第２の分圧用ＭＯＳトランジスタＤ２と、第３の分圧用ＭＯＳトランジスタＤ３と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第３のキャパシタＣ３と、を備える。

第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３は、第１ノードＮ１と接地との間に、ゲート絶縁膜リーク電流が流れるように直列に接続されている。

第１の分圧用ＭＯＳトランジスタＤ１は、第１ノードＮ１と第２ノードＮ２との間に接続されている。

図１の例では、この第１の分圧用ＭＯＳトランジスタＤ１は、ソース、ドレイン、及びバッグゲートが第１ノードＮ１（電圧制御回路２の出力部２ａ）に接続され、ゲートが第２ノードＮ２に接続されたｐＭＯＳトランジスタである。

また、第２の分圧用ＭＯＳトランジスタＤ２は、第２ノードＮ２と接地との間（図１の例では、特に、第２ノードＮ２と第３ノードＮ３との間）に接続されている。

図１の例では、この第２の分圧用ＭＯＳトランジスタＤ２は、ソース、ドレイン、及びバッグゲートが第２ノードＮ２に接続され、ゲートが第３のノードＮ３に接続されたｐＭＯＳトランジスタである。

また、第３の分圧用ＭＯＳトランジスタＤ３は、第２の分圧用ＭＯＳトランジスタＤ２のゲートに接続された第３ノードＮ３と接地との間に接続されている。

図１の例では、この第３の分圧用ＭＯＳトランジスタＤ３は、ソース、ドレイン、及びバッグゲートが第３ノードＮ３に接続され、ゲートが接地に接続されたｐＭＯＳトランジスタである。

ここで、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３は、数ｎｍ程度の薄膜のゲート絶縁膜を有する薄膜ＭＯＳＦＥＴである。この第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３は、ゲートとバックゲートとの間に所定の電圧が印加されると、ゲート絶縁膜を抜けて流れるゲート絶縁膜リーク電流が流れる。このゲート絶縁膜リーク電流は非常に小さく（例えば、数ｎＡ程度）、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３は、高抵抗（例えば、数十ＭΩ程度）な抵抗素子として機能する。

すなわち、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３の抵抗値は、第１ないし第３の抵抗素子Ｒ１〜Ｒ３の抵抗値よりも、大きくなる。

なお、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３の抵抗比は、例えば、第１ないし第３の抵抗素子Ｒ１〜Ｒ３の抵抗比と同じになるように設定されている。

また、既述のように、第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３は、図１の例では、ｐＭＯＳトランジスタである。

また、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３の素子面積は、同様の抵抗値を有するポリシリコン抵抗よりも小さくなる（面積比で約1/50程度になる）。

また、既述のように、図１の例では、第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３は、ソース、ドレイン、及びバッグゲートが共通の一端に接続され、ゲートが他端に接続されたｐＭＯＳトランジスタである。

しかし、第１の分圧用ＭＯＳトランジスタＤ１が、ソース、ドレイン、及びバッグゲートが第２ノードＮ２に接続され、ゲートが第１ノードＮ１（電圧制御回路２の出力部２ａ）に接続されたｎＭＯＳトランジスタであり、第２の分圧用ＭＯＳトランジスタＤ２が、ソース、ドレイン、及びバッグゲートが第３ノードＮ３に接続され、ゲートが第２ノードＮ２に接続されたｎＭＯＳトランジスタであり、且つ第３の分圧用ＭＯＳトランジスタＤ３が、ソース、ドレイン、及びバッグゲートが接地に接続され、ゲートが第３ノードＮ３に接続されたｎＭＯＳトランジスタであってもよい。

なお、既述の第２の制御ＭＯＳトランジスタＭ２や第1から第3のトランスミッションゲートＧ１〜Ｇ３や第3のオペアンプＯＰ３には、ゲートリーク電流の対策として、例えば、上記第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３よりも、ゲート絶縁膜の膜厚が厚い厚膜MOSFETが選択される。

出力回路４は、出力部２ａの電圧を第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３で分圧した分圧電圧に基づいて出力電圧ＶＯＵＴを出力端子ＴＯＵＴに出力する。

この出力回路４は、例えば、図１に示すように、出力オペアンプＯＰ３と、出力キャパシタＣＯと、を備える。
また、図１に示すように、第２のオペアンプＯＰ２は、反転入力端子が基準電圧端子ＴＶに接続され、非反転入力端子が第１ノードＮ１に接続されている。

この第２のオペアンプＯＰ２は、基準電圧ＶＲＥＦと第１ノードＮ１の電圧とが等しくなるように、第２の制御ＭＯＳトランジスタＭ２のゲート電圧を制御する。

第１のトランスミッションゲートＧ１は、一端がトランスミッションゲートＧＲの他端に接続され、他端が第１ノードＮ１に接続されている。

この第１のトランスミッションゲートＧ１は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この第１のトランスミッションゲートＧ１は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。
また、第２のトランスミッションゲートＧ２は、一端が第１の抵抗素子Ｒ１の他端に接続され、他端が第２ノードＮ２に接続されている。

この第２のトランスミッションゲートＧ２は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この第２のトランスミッションゲートＧ２は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

また、第３のトランスミッションゲートＧ３は、一端が第２の抵抗素子Ｒ２の他端に接続され、他端が第３ノードＮ３に接続されている。

この第３のトランスミッションゲートＧ３は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。

一方、この第３のトランスミッションゲートＧ３は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

なお、これらの第１から第３のトランスミッションゲートＧ１〜Ｇ３、及び、トランスミッションゲートＧＲは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが並列に接続されたスイッチ素子である。

また、第１のキャパシタＣ１は、第１ノードＮ１と接地との間に接続されている。第２のキャパシタＣ２は、第２ノードＮ２と接地との間に接続されている。第３のキャパシタＣ３は、第３ノードＮ３と接地との間に接続されている。

また、出力キャパシタＣＯは、出力端子ＴＯＵＴと接地との間に接続されている。

出力オペアンプＯＰ３は、例えば、図１に示すように、反転入力端子と出力とが接続され、非反転入力端子が第２ノードＮ２に接続され、出力が出力端子ＴＯＵＴに接続されている。この出力オペアンプＯＰ３は、第２ノードＮ２の電圧に応じて、出力端子ＴＯＵＴに出力電圧ＶＯＵＴを出力する。

なお、この出力オペアンプＯＰ３は、非反転入力端子が、第２ノードＮ２の代わりに、例えば、第３ノードＮ３に接続されていてもよい。この場合、出力オペアンプＯＰ３は、第３ノードＮ３の電圧に応じて、出力端子ＴＯＵＴに出力電圧ＶＯＵＴを出力する。

すなわち、電圧生成回路１００は、基準電圧ＶＲＥＦを第１、第２、第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３により分圧した電圧に基づいて出力電圧ＶＯＵＴを出力する。

ここで、以上のような構成を有する電圧生成回路１００の動作特性について説明する。以下では、特に、基準電圧ＶＲＥＦが変化したときの電圧生成回路１００の動作特性に注目して説明する。

例えば、基準電圧ＶＲＥＦが立ち上がり始めると、電圧生成回路１００の第２のオペアンプＯＰ２は、基準電圧ＶＲＥＦと第１ノードＮ１の電圧とが等しくなるように、第２の制御ＭＯＳトランジスタＭ２のゲート電圧を制御する。

しかし、既述のように、電圧生成回路１００の第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３のゲート絶縁膜リーク電流は非常に小さい。すなわち、第１ないし第３のキャパシタＣ１〜Ｃ３を充電する電流が小さい。

このため、ゲート絶縁膜リーク電流のみによる充電では、基準電圧ＶＲＥＦが立ち上がってから、第１ないし第３ノードＮ１〜Ｎ３の電圧（第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３による分圧電圧）が安定するまでに長い時間を要する。

ここで、電圧生成回路１００において、イネーブル信号ＳＥがＬｏｗレベル信号の場合にトランスミッションゲートＧＲがオンする。

これにより、第１の制御ＭＯＳトランジスタＭ１の他端（ドレイン）とノードＮＲとの間が導通する。

さらに、電圧生成回路１００において、イネーブル信号ＳＥがＬｏｗレベル信号の場合に第１のオペアンプＯＰ１が駆動する。

これにより、第１のオペアンプＯＰ１は、基準電圧ＶＲＥＦとノードＮＲの電圧とが等しくなるように、第１の制御ＭＯＳトランジスタＭ１のゲート電圧を制御する。

ここで、第１ないし第３の抵抗素子Ｒ１〜Ｒ３は、既述のように、小さい抵抗値を有するため、大きな電流が流れる。これにより、比較的速くノードＮＲの電圧が基準電圧ＶＲＥＦと等しくなる。
すなわち、第１の抵抗素子Ｒ１の他端の電圧は、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２及び第３の抵抗素子Ｒ３の合成抵抗とを用いて、基準電圧ＶＲＥＦを分圧した電圧になる。さらに、第２の抵抗素子Ｒ２の他端の電圧は、第１の抵抗素子Ｒ１及び第２の抵抗素子Ｒ２の合成抵抗と、第３の抵抗素子Ｒ３とを用いて、基準電圧ＶＲＥＦを分圧した電圧になる。

さらに、電圧生成回路１００において、既述のイネーブル信号ＳＥがＬｏｗレベル信号の場合に第１ないし第３のトランスミッションゲートＧ１〜Ｇ３がオンする。

これにより、ノードＮＲと第１ノードＮ１とが導通し、第１の抵抗素子Ｒ１の他端と第２ノードＮ２とが導通し、第２の抵抗素子Ｒ２の他端と第３ノードＮ３とが導通する。したがって、第１ないし第３のキャパシタＣ１〜Ｃ３を充電する電流が増加することになる。

すなわち、第１ないし第３ノードＮ１〜Ｎ３の電圧（第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３による分圧電圧）が、より速くそれぞれの所定の分圧電圧（第１ないし第３の目標電圧）に到達することになる。

このように、第１から第３の抵抗素子Ｒ１〜Ｒ３を流れる電流を充電電流に追加することで、基準電圧ＶＲＥＦが立ち上がってから、第１ないし第３ノードＮ１〜Ｎ３の電圧（第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３による分圧電圧）が安定するまでに時間を短くすることができる。

その後、電圧生成回路１００において、イネーブル信号ＳＥがＬｏｗレベル信号になってから規定期間の経過後、イネーブル信号がＨｉｇｈレベル信号になった段階で、第１のオペアンプＯＰ１が動作を停止する。さらに、イネーブル信号の供給が停止されることで、トランスミッションゲートＧＲ、第１のトランスミッションゲートＧ１、および第２のトランスミッションゲートＧ２がオフして、第１ないし第３の抵抗素子Ｒ１〜Ｒ３に流れる電流が遮断される。

なお、上記規定期間は、例えば、イネーブル信号ＳＥがセット端子ＴＳに供給されてからノードＮＲの電圧が基準電圧ＶＲＥＦに達する（第１ないし第３の分圧用ＭＯＳトランジスタＤ１〜Ｄ３による分圧電圧が安定する、すなわち、出力電圧ＶＯＵＴが安定する）までの期間である。

これにより、出力電圧ＶＯＵＴが安定した後、第１のオペアンプＯＰ１および第１ないし第３の抵抗素子Ｒ１〜Ｒ３の消費電流を低減することができる。

さらに、出力電圧ＶＯＵＴが安定した後、第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３は、ゲート絶縁膜リーク電流が流れるが、このリーク電流は、第１ないし第３の抵抗素子Ｒ１〜Ｒ３に流れる電流よりも十分小さい。
すなわち、電圧生成回路１００は、消費電流を低減することができる。

ここで、例えば、ポリシリコン抵抗で素子面積が過大とならない範囲でできる実用上の抵抗値の上限は、数MΩ〜１０MΩオーダー位である。この場合、1V電源で10MΩのポリシリコン抵抗を用いた分圧回路の消費電流は、0.1uA以上になる。

以上のように、電圧生成回路１００は、電源電圧と基準電圧ＶＲＥＦが印加された後に、イネーブル信号ＳＥに応じて補助回路１で速やかに生成した目標電圧を第１ないし第３ノードN1〜N3に供給した後、補助回路１を停止させる。これにより、補助回路１の消費電流を抑えた動作でありながら、分圧回路２の分圧電圧が安定する時間を短くすることができる。すなわち、電圧生成回路１００において、分圧電圧に基づいた出力電圧の収束時間を短くすることができる。

特に、本実施形態では、分圧回路２に薄膜ゲートのMOSFET（第１ないし第３の分圧用ＭＯＳトランジスタＤ１、Ｄ２、Ｄ３）を用いることで、分圧回路２の消費電流を、数nAオーダーに低減することができる。さらに、この薄膜ゲートのMOSFETは、ポリシリコン抵抗よりも小さい回路面積で大きな抵抗値を得ることができるため、回路面積を削減することができる。

以上のように、本第１の実施形態に係る電圧生成回路によれば、回路面積を削減しつつ、消費電流を低減するとともに出力電圧の収束時間を短縮することができる。

第２の実施形態

図２は、第２の実施形態に係る電圧生成回路２００の構成の一例を示す図である。なお、この図２において、図１と同じ符号は、第２の実施形態と同様の構成を示す。

図２に示すように、電圧生成回路２００は、トリミング端子ＴＲ１、ＴＲ２と、基準電圧端子ＴＶと、セット端子ＴＳと、出力端子ＴＯＵＴと、補助回路１と、電圧制御回路２と、分圧回路３と、出力回路４と、トリミング回路５と、を備える。

すなわち、図２に示す第２の実施形態に係る電圧生成回路２００は、図１に示す電圧生成回路１００と比較して、トリミング端子ＴＲ１、ＴＲ２と、トリミング回路５と、をさらに備えている。

トリミング回路５は、第２、第３ノードＮ２、Ｎ３に流れる電流をトリミングする。

このトリミング回路５は、例えば、図２に示すように、インバータＩＡ、ＩＢと、トリミング用ＭＯＳトランジスタＤＡ、ＤＢと、を備える。

ここで、トリミング端子ＴＲ１、ＴＲ２は、トリミング信号ＶＴＲＩＭ１、ＶＴＲＩＭ２が供給される。なお、トリミング信号ＶＴＲＩＭ１、ＶＴＲＩＭ２は、Ｈｉｇｈレベル）と、Ｌｏｗレベルとの、２値の信号である。

また、インバータＩＡ、ＩＢは、トリミング端子ＴＲ１、ＴＲ２に入力が接続されている。なお、このインバータＩＡ、ＩＢに印加される電圧は、例えば、電源電圧、基準電圧等である。

トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、図２の例では、第３ノードＮ３と、インバータＩＡ、ＩＢの出力との間に接続されている。

なお、トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、第２ノードＮ２と、インバータＩＡ、ＩＢの出力との間に接続されていてもよい。

トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、図２の例では、ソース、ドレイン、及びバッグゲートが第３ノードＮ３に接続され、ゲートがインバータＩＡ、ＩＢの出力に接続されたｐＭＯＳトランジスタである。

なお、トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、ソース、ドレイン、及びバッグゲートがインバータＩＡ、ＩＢの出力に接続され、ゲートが第３ノードＮ３に接続されたｎＭＯＳトランジスタであってもよい。

また、トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、ソース、ドレイン、及びバッグゲートが第２ノードＮ２に接続され、ゲートがインバータＩＡ、ＩＢの出力に接続されたｐＭＯＳトランジスタであってもよい。

また、トリミング用ＭＯＳトランジスタＤＡ、ＤＢは、ソース、ドレイン、及びバッグゲートがインバータＩＡ、ＩＢの出力に接続され、ゲートが第２ノードＮ２に接続されたｎＭＯＳトランジスタであってもよい。

この電圧生成回路２００のその他の構成は、図１に示す第１の実施形態に係る電圧生成回路１００と同様である。

ここで、以上のような構成を有する電圧生成回路２００の動作特性について説明する。

例えば、トリミング信号ＶＴＲＩＭ１が、 Ｌｏｗレベルの場合には、インバータＩＡの出力がＨｉｇｈレベル（例えば、電源電圧）になるため、トリミング用ＭＯＳトランジスタＤＡを介して、第３ノードＮ３に電流が流れこむ。

一方、トリミング信号ＶＴＲＩＭ１が、Ｈｉｇｈレベルの場合には、インバータＩＡの出力がＬｏｗレベル（接地）になるため、第３の分圧用ＭＯＳトランジスタＤ３にながれていた電流の一部が、トリミング用ＭＯＳトランジスタＤＡを介して、接地に流れる。

なお、他のトリミング信号ＶＴＲＩＭ２に関しても同様の動作である。

このように、本実施形態では、第２の分圧用ＭＯＳトランジスタＤ２から第３の分圧用ＭＯＳトランジスタＤ３に流れる電流の一部を、トリミング用ＭＯＳトランジスタＤＡ、ＤＢなどのゲート絶縁膜リーク電流として迂回させる。これにより、第１ないし第３ノードＮ１〜Ｎ３の電圧が調整されることとなり、結果として、出力電圧ＶＯＵＴを調整することが可能になる。

この電圧生成回路２００のその他の構成および動作は、図１に示す第１の実施形態に係る電圧生成回路１００と同様である。

すなわち、本第２の実施形態に係る電圧生成回路によれば、回路面積を削減しつつ、消費電流を低減するとともに出力電圧の収束時間を短縮することができる。

第３の実施形態

図３は、第３の実施形態に係る電圧生成回路３００の構成の一例を示す図である。なお、この図３において、図１と同じ符号は、第３の実施形態と同様の構成を示す。

図３に示すように、電圧生成回路３００は、補助回路１と、電圧制御回路２と、分圧回路３と、出力回路４と、基準電圧端子ＴＶと、セット端子ＴＳと、出力端子ＴＯＵＴと、を備える。

補助回路１は、イネーブル信号ＳＥに応じて、第１ノードＮ１に第１の目標電圧を出力し、第２ノードＮ２に第２の目標電圧を出力し、第３ノードＮ３に第３の目標電圧を出力し、出力電圧生成ノードＮＸに第４の目標電圧を出力し、出力電圧生成ノードＮＹに第５の目標電圧を出力する。

なお、第１の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第１ノードＮ１の電圧と等しい電圧に設定される。また、第２の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第２ノードＮ２の電圧と等しい電圧に設定される。また、第３の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの第３ノードＮ３の電圧と等しい電圧に設定される。また、第４の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの出力電圧生成ノードＮＸの電圧と等しい電圧に設定される。また、第５の目標電圧は、例えば、出力電圧ＶＯＵＴが定常状態であるときの出力電圧生成ノードＮＹの電圧と等しい電圧に設定される。

ここで、補助回路１は、例えば、図３に示すように、第１〜第３の抵抗素子Ｒ１〜Ｒ３と、第１の制御ＭＯＳトランジスタＭ１と、第１〜第３のトランスミッションゲートＧ１〜Ｇ３と、電流供給遮断用トランスミッションゲートＧＲと、第１のオペアンプＯＰ１と、出力電圧生成用トランスミッションゲートＧＸ、ＧＹと、を備える。すなわち、図３に示す補助回路１は、図１に示す構成と比較して、第４、第５の抵抗素子Ｒ４、Ｒ５と、出力電圧生成用トランスミッションゲートＧＸ、ＧＹと、をさらに備えている。

第１の抵抗素子Ｒ１は、一端がノードＮＲに接続されている。

第２の抵抗素子Ｒ２は、一端が第１の抵抗素子Ｒ１の他端に接続されている。

第３の抵抗素子Ｒ３は、一端が第２の抵抗素子Ｒ２の他端に接続され、他端が接地に（第４、第５の抵抗素子Ｒ４、Ｒ５を介して）接続されている。

第４の抵抗素子Ｒ４は、一端が第３の抵抗素子Ｒ３の他端に接続されている。

第５の抵抗素子Ｒ５は、一端が第４の抵抗素子Ｒ４の他端に接続され、他端が接地に接続されている。

第１のトランスミッションゲートＧ１は、一端がトランスミッションゲートＧＲの他端に接続され、他端が第１ノードＮ１に接続されている。

この第１のトランスミッションゲートＧ１は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この第１のトランスミッションゲートＧ１は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。
また、第２のトランスミッションゲートＧ２は、一端が第２の抵抗素子Ｒ２の他端に接続され、他端が第２ノードＮ２に接続されている。

この第２のトランスミッションゲートＧ２は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この第２のトランスミッションゲートＧ２は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

また、第３のトランスミッションゲートＧ３は、一端が第４の抵抗素子Ｒ４の他端に接続され、他端が第３ノードＮ３に接続されている。

この第３のトランスミッションゲートＧ３は、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。

一方、この第３のトランスミッションゲートＧ３は、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

電圧制御回路２は、出力部２ａ、２ｂを有し、基準電圧端子ＴＶの電圧と等しくなるように制御した電圧を出力部２ａ、２ｂに出力する。

この電圧制御回路２は、例えば、図３に示すように、第２、第３の制御ＭＯＳトランジスタＭ２、Ｍ３と、第２のオペアンプＯＰ２と、を備える。

第３の制御ＭＯＳトランジスタＭ３は、一端（ソース）が電源に接続され、出力部２ｂである他端（ドレイン）が出力電圧生成ノードＮＸに接続され、ゲートが第２の制御ＭＯＳトランジスタのゲートに接続されている。この第３の制御ＭＯＳトランジスタＭ３は、第２の制御ＭＯＳトランジスタＭ２と同じ導電型である（図３では、ｐＭＯＳトランジスタである）。

したがって、第２のオペアンプＯＰ２が駆動すると、第３の制御ＭＯＳトランジスタＭ３の他端（出力電圧生成ノードＮＸ）の電圧は、基準電圧ＶＲＥＦと等しくなるように制御される。

分圧回路３は、出力部２ｂと接地との間に接続されている。

この分圧回路３は、例えば、図３に示すように、第１〜第５の分圧用ＭＯＳトランジスタＤ１〜Ｄ５と、第１のキャパシタＣ１と、出力電圧生成用ＭＯＳトランジスタＤＸ、ＤＹと、キャパシタＣＸと、を備える。なお、図３に示す分圧回路３は、図１に示す構成と比較して、第２、第３のキャパシタＣ２、Ｃ３が省略されている。

出力電圧生成用ＭＯＳトランジスタＤＸ、ＤＹは、出力電圧生成ノードＮＸ（出力部２ｂ）と接地との間に、ゲート絶縁膜リーク電流が流れるように直列に接続されている。

例えば、図３に示すように、出力電圧生成用ＭＯＳトランジスタＤＸは、ソース、ドレイン、及びバッグゲートが出力電圧生成ノードＮＸに接続され、ゲートが出力電圧生成ノードＮＹに接続されたｐＭＯＳトランジスタである。また、出力電圧生成用ＭＯＳトランジスタＤＹは、ソース、ドレイン、及びバッグゲートが出力電圧生成ノードＮＹに接続され、ゲートが接地に接続されたｐＭＯＳトランジスタである。

なお、出力電圧生成用ＭＯＳトランジスタＤＸは、ソース、ドレイン、及びバッグゲートが出力電圧生成ノードＮＹに接続され、ゲートが出力電圧生成ノードＮＸに接続されたｎＭＯＳトランジスタであり、出力電圧生成用ＭＯＳトランジスタＤＸは、ソース、ドレイン、及びバッグゲートが接地に接続され、ゲートが出力電圧生成ノードＮＹに接続されたｎＭＯＳトランジスタであってもよい。

出力電圧生成用トランスミッションゲートＧＸは、一端が第１の抵抗素子Ｒ１の他端に接続され、他端が出力電圧生成ノードＮＸに接続され、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンする。

この出力電圧生成用トランスミッションゲートＧＸは、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この出力電圧生成用トランスミッションゲートＧＸは、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

出力電圧生成用トランスミッションゲートＧＹは、一端が第３の抵抗素子Ｒ３の他端に接続され、他端が出力電圧生成ノードＮＹに接続され、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンする。

この出力電圧生成用トランスミッションゲートＧＹは、イネーブル信号ＳＥがＬｏｗレベル信号の場合にオンして、一端と他端との間を導通する。
一方、この出力電圧生成用トランスミッションゲートＧＹは、イネーブル信号ＳＥがＨｉｇｈレベル信号の場合にオフして、一端と他端との間を遮断する。

また、キャパシタＣＸは、出力電圧生成ノードＮＸと接地との間に接続されている。

また、出力回路４は、第２の出力部２ｂ（出力電圧生成ノードＮＸ）の電圧に基づいて出力電圧ＶＯＵＴを出力端子ＴＯＵＴに出力する。

この出力回路４は、例えば、図３に示すように、出力オペアンプＯＰ３と、出力キャパシタＣＯと、を備える。

出力オペアンプＯＰ３は、例えば、図３に示すように、反転入力端子と出力とが接続され、非反転入力端子が出力電圧生成ノードＮＸに接続され、出力が出力端子ＴＯＵＴに接続されている。この出力オペアンプＯＰ３は、出力電圧生成ノードＮＸの電圧に応じて、出力端子ＴＯＵＴに出力電圧ＶＯＵＴを出力する。

なお、この出力オペアンプＯＰ３は、非反転入力端子が、出力電圧生成ノードＮＸの代わりに、例えば、出力電圧生成ノードＮＹに接続されていてもよい。この場合、出力オペアンプＯＰ３は、出力電圧生成ノードＮＹの電圧に応じて、出力端子ＴＯＵＴに出力電圧ＶＯＵＴを出力する。
すなわち、電圧生成回路３００は、出力電圧生成ノードＮＸ、ＮＹの電圧に基づいて出力電圧ＶＯＵＴを出力する。

ここで、予め設定された基準電圧に対して、直列に接続された電圧分割のＭＯＳトランジスタの数が多くなると、ＭＯＳトランジスタのVgsが小さくなる。そして、ＭＯＳトランジスタのVgsが小さい（０．４Ｖ未満）場合、既述のゲート絶縁膜リーク電流は、十分な大きさを得ることができず、ＭＯＳトランジスタによる電圧分割が難しくなると考えられる。

そこで、本実施形態では、第１ないし第３の分圧用ＭＯＳトランジスタＭ１〜Ｍ３とは別に設けられた出力電圧生成用ＭＯＳトランジスタＤＸ、ＤＹで電圧分割する。これにより、例えば、Vgs≧0.4Vでゲート絶縁膜リーク電流を用いつつ、電圧差が0.4Vよりも小さい分圧を行ことができる。

特に、第２、第３の制御ＭＯＳトランジスタＭ２、Ｍ３に流れる電流比、ＭＯＳトランジスタのサイズの比、ＭＯＳトランジスタの直列段数等を調整することで、必要な電圧を得ることができる。
この電圧生成回路３００のその他の構成および動作特性は、図１に示す第１の実施形態に係る電圧生成回路１００と同様である。

すなわち、本第３の実施形態に係る電圧生成回路によれば、回路面積を削減しつつ、消費電流を低減するとともに出力電圧の収束時間を短縮することができる。

なお、本第３の実施形態に係る電圧生成回路に、第２の実施形態のゲート絶縁膜リーク電流を迂回させる構成（トリミング回路）を適用してもよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００、２００、３００ 電圧生成回路
１ 補助回路
２ 電圧制御回路
３ 分圧回路
４ 出力回路
５ トリミング回路
ＴＶ 基準電圧端子
ＴＳ セット端子
ＴＯＵＴ 出力端子
Ｒ１ 第１の抵抗素子
Ｒ２ 第２の抵抗素子
Ｒ３ 第３の抵抗素子
Ｍ１ 第１の制御ＭＯＳトランジスタ
Ｍ２ 第２の制御ＭＯＳトランジスタ
Ｇ１ 第１のトランスミッションゲート
Ｇ２ 第２のトランスミッションゲート
Ｇ３ 第３のトランスミッションゲート
ＧＲ トランスミッションゲート
ＯＰ１ 第１のオペアンプ
ＯＰ２ 第２のオペアンプ
ＯＰ３ 出力オペアンプ
Ｄ１ 第１の分圧用ＭＯＳトランジスタ
Ｄ２ 第２の分圧用ＭＯＳトランジスタ
Ｄ３ 第３の分圧用ＭＯＳトランジスタ
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
ＣＯ 出力キャパシタ

Claims (14)

1. 基準電圧が供給される基準電圧端子と、
   イネーブル信号が供給されるセット端子と、
   出力電圧が出力される出力端子と、
   出力部を有し、前記基準電圧端子の電圧と等しくなるように制御した電圧を前記出力部に出力する電圧制御回路と、
   一端が前記出力部に接続された第１の分圧用ＭＯＳトランジスタと、
   一端が前記第１の分圧用ＭＯＳトランジスタの他端に接続され、他端が接地に接続された第２の分圧用ＭＯＳトランジスタと、
   前記イネーブル信号に応じて、前記第１の分圧用ＭＯＳトランジスタの一端に第１の目標電圧を出力し且つ前記第２の分圧用ＭＯＳトランジスタの一端に第２の目標電圧を出力する補助回路と、
   前記出力部の電圧を前記第１および第２の分圧用ＭＯＳトランジスタで分圧した電圧に基づいて前記出力電圧を前記出力端子に出力する出力回路と、を備え、
   前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記電圧制御回路の出力部に接続され、ゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続されたｐＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続され、ゲートが前記接地に接続されたｐＭＯＳトランジスタであり、又は、
   前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続され、ゲートが前記電圧制御回路の出力部に接続されたｎＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記接地に接続され、ゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続されたｎＭＯＳトランジスタであることを特徴とする電圧生成回路。
2. 前記補助回路は、
   一端が電源に接続された第１の制御ＭＯＳトランジスタと、
   一端が前記第１の制御ＭＯＳトランジスタの他端に接続された第１のスイッチ素子と、
   一端が前記第１のスイッチ素子の他端に接続された第１の抵抗素子と、
   一端が前記第１の抵抗素子の他端に接続され、他端が接地に接続された第２の抵抗素子と、
   前記イネーブル信号に応じて駆動し、前記基準電圧と前記第１のスイッチ素子の他端の電圧とが等しくなるように、前記第１の制御ＭＯＳトランジスタのゲート電圧を制御する第１のオペアンプと、
   一端が前記第１のスイッチ素子の他端に接続され、他端が前記第２の制御ＭＯＳトランジスタの他端に接続され、前記イネーブル信号に応じてオンする第２のスイッチ素子と、
   一端が前記第１の抵抗素子の他端に接続され、他端が前記第１の分圧用ＭＯＳトランジスタの他端に接続され、前記イネーブル信号に応じてオンする第３のスイッチ素子と、を備え、
   前記電圧制御回路は、
   一端が前記電源に接続された第２の制御ＭＯＳトランジスタと、
   前記基準電圧と前記第２の制御ＭＯＳトランジスタの他端の電圧とが等しくなるように、前記第２の制御ＭＯＳトランジスタのゲート電圧を制御する第２のオペアンプと、を備えることを特徴とする請求項１に記載の電圧生成回路。
3. 前記イネーブル信号に応じて、前記第１のオペアンプが駆動するとともに、前記第１のスイッチ素子、前記第２のスイッチ素子、および前記第３のスイッチ素子がオンし、
   規定期間の経過後、前記第１のオペアンプの動作が停止するとともに、前記第１のスイッチ素子、前記第２のスイッチ素子、および前記第３のスイッチ素子がオフすることを特徴とする請求項２に記載の電圧生成回路。
4. 前記規定期間は、前記イネーブル信号が前記セット端子に供給されてから前記第１のスイッチ素子の他端の電圧が前記基準電圧に達するまでの期間であることを特徴とする請求項３に記載の電圧生成回路。
5. 基準電圧が供給される基準電圧端子と、
   イネーブル信号が供給されるセット端子と、
   出力電圧が出力される出力端子と、
   第１および第２の出力部を有し、前記基準電圧端子の電圧と等しくなるように制御した電圧を前記第１および第２の出力部に出力する電圧制御回路と、
   一端が前記第１の出力部に接続された第１の分圧用ＭＯＳトランジスタと、
   一端が前記第１の分圧用ＭＯＳトランジスタの他端に接続され、他端が接地に接続された第２の分圧用ＭＯＳトランジスタと、
   一端が前記第２の出力部に接続され、他端が前記接地に接続された出力電圧生成用ＭＯＳトランジスタと、
   前記イネーブル信号に応じて、前記第１の分圧用ＭＯＳトランジスタの一端に第１の目標電圧を出力し、前記第２の分圧用ＭＯＳトランジスタの一端に第２の目標電圧を出力し、且つ、出力電圧生成用ＭＯＳトランジスタの一端に第３の目標電圧を出力する補助回路と、
   前記出力電圧生成用ＭＯＳトランジスタの一端の電圧に基づいて前記出力電圧を前記出力端子に出力する出力回路と、を備え、
   前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第１の出力部に接続され、ゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続されたｐＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続され、ゲートが前記接地に接続されたｐＭＯＳトランジスタであり、又は、前記第１の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第２の分圧用ＭＯＳトランジスタの一端に接続され、ゲートが前記第１の出力部に接続されたｎＭＯＳトランジスタであり、且つ、前記第２の分圧用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記接地に接続され、ゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続されたｎＭＯＳトランジスタであり、
   前記出力電圧生成用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第２の出力部に接続され、ゲートが前記接地に接続されたｐＭＯＳトランジスタ、又は、ソース、ドレイン、及びバッグゲートが前記接地に接続され、ゲートが前記第２の出力部に接続されたｎＭＯＳトランジスタであることを特徴とする電圧生成回路。
6. 前記補助回路は、
   一端が電源に接続された第１の制御ＭＯＳトランジスタと、
   一端が前記第１の制御ＭＯＳトランジスタの他端に接続された第１のスイッチ素子と、
   一端が前記第１のスイッチ素子の他端に接続された第１の抵抗素子と、
   一端が前記第１の抵抗素子の他端に接続された第２の抵抗素子と、
   一端が前記第２の抵抗素子の他端に接続され、他端が接地に接続された第３の抵抗素子と、
   前記イネーブル信号に応じて駆動し、前記基準電圧と前記第１のスイッチ素子の他端の電圧とが等しくなるように、前記第１の制御ＭＯＳトランジスタのゲート電圧を制御する第１のオペアンプと、
   一端が前記第１のスイッチ素子の他端に接続され、他端が前記第１の出力部に接続され、前記イネーブル信号に応じてオンする第２のスイッチ素子と、
   一端が前記第２の抵抗素子の他端に接続され、他端が前記第１の分圧用ＭＯＳトランジスタの他端に接続され、前記イネーブル信号に応じてオンする第３のスイッチ素子と、
   一端が前記第１の抵抗素子の他端に接続され、他端が前記第２の出力部に接続され、前記イネーブル信号に応じてオンする第４のスイッチ素子と、を備え、
   前記電圧制御回路は、
   一端が電源に接続された第２の制御ＭＯＳトランジスタと、
   前記基準電圧と前記第２の制御ＭＯＳトランジスタの他端の電圧とが等しくなるように、前記第２の制御ＭＯＳトランジスタのゲート電圧を制御する第２のオペアンプと、
   一端が電源に接続され、ゲートが前記第２の制御ＭＯＳトランジスタのゲートに接続された第３の制御ＭＯＳトランジスタと、を備えることを特徴とする請求項５に記載の電圧生成回路。
7. トリミング信号が供給されるトリミング端子と、
   前記第１の分圧用ＭＯＳトランジスタの他端に流れる電流をトリミングするトリミング回路をさらに備えることを特徴とする請求項１又は５に記載の電圧生成回路。
8. 前記トリミング回路は、
   前記トリミング端子に入力が接続されたインバータと、
   前記第１の分圧用ＭＯＳトランジスタの他端と前記インバータの出力との間に、接続されたトリミング用ＭＯＳトランジスタと、を備え、
   前記トリミング用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続され、ゲートが前記インバータの出力に接続されたｐＭＯＳトランジスタであり、又は、
   前記トリミング用ＭＯＳトランジスタが、ソース、ドレイン、及びバッグゲートが前記インバータの出力に接続され、ゲートが前記第１の分圧用ＭＯＳトランジスタの他端に接続されたｎＭＯＳトランジスタであることを特徴とする請求項７に記載の電圧生成回路。
9. 基準電圧に応じた第１の所定の電圧を出力する電圧制御回路と、
   前記基準電圧を分圧し、少なくとも第１及び第２の目標電圧を出力する補助回路と、
   前記第１及び前記第２の目標電圧に応じた電圧を保持し、分圧電圧を出力する分圧回路と、
   前記分圧電圧に応じて、出力電圧を出力する出力回路と、
   を有する電圧生成回路。
10. 前記補助回路はイネーブル信号に応じて動作する、
    ことを特徴とする請求項９に記載の電圧生成回路。
11. 前記分圧回路は、前記第１の所定の電圧を用いて第１のリーク電流を発生させる、
    ことを特徴とする請求項９に記載の電圧生成回路。
12. 前記第１のリーク電流の電流値を増減可能なトリミング回路を有する、
    請求項１１に記載の電圧生成回路。
13. 前記電圧制御回路は、さらに基準電圧に応じた第２の所定の電圧を出力し、
    前記分圧回路は、さらに前記第２の所定の電圧用いて第２のリーク電流を発生させる
    ことを特徴とする請求項１１に記載の電圧生成回路。
14. 前記電圧制御回路は、前記基準電圧に等しくなるように前記第１及び前記第２の所定の電圧を出力し、
    前記出力回路は、前記分圧電圧に等しくなるように前記出力電圧を出力する
    ことを特徴とする請求項１３に記載の電圧生成回路。

Images