KR20190071590A

KR20190071590A - 전류 생성 회로

Info

Publication number: KR20190071590A
Application number: KR1020180154570A
Authority: KR
Inventors: 마사카즈 스기우라; 아츠시 이가라시; 나오 오츠카
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2017-12-14
Filing date: 2018-12-04
Publication date: 2019-06-24
Also published as: CN109960309A; TWI801452B; JP2019106094A; US20190187739A1; US10503197B2; CN109960309B; JP6956619B2; TW201931045A; KR102483031B1

Abstract

전류 생성 회로는, 제 1 트랜지스터와, 제 1 트랜지스터의 소스 또는 드레인에 접속된 제 1 저항을 구비하고, 제 1 트랜지스터의 소스 전압 또는 드레인 전압과 제 1 저항의 저항값에 기초하는 제 1 전류를 출력하는 전류원 회로와, 전압 입력 단자와, 제 2 트랜지스터와, 제 2 트랜지스터의 소스에 접속되고, 게이트에 전압 입력 단자의 전압이 입력되는 제 3 트랜지스터를 구비하고, 제 2 트랜지스터의 소스 전압과 제 3 트랜지스터의 저항값에 기초하는 제 2 전류를 출력하는 전류 제어 회로와, 제 1 저항과 동일한 종류의 저항체로 구성한 제 2 저항과, 제 2 저항과 직렬로 접속되고, 게이트와 드레인이 단락된 제 4 트랜지스터를 구비하고, 제 1 전류와 제 2 전류가 흐름으로써 전압 입력 단자에 입력되는 제어 전압을 발생시키는 임피던스 회로를 구비한다.

Description

전류 생성 회로{CURRENT GENERATING CIRCUIT}

본 발명은, 전류 생성 회로에 관한 것이다.

도 6 에, 종래의 전류 생성 회로 (600) 의 회로도를 나타낸다.

종래의 전류 생성 회로 (600) 는, 오차 증폭 회로 (61) 와, 전압원 (62) 과, 저항 (63) 과, NMOS 트랜지스터 (64) 와, PMOS 트랜지스터 (65, 66) 를 구비하고, 이들이 도시된 바와 같이 접속되어 구성되어 있다.

오차 증폭 회로 (61) 는, 전압원 (62) 의 전압과 저항 (63) 에 전류 (I) 가 흐름으로써 발생하는 노드 (A) 의 전압이 동등해지도록, NMOS 트랜지스터 (64) 의 게이트 전압을 제어한다. PMOS 트랜지스터 (65, 66) 로 구성되는 커런트 미러 회로는, 전류 (I) 로부터 원하는 전류 (Iout) 를 생성하여, 출력 단자 (67) 로부터 출력한다.

이상과 같은 전류 생성 회로 (600) 는, 저항 (63) 에 흐르는 전류 (I) 를 피드백 제어하도록 하였으므로, 전류 (Iout) 는 동작 온도 변화, 트랜지스터의 임계값 전압의 편차 등이 있어도 항상 일정하게 할 수 있다 (예를 들어, 특허문헌 1 참조).

일본 공개특허공보 2006-18663호

그러나, 상기와 같은 종래의 전류 생성 회로 (600) 에서는, 저항 (63) 의 저항값에 기초하는 전류를 생성하기 때문에, 전류 (Iout) 는 저항값의 편차의 영향을 크게 받는다는 과제가 있었다.

본 발명은, 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 저항값의 편차의 영향을 억제한 안정된 전류를 생성하는 것이 가능한 전류 생성 회로를 제공하는 것을 목적으로 한다.

본 발명의 전류 생성 회로는,

게이트에 제 1 바이어스 전압이 입력되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스 또는 드레인에 접속된 제 1 저항을 구비하고, 상기 제 1 트랜지스터의 소스 전압 또는 드레인 전압과 상기 제 1 저항의 저항값에 기초하는 제 1 전류를 출력하는 전류원 회로와,

전압 입력 단자를 갖고, 게이트에 제 2 바이어스 전압이 입력되는 제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스에 접속되고, 게이트에 상기 전압 입력 단자의 전압이 입력되는 제 3 트랜지스터를 구비하고, 상기 제 2 트랜지스터의 소스 전압과 상기 제 3 트랜지스터의 저항값에 기초하는 제 2 전류를 출력하는 전류 제어 회로와,

상기 제 1 저항과 동일한 종류의 저항체로 구성한 제 2 저항과, 상기 제 2 저항과 직렬로 접속되고, 게이트와 드레인이 단락된 제 4 트랜지스터를 구비하고, 상기 제 1 전류와 상기 제 2 전류가 흐름으로써 상기 전압 입력 단자에 입력되는 전압인 제어 전압을 발생시키는 임피던스 회로를 구비하고,

상기 제 2 전류에 기초하는 전류를 출력하는 것을 특징으로 한다.

본 발명의 전류 생성 회로에 의하면, 전류원 회로와 전류 제어 회로와 임피던스 회로를 구비하고, 전류원 회로의 제 1 전류와 전류 제어 회로의 제 2 전류를 임피던스 회로에 흐르게 하여 발생되는 제어 전압을 전류 제어 회로에 귀환하도록 하였으므로, 저항값의 편차의 영향을 억제한 안정된 전류를 생성하는 것이 가능해진다.

도 1 은, 본 발명의 실시형태의 전류 생성 회로를 나타내는 회로도이다.
도 2 는, 본 실시형태의 전류원 회로의 다른 예를 나타내는 회로도이다.
도 3 은, 본 실시형태의 전류원 회로의 다른 예를 나타내는 회로도이다.
도 4 는, 본 실시형태의 전류원 회로의 다른 예를 나타내는 회로도이다.
도 5 는, 본 실시형태의 전류원 회로의 다른 예를 나타내는 회로도이다.
도 6 은, 종래의 전류 생성 회로를 나타내는 회로도이다.

이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.

도 1 은, 본 발명의 실시형태의 전류 생성 회로 (100) 의 회로도이다.

본 실시형태의 전류 생성 회로 (100) 는, 전류원 회로 (10), 전류 제어 회로 (20), 임피던스 회로 (30) 와, 출력 트랜지스터 (41) 와, 출력 단자 (42) 를 구비하고 있다.

전류원 회로 (10) 는, NMOS 트랜지스터 (11) 와, 전압원 (12) 과, 저항 (13) 과, PMOS 트랜지스터 (14 및 15) 를 구비하고 있다. 전압원 (12) 은, NMOS 트랜지스터 (11) 의 게이트에 바이어스 전압 (Vba) 을 부여한다. PMOS 트랜지스터 (14 및 15) 는, 커런트 미러 회로를 구성한다.

상기와 같이 구성한 전류원 회로 (10) 는, NMOS 트랜지스터 (11) 의 소스 전압을 VA, 저항 (13) 의 저항값을 R1 로 하면, VA/R1 에 비례한 전류 (I1) 를 출력한다.

전류 제어 회로 (20) 는, NMOS 트랜지스터 (21 및 23) 와, 전압원 (22) 과, PMOS 트랜지스터 (24 및 25) 와, 전압 입력 단자 (Vin) 를 구비하고 있다. 전압원 (22) 은, NMOS 트랜지스터 (21) 의 게이트에 바이어스 전압 (Vbb) 을 부여한다. 전압 입력 단자 (Vin) 의 전압 (제어 전압 (Vc) 이라고 한다) 은, NMOS 트랜지스터 (23) 게이트에 입력되고, 그 온 저항값 (Ron) 을 제어한다. PMOS 트랜지스터 (24 및 25) 는, 커런트 미러 회로를 구성한다.

상기와 같이 구성한 전류 제어 회로 (20) 는, NMOS 트랜지스터 (21) 의 소스 전압을 VB, NMOS 트랜지스터 (23) 의 온 저항값을 Ron 으로 하면, VB/Ron 에 비례한 전류 (I2) 를 출력한다. 또, NMOS 트랜지스터 (23) 의 온 저항값 (Ron) 은, 전압 입력 단자 (Vin) 에 입력되는 전압에 의해 제어된다.

임피던스 회로 (30) 는, NMOS 트랜지스터 (31) 와, 저항 (32) 을 구비하고 있다. 임피던스 회로 (30) 는, 저항 (32) 의 저항값 (R2) 과, 포화 접속된 NMOS 트랜지스터 (31) 의 임피던스에 기초하여, 유입되는 전류를 전압으로 변환한다. 여기서, 저항 (32) 은, 저항 (13) 과 동종의 저항체로 구성되어 있다.

다음으로, 본 실시형태의 전류 생성 회로 (100) 의 동작에 대해 설명한다.

전류원 회로 (10) 는, VA/R1 에 비례한, 즉 저항 (13) 의 저항값의 편차의 영향을 받은 전류 (I1) 를 출력한다.

임피던스 회로 (30) 는, 전류 (I1) 가 입력되면, 저항 (32) 에 저항값의 편차에 의거하지 않는 전압이 발생하고, NMOS 트랜지스터 (31) 에 저항 (13) 의 저항값의 편차의 영향을 받은 전압이 발생한다. 따라서, 저항 (13) 과 저항 (32) 의 저항값이 원하는 저항값에 대해 높은 경우에는, 전류 (I1) 가 작아지므로, 임피던스 회로 (30) 에 발생하는 제어 전압 (Vc) 은 낮아진다.

전류 제어 회로 (20) 는, VB/Ron 에 비례한 전류 (I2) 를 출력한다. 전류 (I2) 는, 전압 입력 단자 (Vin) 에 입력되는 전압이 변화하지 않는다고 가정하면, 저항 (13) 의 저항값의 편차의 영향을 받지 않는 전류이다.

임피던스 회로 (30) 는, 전류 (I2) 가 입력되면, 저항 (32) 에 저항값의 편차의 영향을 받은 전압이 발생하고, NMOS 트랜지스터 (31) 에 저항값의 편차에 의거하지 않는 전압이 발생한다. 따라서, 저항 (13) 과 저항 (32) 의 저항값이 원하는 저항값에 대해 높은 경우에는, 임피던스 회로 (30) 에 발생하는 제어 전압 (Vc) 은 높아진다.

여기서, 전류 (I1) 가 임피던스 회로 (30) 에 흐름으로써, 즉 저항 (13) 과 NMOS 트랜지스터 (31) 의 관계에 의해 제어 전압 (Vc) 이 낮아지고, 전류 (I2) 가 임피던스 회로 (30) 에 흐름으로써, 즉 NMOS 트랜지스터 (23) 와 저항 (32) 의 관계에 의해 제어 전압 (Vc) 이 높아지므로, 이들의 영향이 상쇄되어 전류 (I2) 는 안정된 일정한 전류가 된다.

따라서 전류 생성 회로 (100) 는, 예를 들어, 전류 (I2) 를 출력하는 커런트 미러 회로를 구성하는 트랜지스터 (25) 와 병렬로 접속된 출력 트랜지스터 (41) 를 구비함으로써, 출력 단자 (42) 로부터 안정된 일정한 출력 전류 (Iout) 를 출력하는 것이 가능해진다.

이상, 설명한 바와 같이, 전류 생성 회로 (100) 는, 전류원 회로 (10) 와 전류 제어 회로 (20) 와 임피던스 회로 (30) 를 구비하였으므로, 저항값의 편차의 영향을 억제한 안정된 전류를 생성하는 것이 가능해진다.

또한, 전압 (VA) 을 출력하는 트랜지스터 (11) 는, 약반전 동작 상태에서 동작시킴으로써, 가령 트랜지스터 (11) 의 전류가 변화하였다고 해도 게이트·소스간 전압이 변화하기 어려워지므로, 전압 (VA) 은 변화하기 어려워진다는 효과가 있다. 또, 전압 (VB) 을 출력하는 트랜지스터 (21) 에 대해서도 동일하다.

이상 설명한 전류원 회로 (10) 와 전류 제어 회로 (20) 와 임피던스 회로 (30) 는, 일례를 나타내는 것이며, 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지 변경이나 조합이 가능하다.

도 2 는, 본 실시형태의 전류원 회로 (10) 의 다른 예를 나타내는 회로도이다. 도 2 의 전류원 회로 (10) 는, NMOS 트랜지스터 (11) 의 게이트에 바이어스 전압 (Vba) 을 부여하는 전압원 (12) 대신에, 게이트가 NMOS 트랜지스터 (11) 의 소스에 접속된 NMOS 트랜지스터 (16) 와, NMOS 트랜지스터 (16) 에 정전류를 흐르게 하는 정전류원 (17) 을 구비하여 구성하였다. 이와 같이 구성한 전류원 회로 (10) 는, 전압 (VA) 이 NMOS 트랜지스터 (16) 의 게이트·소스간 전압에 의해 결정되므로, NMOS 트랜지스터 (16) 의 임계값 전압으로도 전류 (I1) 의 크기를 조정하는 것이 가능하다.

또, 도 3 에 나타내는 바와 같이, 전류원 (17) 대신에, PMOS 트랜지스터 (14) 와 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (18) 로 구성해도 되고, 또, 전류원 (17) 과 PMOS 트랜지스터 (18) 로 구성해도 된다.

도 4 는, 본 실시형태의 전류원 회로 (10) 의 다른 예를 나타내는 회로도이다. 도 4 의 전류원 회로 (10) 는, 전압원 (12) 대신에, 게이트와 드레인이 접속된 NMOS 트랜지스터 (16) 와, NMOS 트랜지스터 (16) 에 정전류를 흐르게 하는 정전류원 (17) 을 구비하여 구성하였다. 이와 같이 구성한 전류원 회로 (10) 는, 전압 (VA) 이 NMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (16) 의 게이트·소스간 전압의 차에 기초하여 결정되므로, 전압 (VA) 이 NMOS 트랜지스터 (11) 의 임계값 전압의 편차의 영향을 받지 않는다는 효과가 있다. 또, 도 3 과 같이 전류원 (17) 은 PMOS 트랜지스터로 구성해도 되고, 양방으로 구성해도 된다.

또, 도 5 의 전류원 회로 (10) 와 같이, 서로의 게이트와 드레인을 접속시킨 NMOS 트랜지스터 (18 및 19) 를 구비하여, 전압 (VA) 이 NMOS 트랜지스터 (11, 16, 18 및 19) 의 게이트·소스간 전압의 차 또는 합에 기초하여 결정되는 구성으로 해도 된다. 이와 같이 구성한 전류원 회로 (10) 는, 전압 (VA) 을 도 4 의 전류원 회로 (10) 보다 높게 할 수 있으므로, 이것에 의해서도 전류 (I1) 의 크기를 조정하는 것이 가능하다.

또, 상기에 있어서 전류원 회로 (10) 의 회로예를 도 2 내지 도 5 로 나타내었지만, 전류 제어 회로 (20) 도 동일한 구성을 취하는 것이 가능하며, 그것들을 자유롭게 조합하여 사용해도 된다.

또, 전류원 회로 (10) 에 있어서, 전압 (VA) 을 얻는 회로로서, 도 6 의 오차 증폭 회로를 사용한 부귀환 회로로 해도 된다.

또, 상기 실시형태에 있어서는, 임피던스 회로 (30) 는 포화 접속된 NMOS 트랜지스터 (31) 를 구비한 예로서 설명하였지만, 다이오드 등 PN 접합 소자여도 된다.

100 : 전류 발생 회로
10 : 전류원 회로
20 : 전류 제어 회로
30 : 임피던스 회로
12, 22 : 전압원
17 : 전류원

Claims

게이트에 제 1 바이어스 전압이 입력되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스 또는 드레인에 접속된 제 1 저항을 구비하고, 상기 제 1 트랜지스터의 소스 전압 또는 드레인 전압과 상기 제 1 저항의 저항값에 기초하는 제 1 전류를 출력하는 전류원 회로와,
전압 입력 단자를 갖고, 게이트에 제 2 바이어스 전압이 입력되는 제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스에 접속되고, 게이트에 상기 전압 입력 단자의 전압이 입력되는 제 3 트랜지스터를 구비하고, 상기 제 2 트랜지스터의 소스 전압과 상기 제 3 트랜지스터의 저항값에 기초하는 제 2 전류를 출력하는 전류 제어 회로와,
상기 제 1 저항과 동일한 종류의 저항체로 구성한 제 2 저항과, 상기 제 2 저항과 직렬로 접속되고, 게이트와 드레인이 단락된 제 4 트랜지스터를 구비하고, 상기 제 1 전류와 상기 제 2 전류가 흐름으로써 상기 전압 입력 단자에 입력되는 전압인 제어 전압을 발생시키는 임피던스 회로를 구비하고,
상기 제 2 전류에 기초하는 전류를 출력하는 것을 특징으로 하는 전류 생성 회로.
제 1 항에 있어서,
상기 제 4 트랜지스터를 PN 접합 소자로 한 것을 특징으로 하는 전류 생성 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 1 바이어스 전압은 상기 제 1 트랜지스터가 약반전 영역에 있어서 동작하는 전압인 것을 특징으로 하는 전류 생성 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 바이어스 전압은 상기 제 2 트랜지스터가 약반전 영역에 있어서 동작하는 전압인 것을 특징으로 하는 전류 생성 회로.