JP2019033386A - 差動増幅回路 - Google Patents

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Abstract

【課題】 差動対を構成するＦＥＴ間に特性の相違があっても、出力電圧のばらつきが抑制される差動増幅回路を提供する。【解決手段】 差動増幅回路は、第１ＦＥＴ及び第２ＦＥＴを含む差動対と、第１ＦＥＴ及び第２ＦＥＴに流れる電流を生成する第１電流源と、差動対の動作に基づいて、第１ＦＥＴのゲート電圧と第２ＦＥＴのゲート電圧の差に応じた出力電圧を出力する出力回路と、を備え、第１ＦＥＴのバックゲートは、第１ＦＥＴのゲートに接続され、第２ＦＥＴのバックゲートは、第２ＦＥＴのゲートに接続され、第２ＦＥＴのゲートに、出力電圧に応じた第１帰還電圧が入力される。【選択図】図１

Description

本発明は、差動増幅回路に関する。
従来から、バッファや電圧レギュレータ、あるいは基準電圧を生成する回路において、ＦＥＴにより構成された差動対を含む差動増幅回路が用いられている。例えば、特許文献１には、差動対を構成する各ＦＥＴのバルク端子（以下、「バックゲート」とも呼ぶ）に、当該ＦＥＴのゲート端子に入力される入力信号に応じた電圧を供給する増幅器が開示されている。
特開２０１３−１２６１２９号公報
差動増幅回路においては、一般的に、差動対を構成する２つのＦＥＴの特性が等しいことが好ましい。しかし、実際にはＦＥＴの製造ばらつきや温度の相違等により、当該２つのＦＥＴの特性が完全には一致しないことがある。この点、特許文献１に開示される構成では、当該ＦＥＴの特性の不一致が考慮されていないため、所望の出力電圧を得られず、出力電圧にばらつきが生じる可能性がある。
本発明は、かかる事情に鑑みてなされたものであり、差動対を構成するＦＥＴ間に特性の相違があっても、出力電圧のばらつきが抑制される差動増幅回路を提供することを目的とする。
かかる目的を達成するため、本発明の一側面に係る差動増幅回路は、第１ＦＥＴ及び第２ＦＥＴを含む差動対と、第１ＦＥＴ及び第２ＦＥＴに流れる電流を生成する第１電流源と、差動対の動作に基づいて、第１ＦＥＴのゲート電圧と第２ＦＥＴのゲート電圧の差に応じた出力電圧を出力する出力回路と、を備え、第１ＦＥＴのバックゲートは、第１ＦＥＴのゲートに接続され、第２ＦＥＴのバックゲートは、第２ＦＥＴのゲートに接続され、第２ＦＥＴのゲートに、出力電圧に応じた第１帰還電圧が入力される。
本発明によれば、差動対を構成するＦＥＴ間に特性の相違があっても、出力電圧のばらつきが抑制される差動増幅回路を提供することができる。
本発明の第１実施形態に係る差動増幅回路の構成を示す回路図である。 差動対を構成する一方のＰチャネルＭＯＳＦＥＴのバックゲート電圧を変化させた場合における出力電圧のシミュレーション結果である。 バックゲートがゲートに接続されることによる寄生ダイオードの影響を説明するための図である。 バックゲートがゲートに接続されることによる寄生ダイオードの影響を説明するための図である。 本発明の第２実施形態に係る差動増幅回路の構成を示す回路図である。 本発明の第３実施形態に係る差動増幅回路の構成を示す回路図である。 本発明の第４実施形態に係る差動増幅回路の構成を示す回路図である。 本発明の第５実施形態に係る差動増幅回路の構成を示す回路図である。 本発明の第６実施形態に係る差動増幅回路の構成を示す回路図である。 本発明の第７実施形態に係る差動増幅回路の構成を示す回路図である。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本発明の第１実施形態に係る差動増幅回路の構成を示す回路図である。図１に示される差動増幅回路１００Ａは、いわゆるボルテージフォロア回路を構成する。具体的には、差動増幅回路１００Ａは、差動対を含む初段回路１１０Ａと、出力回路１２０Ａとを備える。初段回路１１０Ａは、例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）及び電流源ＩＳ１を備える。出力回路１２０Ａは、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）、電流源ＩＳ２、抵抗素子Ｒ１及びキャパシタＣ１を備える。以下に、各構成要素について具体的に説明する。
ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）は、差動対を構成する。具体的には、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）（第１ＦＥＴ）は、ソースがＰチャネルＭＯＳＦＥＴ（ＭＰ２）のソースに接続され、ゲートに入力電圧Ｖｉｎが入力され、ドレインがＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレインに接続される。ＰチャネルＭＯＳＦＥＴ（ＭＰ２）（第２ＦＥＴ）は、ソースがＰチャネルＭＯＳＦＥＴ（ＭＰ１）のソースに接続され、ゲートに出力電圧Ｖｏｕｔ（第１帰還電圧）が入力され、ドレインがＮチャネルＭＯＳＦＥＴ（ＭＮ２）のドレインに接続される。また、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のソース・ドレイン間には、電流源ＩＳ１（第１電流源）が生成する電流が流れる。差動増幅回路１００Ａをオペアンプとして見た場合、一方のＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートが非反転入力端子であり、他方のＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲートが反転入力端子である。また、差動増幅回路１００Ａの出力電圧（すなわち、出力回路１２０Ａの出力電圧）ＶｏｕｔがＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート（すなわち、反転入力端子）に入力されることにより、ボルテージフォロア回路が構成される。ここで、本実施形態において、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）は、いずれも、それぞれバックゲートがゲートに接続される。バックゲートがゲートに接続される効果については後述する。
ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）は、カレントミラー回路を構成し、差動対の負荷として機能する。具体的には、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインに接続され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ２）のゲートに接続され、ソースが接地される。ＮチャネルＭＯＳＦＥＴ（ＭＮ２）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインに接続され、ゲートがドレインに接続され、ソースが接地される。ここで、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のサイズが等しければ、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）を流れる電流が等しくなる。なお、差動対を構成するＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のサイズが異なる場合は、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のサイズ比は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のサイズ比と等しくてもよい。
ＮチャネルＭＯＳＦＥＴ（ＭＮ３）は、ドレインに電流源ＩＳ２から電流が供給され、ゲートにＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧Ｖｄ（すなわち、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレイン電圧Ｖｄ）が入力され、ソースが接地される。ＮチャネルＭＯＳＦＥＴ（ＭＮ３）は、ドレインから出力電圧Ｖｏｕｔを出力する。
抵抗素子Ｒ１及びキャパシタＣ１は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレイン・ゲート間に直列接続される。抵抗素子Ｒ１及びキャパシタＣ１は、後述する負帰還のループにおいて、入力電圧と出力電圧の位相差により生じる発振を抑制するための位相補償用の素子である。
電流源ＩＳ１（第１電流源），ＩＳ２は、それぞれ、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）及びＮチャネルＭＯＳＦＥＴ（ＭＮ３）に電流を供給する。なお、電流源ＩＳ１，ＩＳ２は、具体的には、例えばカレントミラー回路によりそれぞれ生成された電流であってもよい。以下、電流源ＩＳ３〜ＩＳ９においても同様である。
上述の構成により、差動増幅回路１００Ａでは、差動対の動作に基づいて、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧（すなわち、入力電圧Ｖｉｎ）とＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧（すなわち、出力電圧Ｖｏｕｔ）の差に応じた出力電圧Ｖｏｕｔを出力する。具体的には、例えば出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高い場合は、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート・ソース間電圧が低下し、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流が減少する。これにより、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）を流れる電流が減少し、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる電流が増加する。従って、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレイン電圧Ｖｄが上昇し、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）を流れる電流が増加するため、出力電圧Ｖｏｕｔが低下する。また、例えば出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低い場合は、上記と反対の動作により、出力電圧Ｖｏｕｔが上昇する。このようにして、差動増幅回路１００Ａでは、入力電圧Ｖｉｎと等しい出力電圧Ｖｏｕｔを出力するように負帰還が働く。
ここで、差動増幅回路においては、一般的に、差動対を構成する２つのＭＯＳＦＥＴの特性が等しい（すなわち、ＭＯＳＦＥＴのペア性が高い）ことが好ましい。しかし、実際にはＭＯＳＦＥＴの製造ばらつきや温度の相違等により、当該２つのＭＯＳＦＥＴの特性が完全には一致しない場合がある。この場合、入力電圧Ｖｉｎに対して所望の出力電圧Ｖｏｕｔを得られず、出力電圧Ｖｏｕｔにばらつきが生じる可能性がある。
この点、差動増幅回路１００Ａでは、差動対を構成するＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）の各バックゲートが各ゲートに接続されることにより、２つのＭＯＳＦＥＴ間に特性の相違があっても、出力電圧Ｖｏｕｔのばらつきを抑制することができる。以下に、図２を参照しつつ、この点について説明する。
図２は、差動対を構成する一方のＰチャネルＭＯＳＦＥＴのバックゲート電圧を変化させた場合における出力電圧のシミュレーション結果である。当該シミュレーションにおいては、図１に示される差動増幅回路１００Ａのうち、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲートをゲートに接続する代わりに、当該バックゲートに印加する電圧を変化させている。図２に示されるグラフにおいて、横軸はＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲート電圧Ｖｂ（Ｖ）を示し、縦軸は出力電圧Ｖｏｕｔ（Ｖ）を示している。
ＭＯＳＦＥＴは、一般的に、バックゲートに印加される電圧の変動により閾値電圧が変動する（基板バイアス効果）。具体的には、ＭＯＳＦＥＴのバックゲート電圧が低くなると、閾値電圧は低くなる。一方、ＭＯＳＦＥＴのバックゲート電圧が高くなると、閾値電圧は高くなる。例えば、図１に示されるＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲート電圧Ｖｂが高くなると、基板バイアス効果により、当該ＰチャネルＭＯＳＦＥＴ（ＭＰ２）の閾値電圧が高くなる。すると、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲート電圧Ｖｂが変動しない構成に比べて、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流がさらに減少する。これにより、上述の通り、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）を流れる電流が減少する一方、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる電流が増加する。従って、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレイン電圧Ｖｄが上昇し、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）を流れる電流が増加するため、出力電圧Ｖｏｕｔが低下する。このように、バックゲート電圧Ｖｂと出力電圧Ｖｏｕｔとは、図２に示されるように負の相関関係を有する。
図１に戻り、差動増幅回路１００Ａでは、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲートがゲートに接続される。従って、仮にＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧とＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧に差異が生じると、当該差異がバックゲート電圧にも影響を及ぼし、出力電圧Ｖｏｕｔの変動を抑制する方向に負帰還が働く。これにより、出力電圧Ｖｏｕｔがより入力電圧Ｖｉｎに等しくなるように生成される。具体的には、例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧より高くなると、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のバックゲート電圧もまた高くなる。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）の閾値電圧が高くなり、バックゲートがゲートに接続されていない構成に比べて、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流がさらに減少する。このように、差動増幅回路１００Ａでは、負帰還の働きが強まる。なお、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）の閾値電圧に合わせるため、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のバックゲートもゲートに接続されている。
上述の構成により、差動増幅回路１００Ａでは、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、負帰還の働きが強まるため、出力電圧Ｖｏｕｔのばらつきを抑制することができる。
図３Ａ及び図３Ｂは、バックゲートがゲートに接続されることによる寄生ダイオードの影響を説明するための図である。ＭＯＳＦＥＴにおいては一般的に、ソース・バックゲート間及びバックゲート・ドレイン間に寄生ダイオードが発生し得る。図３Ａ及び図３Ｂは、当該寄生ダイオードの影響を比較するための図である。具体的には、図３Ａは、一般的に見られるように、ＰチャネルＭＯＳＦＥＴのバックゲートがソースに接続された構成を示している。一方、図３Ｂは、差動増幅回路１００ＡにおけるＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のように、バックゲートがゲートに接続された構成を示している。
図３Ａでは、バックゲートがソースに接続されるため、ソース・バックゲート間電圧Ｖｆｓ１は０Ｖとなる。また、バックゲート・ドレイン間電圧Ｖｆｄ１は逆方向バイアスである。従って、寄生ダイオードの影響によるバックゲートへの不要な電流の発生を考慮する必要がほぼない。
一方、図３Ｂでは、バックゲートがゲートに接続されるため、ソース・バックゲート間電圧Ｖｆｓ２が発生する。従って、当該寄生ダイオードの影響により、バックゲートに不要な電流が流れるおそれがある。しかし、ゲート・ソース間電圧Ｖｇｓ２がソース・バックゲート間電圧Ｖｆｓ２より低ければ（Ｖｇｓ２＜Ｖｆｓ２）、電流がバックゲートに流れることが抑制される。また、図３Ａと図３Ｂを比較すると、図３Ｂではバックゲートがソースの代わりにゲートに接続されるため、バックゲートの電圧がΔＶｇｓ（＝Ｖｇｓ１−Ｖｇｓ２）分低くなる。これにより、基板バイアス効果により、閾値電圧が低くなる。従って、Ｖｇｓ２＜Ｖｇｓ１が成立するため、Ｖｇｓ２＜Ｖｆｓ２が成立しやすくなる。
なお、バックゲート・ドレイン間においては、仮にドレイン電圧がゲート電圧より高い場合に寄生ダイオードの順方向となる。しかし、ソース電圧はドレイン電圧より高いため、Ｖｆｄ２＞Ｖｇｓ２が成立すれば、寄生ダイオードの影響を考慮する必要がない。
このように、差動増幅回路１００Ａでは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のバックゲートをゲートに接続することに起因する寄生ダイオードの影響を抑制しつつ、基板バイアス効果を負帰還の作用に活かすことができる。
図４は、本発明の第２実施形態に係る差動増幅回路の構成を示す回路図である。なお、図１に示される差動増幅回路１００Ａと同一の要素には同一の符号を付して説明を省略する。また、第２実施形態以降では、第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
図４に示される差動増幅回路１００Ｂは、差動対がＰチャネルＭＯＳＦＥＴの代わりにＮチャネルＭＯＳＦＥＴにより構成される。具体的には、差動増幅回路１００Ｂにおける初段回路１１０Ｂは、例えば、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）、ＰチャネルＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）及び電流源ＩＳ３を備える。出力回路１２０Ｂは、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）、電流源ＩＳ４、抵抗素子Ｒ１及びキャパシタＣ１を備える。
ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）は、差動対を構成する。具体的には、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）（第１ＦＥＴ）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ３）のドレインに接続され、ゲートに入力電圧Ｖｉｎが入力され、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ５）のソースに接続される。ＮチャネルＭＯＳＦＥＴ（ＭＮ５）（第２ＦＥＴ）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ４）のドレインに接続され、ゲートに出力電圧Ｖｏｕｔ（第１帰還電圧）が入力され、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ４）のソースに接続される。また、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）のドレイン・ソース間には、電流源ＩＳ３（第１電流源）により生成された電流が流れる。さらに、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）は、いずれも、それぞれバックゲートがゲートに接続される。
ＰチャネルＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）は、カレントミラー回路を構成し、差動対の負荷として機能する。具体的には、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）は、ソースに電源電圧Ｖｃｃが供給され、ゲートがＰチャネルＭＯＳＦＥＴ（ＭＰ４）のゲートに接続され、ドレインがＮチャネルＭＯＳＦＥＴ（ＭＮ４）のドレインに接続される。ＰチャネルＭＯＳＦＥＴ（ＭＰ４）は、ソースに電源電圧Ｖｃｃが供給され、ゲートがドレインに接続され、ドレインがＮチャネルＭＯＳＦＥＴ（ＭＮ５）のドレインに接続される。
ＰチャネルＭＯＳＦＥＴ（ＭＰ５）は、ソースに電源電圧Ｖｃｃが供給され、ゲートにＮチャネルＭＯＳＦＥＴ（ＭＮ４）のドレイン電圧Ｖｄが入力され、ソース・ドレイン間に電流源ＩＳ４により生成された電流が流れる。ＰチャネルＭＯＳＦＥＴ（ＭＰ５）は、ドレインから出力電圧Ｖｏｕｔを出力する。
上述の構成によっても、差動増幅回路１００Ｂは、差動増幅回路１００Ａと同様に、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しくなるように負帰還が働く。また、差動対を構成する２つのＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）のバックゲートがゲートに接続されることにより、当該負帰還の働きが強まる。従って、差動増幅回路１００Ｂは、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、出力電圧Ｖｏｕｔのばらつきを抑制することができる。
また、例えば図１に示される差動増幅回路１００Ａでは、入力電圧Ｖｉｎが電源電圧Ｖｃｃに近く、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート・ソース間電圧が閾値電圧以下となる場合には、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）がオフとなり使用できない。従って、例えば電源電圧Ｖｃｃが低下した場合に、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの上限値が低くなり得る。この点、差動増幅回路１００Ｂは、入力電圧Ｖｉｎが電源電圧Ｖｃｃの近傍であっても動作可能となる。従って、差動増幅回路１００Ｂは、差動増幅回路１００Ａに比べて、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの上限値が上がり、ダイナミックレンジを電源電圧Ｖｃｃ側にシフトさせることができる。
図５は、本発明の第３実施形態に係る差動増幅回路の構成を示す回路図である。図５に示される差動増幅回路１００Ｃは、図４に示される差動増幅回路１００Ｂに比べて、初段回路１１０Ｃがレベルシフタ回路１３０をさらに備える。レベルシフタ回路１３０は、例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）及び電流源ＩＳ５，ＩＳ６を備える。
ＰチャネルＭＯＳＦＥＴ（ＭＰ６）（第３ＦＥＴ）は、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ４）のゲートに接続され、ゲートに入力電圧Ｖｉｎが入力され、ドレインが接地される。ＰチャネルＭＯＳＦＥＴ（ＭＰ７）（第４ＦＥＴ）は、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに接続され、ゲートに出力電圧Ｖｏｕｔ（第１帰還電圧）が入力され、ドレインが接地される。また、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）のソース・ドレイン間には、それぞれ、電流源ＩＳ５（第２電流源），ＩＳ６（第２電流源）により生成された電流が流れる。また、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）においても、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）と同様にペア性が求められる。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）のバックゲートは、それぞれ、ゲートに接続される。
差動増幅回路１００Ｃでは、レベルシフタ回路１３０を備えることにより、入力電圧ＶｉｎよりＰチャネルＭＯＳＦＥＴ（ＭＰ６）のゲート・ソース間電圧分昇圧された電圧が、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）のゲートに入力される。同様に、出力電圧ＶｏｕｔよりＰチャネルＭＯＳＦＥＴ（ＭＰ７）のゲート・ソース間電圧分昇圧された電圧が、ＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに入力される。
上述の構成によっても、差動増幅回路１００Ｃは、差動増幅回路１００Ｂと同様に、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、出力電圧Ｖｏｕｔのばらつきを抑制することができる。
また、例えば図４に示される差動増幅回路１００Ｂでは、入力電圧Ｖｉｎが接地電圧に近く、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）のゲート・ソース間電圧が閾値電圧以下となる場合には、ＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）がオフとなり使用できない。この点、差動増幅回路１００Ｃは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが接地電圧の近傍であっても、昇圧された電圧がＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）のゲートに入力されるため、動作可能となる。従って、差動増幅回路１００Ｃは、差動増幅回路１００Ｂに比べて、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの下限値が下がり、ダイナミックレンジを接地電位側にシフトさせることができる。
なお、本実施形態においては、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）のバックゲートが、それぞれゲートに接続されているが、当該バックゲートはゲートに接続される構成に限られず、例えばソースに接続されていてもよい。
図６は、本発明の第４実施形態に係る差動増幅回路の構成を示す回路図である。図６に示される差動増幅回路１００Ｄは、いわゆる昇圧型レギュレータ回路を構成する。具体的には、差動増幅回路１００Ｄは、差動増幅回路１００Ｂに比べて、出力回路１２０Ｃが電流源ＩＳ４の代わりに抵抗素子Ｒ２，Ｒ３を備える。
抵抗素子Ｒ２，Ｒ３は、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）のドレイン（すなわち、出力電圧Ｖｏｕｔが出力される端子）と接地との間に直列接続される。具体的には、抵抗素子Ｒ２（第１負荷）は、一端がＰチャネルＭＯＳＦＥＴ（ＭＰ５）のドレインに接続され、他端が抵抗素子Ｒ３の一端に接続される。抵抗素子Ｒ３（第２負荷）の他端は接地される。
本実施形態においては、ＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに出力電圧Ｖｏｕｔが直接入力される代わりに、出力電圧Ｖｏｕｔに応じた電圧が入力される。具体的には、抵抗素子Ｒ２と抵抗素子Ｒ３の接続点における電圧（第１帰還電圧）がＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに入力される。すなわち、ＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートには、抵抗素子Ｒ１，Ｒ２の抵抗値により分圧された電圧が入力される。言い換えると、差動増幅回路１００Ｄでは、入力電圧Ｖｉｎ（＝ＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲート電圧）より高い出力電圧Ｖｏｕｔを出力することができる。
上述の構成によっても、差動増幅回路１００Ｄは、差動増幅回路１００Ａと同様に、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、出力電圧Ｖｏｕｔのばらつきを抑制することができる。また、差動増幅回路１００Ｄでは、入力電圧Ｖｉｎを昇圧した所望の電圧を出力することができる。
なお、出力電圧Ｖｏｕｔを分圧する素子は抵抗素子Ｒ２，Ｒ３に限られず、他の負荷であってもよい。
図７は、本発明の第５実施形態に係る差動増幅回路の構成を示す回路図である。上述の差動増幅回路１００Ａ〜１００Ｄが入力電圧Ｖｉｎに応じた出力電圧Ｖｏｕｔを出力する回路である一方、図７に示される差動増幅回路１００Ｅは、所定の出力電圧Ｖｂｇｒを出力する電圧生成回路である点において相違する。具体的には、例えば、差動増幅回路１００Ｅはバンドギャップリファレンス回路を構成する。
初段回路１１０Ａは、図１に示される初段回路１１０Ａと同様の構成要素を備えるが、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲートに、それぞれ、出力電圧Ｖｂｇｒに応じた電圧Ｖ２（第２帰還電圧），Ｖ１（第１帰還電圧）が入力される点において異なる。差動増幅回路１００Ｅでは、差動対の動作に基づいて、電圧Ｖ２と電圧Ｖ１が等しくなるように動作する。
出力回路１２０Ｄは、電流源１４０、抵抗素子Ｒ４〜Ｒ６及びダイオードＤ１，Ｄ２を備える。
電流源１４０（第３電流源）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧Ｖｄが入力され、ドレイン電圧Ｖｄに応じた（すなわち、出力電圧Ｖｂｇｒに応じた）電流Ｉｏｕｔ１（第１電流），Ｉｏｕｔ２（第２電流）を出力する。具体的には、電流源１４０は、ドレイン電圧Ｖｄが上昇した場合は電流Ｉｏｕｔ１，Ｉｏｕｔ２の電流量が増え、ドレイン電圧Ｖｄが低下した場合は電流Ｉｏｕｔ１，Ｉｏｕｔ２の電流量が減るように生成する。また、本実施形態においては、電流Ｉｏｕｔ１と電流Ｉｏｕｔ２の電流量は等しいものとする。
抵抗素子Ｒ４及びダイオードＤ１（第３負荷）は、電流源１４０の出力と接地との間に直列接続され、電流Ｉｏｕｔ１が供給される。これにより、電流Ｉｏｕｔ１がダイオードＤ１の電流‐電圧変換特性により変換された電圧Ｖ１（第１帰還電圧）が、抵抗素子Ｒ４とダイオードＤ１との接続点から出力される。抵抗素子Ｒ５，Ｒ６及びダイオードＤ２（第４負荷）は、電流源１４０の出力と接地との間に直列接続され、電流Ｉｏｕｔ２が供給される。これにより、電流Ｉｏｕｔ２が抵抗素子Ｒ６及びダイオードＤ２の電流‐電圧変換特性により変換された電圧Ｖ２（第２帰還電圧）が、抵抗素子Ｒ５と抵抗素子Ｒ６との接続点から出力される。抵抗素子Ｒ５は、電流Ｉｏｕｔ２が流れることにより、電流源１４０側の一端から、電圧Ｖ２を所望の電圧分上昇させた出力電圧Ｖｂｇｒを出力する。抵抗素子Ｒ４は、電流源１４０の電流Ｉｏｕｔ１側と電流Ｉｏｕｔ２側の出力における電圧を揃えるため、抵抗素子Ｒ５に応じて設けられている。
ここで、ダイオードＤ１のサイズは、ダイオードＤ２のサイズより小さく、抵抗値が高いものとする。すなわち、ダイオードＤ１の抵抗値は、抵抗素子Ｒ６とダイオードＤ２の合成抵抗の抵抗値と等しい。これにより、電圧Ｖ１と電圧Ｖ２が等しくなる。
ＰチャネルＭＯＳＦＥＴ（ＭＰ１）（第１ＦＥＴ）のゲートには、電圧Ｖ２（第２帰還電圧）が入力されることにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を含む負帰還が形成される。具体的には、例えば、電圧Ｖ２が電圧Ｖ１より高い場合、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流が減少し、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる電流も減少する。これにより、ドレイン電圧Ｖｄが低下するため、電流源１４０が出力する電流Ｉｏｕｔ２が減少する。従って、電圧Ｖ２が低下する。このように、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）が含まれるループにおいては、負帰還が働く。
一方、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）（第２ＦＥＴ）のゲートには、電圧Ｖ１（第１帰還電圧）が入力されることにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を含む正帰還が形成される。具体的には、例えば、電圧Ｖ１が電圧Ｖ２より低い場合、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流が増加し、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）を流れる電流も増加する。これにより、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）を流れる電流は減少するため、ドレイン電圧Ｖｄが低下し、電流源１４０が出力する電流Ｉｏｕｔ１が減少する。従って、電圧Ｖ１が低下する。このように、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）が含まれるループにおいては、正帰還が働く。
ここで、電圧Ｖ１は電流Ｉｏｕｔ１が供給されるダイオードＤ１の電流‐電圧変換特性により生成されるが、電圧Ｖ２は電流Ｉｏｕｔ２が供給されるダイオードＤ２と抵抗素子Ｒ６の電流‐電圧変換特性の和により生成される。そのため、電流‐電圧変換特性の傾きが線形である抵抗素子Ｒ６の電圧降下を含む分、電圧Ｖ１の正帰還よりも電圧Ｖ２の負帰還の方が帰還のゲインが大きくなる。従って、差動増幅回路１００Ｅにおいて、これらの正帰還及び負帰還の働きが合成されると負帰還が勝るため、電圧Ｖ１，Ｖ２及び出力電圧Ｖｂｇｒがそれぞれ任意の値において安定する。
このように、差動増幅回路１００Ｅでは、電圧Ｖ１が電圧Ｖ２と等しくなるように動作し、安定的な出力電圧Ｖｂｇｒが出力される。また、上述の構成においても、差動対を構成するＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のバックゲートがゲートに接続されることにより、負帰還の働きが強まる。従って、差動増幅回路１００Ｅは、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、出力電圧Ｖｂｇｒのばらつきを抑制することができる。
なお、本実施形態においては、電流Ｉｏｕｔ１と電流Ｉｏｕｔ２の電流量が等しく、ダイオードＤ１とダイオードＤ２のサイズが異なる構成が示されているが、電流及びダイオードの組み合わせはこれに限られない。例えば、電流Ｉｏｕｔ１の電流量が電流Ｉｏｕｔ２の電流量より多く、ダイオードＤ１とダイオードＤ２のサイズが等しくてもよい。
また、ダイオードＤ１，Ｄ２はダイオードに限られず、負荷であればよい。例えば、ダイオードＤ１，Ｄ２の代わりに、ダイオード接続されたバイポーラトランジスタ等の他の素子であってもよい。
図８は、本発明の第６実施形態に係る差動増幅回路の構成を示す回路図である。図８に示される差動増幅回路１００Ｆは、図７に示される差動増幅回路１００Ｅのうち、電流源１４０の構成の一例を具体的に示したものである。
電流源１４０Ａは、例えば、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）、ＰチャネルＭＯＳＦＥＴ（ＭＰ８，ＭＰ９）、抵抗素子Ｒ１、キャパシタＣ１及び電流源ＩＳ２，ＩＳ７，ＩＳ８を備える。なお、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）、抵抗素子Ｒ１、キャパシタＣ１及び電流源ＩＳ２の構成は、図１に示される出力回路１２０Ａの構成と同様であるため、詳細な説明を省略する。
ＰチャネルＭＯＳＦＥＴ（ＭＰ８，ＭＰ９）は、それぞれ、ソースに電源電圧Ｖｃｃが供給され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレインに接続され、ドレインが抵抗素子Ｒ４，Ｒ５の一端に接続される。
電流源ＩＳ７，ＩＳ８は、それぞれ、抵抗素子Ｒ４，Ｒ５の一端に電流を供給し続けることにより、電圧Ｖ１，Ｖ２が０Ｖより高い電圧となるようにする。これにより、電圧Ｖ１，Ｖ２がともに０Ｖで安定して正常に動作しなくなることを回避する。
上述の構成により、電流源１４０Ａでは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１）のドレイン電圧Ｖｄに応じた電流Ｉｏｕｔ１，Ｉｏｕｔ２を生成して出力する。具体的には、例えば、ドレイン電圧Ｖｄが上昇すると、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）を流れる電流が増加する。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ８，ＭＰ９）のゲート電圧が低下する。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ８，ＭＰ９）を流れる電流（すなわち、電流Ｉｏｕｔ１，Ｉｏｕｔ２）が増加する。一方、ドレイン電圧Ｖｄが低下すると、上記と反対の動作により、ＰチャネルＭＯＳＦＥＴ（ＭＰ８，ＭＰ９）を流れる電流（すなわち、電流Ｉｏｕｔ１，Ｉｏｕｔ２）が減少する。
このように、差動増幅回路１００Ｆの構成によると、差動増幅回路１００Ｅと同様の動作を実現することができる。従って、差動増幅回路１００Ｆでは、差動対を構成する２つのＭＯＳＦＥＴのペア性が低い場合であっても、出力電圧Ｖｂｇｒのばらつきを抑制することができる。
図９は、本発明の第７実施形態に係る差動増幅回路の構成を示す回路図である。図９に示される差動増幅回路１００Ｇは、図８に示される差動増幅回路１００Ｆのうち、電流源１４０Ａの変形例を示したものである。
具体的には、図８に示される電流源１４０Ａでは、２組のＰチャネルＭＯＳＦＥＴ及び電流源の組み合わせを備え、各組み合わせにおいて電流Ｉｏｕｔ１，Ｉｏｕｔ２が生成されていたが、図９に示される電流源１４０Ｂでは、１組のＰチャネルＭＯＳＦＥＴ及び電流源の組み合わせにおいて生成された電流が、電流Ｉｏｕｔ１，Ｉｏｕｔ２として分配される。
すなわち、ＰチャネルＭＯＳＦＥＴ（ＭＰ１０）は、ソースに電源電圧Ｖｃｃが供給され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレインに接続され、ドレインが抵抗素子Ｒ４の一端及び抵抗素子Ｒ５の一端に接続される。電流源ＩＳ９は、抵抗素子Ｒ４，Ｒ５の一端に電流を供給し続ける。ＰチャネルＭＯＳＦＥＴ（ＭＰ１０）が生成する電流は、電流Ｉｏｕｔ１，Ｉｏｕｔ２として分配され、抵抗素子Ｒ４，Ｒ５にそれぞれ供給される。なお、上述の通り、差動増幅回路１００Ｇにおける負帰還の働きにより、電圧Ｖ１と電圧Ｖ２は等しくなる。従って、例えば抵抗素子Ｒ４と抵抗素子Ｒ５の抵抗値が等しい場合、それぞれの電圧降下は等しいため、電流Ｉｏｕｔ１と電流Ｉｏｕｔ２の電流量は等しくなる。
上述の構成によっても、図６に示される電流源１４０を構成することができる。従って、差動増幅回路１００Ｇは、差動増幅回路１００Ｆと同様の効果を得ることができる。また、差動増幅回路１００Ｇは、差動増幅回路１００Ｆに比べて、ＰチャネルＭＯＳＦＥＴ及び電流源の組み合わせが１組あれば足りるため、回路規模を縮小することができる。
以上、本発明の例示的な実施形態について説明した。差動増幅回路１００Ａ〜１００Ｇにおいては、差動対を構成するＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）又はＮチャネルＭＯＳＦＥＴ（ＭＮ４，ＭＮ５）のバックゲートがゲートに接続され、出力電圧Ｖｏｕｔ，Ｖｂｇｒに応じた電圧が一方のＭＯＳＦＥＴのゲートに入力される。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）又はＮチャネルＭＯＳＦＥＴ（ＭＮ４）のゲート電圧の変動に応じてバックゲート電圧も変動し、当該ＭＯＳＦＥＴの閾値電圧が変動する。従って、差動増幅回路１００Ａ〜１００Ｇによると、負帰還の働きが強まり、出力電圧Ｖｏｕｔ，Ｖｂｇｒのばらつきを抑制することができる。
また、差動増幅回路１００Ａ，１００Ｂにおいては、差動対の一方のＰチャネルＭＯＳＦＥＴ（ＭＰ１）又はＮチャネルＭＯＳＦＥＴ（ＭＮ４）のゲートに入力電圧Ｖｉｎが入力され、他方のＰチャネルＭＯＳＦＥＴ（ＭＰ２）又はＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに出力電圧Ｖｏｕｔが入力される。これにより、出力電圧Ｖｏｕｔのばらつきが抑制されるボルテージフォロア回路が構成される。
また、差動増幅回路１００Ｄは、出力電圧Ｖｏｕｔが出力される端子と接地との間に直列接続された抵抗素子Ｒ２，Ｒ３をさらに備え、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点における電圧がＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに入力される。これにより、出力電圧Ｖｏｕｔのばらつきが抑制される昇圧型レギュレータ回路が構成される。
また、差動増幅回路１００Ｃは、バックゲートがゲートに接続されたＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）をさらに備え、入力電圧ＶｉｎはＰチャネルＭＯＳＦＥＴ（ＭＰ６）のゲート・ソース間電圧分昇圧されてＮチャネルＭＯＳＦＥＴ（ＭＮ４）のゲートに入力され、出力電圧ＶｏｕｔはＰチャネルＭＯＳＦＥＴ（ＭＰ７）のゲート・ソース間電圧分昇圧されてＮチャネルＭＯＳＦＥＴ（ＭＮ５）のゲートに入力される。これにより、差動増幅回路１００Ｃでは、差動増幅回路１００Ｂに比べて入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの下限値が下がる。従って、差動増幅回路１００Ｃによると、ダイナミックレンジを接地電位側にシフトさせることができる。
また、差動増幅回路１００Ｅ〜１００Ｇは、初段回路１１０Ａが出力する電圧に応じた電流を出力する電流源１４０（１４０Ａ，１４０Ｂ）、出力電圧Ｖｂｇｒを設定するための抵抗素子Ｒ４，Ｒ５、及び電流源１４０（１４０Ａ，１４０Ｂ）の出力電流により電圧Ｖ１，Ｖ２を生成するためのダイオードＤ１，Ｄ２と抵抗素子Ｒ６をさらに備え、差動対の一方のＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに電圧Ｖ２が入力され、他方のＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲートに電圧Ｖ１が入力される。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を含む正帰還のループが形成されるが、よりゲインの大きいＰチャネルＭＯＳＦＥＴ（ＭＰ１）を含む負帰還のループが形成されるため、これらが合成されて負帰還のループが形成される。従って、出力電圧Ｖｂｇｒのばらつきが抑制されるバンドギャップリファレンス回路を構成することができる。
なお、上述の差動増幅回路１００Ａ〜１００Ｇが適用される回路は特に限定されないが、例えば携帯電話等の移動体通信機に搭載される電力増幅回路において、増幅器にバイアス電流又は電圧を供給するバイアス回路の基準電圧の生成として適用されてもよい。当該基準電圧を安定的に供給することにより、バイアス電流又は電圧を安定的に生成することができる。
また、上述の差動増幅回路１００Ａ〜１００Ｇにおいて、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの区別は例示であり、これらのＭＯＳＦＥＴは互いに置き換えられてもよい。
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１００Ａ〜１００Ｇ…差動増幅回路、１１０Ａ〜１１０Ｃ…初段回路、１２０Ａ〜１２０Ｆ…出力回路、１３０…レベルシフタ回路、１４０，１４０Ａ，１４０Ｂ…電流源、ＭＰ１〜ＭＰ１０…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ５…ＮチャネルＭＯＳＦＥＴ、Ｒ１〜Ｒ６…抵抗素子、Ｃ１…キャパシタ、ＩＳ１〜ＩＳ９…電流源、Ｄ１，Ｄ２…ダイオード

Claims (5)

  1. 第１ＦＥＴ及び第２ＦＥＴを含む差動対と、
    前記第１ＦＥＴ及び前記第２ＦＥＴに流れる電流を生成する第１電流源と、
    前記差動対の動作に基づいて、前記第１ＦＥＴのゲート電圧と前記第２ＦＥＴのゲート電圧の差に応じた出力電圧を出力する出力回路と、
    を備え、
    前記第１ＦＥＴのバックゲートは、前記第１ＦＥＴのゲートに接続され、
    前記第２ＦＥＴのバックゲートは、前記第２ＦＥＴのゲートに接続され、
    前記第２ＦＥＴのゲートに、前記出力電圧に応じた第１帰還電圧が入力される、
    差動増幅回路。
  2. 前記第１ＦＥＴのゲートに入力電圧が入力され、
    前記第１帰還電圧は前記出力電圧である、
    請求項１に記載の差動増幅回路。
  3. 前記差動増幅回路は、
    前記出力電圧が出力される端子と接地との間に直列接続された第１負荷及び第２負荷をさらに備え、
    前記第１ＦＥＴのゲートに入力電圧が入力され、
    前記第１負荷と前記第２負荷の接続点から前記第１帰還電圧が出力される、
    請求項１に記載の差動増幅回路。
  4. 前記差動増幅回路は、
    バックゲートがゲートに接続された第３ＦＥＴと、
    バックゲートがゲートに接続された第４ＦＥＴと、
    前記第３ＦＥＴ及び前記第４ＦＥＴに流れる電流を生成する第２電流源と、
    をさらに備え、
    前記第３ＦＥＴは、入力電圧を前記第３ＦＥＴのゲート・ソース間電圧分昇圧して前記第１ＦＥＴのゲートに入力し、
    前記第４ＦＥＴは、前記出力電圧を前記第４ＦＥＴのゲート・ソース間電圧分昇圧した前記第１帰還電圧を前記第２ＦＥＴのゲートに入力する、
    請求項１に記載の差動増幅回路。
  5. 前記出力回路は、
    前記出力電圧に応じた第１電流及び第２電流を生成する第３電流源と、
    前記第１電流を前記第１帰還電圧に変換する第３負荷と、
    前記第２電流を第２帰還電圧に変換する第４負荷と、
    を備え、
    前記第１ＦＥＴを含む負帰還が形成されるように、前記第１ＦＥＴのゲートに前記第２帰還電圧が入力され、
    前記第２ＦＥＴを含む正帰還が形成されるように、前記第２ＦＥＴのゲートに前記第１帰還電圧が入力される、
    請求項１に記載の差動増幅回路。
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