JP3171177B2 - レベルシフト回路、該レベルシフト回路を用いた入力回路及び出力回路 - Google Patents
レベルシフト回路、該レベルシフト回路を用いた入力回路及び出力回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力電圧レベル
をレベルシフトして出力するレベルシフト回路、該レベ
ルシフト回路を用いた入力回路及び出力回路に関する。
をレベルシフトして出力するレベルシフト回路、該レベ
ルシフト回路を用いた入力回路及び出力回路に関する。
【０００２】
【従来の技術】従来知られているレベルシフト回路の例
を図７に示す。このレベルシフト回路１は、入力端２
と、ゲートを入力端２に接続し、ドレインを電圧源Ｖ
ＤＤに接続したＮチャンネルＭＯＳＦＥＴ Ｎ５ と、流
入端をＮチャンネルＭＯＳＦＥＴＮ５ のソースに接続
し流出端を大地電位に接続した電流源ＣＳ１と、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ５ のソースと電流源ＣＳ１の流
入端との接続点に接続された出力端６とから構成されて
いる。このレベルシフト回路１の電流源ＣＳ１に流れる
電流ＩＤ３は、製造プロセス、動作温度、電源電圧に依
存性がない定電流源が用いられている。
を図７に示す。このレベルシフト回路１は、入力端２
と、ゲートを入力端２に接続し、ドレインを電圧源Ｖ
ＤＤに接続したＮチャンネルＭＯＳＦＥＴ Ｎ５ と、流
入端をＮチャンネルＭＯＳＦＥＴＮ５ のソースに接続
し流出端を大地電位に接続した電流源ＣＳ１と、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ５ のソースと電流源ＣＳ１の流
入端との接続点に接続された出力端６とから構成されて
いる。このレベルシフト回路１の電流源ＣＳ１に流れる
電流ＩＤ３は、製造プロセス、動作温度、電源電圧に依
存性がない定電流源が用いられている。
【０００３】図７参照して、このレベルシフト回路の動
作を説明する。高レベルの電圧ＶＩＮが入力端２に入力
されたときのＮチャンネルＭＯＳＦＥＴＮ５ のゲート
−ソース間電圧ＶＧＳは、次式（９）で与えられる。 ＶＧＳ＝｛２ＩＤＳ／β｝１／２＋ＶＴ …（９） そして、出力端６に発生する出力電圧ＶＯＵＴ は、次
式 ＶＯＵＴ ＝ＶＩＮ−ＶＧＳ …（１０） で与えられ、この式（１０）に式（９）を代入すると、 ＶＯＵＴ ＝ＶＩＮ−｛２ＩＤＳ／β｝１／２−ＶＴ …（１１） となる。
作を説明する。高レベルの電圧ＶＩＮが入力端２に入力
されたときのＮチャンネルＭＯＳＦＥＴＮ５ のゲート
−ソース間電圧ＶＧＳは、次式（９）で与えられる。 ＶＧＳ＝｛２ＩＤＳ／β｝１／２＋ＶＴ …（９） そして、出力端６に発生する出力電圧ＶＯＵＴ は、次
式 ＶＯＵＴ ＝ＶＩＮ−ＶＧＳ …（１０） で与えられ、この式（１０）に式（９）を代入すると、 ＶＯＵＴ ＝ＶＩＮ−｛２ＩＤＳ／β｝１／２−ＶＴ …（１１） となる。
【０００４】また、このレベルシフト回路を用いた小振
幅インタフェース入力回路がある。その例を図９に示
す。この小振幅インタフェース入力回路１０は、差動増
幅回路１２と、図７に示すレベルシフト回路１と、コン
パレータ１４とから構成されている。レベルシフト回路
１は、その後段に接続されているコンパレータ１４と同
一チップ内に形成され、コンパレータ１４にはレベルシ
フト回路１よりも低いＶＤＤ（例えば、レベルシフト回
路１が３ボルトに対しコンパレータ１４は１．８ボル
ト）が供給されているため、入力信号のレベルをコンパ
レータ１４で受信できる範囲のレベルにまでシフトさせ
るのに用いられる。
幅インタフェース入力回路がある。その例を図９に示
す。この小振幅インタフェース入力回路１０は、差動増
幅回路１２と、図７に示すレベルシフト回路１と、コン
パレータ１４とから構成されている。レベルシフト回路
１は、その後段に接続されているコンパレータ１４と同
一チップ内に形成され、コンパレータ１４にはレベルシ
フト回路１よりも低いＶＤＤ（例えば、レベルシフト回
路１が３ボルトに対しコンパレータ１４は１．８ボル
ト）が供給されているため、入力信号のレベルをコンパ
レータ１４で受信できる範囲のレベルにまでシフトさせ
るのに用いられる。
【０００５】差動増幅回路１２は、入力端１６，１８
と、抵抗Ｒ３ と、ゲートを入力端１６に接続し、ドレ
インを抵抗Ｒ３ を経て電圧源ＶＤＤに接続したＮチャ
ンネルＭＯＳＦＥＴ Ｎ３ と、抵抗Ｒ４ と、ゲートを
入力端１８に接続し、ドレインを抵抗Ｒ４ を経て電圧
源ＶＤＤに接続したＮチャンネルＭＯＳＦＥＴ Ｎ４
と、流入端をＮチャンネルＭＯＳＦＥＴ Ｎ３ ，Ｎ４
のソースに接続し、流出端を大地電位に接続した電流源
２０とから構成されている。この差動増幅回路１２の出
力端Ｏ４ （抵抗Ｒ４ とＮチャンネルＭＯＳＦＥＴＮ
４ のソースとの接続点）は、レベルシフト回路１のＮ
チャンネルＭＯＳＦＥＴ Ｎ１ のゲートに接続されてい
る。レベルシフト回路１は、図７と同じ構成のものであ
る。レベルシフト回路１の出力端６は、コンパレータ１
４の入力（＋）に接続されている。コンパレータ１４の
基準入力（−）には、基準電圧ＶＣＰを供給する電圧源
（図示せず）が接続されている。コンパレータ１４の出
力は、ＣＭＯＳ内部回路２２に接続されている。
と、抵抗Ｒ３ と、ゲートを入力端１６に接続し、ドレ
インを抵抗Ｒ３ を経て電圧源ＶＤＤに接続したＮチャ
ンネルＭＯＳＦＥＴ Ｎ３ と、抵抗Ｒ４ と、ゲートを
入力端１８に接続し、ドレインを抵抗Ｒ４ を経て電圧
源ＶＤＤに接続したＮチャンネルＭＯＳＦＥＴ Ｎ４
と、流入端をＮチャンネルＭＯＳＦＥＴ Ｎ３ ，Ｎ４
のソースに接続し、流出端を大地電位に接続した電流源
２０とから構成されている。この差動増幅回路１２の出
力端Ｏ４ （抵抗Ｒ４ とＮチャンネルＭＯＳＦＥＴＮ
４ のソースとの接続点）は、レベルシフト回路１のＮ
チャンネルＭＯＳＦＥＴ Ｎ１ のゲートに接続されてい
る。レベルシフト回路１は、図７と同じ構成のものであ
る。レベルシフト回路１の出力端６は、コンパレータ１
４の入力（＋）に接続されている。コンパレータ１４の
基準入力（−）には、基準電圧ＶＣＰを供給する電圧源
（図示せず）が接続されている。コンパレータ１４の出
力は、ＣＭＯＳ内部回路２２に接続されている。
【０００６】レベルシフト回路１は、伝送路を経て伝送
されて来て差動増幅回路１２の各別の入力端１６，１８
で受信した、互いに逆相関係にあってかつ異なる電圧レ
ベルの２つの信号ＩＮＡ，ＩＮＢ（図１０のＩＮＡ，Ｉ
ＮＢ）で表される２進値に対応する２進信号をコンパレ
ータ１４へ出力する回路である。すなわち、入力端１
６，１８に各別に印加された信号ＩＮＡ，ＩＮＢ（図１
０のＩＮＡ，ＩＮＢ）のうちの差動増幅回路１２で差動
増幅された信号ＩＮＢが、差動増幅回路１０の出力端Ｏ
４からレベルシフト回路１の入力端２へ供給され、その
信号ＩＮＢの信号レベルをコンパレータ１４の信号レベ
ルへレベルシフトした信号ＶＯＵＴ１（図１０のＶ
ＯＵＴ１）が、レベルシフト回路１の出力端６から出力
される。
されて来て差動増幅回路１２の各別の入力端１６，１８
で受信した、互いに逆相関係にあってかつ異なる電圧レ
ベルの２つの信号ＩＮＡ，ＩＮＢ（図１０のＩＮＡ，Ｉ
ＮＢ）で表される２進値に対応する２進信号をコンパレ
ータ１４へ出力する回路である。すなわち、入力端１
６，１８に各別に印加された信号ＩＮＡ，ＩＮＢ（図１
０のＩＮＡ，ＩＮＢ）のうちの差動増幅回路１２で差動
増幅された信号ＩＮＢが、差動増幅回路１０の出力端Ｏ
４からレベルシフト回路１の入力端２へ供給され、その
信号ＩＮＢの信号レベルをコンパレータ１４の信号レベ
ルへレベルシフトした信号ＶＯＵＴ１（図１０のＶ
ＯＵＴ１）が、レベルシフト回路１の出力端６から出力
される。
【０００７】出力される信号ＶＯＵＴ１が、図１０のＶ
ＯＵＴ１中のＶＯＵＴ１Ｓに示すような、振幅中心を基
準電圧ＶＣＰとする理想的な信号として順次入力されて
来るとすると、コンパレータ１２の基準入力（−）には
基準電圧ＶＣＰが印加されているから、コンパレータ１
４から、図１０のＶＯＵＴ２の（１）に示すような波形
の２進信号が順次出力され、ＣＭＯＳ内部回路２２での
信号処理に供される。したがって、その信号処理に、少
しも、不都合を生じさせることはない。
ＯＵＴ１中のＶＯＵＴ１Ｓに示すような、振幅中心を基
準電圧ＶＣＰとする理想的な信号として順次入力されて
来るとすると、コンパレータ１２の基準入力（−）には
基準電圧ＶＣＰが印加されているから、コンパレータ１
４から、図１０のＶＯＵＴ２の（１）に示すような波形
の２進信号が順次出力され、ＣＭＯＳ内部回路２２での
信号処理に供される。したがって、その信号処理に、少
しも、不都合を生じさせることはない。
【０００８】また、小振幅インタフェース入力回路とし
て、図１１に示すものがある。この小振幅インタフェー
ス入力回路３０は、差動増幅回路３２と、レベルシフト
回路３４と、差動増幅回路３６とから構成され、レベル
シフト回路３４は、差動増幅回路３２の出力端Ｏ３，Ｏ
４に各別に、図７と同一構成のレベルシフト回路が接続
されて構成されている。差動増幅回路３２は、図９と同
様に構成されている。レベルシフト回路３４は、図７の
レベルシフト回路を２つ用いて構成され、第１のレベル
シフト回路３４１ は、ＮチャネルＭＯＳＦＥＴＮ１ と
定電流源ＣＳ１１ とから構成され、第２のレベルシフ
ト回路３４２ は、ＮチャネルＭＯＳＦＥＴＮ２ と定電
流源ＣＳ１２ とから構成されている。
て、図１１に示すものがある。この小振幅インタフェー
ス入力回路３０は、差動増幅回路３２と、レベルシフト
回路３４と、差動増幅回路３６とから構成され、レベル
シフト回路３４は、差動増幅回路３２の出力端Ｏ３，Ｏ
４に各別に、図７と同一構成のレベルシフト回路が接続
されて構成されている。差動増幅回路３２は、図９と同
様に構成されている。レベルシフト回路３４は、図７の
レベルシフト回路を２つ用いて構成され、第１のレベル
シフト回路３４１ は、ＮチャネルＭＯＳＦＥＴＮ１ と
定電流源ＣＳ１１ とから構成され、第２のレベルシフ
ト回路３４２ は、ＮチャネルＭＯＳＦＥＴＮ２ と定電
流源ＣＳ１２ とから構成されている。
【０００９】そして、レベルシフト回路３４は、その後
段に接続されている差動増幅回路３６と同一チップ内に
形成され、差動増幅回路３６にはレベルシフト回路３４
よりも低いＶＤＤ（例えば、レベルシフト回路３４が３
ボルトに対し差動増幅回路３６は１．８ボルト）が供給
されているため、差動増幅回路３６へ供給される信号の
レベルを差動増幅回路３６で受信できる範囲のレベルに
までシフトさせるのに用いられる。この小振幅インタフ
ェース入力回路３０においてレベルシフト回路３４を用
いる理由は、レベルシフト回路３４の後段に接続されて
いる差動増幅回路３６に電圧源ＶＤＤ以上の信号が供給
されると動作できないため（例えば、Ｖ ＤＤ＝１．８ボ
ルトに対し信号振幅中心レベルが２．５ボルトの信号が
バスラインを介して供給された場合）、差動増幅回路３
６へ供給される信号のレベルを差動増幅回路３６で受信
できる範囲のレベルにまでシフトさせるためである。
段に接続されている差動増幅回路３６と同一チップ内に
形成され、差動増幅回路３６にはレベルシフト回路３４
よりも低いＶＤＤ（例えば、レベルシフト回路３４が３
ボルトに対し差動増幅回路３６は１．８ボルト）が供給
されているため、差動増幅回路３６へ供給される信号の
レベルを差動増幅回路３６で受信できる範囲のレベルに
までシフトさせるのに用いられる。この小振幅インタフ
ェース入力回路３０においてレベルシフト回路３４を用
いる理由は、レベルシフト回路３４の後段に接続されて
いる差動増幅回路３６に電圧源ＶＤＤ以上の信号が供給
されると動作できないため（例えば、Ｖ ＤＤ＝１．８ボ
ルトに対し信号振幅中心レベルが２．５ボルトの信号が
バスラインを介して供給された場合）、差動増幅回路３
６へ供給される信号のレベルを差動増幅回路３６で受信
できる範囲のレベルにまでシフトさせるためである。
【００１０】この小振幅インタフェース入力回路３０
も、図９と同様、差動増幅回路３２の入力端１６，１８
で伝送路を経て受信した互いに逆相関係にあってかつ異
なる電圧レベルの２つの信号ＩＮＡ，ＩＮＢで表される
２進値に対応する２進信号を差動増幅回路３６から出力
する回路である。
も、図９と同様、差動増幅回路３２の入力端１６，１８
で伝送路を経て受信した互いに逆相関係にあってかつ異
なる電圧レベルの２つの信号ＩＮＡ，ＩＮＢで表される
２進値に対応する２進信号を差動増幅回路３６から出力
する回路である。
【００１１】すなわち、入力端１６，１８に各別に印加
された信号ＩＮＡ，ＩＮＢは、差動増幅回路３２で増幅
され、それぞれレベルシフト回路３４のＮチャネルＭＯ
ＳＦＥＴＮ１，Ｎ２のゲートに印加される。Ｎチャネル
ＭＯＳＦＥＴＮ１ のソースと定電流源ＣＳ１１ との
接続点に接続された出力端６１ 及びＮチャネルＭＯＳ
ＦＥＴＮ２ のソースと定電流源ＣＳ１２ との接続点
に接続された出力端６ ２ から、互いに逆相関係でかつ
異なる電圧レベルにあって所定のレベルシフト量だけレ
ベルてフトされた信号が、それぞれ出力されて差動増幅
回路３６の（＋）入力及び（−）入力に印加される。
された信号ＩＮＡ，ＩＮＢは、差動増幅回路３２で増幅
され、それぞれレベルシフト回路３４のＮチャネルＭＯ
ＳＦＥＴＮ１，Ｎ２のゲートに印加される。Ｎチャネル
ＭＯＳＦＥＴＮ１ のソースと定電流源ＣＳ１１ との
接続点に接続された出力端６１ 及びＮチャネルＭＯＳ
ＦＥＴＮ２ のソースと定電流源ＣＳ１２ との接続点
に接続された出力端６ ２ から、互いに逆相関係でかつ
異なる電圧レベルにあって所定のレベルシフト量だけレ
ベルてフトされた信号が、それぞれ出力されて差動増幅
回路３６の（＋）入力及び（−）入力に印加される。
【００１２】その差動増幅回路３６の（＋）入力に印加
される信号のレベルシフト量と、該信号と逆相関係にあ
って（−）入力に印加される信号のレベルシフト量とが
理想的な同一の量とされ、かつ互いに逆相関係にあって
かつ異なる電圧レベルの２つの信号が、レベルシフト回
路３４から出力されて差動増幅回路３６の（＋）入力及
び（−）入力に印加されるとしたならば、差動増幅回路
３６の（＋）入力に印加される電圧レベルが、（−）入
力に印加される電圧レベルよりも高いとき、差動増幅回
路３６の出力から高レベルの電圧が出力され、差動増幅
回路３６の（＋）入力に印加される電圧レベルが、
（−）入力に印加される電圧レベルよりも低いとき、差
動増幅回路３６の出力から低レベルの電圧が出力され
る。これにより、差動増幅回路３２の入力端１６，１８
に入力された、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号ＩＮＡ，ＩＮＢで表される２進値に
対応する２進信号が差動増幅回路３６から出力される。
この２進信号は、入力された互いに逆相関係にあってか
つ異なる電圧レベルの２つの信号ＩＮＡ，ＩＮＢと理想
的な時間関係を保っている、すなわち、信号ＩＮＡ，Ｉ
ＮＢの信号時間軸幅と同一の信号時間軸幅を有する信号
となっているから、その２進信号が、ＣＭＯＳ内部回路
３８の信号処理に供された場合、その信号処理に、何等
の不都合も生じさせることはない。
される信号のレベルシフト量と、該信号と逆相関係にあ
って（−）入力に印加される信号のレベルシフト量とが
理想的な同一の量とされ、かつ互いに逆相関係にあって
かつ異なる電圧レベルの２つの信号が、レベルシフト回
路３４から出力されて差動増幅回路３６の（＋）入力及
び（−）入力に印加されるとしたならば、差動増幅回路
３６の（＋）入力に印加される電圧レベルが、（−）入
力に印加される電圧レベルよりも高いとき、差動増幅回
路３６の出力から高レベルの電圧が出力され、差動増幅
回路３６の（＋）入力に印加される電圧レベルが、
（−）入力に印加される電圧レベルよりも低いとき、差
動増幅回路３６の出力から低レベルの電圧が出力され
る。これにより、差動増幅回路３２の入力端１６，１８
に入力された、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号ＩＮＡ，ＩＮＢで表される２進値に
対応する２進信号が差動増幅回路３６から出力される。
この２進信号は、入力された互いに逆相関係にあってか
つ異なる電圧レベルの２つの信号ＩＮＡ，ＩＮＢと理想
的な時間関係を保っている、すなわち、信号ＩＮＡ，Ｉ
ＮＢの信号時間軸幅と同一の信号時間軸幅を有する信号
となっているから、その２進信号が、ＣＭＯＳ内部回路
３８の信号処理に供された場合、その信号処理に、何等
の不都合も生じさせることはない。
【００１３】また、小振幅インタフェース入力回路の他
の例として、図１２のものがある。この小振幅インタフ
ェース入力回路４０は、レベルシフト回路４２と、差動
増幅回路３６とから構成される。そして、レベルシフト
回路４２は、図７と同一構成の２つのレベルシフト回路
４２１ ，４２２ とから構成され、第１のレベルシフ
ト回路４２１ は、ＮチャネルＭＯＳＦＥＴＮ１ と定電
流源ＣＳ１１ とから構成され、第２のレベルシフト回
路４２２ は、ＮチャネルＭＯＳＦＥＴＮ２と定電流源
ＣＳ１２ とから構成されている。その２つのレベルシ
フト回路４２ １ ，４２２ の入力端２１ ，２
２ に、互いに逆相関係にあってかつ異なる電圧レベル
の２つの信号ＩＮＡ，ＩＮＢが、伝送路を経て入力され
るように構成され、そして、その２つの出力端６１ ，
６２ が、それぞれ差動増幅回路３６の（−）入力及び
（＋）入力に接続されている。
の例として、図１２のものがある。この小振幅インタフ
ェース入力回路４０は、レベルシフト回路４２と、差動
増幅回路３６とから構成される。そして、レベルシフト
回路４２は、図７と同一構成の２つのレベルシフト回路
４２１ ，４２２ とから構成され、第１のレベルシフ
ト回路４２１ は、ＮチャネルＭＯＳＦＥＴＮ１ と定電
流源ＣＳ１１ とから構成され、第２のレベルシフト回
路４２２ は、ＮチャネルＭＯＳＦＥＴＮ２と定電流源
ＣＳ１２ とから構成されている。その２つのレベルシ
フト回路４２ １ ，４２２ の入力端２１ ，２
２ に、互いに逆相関係にあってかつ異なる電圧レベル
の２つの信号ＩＮＡ，ＩＮＢが、伝送路を経て入力され
るように構成され、そして、その２つの出力端６１ ，
６２ が、それぞれ差動増幅回路３６の（−）入力及び
（＋）入力に接続されている。
【００１４】そして、この小振幅インタフェース入力回
路４０においてレベルシフト回路４２を用いる理由は、
レベルシフト回路４２の後段に接続されている差動増幅
回路３６に電圧源ＶＤＤ以上の信号が供給されると動作
できないため（例えば、ＶＤ Ｄ＝１．８ボルトに対し信
号振幅中心レベルが２．５ボルトの信号がバスラインを
介して供給された場合）、差動増幅回路３６へ供給され
る信号のレベルを差動増幅回路３６で受信できる範囲の
レベルにまでシフトさせるためである。
路４０においてレベルシフト回路４２を用いる理由は、
レベルシフト回路４２の後段に接続されている差動増幅
回路３６に電圧源ＶＤＤ以上の信号が供給されると動作
できないため（例えば、ＶＤ Ｄ＝１．８ボルトに対し信
号振幅中心レベルが２．５ボルトの信号がバスラインを
介して供給された場合）、差動増幅回路３６へ供給され
る信号のレベルを差動増幅回路３６で受信できる範囲の
レベルにまでシフトさせるためである。
【００１５】このように構成される小振幅インタフェー
ス入力回路４０も、図９及び図１１と同様、レベルシフ
ト回路４２１ ，４２２ の入力端２１ ，２２ に入
力された互いに逆相関係にあってかつ異なる電圧レベル
の２つの信号ＩＮＡ，ＩＮＢで表される２進値に対応す
る２進信号を差動増幅回路３６から出力する回路であ
る。すなわち、レベルシフト回路４２１ ，４２２ の
入力端２１ ，２２ に各別に印加された信号ＩＮＡ，
ＩＮＢは、それぞれレベルシフト回路４２１ ，４２
２ でレベルシフトされ、ＮチャネルＭＯＳＦＥＴＮ
１１のソースと定電流源ＣＳ１１ との接続点に接続さ
れた出力端６１ 及びＮチャネルＭＯＳＦＥＴＮ １２の
ソースと定電流源ＣＳ１２ との接続点に接続された出
力端６２ から互いに逆相関係にあってかつ異なる電圧
レベルの信号がそれぞれ出力されて差動増幅回路３６の
（＋）入力及び（−）入力に印加される。
ス入力回路４０も、図９及び図１１と同様、レベルシフ
ト回路４２１ ，４２２ の入力端２１ ，２２ に入
力された互いに逆相関係にあってかつ異なる電圧レベル
の２つの信号ＩＮＡ，ＩＮＢで表される２進値に対応す
る２進信号を差動増幅回路３６から出力する回路であ
る。すなわち、レベルシフト回路４２１ ，４２２ の
入力端２１ ，２２ に各別に印加された信号ＩＮＡ，
ＩＮＢは、それぞれレベルシフト回路４２１ ，４２
２ でレベルシフトされ、ＮチャネルＭＯＳＦＥＴＮ
１１のソースと定電流源ＣＳ１１ との接続点に接続さ
れた出力端６１ 及びＮチャネルＭＯＳＦＥＴＮ １２の
ソースと定電流源ＣＳ１２ との接続点に接続された出
力端６２ から互いに逆相関係にあってかつ異なる電圧
レベルの信号がそれぞれ出力されて差動増幅回路３６の
（＋）入力及び（−）入力に印加される。
【００１６】その差動増幅回路３６の（＋）入力に印加
される信号のレベルシフト量と、該信号と逆相関係にあ
って（−）入力に印加される信号のレベルシフト量と
が、理想的な同一の量とされ、かつレベルシフト回路４
２から出力された互いに逆相関係にあってかつ異なる電
圧レベルの２つの信号が、それぞれ差動増幅回路３６の
（＋）入力及び（−）入力に印加されるとしたならば、
差動増幅回路３６の（＋）入力に印加される電圧レベル
が、（−）入力に印加される電圧レベルよりも高いと
き、差動増幅回路３６の出力から高レベルの電圧が出力
され、差動増幅回路３６の（＋）入力に印加される電圧
レベルが、（−）入力に印加される電圧レベルよりも低
いとき、差動増幅回路３６の出力から低レベルの電圧が
出力される。これにより、レベルシフト回路４２１ ，
４２２ の入力端２１ ，２２ に入力された互いに逆
相関係にあってかつ異なる電圧レベルの２つの信号ＩＮ
Ａ，ＩＮＢで表される２進値に対応する２進信号が差動
増幅回路３６から出力される。この２進信号は、入力さ
れた互いに逆相関係にあってかつ異なる電圧レベルの２
つの信号ＩＮＡ，ＩＮＢと理想的な時間関係を保ってい
る、すなわち、信号ＩＮＡ，ＩＮＢの信号時間軸幅と同
一の信号時間軸幅を有する信号となっているから、その
２進信号が、ＣＭＯＳ内部回路３８の信号処理に供され
た場合、その信号処理に、何等の不都合も生じさせるこ
とはない。
される信号のレベルシフト量と、該信号と逆相関係にあ
って（−）入力に印加される信号のレベルシフト量と
が、理想的な同一の量とされ、かつレベルシフト回路４
２から出力された互いに逆相関係にあってかつ異なる電
圧レベルの２つの信号が、それぞれ差動増幅回路３６の
（＋）入力及び（−）入力に印加されるとしたならば、
差動増幅回路３６の（＋）入力に印加される電圧レベル
が、（−）入力に印加される電圧レベルよりも高いと
き、差動増幅回路３６の出力から高レベルの電圧が出力
され、差動増幅回路３６の（＋）入力に印加される電圧
レベルが、（−）入力に印加される電圧レベルよりも低
いとき、差動増幅回路３６の出力から低レベルの電圧が
出力される。これにより、レベルシフト回路４２１ ，
４２２ の入力端２１ ，２２ に入力された互いに逆
相関係にあってかつ異なる電圧レベルの２つの信号ＩＮ
Ａ，ＩＮＢで表される２進値に対応する２進信号が差動
増幅回路３６から出力される。この２進信号は、入力さ
れた互いに逆相関係にあってかつ異なる電圧レベルの２
つの信号ＩＮＡ，ＩＮＢと理想的な時間関係を保ってい
る、すなわち、信号ＩＮＡ，ＩＮＢの信号時間軸幅と同
一の信号時間軸幅を有する信号となっているから、その
２進信号が、ＣＭＯＳ内部回路３８の信号処理に供され
た場合、その信号処理に、何等の不都合も生じさせるこ
とはない。
【００１７】また、上記のレベルシフト回路を用いた小
振幅インタフェース出力回路があるる。その例を図１３
に示す。この小振幅インタフェース出力回路５０は、図
１１に示す小振幅インタフェース入力回路３０の構成と
略同じである。異な点は、そのレベルシフト回路３４の
出力端６１ ，６２ を伝送路５２を経て負荷抵抗５４
に接続した点と、出力回路である故、バスラインに接続
されている負荷を高速に駆動する都合上、トランジスタ
サイズ（例えば、ＮチャンネルＭＯＳＦＥＴ Ｎ１，Ｎ
２，Ｎ３，Ｎ４）及び定電流値（例えば、ＩＣＳ１，Ｉ
ＣＳ２、２０の定電流値）が大きい値を有することであ
る。したがって、図１３に示す他の構成部分と同一の各
部には同一の符号を付してその説明を省略する。
振幅インタフェース出力回路があるる。その例を図１３
に示す。この小振幅インタフェース出力回路５０は、図
１１に示す小振幅インタフェース入力回路３０の構成と
略同じである。異な点は、そのレベルシフト回路３４の
出力端６１ ，６２ を伝送路５２を経て負荷抵抗５４
に接続した点と、出力回路である故、バスラインに接続
されている負荷を高速に駆動する都合上、トランジスタ
サイズ（例えば、ＮチャンネルＭＯＳＦＥＴ Ｎ１，Ｎ
２，Ｎ３，Ｎ４）及び定電流値（例えば、ＩＣＳ１，Ｉ
ＣＳ２、２０の定電流値）が大きい値を有することであ
る。したがって、図１３に示す他の構成部分と同一の各
部には同一の符号を付してその説明を省略する。
【００１８】また、小振幅インタフェース出力回路の動
作も略同じである。すなわち、入力端１６，１８に各別
に印加された、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号ＩＮＡ，ＩＮＢは、差動増幅回路３
２で増幅され、それぞれレベルシフト回路３４のＮチャ
ネルＭＯＳＦＥＴＮ１，Ｎ２のゲートに印加される。Ｎ
チャネルＭＯＳＦＥＴＮ１ のソースと定電流源ＣＳ１
１との接続点に接続された出力端６１ 及びＮチャネル
ＭＯＳＦＥＴＮ２ のソースと定電流源ＣＳ１２ との
接続点に接続された出力端６２ から、互いに逆相関係
でかつ異なる電圧レベルにあると共に、所定のレベルシ
フト量だけレベルシフトフトされた信号が、それぞれ出
力されて負荷回路５４に供給される。負荷回路５４は、
規定された電圧レベルの信号が供給された場合に、その
正常な動作がするように構成されている。したがって、
レベルシフト回路のレベルシフト量が、プロセス、温度
の変動により、変動しない場合に、負荷回路５４は、正
常な動作をする。
作も略同じである。すなわち、入力端１６，１８に各別
に印加された、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号ＩＮＡ，ＩＮＢは、差動増幅回路３
２で増幅され、それぞれレベルシフト回路３４のＮチャ
ネルＭＯＳＦＥＴＮ１，Ｎ２のゲートに印加される。Ｎ
チャネルＭＯＳＦＥＴＮ１ のソースと定電流源ＣＳ１
１との接続点に接続された出力端６１ 及びＮチャネル
ＭＯＳＦＥＴＮ２ のソースと定電流源ＣＳ１２ との
接続点に接続された出力端６２ から、互いに逆相関係
でかつ異なる電圧レベルにあると共に、所定のレベルシ
フト量だけレベルシフトフトされた信号が、それぞれ出
力されて負荷回路５４に供給される。負荷回路５４は、
規定された電圧レベルの信号が供給された場合に、その
正常な動作がするように構成されている。したがって、
レベルシフト回路のレベルシフト量が、プロセス、温度
の変動により、変動しない場合に、負荷回路５４は、正
常な動作をする。
【００１９】
【発明が解決しようとする課題】ところで、式（１１）
中の、特にＶＴ 及びμは、製造プロセスのばらつきに
よる特性変動や動作温度に依存する性質を有する。今、
或る製造プロセス及び動作温度の条件において、ＶＩＮ
＝３．０Ｖ（Ｖはボルトを表す。）、｛２ＩＤＳ／β｝
１／２＝１Ｖ、ＶＴ ＝０．５Ｖとすると、 ＶＯＵＴ ＝３．０Ｖ−１．０Ｖ−０．５Ｖ＝１．５Ｖ となるが（図８の（Ａ））、前記或る製造プロセス及び
動作温度の条件が変化してＶＴ が０．５Ｖから０．８
Ｖに変化し、μが０．８倍になったとすると、 ＶＯＵＴ ＝３．０Ｖ−１．２５Ｖ−０．８Ｖ＝０．９５Ｖ となり（図８の（Ｂ））、製造プロセス及び動作温度の
条件が変化しても前記或る製造プロセス及び動作温度の
条件と同一の出力電圧ＶＯＵＴ を得たいという本来の
レベルシフト回路の動作から大きくずれてしまう。つま
り、出力電圧ＶＯ ＵＴ のレベルシフト量が変化してし
まう。したがって、上述した従来のレベルシフト回路で
は、所定のレベルシフト量が得られないという不具合が
ある。また、このような不具合は、電源電圧の変動によ
っても生ずる。
中の、特にＶＴ 及びμは、製造プロセスのばらつきに
よる特性変動や動作温度に依存する性質を有する。今、
或る製造プロセス及び動作温度の条件において、ＶＩＮ
＝３．０Ｖ（Ｖはボルトを表す。）、｛２ＩＤＳ／β｝
１／２＝１Ｖ、ＶＴ ＝０．５Ｖとすると、 ＶＯＵＴ ＝３．０Ｖ−１．０Ｖ−０．５Ｖ＝１．５Ｖ となるが（図８の（Ａ））、前記或る製造プロセス及び
動作温度の条件が変化してＶＴ が０．５Ｖから０．８
Ｖに変化し、μが０．８倍になったとすると、 ＶＯＵＴ ＝３．０Ｖ−１．２５Ｖ−０．８Ｖ＝０．９５Ｖ となり（図８の（Ｂ））、製造プロセス及び動作温度の
条件が変化しても前記或る製造プロセス及び動作温度の
条件と同一の出力電圧ＶＯＵＴ を得たいという本来の
レベルシフト回路の動作から大きくずれてしまう。つま
り、出力電圧ＶＯ ＵＴ のレベルシフト量が変化してし
まう。したがって、上述した従来のレベルシフト回路で
は、所定のレベルシフト量が得られないという不具合が
ある。また、このような不具合は、電源電圧の変動によ
っても生ずる。
【００２０】このような不具合が、図７に示すレベルシ
フト回路１にはあるから、このレベルシフト回路１を用
いて構成される図９に示す小振幅インタフェース入力回
路には、製造プロセス、動作温度、電源電圧の変動によ
り、レベルシフト回路１から出力されるレベルシフト後
の信号のレベルシフト量の変動に起因する不利な問題が
生ずる。すなわち、製造プロセス、動作温度、電源電圧
の変動により、そのレベルシフト後の信号が、図１０の
ＶＯＵＴ１中のレベルシフト量が適正なＶＯＵＴ１Ｓか
ら、図１０のＶＯＵＴ１中のＶＯＵＴ１Ｕへ上昇して、
当該レベルシフト後の信号がコンパレータ１４で基準電
圧ＶＣＰと比較されると、コンパレータ１４から図１０
のＶＯＵＴ２の（２）に示すような２値信号が出力され
ることになる。その結果として、その出力される２値信
号の信号幅は、正規の信号幅（図１０のＶＯＵＴ２の
（１））よりも広くなる、つまり、２値信号にスキュー
が発生して、この２値信号を受け取るＣＭＯＳ内部回路
２２の誤動作の原因となる。
フト回路１にはあるから、このレベルシフト回路１を用
いて構成される図９に示す小振幅インタフェース入力回
路には、製造プロセス、動作温度、電源電圧の変動によ
り、レベルシフト回路１から出力されるレベルシフト後
の信号のレベルシフト量の変動に起因する不利な問題が
生ずる。すなわち、製造プロセス、動作温度、電源電圧
の変動により、そのレベルシフト後の信号が、図１０の
ＶＯＵＴ１中のレベルシフト量が適正なＶＯＵＴ１Ｓか
ら、図１０のＶＯＵＴ１中のＶＯＵＴ１Ｕへ上昇して、
当該レベルシフト後の信号がコンパレータ１４で基準電
圧ＶＣＰと比較されると、コンパレータ１４から図１０
のＶＯＵＴ２の（２）に示すような２値信号が出力され
ることになる。その結果として、その出力される２値信
号の信号幅は、正規の信号幅（図１０のＶＯＵＴ２の
（１））よりも広くなる、つまり、２値信号にスキュー
が発生して、この２値信号を受け取るＣＭＯＳ内部回路
２２の誤動作の原因となる。
【００２１】また、逆に、製造プロセス、動作温度、電
源電圧の変動により、そのレベルシフト後の信号が、図
１０のＶＯＵＴ１中のレベルシフト量が適正なＶＯＵＴ
１Ｓから、図１０のＶＯＵＴ１中のＶＯＵＴ１Ｄへ下降
して、当該レベルシフト後の信号がコンパレータ１４で
基準電圧ＶＣＰと比較されると、コンパレータ１４から
図１０のＶＯＵＴ２の（３）に示すような２値信号が出
力されることになる。その結果として、その出力される
２値信号の信号幅は、正規の信号幅（図１０のＶＯＵＴ
２の（１））よりも狭くなる、つまり、２値信号にスキ
ューが発生して、これまたＣＭＯＳ内部回路の誤動作の
原因となる。
源電圧の変動により、そのレベルシフト後の信号が、図
１０のＶＯＵＴ１中のレベルシフト量が適正なＶＯＵＴ
１Ｓから、図１０のＶＯＵＴ１中のＶＯＵＴ１Ｄへ下降
して、当該レベルシフト後の信号がコンパレータ１４で
基準電圧ＶＣＰと比較されると、コンパレータ１４から
図１０のＶＯＵＴ２の（３）に示すような２値信号が出
力されることになる。その結果として、その出力される
２値信号の信号幅は、正規の信号幅（図１０のＶＯＵＴ
２の（１））よりも狭くなる、つまり、２値信号にスキ
ューが発生して、これまたＣＭＯＳ内部回路の誤動作の
原因となる。
【００２２】図９に示す小振幅インタフェース入力回路
１０について説明したスキューの問題、すなわち、製造
プロセス、動作温度、電源電圧の変動により、レベルシ
フト回路１から出力されるレベルシフト後の信号のレベ
ルシフト量の変動に起因する問題は、図１１、及び図１
２に示す小振幅インタフェース入力回路においても、ま
た、生ずる問題である。図１１、図１２は、後段が差動
増幅回路であるため、図９のようにリファレンスレベル
に起因したスキューではなく、差動信号の振幅中心レベ
ル、いわゆるオフセット電圧の変動に起因したスキュー
が発生する。
１０について説明したスキューの問題、すなわち、製造
プロセス、動作温度、電源電圧の変動により、レベルシ
フト回路１から出力されるレベルシフト後の信号のレベ
ルシフト量の変動に起因する問題は、図１１、及び図１
２に示す小振幅インタフェース入力回路においても、ま
た、生ずる問題である。図１１、図１２は、後段が差動
増幅回路であるため、図９のようにリファレンスレベル
に起因したスキューではなく、差動信号の振幅中心レベ
ル、いわゆるオフセット電圧の変動に起因したスキュー
が発生する。
【００２３】すなわち、製造プロセス、動作温度、電源
電圧の変動により、そのレベルシフト後の信号は、正規
の信号レベルから上昇したり、下降したりする。その場
合に、図１１に示す小振幅インタフェース入力回路３０
においても、また、図１２に示す小振幅インタフェース
入力回路４０においても、その差動増幅回路３６の
（＋）入力に印加される信号レベルと（−）入力に印加
される信号レベルとに、レベルシフト量の変動分に差違
がない場合には、正規のレベルシフト量と異なるレベル
シフト量でレベルシフトされたレベルシフト後の各信号
を差動増幅回路３６で差動増幅して得られる２値信号
と、正規のレベルシフト量でのレベルシフト後の各信号
を差動増幅回路３６で差動増幅して得られる２値信号と
に差違はない。
電圧の変動により、そのレベルシフト後の信号は、正規
の信号レベルから上昇したり、下降したりする。その場
合に、図１１に示す小振幅インタフェース入力回路３０
においても、また、図１２に示す小振幅インタフェース
入力回路４０においても、その差動増幅回路３６の
（＋）入力に印加される信号レベルと（−）入力に印加
される信号レベルとに、レベルシフト量の変動分に差違
がない場合には、正規のレベルシフト量と異なるレベル
シフト量でレベルシフトされたレベルシフト後の各信号
を差動増幅回路３６で差動増幅して得られる２値信号
と、正規のレベルシフト量でのレベルシフト後の各信号
を差動増幅回路３６で差動増幅して得られる２値信号と
に差違はない。
【００２４】しかしながら、レベルシフト回路３４１
とレベルシフト回路３４２ とのレベルシフト量に、ま
た、レベルシフト回路４２１ とレベルシフト回路４２
２のレベルシフト量に差違が生じて来ると、上記のよう
にリファレンスに起因したスキューではなく、オフセッ
ト電圧の変動に起因したスキューの問題が生ずる。した
がって、スキューが生じた２値信号を受け取るＣＭＯＳ
内部回路に誤動作を生じさせてしまうという不都合があ
る。また、図１３に示す小振幅インタフェース出力回路
でも、レベルシフト回路のレベルシフト量の変動によ
り、正規のレベルシフト量からずれたレベルシフト量の
出力信号が小振幅インタフェース出力回路から出力され
てしまうという問題がある。このようなレベルシフト量
が変動すると、規定されたレベルシフト量の入力信号が
供給されたときに正常な動作をする小振幅インタフェー
ス入力回路が誤動作してしまうという不都合がある。
とレベルシフト回路３４２ とのレベルシフト量に、ま
た、レベルシフト回路４２１ とレベルシフト回路４２
２のレベルシフト量に差違が生じて来ると、上記のよう
にリファレンスに起因したスキューではなく、オフセッ
ト電圧の変動に起因したスキューの問題が生ずる。した
がって、スキューが生じた２値信号を受け取るＣＭＯＳ
内部回路に誤動作を生じさせてしまうという不都合があ
る。また、図１３に示す小振幅インタフェース出力回路
でも、レベルシフト回路のレベルシフト量の変動によ
り、正規のレベルシフト量からずれたレベルシフト量の
出力信号が小振幅インタフェース出力回路から出力され
てしまうという問題がある。このようなレベルシフト量
が変動すると、規定されたレベルシフト量の入力信号が
供給されたときに正常な動作をする小振幅インタフェー
ス入力回路が誤動作してしまうという不都合がある。
【００２５】このような不都合に対しては、予めレベル
シフト量の変動分と後段回路が誤動作しない入力電圧を
求め、前記入力電圧を逸脱しないようにレベルシフト値
を設定することで回避していた。そのレベルシフト量の
調節は、定電流源のＩｄｓを調節する第１の方法と、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ５のβを調節する第２の方
法とがある。例えば、第１の方法において、レベルシフ
ト量を大きくしたいときには、ドレイン電流ＩＤＳを大
きくすればよいし、第２の方法では、β、例えば、Ｗを
小さくすればよい。
シフト量の変動分と後段回路が誤動作しない入力電圧を
求め、前記入力電圧を逸脱しないようにレベルシフト値
を設定することで回避していた。そのレベルシフト量の
調節は、定電流源のＩｄｓを調節する第１の方法と、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ５のβを調節する第２の方
法とがある。例えば、第１の方法において、レベルシフ
ト量を大きくしたいときには、ドレイン電流ＩＤＳを大
きくすればよいし、第２の方法では、β、例えば、Ｗを
小さくすればよい。
【００２６】第１の方法によるときは、ＩＤＳの増大の
効果が平方根で効いて来るから、レベルシフト量を大き
くしたいときのレベルシフト量がレベルシフト量を変え
たい前のレベルシフト量の約２倍であったとすると、ド
レイン電流ＩＤＳを４倍にしなければならない。これ
は、消費電力の増大となるという不具合がある。したが
って、この変更方法は、電池駆動の集積回路等の、省電
力化が強く要求される集積回路への採用は、極めて不利
である。また、第２の方法によるときは、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ５の出力インピーダンスが大きくなる
ことで、高速性が損なわれるという不具合がある。した
がって、第２の変更方法は、高速な信号を取り扱う集積
回路への採用はできない。このように、いずれのレベル
シフト量の変更方法によっても、レベルシフト量の変更
はできるが、製造プロセス、動作温度、電源電圧の変動
によるレベルシフト量の変動は、未だ解決し得ない問題
として残っているのである。
効果が平方根で効いて来るから、レベルシフト量を大き
くしたいときのレベルシフト量がレベルシフト量を変え
たい前のレベルシフト量の約２倍であったとすると、ド
レイン電流ＩＤＳを４倍にしなければならない。これ
は、消費電力の増大となるという不具合がある。したが
って、この変更方法は、電池駆動の集積回路等の、省電
力化が強く要求される集積回路への採用は、極めて不利
である。また、第２の方法によるときは、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ５の出力インピーダンスが大きくなる
ことで、高速性が損なわれるという不具合がある。した
がって、第２の変更方法は、高速な信号を取り扱う集積
回路への採用はできない。このように、いずれのレベル
シフト量の変更方法によっても、レベルシフト量の変更
はできるが、製造プロセス、動作温度、電源電圧の変動
によるレベルシフト量の変動は、未だ解決し得ない問題
として残っているのである。
【００２７】この発明は、上述の事情に鑑みてなされた
もので、製造プロセス、動作温度、電源電圧に変動があ
っても、所定のレベルシフト量だけレベルシフトされた
信号を出力し得るレベルシフト回路、このレベルシフト
回路を用いた入力回路及び出力回路を提供することを目
的としている。
もので、製造プロセス、動作温度、電源電圧に変動があ
っても、所定のレベルシフト量だけレベルシフトされた
信号を出力し得るレベルシフト回路、このレベルシフト
回路を用いた入力回路及び出力回路を提供することを目
的としている。
【００２８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１の絶縁ゲートトランジ
スタのソースと該第１の絶縁ゲートトランジスタと同一
導電型の第２の絶縁ゲートトランジスタのドレインとを
接続し、入力信号を前記第１の絶縁ゲートトランジスタ
のゲートに印加し、前記第１及び第２の絶縁ゲートトラ
ンジスタの接続点から前記入力信号を所望の量だけレベ
ルシフトした出力信号を出力させるレベルシフト回路に
係り、前記第１及び第２の絶縁ゲートトランジスタのゲ
ートチャネル幅とゲートチャネル長との比を等しくし、
かつ前記第２の絶縁ゲートトランジスタのゲートに定電
圧を印加するように構成したことを特徴としている。
に、請求項１記載の発明は、第１の絶縁ゲートトランジ
スタのソースと該第１の絶縁ゲートトランジスタと同一
導電型の第２の絶縁ゲートトランジスタのドレインとを
接続し、入力信号を前記第１の絶縁ゲートトランジスタ
のゲートに印加し、前記第１及び第２の絶縁ゲートトラ
ンジスタの接続点から前記入力信号を所望の量だけレベ
ルシフトした出力信号を出力させるレベルシフト回路に
係り、前記第１及び第２の絶縁ゲートトランジスタのゲ
ートチャネル幅とゲートチャネル長との比を等しくし、
かつ前記第２の絶縁ゲートトランジスタのゲートに定電
圧を印加するように構成したことを特徴としている。
【００２９】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路に係り、前記第１及び第２の絶縁ゲート
トランジスタの製造プロセスのばらつきによる特性変
動、動作温度、及び動作電圧に依存しない前記定電圧が
前記第２の絶縁ゲートトランジスタのゲートに印加され
るように構成されたことを特徴としている。請求項３記
載の発明は、請求項１又は２記載のレベルシフト回路に
係り、前記２つの絶縁ゲートトランジスタの、式（１
２）で与えられる値を等しくしたことを特徴としてい
る。 （１／Ｔ）×Ｗ／Ｌ …（１２） 但し、Ｔはゲート絶縁膜の厚さ、Ｗはゲートチャネル
幅、Ｌはゲートチャネル長で、以下「課題を解決するた
めの手段」の項において同じ。
ベルシフト回路に係り、前記第１及び第２の絶縁ゲート
トランジスタの製造プロセスのばらつきによる特性変
動、動作温度、及び動作電圧に依存しない前記定電圧が
前記第２の絶縁ゲートトランジスタのゲートに印加され
るように構成されたことを特徴としている。請求項３記
載の発明は、請求項１又は２記載のレベルシフト回路に
係り、前記２つの絶縁ゲートトランジスタの、式（１
２）で与えられる値を等しくしたことを特徴としてい
る。 （１／Ｔ）×Ｗ／Ｌ …（１２） 但し、Ｔはゲート絶縁膜の厚さ、Ｗはゲートチャネル
幅、Ｌはゲートチャネル長で、以下「課題を解決するた
めの手段」の項において同じ。
【００３０】請求項４記載の発明は、請求項１又は２記
載のレベルシフト回路に係り、前記２つの絶縁ゲートト
ランジスタの、式（１３）で与えられる値を等しくした
ことを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１３） 但し、μは表面移動度、εｒはゲート絶縁膜の比誘電
率、Ｓはゲートチャネルの単位面積で、以下「課題を解
決するための手段」の項において同じ。
載のレベルシフト回路に係り、前記２つの絶縁ゲートト
ランジスタの、式（１３）で与えられる値を等しくした
ことを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１３） 但し、μは表面移動度、εｒはゲート絶縁膜の比誘電
率、Ｓはゲートチャネルの単位面積で、以下「課題を解
決するための手段」の項において同じ。
【００３１】請求項５記載の発明は、請求項１、２、３
又は４記載のレベルシフト回路に係り、前記２つの絶縁
ゲートトランジスタは、同一の基板上に形成され、前記
定電圧は、基板外から供給するように構成したことを特
徴としている。
又は４記載のレベルシフト回路に係り、前記２つの絶縁
ゲートトランジスタは、同一の基板上に形成され、前記
定電圧は、基板外から供給するように構成したことを特
徴としている。
【００３２】請求項６記載の発明は、請求項１、２、３
又は４記載のレベルシフト回路に係り、前記２つの絶縁
ゲートトランジスタは、同一の基板上に形成され、前記
定電圧は、基板内で発生されたバンドギャップリファレ
ンス電圧を基に生成された任意の定電圧としたことを特
徴としている。
又は４記載のレベルシフト回路に係り、前記２つの絶縁
ゲートトランジスタは、同一の基板上に形成され、前記
定電圧は、基板内で発生されたバンドギャップリファレ
ンス電圧を基に生成された任意の定電圧としたことを特
徴としている。
【００３３】請求項７記載の発明は、請求項１乃至６の
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、かつ、前記いずれの絶縁ゲートトランジスタにおい
ても、ソースとバックゲートとが短絡されていることを
特徴としている。
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、かつ、前記いずれの絶縁ゲートトランジスタにおい
ても、ソースとバックゲートとが短絡されていることを
特徴としている。
【００３４】請求項８記載の発明は、請求項１乃至６の
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、かつ、前記いずれの絶縁ゲートトランジスタにおい
ても、ソースとバックゲートとは短絡されていないこと
を特徴としている。
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、かつ、前記いずれの絶縁ゲートトランジスタにおい
ても、ソースとバックゲートとは短絡されていないこと
を特徴としている。
【００３５】請求項９記載の発明は、請求項１乃至８の
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、前記いずれの絶縁ゲートトランジスタのバックゲー
トも、基板に供給される最高電位又は最低電位にクラン
プされることを特徴としている。
いずれか１に記載のレベルシフト回路に係り、前記２つ
の絶縁ゲートトランジスタは、同一の基板上に形成さ
れ、前記いずれの絶縁ゲートトランジスタのバックゲー
トも、基板に供給される最高電位又は最低電位にクラン
プされることを特徴としている。
【００３６】請求項１０記載の発明は、前段の回路から
出力された信号の電圧レベルを、該前段の回路と動作電
圧を異にする後段の回路の入力動作レベルにするのに必
要なレベルシフト量だけ、レベルシフトして、前記後段
の回路に供給する入力回路に係り、第１の絶縁ゲートト
ランジスタのソースと該第１の絶縁ゲートトランジスタ
と同一導電型の第２の絶縁ゲートトランジスタのドレイ
ンとを接続し、入力信号を前記第１の絶縁ゲートトラン
ジスタのゲートに印加し、前記第１及び第２の絶縁ゲー
トトランジスタの接続点から前記入力信号を所望の量だ
けレベルシフトした出力信号を出力させるレベルシフト
回路を設け、前記第１及び第２の絶縁ゲートトランジス
タのゲートチャネル幅とゲートチャネル長との比を等し
くし、かつ前記第２の絶縁ゲートトランジスタのゲート
に定電圧を印加するように構成したことを特徴としてい
る。
出力された信号の電圧レベルを、該前段の回路と動作電
圧を異にする後段の回路の入力動作レベルにするのに必
要なレベルシフト量だけ、レベルシフトして、前記後段
の回路に供給する入力回路に係り、第１の絶縁ゲートト
ランジスタのソースと該第１の絶縁ゲートトランジスタ
と同一導電型の第２の絶縁ゲートトランジスタのドレイ
ンとを接続し、入力信号を前記第１の絶縁ゲートトラン
ジスタのゲートに印加し、前記第１及び第２の絶縁ゲー
トトランジスタの接続点から前記入力信号を所望の量だ
けレベルシフトした出力信号を出力させるレベルシフト
回路を設け、前記第１及び第２の絶縁ゲートトランジス
タのゲートチャネル幅とゲートチャネル長との比を等し
くし、かつ前記第２の絶縁ゲートトランジスタのゲート
に定電圧を印加するように構成したことを特徴としてい
る。
【００３７】請求項１１記載の発明は、請求項１０記載
の入力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
の入力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
【００３８】請求項１２記載の発明は、請求項１０又は
１１記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１４）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１４）
１１記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１４）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１４）
【００３９】請求項１３記載の発明は、請求項９又は１
０記載の入力回路に係り、前記２つの絶縁ゲートトラン
ジスタの、式（１５）で与えられる値を等しくしたこと
を特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１５）
０記載の入力回路に係り、前記２つの絶縁ゲートトラン
ジスタの、式（１５）で与えられる値を等しくしたこと
を特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１５）
【００４０】請求項１４記載の発明は、請求項１０、１
１、１２又は１３記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板外から供給するように構成したことを
特徴としている。
１、１２又は１３記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板外から供給するように構成したことを
特徴としている。
【００４１】請求項１５記載の発明は、請求項１０、１
１、１２又は１３記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板内で発生されたバンドギャップリファ
レンス電圧を基に生成された任意の定電圧としたことを
特徴としている。
１、１２又は１３記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板内で発生されたバンドギャップリファ
レンス電圧を基に生成された任意の定電圧としたことを
特徴としている。
【００４２】請求項１６記載の発明は、請求項１０乃至
１５のいずれか１に記載の入力回路係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、か
つ、前記いずれの絶縁ゲートトランジスタにおいても、
ソースとバックゲートとが短絡されていることを特徴と
している。
１５のいずれか１に記載の入力回路係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、か
つ、前記いずれの絶縁ゲートトランジスタにおいても、
ソースとバックゲートとが短絡されていることを特徴と
している。
【００４３】請求項１７記載の発明は、請求項１０乃至
１５のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
１５のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
【００４４】請求項１８記載の発明は、請求項９乃至１
７のいずれか１に記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記いずれの絶縁ゲートトランジスタのバックゲートも、
基板に供給される最高電位又は最低電位にクランプされ
ることを特徴としている。
７のいずれか１に記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記いずれの絶縁ゲートトランジスタのバックゲートも、
基板に供給される最高電位又は最低電位にクランプされ
ることを特徴としている。
【００４５】請求項１９記載の発明は、請求項１０乃至
１８のいずれか１に記載の入力回路に係り、前記前段の
回路は、互いに逆相関係にあってかつ異なる電圧レベル
２つの信号が供給されて１つの出力信号を１つの出力端
に出力する差動増幅回路であり、前記レベルシフト回路
は、１つの入力端及び１の出力端を有する回路であり、
前記後段の回路は、一方の入力端に基準電圧が印加され
るコンパレータであり、前記差動増幅回路の１つの出力
端が前記レベルシフト回路の１つの入力端に接続され、
前記レベルシフト回路の１つの出力端が前記コンパレー
タの他方の入力端に接続されたことを特徴としている。
１８のいずれか１に記載の入力回路に係り、前記前段の
回路は、互いに逆相関係にあってかつ異なる電圧レベル
２つの信号が供給されて１つの出力信号を１つの出力端
に出力する差動増幅回路であり、前記レベルシフト回路
は、１つの入力端及び１の出力端を有する回路であり、
前記後段の回路は、一方の入力端に基準電圧が印加され
るコンパレータであり、前記差動増幅回路の１つの出力
端が前記レベルシフト回路の１つの入力端に接続され、
前記レベルシフト回路の１つの出力端が前記コンパレー
タの他方の入力端に接続されたことを特徴としている。
【００４６】請求項２０記載の発明は、請求項１０乃至
１８のいずれか１に記載の入力回路に係り、前記前段の
回路は２つの入力端及び２つの出力端を有する差動増幅
回路であり、前記レベルシフト回路は、２つの入力端及
び２つの出力端を有する回路であり、前記後段の回路
は、２つの入力端を有する差動増幅回路であり、前記前
段の差動増幅回路は、その２つの入力端に互いに逆相関
係にあってかつ異なる電圧レベルの２つの信号が供給さ
れ、その２つの出力端が、前記レベルシフト回路の対応
する入力端に接続され、前記レベルシフト回路の２つの
出力端が、前記後段の差動増幅回路の対応する入力端に
接続されたことを特徴としている。
１８のいずれか１に記載の入力回路に係り、前記前段の
回路は２つの入力端及び２つの出力端を有する差動増幅
回路であり、前記レベルシフト回路は、２つの入力端及
び２つの出力端を有する回路であり、前記後段の回路
は、２つの入力端を有する差動増幅回路であり、前記前
段の差動増幅回路は、その２つの入力端に互いに逆相関
係にあってかつ異なる電圧レベルの２つの信号が供給さ
れ、その２つの出力端が、前記レベルシフト回路の対応
する入力端に接続され、前記レベルシフト回路の２つの
出力端が、前記後段の差動増幅回路の対応する入力端に
接続されたことを特徴としている。
【００４７】請求項２１記載の発明は、入力信号の電圧
レベルを出力段の入力動作レベルにするのに必要なレベ
ルシフト量だけ前記入力信号をレベルシフトして前記出
力段に供給する入力回路に係り、第１の絶縁ゲートトラ
ンジスタのソースと該第１の絶縁ゲートトランジスタと
同一導電型の第２の絶縁ゲートトランジスタのドレイン
とを接続し、入力信号を前記第１の絶縁ゲートトランジ
スタのゲートに印加し、前記第１及び第２の絶縁ゲート
トランジスタの接続点から前記入力信号を所望の量だけ
レベルシフトした出力信号を出力させるレベルシフト回
路を設け、前記第１及び第２の絶縁ゲートトランジスタ
のゲートチャネル幅とゲートチャネル長との比を等しく
し、かつ前記第２の絶縁ゲートトランジスタのゲートに
定電圧を印加するように構成したことを特徴としてい
る。
レベルを出力段の入力動作レベルにするのに必要なレベ
ルシフト量だけ前記入力信号をレベルシフトして前記出
力段に供給する入力回路に係り、第１の絶縁ゲートトラ
ンジスタのソースと該第１の絶縁ゲートトランジスタと
同一導電型の第２の絶縁ゲートトランジスタのドレイン
とを接続し、入力信号を前記第１の絶縁ゲートトランジ
スタのゲートに印加し、前記第１及び第２の絶縁ゲート
トランジスタの接続点から前記入力信号を所望の量だけ
レベルシフトした出力信号を出力させるレベルシフト回
路を設け、前記第１及び第２の絶縁ゲートトランジスタ
のゲートチャネル幅とゲートチャネル長との比を等しく
し、かつ前記第２の絶縁ゲートトランジスタのゲートに
定電圧を印加するように構成したことを特徴としてい
る。
【００４８】請求項２２記載の発明は、請求項２１記載
の入力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
の入力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
【００４９】請求項２３記載の発明は、請求項２１又は
２２記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１６）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１６）
２２記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１６）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１６）
【００５０】請求項２４記載の発明は、請求項２１又は
２２記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１７）で与えられる値を等しくしたこ
とを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１７）
２２記載の入力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１７）で与えられる値を等しくしたこ
とを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１７）
【００５１】請求項２５記載の発明は、請求項２１、２
２、２３又は２４記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板外から供給するように構成したことを
特徴としている。
２、２３又は２４記載の入力回路に係り、前記２つの絶
縁ゲートトランジスタは、同一の基板上に形成され、前
記定電圧は、基板外から供給するように構成したことを
特徴としている。
【００５２】請求項２６記載の発明は、請求項２１、２
２、２３、又は２４記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板内で発生されたバンドギャップリフ
ァレンス電圧を基に生成された任意の定電圧としたこと
を特徴としている。
２、２３、又は２４記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板内で発生されたバンドギャップリフ
ァレンス電圧を基に生成された任意の定電圧としたこと
を特徴としている。
【００５３】請求項２７記載の発明は、請求項２１乃至
２６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとが短絡されていることを特
徴としている。
２６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとが短絡されていることを特
徴としている。
【００５４】請求項２８記載の発明は、請求項２１乃至
２６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
２６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
【００５５】請求項２９記載の発明は、請求項１９乃至
２８のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記いずれの絶縁ゲートトランジスタのバックゲート
も、基板に供給される最高電位又は最低電位にクランプ
されることを特徴としている。
２８のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記いずれの絶縁ゲートトランジスタのバックゲート
も、基板に供給される最高電位又は最低電位にクランプ
されることを特徴としている。
【００５６】請求項３０記載の発明は、請求項２１乃至
２９のいずれか１に記載の入力回路に係り、前記レベル
シフト回路は、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号が供給される２つの入力端及び２つ
の出力端を有する回路であり、前記出力段は、２つの入
力端を有する差動増幅回路であり、前記レベルシフト回
路回路の２つの出力端が、前記出力段の対応する入力端
に接続されたことを特徴としている。
２９のいずれか１に記載の入力回路に係り、前記レベル
シフト回路は、互いに逆相関係にあってかつ異なる電圧
レベルの２つの信号が供給される２つの入力端及び２つ
の出力端を有する回路であり、前記出力段は、２つの入
力端を有する差動増幅回路であり、前記レベルシフト回
路回路の２つの出力端が、前記出力段の対応する入力端
に接続されたことを特徴としている。
【００５７】また、請求項３１記載の発明は、入力段か
ら出力された信号を負荷回路へ所定のレベルシフト量だ
けレベルシフトして出力する出力回路に係り、第１の絶
縁ゲートトランジスタのソースと該第１の絶縁ゲートト
ランジスタと同一導電型の第２の絶縁ゲートトランジス
タのドレインとを接続し、入力信号を前記第１の絶縁ゲ
ートトランジスタのゲートに印加し、前記第１及び第２
の絶縁ゲートトランジスタの接続点から前記入力信号を
所望の量だけレベルシフトした出力信号を出力させるレ
ベルシフト回路を設け、前記第１及び第２の絶縁ゲート
トランジスタのゲートチャネル幅とゲートチャネル長と
の比を等しくし、かつ前記第２の絶縁ゲートトランジス
タのゲートに定電圧を印加するように構成したことを特
徴としている。
ら出力された信号を負荷回路へ所定のレベルシフト量だ
けレベルシフトして出力する出力回路に係り、第１の絶
縁ゲートトランジスタのソースと該第１の絶縁ゲートト
ランジスタと同一導電型の第２の絶縁ゲートトランジス
タのドレインとを接続し、入力信号を前記第１の絶縁ゲ
ートトランジスタのゲートに印加し、前記第１及び第２
の絶縁ゲートトランジスタの接続点から前記入力信号を
所望の量だけレベルシフトした出力信号を出力させるレ
ベルシフト回路を設け、前記第１及び第２の絶縁ゲート
トランジスタのゲートチャネル幅とゲートチャネル長と
の比を等しくし、かつ前記第２の絶縁ゲートトランジス
タのゲートに定電圧を印加するように構成したことを特
徴としている。
【００５８】請求項３２記載の発明は、請求項３１記載
の出力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
の出力回路に係り、前記第１及び第２の絶縁ゲートトラ
ンジスタの製造プロセスのばらつきによる特性変動、及
び動作温度に依存しない前記定電圧が前記第２の絶縁ゲ
ートトランジスタのゲートに印加されるように構成され
たことを特徴としている。
【００５９】請求項３３記載の発明は、請求項３１又は
３２記載の出力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１８）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１８）
３２記載の出力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１８）で与えられる値を等しくしたこ
とを特徴としている。 （１／Ｔ）×Ｗ／Ｌ …（１８）
【００６０】請求項３４記載の発明は、請求項３２又は
３３記載の出力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１９）で与えられる値を等しくし、か
つ他方の絶縁ゲートトランジスタのゲートにプロセス及
び温度に依存性を有しない定電圧を印加するように構成
したことを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１９）
３３記載の出力回路に係り、前記２つの絶縁ゲートトラ
ンジスタの、式（１９）で与えられる値を等しくし、か
つ他方の絶縁ゲートトランジスタのゲートにプロセス及
び温度に依存性を有しない定電圧を印加するように構成
したことを特徴としている。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（１９）
【００６１】請求項３５記載の発明は、請求項３１、３
２、３３、又は３４記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板外から供給するように構成したこと
を特徴としている。
２、３３、又は３４記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板外から供給するように構成したこと
を特徴としている。
【００６２】請求項３６記載の発明は、請求項３１、３
２、３３、又は３４記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板内で発生されたバンドギャップリフ
ァレンス電圧を基に生成された任意の定電圧としたこと
を特徴としている。
２、３３、又は３４記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記定電圧は、基板内で発生されたバンドギャップリフ
ァレンス電圧を基に生成された任意の定電圧としたこと
を特徴としている。
【００６３】請求項３７記載の発明は、請求項３１乃至
３６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとが短絡されていることを特
徴としている。
３６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとが短絡されていることを特
徴としている。
【００６４】請求項３８記載の発明は、請求項３１乃至
３６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
３６のいずれか１に記載の入力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
かつ、前記いずれの絶縁ゲートトランジスタにおいて
も、ソースとバックゲートとは短絡されていないことを
特徴としている。
【００６５】請求項３９記載の発明は、請求項３１乃至
３８のいずれか１に記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記いずれの絶縁ゲートトランジスタのバックゲート
も、基板に供給される最高電位又は最低電位にクランプ
されることを特徴としている。
３８のいずれか１に記載の出力回路に係り、前記２つの
絶縁ゲートトランジスタは、同一の基板上に形成され、
前記いずれの絶縁ゲートトランジスタのバックゲート
も、基板に供給される最高電位又は最低電位にクランプ
されることを特徴としている。
【００６６】請求項４０記載の発明は、請求項３１乃至
３９のいずれか１に記載の出力回路に係り、前記入力段
は、２つの入力端及び２つの出力端を有する差動増幅回
路であり、前記レベルシフト回路は、２つの入力端及び
負荷回路の２つの入力端に接続される２つの出力端を有
する回路であり、前記差動増幅回路は、その２つの入力
端に互いに逆相関係にあってかつ異なる電圧レベルの２
つの信号が供給され、その２つの出力端は、前記レベル
シフト回路の２つの入力端に接続されたことを特徴とし
ている。
３９のいずれか１に記載の出力回路に係り、前記入力段
は、２つの入力端及び２つの出力端を有する差動増幅回
路であり、前記レベルシフト回路は、２つの入力端及び
負荷回路の２つの入力端に接続される２つの出力端を有
する回路であり、前記差動増幅回路は、その２つの入力
端に互いに逆相関係にあってかつ異なる電圧レベルの２
つの信号が供給され、その２つの出力端は、前記レベル
シフト回路の２つの入力端に接続されたことを特徴とし
ている。
【００６７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるレベルシフト回路
を示す図、図２は、同レベルシフト回路の波形図であ
る。この例のレベルシフト回路１Ａは、プロセス、温度
に変動があっても、所定のレベルシフト量だけレベルシ
フトされた出力電圧を出力し得るレベルシフト回路に係
り、レベルシフト回路１Ａは、第１の入力端２と、ゲー
トを第１の入力端２に接続し、ドレインを電圧源ＶＤＤ
に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、ドレイ
ンをＮチャンネルＭＯＳＦＥＴ Ｎ１のソースに接続
し、ゲートを定電圧源へ接続される第２の入力端４に接
続し、ソースを大地電位に接続したＮチャンネルＭＯＳ
ＦＥＴ Ｎ２ と、ＮチャンネルＭＯＳＦＥＴ Ｎ１ のソ
ースとＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインとの
接続点に接続された出力端６とを有し、これらＮチャン
ネルＭＯＳＦＥＴ Ｎ１，Ｎ２ は同一の基板上に形成さ
れる。これらのＭＯＳＦＥＴのゲート絶縁膜としては、
シリコン酸化膜である。また、定電圧源の電圧ＶＲ
は、製造プロセス、動作温度や、電源電圧に依存しない
定電圧に選定される。電圧ＶＲ は、チップ外から供給
さてもよいし、また、チップ内のバンドギャップ電圧、
又はバンドギャップ電圧を昇圧、降圧した任意の値を用
いてもよい。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるレベルシフト回路
を示す図、図２は、同レベルシフト回路の波形図であ
る。この例のレベルシフト回路１Ａは、プロセス、温度
に変動があっても、所定のレベルシフト量だけレベルシ
フトされた出力電圧を出力し得るレベルシフト回路に係
り、レベルシフト回路１Ａは、第１の入力端２と、ゲー
トを第１の入力端２に接続し、ドレインを電圧源ＶＤＤ
に接続したＮチャンネルＭＯＳＦＥＴ Ｎ１と、ドレイ
ンをＮチャンネルＭＯＳＦＥＴ Ｎ１のソースに接続
し、ゲートを定電圧源へ接続される第２の入力端４に接
続し、ソースを大地電位に接続したＮチャンネルＭＯＳ
ＦＥＴ Ｎ２ と、ＮチャンネルＭＯＳＦＥＴ Ｎ１ のソ
ースとＮチャンネルＭＯＳＦＥＴ Ｎ２のドレインとの
接続点に接続された出力端６とを有し、これらＮチャン
ネルＭＯＳＦＥＴ Ｎ１，Ｎ２ は同一の基板上に形成さ
れる。これらのＭＯＳＦＥＴのゲート絶縁膜としては、
シリコン酸化膜である。また、定電圧源の電圧ＶＲ
は、製造プロセス、動作温度や、電源電圧に依存しない
定電圧に選定される。電圧ＶＲ は、チップ外から供給
さてもよいし、また、チップ内のバンドギャップ電圧、
又はバンドギャップ電圧を昇圧、降圧した任意の値を用
いてもよい。
【００６８】そして、ＮチャンネルＭＯＳＦＥＴ Ｎ
１ ，Ｎ２は、そのβが等しくなるように形成される。
そのβは、次式（２０）で与えられる。 β＝μＣＯＸ×Ｗ／Ｌ …（２０） 但し、μは表面移動度（ｍ２／ボルト×秒）で、ＣＯＸ
はゲートチャネルの単位面積当たりの静電容量（ファラ
ッド）、Ｗはゲートチャネル幅（ｍ）で、Ｌはゲートチ
ャネル長（ｍ）である。また、ＣＯＸは、式（２１）で
与えられる。 ＣＯＸ＝ε０×εｒ×Ｓ／ＴＯＸ …（２１） 但し、ε０は、真空の誘電率（ファラッド／ｍ）、εｒ
は、シリコン酸化膜の比誘電率、Ｓは、ゲートチャネル
の単位面積値（ｍ２）、ＴＯＸは、シリコン酸化膜の厚
さ（ｍ）である。そして、ＮチャンネルＭＯＳＦＥＴ
Ｎ１ ，Ｎ２は，共にバックゲート（素子形成領域）と
ソースとは接続される。
１ ，Ｎ２は、そのβが等しくなるように形成される。
そのβは、次式（２０）で与えられる。 β＝μＣＯＸ×Ｗ／Ｌ …（２０） 但し、μは表面移動度（ｍ２／ボルト×秒）で、ＣＯＸ
はゲートチャネルの単位面積当たりの静電容量（ファラ
ッド）、Ｗはゲートチャネル幅（ｍ）で、Ｌはゲートチ
ャネル長（ｍ）である。また、ＣＯＸは、式（２１）で
与えられる。 ＣＯＸ＝ε０×εｒ×Ｓ／ＴＯＸ …（２１） 但し、ε０は、真空の誘電率（ファラッド／ｍ）、εｒ
は、シリコン酸化膜の比誘電率、Ｓは、ゲートチャネル
の単位面積値（ｍ２）、ＴＯＸは、シリコン酸化膜の厚
さ（ｍ）である。そして、ＮチャンネルＭＯＳＦＥＴ
Ｎ１ ，Ｎ２は，共にバックゲート（素子形成領域）と
ソースとは接続される。
【００６９】次に、図１及び図２を参照して、この実施
例の動作について説明する。高レベルの電圧ＶＩＮが第
１の入力端２に入力され、電圧ＶＲ が第２の入力端４
に印加されると、その電圧ＶＲ が、ＮチャンネルＭＯ
ＳＦＥＴ Ｎ２ のゲートとソース間に印加されて次式
（２２）で与えられる電流ＩＤＳがＮチャンネルＭＯＳ
ＦＥＴ Ｎ１ ，Ｎ２ に流れる。 ＩＤＳ＝１／２β２（ＶＧＳ−ＶＴ ）２ …（２２） 但し、β２は、式（１７）で与えられる。式（２２）の
ゲート−ソース間電圧ＶＧＳは、次式（２３）で与えら
れる。 ＶＧＳ＝｛２ＩＤＳ／β２｝１／２＋ＶＴ …（２３） ＮチャンネルＭＯＳＦＥＴ Ｎ２のゲートに印加される
電圧ＶＲを、上記のように設定される電流ＩＤＳの値を
決めるゲート−ソース間電圧ＶＧＳの値と等しく設定し
て、 ＩＤＳ＝１／２β２（ＶＧＳ−ＶＴ ）２ ＝１／２β２（ＶＲ −ＶＴ ）２ …（２４） とする。
例の動作について説明する。高レベルの電圧ＶＩＮが第
１の入力端２に入力され、電圧ＶＲ が第２の入力端４
に印加されると、その電圧ＶＲ が、ＮチャンネルＭＯ
ＳＦＥＴ Ｎ２ のゲートとソース間に印加されて次式
（２２）で与えられる電流ＩＤＳがＮチャンネルＭＯＳ
ＦＥＴ Ｎ１ ，Ｎ２ に流れる。 ＩＤＳ＝１／２β２（ＶＧＳ−ＶＴ ）２ …（２２） 但し、β２は、式（１７）で与えられる。式（２２）の
ゲート−ソース間電圧ＶＧＳは、次式（２３）で与えら
れる。 ＶＧＳ＝｛２ＩＤＳ／β２｝１／２＋ＶＴ …（２３） ＮチャンネルＭＯＳＦＥＴ Ｎ２のゲートに印加される
電圧ＶＲを、上記のように設定される電流ＩＤＳの値を
決めるゲート−ソース間電圧ＶＧＳの値と等しく設定し
て、 ＩＤＳ＝１／２β２（ＶＧＳ−ＶＴ ）２ ＝１／２β２（ＶＲ −ＶＴ ）２ …（２４） とする。
【００７０】この実施例においても、出力端６に発生す
る出力電圧ＶＯＵＴ は、従来回路と同様、次式（２
５）、 ＶＯＵＴ ＝ＶＩＮ−ＶＧＳ …（２５） で与えられる。この式（２５）に式（２３）及び（２
４）を代入すると、 ＶＯＵＴ ＝ＶＩＮ−｛〔２×１／２β２（ＶＲ −ＶＴ ）２ ／β１〕１／ ２ ＋ＶＴ｝ ＝ＶＩＮ−〔β２／β１〕１／２（ＶＲ −ＶＴ ）−ＶＴ … （２６） となる。
る出力電圧ＶＯＵＴ は、従来回路と同様、次式（２
５）、 ＶＯＵＴ ＝ＶＩＮ−ＶＧＳ …（２５） で与えられる。この式（２５）に式（２３）及び（２
４）を代入すると、 ＶＯＵＴ ＝ＶＩＮ−｛〔２×１／２β２（ＶＲ −ＶＴ ）２ ／β１〕１／ ２ ＋ＶＴ｝ ＝ＶＩＮ−〔β２／β１〕１／２（ＶＲ −ＶＴ ）−ＶＴ … （２６） となる。
【００７１】ＮチャンネルＭＯＳＦＥＴ Ｎ１ のβ１
とＮチャンネルＭＯＳＦＥＴ Ｎ２のβ２ とが等しくな
るように、すなわち、ＮチャンネルＭＯＳＦＥＴ Ｎ１
のゲートチャネル幅Ｗ１とゲートチャネル長Ｌ１との比
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２ のゲートチャネル
幅Ｗ２とゲートチャネル長Ｌ２との比とを等しく設定し
て形成されているから、この実施例のレベルシフト回路
１Ａの出力電圧ＶＯ ＵＴ は、 ＶＯＵＴ ＝ＶＩＮ−ＶＲ …（２７） となる。ＶＲ は、製造プロセス、動作温度、電源電圧
に依存しない値に設定されているから、出力電圧Ｖ
ＯＵＴ は、製造プロセス、動作温度、電源電圧に依存
して変動しない。すなわち、レベルシフト回路１Ａのレ
ベルシフト量は、製造プロセス、動作温度、電源電圧に
よって変動しない。
とＮチャンネルＭＯＳＦＥＴ Ｎ２のβ２ とが等しくな
るように、すなわち、ＮチャンネルＭＯＳＦＥＴ Ｎ１
のゲートチャネル幅Ｗ１とゲートチャネル長Ｌ１との比
と、ＮチャンネルＭＯＳＦＥＴ Ｎ２ のゲートチャネル
幅Ｗ２とゲートチャネル長Ｌ２との比とを等しく設定し
て形成されているから、この実施例のレベルシフト回路
１Ａの出力電圧ＶＯ ＵＴ は、 ＶＯＵＴ ＝ＶＩＮ−ＶＲ …（２７） となる。ＶＲ は、製造プロセス、動作温度、電源電圧
に依存しない値に設定されているから、出力電圧Ｖ
ＯＵＴ は、製造プロセス、動作温度、電源電圧に依存
して変動しない。すなわち、レベルシフト回路１Ａのレ
ベルシフト量は、製造プロセス、動作温度、電源電圧に
よって変動しない。
【００７２】このように、この構成によれば、レベルシ
フト回路から出力される出力電圧Ｖ ＯＵＴ は、製造プ
ロセス、動作温度、電源電圧に依存しない電圧として出
力することができる。すなわち、製造プロセス、動作温
度、電源電圧が変動しても、レベルシフト量に変動のな
い出力電圧ＶＯＵＴ をレベルシフト回路１Ａから出力
することができる。また、レベルシフト量の調節は、式
（２７）から明らかなように、定電圧ＶＲを調節するこ
とで、自由な値に設定することができる。また、その設
定において、従来のように、ＮＭＯＳを流れる電流やゲ
ート幅Ｗを変える必要はないため、従来例のような消費
電力の増加や、レベルシフト回路の高速性を損なう不具
合は発生しない。
フト回路から出力される出力電圧Ｖ ＯＵＴ は、製造プ
ロセス、動作温度、電源電圧に依存しない電圧として出
力することができる。すなわち、製造プロセス、動作温
度、電源電圧が変動しても、レベルシフト量に変動のな
い出力電圧ＶＯＵＴ をレベルシフト回路１Ａから出力
することができる。また、レベルシフト量の調節は、式
（２７）から明らかなように、定電圧ＶＲを調節するこ
とで、自由な値に設定することができる。また、その設
定において、従来のように、ＮＭＯＳを流れる電流やゲ
ート幅Ｗを変える必要はないため、従来例のような消費
電力の増加や、レベルシフト回路の高速性を損なう不具
合は発生しない。
【００７３】例えば、ＶＲ ＝１．５Ｖとすれば、Ｖ
ＯＵＴ ＝３Ｖ−１．５Ｖ＝１．５Ｖとなる（図２の
（Ｂ））。この技術的意義は、従来回路においては図９
を参照して説明したように、製造プロセス、動作温度、
電源電圧が変動するとレベルシフト量が変動してＶ
ＯＵＴ ＝０．９５Ｖとしてしまうことになるが、この
実施例のレベルシフト回路によれば、たとえ製造プロセ
ス、動作温度、電源電圧が変動したとしても、レベルシ
フト量に変動が生じないから、レベルシフト回路から本
来出力したい出力電圧ＶＯＵＴ である１．５Ｖ（図２
の（Ａ））を出力することができるということである。
ＯＵＴ ＝３Ｖ−１．５Ｖ＝１．５Ｖとなる（図２の
（Ｂ））。この技術的意義は、従来回路においては図９
を参照して説明したように、製造プロセス、動作温度、
電源電圧が変動するとレベルシフト量が変動してＶ
ＯＵＴ ＝０．９５Ｖとしてしまうことになるが、この
実施例のレベルシフト回路によれば、たとえ製造プロセ
ス、動作温度、電源電圧が変動したとしても、レベルシ
フト量に変動が生じないから、レベルシフト回路から本
来出力したい出力電圧ＶＯＵＴ である１．５Ｖ（図２
の（Ａ））を出力することができるということである。
【００７４】◇第２実施例 図３は、この発明の第２実施例である小振幅インタフェ
ース入力回路の構成を示す図である。この実施例は、小
振幅インタフェース入力回路内の入力段の差動増幅回路
から出力される信号の電圧レベルを、出力段のコンパレ
ータに入力される信号の電圧レベルに適合させるため
に、第１実施例のレベルシフト回路を小振幅インタフェ
ース回路内の差動増幅回路とコンパレータとの間の電圧
のレベルシフトに適用した例である。そのレベルシフト
回路１Ａは、その後段に接続されているコンパレータ１
４と同一チップ内に形成され、コンパレータ１４にはレ
ベルシフト回路１Ａよりも低いＶＤＤ（例えば、レベル
シフト回路１Ａが３ボルトに対しコンパレータ１４は
１．８ボルト）が供給されているため、入力信号のレベ
ルをコンパレータ１４で受信できる範囲のレベルにまで
シフトさせるのに用いられる。
ース入力回路の構成を示す図である。この実施例は、小
振幅インタフェース入力回路内の入力段の差動増幅回路
から出力される信号の電圧レベルを、出力段のコンパレ
ータに入力される信号の電圧レベルに適合させるため
に、第１実施例のレベルシフト回路を小振幅インタフェ
ース回路内の差動増幅回路とコンパレータとの間の電圧
のレベルシフトに適用した例である。そのレベルシフト
回路１Ａは、その後段に接続されているコンパレータ１
４と同一チップ内に形成され、コンパレータ１４にはレ
ベルシフト回路１Ａよりも低いＶＤＤ（例えば、レベル
シフト回路１Ａが３ボルトに対しコンパレータ１４は
１．８ボルト）が供給されているため、入力信号のレベ
ルをコンパレータ１４で受信できる範囲のレベルにまで
シフトさせるのに用いられる。
【００７５】この実施例の小振幅インタフェース入力回
路１Ａは、伝送路を経て伝送されて来た、互いに逆相関
係にあってかつ異なる電圧レベル２つの信号を各別の入
力で受信する差動増幅回路１２と、レベルシフト回路１
Ａと、コンパレータ１４とで構成されている。この実施
例の小振幅インタフェース入力回路１Ａのレベルシフト
回路の差動増幅回路１２とコンパレータ１４とは、図９
について説明したものと同じであり、レベルシフト回路
１Ａは、図１について説明したものと同じである。した
がって、この例の構成において、図１及び図９の構成部
分と同一の各部には同一の符号を付してその説明を省略
する。
路１Ａは、伝送路を経て伝送されて来た、互いに逆相関
係にあってかつ異なる電圧レベル２つの信号を各別の入
力で受信する差動増幅回路１２と、レベルシフト回路１
Ａと、コンパレータ１４とで構成されている。この実施
例の小振幅インタフェース入力回路１Ａのレベルシフト
回路の差動増幅回路１２とコンパレータ１４とは、図９
について説明したものと同じであり、レベルシフト回路
１Ａは、図１について説明したものと同じである。した
がって、この例の構成において、図１及び図９の構成部
分と同一の各部には同一の符号を付してその説明を省略
する。
【００７６】次に、図３及び図１０を参照して、この実
施例の動作について説明する。この実施例のレベルシフ
ト回路においても、図９について説明したと同様に、差
動増幅回路１２の入力端１６，１８に、互いに逆相関係
にあってかつ電圧レベルを異にする２つの入力信号ＩＮ
Ａ，ＩＮＢ（図１０のＩＮＡ，ＩＮＢ）が入力される。
そうすると、差動増幅回路１２の出力端Ｏ４から差動増
幅された信号ＩＮＢが出力される。その信号ＩＮＢは、
レベルシフト回路１Ａの入力端２に印加される。レベル
シフト回路１Ａの出力端６からレベルシフトされた信号
が出力される。レベルシフト回路１Ａのレベルシフト量
は、レベルシフト回路１Ａに入力される信号の信号レベ
ルを、図９の回路と同様、コンパレータ１４の信号レベ
ルへシフトさせる量に設定されている。
施例の動作について説明する。この実施例のレベルシフ
ト回路においても、図９について説明したと同様に、差
動増幅回路１２の入力端１６，１８に、互いに逆相関係
にあってかつ電圧レベルを異にする２つの入力信号ＩＮ
Ａ，ＩＮＢ（図１０のＩＮＡ，ＩＮＢ）が入力される。
そうすると、差動増幅回路１２の出力端Ｏ４から差動増
幅された信号ＩＮＢが出力される。その信号ＩＮＢは、
レベルシフト回路１Ａの入力端２に印加される。レベル
シフト回路１Ａの出力端６からレベルシフトされた信号
が出力される。レベルシフト回路１Ａのレベルシフト量
は、レベルシフト回路１Ａに入力される信号の信号レベ
ルを、図９の回路と同様、コンパレータ１４の信号レベ
ルへシフトさせる量に設定されている。
【００７７】そのレベルシフト回路１Ａにおけるレベル
シフトの動作は、図１及び図２を参照して詳細に説明し
たように、製造プロセス、動作温度、電源電圧に依存性
を有しない。したがって、レベルシフト回路１Ａから出
力される信号は、製造プロセス、動作温度、電源電圧に
依存性のないレベルシフト量だけレベルシフトされた信
号となっている。この信号が、コンパレータ１４の
（−）入力に供給されるから、レベルシフト回路を構成
するＮチャネルＭＯＳＦＥＴ Ｎ１ ，Ｎ２ の製造プロ
セス、動作温度、電源電圧に変動があったとしても、コ
ンパレータ１４から出力される２値信号を、互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
ＩＮＡ，ＩＮＢに対応した２値信号であって、スキュー
のない２値信号としてコンパレータ１４から出力させる
ことができる。
シフトの動作は、図１及び図２を参照して詳細に説明し
たように、製造プロセス、動作温度、電源電圧に依存性
を有しない。したがって、レベルシフト回路１Ａから出
力される信号は、製造プロセス、動作温度、電源電圧に
依存性のないレベルシフト量だけレベルシフトされた信
号となっている。この信号が、コンパレータ１４の
（−）入力に供給されるから、レベルシフト回路を構成
するＮチャネルＭＯＳＦＥＴ Ｎ１ ，Ｎ２ の製造プロ
セス、動作温度、電源電圧に変動があったとしても、コ
ンパレータ１４から出力される２値信号を、互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
ＩＮＡ，ＩＮＢに対応した２値信号であって、スキュー
のない２値信号としてコンパレータ１４から出力させる
ことができる。
【００７８】このように、この構成によれば、図９に示
す小振幅インタフェース入力回路１０のように、コンパ
レータ１４の（−）入力に印加される信号が、製造プロ
セス、動作温度、電源電圧に依存してレベルシフト回路
１Ａから出力される信号のレベルシフト量が変動して図
１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １Ｄのように上昇
したり、下降したりすることはないから、コンパレータ
１４からスキューのない２値信号をＣＭＯＳ内部回路２
２へ供給することができる。したがって、ＣＭＯＳ内部
回路２２を誤動作させてしまう虞は無くなる。また、レ
ベルシフト量の調節は、式（２７）から明らかなよう
に、定電圧ＶＲを調節することで、自由な値に設定する
ことができる。また、その設定において、従来のよう
に、ＮＭＯＳを流れる電流やゲート幅Ｗを変える必要は
ないため、従来例のような消費電力の増加や、レベルシ
フト回路の高速性を損なう不具合は発生しない。
す小振幅インタフェース入力回路１０のように、コンパ
レータ１４の（−）入力に印加される信号が、製造プロ
セス、動作温度、電源電圧に依存してレベルシフト回路
１Ａから出力される信号のレベルシフト量が変動して図
１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １Ｄのように上昇
したり、下降したりすることはないから、コンパレータ
１４からスキューのない２値信号をＣＭＯＳ内部回路２
２へ供給することができる。したがって、ＣＭＯＳ内部
回路２２を誤動作させてしまう虞は無くなる。また、レ
ベルシフト量の調節は、式（２７）から明らかなよう
に、定電圧ＶＲを調節することで、自由な値に設定する
ことができる。また、その設定において、従来のよう
に、ＮＭＯＳを流れる電流やゲート幅Ｗを変える必要は
ないため、従来例のような消費電力の増加や、レベルシ
フト回路の高速性を損なう不具合は発生しない。
【００７９】◇第３実施例 図４は、この発明の第３実施例である小振幅インタフェ
ース入力回路の構成を示す図である。この実施例は、小
振幅インタフェース入力回路内の入力段の差動増幅回路
から出力される信号の電圧レベルを、出力段の差動増幅
回路に入力される信号の電圧レベルに適合させるため
に、入力段の差動増幅回路と出力段の差動増幅回路との
間に第１実施例のレベルシフト回路を適用した例であ
る。そして、そのレベルシフト回路１Ｂは、その後段に
接続されている差動増幅回路３６と同一チップ内に形成
され、差動増幅回路３６にはレベルシフト回路１Ｂより
も低いＶＤＤ（例えば、レベルシフト回路１Ｂが３ボル
トに対し差動増幅回路３６は１．８ボルト）が供給され
ているため、差動増幅回路３６へ供給される信号のレベ
ルを差動増幅回路３６で受信できる範囲のレベルにまで
シフトさせるのに用いられる。
ース入力回路の構成を示す図である。この実施例は、小
振幅インタフェース入力回路内の入力段の差動増幅回路
から出力される信号の電圧レベルを、出力段の差動増幅
回路に入力される信号の電圧レベルに適合させるため
に、入力段の差動増幅回路と出力段の差動増幅回路との
間に第１実施例のレベルシフト回路を適用した例であ
る。そして、そのレベルシフト回路１Ｂは、その後段に
接続されている差動増幅回路３６と同一チップ内に形成
され、差動増幅回路３６にはレベルシフト回路１Ｂより
も低いＶＤＤ（例えば、レベルシフト回路１Ｂが３ボル
トに対し差動増幅回路３６は１．８ボルト）が供給され
ているため、差動増幅回路３６へ供給される信号のレベ
ルを差動増幅回路３６で受信できる範囲のレベルにまで
シフトさせるのに用いられる。
【００８０】この実施例の小振幅インタフェース入力回
路３０Ａは、伝送路を経て伝送されて来た、互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
を各別の入力端で受信する差動増幅回路３２と、差動増
幅回路３２の２つの出力端に対応する入力端２１ ，２
２ が接続されるレベルシフト回路１Ｂと、レベルシフ
ト回路１Ｂの２つの出力端６１ ，６２ に対応する入力
端が接続された差動増幅回路３６とから構成されてい
る。その差動増幅回路３２と差動増幅回路３６とは、図
１１について説明したものと同じである。
路３０Ａは、伝送路を経て伝送されて来た、互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
を各別の入力端で受信する差動増幅回路３２と、差動増
幅回路３２の２つの出力端に対応する入力端２１ ，２
２ が接続されるレベルシフト回路１Ｂと、レベルシフ
ト回路１Ｂの２つの出力端６１ ，６２ に対応する入力
端が接続された差動増幅回路３６とから構成されてい
る。その差動増幅回路３２と差動増幅回路３６とは、図
１１について説明したものと同じである。
【００８１】そして、レベルシフト回路１Ｂは、第１の
レベルシフト回路１Ｂ１と第２のレベルシフト回路１Ｂ
２とで構成されるが、第１のレベルシフト回路１Ｂ１と
第２のレベルシフト回路１Ｂ２とは、図１の構成と同一
であるので、第１のレベルシフト回路１Ｂ１及び第２の
レベルシフト回路１Ｂ２を構成する各ＮチャネルＭＯＳ
ＦＥＴには、第１のレベルシフト回路１Ｂ１及び第２の
レベルシフト回路１Ｂ２を区別する参照番号１，２を添
字として付して、第１のレベルシフト回路１Ｂ１及び第
２のレベルシフト回路１Ｂ２の説明を省略する。
レベルシフト回路１Ｂ１と第２のレベルシフト回路１Ｂ
２とで構成されるが、第１のレベルシフト回路１Ｂ１と
第２のレベルシフト回路１Ｂ２とは、図１の構成と同一
であるので、第１のレベルシフト回路１Ｂ１及び第２の
レベルシフト回路１Ｂ２を構成する各ＮチャネルＭＯＳ
ＦＥＴには、第１のレベルシフト回路１Ｂ１及び第２の
レベルシフト回路１Ｂ２を区別する参照番号１，２を添
字として付して、第１のレベルシフト回路１Ｂ１及び第
２のレベルシフト回路１Ｂ２の説明を省略する。
【００８２】次いで、差動増幅回路３２と、レベルシフ
ト回路１Ｂと、差動増幅回路３６との接続関係について
説明する。差動増幅回路３２の出力端Ｏ３ は、第１の
レベルシフト回路１Ｂ１の入力端２１ を接続され、出
力端Ｏ４ は、第２のレベルシフト回路１Ｂ２の入力端
２ ２ を接続されている。第１のレベルシフト回路１Ｂ
１の出力端６１ は、差動増幅回路３６の（＋）入力に
接続され、第２のレベルシフト回路１Ｂ２の出力端６
２ は、差動増幅回路３６の（−）入力に接続されてい
る。
ト回路１Ｂと、差動増幅回路３６との接続関係について
説明する。差動増幅回路３２の出力端Ｏ３ は、第１の
レベルシフト回路１Ｂ１の入力端２１ を接続され、出
力端Ｏ４ は、第２のレベルシフト回路１Ｂ２の入力端
２ ２ を接続されている。第１のレベルシフト回路１Ｂ
１の出力端６１ は、差動増幅回路３６の（＋）入力に
接続され、第２のレベルシフト回路１Ｂ２の出力端６
２ は、差動増幅回路３６の（−）入力に接続されてい
る。
【００８３】次に、図４を参照して、この実施例の動作
について説明する。伝送路を経て伝送されて来た、互い
に逆相関係にあって電圧レベルを異にする２つの入力信
号ＩＮＡ，ＩＮＢが、差動増幅回路３２の入力端１６，
１８に各別に印加される。その信号ＩＮＡ，ＩＮＢは、
差動増幅回路３２で増幅され、それぞれレベルシフト回
路１ＢのＮチャネルＭＯＳＦＥＴ Ｎ１１，Ｎ２１のゲ
ートに印加される。そうすると、レベルシフト回路１Ｂ
１の出力端６１ とレベルシフト回路１Ｂ２の出力端６
２ とから互いに逆相関係にある異なる電圧レベルであ
って、所定のレベルシフト量だけレベルシフトされた信
号が、それぞれレベルシフト回路１Ｂ１の出力端６１
とレベルシフト回路１Ｂ２の出力端６２ とから出力さ
れる。レベルシフト回路１Ｂの各レベルシフト回路１Ｂ
１，１Ｂ２の出力端６１ ，６２からレベルシフトされ
た信号のレベルシフト量は、レベルシフト回路１Ｂの各
別のレベルシフト回路１Ｂ１，１Ｂ２に入力される信号
の信号レベルを、図１１の回路と同様、差動増幅回路３
６の信号レベルへレベルシフトさせる量に設定されてい
る。
について説明する。伝送路を経て伝送されて来た、互い
に逆相関係にあって電圧レベルを異にする２つの入力信
号ＩＮＡ，ＩＮＢが、差動増幅回路３２の入力端１６，
１８に各別に印加される。その信号ＩＮＡ，ＩＮＢは、
差動増幅回路３２で増幅され、それぞれレベルシフト回
路１ＢのＮチャネルＭＯＳＦＥＴ Ｎ１１，Ｎ２１のゲ
ートに印加される。そうすると、レベルシフト回路１Ｂ
１の出力端６１ とレベルシフト回路１Ｂ２の出力端６
２ とから互いに逆相関係にある異なる電圧レベルであ
って、所定のレベルシフト量だけレベルシフトされた信
号が、それぞれレベルシフト回路１Ｂ１の出力端６１
とレベルシフト回路１Ｂ２の出力端６２ とから出力さ
れる。レベルシフト回路１Ｂの各レベルシフト回路１Ｂ
１，１Ｂ２の出力端６１ ，６２からレベルシフトされ
た信号のレベルシフト量は、レベルシフト回路１Ｂの各
別のレベルシフト回路１Ｂ１，１Ｂ２に入力される信号
の信号レベルを、図１１の回路と同様、差動増幅回路３
６の信号レベルへレベルシフトさせる量に設定されてい
る。
【００８４】そのレベルシフト回路１Ｂの各レベルシフ
ト回路１Ｂ１，１Ｂ２におけるレベルシフトの動作は、
図１及び図２を参照して詳細に説明したように、プロセ
ス、温度に依存性して変動しない。したがって、レベル
シフト回路１Ｂの各別のレベルシフト回路１Ｂ１，１Ｂ
２から出力されるそれぞれの信号は、製造プロセス、動
作温度，電源電圧に依存性のないレベルシフト量だけレ
ベルシフトされた信号となっている。これら２つの信号
が、差動増幅回路３６の（＋）入力及び（−）入力に供
給されるから、レベルシフト回路を構成するＮチャネル
ＭＯＳＦＥＴ Ｎ１１，Ｎ１ ２、Ｎ２１，Ｎ２２の製造
プロセス、動作温度、電源電圧に変動があったとして
も、差動増幅回路３６から出力される２値信号を、互い
に逆相関係でかつ電圧レベルを異にする２つの入力信号
ＩＮＡ，ＩＮＢに対応した２値信号であって、スキュー
のない２値信号として差動増幅回路３６から出力させる
ことができる。
ト回路１Ｂ１，１Ｂ２におけるレベルシフトの動作は、
図１及び図２を参照して詳細に説明したように、プロセ
ス、温度に依存性して変動しない。したがって、レベル
シフト回路１Ｂの各別のレベルシフト回路１Ｂ１，１Ｂ
２から出力されるそれぞれの信号は、製造プロセス、動
作温度，電源電圧に依存性のないレベルシフト量だけレ
ベルシフトされた信号となっている。これら２つの信号
が、差動増幅回路３６の（＋）入力及び（−）入力に供
給されるから、レベルシフト回路を構成するＮチャネル
ＭＯＳＦＥＴ Ｎ１１，Ｎ１ ２、Ｎ２１，Ｎ２２の製造
プロセス、動作温度、電源電圧に変動があったとして
も、差動増幅回路３６から出力される２値信号を、互い
に逆相関係でかつ電圧レベルを異にする２つの入力信号
ＩＮＡ，ＩＮＢに対応した２値信号であって、スキュー
のない２値信号として差動増幅回路３６から出力させる
ことができる。
【００８５】このように、この構成によれば、図１１に
示す小振幅インタフェース入力回路３０のように、差動
増幅回路３６の（＋）入力及び（−）入力に印加される
信号が、製造プロセス、動作温度、電源電圧に依存して
レベルシフト回路３４から出力される信号のレベルシフ
ト量が変動して図１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １
Ｄのように上昇したり、下降したりすることはないか
ら、差動増幅回路３６からスキューのない２値信号をＣ
ＭＯＳ内部回路３８へ供給することができる。したがっ
て、ＣＭＯＳ内部回路３８を誤動作させてしまう虞は無
くなる。また、レベルシフト量の調節は、式（２７）か
ら明らかなように、定電圧ＶＲを調節することで、自由
な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
示す小振幅インタフェース入力回路３０のように、差動
増幅回路３６の（＋）入力及び（−）入力に印加される
信号が、製造プロセス、動作温度、電源電圧に依存して
レベルシフト回路３４から出力される信号のレベルシフ
ト量が変動して図１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １
Ｄのように上昇したり、下降したりすることはないか
ら、差動増幅回路３６からスキューのない２値信号をＣ
ＭＯＳ内部回路３８へ供給することができる。したがっ
て、ＣＭＯＳ内部回路３８を誤動作させてしまう虞は無
くなる。また、レベルシフト量の調節は、式（２７）か
ら明らかなように、定電圧ＶＲを調節することで、自由
な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
【００８６】◇第４実施例 図５は、この発明の第４実施例である小振幅インタフェ
ース入力回路の構成を示す図である。この実施例は、伝
送路を経て小振幅インタフェース入力回路の２つの入力
端へ入力される、互いに逆相関係にあってかつ電圧レベ
ルを異にする２つの入力信号の電圧レベルを、出力段の
差動増幅回路の各入力に入力される信号の電圧レベルに
適合させるために、小振幅インタフェース入力回路の各
入力端と出力段の差動増幅回路の各入力端との間に第１
実施例のレベルシフト回路を適用した例である。そし
て、この実施例においてレベルシフト回路１Ｃを用いる
理由は、レベルシフト回路１Ｃの後段に接続されている
差動増幅回路３６に電圧源ＶＤＤ以上の信号が供給され
ると動作できないため（例えば、ＶＤＤ＝１．８ボルト
に対し信号振幅中心レベルが２．５ボルトの信号がバス
ラインを介して供給された場合）、差動増幅回路３６へ
供給される信号のレベルを差動増幅回路３６で受信でき
る範囲のレベルにまでシフトさせるためである。
ース入力回路の構成を示す図である。この実施例は、伝
送路を経て小振幅インタフェース入力回路の２つの入力
端へ入力される、互いに逆相関係にあってかつ電圧レベ
ルを異にする２つの入力信号の電圧レベルを、出力段の
差動増幅回路の各入力に入力される信号の電圧レベルに
適合させるために、小振幅インタフェース入力回路の各
入力端と出力段の差動増幅回路の各入力端との間に第１
実施例のレベルシフト回路を適用した例である。そし
て、この実施例においてレベルシフト回路１Ｃを用いる
理由は、レベルシフト回路１Ｃの後段に接続されている
差動増幅回路３６に電圧源ＶＤＤ以上の信号が供給され
ると動作できないため（例えば、ＶＤＤ＝１．８ボルト
に対し信号振幅中心レベルが２．５ボルトの信号がバス
ラインを介して供給された場合）、差動増幅回路３６へ
供給される信号のレベルを差動増幅回路３６で受信でき
る範囲のレベルにまでシフトさせるためである。
【００８７】この実施例の小振幅インタフェース入力回
路４０Ａは、互いに逆相関係にあってかつ電圧レベルを
異にする２つの入力信号を各別の入力端に受信するレベ
ルシフト回路１Ｃと、レベルシフト回路１Ｃの２つの出
力端に対応する入力端が接続される差動増幅回路３６と
から構成されている。その差動増幅回路３６は、図１１
について説明したものと同じである。そして、レベルシ
フト回路１Ｃは、第１のレベルシフト回路１Ｃ１と第２
のレベルシフト回路１Ｃ２とで構成されるが、第１のレ
ベルシフト回路１Ｃ１と第２のレベルシフト回路１Ｃ２
とは、図１の構成と同一であるので、第１のレベルシフ
ト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２を構成
する各ＮチャネルＭＯＳＦＥＴには、第１のレベルシフ
ト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２を区別
する参照番号１，２を添字として付して、第１のレベル
シフト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２の
説明を省略する。
路４０Ａは、互いに逆相関係にあってかつ電圧レベルを
異にする２つの入力信号を各別の入力端に受信するレベ
ルシフト回路１Ｃと、レベルシフト回路１Ｃの２つの出
力端に対応する入力端が接続される差動増幅回路３６と
から構成されている。その差動増幅回路３６は、図１１
について説明したものと同じである。そして、レベルシ
フト回路１Ｃは、第１のレベルシフト回路１Ｃ１と第２
のレベルシフト回路１Ｃ２とで構成されるが、第１のレ
ベルシフト回路１Ｃ１と第２のレベルシフト回路１Ｃ２
とは、図１の構成と同一であるので、第１のレベルシフ
ト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２を構成
する各ＮチャネルＭＯＳＦＥＴには、第１のレベルシフ
ト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２を区別
する参照番号１，２を添字として付して、第１のレベル
シフト回路１Ｃ１及び第２のレベルシフト回路１Ｃ２の
説明を省略する。
【００８８】次いで、レベルシフト回路１Ｃと、差動増
幅回路３６との接続関係について説明する。互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
を伝送路から受信する２つの入力端の一方の入力端は、
また、第１のレベルシフト回路１Ｃ１の入力端２１ で
あり、他方の入力端は、第２のレベルシフト回路１Ｃ２
の入力端２２ である。第１のレベルシフト回路１Ｃ１
の出力端６１ は、差動増幅回路３６の（＋）入力に接
続され、第２のレベルシフト回路１Ｃ２の出力端６
２ は、差動増幅回路３６の（−）入力に接続されてい
る。
幅回路３６との接続関係について説明する。互いに逆相
関係にあってかつ電圧レベルを異にする２つの入力信号
を伝送路から受信する２つの入力端の一方の入力端は、
また、第１のレベルシフト回路１Ｃ１の入力端２１ で
あり、他方の入力端は、第２のレベルシフト回路１Ｃ２
の入力端２２ である。第１のレベルシフト回路１Ｃ１
の出力端６１ は、差動増幅回路３６の（＋）入力に接
続され、第２のレベルシフト回路１Ｃ２の出力端６
２ は、差動増幅回路３６の（−）入力に接続されてい
る。
【００８９】次に、図５を参照して、この実施例の動作
について説明する。伝送路を経て伝送されて来た、互い
に逆相関係にあってかつ電圧レベルを異にする２つの入
力信号ＩＮＡ，ＩＮＢが、レベルシフト回路１Ｃの入力
端２１ ２ ２ に各別に印加される。そうすると、レベ
ルシフト回路１Ｃ１の出力端６１とレベルシフト回路１
Ｃ２の出力端６２ とから互いに逆相関係にある異なる
電圧レベルであって、それぞれ同一のレベルシフト量だ
けレベルシフトされた信号が、レベルシフト回路１Ｃ１
の出力端６１ とレベルシフト回路１Ｃ２の出力端６
２ とからそれぞれ出力される。レベルシフト回路１Ｃ
の各レベルシフト回路１Ｃ１，１Ｃ２の出力端６１ ，
６２からレベルシフトされた信号のレベルシフト量は、
レベルシフト回路１Ｃの各別のレベルシフト回路１Ｃ
１，１Ｃ２に入力される信号の信号レベルを、図１２の
回路と同様、差動増幅回路３６の信号レベルへシフトさ
せる量に設定されている。そのレベルシフト回路１Ｃの
各レベルシフト回路１Ｃ１，１Ｃ２におけるレベルシフ
トの動作は、図１及び図２を参照して詳細に説明したよ
うに、プロセス、温度に依存性して変動しない。したが
って、レベルシフト回路１Ｃの各別のレベルシフト回路
１Ｃ１，１Ｃ２から出力されるそれぞれの信号は、製造
プロセス、動作温度、電源電圧に依存性のないレベルシ
フト量だけレベルシフトされた信号となっている。
について説明する。伝送路を経て伝送されて来た、互い
に逆相関係にあってかつ電圧レベルを異にする２つの入
力信号ＩＮＡ，ＩＮＢが、レベルシフト回路１Ｃの入力
端２１ ２ ２ に各別に印加される。そうすると、レベ
ルシフト回路１Ｃ１の出力端６１とレベルシフト回路１
Ｃ２の出力端６２ とから互いに逆相関係にある異なる
電圧レベルであって、それぞれ同一のレベルシフト量だ
けレベルシフトされた信号が、レベルシフト回路１Ｃ１
の出力端６１ とレベルシフト回路１Ｃ２の出力端６
２ とからそれぞれ出力される。レベルシフト回路１Ｃ
の各レベルシフト回路１Ｃ１，１Ｃ２の出力端６１ ，
６２からレベルシフトされた信号のレベルシフト量は、
レベルシフト回路１Ｃの各別のレベルシフト回路１Ｃ
１，１Ｃ２に入力される信号の信号レベルを、図１２の
回路と同様、差動増幅回路３６の信号レベルへシフトさ
せる量に設定されている。そのレベルシフト回路１Ｃの
各レベルシフト回路１Ｃ１，１Ｃ２におけるレベルシフ
トの動作は、図１及び図２を参照して詳細に説明したよ
うに、プロセス、温度に依存性して変動しない。したが
って、レベルシフト回路１Ｃの各別のレベルシフト回路
１Ｃ１，１Ｃ２から出力されるそれぞれの信号は、製造
プロセス、動作温度、電源電圧に依存性のないレベルシ
フト量だけレベルシフトされた信号となっている。
【００９０】これら２つの信号が、差動増幅回路３６の
（＋）入力及び（−）入力に供給されるから、レベルシ
フト回路を構成するＮチャネルＭＯＳＦＥＴ Ｎ１１，
Ｎ１ ２、Ｎ２１，Ｎ２２の製造プロセス、動作温度、電
源電圧に変動があったとしても、差動増幅回路３６から
出力される２値信号を、互いに逆相関係でしかも電圧レ
ベルを異にする２つの入力信号ＩＮＡ，ＩＮＢに対応し
た２値信号であって、スキューのない２値信号として差
動増幅回路３６から出力させることができる。
（＋）入力及び（−）入力に供給されるから、レベルシ
フト回路を構成するＮチャネルＭＯＳＦＥＴ Ｎ１１，
Ｎ１ ２、Ｎ２１，Ｎ２２の製造プロセス、動作温度、電
源電圧に変動があったとしても、差動増幅回路３６から
出力される２値信号を、互いに逆相関係でしかも電圧レ
ベルを異にする２つの入力信号ＩＮＡ，ＩＮＢに対応し
た２値信号であって、スキューのない２値信号として差
動増幅回路３６から出力させることができる。
【００９１】このように、この構成によれば、図１２に
示す小振幅インタフェース入力回路４０のように、差動
増幅回路３６の（＋）入力及び（−）入力に印加される
信号が、製造プロセス、動作温度、電源電圧に依存して
レベルシフト回路４２から出力される信号のレベルシフ
ト量が変動して図１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １
Ｄのように上昇したり、下降したりすることはないか
ら、差動増幅回路３６からスキューのない２値信号をＣ
ＭＯＳ内部回路３８へ供給することができる。したがっ
て、ＣＭＯＳ内部回路３８を誤動作させてしまう虞は無
くなる。また、レベルシフト量の調節は、式（２７）か
ら明らかなように、定電圧ＶＲを調節することで、自由
な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
示す小振幅インタフェース入力回路４０のように、差動
増幅回路３６の（＋）入力及び（−）入力に印加される
信号が、製造プロセス、動作温度、電源電圧に依存して
レベルシフト回路４２から出力される信号のレベルシフ
ト量が変動して図１０のＶＯＵＴ １Ｕや、ＶＯＵＴ １
Ｄのように上昇したり、下降したりすることはないか
ら、差動増幅回路３６からスキューのない２値信号をＣ
ＭＯＳ内部回路３８へ供給することができる。したがっ
て、ＣＭＯＳ内部回路３８を誤動作させてしまう虞は無
くなる。また、レベルシフト量の調節は、式（２７）か
ら明らかなように、定電圧ＶＲを調節することで、自由
な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
【００９２】◇第５実施例 図６は、この発明の第５実施例である小振幅インタフェ
ース出力回路の構成を示す図である。この実施例は、小
振幅インタフェース出力回路内の入力段の差動増幅回路
３２から出力される信号の電圧レベルを、負荷回路５４
へ供給される信号の電圧レベルに適合させるために、入
力段の差動増幅回路３２と負荷回路５４との間に第１実
施例のレベルシフト回路を適用した例である。
ース出力回路の構成を示す図である。この実施例は、小
振幅インタフェース出力回路内の入力段の差動増幅回路
３２から出力される信号の電圧レベルを、負荷回路５４
へ供給される信号の電圧レベルに適合させるために、入
力段の差動増幅回路３２と負荷回路５４との間に第１実
施例のレベルシフト回路を適用した例である。
【００９３】この実施例の小振幅インタフェース出力回
路５０Ａは、互いに逆相関係にあってかつ電圧レベルを
異にする２つの入力信号を各別の入力端１６，１８で受
信する差動増幅回路３２と、差動増幅回路３２の２つの
出力端Ｏ３ ，Ｏ４ に対応する入力端２１ ，２２ が接
続されるレベルシフト回路１Ｂと、レベルシフト回路１
Ｂの２つの出力端６１ ，６２ は、伝送路５２に接続さ
れて構成されている。その差動増幅回路３２は、図１１
について説明したものと同じであり、レベルシフト回路
１Ｂは、図４について説明したものと同じである。した
がって、この例の構成において、図４及び図１１の構成
部分と同一の各部には同一の符号を付してその説明を省
略する。
路５０Ａは、互いに逆相関係にあってかつ電圧レベルを
異にする２つの入力信号を各別の入力端１６，１８で受
信する差動増幅回路３２と、差動増幅回路３２の２つの
出力端Ｏ３ ，Ｏ４ に対応する入力端２１ ，２２ が接
続されるレベルシフト回路１Ｂと、レベルシフト回路１
Ｂの２つの出力端６１ ，６２ は、伝送路５２に接続さ
れて構成されている。その差動増幅回路３２は、図１１
について説明したものと同じであり、レベルシフト回路
１Ｂは、図４について説明したものと同じである。した
がって、この例の構成において、図４及び図１１の構成
部分と同一の各部には同一の符号を付してその説明を省
略する。
【００９４】次に、図６を参照して、この実施例の動作
について説明する。互いに逆相関係にあって電圧レベル
を異にする２つの入力信号ＩＮＡ，ＩＮＢが、差動増幅
回路３２の入力端１６，１８に各別に印加される。その
信号ＩＮＡ，ＩＮＢは、差動増幅回路３２で増幅され、
それぞれレベルシフト回路１ＢのＮチャネルＭＯＳＦＥ
Ｔ Ｎ１１，Ｎ２１のゲートに印加される。そうする
と、レベルシフト回路１Ｂ１の出力端６１ とレベルシ
フト回路１Ｂ２の出力端６２ とから互いに逆相関係に
ある異なる電圧レベルであって、所定のレベルシフト量
だけレベルシフトされた信号が、それぞれレベルシフト
回路１Ｂ１の出力端６１ とレベルシフト回路１Ｂ２の
出力端６２ とから出力される。レベルシフト回路１Ｂ
の各レベルシフト回路１Ｂ１，１Ｂ２の出力端６１ ，
６２からレベルシフトされた信号のレベルシフト量は、
レベルシフト回路１Ｂの各別のレベルシフト回路１Ｂ
１，１Ｂ２に入力される信号の信号レベルを、伝送路５
２に接続される負荷回路５４で規定された信号レベルへ
レベルシフトさせる量に設定されている。そのレベルシ
フト回路１Ｂの各レベルシフト回路１Ｂ１，１Ｂ２にお
けるレベルシフトの動作は、図１及び図２を参照して詳
細に説明したように、製造プロセス、動作温度、電源電
圧に依存して変動しない。
について説明する。互いに逆相関係にあって電圧レベル
を異にする２つの入力信号ＩＮＡ，ＩＮＢが、差動増幅
回路３２の入力端１６，１８に各別に印加される。その
信号ＩＮＡ，ＩＮＢは、差動増幅回路３２で増幅され、
それぞれレベルシフト回路１ＢのＮチャネルＭＯＳＦＥ
Ｔ Ｎ１１，Ｎ２１のゲートに印加される。そうする
と、レベルシフト回路１Ｂ１の出力端６１ とレベルシ
フト回路１Ｂ２の出力端６２ とから互いに逆相関係に
ある異なる電圧レベルであって、所定のレベルシフト量
だけレベルシフトされた信号が、それぞれレベルシフト
回路１Ｂ１の出力端６１ とレベルシフト回路１Ｂ２の
出力端６２ とから出力される。レベルシフト回路１Ｂ
の各レベルシフト回路１Ｂ１，１Ｂ２の出力端６１ ，
６２からレベルシフトされた信号のレベルシフト量は、
レベルシフト回路１Ｂの各別のレベルシフト回路１Ｂ
１，１Ｂ２に入力される信号の信号レベルを、伝送路５
２に接続される負荷回路５４で規定された信号レベルへ
レベルシフトさせる量に設定されている。そのレベルシ
フト回路１Ｂの各レベルシフト回路１Ｂ１，１Ｂ２にお
けるレベルシフトの動作は、図１及び図２を参照して詳
細に説明したように、製造プロセス、動作温度、電源電
圧に依存して変動しない。
【００９５】したがって、レベルシフト回路１Ｂの各別
のレベルシフト回路１Ｂ１，１Ｂ２から出力されるそれ
ぞれの信号は、製造プロセス、動作温度、電源電圧に依
存性のないレベルシフト量だけレベルシフトされた信号
となっている。これら２つの信号が、伝送路５２を経て
負荷回路５４へ供給される。このように、この構成によ
れば、レベルシフト回路を構成するＮチャネルＭＯＳＦ
ＥＴ Ｎ１１，Ｎ１２、Ｎ２１，Ｎ２２の製造プロセ
ス、動作温度、電源電圧に変動があったとしても、負荷
回路５４に、規定のレベルシフト量の信号を供給できる
から、負荷回路５４に誤動作を生じさせてしまうことは
なくなる。また、レベルシフト量の調節は、式（２７）
から明らかなように、定電圧ＶＲを調節することで、自
由な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
のレベルシフト回路１Ｂ１，１Ｂ２から出力されるそれ
ぞれの信号は、製造プロセス、動作温度、電源電圧に依
存性のないレベルシフト量だけレベルシフトされた信号
となっている。これら２つの信号が、伝送路５２を経て
負荷回路５４へ供給される。このように、この構成によ
れば、レベルシフト回路を構成するＮチャネルＭＯＳＦ
ＥＴ Ｎ１１，Ｎ１２、Ｎ２１，Ｎ２２の製造プロセ
ス、動作温度、電源電圧に変動があったとしても、負荷
回路５４に、規定のレベルシフト量の信号を供給できる
から、負荷回路５４に誤動作を生じさせてしまうことは
なくなる。また、レベルシフト量の調節は、式（２７）
から明らかなように、定電圧ＶＲを調節することで、自
由な値に設定することができる。また、その設定におい
て、従来のように、ＮＭＯＳを流れる電流やゲート幅Ｗ
を変える必要はないため、従来例のような消費電力の増
加や、レベルシフト回路の高速性を損なう不具合は発生
しない。
【００９６】以上、この発明の実施例を図面を参照して
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもそれらはこの発明
に含まれる。例えば、上記実施例においては、Ｗ１／Ｌ
１＝Ｗ２／Ｌ２とする例について説明したが、（１／Ｔ
ＯＸ１）ＴＷ１／Ｌ１＝（１／ＴＯＸ２）Ｗ２／Ｌ２と
してもよい。また、ＮチャンネルＭＯＳＦＥＴを用いる
例を説明したが、ＰチャンネルＭＯＳＦＥＴを用いても
構成し得る。また、バックゲートとソースとを短絡する
例を説明したが、レベルシフト量の変動が許容し得る範
囲内でバックゲートとソースとを短絡しない構成であっ
てもよい。更に、ＭＯＳＦＥＴのゲート絶縁膜として、
シリコン酸化膜を例示したが、他のゲート酸化膜等を用
いてもよい。
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもそれらはこの発明
に含まれる。例えば、上記実施例においては、Ｗ１／Ｌ
１＝Ｗ２／Ｌ２とする例について説明したが、（１／Ｔ
ＯＸ１）ＴＷ１／Ｌ１＝（１／ＴＯＸ２）Ｗ２／Ｌ２と
してもよい。また、ＮチャンネルＭＯＳＦＥＴを用いる
例を説明したが、ＰチャンネルＭＯＳＦＥＴを用いても
構成し得る。また、バックゲートとソースとを短絡する
例を説明したが、レベルシフト量の変動が許容し得る範
囲内でバックゲートとソースとを短絡しない構成であっ
てもよい。更に、ＭＯＳＦＥＴのゲート絶縁膜として、
シリコン酸化膜を例示したが、他のゲート酸化膜等を用
いてもよい。
【００９７】
【発明の効果】以上説明したように、この発明の構成に
よれば、製造プロセス、動作温度、電源電圧に依存して
レベルシフト量を変動させてしまう絶縁ゲートトランジ
スタの変動要因を除き、その除去において消費電流の増
大や回路動作の高速性を損なう因子が入らないようにレ
ベルシフト回路を構成したので、従来のレベルシフト量
の変更方法のような消費電流の増大をレベルシフト回路
に与えたり、レベルシフト回路の動作の高速性を損なっ
たりすることはない。そして、レベルシフト回路のレベ
ルシフト量の設定を電圧で変更できる構成としたので、
レベルシフト量の変更を電圧の変更で自由に設定するこ
とができる。
よれば、製造プロセス、動作温度、電源電圧に依存して
レベルシフト量を変動させてしまう絶縁ゲートトランジ
スタの変動要因を除き、その除去において消費電流の増
大や回路動作の高速性を損なう因子が入らないようにレ
ベルシフト回路を構成したので、従来のレベルシフト量
の変更方法のような消費電流の増大をレベルシフト回路
に与えたり、レベルシフト回路の動作の高速性を損なっ
たりすることはない。そして、レベルシフト回路のレベ
ルシフト量の設定を電圧で変更できる構成としたので、
レベルシフト量の変更を電圧の変更で自由に設定するこ
とができる。
【００９８】また、このレベルシフト回路を小振幅イン
タフェース入力回路に適用したとき、レベルシフト回路
のレベルシフト量は、製造プロセス、動作温度、電源電
圧に依存して変動しないので、製造プロセス、動作温
度、電源電圧の変動で、その入力回路から出力される２
値信号にスキュウを生じさせてしまうことはないから、
入力回路に接続される回路の誤動作を防止することがで
きる。また、その小振幅インタフェース入力回路での消
費電力や、高速性が要求される分野においては、上記レ
ベルシフト回路を用いて構成した小振幅インタフェース
入力回路に有利性が生ずる。
タフェース入力回路に適用したとき、レベルシフト回路
のレベルシフト量は、製造プロセス、動作温度、電源電
圧に依存して変動しないので、製造プロセス、動作温
度、電源電圧の変動で、その入力回路から出力される２
値信号にスキュウを生じさせてしまうことはないから、
入力回路に接続される回路の誤動作を防止することがで
きる。また、その小振幅インタフェース入力回路での消
費電力や、高速性が要求される分野においては、上記レ
ベルシフト回路を用いて構成した小振幅インタフェース
入力回路に有利性が生ずる。
【００９９】さらに、このレベルシフト回路を小振幅イ
ンタフェース出力回路に適用したとき、レベルシフト回
路のレベルシフト量は、製造プロセス、動作温度、電源
電圧に依存して変動しないので、製造プロセス、動作温
度、電源電圧の変動で、その出力回路から、互いに逆相
関係にあってかつ異なる電圧レベルにあると共に、所定
のレベルシフト量からずれてレベルシフトされた信号を
生じさせてしまうことはないから、出力回路に接続され
る負荷回路に誤動作を生じさせてしまうことは無くな
る。また、その小振幅インタフェース出力回路での消費
電力や、高速性が要求される分野においては、上記レベ
ルシフト回路を用いて構成した小振幅インタフェース出
力回路に有利性が生ずる。
ンタフェース出力回路に適用したとき、レベルシフト回
路のレベルシフト量は、製造プロセス、動作温度、電源
電圧に依存して変動しないので、製造プロセス、動作温
度、電源電圧の変動で、その出力回路から、互いに逆相
関係にあってかつ異なる電圧レベルにあると共に、所定
のレベルシフト量からずれてレベルシフトされた信号を
生じさせてしまうことはないから、出力回路に接続され
る負荷回路に誤動作を生じさせてしまうことは無くな
る。また、その小振幅インタフェース出力回路での消費
電力や、高速性が要求される分野においては、上記レベ
ルシフト回路を用いて構成した小振幅インタフェース出
力回路に有利性が生ずる。
【０１００】
【図１】この発明の第１実施例であるレベルシフト回路
の構成を示す図である。
の構成を示す図である。
【図２】同レベルシフト回路の動作波形図である。
【図３】この発明の第２実施例である小振幅インタフェ
ース入力回路の構成を示す図である。
ース入力回路の構成を示す図である。
【図４】この発明の第３実施例である小振幅インタフェ
ース入力回路の構成を示す図である。
ース入力回路の構成を示す図である。
【図５】この発明の第４実施例である小振幅インタフェ
ース入力回路の構成を示す図である。
ース入力回路の構成を示す図である。
【図６】この発明の第５実施例である小振幅インタフェ
ース出力回路の構成を示す図である。
ース出力回路の構成を示す図である。
【図７】従来のレベルシフト回路の構成を示す図であ
る。
る。
【図８】同レベルシフト回路の動作波形図である。
【図９】従来の１つの小振幅インタフェース入力回路の
構成を示す図である。
構成を示す図である。
【図１０】同小振幅インタフェース回路の動作波形図で
ある。
ある。
【図１１】従来の他の小振幅インタフェース回路の構成
を示す図である。
を示す図である。
【図１２】従来のさらに他の小振幅インタフェース回路
の構成を示す図である。
の構成を示す図である。
【図１３】従来のさらに他の小振幅インタフェース回路
の構成を示す図である。
の構成を示す図である。
１Ａ レベルシフト回路 １Ｂ レベルシフト回路 １Ｃ レベルシフト回路 ２ 第１の入力端 ４ 第２の入力端 ６ 出力端 １０Ａ 小振幅インタフェース入力回路（入力回路） １２ 差動増幅回路 １４ コンパレータ １６ 入力端 １８ 入力端 ３０Ａ 小振幅インタフェース入力回路（入力回路） ３２ 差動増幅回路 ３６ 差動増幅回路 ４０Ａ 小振幅インタフェース入力回路（入力回路） ５０Ａ 小振幅インタフェース出力回路（出力回路） ５４ 負荷回路
Claims (40)
- 【請求項１】 第１の絶縁ゲートトランジスタのソース
と該第１の絶縁ゲートトランジスタと同一導電型の第２
の絶縁ゲートトランジスタのドレインとを接続し、入力
信号を前記第１の絶縁ゲートトランジスタのゲートに印
加し、前記第１及び第２の絶縁ゲートトランジスタの接
続点から前記入力信号を所望の量だけレベルシフトした
出力信号を出力させるレベルシフト回路であって、 前記第１及び第２の絶縁ゲートトランジスタのゲートチ
ャネル幅とゲートチャネル長との比を等しくし、かつ前
記第２の絶縁ゲートトランジスタのゲートに定電圧を印
加するように構成したことを特徴とするレベルシフト回
路。 - 【請求項２】 前記第１及び第２の絶縁ゲートトランジ
スタの製造プロセスのばらつきによる特性変動、動作温
度、及び動作電圧に依存しない前記定電圧が前記第２の
絶縁ゲートトランジスタのゲートに印加されるように構
成されたことを特徴とする請求項１記載のレベルシフト
回路。 - 【請求項３】 前記２つの絶縁ゲートトランジスタの、
式（１）で与えられる値を等しくしたことを特徴とする
請求項１又は２記載のレベルシフト回路。 （１／Ｔ）×Ｗ／Ｌ …（１） 但し、Ｔはゲート絶縁膜の厚さ、 Ｗはゲートチャネル幅、 Ｌはゲートチャネル長で、以下の請求項において同じ。 - 【請求項４】 前記２つの絶縁ゲートトランジスタの、
式（２）で与えられる値を等しくしたことを特徴とする
請求項１又は２記載のレベルシフト回路。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（２） 但し、μは表面移動度、 εｒはゲート絶縁膜の比誘電率、 Ｓはゲートチャネルの単位面積で、以下の請求項におい
て同じ。 - 【請求項５】 前記２つの絶縁ゲートトランジスタは、
同一の基板上に形成され、前記定電圧は、基板外から供
給するように構成したことを特徴とする請求項１、２、
３又は４記載のレベルシフト回路。 - 【請求項６】 前記２つの絶縁ゲートトランジスタは、
同一の基板上に形成され、前記定電圧は、基板内で発生
されたバンドギャップリファレンス電圧を基に生成され
た任意の定電圧としたことを特徴とする請求項１、２、
３又は４記載のレベルシフト回路。 - 【請求項７】 前記２つの絶縁ゲートトランジスタは、
同一の基板上に形成され、かつ、前記いずれの絶縁ゲー
トトランジスタにおいても、ソースとバックゲートとが
短絡されていることを特徴とする請求項１乃至６のいず
れか１に記載のレベルシフト回路。 - 【請求項８】 前記２つの絶縁ゲートトランジスタは、
同一の基板上に形成され、かつ、前記いずれの絶縁ゲー
トトランジスタにおいても、ソースとバックゲートとは
短絡されていないことを特徴とする請求項１乃至６のい
ずれか１に記載のレベルシフト回路。 - 【請求項９】 前記２つの絶縁ゲートトランジスタは、
同一の基板上に形成され、前記いずれの絶縁ゲートトラ
ンジスタのバックゲートも、基板に供給される最高電位
又は最低電位にクランプされることを特徴とする請求項
１乃至８のいずれか１に記載のレベルシフト回路。 - 【請求項１０】 前段の回路から出力された信号の電圧
レベルを、該前段の回路と動作電圧を異にする後段の回
路の入力動作レベルにするのに必要なレベルシフト量だ
け、レベルシフトして、前記後段の回路に供給する入力
回路であって、 第１の絶縁ゲートトランジスタのソースと該第１の絶縁
ゲートトランジスタと同一導電型の第２の絶縁ゲートト
ランジスタのドレインとを接続し、入力信号を前記第１
の絶縁ゲートトランジスタのゲートに印加し、前記第１
及び第２の絶縁ゲートトランジスタの接続点から前記入
力信号を所望の量だけレベルシフトした出力信号を出力
させるレベルシフト回路を設け、 前記第１及び第２の絶縁ゲートトランジスタのゲートチ
ャネル幅とゲートチャネル長との比を等しくし、かつ前
記第２の絶縁ゲートトランジスタのゲートに定電圧を印
加するように構成したことを特徴とする入力回路。 - 【請求項１１】 前記第１及び第２の絶縁ゲートトラン
ジスタの製造プロセスのばらつきによる特性変動、及び
動作温度に依存しない前記定電圧が前記第２の絶縁ゲー
トトランジスタのゲートに印加されるように構成された
ことを特徴とする請求項１０記載の入力回路。 - 【請求項１２】 前記２つの絶縁ゲートトランジスタ
の、式（３）で与えられる値を等しくしたことを特徴と
する請求項１０又は１１記載の入力回路。 （１／Ｔ）×Ｗ／Ｌ …（３） - 【請求項１３】 前記２つの絶縁ゲートトランジスタ
の、式（４）で与えられる値を等しくしたことを特徴と
する請求項９又は１０記載の入力回路。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（４） - 【請求項１４】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板外か
ら供給するように構成したことを特徴とする請求項１
０、１１、１２又は１３記載の入力回路。 - 【請求項１５】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板内で
発生されたバンドギャップリファレンス電圧を基に生成
された任意の定電圧としたことを特徴とする請求項１
０、１１、１２又は１３記載の入力回路。 - 【請求項１６】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とが短絡されていることを特徴とする請求項１０乃至１
５のいずれか１に記載の入力回路。 - 【請求項１７】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とは短絡されていないことを特徴とする請求項１０乃至
１５のいずれか１に記載の入力回路。 - 【請求項１８】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記いずれの絶縁ゲート
トランジスタのバックゲートも、基板に供給される最高
電位又は最低電位にクランプされることを特徴とする請
求項９乃至１７のいずれか１に記載の入力回路。 - 【請求項１９】 前記前段の回路は、互いに逆相関係に
あってかつ異なる電圧レベル２つの信号が供給されて１
つの出力信号を１つの出力端に出力する差動増幅回路で
あり、前記レベルシフト回路は、１つの入力端及び１の
出力端を有する回路であり、前記後段の回路は、一方の
入力端に基準電圧が印加されるコンパレータであり、前
記差動増幅回路の１つの出力端が前記レベルシフト回路
の１つの入力端に接続され、前記レベルシフト回路の１
つの出力端が前記コンパレータの他方の入力端に接続さ
れたことを特徴とする請求項１０乃至１８のいずれか１
に記載の入力回路。 - 【請求項２０】 前記前段の回路は２つの入力端及び２
つの出力端を有する差動増幅回路であり、前記レベルシ
フト回路は、２つの入力端及び２つの出力端を有する回
路であり、前記後段の回路は、２つの入力端を有する差
動増幅回路であり、前記前段の差動増幅回路は、その２
つの入力端に互いに逆相関係にあってかつ異なる電圧レ
ベルの２つの信号が供給され、その２つの出力端が、前
記レベルシフト回路の対応する入力端に接続され、前記
レベルシフト回路の２つの出力端が、前記後段の差動増
幅回路の対応する入力端に接続されたことを特徴とする
請求項１０乃至１８のいずれか１に記載の入力回路。 - 【請求項２１】 入力信号の電圧レベルを出力段の入力
動作レベルにするのに必要なレベルシフト量だけ前記入
力信号をレベルシフトして前記出力段に供給する入力回
路であって、 第１の絶縁ゲートトランジスタのソースと該第１の絶縁
ゲートトランジスタと同一導電型の第２の絶縁ゲートト
ランジスタのドレインとを接続し、入力信号を前記第１
の絶縁ゲートトランジスタのゲートに印加し、前記第１
及び第２の絶縁ゲートトランジスタの接続点から前記入
力信号を所望の量だけレベルシフトした出力信号を出力
させるレベルシフト回路を設け、 前記第１及び第２の絶縁ゲートトランジスタのゲートチ
ャネル幅とゲートチャネル長との比を等しくし、かつ前
記第２の絶縁ゲートトランジスタのゲートに定電圧を印
加するように構成したことを特徴とする入力回路。 - 【請求項２２】 前記第１及び第２の絶縁ゲートトラン
ジスタの製造プロセスのばらつきによる特性変動、及び
動作温度に依存しない前記定電圧が前記第２の絶縁ゲー
トトランジスタのゲートに印加されるように構成された
ことを特徴とする請求項２１記載の入力回路。 - 【請求項２３】 前記２つの絶縁ゲートトランジスタ
の、式（５）で与えられる値を等しくしたことを特徴と
する請求項２１又は２２記載の入力回路。 （１／Ｔ）×Ｗ／Ｌ …（５） - 【請求項２４】 前記２つの絶縁ゲートトランジスタ
の、式（６）で与えられる値を等しくしたことを特徴と
する請求項２１又は２２記載の入力回路。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（６） - 【請求項２５】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板外か
ら供給するように構成したことを特徴とする請求項２
１、２２、２３又は２４記載の入力回路。 - 【請求項２６】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板内で
発生されたバンドギャップリファレンス電圧を基に生成
された任意の定電圧としたことを特徴とする請求項２
１、２２、２３、又は２４記載の入力回路。 - 【請求項２７】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とが短絡されていることを特徴とする請求項２１乃至２
６のいずれか１に記載の入力回路。 - 【請求項２８】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とは短絡されていないことを特徴とする請求項２１乃至
２６のいずれか１に記載の入力回路。 - 【請求項２９】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記いずれの絶縁ゲート
トランジスタのバックゲートも、基板に供給される最高
電位又は最低電位にクランプされることを特徴とする請
求項１９乃至２８のいずれか１に記載の入力回路。 - 【請求項３０】 前記レベルシフト回路は、互いに逆相
関係にあってかつ異なる電圧レベルの２つの信号が供給
される２つの入力端及び２つの出力端を有する回路であ
り、前記出力段は、２つの入力端を有する差動増幅回路
であり、前記レベルシフト回路回路の２つの出力端が、
前記出力段の対応する入力端に接続されたことを特徴と
する請求項２１乃至２９のいずれか１に記載の入力回
路。 - 【請求項３１】 入力段から出力された信号を負荷回路
へ所定のレベルシフト量だけレベルシフトして出力する
出力回路であって、 第１の絶縁ゲートトランジスタのソースと該第１の絶縁
ゲートトランジスタと同一導電型の第２の絶縁ゲートト
ランジスタのドレインとを接続し、入力信号を前記第１
の絶縁ゲートトランジスタのゲートに印加し、前記第１
及び第２の絶縁ゲートトランジスタの接続点から前記入
力信号を所望の量だけレベルシフトした出力信号を出力
させるレベルシフト回路を設け、 前記第１及び第２の絶縁ゲートトランジスタのゲートチ
ャネル幅とゲートチャネル長との比を等しくし、かつ前
記第２の絶縁ゲートトランジスタのゲートに定電圧を印
加するように構成したことを特徴とする出力回路。 - 【請求項３２】 前記第１及び第２の絶縁ゲートトラン
ジスタの製造プロセスのばらつきによる特性変動、及び
動作温度に依存しない前記定電圧が前記第２の絶縁ゲー
トトランジスタのゲートに印加されるように構成された
ことを特徴とする請求項３１記載の出力回路。 - 【請求項３３】 前記２つの絶縁ゲートトランジスタ
の、式（７）で与えられる値を等しくしたことを特徴と
する請求項３１又は３２記載の出力回路。 （１／Ｔ）×Ｗ／Ｌ …（７） - 【請求項３４】 前記２つの絶縁ゲートトランジスタ
の、式（８）で与えられる値を等しくし、かつ他方の絶
縁ゲートトランジスタのゲートにプロセス及び温度に依
存性を有しない定電圧を印加するように構成したことを
特徴とする請求項３２又は３３記載の出力回路。 μ×εｒ×（Ｓ／Ｔ）×Ｗ／Ｌ …（８） - 【請求項３５】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板外か
ら供給するように構成したことを特徴とする請求項３
１、３２、３３、又は３４記載の出力回路。 - 【請求項３６】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記定電圧は、基板内で
発生されたバンドギャップリファレンス電圧を基に生成
された任意の定電圧としたことを特徴とする請求項３
１、３２、３３、又は３４記載の出力回路。 - 【請求項３７】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とが短絡されていることを特徴とする請求項３１乃至３
６のいずれか１に記載の入力回路。 - 【請求項３８】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、かつ、前記いずれの絶縁
ゲートトランジスタにおいても、ソースとバックゲート
とは短絡されていないことを特徴とする請求項３１乃至
３６のいずれか１に記載の入力回路。 - 【請求項３９】 前記２つの絶縁ゲートトランジスタ
は、同一の基板上に形成され、前記いずれの絶縁ゲート
トランジスタのバックゲートも、基板に供給される最高
電位又は最低電位にクランプされることを特徴とする請
求項３１乃至３８のいずれか１に記載の出力回路。 - 【請求項４０】 前記入力段は、２つの入力端及び２つ
の出力端を有する差動増幅回路であり、前記レベルシフ
ト回路は、２つの入力端及び負荷回路の２つの入力端に
接続される２つの出力端を有する回路であり、前記差動
増幅回路は、その２つの入力端に互いに逆相関係にあっ
てかつ異なる電圧レベルの２つの信号が供給され、その
２つの出力端は、前記レベルシフト回路の２つの入力端
に接続されたことを特徴とする請求項３１乃至３９のい
ずれか１に記載の出力回路。
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