KR100442226B1 - 반도체 집적 회로 - Google Patents

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KR100442226B1
KR100442226B1 KR10-2002-0013979A KR20020013979A KR100442226B1 KR 100442226 B1 KR100442226 B1 KR 100442226B1 KR 20020013979 A KR20020013979 A KR 20020013979A KR 100442226 B1 KR100442226 B1 KR 100442226B1
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우치키히데키
곤도하루후사
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 입력 신호의 입력 공통 레벨이 변동되어도 입력 신호에 응답하여 레벨이 변화되는 신호를 출력할 수 있는 반도체 집적 회로를 얻는 것으로, 반도체 집적 회로는 차동 증폭기(12), 입력 신호 A, B의 공통 레벨을 검지하는 공통 레벨 검지 회로(14), 및 검지된 공통 레벨에 근거하여, 차동 증폭기(12)의 정전류원이 되는 MOS 트랜지스터의 게이트 단자에 인가해야 할 바이어스 전압을 발생시키는 바이어스 발생 회로(16)를 구비한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 입력 신호를 증폭하는 반도체 집적 회로에 대한 것이다.
도 1은 종래부터 잘 알려져 있는 차동 증폭기를 나타낸다. 이 차동 증폭기는 p채널형 MOS 트랜지스터 TP1, TP2, n채널형 MOS 트랜지스터 TN1, TN2, TN3으로 이루어진다.
MOS 트랜지스터 TP1은 전원 전압 VDD를 수신하는 소스 단자와, 서로 접속되는 드레인 단자와 게이트 단자를 갖는다. MOS 트랜지스터 TP2는 전원 전압 VDD를 수신하는 소스 단자와, 노드 N에 접속되는 드레인 단자와, MOS 트랜지스터 TP1의 게이트 단자와 접속되는 게이트 단자를 갖는다. MOS 트랜지스터 TN1은 MOS 트랜지스터 TP1의 드레인 단자에 접속되는 드레인 단자와 노드 M에 접속되는 소스 단자를 갖는다. MOS 트랜지스터 TN2는 노드 N에 접속되는 드레인 단자와 노드 M에 접속되는 소스 단자를 갖는다. MOS 트랜지스터 TN3은 접지 전압 GND(=0V<VDD)를 수신하는 소스 단자와, 노드 M에서 MOS 트랜지스터 TN1, TN2 각각의 소스 단자에 공통으로 접속되는 드레인 단자를 갖는다.
이 차동 증폭기에서, MOS 트랜지스터 TP1, TP2는 커런트 미러를 구성하고, MOS 트랜지스터 TN1, TN2는 각각 부하로 되는 부하 소자이다. 입력 신호 A, B를 각각 nMOS 트랜지스터 TN1, TN2의 게이트 단자에서 수신하고, 그 입력 신호의 전압차를 증폭한 신호를 노드 N에서 출력한다. MOS 트랜지스터 TN3은 정전류원으로서 기능하고, 그 게이트 단자에는 고정의 바이어스 전압이 인가된다.
이와 같은 차동 증폭기는 입력 버퍼로도 사용된다. 도 2를 참조하면, 반도체 칩(3) 상에 도 1의 차동 증폭기로 이루어지는 입력 버퍼(4)가 형성되고, 입력 버퍼(4)는 별도의 반도체 칩(1)에 탑재된 출력 버퍼(2)로부터 출력되는 신호 A와 그 반전 신호인 신호 B를, 각각 전송로(5, 6)를 경유하여 수신하고, 동일 반도체 칩(3) 내에 형성된 주 회로에 출력 신호를 공급한다. 신호 A, B는 각각 MOS 트랜지스터 TN1, TN2의 게이트 단자에 인가된다.
종래의 차동 증폭기가 도 2의 입력 버퍼(4)에 적용된 경우, 마주보는 출력 버퍼(2)에 의해 그 수신하는 입력 신호의 공통 레벨이 서로 다르다. 공통 레벨은 입력 신호의 진폭의 최대 전압 VH0과 최소 전압 VL0의 중심 레벨 Vc이다 (Vc=(VH0+VL0)/2). 출력 버퍼(2)에 따라, 그 출력 신호의 공통 레벨이 예컨대, 1.2V이거나, 그보다 클 수도 있다. 반대로 1.2V보다 작을 수도 있다.
그러나, 동일한 진폭의 입력 신호라도, 특히 공통 레벨이 낮아지면, MOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 자신의 임계값 전압을 초과하기 어렵게 된다. 이 때문에, 출력 신호의 파형이 무너지고, 예컨대, 입력 신호에 대하여 출력 신호의 듀티가 변한다고 하는 문제가 발생한다. 또한, MOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 완전히 임계값 전압을 초과하지 않아, 공통 레벨이 저하하면, 차동 증폭기는 동작조차 하지 않는다.
따라서 본 발명의 목적은 입력 신호의 공통 레벨이 변동되어도, 입력 신호에응답하여 레벨이 변화되는 신호를 출력할 수 있는 반도체 집적 회로를 제공하는 것이다.
도 1은 종래 기술의 차동 증폭기를 나타내는 회로 구성도,
도 2는 종래 기술에 의한, 2개의 LSI 중 한 쪽으로부터 다른 쪽으로 신호를 전송하기 위한 구성을 나타내는 구성도,
도 3은 발명의 실시예 1에 따른 반도체 집적 회로(차동 증폭기)를 나타내는 블록도,
도 4는 도 3의 공통 레벨 검지 회로(14)를 나타내는 회로 구성도,
도 5는 도 3의 바이어스 발생 회로(16)를 나타내는 회로 구성도,
도 6은 본 발명의 실시예 2에 따른 바이어스 발생 회로(16)를 나타내는 회로 구성도,
도 7은 본 발명의 실시예 3에 따른 바이어스 발생 회로(16)를 나타내는 회로 구성도,
도 8은 본 발명의 실시예 4에 따른 바이어스 발생 회로(16)를 나타내는 회로 구성도,
도 9는 본 발명의 실시예 5에 따른 공통 레벨 검지 회로(14)를 나타내는 회로 구성도,
도 10은 본 발명의 실시예 6에 따른 공통 레벨 검지 회로(14)를 나타내는 회로 구성도,
도 11은 본 발명의 실시예 7에 따른 공통 레벨 검지 회로(14)를 나타내는 회로 구성도,
도 12는 본 발명의 실시예 8에 따른 공통 레벨 검지 회로(14)를 나타내는 회로 구성도,
도 13은 본 발명의 실시예 9에 따른 공통 레벨 검지 회로(14)를 나타내는 회로 구성도.
도면의 주요 부분에 대한 부호의 설명
12 : 차동 증폭기 14 : 공통 레벨 검지 회로
16 : 바이어스 발생 회로 20 : 차동 증폭기의 레플리카 회로
22 : OP 앰프(Operational Amplifier)
TP1, TP2 : p채널형 MOS 트랜지스터
TN1, TN2, TN3 : n채널형 MOS 트랜지스터
R1, R2 : 저항 소자 C1, C2 : 커패시터
TG1, TG2 : 트랜스퍼 게이트
본 발명의 반도체 집적 회로는 제 1 노드에 접속되는 게이트 단자를 갖는 제 1 MOS 트랜지스터와, 제 2 노드에 접속되는 게이트 단자를 갖는 제 2 MOS 트랜지스터와, 제 1 및 제 2 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 3 MOS 트랜지스터를 포함하는 차동 증폭기, 제 1 및 제 2 노드의 각각 2개 전압의 중간 전압 레벨을 검지하는 레벨 검지 회로 및 레벨 검지 회로에서 검지된 전압 레벨에 근거하여, 상기 제 3 MOS 트랜지스터의 게이트 전극에 인가해야 하는 바이어스 전압을 발생시키는 바이어스 발생 회로를 구비한다.
또한, 본 발명의 반도체 집적 회로는 제 1 노드에 접속되는 게이트 단자를 갖는 제 1 MOS 트랜지스터와, 제 2 노드에 접속되는 게이트 단자를 갖는 제 2 MOS 트랜지스터와, 상기 제 1 및 제 2 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 3 MOS 트랜지스터를 포함하는 차동 증폭기, 제 1 노드와 제 3 노드 사이에 접속되는 제 1 소자, 제 2 노드와 제 3 노드 사이에 접속되는 제 2 소자, 및 제 3 노드의 전압 레벨에 근거하여, 상기 제 3 MOS 트랜지스터의 게이트 전극에 인가해야 하는 바이어스 전압을 발생시키는 바이어스 발생 회로를 구비한다.
제 1 및 제 2 소자는 동일한 저항값을 가진 각각 2개의 저항 소자라도 무방하다. 또한, 각각은 병렬로 접속되는 p채널형 MOS 트랜지스터 및 n채널형 MOS 트랜지스터를 포함한 것이어도 무방하다.
또한, 커패시터가 제 3 노드에 접속되고, 예컨대, 그 제 1 단자가 상기 제 3 노드에 접속되고, 제 2 단자에 고정 전위를 인가한다. 또는, 커패시터의 양 단자가 제 1 및 제 2 소자를 접속하는 배선 상의 다른 두 위치에 각각 접속되고, 바이어스 발생 회로는 그 두 위치 사이에 있는 배선상의 다른 위치에 접속되도록 해도 무방하다.
바이어스 발생 회로는 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하는 별도의 차동 증폭기, 및 이 별도의 차동 증폭기의 출력 및 참조 전압을 받아, 그 출력 신호를 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프(Operational Amplifier)를 포함해도 관계없다.
또한, 바이어스 발생 회로는 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하고, 그 출력 신호를 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 전극에 인가하는 별도의 차동 증폭기를 포함해도 무방하다.
또한, 바이어스 발생 회로는 부하 소자, 상기 레벨 검지 회로의 출력에 접속되는 게이트 단자와, 부하 소자에 접속되는 드레인 단자를 갖는 제 4 MOS 트랜지스터, 이 제 4 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 5 MOS 트랜지스터, 및 참조 전압과 제 4 MOS 트랜지스터의 드레인 단자로부터 출력되는 신호를 수신하고, 그 출력 신호를 제 3 및 제 5 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프를 포함해도 무방하다.
또한, 바이어스 발생 회로는 부하 소자, 레벨 검지 회로의 출력에 접속되는 게이트 단자와, 부하 소자에 접속되는 드레인 단자를 갖는 제 4 MOS 트랜지스터 및 상기 제 4 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 5 MOS 트랜지스터를 포함해도 관계없다. 이 때 제 4 MOS 트랜지스터의 드레인 단자로부터 출력되는 신호가 제 3 및 제 5 MOS 트랜지스터 각각의 게이트 단자에 인가된다.
본 발명의 실시예를, 도면을 이용하여 설명한다. 또 도면에서 동일한 참조 부호는 동일하거나 또는 그에 상당하는 부분을 나타낸다.
(실시예 1)
도 3에 실시예 1에 따른 반도체 집적 회로(10)의 구성을 나타낸다. 반도체 집적 회로(10)는 노드 N1, N2에 인가되는 입력 신호 A, B의 차이 전압을 증폭하는 차동 증폭기(12), 노드 N1, N2의 전압의 중간 레벨을 검지하는 공통 레벨 검지 회로(14) 및 그 검지된 공통 레벨에 근거하여, 차동 증폭기(12)에 인가되어야 할 바이어스 전압을 발생시키는 바이어스 발생 회로(16)를 구비한 증폭 회로이다. 차동 증폭기(12)는 도 1과 동일하게 구성되고, MOS 트랜지스터 TN3의 게이트 단자에는,고정된 전압이 아니라 바이어스 발생 회로(16)에 의해 발생된 바이어스 전압이 인가된다.
입력 신호 A, B는 서로 논리가 반전된 신호이며, 신호 A가 하이 레벨이면 신호 B는 동시에 로우 레벨이다. 신호 A가 로우 레벨이면 신호 B는 동시에 하이 레벨이다. 신호 A, B 각각의 하이 레벨은 같은 전압 레벨 VH이며, 각각의 로우 레벨도 같은 전압 레벨 VL이다(VL<VH).
이 반도체 집적 회로(10)는 도 2에 나타내는 입력 버퍼(4)에 적용되고, 전송로(5, 6)를 통해 전파되는 신호 A, B를 입력 신호로서 수신한다.
도 4는 공통 레벨 검지 회로(14)의 일례를 나타내는 구성도이다. 공통 레벨 검지 회로(14)는 노드 N1, N3의 사이에 접속된 저항 R1, 노드 N2, N3의 사이에 접속된 저항 R2를 구비한다. 저항 R1, R2에 의해 노드 N1, N2 사이의 전압이 분압되고, 그 분압 전압이 노드 N3에 나타난다.
본 실시예에서는, 저항 R1, R2의 저항값은 동일하게 한다. 따라서, 입력 신호 A, B의 공통 레벨 Vc=(VH+VL/2)가 노드 N3에서 항상 검지된다.
또한 저항 R1, R2는 도 2의 각 전송로(5, 6)에 대한 종단 저항의 기능을 하고, 각 전송로(5, 6)와 임피던스(전송로의 배선 저항)를 정합시킴으로써, 전송로와 회로 사이에서의 신호 반사를 방지할 수 있다.
도 5는 바이어스 발생 회로(16)의 일례를 나타내는 구성도이다. 바이어스 발생 회로(16)는 차동 증폭기(20) 및 OP 앰프(22)를 구비한다.
차동 증폭기(20)는 차동 증폭기(12)의 레플리카 회로이고, 도 1의 회로와 동일하다. 차동 증폭기(20)의 MOS 트랜지스터 TN1, TN2의 게이트 단자는 공통 레벨 검지 회로(14)로부터 출력되는 공통 레벨 Vc를 공통으로 수신한다. OP 앰프(22)는 차동 증폭기(20)의 노드 N로부터 출력된 신호와, 임의의 고정 참조 전압 Vref를 수신하고, 그 증폭 신호를 차동 증폭기(12)에 인가되는 바이어스 전압 Vb로서 출력한다. 바이어스 전압 Vb는 차동 증폭기(20)의 MOS 트랜지스터 TN3의 게이트 단자에도 인가된다.
바이어스 발생 회로(16)에서, OP 앰프(22)는 차동 증폭기(20)가 출력하는 신호의 전압이 참조 전압 Vb와 일치하는 바이어스 전압 Vb를 생성한다. 공통 레벨 Vc가 상승하면, nMOS 트랜지스터 TN1, TN2의 온(ON) 저항이 작아진다. 이에 따라, 만약 MOS 트랜지스터 TN3의 게이트 전압이 고정되었다면, 노드 N의 전압은 저하한다.
그러나 본 실시예에서는, 노드 N의 전압이 저하하지 않도록, OP 앰프(22)가 MOS 트랜지스터 TN3의 게이트 단자에 인가하는 바이어스 전압 Vb를 낮추어, 정전류원 TN3을 흐르는 전류량을 감소시킨다. 이에 따라 노드 N의 전압은 참조 전압 Vref로 유지된다. 반대로 공통 레벨 Vc가 낮아지면, nMOS 트랜지스터 TN1, TN2의 온 저항이 커진다. 그러나 노드 N의 전압을 참조 전압 Vref로 유지하도록, OP 앰프(22)가 MOS 트랜지스터 TN3의 게이트 단자에 인가하는 바이어스 전압 Vb를 높여, 정전류원 TN3을 흐르는 전류량을 증가시킨다.
차동 증폭기(12)에서는, MOS 트랜지스터 TN3의 게이트 단자에는 바이어스 발생 회로(16)에서 발생된 바이어스 전압 Vb가 인가되므로, 입력 신호 A, B의 공통레벨 Vc가 작아지면, 차동 증폭기(12)의 정전류원 TN3을 흐르는 전류량은 증가하여, 노드 M의 전압은 저하한다. 이에 따라, nMOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 자신의 임계값 전압 이하가 되는 것을 억제한다.
반대로, 입력 신호 A, B의 공통 레벨이 커지면, 차동 증폭기(12)의 정전류원 TN3을 흐르는 전류량은 감소하여 노드 M의 전압은 상승한다. 그러나 공통 레벨도 상승하고 있으므로, nMOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 자신의 임계값 전압 이하가 되지 않는다.
차동 증폭기(12)에서는, 출력 노드(노드 N)로부터 대략 참조 전압 Vref를 중심으로 하여 진폭하는 신호가 출력 노드(노드 N)에 나타나기 때문에, 참조 전압 Vref를 조정함으로써, 그 출력 신호의 중간 레벨을 소망의 값으로 설정할 수 있다.
이상과 같이, 입력 신호 A, B의 공통 레벨의 변동량에 따라 정전류원이 되는 트랜지스터를 흐르는 전류를 조정하므로, 차동 증폭기(12)는 공통 레벨이 변동되어도 입력 신호 A, B에 응답하여 레벨이 변화되는 신호를 출력할 수 있다.
(실시예 2)
도 6은 바이어스 발생 회로(16)의 다른 예를 나타내는 구성도이다. 이 예는 OP 앰프(22)를 제거하여, 차동 증폭기(20)의 출력을 그대로 바이어스 전압 Vb로 해서 자신의 MOS 트랜지스터 TN3의 게이트 단자 및 차동 증폭기(12, 20)의 MOS 트랜지스터 TN3의 게이트 단자에 공통으로 인가하는 점을 제외하고, 도 5의 예와 동일하다.
상술한 바와 같이, 공통 레벨 Vc의 상승은 노드 N의 전압이 저하하는 방향으로 작용한다. 그러나, 노드 N의 전압을 바이어스 전압 Vb로 하여 MOS 트랜지스터 TN3의 게이트 단자에 인가하므로, 공통 레벨 Vc가 상승해도 MOS 트랜지스터 TN3에 흐르는 전류량이 감소하고, 반대로 노드 N의 전압 저하를 억제한다.
또한 공통 레벨 Vc의 저하는 노드 N의 전압이 상승하는 방향으로 작용하지만, 바이어스 전압 Vb가 상승함으로써 MOS 트랜지스터 TN3에 흐르는 전류량이 증가하기 때문에, 바이어스 전압 Vb가 반대로 노드 N의 전압의 상승을 억제한다.
차동 증폭기(12)에서는, 입력 신호 A, B의 공통 레벨이 작아지면, 차동 증폭기(12)의 정전류원 TN3을 흐르는 전류량은 증가하여 노드 M의 전압은 저하한다. 이에 따라, nMOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압은 자신의 임계값 전압 이하가 되는 것이 억제된다. 반대로, 입력 신호 A, B의 공통 레벨이 커지면, 차동 증폭기(12)의 정전류원 TN3을 흐르는 전류량이 감소하여, 노드 M의 전압은 상승한다. 그러나 공통 레벨도 상승하고 있으므로, nMOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 자신의 임계값 전압 이하로 되지 않는다.
따라서, 입력 신호 A, B의 공통 레벨의 변동량에 따라 정전류원이 되는 트랜지스터를 흐르는 전류를 조정하므로, 차동 증폭기(12)는 공통 레벨이 변동되어도 입력 신호 A, B에 응답하여 레벨이 변화되는 신호를 출력할 수 있다.
또한 본 실시예에서는, 도 5의 경우에 비해, OP 앰프(22)만큼 회로 규모를축소할 수 있다.
(실시예 3)
도 7은 바이어스 발생 회로(16)의 다른 예를 나타내는 구성도이다. 이 예는 MOS 트랜지스터 TP2, TN2가 삭제된 점, MOS 트랜지스터 TP1의 드레인 단자의 전압이 OP 앰프에 인가되는 점, 또한 도 7의 MOS 트랜지스터 TN11의 트랜지스터 크기(=게이트 폭/게이트 길이)가 도 5의 MOS 트랜지스터 TP2의 절반으로 되는 점을 제외하고, 도 5의 예와 동일하다.
이 바이어스 발생 회로(16)는 도 5의 회로와 마찬가지의 동작을 행하고, 공통 레벨 Vc가 변동하면, MOS 트랜지스터 TP1의 드레인 단자의 전압을 참조 Vref로 유지하도록 바이어스 전압 Vb가 변화된다. 공통 레벨 Vc가 상승하면 바이어스 전압 Vb가 저하하고, 공통 레벨 Vc가 저하하면 바이어스 전압 Vb는 상승한다. 또한, 이 바이어스 발생 회로(16)는 도 5의 회로에 비해 회로 규모가 축소되고, 또한, MOS 트랜지스터 TN3을 흐르는 전류량이 작아지므로 소비 전력을 감소시킬 수 있다.
(실시예 4)
도 8은 바이어스 발생 회로(16)의 다른 예를 나타내는 구성도이다. 이 예는 MOS 트랜지스터 TP2, TN2가 삭제되는 점, MOS 트랜지스터 TP1의 드레인 단자의 전압이 MOS 트랜지스터 TN3의 게이트 단자에 인가되는 점, 또한, MOS 트랜지스터TN11의 트랜지스터 크기(=게이트 폭/게이트 길이)가 도 6의 MOS 트랜지스터 TP2의 절반이 되는 점을 제외하고, 도 6의 예와 동일하다.
본 실시예의 바이어스 발생 회로는 도 6의 회로와 마찬가지의 동작을 하고, 공통 레벨 Vc가 변동하면, MOS 트랜지스터 TP1의 드레인 단자의 전압 변동을 억제하는 방향으로 바이어스 전압 Vb가 변화된다. 공통 레벨 Vc가 상승하면, 바이어스 전압 Vb가 저하하고, 공통 레벨 Vc가 저하하면, 바이어스 전압 Vb는 상승한다. 또한, 이 바이어스 발생 회로(16)는 도 6의 회로에 비해 회로 규모가 축소되고, 또한, MOS 트랜지스터 TN3을 흐르는 전류량이 작아지므로 소비 전력을 감소시킬 수 있다.
(실시예 5)
도 9는 본 실시예에 따른 공통 레벨 검지 회로(14)의 다른 일례를 나타내는 구성도이다. 이 공통 레벨 검지 회로(14)는, 도 4의 회로에, 한쪽 단자가 노드 N3에 접속되고, 다른 쪽 단자에 접지 전압 GND를 수신하는 커패시터 C1을 더 구비한다.
커패시터 C1은 입력 신호 A, B에 포함되는 노이즈에 의해서, 공통 레벨 검지 회로(14)에 의해 검지되는 공통 레벨이 동요하는 것을 방지한다.
(실시예 6)
도 10은 본 실시예에 따른 공통 레벨 검지 회로(14)의 다른 일례를 나타내는구성도이다. 이 공통 레벨 검지 회로(14)는, 도 4의 회로에, 양 단자가 노드 N3에 접속되는 커패시터 C2를 더 구비한다.
단, 저항 R1과 R2를 연결하는 배선 상의 다른 두 위치에 커패시터 C2의 각각 양 단자가 접속되고, 바이어스 발생 회로(16)는 커패시터 C2가 접속되는 두 위치 사이에 위치하는 해당 배선의 위치에 접속된다.
커패시터 C1은, 입력 신호 A, B에 포함되는 노이즈에 의해서, 공통 레벨 검지 회로(14)에 의해 검지되는 공통 레벨이 동요하는 것을 방지한다.
(실시예 7)
도 11은 본 실시예에 따른 공통 레벨 검지 회로(14)의 다른 일례를 나타내는 구성도이다. 이 공통 레벨 검지 회로(14)는 노드 N1, N3 사이에 접속된 트랜스퍼 게이트 TG1 및 노드 N2, N3 사이에 접속된 트랜스퍼 게이트 TG2를 구비한다.
트랜스퍼 게이트 TG1, TG2 각각은 병렬로 접속된 nMOS 트랜지스터와 pMOS 트랜지스터로 구성되고, 해당 nMOS 트랜지스터의 게이트 단자에는 전원 전압 VDD가 인가되며, 해당 pMOS 트랜지스터의 게이트 단자에는 접지 전압 GND가 인가된다.
트랜스퍼 게이트 TG1, TG2의 온 저항은 동일하게 구성되고, 또한 각각 도 2의 전송로(5, 6)의 임피던스(전송로의 배선 저항)와 정합시켜 두어, 도 4에 나타낸 저항 소자 R1, R2와 동일하게 기능한다.
(실시예 8)
도 12는 본 실시예에 따른 공통 레벨 검지 회로(14)의 다른 일례를 나타내는 구성도이다. 이 공통 레벨 검지 회로(14)는, 도 11의 회로에, 한 쪽 단자가 노드 N3에 접속되고, 다른 쪽 단자에 접지 전압 GND를 수신하는 커패시터 C1을 더 구비한다.
커패시터 C1은 입력 신호 A, B에 포함되는 노이즈에 의해서, 공통 레벨 검지 회로(14)에 의해 검지되는 공통 레벨이 동요하는 것을 방지한다.
(실시예 9)
도 13은 본 실시예에 따른 공통 레벨 검지 회로(14)의 다른 일례를 나타내는 구성도이다. 이 공통 레벨 검지 회로(14)는, 도 11의 회로에 양(兩) 단자가 노드 N3에 접속되는 커패시터 C2를 더 구비한다.
단, 저항 R1과 R2를 접속하는 배선 상의 다른 두 위치에 커패시터 C2의 각각 양 단자가 접속되고, 바이어스 발생 회로(16)는 커패시터 C2가 접속되는 두 위치 사이에 위치하는 해당 배선의 위치에 접속된다.
커패시터 C1은 입력 신호 A, B에 포함되는 노이즈에 의해서, 공통 레벨 검지 회로(14)에 의해 검지되는 공통 레벨이 동요하는 것을 방지한다.
또, 도 9, 10, 12, 13에서, 커패시터 C1, C2 각각은 게이트 단자를 한쪽 단자로 하고, 소스 단자와 드레인 단자가 공통으로 접속된 노드를 다른 쪽 단자로 하는 MOS 트랜지스터로 구성되어도 무방하다.
이상 설명한 바와 같이, 본 발명의 반도체 집적 회로에 의하면, 제 1 노드에 접속되는 게이트 단자를 갖는 제 1 MOS 트랜지스터와, 제 2 노드에 접속되는 게이트 단자를 갖는 제 2 MOS 트랜지스터와, 상기 제 1 및 제 2 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 3 MOS 트랜지스터를 포함하는 차동 증폭기가 마련되었을 때, 레벨 검지 회로가 제 1 및 제 2 노드의 중간 전압 레벨을 검지하고, 바이어스 발생 회로가 그 검지된 전압 레벨에 근거하여, 차동 증폭기의 제 3 MOS 트랜지스터의 게이트 단자에 인가해야 할 바이어스 전압을 발생시키므로, 제 1 및 제 2 노드에 인가되는 입력 신호의 공통 레벨의 변동에 따라 제 3 MOS 트랜지스터를 흐르는 전류량이 조절되고, 차동 증폭기는 공통 레벨이 변동되어도 입력 신호를 증폭할 수 있다.
또한, 본 발명에 의하면, 제 1 노드와 제 3 노드 사이에 접속되는 제 1 소자, 제 2 노드와 상기 제 3 노드 사이에 접속되는 제 2 소자 및 제 3 노드의 전압 레벨에 근거하여, 제 3 MOS 트랜지스터의 게이트 전극에 인가해야 하는 바이어스 전압을 발생시키는 바이어스 발생 회로가 마련되고, 제 1 및 제 2 노드에 인가되는 입력 신호의 공통 모드의 변동을 제 3 노드의 전압에 나타낼 수 있다. 또한, 제 1 및 제 2 노드에 각각 전송로가 접속되면, 제 1 및 제 2 소자가 전송로에 대한 종단 저항으로서 기능한다.
또한, 커패시터를 제 3 노드에 접속함으로써, 제 1 및 제 2 노드 상에 존재하는 노이즈가 제 3 노드에 영향을 미치는 것을 억제한다.
바이어스 발생 회로는 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하는 별도의 차동 증폭기, 및 이 별도의 차동 증폭기의 출력 및 참조 전압을 받아, 그 출력 신호를 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프를 포함한다. 참조 전압의 값을 조정하는 것에 의해, 차동 증폭기로부터 출력되는 신호의 중간 레벨을 제어할 수 있다.
또한, 바이어스 발생 회로는 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하고, 그 출력 신호를 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 전극에 인가하는 별도의 차동 증폭기를 포함한다. 상기한 바와 같은 OP 앰프가 필요없으므로 회로 규모를 감소시킬 수 있다.
또한, 바이어스 발생 회로는 부하 소자, 상기 레벨 검지 회로의 출력에 접속되는 게이트 단자와, 부하 소자에 접속되는 드레인 단자를 갖는 제 4 MOS 트랜지스터, 이 제 4 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 5 MOS 트랜지스터, 및 참조 전압과 제 4 MOS 트랜지스터의 드레인 단자로부터 출력되는 신호를 수신하고, 그 출력 신호를 제 3 및 제 5 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프를 포함한다. 이 바이어스 발생 회로는 차동 증폭기쌍을 구성할 필요가 없어 소비 전력을 감소시킬 수 있다.
또한, 바이어스 발생 회로는 부하 소자, 레벨 검지 회로의 출력에 접속되는 게이트 단자와, 부하 소자에 접속되는 드레인 단자를 갖는 제 4 MOS 트랜지스터 및 상기 제 4 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 5 MOS 트랜지스터를 포함해도 무방하다. 이 때 제 4 MOS 트랜지스터의 드레인 단자로부터 출력되는 신호가 제 3 및 제 5 MOS 트랜지스터 각각의 게이트 단자에 인가된다. 이 바이어스 발생 회로는 차동 증폭기쌍을 구성할 필요가 없어 소비 전력을 감소시킬 수 있다.

Claims (4)

  1. 제 1 노드에 접속되는 게이트 단자를 갖는 제 1 MOS 트랜지스터와, 제 2 노드에 접속되는 게이트 단자를 갖는 제 2 MOS 트랜지스터와, 상기 제 1 및 제 2 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 3 MOS 트랜지스터를 포함하는 차동 증폭기,
    상기 제 1 및 제 2 노드의 각각 2개 전압의 중간 전압 레벨을 검지하는 레벨 검지 회로, 및
    상기 레벨 검지 회로에서 검지된 전압 레벨에 근거하여, 상기 제 3 MOS 트랜지스터의 게이트 전극에 인가해야 하는 바이어스 전압을 발생시키는 바이어스 발생 회로를 구비한
    반도체 집적 회로.
  2. 제 1 노드에 접속되는 게이트 단자를 갖는 제 1 MOS 트랜지스터와, 제 2 노드에 접속되는 게이트 단자를 갖는 제 2 MOS 트랜지스터와, 상기 제 1 및 제 2 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 3 MOS 트랜지스터를 포함하는 차동 증폭기,
    상기 제 1 노드와 제 3 노드 사이에 접속되는 제 1 소자,
    상기 제 2 노드와 상기 제 3 노드 사이에 접속되는 제 2 소자, 및
    상기 제 3 노드의 전압 레벨에 근거하여, 상기 제 3 MOS 트랜지스터의 게이트 전극에 인가해야 하는 바이어스 전압을 발생시키는 바이어스 발생 회로를 구비한
    반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 바이어스 발생 회로는,
    상기 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 상기 레벨 검지 회로의 출력에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 상기 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하는 별도의 차동 증폭기, 및
    상기 별도의 차동 증폭기의 출력 및 참조 전압을 받아, 그 출력 신호를 상기 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프(Operational Amplifier)를 포함하는
    반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 바이어스 발생 회로는,
    상기 제 3 노드에 접속되는 게이트 단자를 갖는 제 4 MOS 트랜지스터와, 상기 제 3 노드에 접속되는 게이트 단자를 갖는 제 5 MOS 트랜지스터와, 상기 제 4 및 제 5 MOS 트랜지스터의 소스 단자에 접속되는 드레인 단자를 갖는 제 6 MOS 트랜지스터를 포함하는 별도의 차동 증폭기, 및
    상기 별도의 차동 증폭기의 출력 및 참조 전압을 받아, 그 출력 신호를 상기 제 3 및 제 6 MOS 트랜지스터 각각의 게이트 단자에 인가하는 OP 앰프를 포함하는
    반도체 집적 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10284183B2 (en) 2017-05-18 2019-05-07 Aconic Inc. Slew rate enhancement circuit and buffer using the same

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7620121B1 (en) * 2004-12-09 2009-11-17 Xilinx, Inc. DC balance compensation for AC-coupled circuits
US7221190B2 (en) * 2005-03-14 2007-05-22 Texas Instruments Incorporated Differential comparator with extended common mode voltage range
JP2006279377A (ja) 2005-03-29 2006-10-12 Handotai Rikougaku Kenkyu Center:Kk チョッパ増幅回路
US7564299B2 (en) * 2005-08-22 2009-07-21 Intel Corporation Voltage regulator
JP4920219B2 (ja) * 2005-08-30 2012-04-18 株式会社東芝 演算増幅器
JP4624221B2 (ja) * 2005-09-12 2011-02-02 三洋電機株式会社 差動型オペアンプ
EP1926214B1 (en) 2005-09-16 2015-09-02 Fujitsu Limited Common-mode voltage controller
US7411460B2 (en) * 2006-03-10 2008-08-12 Exar Corporation Elimination of dummy detector on optical detectors using input common mode feedback
KR100660003B1 (ko) * 2006-05-03 2006-12-20 주식회사동일기술공사 폐광산 터널의 유해물질 유출 방지 구조
US7332932B2 (en) * 2006-05-04 2008-02-19 International Business Machines Corporation Serial link receiver with wide input voltage range and tolerance to high power voltage supply
JP4841343B2 (ja) * 2006-07-19 2011-12-21 ルネサスエレクトロニクス株式会社 レシーバアンプ回路
KR100695064B1 (ko) * 2006-09-11 2007-03-14 주식회사 아나패스 수동 공통 모드 피드백 회로를 가지는 차동 신호 회로
WO2008100494A2 (en) * 2007-02-12 2008-08-21 Rambus Inc. Differential receiver with common-gate input stage
US7659753B2 (en) * 2007-03-30 2010-02-09 Intel Corporation Analog comparator with precise threshold control
JP5133589B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US7589591B2 (en) * 2007-08-20 2009-09-15 Semiconductor Components Industries, Llc Differential sensing with high common mode rejection
JP5021501B2 (ja) * 2008-01-10 2012-09-12 川崎マイクロエレクトロニクス株式会社 出力ドライバ回路
WO2010035239A1 (en) * 2008-09-26 2010-04-01 Nxp B.V. System and method of detecting movement of an object
JP2010278332A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体集積回路およびその動作方法
JP2011146904A (ja) 2010-01-14 2011-07-28 Renesas Electronics Corp 受信回路
JP5861363B2 (ja) * 2011-09-30 2016-02-16 住友電気工業株式会社 増幅装置
CN102411389A (zh) * 2011-10-14 2012-04-11 北京集创北方科技有限公司 一种电压转换电路
US8558581B2 (en) * 2011-11-11 2013-10-15 Atmel Corporation Analog rail-to-rail comparator with hysteresis
KR101895469B1 (ko) * 2012-05-18 2018-09-05 삼성전자주식회사 입력 버퍼
JPWO2018083797A1 (ja) * 2016-11-07 2018-11-01 三菱電機株式会社 差動増幅回路及び電圧バッファ回路
KR102449194B1 (ko) 2017-11-17 2022-09-29 삼성전자주식회사 공통 모드 추출기를 포함하는 메모리 장치
JP2019149762A (ja) * 2018-02-28 2019-09-05 株式会社日立製作所 逐次比較型ａｄ変換器およびセンサ装置
JP7200850B2 (ja) * 2019-06-27 2023-01-10 株式会社デンソー 回路装置
JP2021121062A (ja) 2020-01-30 2021-08-19 旭化成エレクトロニクス株式会社 差動増幅器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960042750A (ko) * 1995-05-11 1996-12-21 기따오까 다까시 직류증폭이득의 설계 자유도가 높은 상보차동증폭기 및 그것을 사용한 반도체메모리장치
KR100194741B1 (ko) * 1989-01-20 1999-06-15 가나이 쓰도무 반도체집적회로

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3108718B2 (ja) * 1990-10-29 2000-11-13 沖電気工業株式会社 演算増幅器
JP2745807B2 (ja) * 1990-11-20 1998-04-28 日本電気株式会社 論理集積回路
JPH0677786A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体集積回路装置
US5334948A (en) 1993-02-17 1994-08-02 National Semiconductor Corporation CMOS operational amplifier with improved rail-to-rail performance
JP3146829B2 (ja) * 1994-02-28 2001-03-19 富士通株式会社 半導体集積回路
JPH1013361A (ja) * 1996-06-27 1998-01-16 Matsushita Electric Ind Co Ltd 光受信器
DE19706985B4 (de) * 1997-02-21 2004-03-18 Telefonaktiebolaget L M Ericsson (Publ) Eingangspufferschaltkreis
JPH1141081A (ja) 1997-07-15 1999-02-12 Oki Electric Ind Co Ltd 半導体集積回路の入力回路
JP3628189B2 (ja) * 1998-10-29 2005-03-09 富士通株式会社 差動増幅回路
JP3557110B2 (ja) * 1998-11-12 2004-08-25 株式会社東芝 電圧電流変換装置
CN1159847C (zh) * 1998-12-16 2004-07-28 松下电器产业株式会社 带偏置的比较装置及比较电路
JP3948864B2 (ja) * 1999-09-28 2007-07-25 富士通株式会社 レシーバ、トランシーバ回路および信号伝送システム
FR2805682B1 (fr) * 2000-02-28 2002-05-31 St Microelectronics Sa Dispositif de comparaison a tres base consommation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100194741B1 (ko) * 1989-01-20 1999-06-15 가나이 쓰도무 반도체집적회로
KR960042750A (ko) * 1995-05-11 1996-12-21 기따오까 다까시 직류증폭이득의 설계 자유도가 높은 상보차동증폭기 및 그것을 사용한 반도체메모리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10284183B2 (en) 2017-05-18 2019-05-07 Aconic Inc. Slew rate enhancement circuit and buffer using the same

Also Published As

Publication number Publication date
KR20020081054A (ko) 2002-10-26
JP4766769B2 (ja) 2011-09-07
DE10210621A1 (de) 2002-10-31
CN1187891C (zh) 2005-02-02
JP2002314398A (ja) 2002-10-25
US20020153943A1 (en) 2002-10-24
CN1381948A (zh) 2002-11-27
US6504404B2 (en) 2003-01-07
TW530461B (en) 2003-05-01

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