KR100695064B1 - 수동 공통 모드 피드백 회로를 가지는 차동 신호 회로 - Google Patents

수동 공통 모드 피드백 회로를 가지는 차동 신호 회로 Download PDF

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Abstract

본 발명은 차동 신호 회로(differential signalling circuit)에 관한 발명으로서, 특히, 공통 모드 전압(common mode voltage)의 변동(fluctuation)을 감소시키는 수동 공통 모드 피드백 회로를 가지는 차동 신호 회로에 관한 발명이다.
본 발명은 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선 및 상기 제2 배선 사이에 연결된 수신 저항; 및 제1 저항, 제2 저항 및 캐패시터를 구비하는 수동 공통 모드 피드백 회로를 포함하며, 상기 제1 저항은 상기 제1 배선 및 제1 노드 사이에 연결되며, 상기 제2 저항은 상기 제2 배선 및 상기 제1 노드 사이에 연결되며, 상기 캐패시터의 일단에는 DC 전압이 인가되고, 타단은 상기 제1 노드에 연결된 차동 신호 회로를 제공한다.

Description

수동 공통 모드 피드백 회로를 가지는 차동 신호 회로{DIFFERENTIAL SIGNALLING CIRCUIT WITH PASSIVE COMMON MODE FEEDBACK CIRCUIT}
도 1은 본 발명의 제1 실시예에 의한 차동 신호 회로를 나타내는 도면이다.
도 2는 도 1에 채용될 수 있는 구동부(10)의 일례를 나타내는 도면으로서, 특히 멀티레벨의 차동 신호를 구동할 수 있으며, 능동 공통 모드 피드백 회로를 구비한 구동부의 예를 나타내는 도면이다.
도 3은 도 1 및 2에 의하여 설명된 차동 신호 회로에 있어서, 수동 공통 모드 피드백 회로(40)의 효과를 나타내는 도면이다.
도 4은 본 발명의 제2 실시예에 의한 차동 신호 회로를 나타내는 도면이다.
도 5은 본 발명의 제3 실시예에 의한 차동 신호 회로를 나타내는 도면이다.
도 6은 본 발명의 제4 실시예에 의한 차동 신호 회로를 나타내는 도면이다.
*도면의 주요 부분에 부호의 설명*
10: 구동부 20: 수신 저항
31, 32: 배선 40, 41, 42, 43: 수동 공통 모드 피드백 회로
50: 타이밍 제어부 IC 칩 60: 데이터 구동부 IC 칩
본 발명은 차동 신호 회로(differential signalling circuit)에 관한 발명으로서, 특히, 공통 모드 전압(common mode voltage)의 변동(fluctuation)을 감소시키는 수동 공통 모드 피드백 회로를 가지는 차동 신호 회로에 관한 발명이다.
데이터를 전송하는 방식들 중 하나로 차동 신호(differential signalling) 방식이 있다. 차동 신호 방식에서 2개의 배선들(차동 신호선)의 전압 레벨들의 차가 전송된 신호에 해당한다. 차동 신호 방식에 관련된 표준으로 대표적으로 EIA(Electronics Industry of America)에 의하여 정해진 RS-644 표준인 저전압 차동 신호 방식(low voltage differential signalling)이 있다. 차동 신호 방식은 전압 레벨들의 차를 이용하므로, 잡음에 의한 공통 모드(common mode) 전압의 변경에 의한 성능 열화가 적다는 장점이 있다.
그럼에도 불구하고, 공통 모드 전압의 변동은 차동 신호 방식의 성능 열화를 가져올 수 있다. 그 대표적인 예가 차동 신호 방식으로 멀티레벨의 신호를 전송하는 경우이다. 멀티 레벨의 신호를 전송한다는 것은, 공통 모드 전압이 Vcom이라 할 때, 일례로, 송신부의 연결된 차동 신호선을 통하여 (Vcom+V1, Vcom-V1), (Vcom-V1, Vcom+V1), (Vcom+V2, Vcom-V2) 또는 (Vcom-V2, Vcom+V2)를 전송하는 것을 의미한다. 여기에서 제2 전압(V2)이 제1 전압(V1)보다 높은 전압 레벨을 가진다. 이 경 우, 수신부는 차동 신호선으로 입력되는 차동 신호를 서로 비교하여 차동 신호의 극성을 판단할 수 있다. 또한, 수신부는 2개의 배선으로 입력되는 신호들 각각을 기준 전압(Vref1, Vref2)과 비교하여, 그 결과에 따라 차동 신호의 레벨을 판단할 수 있다. 여기에서 Vref1은 Vcom+V1보다는 높고, Vcom+V2보다는 낮은 전압이고, Vref2는 Vcom-V1보다는 낮고, Vcom-V2보다는 높은 전압이다. 만일 공통 모드 전압(Vcom)이 변경되어 원래의 의도된 값을 가지지 아니하는 경우에는, Vref1은 Vcom+V1과 Vcom+V2 사이에 위치하지 아니하고, Vref2는 Vcom-V1과 Vcom-V2 사이에 위치하지 아니할 수 있다. 이 경우, 수신부는 차동 신호의 레벨을 판단할 수 없으므로, 전송 성능의 열화가 발생하게 된다. 따라서, 공통 모드 전압의 변동은 방지될 필요가 있으며, 특히 차동 신호 방식으로 멀티레벨의 신호를 전송하는 경우 더욱 그러하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 공통 모드 전압의 변동을 방지할 수 있는 차동 신호 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 특히 차동 신호 방식으로 멀티레벨의 신호를 전송함에 있어서, 공통 모드 전압의 변동을 방지함으로써 전송 성능의 열화를 방지할 수 있는 차동 신호 회로를 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선 및 상기 제2 배선 사이에 연결된 수신 저항; 및 제1 저항, 제2 저항 및 캐패시터를 구비하는 수동 공통 모드 피드백 회로를 포함하며, 상기 제1 저항은 상기 제1 배선 및 제1 노드 사이에 연결되며, 상기 제2 저항은 상기 제2 배선 및 상기 제1 노드 사이에 연결되며, 상기 캐패시터의 일단에는 DC 전압이 인가되고, 타단은 상기 제1 노드에 연결된 차동 신호 회로를 제공한다.
본 발명의 제2 측면은 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선과 제1 노드 사이에 연결된 제1 저항 및 상기 제2 배선과 상기 제1 노드 사이에 연결된 제2 저항을 구비한 수신 저항; 및 일단에는 DC 전압이 인가되고, 타단은 상기 제1 노드에 연결된 캐패시터를 포함하는 차동 신호 회로를 제공한다.
본 발명의 제 3 측면은 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선 및 상기 제2 배선 사이에 연결된 수신 저항; 상기 차동 신호의 공통 모드 전압을 구하는 제1 수단; 및 상기 공통 모드 전압이 형성된 노드에 AC 접지를 형성하는 제2 수단을 포함하는 차동 신호 회로를 제공한다.
본 발명의 제 4 측면은 복수의 제1 배선과 복수의 제2 배선을 구비한 복수의 차동 신호선; 상기 복수의 차동 신호선에 복수의 차동 신호를 인가하는 복수의 구 동부를 구비하는 타이밍 제어부 IC 칩; 상기 복수의 차동 신호선에 연결된 복수의 데이터 구동부 IC 칩; 및 상기 복수의 제1 배선과 제1 노드 사이에 연결된 복수의 제1 저항, 상기 복수의 제2 배선과 상기 제1 노드 사이에 연결된 복수의 제2 저항 및 일단에는 DC 전압이 인가되고 타단은 상기 제1 노드에 연결된 캐패시터를 구비한 수동 공통 모드 피드백 회로를 포함하는 차동 신호 회로를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제1 실시예에 의한 차동 신호 회로를 나타내는 도면으로서, 특히 차동 신호 회로가 디스플레이의 타이밍 제어부(timing controller) 및 데이터 구동부(data driver)에 적용된 예를 나타내는 도면이다.
도 1을 참조하면 차동 신호 회로는 구동부(10), 수신 저항(20), 차동 신호선(31, 32) 및 수동 공통 모드 피드백 회로(40)를 포함한다.
구동부(10)는 차동 신호선(31, 32)으로 차동 신호를 출력한다. 구동부(10)로부터 출력되는 차동 신호는 단일 레벨의 차동 신호일 수도 있으며, 멀티레벨의 차동 신호일 수도 있다. 구동부(10)로부터 출력되는 차동 신호가 단일 레벨의 차동 신호인 경우, 구동부(10)는 일반적으로 차동 신호선(31, 32)을 통하여 (Vcom+V1, Vcom-V1) 또는 (Vcom-V1, Vcom+V1)을 출력한다. 여기에서 Vcom은 공통 모드 전압이고, V1은 소정의 전압이다. 구동부(10)로부터 출력되는 차동 신호가 멀티레벨의 차동 신호인 경우, 구동부(10)는 일례로 차동 신호선(31, 32)을 통하여 (Vcom+V1, Vcom-V1), (Vcom-V1, Vcom+V1) 및 (Vcom, Vcom)의 3종류의 차동 전압을 출력할 수 있다. 또한, 다른 예로, 구동부(10)는 차동 신호선(31, 32)을 통하여 (Vcom+V1, Vcom-V1), (Vcom-V1, Vcom+V1), (Vcom+V2, Vcom-V2) 및 (Vcom-V2, Vcom+V2)의 4종류의 차동 전압을 출력할 수도 있다. 여기에서 V2는 V1보다 높은 전압 레벨을 가지는 전압이다. 또한, 구동부(10)는 필요한 경우, 4개를 초과하는 다양한 종류의 차동 전압을 출력할 수 있도록 설계될 수 있다.
구동부(10)는 도면에 표현된 바와 같이 타이밍 제어부 IC(integrated circuit) 칩(50)에 포함될 수 있다. 이 경우, 구동부(10)는 데이터 신호 사이에 클록 신호를 데이터 신호와 다른 신호 크기로 임베딩(embedding)하여 이를 1개의 차동 신호선(31, 32)을 통하여 데이터 구동부 IC 칩(60)으로 송신할 수 있다. 이와 같이, 클록 신호를 데이터 신호 사이에 다른 신호 크기로 임베딩하는 기술은 본 특허출원인이 출원한 한국 특허 출원 제10-2005-0088619호(발명의 명칭: 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로) 및 제10-2005-0088611호(발명의 명칭: 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및 멀티레벨 검출 방법)에 잘 표현되어 있다. 도면과 같이 타이밍 제어부 IC 칩(50)에는 복수의 구동부들(10)이 포함될 수도 있으며, 도면과 달리, 타이밍 제어부 IC 칩(50)에는 1개의 구동부(10)만이 포함될 수도 있다.
수신 저항(20)의 양단은 차동 신호선(31, 32)에 연결되어 있으며, 임피던스 매칭 등의 이유로 인하여 그 저항 값은 100Ω인 것이 바람직하다.
수신 저항(20)은 도면에 표현된 바와 같이 데이터 구동부 IC 칩(60)에 포함될 수 있다. 일반적으로 수신 저항(20)은 데이터 구동부 IC 칩(60)마다 하나씩 구현된다. 데이터 구동부 IC 칩(60)은 구동부(10)로부터 전달되는 차동 신호로부터 원래의 신호를 복원하는 수신부(미도시)를 포함한다. 수신부의 구조의 일례는 한국 특허 출원 제10-2005-0088611호에 표현되어 있다.
수동 공통 모드 피드백 회로(40)는 차동 신호선(31, 32)에 연결되어, 차동 신호선(31, 32)의 공통 모드 전압의 변동을 줄이는 기능을 수행한다. 수동 공통 모드 피드백 회로(40)는 저항(R1, R2)과 캐패시터(C)의 수동 네트워크로 구성된다. 동일한 저항값을 가지는 제1 및 제2 저항(R1, R2)에 의하여, 이들에 연결된 제1 노드(N1)의 전압은 차동 신호선(31, 32)의 두 전압들의 평균 즉 공통 모드 전압(Vcom)에 해당한다. 일단으로 DC 전압이 인가되고 타단은 제1 노드(N1)에 연결된 캐패시터(C)에 의하여, 제1 노드(N1)가 AC 접지(AC ground)로서 동작한다. 즉, 캐패시터(C)에 의하여 제1 노드의 전압 즉 공통 모드 전압(Vcom)의 AC 성분이 제거된다. 이와 같은 방식으로 동작하므로, 수동 공통 모드 피드백 회로(40)는 차동 신호의 공통 모드 전압의 변동을 줄인다.
구동부(10)의 출력 저항은 직렬 연결된 제1 및 제2 저항(R1, R2)과 수신 저항(20)의 병렬 결합에 의한 저항값을 가진다. 만일 수신 저항(20)의 저항값이 100 Ω이면, 제1 및 제2 저항(R1, R2)이 각각 200Ω 이상의 저항값을 가지는 것이 바람직하다. 제1 및 제2 저항(R1, R2)이 각각 200Ω의 저항값을 가지면, 구동부의 출력 저항은 80Ω의 저항값을 가질 것이다. 따라서, 제1 및 제2 저항(R1, R2)이 각각 200Ω 이상이면, 구동부(10)의 출력 저항은 80Ω 이상 100Ω 미만이 될 것이며, 이러한 구동부 출력 저항은 임피던스 매칭 및 차동 신호의 전압 등을 고려하면 받아들여질 수 있다. 만일 수신 저항(20)의 저항값이 반드시 100Ω일 필요가 없는 경우에는 직렬 연결된 제1 및 제2 저항(R1, R2)과 수신 저항(20)의 병렬 결합에 의한 저항값이 100Ω이 되게끔 수신 저항(20)과 제1 및 제2 저항(R1, R2)의 저항값을 설정할 수도 있다. 일례로, 제1 및 제2 저항(R1, R2)이 각각 100Ω이고, 수신 저항(20)이 200Ω인 경우에 구동부(10)의 출력 저항은 100Ω이 된다. 또한, 제1 및 제2 저항(R1, R2)이 지나치게 크면, 공통 모드 전압의 변동을 빨리 줄일 수 없으므로, 제1 및 제2 저항(R1, R2)이 각각 1kΩ 이하인 것이 바람직하다.
캐패시터(C)의 캐패시턴스는 제1 노드(N1)가 AC 접지를 형성할 수 있을 정도로 충분히 큰 것이 바람직하며, 따라서, 캐패시터(C)의 캐패시턴스는 1nF 이상인 것이 바람직하다.
도 2는 도 1에 채용될 수 있는 구동부(10)의 일례를 나타내는 도면으로서, 특히 멀티레벨의 차동 신호를 구동할 수 있으며, 능동 공통 모드 피드백 회로를 구비한 구동부의 예를 나타내는 도면이다.
도 2를 참조하면, 구동부(10)는 극성 조정 회로(polarity steering circuit, MP1, MP2, MN1, MN2), 전류원(current source, CS1, CS2), 멀티레벨 스위치(SWN, SWP), 능동 공통 모드 피드백 회로(R3, R4, AMP, M1, M2)를 구비한다.
극성 조정 회로(MP1, MP2, MN1, MN2)는 극성 제어 신호(PL, PLB)에 따라 출력 단자(OUT, OUTB)로 출력되는 차동 신호의 극성을 결정하는 기능을 수행한다. 극성 조정 회로는 제1 및 제2 P-채널 금속 산화막 반도체(P-channel metal oxide semiconductor, 이하 간략히 PMOS라 함) 트랜지스터(MP1, MP2) 및 제1 및 제2 N-채널 금속 산화막 반도체(N-channel metal oxide semiconductor, 이하 간략히 NMOS라 함) 트랜지스터(MN1, MN2)를 구비한다. 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 제1 단자(소스)들은 서로 접속되어 있으며, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)의 제1 단자(소스)들은 서로 접속되어 있다. 제1 PMOS 트랜지스터(MP1)의 제2 단자(드레인)는 제1 NMOS 트랜지스터(MN1)의 제2 단자(드레인)에 접속되어 있으며, 제2 PMOS 트랜지스터(MP2)의 제2 단자(드레인)는 제2 NMOS 트랜지스터(MN2)의 제2 단자(드레인)에 접속되어 있다.
전류원(CS1, CS2)은 극성 조정 회로에 정전류를 인가하는 기능을 수행한다. 본 실시예에서, 제1 전류원(CS1)은 I에 해당하는 전류를 극성 조정 회로에 공급하며, 제2 전류원(CS2)는 제1 전류원이 공급하는 전류의 2배 즉 2I에 해당하는 전류를 극성 조정 회로에 공급한다. 제1 전류원(CS1)은 극성 조정 회로에 직접 접속되어 극성 조정 회로에 항상 전류를 공급하며, 제2 전류원(CS2)은 멀티레벨 스위치(ML)를 통하여 극성 조정 회로에 접속되어, 레벨 제어 신호(LV)에 따라 극성 조정 회로에 전류를 공급한다.
멀티레벨 스위치(SWP, SWN)는 극성 조정 회로에 인가되는 전류의 양을 조절하여, 차동 신호의 전압 레벨을 조절하는 기능을 수행한다. 보다 구체적으로, 멀티레벨 스위치(SWP, SWN)가 오프 상태인 경우에는 극성 조정 회로에는 제1 전류원(CS1)에서 공급되는 I에 해당하는 전류만이 흐르므로, 출력 단자(OUT, OUTB)로 인가되는 차동 신호의 두 전압들의 차는 I*Rout에 해당한다. 여기에서 Rout은 구동부(10)의 출력 저항을 의미한다. 멀티레벨 스위치(SWP, SWN)가 온 상태인 경우에는 극성 조정 회로에는 제1 및 제2 전류원(CS1, CS2)에서 공급되는 3I에 해당하는 전류가 흐르므로, 출력 단자(OUT, OUTB)로 인가되는 차동 신호의 두 전압들의 차는 3I*Rout에 해당한다. 이와 같이, 멀티레벨 스위치(SWP, SWN)에 의하여 차동 전압의 레벨이 조절될 수 있다. 바람직하게 제1 스위치(SWP)는 PMOS 트랜지스터이며, 제2 트랜지스터(SWN)은 NMOS 트랜지스터이다. 멀티레벨 스위치(SWP, SWN)를 도면과 같이 구성하면, 불필요한 전력 소모를 방지할 수 있다는 장점이 있다. 즉, 낮은 레벨의 전압을 출력단(OUT, OUTB)으로 출력하는 경우에는 제1 전류원(CS1)에만 전류가 흐르므로, I에 해당하는 전류만이 흐르고, 높은 레벨의 전압을 출력단(OUT, OUTB)으로 출력하는 경우에는 제1 및 제2 전류원(CS1, CS2)에 전류가 흐르므로, 3I에 해당하는 전류가 흐른다. 다만, 전류를 I에서 3I로 또는 3I에서 I로 변경할 때, 공통 모드 전압(Vcom)이 변동된다는 문제점이 있으나, 이는 도 1에서 설명된 수동 공통 모드 피드백 회로(40)에 의하여 극복될 수 있다. 도면과 달리 항상 제1 및 제2 전류원(CS1, CS2)에 전류가 흐르는 대신에 스위칭으로 인한 공통 모드 전압(Vcom)의 변동을 줄일 수 있는 회로도 생각될 수 있으나, 전력 소모가 많이 증가한다는 단점 이 있다.
능동 공통 모드 피드백 회로(R3, R4, AMP, M1, M2)는 증폭기(AMP), 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 등의 능동 소자를 이용하여 공통 모드 전압(Vcom)을 조절하는 기능을 수행한다. 능동 공통 모드 피드백 회로는 제3 및 제4 저항(R3, R4), 증폭기(AMP) 및 제1 및 제2 트랜지스터(M1, M2)를 구비한다. 제3 및 제4 저항은 출력 단자(OUT, OUTB)에 접속되어, 차동 신호로부터 공통 모드 전압(Vcom)을 구하는 기능을 수행한다. 제3 및 제4 저항(R3, R4)은 수KΩ인 것이 바람직하다. 증폭기(AMP)는 공통 모드 전압(Vcom)과 기준 공통 모드 전압(Vcom_ref)의 차에 대응하는 전압을 출력하는 기능을 수행한다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 증폭기(AMP)의 출력에 따라 그 저항이 바뀜으로써, 극성 조정 회로에 인가되는 전압의 레벨을 변경하여, 결과적으로 공통 모드 전압(Vcom)을 변경한다. 능동 공통 모드 피드백 회로는 이와 같이 구성됨으로써, 공통 모드 전압(Vcom)을 기준 공통 모드 전압(Vcom_ref)으로 유지할 수 있도록 음의 피드백을 구성한다. 도면에는 제1 및 제2 트랜지스터(M1, M2)가 PMOS 트랜지스터로 구현된 예가 표현되어 있으나, 제1 및 제2 트랜지스터(M1, M2)는 NMOS 트랜지스터로 구현될 수도 있다(이와 같은 이유로 인하여 제1 및 제2 트랜지스터를 PMOS 또는 NMOS로 한정하는 호칭을 사용하지 않았다.). 이 경우, 제1 및 제2 트랜지스터(M1, M2)와 제1 및 제2 전류원(CS1, CS2)는 서로 그 위치가 바뀌어야 한다.
구동부(10)에서 출력되는 차동 신호의 공통 모드 전압은 능동 공통 모드 피드백 회로에도 불구하고 변동될 수 있다. 그 대표적인 이유는 제1 스위치(SWP)로 사용된 PMOS 트랜지스터와 제2 스위치(SWN)로 사용된 NMOS 트랜지스터의 스위칭 시간의 차이 때문이다. 즉, 일반적으로 NMOS 트랜지스터의 스위칭 시간이 PMOS 트랜지스터의 스위칭 시간보다 짧으므로, 제1 및 제2 스위치(SWP, SWN)를 동시에 온 상태로 변화시켜도 제2 스위치가 먼저 온 상태에 다다르게 된다. 이는 공통 모드 전압(Vcom)을 순간적으로 낮게 만들고, 결과적으로, 공통 모드 전압(Vcom)을 변경시킨다.
구동부(10)는 단일 레벨만을 출력할 수도 있다. 이 경우, 구동부(10)는 멀티레벨 스위치(SWP, SWN), 제2 전류원(CS2) 및 제2 트랜지스터(M2)를 포함하지 아니한다. 이 경우, 스위칭이 발생하지 아니하므로, 공통 모드 전압의 변동이 멀티 레벨을 출력하는 경우에 비하여 심각하지 아니할 수 있다.
구동부(10)가 출력단(OUT, OUTB)과 연결된 1개의 차동 신호선을 통하여 데이터 신호 사이에 클록 신호를 데이터 신호와 다른 신호 크기로 임베딩하여 송신하는 경우에, 극성 제어 신호(PL, PLB)가 데이터 신호에 해당하며, 레벨 제어 신호(LV, LVB)가 클록 신호에 해당한다.
도 3은 도 1 및 2에 의하여 설명된 차동 신호 회로에 있어서, 수동 공통 모드 피드백 회로(40)의 효과를 나타내는 도면이다. 도 3의 (a)는 수동 공통 모드 피드백 회로(40)는 사용하지 아니하고, 능동 공통 모드 피드백 회로(R3, R4, AMP, M1, M2)만을 사용한 경우의 차동 신호를 나타내는 도면이고, (b)는 수동 공통 모드 피드백 회로(40) 및 능동 공통 모드 피드백 회로(R3, R4, AMP, M1, M2)를 사용한 경우의 차동 신호를 나타내는 도면이다.
도 3의 (a)와 (b)를 비교하면, 수동 공통 모드 피드백 회로(40)를 추가함으로써, 차동 신호의 변동이 1/4 정도로 줄어듦을 알 수 있다.
도 4는 본 발명의 제2 실시예에 의한 차동 신호 회로를 나타내는 도면이다. 도 4에 표현된 차동 신호 회로는 도 1에 표현된 차동 신호 회로와 비교하여, 수동 공통 모드 피드백 회로(41)에 있어서 캐패시터(C)를 공통으로 사용한다는 차이점에 제외하고 그 구성이 도 1에 표현된 차동 신호 회로와 완전히 동일하다. 따라서, 도 4에 대한 상세한 설명은 설명의 편의상 생략한다. 도 4에 표현된 차동 신호 회로는 도 1에 표현된 차동 신호 회로와 비교하여, 1개의 캐패시터(C)만을 사용한다는 장점이 있다.
도 5는 본 발명의 제3 실시예에 의한 차동 신호 회로를 나타내는 도면이다. 도 5에 표현된 차동 신호 회로는 도 4에 표현된 차동 신호 회로와 비교하여, 수동 공통 모드 피드백 회로(42) 중 저항들(R1, R2)은 모두 타이밍 제어부 IC 칩(50) 내부에 구현되고, 캐패시터(C)는 타이밍 제어부 IC 칩(50)의 외부에 구현된다는 차이점을 제외하고는 그 구성이 도 4에 표현된 차동 신호 회로와 완전히 동일하다. 따라서, 도 5에 대한 상세한 설명은 설명의 편의상 생략한다. 도 5에 표현된 차동 신호 회로는 도 4에 표현된 차동 신호 회로와 비교하여, 저항들(R1, R2)이 모두 타이밍 제어부 IC 칩(50)의 내부에 구현됨으로써, 타이밍 제어부 IC 칩(50)과 데이터 구동부 IC 칩(60)을 포함하는 보드(board)의 설계가 쉬워지고, 그 비용도 절감된다는 장점이 있다.
도 6은 본 발명의 제4 실시예에 의한 차동 신호 회로를 나타내는 도면이다. 도 6에 표현된 차동 신호 회로는 도 1에 표현된 차동 신호 회로와 비교하여, 수신 저항(20)을 이용하여 수동 공통 모드 피드백 회로(43)를 구현한다는 차이점을 제외하고는 그 구성이 도 1에 표현된 차동 신호 회로와 완전히 동일하다. 따라서, 도 6에 대한 상세한 설명은 설명의 편의상 생략한다. 도 6에 표현된 차동 신호 회로는 도 1에 표현된 차동 신호 회로와 비교하여, 구동부(10)의 출력 저항값이 수신 저항값과 동일하며, 공통 모드 피드백 회로(43)를 구현하기 위한 별도의 저항이 필요하지 아니하다는 장점이 있다.
본 발명에 의한 차동 신호 회로는 공통 모드 전압의 변동을 방지할 수 있다는 장점이 있다.
특히 차동 신호 방식으로 멀티레벨의 신호를 전송하는 경우 공통 모드 전압의 변동이 심하게 발생하는데, 본 발명에 의한 차동 신호 회로는 이러한 경우에도 공통 모드 전압의 변동을 방지함으로써 전송 성능의 열화를 방지할 수 있다는 장점이 있다.

Claims (20)

  1. 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선 및 상기 제2 배선 사이에 연결된 수신 저항; 및 제1 저항, 제2 저항 및 캐패시터를 구비하는 수동 공통 모드 피드백 회로를 포함하는 차동 신호 회로에 있어서,
    상기 제1 저항은 상기 제1 배선 및 제1 노드 사이에 연결되며,
    상기 제2 저항은 상기 제2 배선 및 상기 제1 노드 사이에 연결되며,
    상기 캐패시터의 일단에는 DC 전압이 인가되고, 타단은 상기 제1 노드에 연결되며,
    상기 제1 저항 및 상기 제2 저항은 동일한 저항값을 가지며,
    상기 구동부는 극성 제어 신호에 따라 상기 차동 신호선으로 출력되는 상기 차동 신호의 극성을 조정하는 극성 조정 회로; 상기 극성 조정 회로에 정전류를 인가하는 전류원; 레벨 제어 신호에 따라 상기 극성 조정 회로에 인가되는 상기 정전류의 양을 조절하는 멀티레벨 스위치; 및 상기 차동 신호의 공통 모드 전압과 소정의 기준 전압의 차에 따라 상기 극성 조정 회로에 인가되는 전압의 레벨을 변경함으로써, 음의 피드백을 형성하는 능동 공통 모드 피드백 회로를 구비하는 것인 차동 신호 회로.
  2. 제1 배선 및 제2 배선을 구비하는 차동 신호선; 상기 차동 신호선에 차동 신호를 인가하는 구동부; 상기 제1 배선과 제1 노드 사이에 연결된 제1 저항 및 상기 제2 배선과 상기 제1 노드 사이에 연결된 제2 저항을 구비한 수신 저항; 및 일단에는 DC 전압이 인가되고, 타단은 상기 제1 노드에 연결된 캐패시터를 포함하는 차동 신호 회로에 있어서,
    상기 제1 저항 및 상기 제2 저항은 동일한 저항값을 가지며,
    상기 구동부는 극성 제어 신호에 따라 상기 차동 신호선으로 출력되는 상기 차동 신호의 극성을 조정하는 극성 조정 회로; 상기 극성 조정 회로에 정전류를 인가하는 전류원; 레벨 제어 신호에 따라 상기 극성 조정 회로에 인가되는 상기 정전류의 양을 조절하는 멀티레벨 스위치; 및 상기 차동 신호의 공통 모드 전압과 소정의 기준 전압의 차에 따라 상기 극성 조정 회로에 인가되는 전압의 레벨을 변경함으로써, 음의 피드백을 형성하는 능동 공통 모드 피드백 회로를 구비하는 것인 차동 신호 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 또는 제2 항에 있어서,
    상기 극성 조정 회로는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 구비하며,
    상기 제1 PMOS 트랜지스터의 제1 단자는 상기 제2 PMOS 트랜지스터의 제1 단자에 접속되며,
    상기 제1 PMOS 트랜지스터의 제2 단자는 상기 제1 배선에 접속되며,
    상기 제2 PMOS 트랜지스터의 제2 단자는 상기 제2 배선에 접속되며,
    상기 제1 NMOS 트랜지스터의 제1 단자는 상기 제2 NMOS 트랜지스터의 제1 단자에 접속되며,
    상기 제1 NMOS 트랜지스터의 제2 단자는 상기 제1 배선에 접속되며,
    상기 제2 NMOS 트랜지스터의 제2 단자는 상기 제2 배선에 접속되는 차동 신호 회로.
  7. 제1 또는 제2 항에 있어서,
    상기 전류원은 제1 전류원 및 제2 전류원을 구비하며,
    상기 제1 전류원은 소정의 제1 전류를 상기 극성 조정 회로에 인가하며,
    상기 제2 전류원은 소정의 제2 전류를 상기 레벨 제어 신호에 따라 선택적으로 상기 극성 조정 회로에 인가하는 차동 신호 회로.
  8. 제7 항에 있어서,
    상기 능동 공통 모드 피드백 회로는
    상기 제1 배선과 제2 노드 사이에 연결된 제3 저항;
    상기 제2 배선과 상기 제2 노드 사이에 연결된 제4 저항;
    상기 공통 모드 전압인 상기 제2 노드의 전압과 상기 기준 전압의 차에 대응 하는 전압을 출력하는 증폭기;
    상기 극성 조정 회로에 상기 제1 전류에 대응하는 전류를 인가하며, 상기 증폭기의 출력에 따라 상기 극성 조정 회로에 인가되는 전압의 레벨을 변경하는 제1 트랜지스터; 및
    상기 극성 조정 회로에 상기 제2 전류에 대응하는 전류를 인가하며, 상기 증폭기의 출력에 따라 상기 극성 조정 회로에 인가되는 전압의 레벨을 변경하는 제2 트랜지스터를 구비하는 차동 신호 회로.
  9. 제8 항에 있어서,
    상기 멀티레벨 스위치는 제1 스위치 및 제2 스위치를 구비하며,
    상기 제1 스위치는 상기 제2 전류원과 상기 극성 조정 회로 사이에 연결되며,
    상기 제2 스위치는 상기 제2 트랜지스터와 상기 극성 조정 회로 사이에 연결된 차동 신호 회로.
  10. 제1 또는 제2 항에 있어서,
    상기 수신 저항은 100Ω이며,
    상기 제1 및 제2 저항 각각은 200Ω 이상이고 1kΩ 이하인 차동 신호 회로.
  11. 제1 또는 제2 항에 있어서,
    상기 제1 및 제2 저항과 상기 수신 저항의 병렬 결합에 의한 저항값이 100Ω인 차동 신호 회로.
  12. 제1 또는 제2 항에 있어서,
    상기 캐패시터는 1nF 이상인 차동 신호 회로.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 복수의 제1 배선과 복수의 제2 배선을 구비한 복수의 차동 신호선; 상기 복수의 차동 신호선에 복수의 차동 신호를 인가하는 복수의 구동부를 구비하는 타이밍 제어부 IC 칩; 상기 복수의 차동 신호선에 연결된 복수의 데이터 구동부 IC 칩; 및 상기 복수의 제1 배선과 제1 노드 사이에 연결된 복수의 제1 저항, 상기 복수의 제2 배선과 상기 제1 노드 사이에 연결된 복수의 제2 저항 및 일단에는 DC 전압이 인가되고 타단은 상기 제1 노드에 연결된 캐패시터를 구비한 수동 공통 모드 피드백 회로를 포함하는 차동 신호 회로에 있어서,
    상기 복수의 구동부 각각은 극성 제어 신호에 따라 상기 복수의 차동 신호선 중 해당 차동 신호선으로 출력되는 상기 복수의 차동 신호 중 해당 차동 신호의 극성을 조정하는 극성 조정 회로; 상기 극성 조정 회로에 정전류를 인가하는 전류원; 레벨 제어 신호에 따라 상기 극성 조정 회로에 인가되는 상기 정전류의 양을 조절하는 멀티레벨 스위치; 및 상기 해당 차동 신호의 공통 모드 전압과 소정의 기준 전압의 차에 따라 상기 극성 조정 회로에 인가되는 전압의 레벨을 변경함으로써, 음의 피드백을 형성하는 능동 공통 모드 피드백 회로를 구비하는 것인 차동 신호 회로.
  17. 제16 항에 있어서,
    상기 복수의 제1 저항 및 상기 복수의 제2 저항은 상기 타이밍 제어부 IC 칩 내부에 구현된 차동 신호 회로.
  18. 제16 항에 있어서,
    상기 수동 공통 모드 피드백 회로는 상기 차동 신호선, 상기 타이밍 제어부 IC 칩 및 상기 데이터 구동부 IC 칩을 포함하는 보드 상에 구현된 차동 신호 회로.
  19. 삭제
  20. 삭제
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