JPH1051247A - 全差動型アナログ回路 - Google Patents

Abstract

(57)【要約】 【課題】高周波数域においても確実な動作を保証できる
全差動型アナログ回路を提供することを目的としてい
る。 【解決手段】正と負の入力端子間に仮想接地が成り立
ち、特性が等しい第１，第２の回路ＣＫ1 ，ＣＫ2 の正
の入力端子を共通接続し、これらの回路の負の入力端子
にそれぞれ第１，第２の入力信号を与える。そして、こ
れら第１，第２の回路の正の入力端子と基準電位供給源
ＶＲ間に第３の回路ＣＫ3 を設けたことを特徴としてい
る。第３の回路は、第１，第２の回路の正の入力端子の
電位を、第１，第２の回路の出力端子と負の入力端子と
の電位差の平均値に基準電位Ｖ_REF を加えた電位とする
ことにより、上記第１，第２の回路出力の直流バイアス
電位を、上記基準電位とほぼ等しくする。コモンモード
フィードバックを用いることなく同相信号を除去でき、
高周波数域においても確実な動作を保証できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、全差動型アナロ
グ回路に係るもので、特にコモンモードフィードバック
を不要とし、入力信号の同相成分を除去することができ
る高速用の全差動型アナログ回路に関する。

【０００２】

【従来の技術】近年、ディジタル・アナログ混載半導体
集積回路装置の需要が増加している。この装置では、単
一の半導体チップ中にディジタル回路とアナログ回路を
混載するので、アナログ回路はディジタル回路からのノ
イズ、いわゆるディジタルノイズの影響を考慮して設計
する必要がある。回路を対称構成にし、同相入力信号や
電源電圧等からの同相成分のノイズを除去する全差動回
路は、上記ディジタルノイズ対策の代表的なものであ
る。

【０００３】従来、演算増幅器を用いた全差動型のアナ
ログ回路として、例えば図１２に示すような回路が知ら
れている。この回路は反転増幅回路であり、全差動型の
演算増幅器１６と４個の抵抗１０，１１，１２，１３で
構成されている。上記抵抗１０は第１の信号入力端子Ｖ
i1と演算増幅器１６の負の入力端子間に接続され、上記
抵抗１１は第２の信号入力端子Ｖi2と演算増幅器１６の
正の入力端子間に接続されている。また、上記抵抗１２
は上記負の入力端子と第１の信号出力端子Ｖo1との間に
接続され、上記抵抗１３は上記正の入力端子と第２の信
号出力端子Ｖo2との間に接続されている。上記全差動型
の演算増幅器１６には２個の帰還抵抗１４，１５と演算
増幅器１７が内蔵されている。上記帰還抵抗１４，１５
は信号出力端子Ｖo1，Ｖo2間に直列接続され、演算増幅
器１７はこれら抵抗１４，１５の接続点の電位と基準電
位供給源ＶＲの基準電位Ｖ_REF との電位差を増幅して帰
還する。この演算増幅器１６は、いわゆるコモンモード
フィードバック（ＣＭＦ）で同相入力成分を除去する構
成になっている。

【０００４】ところで、上記図１２に示した回路におい
ては、帰還抵抗１４，１５は、演算増幅器１６の負荷と
みなされるため、演算増幅器１６の駆動力（出力電流）
等の制約からあまり低い抵抗値に設定することができ
ず、ある程度高い抵抗値が必要となる。しかし、半導体
集積回路装置の構造上、抵抗と基板等との間には寄生容
量が形成され、抵抗値が高くなるにつれてこの寄生容量
も増大する。このため高周波数域では寄生容量が無視で
きなくなり、回路の周波数特性に影響を与える。しか
も、最悪の場合には帰還経路の位相遅れにより発振する
可能性がある。また、全差動型の演算増幅器は、通常の
演算増幅器に比べ、いくぶん回路構成が複雑であるた
め、設計が簡単であるとはいえない。

【０００５】

【発明が解決しようとする課題】上記のように従来の全
差動型アナログ回路は、帰還抵抗の抵抗値を十分低くす
ることができず、寄生容量により周波数特性が影響を受
けるという問題があった。

【０００６】また、回路構成が複雑であり、設計も難し
いという問題があった。この発明は上記のような事情に
鑑みてなされたもので、その目的とするところは、コモ
ンモードフィードバックを用いることなく同相信号を除
去することができ、高周波数域においても確実な動作を
保証できる全差動型アナログ回路を提供することにあ
る。また、この発明の他の目的は、設計の簡単化が図れ
る全差動型アナログ回路を提供することにある。

【０００７】

【課題を解決するための手段】この発明の請求項１に記
載した全差動型アナログ回路は、正の入力端子と負の入
力端子間に仮想接地が成り立つ第１の回路と、正の入力
端子と負の入力端子間に仮想接地が成り立ち、上記第１
の回路と特性が等しく且つ正の入力端子が上記第１の回
路の正の入力端子と共通接続された第２の回路と、上記
第１，第２の回路の正の入力端子の共通接続点と基準電
位供給源間に接続され、上記第１，第２の回路の正の入
力端子の共通接続点の電位を、上記第１の回路の出力端
子と負の入力端子との電位差と、上記第２の回路の出力
端子と負の入力端子との電位差との平均値に上記基準電
位供給源の基準電位を加えた電位に設定し、上記第１，
第２の回路の出力の直流バイアス電位を、上記基準電位
とほぼ等しくする第３の回路とを具備し、上記第１，第
２の回路の負の入力端子にそれぞれ第１，第２の入力信
号を供給し、上記第１，第２の回路の出力端子から第
１，第２の出力信号を得ることを特徴としている。

【０００８】この発明の請求項２に記載した全差動型ア
ナログ回路は、第１の演算増幅器と、この第１の演算増
幅器と特性が等しく、正の入力端子が上記第１の演算増
幅器の正の入力端子に共通接続された第２の演算増幅器
と、上記第１，第２の演算増幅器の正の入力端子の共通
接続点と基準電位供給源との間に接続され、上記第１，
第２の演算増幅器の正の入力端子の共通接続点の電位
を、上記第１の演算増幅器の出力端子と負の入力端子と
の電位差と、上記第２の演算増幅器の出力端子と負の入
力端子との電位差との平均値に上記基準電位供給源の基
準電位を加えた電位とすることにより、上記第１，第２
の演算増幅器出力の直流バイアス電位を、上記基準電位
とほぼ等しくする電位設定手段とを具備し、上記第１，
第２の演算増幅器の負の入力端子にそれぞれ第１，第２
の入力信号を供給し、上記第１，第２の演算増幅器の出
力端子から第１，第２の出力信号を得ることを特徴とし
ている。

【０００９】請求項３に記載したように、請求項２に記
載の全差動型アナログ回路において、前記電位設定手段
は、受動素子で構成されることを特徴とする。請求項４
に記載したように、請求項２に記載の全差動型アナログ
回路において、前記電位設定手段は、受動素子と能動素
子で構成されることを特徴とする。

【００１０】この発明の請求項５に記載した全差動型ア
ナログ回路は、第１の演算増幅器と、この第１の演算増
幅器の負の入力端子と第１の信号入力端子との間に設け
られ、上記第１の演算増幅器の出力が帰還される第１の
回路ブロックと、上記第１の信号入力端子と上記第１の
演算増幅器の正の入力端子との間に設けられ、基準電位
供給源から基準電位を与えられて上記第１の演算増幅器
の正の入力端子の電位を設定する第２の回路ブロック
と、正の入力端子が上記第１の演算増幅器の正の入力端
子に共通接続された第２の演算増幅器と、この第２の演
算増幅器の負の入力端子と第２の信号入力端子との間に
設けられ、上記第２の演算増幅器の出力が帰還される第
３の回路ブロックと、上記第２の信号入力端子と上記第
２の演算増幅器の正の入力端子との間に設けられ、上記
基準電位供給源から基準電位を与えられて上記第２の演
算増幅器の正の入力端子の電位を設定する第４の回路ブ
ロックとを具備し、上記第１，第２の信号入力端子から
それぞれ第１，第２の入力信号が供給され、上記第１，
第２の演算増幅器の出力端子にそれぞれ接続された第
１，第２の信号出力端子から第１，第２の出力信号を得
るようにしてなり、上記第１，第２の演算増幅器の特性
は等しく、且つ上記第１の回路ブロックと第３の回路ブ
ロック、及び上記第２の回路ブロックと第４の回路ブロ
ックの回路特性はそれぞれ等しく、上記第１，第２の信
号入力端子から入力される第１，第２の入力信号の電位
をそれぞれＶi1(s) ，Ｖi2(s) 、上記第１，第２の信号
出力端子から出力される第１，第２の出力信号の電位を
それぞれＶo1(s) ，Ｖo2(s) 、上記第１，第３の回路ブ
ロックにおける上記第１，第２の演算増幅器の負の入力
端子との接続点の電位をそれぞれＶx1(s) ，Ｖx2(s) 、
入力係数をＫi(s)、帰還係数をＫo(s)としたとき、 Ｖx1(s) ＝Ｋi(s)Ｖi1(s) ＋Ｋo(s)Ｖo1(s) Ｖx2(s) ＝Ｋi(s)Ｖi2(s) ＋Ｋo(s)Ｖo2(s) で表され、上記第２，第４の回路ブロックの入力係数を
Ｋi(s)、上記第２，第４の回路ブロックと上記第１，第
２の演算増幅器の正の入力端子との接続点の電位をＶxc
(s) としたとき、 Ｖxc(s) ＝Ｋi(s)・（Ｖi1(s) ＋Ｖi2(s) ）／２ で表されることを特徴としている。

【００１１】請求項６に記載したように、請求項５に記
載の全差動型アナログ回路において、前記第１及び第３
の回路ブロックに前記基準電位供給源から基準電位を与
えることを特徴とする。

【００１２】この発明の請求項７に記載した全差動型ア
ナログ回路は、第１の演算増幅器と、この第１の演算増
幅器の負の入力端子と第１の信号入力端子間に接続され
た第１の抵抗と、上記第１の演算増幅器の正の入力端子
と上記第１の信号入力端子間に接続された第２の抵抗
と、上記第１の演算増幅器の負の入力端子と第１の信号
出力端子間に接続された第３の抵抗と、上記第１の演算
増幅器の正の入力端子と基準電位供給源間に接続された
第４の抵抗と、正の入力端子が上記第１の演算増幅器の
正の入力端子に共通接続された第２の演算増幅器と、こ
の第２の演算増幅器の負の入力端子と第２の信号入力端
子間に接続された第５の抵抗と、上記第２の演算増幅器
の正の入力端子と上記第２の信号入力端子間に接続され
た第６の抵抗と、上記第２の演算増幅器の負の入力端子
と第２の信号出力端子間に接続された第７の抵抗と、上
記第２の演算増幅器の正の入力端子と上記基準電位供給
源間に接続された第８の抵抗とを具備し、上記第１，第
２の演算増幅器は特性が等しく、上記第１の抵抗と第５
の抵抗、上記第２の抵抗と第６の抵抗、上記第３の抵抗
と第７の抵抗、及び上記第４の抵抗と第８の抵抗の抵抗
値がそれぞれ等しく、且つ上記第１の抵抗と第２の抵抗
の抵抗値の比と、上記第３の抵抗と第４の抵抗の抵抗値
の比が等しいことを特徴としている。

【００１３】請求項８に記載したように、請求項７に記
載の全差動型アナログ回路において、前記第１の演算増
幅器の負の入力端子と前記第１の信号出力端子間に接続
された第１のキャパシタと、前記第１の演算増幅器の正
の入力端子と前記基準電位供給源間に接続された第２の
キャパシタと、前記第２の演算増幅器の負の入力端子と
前記第２の信号出力端子間に接続された第３のキャパシ
タと、前記第２の演算増幅器の正の入力端子と前記基準
電位供給源間に接続された第４のキャパシタとを更に備
え、上記第１のキャパシタと第３のキャパシタ、及び上
記第２のキャパシタと第４のキャパシタの容量がそれぞ
れ等しく、且つ上記第１の抵抗と第２の抵抗の抵抗値の
比と、上記第１のキャパシタと第２のキャパシタのイン
ピーダンスの比が等しいことを特徴とする。

【００１４】請求項９に記載したように、請求項７に記
載の全差動型アナログ回路において、前記第１の抵抗と
前記第１の演算増幅器の負の入力端子間に設けられた第
１のキャパシタと、前記第２の抵抗と前記第１の演算増
幅器の正の入力端子間に設けられた第２のキャパシタ
と、前記第５の抵抗と前記第２の演算増幅器の負の入力
端子間に設けられた第３のキャパシタと、前記第６の抵
抗と前記第２の演算増幅器の正の入力端子間に設けられ
た第４のキャパシタとを更に備え、上記第１のキャパシ
タと第３のキャパシタ、及び上記第２のキャパシタと第
４のキャパシタの容量がそれぞれ等しく、且つ上記第１
の抵抗と第２の抵抗の抵抗値の比と、上記第１のキャパ
シタと第２のキャパシタのインピーダンスの比が等しい
ことを特徴とする。

【００１５】この発明の請求項１０に記載した全差動型
アナログ回路は、第１の演算増幅器と、この第１の演算
増幅器の負の入力端子と第１の信号入力端子間に直列接
続された第１，第２の抵抗と、上記第１の演算増幅器の
正の入力端子と上記第１の信号入力端子間に直列接続さ
れた第３，第４の抵抗と、上記第１，第２の抵抗の接続
点と基準電位供給源間に接続された第１のキャパシタ
と、上記第３，第４の抵抗の接続点と上記基準電位供給
源間に接続された第２のキャパシタと、上記第１，第２
の抵抗の接続点と上記第１の演算増幅器の出力端子間に
接続された第５の抵抗と、上記第１の演算増幅器の負の
入力端子と出力端子間に接続された第３のキャパシタ
と、上記第３，第４の抵抗の接続点と上記基準電位供給
源間に接続された第６の抵抗と、上記第１の演算増幅器
の正の入力端子と上記基準電位供給源間に接続された第
４のキャパシタと、正の入力端子が上記第１の演算増幅
器の正の入力端子に共通接続された第２の演算増幅器
と、この第２の演算増幅器の負の入力端子と第２の信号
入力端子間に直列接続された第７，第８の抵抗と、上記
第２の演算増幅器の正の入力端子と上記第２の信号入力
端子間に直列接続された第９，第１０の抵抗と、上記第
７，第８の抵抗の接続点と上記基準電位供給源間に接続
された第５のキャパシタと、上記第９，第１０の抵抗の
接続点と上記基準電位供給源間に接続された第６のキャ
パシタと、上記第７，第８の抵抗の接続点と上記第２の
演算増幅器の出力端子間に接続された第１１の抵抗と、
上記第２の演算増幅器の負の入力端子と出力端子間に接
続された第７のキャパシタと、上記第９，第１０の抵抗
の接続点と上記基準電位供給源間に接続された第１２の
抵抗と、上記第２の演算増幅器の正の入力端子と上記基
準電位供給源間に接続された第８のキャパシタとを具備
し、上記第１，第２の演算増幅器の出力端子にそれぞれ
接続された第１，第２の信号出力端子から出力信号を得
るようにしてなり、上記第１，第２の演算増幅器は特性
が等しく、上記第１の抵抗と第７の抵抗、上記第２の抵
抗と第８の抵抗、上記第３の抵抗と第９の抵抗、上記第
４の抵抗と第１０の抵抗、上記第５の抵抗と第１１の抵
抗、及び上記第６の抵抗と第１２の抵抗の抵抗値がそれ
ぞれ等しく、且つ上記第１のキャパシタと第５のキャパ
シタ、上記第２のキャパシタと第６のキャパシタ、上記
第３のキャパシタと第７のキャパシタ、及び上記第４の
キャパシタと第８のキャパシタの容量がそれぞれ等し
く、上記第１の抵抗と第３の抵抗の抵抗値の比、上記第
２の抵抗と第４の抵抗の抵抗値の比、上記第５の抵抗と
第６の抵抗の抵抗値の比、上記第１のキャパシタと第２
のキャパシタのインピーダンスの比、及び上記第３のキ
ャパシタと第４のキャパシタのインピーダンスの比がそ
れぞれ等しいことを特徴としている。

【００１６】この発明の請求項１１に記載した全差動型
アナログ回路は、第１の演算増幅器と、この第１の演算
増幅器の負の入力端子と第１の信号入力端子間に直列接
続された第１，第２のキャパシタと、上記第１の演算増
幅器の正の入力端子と上記第１の信号入力端子間に直列
接続された第３，第４のキャパシタと、上記第１，第２
のキャパシタの接続点と基準電位供給源間に接続された
第１の抵抗と、上記第３，第４のキャパシタの接続点と
上記基準電位供給源間に接続された第２の抵抗と、上記
第１，第２のキャパシタの接続点と上記第１の演算増幅
器の出力端子間に接続された第５のキャパシタと、上記
第１の演算増幅器の負の入力端子と出力端子間に接続さ
れた第３の抵抗と、上記第３，第４のキャパシタの接続
点と上記基準電位供給源間に接続された第６のキャパシ
タと、上記第１の演算増幅器の正の入力端子と上記基準
電位供給源間に接続された第４の抵抗と、正の入力端子
が上記第１の演算増幅器の正の入力端子に共通接続され
た第２の演算増幅器と、この第２の演算増幅器の負の入
力端子と第２の信号入力端子間に直列接続された第７，
第８のキャパシタと、上記第２の演算増幅器の正の入力
端子と上記第２の信号入力端子間に直列接続された第
９，第１０のキャパシタと、上記第７，第８のキャパシ
タの接続点と上記基準電位供給源間に接続された第５の
抵抗と、上記第９，第１０のキャパシタの接続点と上記
基準電位供給源間に接続された第６の抵抗と、上記第
７，第８のキャパシタの接続点と上記第２の演算増幅器
の出力端子間に接続された第１１のキャパシタと、上記
第２の演算増幅器の負の入力端子と出力端子間に接続さ
れた第７の抵抗と、上記第９，第１０のキャパシタの接
続点と上記基準電位供給源間に接続された第１２のキャ
パシタと、上記第２の演算増幅器の正の入力端子と上記
基準電位供給源間に接続された第８の抵抗とを具備し、
上記第１，第２の演算増幅器の出力端子にそれぞれ接続
された第１，第２の信号出力端子から出力信号を得るよ
うにしてなり、上記第１，第２の演算増幅器は特性が等
しく、上記第１の抵抗と第５の抵抗、上記第２の抵抗と
第６の抵抗、上記第３の抵抗と第７の抵抗、及び上記第
４の抵抗と第８の抵抗の抵抗値がそれぞれ等しく、且つ
上記第１のキャパシタと第７のキャパシタ、上記第２の
キャパシタと第８のキャパシタ、上記第３のキャパシタ
と第９のキャパシタ、上記第４のキャパシタと第１０の
キャパシタ、上記第５のキャパシタと第１１のキャパシ
タ、及び上記第６のキャパシタと第１２のキャパシタの
容量がそれぞれ等しく、上記第１のキャパシタと第３の
キャパシタのインピーダンスの比、上記第２のキャパシ
タと第４のキャパシタのインピーダンスの比、上記第５
のキャパシタと第６のキャパシタのインピーダンスの
比、上記第１の抵抗と第２の抵抗の抵抗値の比、及び上
記第３の抵抗と第４の抵抗の抵抗値の比がそれぞれ等し
いことを特徴としている。

【００１７】この発明の請求項１２に記載した全差動型
アナログ回路は、正の入力端子が基準電位供給源に接続
された第１の演算増幅器と、この第１の演算増幅器の負
の入力端子と第１の信号入力端子間に接続された第１の
抵抗と、上記第１の演算増幅器の負の入力端子と出力端
子間に接続された第２の抵抗と、上記第１の演算増幅器
の負の入力端子と出力端子間に接続された第１のキャパ
シタと、正の入力端子が上記基準電位供給源に接続され
た第２の演算増幅器と、この第２の演算増幅器の負の入
力端子と上記第１の演算増幅器の出力端子間に接続され
た第３の抵抗と、上記第２の演算増幅器の負の入力端子
と出力端子間に接続された第２のキャパシタと、第３の
演算増幅器と、この第３の演算増幅器の負の入力端子と
上記第２の演算増幅器の出力端子間に接続された第４の
抵抗と、上記第３の演算増幅器の負の入力端子と出力端
子間に接続された第５の抵抗と、上記第３の演算増幅器
の正の入力端子と上記第２の演算増幅器の出力端子間に
接続された第６の抵抗と、上記第３の演算増幅器の正の
入力端子と上記基準電位供給源間に接続された第７の抵
抗と、上記第１の演算増幅器の負の入力端子と上記第３
の演算増幅器の出力端子間に接続された第８の抵抗と、
正の入力端子が上記基準電位供給源に接続された第４の
演算増幅器と、この第４の演算増幅器の負の入力端子と
第２の信号入力端子間に接続された第９の抵抗と、上記
第４の演算増幅器の負の入力端子と出力端子間に接続さ
れた第１０の抵抗と、上記第４の演算増幅器の負の入力
端子と出力端子間に接続された第３のキャパシタと、正
の入力端子が上記基準電位供給源に接続された第５の演
算増幅器と、この第５の演算増幅器の負の入力端子と上
記第４の演算増幅器の出力端子間に接続された第１１の
抵抗と、上記第５の演算増幅器の負の入力端子と出力端
子間に接続された第４のキャパシタと、正の入力端子が
上記第３の演算増幅器の正の入力端子に共通接続された
第６の演算増幅器と、この第６の演算増幅器の負の入力
端子と上記第５の演算増幅器の出力端子間に接続された
第１２の抵抗と、上記第６の演算増幅器の負の入力端子
と出力端子間に接続された第１３の抵抗と、上記第６の
演算増幅器の正の入力端子と上記第５の演算増幅器の出
力端子間に接続された第１４の抵抗と、上記第６の演算
増幅器の正の入力端子と上記基準電位供給源間に接続さ
れた第１５の抵抗と、上記第４の演算増幅器の負の入力
端子と上記第６の演算増幅器の出力端子間に接続された
第１６の抵抗とを具備し、上記第３，第６の演算増幅器
の出力端子にそれぞれ接続された第１，第２の信号出力
端子から出力信号を得るようにしてなり、上記第１の演
算増幅器と第４の演算増幅器、上記第２の演算増幅器と
第５の演算増幅器、及び上記第３の演算増幅器と第６の
演算増幅器はそれぞれ特性が等しく、上記第１の抵抗と
第９の抵抗、上記第２の抵抗と第１０の抵抗、上記第３
の抵抗と第１１の抵抗、上記第４の抵抗と第１２の抵
抗、上記第５の抵抗と第１３の抵抗、上記第６の抵抗と
第１４の抵抗、上記第７の抵抗と第１５の抵抗、及び上
記第８の抵抗と第１６の抵抗の抵抗値がそれぞれ等し
く、且つ上記第１のキャパシタと第３のキャパシタ、及
び上記第２のキャパシタと第４のキャパシタの容量がそ
れぞれ等しく、上記第４の抵抗と第６の抵抗の抵抗値の
比と、上記第５の抵抗と第７の抵抗の抵抗値の比が等し
いことを特徴としている。

【００１８】請求項１３に記載したように、請求項７な
いし１２いずれか１つの項に記載の全差動型アナログ回
路において、前記各抵抗の少なくとも１つとしてスイッ
チドキャパシタ回路を用いたことを特徴とする。

【００１９】この発明の全差動型アナログ回路は、コモ
ンモードフィードフォワードを用いており、請求項１な
いし１３のような構成によれば、コモンモードフィード
バックを用いることなく同相信号を除去することがで
き、高周波数域においても確実な動作を保証できる。ま
た、請求項２ないし１３の構成では、通常の演算増幅器
を用いて全差動型アナログ回路を構成するので、全差動
型の演算増幅器で必要となる抵抗値の高い帰還抵抗は不
要となり、寄生容量の増大による周波数特性への影響が
なく、回路構成も簡単化できる。

【００２０】請求項７のような構成によれば、全差動構
成の反転増幅回路が得られる。請求項８のように、請求
項５の構成に第１ないし第４のキャパシタを付加するこ
とにより全差動構成の１次ローパスフィルタが得られ
る。

【００２１】請求項９のように、請求項７の構成に第１
ないし第４のキャパシタを付加することにより全差動構
成の１次ハイパスフィルタが得られる。請求項１０のよ
うな構成によれば、全差動構成の多重帰還型２次ローパ
スフィルタが得られる。

【００２２】請求項１１のような構成によれば、全差動
構成の多重帰還型２次ハイパスフィルタが得られる。請
求項１２のような構成によれば、全差動構成のバイカッ
ト型２次ローパスフィルタが得られる。

【００２３】請求項１３に示すように、請求項７ないし
１２いずれか１つの項に記載の全差動型アナログ回路に
おいて、各抵抗の少なくとも１つとしてスイッチドキャ
パシタ回路を用いることができる。

【００２４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１ないし図４はそれぞ
れ、この発明の基本原理について説明するためのもの
で、図１はこの発明による全差動型アナログ回路の概念
を示すブロック図、図２は理想の全差動型アナログ回路
の入出力の関係について説明するためのシンボル図、図
３及び図４はそれぞれ上記図１に示した全差動型アナロ
グ回路を演算増幅器を用いて実現する場合の概略的な構
成例を示すブロック図である。

【００２５】図１に示す如く、この発明の全差動型アナ
ログ回路は、正の入力端子と負の入力端子間に仮想接地
が成り立つ第１の回路ＣＫ1 と、正の入力端子と負の入
力端子間に仮想接地が成り立ち、上記第１の回路ＣＫ1
と特性が等しく且つ正の入力端子が上記第１の回路ＣＫ
1 の正の入力端子と共通接続された第２の回路ＣＫ2
と、上記第１，第２の回路ＣＫ1 ，ＣＫ2 の正の入力端
子の共通接続点と基準電位供給源ＶＲ間に接続される第
３の回路ＣＫ3 とを備えている。上記第１，第２の回路
ＣＫ1 ，ＣＫ2 としては、例えば演算増幅器やｇｍセル
（トランスコンダクタ）等が用いられる。第１の回路Ｃ
Ｋ1 の出力は図示しない負荷素子等を介して負の入力端
子にフィードバックされており、第２の回路ＣＫ2 の出
力も図示しない負荷素子等を介して負の入力端子にフィ
ードバックされる。第３の回路ＣＫ3 は、抵抗等の負荷
素子、あるいは負荷素子とキャパシタ等の容量性負荷を
含んで構成されており、第１，第２の回路ＣＫ1 ，ＣＫ
2 の正の入力端子の共通接続点Ｎｘの電位を、上記第１
の回路ＣＫ1 の出力端子と負の入力端子との電位差Ｖf1
と、上記第２の回路ＣＫ2 の出力端子と負の入力端子と
の電位差Ｖf2との平均値（Ｖf1＋Ｖf2）／２に上記基準
電位供給源ＶＲの基準電位Ｖ_REF を加えた電位、すなわ
ち（Ｖf1＋Ｖf2）／２＋Ｖ_REF に設定するものである。
これによって、上記第１，第２の回路ＣＫ1 ，ＣＫ2 の
出力の直流バイアス電位は、上記基準電位Ｖ_REF とほぼ
等しくなる。

【００２６】図２に示すような理想の全差動回路ＣＫを
想定し、入力端子Ｖi1，Ｖi2にそれぞれ入力される信号
の電位をＶi1(s) ，Ｖi2(s) 、出力端子Ｖo1，Ｖo2から
それぞれ出力される信号の電位をＶo1(s) ，Ｖo2(s) 、
全差動回路ＣＫの係数、すなわちゲインをＫ(s) とする
と、下式が成り立つ。

【００２７】 Ｖo1(s) −Ｖo2(s) ＝Ｋ(s) ・（Ｖi1(s) −Ｖi2(s) ）…（１） また、 Ｖo1(s) ＋Ｖo2(s) ＝０…（２） となり、同相信号成分は除去される。

【００２８】図３は上記図１に示した全差動型アナログ
回路の概略的な構成例を示すもので、第１の回路ＣＫ1
として演算増幅器８と回路ブロック４を用い、第２の回
路ＣＫ2 として演算増幅器９と回路ブロック７を用い、
第３の回路ＣＫ3 として回路ブロック５，６を用いてい
る。上記演算増幅器８，９の特性は等しく、且つ回路ブ
ロック４と７、及び回路ブロック５と６はそれぞれ全く
同じ回路構成と回路特性になっている。信号入力端子Ｖ
i1には回路ブロック４，５の入力端子（ｉ）がそれぞれ
接続され、これら回路ブロック４，５の出力端子（ｘ）
が演算増幅器８の負及び正の入力端子（−），（＋）に
それぞれ接続される。この演算増幅器８の出力端子は、
信号出力端子Ｖo1に接続されるとともに、回路ブロック
４の端子（ｏ）に接続されて出力信号が帰還される。同
様に、信号入力端子Ｖi2には回路ブロック６，７の入力
端子（ｉ）が接続され、これら回路ブロック６，７の出
力端子（ｘ）が演算増幅器９の正及び負の入力端子
（＋），（−）にそれぞれ接続される。この演算増幅器
９の出力端子は、信号出力端子Ｖo2に接続されるととも
に、回路ブロック７の端子（ｏ）に接続されて出力信号
が帰還される。また、上記回路ブロック５，６の端子
（ｏ）は基準電位供給源ＶＲに接続され、基準電位Ｖ
_REF が印加される。そして、上記演算増幅器８，９の正
の入力端子（＋）が共通接続されている。

【００２９】回路ブロック４は、演算増幅器８の負の入
力端子に信号入力端子Ｖi1からの信号入力と演算増幅器
８の出力からの帰還を行い、回路ブロック５は、信号入
力端子Ｖi1に入力された信号と基準電位供給源ＶＲの基
準電位Ｖ_REF とに基づいて上記演算増幅器８の正の入力
端子の電位を設定するようになっている。また、回路ブ
ロック６は、信号入力端子Ｖi2に入力された信号と基準
電位Ｖ_REF とに基づいて上記演算増幅器９の正の入力端
子の電位を設定し、回路ブロック７は、演算増幅器９の
負の入力端子に信号入力端子Ｖi2からの信号入力と演算
増幅器９の出力からの帰還を行っている。

【００３０】図３において、上記各回路ブロック４〜７
として抵抗とキャパシタとから構成されるＲＣブロック
を想定し、各回路ブロック４，７の入力係数をＫi(s)、
帰還係数をＫo(s)とすると、回路ブロック４，７の出力
端子（ｘ）の電位Ｖx1(s) ，Ｖx2(s) はそれぞれ、 Ｖx1(s) ＝Ｋi(s)Ｖi1(s) ＋Ｋo(s)Ｖo1(s) …（３） Ｖx2(s) ＝Ｋi(s)Ｖi2(s) ＋Ｋo(s)Ｖo2(s) …（４） と表せる。また、回路ブロック５，６の入力係数をＫi
(s)とすると、出力端子（ｘ）の電位Ｖxc(s) は、 Ｖxc(s) ＝Ｋi(s)・（Ｖi1(s) ＋Ｖi2(s) ）／２…（５） となる。よって、出力信号Ｖo1(s) ，Ｖo2(s) は、演算
増幅器の関係式から、 Ｖo1(s) ＝Ｋoa(s) ・（Ｖxc(s) −Ｖx1(s) ）…（６） Ｖo2(s) ＝Ｋoa(s) ・（Ｖxc(s) −Ｖx2(s) ）…（７） と表せる。但し、Ｋoa(s) は演算増幅器８，９の係数で
ある。（３）〜（７）式より、 Ｖo1(s) −Ｖo2(s) ＝−｛Ｋi(s)／（μ(s) ＋Ｋo(s)）｝・（Ｖi1(s) −Ｖi2 (s) ）…（８） となる。但し、μ(s) ＝１／Ｋoa(s) である。また、 Ｖo1(s) ＋Ｖo2(s) ＝０…（９） となり、同相信号成分は除去される。（１），（２）式
と（８），（９）式を比較すると、図３が理想の場合と
一致しており、このことから、図３のように構成するこ
とにより全差動回路を実現できることがわかる。

【００３１】また、図３に示した回路においては、電位
Ｖxc(s) は２つのフィードバック電圧Ｖf1とＶf2で表す
ことができる。（３），（４）式よりそれぞれの演算増
幅器４，７のフィードバック電圧Ｖf1，Ｖf2を求める
と、 Ｖf1＝Ｖx1(s) −Ｖo1(s) ＝Ｋi(s)Ｖi1(s) ＋（Ｋo1(s) −１）・Ｖo1(s) … （１０） Ｖf2＝Ｖx2(s) −Ｖo2(s) ＝Ｋi(s)Ｖi2(s) ＋（Ｋo2(s) −１）・Ｖo2(s) … （１１） となる。（１０），（１１）式より、 （Ｖf1＋Ｖf2）／２＝（Ｋi(s)・（Ｖi1(s) ＋Ｖi2(s) ））／２＋（（Ｋo(s) −１）・（Ｖo1(s) ＋Ｖo2(s) ））／２…（１２） である。ここで、Ｖo1(s) ＋Ｖo2(s) ＝０となるため、
（１２）式は、 （Ｖf1＋Ｖf2）／２＝（Ｋi(s)・（Ｖi1(s) ＋Ｖi2(s) ））／２…（１３） となり、回路ブロック５，６の出力端子（ｘ）、換言す
れば演算増幅器８，９の正の入力端子の電位Ｖxc(s)
は、 Ｖxc(s) ＝（Ｖf1＋Ｖf2）／２…（１４） で表すことができる。

【００３２】図４は上記図１に示した回路の他の概略構
成例を示すもので、第１の回路ＣＫ1 として演算増幅器
８と回路ブロック４´を用い、第２の回路ＣＫ2 として
演算増幅器９と回路ブロック７´を用い、第３の回路Ｃ
Ｋ3 として回路ブロック５´，６´を用いている。この
図４に示す回路は、図３に示した回路における回路ブロ
ック４，５，６，７に端子（ｙ）を設け、基準電位供給
源ＶＲに接続して基準電位Ｖ_REF を与えるようにしたも
のである。（３）〜（１４）式には基準電位Ｖ_REF が与
えられる端子（ｙ）に関係する要素はないので、図４に
示すような構成であっても実質的に図３に示した回路と
同様であり、コモンモードフィードバックを用いること
なく同相入力信号を除去できる。

【００３３】次に、上述したこの発明の基本原理にした
がって構成した全差動型アナログ回路の具体的な構成例
について詳しく説明する。図５は、この発明の第１の実
施の形態に係る全差動型アナログ回路について説明する
ためのもので、上述したこの発明の基本原理を利用して
構成した反転増幅回路であり、上記図３の回路を具体化
したものである。この反転増幅回路は、２個の演算増幅
器１８，１９と８個の抵抗２０〜２７とから構成されて
いる。信号入力端子Ｖi1には抵抗２０，２１の一端が共
通接続され、これら抵抗２０，２１の他端は演算増幅器
１８の負及び正の入力端子にそれぞれ接続される。抵抗
２４は、上記演算増幅器１８の負の入力端子と出力端子
間に接続される。抵抗２５の一端は演算増幅器１８の正
の入力端子に接続され、他端は基準電位供給源ＶＲに接
続されて基準電位Ｖ_REF が印加される。同様に、信号入
力端子Ｖi2には抵抗２２，２３の一端が共通接続され、
これら抵抗２２，２３の他端は演算増幅器１９の正及び
負の入力端子にそれぞれ接続される。抵抗２７は上記演
算増幅器１９の負の入力端子と出力端子間に接続され
る。抵抗２６の一端は演算増幅器１９の正の入力端子に
接続され、他端は基準電位供給源ＶＲに接続されて基準
電位Ｖ_REFが印加される。そして、上記演算増幅器１
８，１９の正の入力端子が共通接続され、演算増幅器１
８の出力端子は信号出力端子Ｖo1に、演算増幅器１９の
出力端子は信号出力端子Ｖo2にそれぞれ接続されてい
る。ここで、演算増幅器１８，１９の特性は等しく、且
つ抵抗２０と２３、抵抗２１と２２、抵抗２４と２７、
及び抵抗２５と２６はそれぞれ同じ抵抗値であり、また
抵抗２０と２１の抵抗値の比と、抵抗２４と２５の抵抗
値の比は同じである。

【００３４】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型の反転増幅回路を実現できる。しかも、通常
の演算増幅器と抵抗を用いて構成しているので、回路構
成が簡単であり、設計の簡単化も図れる。

【００３５】図６は、この発明の第２の実施の形態に係
る全差動型アナログ回路について説明するためのもの
で、上記図３に示した回路を具体化し、全差動型の１次
ローパスフィルタを構成したものである。この１次ロー
パスフィルタは、２個の演算増幅器２８，２９、８個の
抵抗３０〜３７、及び４個のキャパシタ３８〜４１から
構成されている。信号入力端子Ｖi1には抵抗３０，３１
の一端が共通接続され、これら抵抗３０，３１の他端は
演算増幅器２８の負及び正の入力端子にそれぞれ接続さ
れる。抵抗３４及びキャパシタ３８は、演算増幅器２８
の負の入力端子と出力端子間に並列接続される。抵抗３
５の一端及びキャパシタ３９の一方の電極は演算増幅器
２８の正の入力端子に接続され、抵抗３５の他端及びキ
ャパシタ３９の他方の電極は基準電位供給源ＶＲに接続
されて基準電位Ｖ_REF が印加される。同様に、信号入力
端子Ｖi2には抵抗３２，３３の一端が共通接続され、こ
れら抵抗３２，３３の他端は演算増幅器２９の正及び負
の入力端子にそれぞれ接続される。抵抗３７及びキャパ
シタ４１は、演算増幅器１９の負の入力端子と出力端子
間に並列接続される。抵抗３６の一端及びキャパシタ４
０の一方の電極は演算増幅器２９の正の入力端子に接続
され、抵抗３６の他端及びキャパシタ４０の他方の電極
は基準電位供給源ＶＲに接続されて基準電位Ｖ_REF が印
加される。そして、上記演算増幅器２８，２９の正の入
力端子が共通接続され、演算増幅器２８の出力端子は信
号出力端子Ｖo1に、演算増幅器２９の出力端子は信号出
力端子Ｖo2にそれぞれ接続されている。ここで、演算増
幅器２８，２９の特性は等しく、抵抗３０と３３、抵抗
３１と３２、抵抗３４と３７、及び抵抗３５と３６はそ
れぞれ抵抗値が等しい。また、キャパシタ３８と４１、
及びキャパシタ３９と４０はそれぞれ容量が同じであ
り、抵抗３０と３１の抵抗値の比、抵抗３４と３５の抵
抗値の比、及びキャパシタ３８と３９のインピーダンス
の比はそれぞれ同じである。

【００３６】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型の１次ローパスフィルタを実現できる。しか
も、通常の演算増幅器、抵抗及びキャパシタを用いて構
成しているので、回路構成が簡単であり、設計の簡単化
も図れる。

【００３７】図７は、この発明の第３の実施の形態に係
る全差動型アナログ回路について説明するためのもの
で、上記図３の回路を具体化し、第２の実施の形態と同
様に全差動型の１次ローパスフィルタを構成した他の例
である。図７に示す回路は、上記図６の１次ローパスフ
ィルタにおける各抵抗３０〜３７をスイッチドキャパシ
タ回路ＳＣ３０〜ＳＣ３７でそれぞれ置換したものであ
る。各スイッチドキャパシタ回路ＳＣ３０〜ＳＣ３７
は、１個のキャパシタと、このキャパシタの充電と放電
を制御する４個のスイッチ、例えばトランジスタとから
構成されている。

【００３８】スイッチドキャパシタ回路ＳＣ３０中のキ
ャパシタは、第１の動作タイミングで信号入力端子Ｖi1
と基準電位供給源ＶＲ間に接続され、第２の動作タイミ
ングで基準電位供給源ＶＲと演算増幅器２８の負の入力
端子間に接続される。スイッチドキャパシタ回路ＳＣ３
１中のキャパシタは、第１の動作タイミングで信号入力
端子Ｖi1と基準電位供給源ＶＲ間に接続され、第２の動
作タイミングで基準電位供給源ＶＲと演算増幅器２８の
正の入力端子間に接続される。スイッチドキャパシタ回
路ＳＣ３２中のキャパシタは、第１の動作タイミングで
信号入力端子Ｖi2と基準電位供給源ＶＲ間に接続され、
第２の動作タイミングで基準電位供給源ＶＲと演算増幅
器２９の正の入力端子間に接続される。スイッチドキャ
パシタ回路ＳＣ３３中のキャパシタは、第１の動作タイ
ミングで信号入力端子Ｖi2と基準電位供給源ＶＲ間に接
続され、第２の動作タイミングで基準電位供給源ＶＲと
演算増幅器２９の負の入力端子間に接続される。スイッ
チドキャパシタ回路ＳＣ３４中のキャパシタは、第１の
動作タイミングで演算増幅器２８の負の入力端子と出力
端子間に接続され、第２の動作タイミングでキャパシタ
の両方の電極が基準電位供給源ＶＲに接続される。スイ
ッチドキャパシタ回路ＳＣ３５中のキャパシタは、第１
の動作タイミングで演算増幅器２８の正の入力端子と基
準電位供給源ＶＲ間に接続され、第２の動作タイミング
で両方の電極が基準電位供給源ＶＲに接続される。スイ
ッチドキャパシタ回路ＳＣ３６中のキャパシタは、第１
の動作タイミングで演算増幅器２９の正の入力端子と基
準電位供給源ＶＲ間に接続され、第２の動作タイミング
で両方の電極が基準電位供給源ＶＲに接続される。そし
て、スイッチドキャパシタ回路ＳＣ３７中のキャパシタ
は、第１の動作タイミングで演算増幅器２９の負の入力
端子と出力端子間に接続され、第２の動作タイミングで
両方の電極が基準電位供給源ＶＲに接続される。

【００３９】上記のように各スイッチドキャパシタ回路
ＳＣ３０〜ＳＣ３７中の各スイッチを選択的にオン／オ
フ制御してキャパシタを充放電することにより等価的な
抵抗として用いることができ、図６に示した実施の形態
と等しい回路動作を行うことができ、同じ作用効果が得
られる。

【００４０】なお、上記スイッチドキャパシタ回路３０
〜３３はそれぞれ、図７に括弧を付けて示すような動作
タイミングで各スイッチを切り換え操作するようにして
も良い。すなわち、スイッチドキャパシタ回路ＳＣ３０
中のキャパシタは、第１の動作タイミングで信号入力端
子Ｖi1と演算増幅器２８の負の入力端子間に接続し、第
２の動作タイミングで両方の電極を基準電位供給源ＶＲ
に接続する。スイッチドキャパシタ回路ＳＣ３１中のキ
ャパシタは、第１の動作タイミングで信号入力端子Ｖi1
と演算増幅器２８の正の入力端子間に接続し、第２の動
作タイミングで両方の電極を基準電位供給源ＶＲに接続
する。また、スイッチドキャパシタ回路ＳＣ３２中のキ
ャパシタを、第１の動作タイミングで信号入力端子Ｖi2
と演算増幅器２９の正の入力端子間に接続し、第２の動
作タイミングで両方の電極を基準電位供給源ＶＲに接続
する。スイッチドキャパシタ回路ＳＣ３３中のキャパシ
タは、第１の動作タイミングで信号入力端子Ｖi2と演算
増幅器２９の負の入力端子間に接続し、第２の動作タイ
ミングで両方の電極を基準電位供給源ＶＲに接続する。

【００４１】図８は、この発明の第４の実施の形態に係
る全差動型アナログ回路について説明するためのもの
で、上記図３の回路を具体化し、全差動型の１次ハイパ
スフィルタを構成したものである。この１次ハイパスフ
ィルタは、２個の演算増幅器４２，４３、８個の抵抗４
４〜５１、及び４個のキャパシタ５２〜５５から構成さ
れている。信号入力端子Ｖi1には抵抗４４，４５の一端
が共通接続され、これら抵抗４４，４５の他端と演算増
幅器４２の負及び正の入力端子間にはキャパシタ５２，
５３がそれぞれ接続される。抵抗４８は、演算増幅器４
２の負の入力端子と出力端子間に接続される。抵抗４９
の一端は演算増幅器４２の正の入力端子に接続され、他
端は基準電位供給源ＶＲに接続されて基準電位Ｖ_REF が
印加される。同様に、信号入力端子Ｖi2には抵抗４６，
４７の一端が共通接続され、これら抵抗４６，４７の他
端と演算増幅器４３の正及び負の入力端子間にはキャパ
シタ５４，５５がそれぞれ接続される。抵抗５１は演算
増幅器４３の負の入力端子と出力端子間に接続される。
抵抗５０の一端は演算増幅器４３の正の入力端子に接続
され、他端は基準電位供給源ＶＲに接続されて基準電位
Ｖ_REF が印加される。そして、上記演算増幅器４２，４
３の正の入力端子が共通接続され、演算増幅器４２の出
力端子は信号出力端子Ｖo1に、演算増幅器４３の出力端
子は信号出力端子Ｖo2にそれぞれ接続されている。ここ
で、演算増幅器４２，４３の特性は等しく、抵抗４４と
４７、抵抗４５と４６、抵抗４８と５１、及び抵抗４９
と５０はそれぞれ同じ抵抗値である。また、キャパシタ
５２と５５、及びキャパシタ５３と５４はそれぞれ同じ
容量であり、抵抗４４と４５の抵抗値の比、抵抗４８と
４９の抵抗値の比、及びキャパシタ５２と５３のインピ
ーダンスの比はそれぞれ同じである。

【００４２】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型の１次ハイパスフィルタを実現できる。しか
も、通常の演算増幅器、抵抗及びキャパシタを用いて構
成しているので、回路構成が簡単であり、設計の簡単化
も図れる。

【００４３】図９は、この発明の第５の実施の形態に係
る全差動型アナログ回路について説明するためのもの
で、上記図４の回路を具体化し、全差動型の多重帰還型
２次ローパスフィルタを構成したものである。この多重
帰還型２次ローパスフィルタは、２個の演算増幅器５
６，５７、１２個の抵抗５８〜６９、及び８個のキャパ
シタ７０〜７７から構成されている。信号入力端子Ｖi1
と演算増幅器５６の負の入力端子間には抵抗５８，６２
が直列接続され、信号入力端子Ｖi1と演算増幅器５６の
正の入力端子間には抵抗５９，６３が直列接続されてい
る。抵抗６６は上記抵抗５８，６２の接続点と演算増幅
器５６の出力端子間に接続され、キャパシタ７４は上記
演算増幅器５６の負の入力端子と出力端子間に接続され
る。キャパシタ７０の一方の電極は抵抗５８，６２の接
続点に接続され、他方の電極は基準電位供給源ＶＲに接
続される。キャパシタ７１の一方の電極は抵抗５９，６
３の接続点に接続され、他方の電極は基準電位供給源Ｖ
Ｒに接続される。抵抗６７の一端は抵抗５９，６３の接
続点に接続され、他端は基準電位供給源ＶＲに接続され
る。キャパシタ７５の一方の電極は演算増幅器５６の正
の入力端子に接続され、他端は基準電位供給源ＶＲに接
続される。同様に、信号入力端子Ｖi2と演算増幅器５７
の負の入力端子間には抵抗６１，６５が直列接続され、
信号入力端子Ｖi2と演算増幅器５７の正の入力端子間に
は抵抗６０，６４が直列接続される。抵抗６９は上記抵
抗６１，６５の接続点と演算増幅器５７の出力端子間に
接続され、キャパシタ７７は上記演算増幅器５７の負の
入力端子と出力端子間に接続される。キャパシタ７２の
一方の電極は抵抗６０，６４の接続点に接続され、他方
の電極は基準電位供給源ＶＲに接続される。キャパシタ
７３の一方の電極は抵抗６１，６５の接続点に接続さ
れ、他方の電極は基準電位供給源ＶＲに接続される。抵
抗６８の一端は抵抗６０，６４の接続点に接続され、他
端は基準電位供給源ＶＲに接続される。キャパシタ７６
の一方の電極は演算増幅器５７の正の入力端子に接続さ
れ、他端は基準電位供給源ＶＲに接続される。そして、
上記演算増幅器５６，５７の正の入力端子が共通接続さ
れ、演算増幅器５６の出力端子は信号出力端子Ｖo1に、
演算増幅器５７の出力端子は信号出力端子Ｖo2にそれぞ
れ接続されている。ここで、演算増幅器５６，５７の特
性は等しく、抵抗５８と６１、抵抗５９と６０、抵抗６
２と６５、抵抗６３と６４、抵抗６６と６９、及び抵抗
６７と６８の抵抗値もそれぞれ等しい。また、キャパシ
タ７０と７３、キャパシタ７１と７２、キャパシタ７４
と７７、及びキャパシタ７５と７６はそれぞれ容量が同
じであり、抵抗５８と５９の抵抗値の比、抵抗６２と６
３の抵抗値の比、抵抗６６と６７の抵抗値の比、キャパ
シタ７０と７１のインピーダンスの比、及びキャパシタ
７４と７５のインピーダンスの比はそれぞれ同じであ
る。

【００４４】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型の多重帰還型２次ローパスフィルタを実現で
きる。しかも、通常の演算増幅器、抵抗及びキャパシタ
を用いて構成しているので、回路構成が簡単であり、設
計の簡単化も図れる。

【００４５】図１０は、この発明の第６の実施の形態に
係る全差動型アナログ回路について説明するためのもの
で、上記図４に示した回路を具体化し、全差動型の多重
帰還型２次ハイパスフィルタを構成したものである。こ
の多重帰還型２次ハイパスフィルタは、２個の演算増幅
器７８，７９、８個の抵抗８０〜８７、及び１２個のキ
ャパシタ８８〜９９から構成されており、基本的には図
９に示した回路における抵抗とキャパシタを置き換えた
回路構成になっている。すなわち、信号入力端子Ｖi1と
演算増幅器７８の負の入力端子間にはキャパシタ８８，
９２が直列接続され、信号入力端子Ｖi1と演算増幅器７
８の正の入力端子間にはキャパシタ８９，９３が直列接
続される。キャパシタ９６は上記キャパシタ８８，９２
の接続点と演算増幅器７８の出力端子間に接続され、抵
抗８４は上記演算増幅器７８の負の入力端子と出力端子
間に接続される。抵抗８０の一端はキャパシタ８８，９
２の接続点に接続され、他端は基準電位供給源ＶＲに接
続される。抵抗８１の一端はキャパシタ８９，９３の接
続点に接続され、他端は基準電位供給源ＶＲに接続され
る。キャパシタ９７の一方の電極はキャパシタ８９，９
３の接続点に接続され、他方の電極は基準電位供給源Ｖ
Ｒに接続される。抵抗８５の一端は演算増幅器７８の正
の入力端子に接続され、他端は基準電位供給源ＶＲに接
続される。同様に、信号入力端子Ｖi2と演算増幅器７９
の負の入力端子間にはキャパシタ９１，９５が直列接続
され、信号入力端子Ｖi2と演算増幅器７９の正の入力端
子間にはキャパシタ９０，９４が直列接続される。キャ
パシタ９９は上記キャパシタ９１，９５の接続点と演算
増幅器７９の出力端子間に接続され、抵抗８７は上記演
算増幅器７９の負の入力端子と出力端子間に接続され
る。抵抗８２の一端はキャパシタ９０，９４の接続点に
接続され、他方の電極は基準電位供給源ＶＲに接続され
る。抵抗８３の一端はキャパシタ９１，９５の接続点に
接続され、他端は基準電位供給源ＶＲに接続される。キ
ャパシタ９８の一方の電極はキャパシタ９０，９４の接
続点に接続され、他方の電極は基準電位供給源ＶＲに接
続される。抵抗８６の一端は演算増幅器７９の正の入力
端子に接続され、他端は基準電位供給源ＶＲに接続され
る。そして、上記演算増幅器７８，７９の正の入力端子
が共通接続され、演算増幅器７８の出力端子は信号出力
端子Ｖo1に、演算増幅器７９の出力端子は信号出力端子
Ｖo2にそれぞれ接続されている。ここで、演算増幅器７
８，７９の特性は等しく、抵抗８０と８３、抵抗８１と
８２、抵抗８４と８７、及び抵抗８５と８６の抵抗値も
それぞれ等しい。また、キャパシタ８８と９１、キャパ
シタ８９と９０、キャパシタ９２と９５、キャパシタ９
３と９４、キャパシタ９６と９９、及びキャパシタ９７
と９８はそれぞれ同じ容量であり、抵抗８０と８１の抵
抗値の比、抵抗８４と８５の抵抗値の比、キャパシタ８
８と８９のインピーダンスの比、キャパシタ９２と９３
のインピーダンスの比、及びキャパシタ９６と９７のイ
ンピーダンスの比はそれぞれ同じである。

【００４６】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型の多重帰還型２次ハイパスフィルタを実現で
きる。しかも、通常の演算増幅器、抵抗及びキャパシタ
を用いて構成しているので、回路構成が簡単であり、設
計の簡単化も図れる。

【００４７】図１１は、この発明の第７の実施の形態に
係る全差動型アナログ回路について説明するためのもの
で、上記図３に示した回路を組み合わせて具体化し、全
差動型のバイカット型２次ローパスフィルタを構成した
ものである。このバイカット型２次ハイパスフィルタ
は、６個の演算増幅器２０６〜２１１、１６個の抵抗２
１２〜２２７、及び４個のキャパシタ２２８〜２３１か
ら構成されている。信号入力端子Ｖi1と演算増幅器２０
６の負の入力端子間には抵抗２１２が接続され、この演
算増幅器２０６の負の入力端子と出力端子Ｖx1間には抵
抗２１４及びキャパシタ２２８が並列接続される。上記
演算増幅器２０６の出力端子Ｖx1と演算増幅器２０８の
負の入力端子間には、抵抗２１６が接続される。キャパ
シタ２３０は、上記演算増幅器２０８の負の入力端子と
出力端子間に接続される。抵抗２１８は演算増幅器２０
８の出力端子と演算増幅器２１０の負の入力端子間に接
続され、抵抗２２０は演算増幅器２０８の出力端子と演
算増幅器２１０の正の入力端子間に接続される。抵抗２
２２は、上記演算増幅器２１０の負の入力端子と出力端
子間に接続される。抵抗２２６の一端は上記演算増幅器
２０６の負の入力端子に接続され、他端は演算増幅器２
１０の出力端子及び信号出力端子Ｖo1に接続される。抵
抗２２４の一端は上記演算増幅器２１０の正の入力端子
に接続され、他端は基準電位供給源ＶＲに接続される。

【００４８】同様に、信号入力端子Ｖi2と演算増幅器２
０７の負の入力端子間には抵抗２１３が接続され、この
演算増幅器２０７の負の入力端子と出力端子Ｖx2間には
抵抗２１５及びキャパシタ２２９が並列接続される。上
記演算増幅器２０７の出力端子Ｖx2と演算増幅器２０９
の負の入力端子間には、抵抗２１７が接続される。キャ
パシタ２３１は、上記演算増幅器２０９の負の入力端子
と出力端子間に接続される。抵抗２１９は演算増幅器２
０９の出力端子と演算増幅器２１１の負の入力端子間に
接続され、抵抗２２１は演算増幅器２０９の出力端子と
演算増幅器２１１の正の入力端子間に接続される。抵抗
２２３は、上記演算増幅器２１１の負の入力端子と出力
端子間に接続される。抵抗２２７の一端は上記演算増幅
器２０７の負の入力端子に接続され、他端は演算増幅器
２１１の出力端子及び信号出力端子Ｖo2に接続される。
抵抗２２５の一端は上記演算増幅器２１１の正の入力端
子に接続され、他端は基準電位供給源ＶＲに接続され
る。上記演算増幅器２０６，２０７，２０８，２０９の
正の入力端子はそれぞれ基準電位供給源ＶＲに接続さ
れ、上記演算増幅器２１０と２１１の正の入力端子が共
通接続されている。

【００４９】上記演算増幅器２０６と２０７、上記演算
増幅器２０８と２０９、及び上記演算増幅器２１０と２
１１の特性はそれぞれ等しい。また、上記抵抗２１２と
２１３、抵抗２１４と２１５、抵抗２１６と２１７、抵
抗２１８と２１９、抵抗２２０と２２１、抵抗２２２と
２２３、抵抗２２４と２２５、及び抵抗２２６と２２７
の抵抗値もそれぞれ等しい。更に、キャパシタ２２８と
２２９、及びキャパシタ２３０と２３１の容量はそれぞ
れ同じものであり、抵抗２１８と２２０の抵抗値の比と
抵抗２２２と２２４の抵抗値の比は同じである。

【００５０】上記のような構成によれば、コモンモード
フィードバックを用いることなく同相信号を除去するこ
とができ、高周波数域においても確実な動作を保証でき
る全差動型のバイカット型２次ローパスフィルタを実現
できる。しかも、通常の演算増幅器、抵抗及びキャパシ
タを用いて構成しているので、回路構成が簡単であり、
設計の簡単化も図れる。

【００５１】なお、上記第１ないし第７の実施の形態で
は、全差動型アナログ回路の例として、反転増幅回路、
１次ローパスフィルタ、１次ハイパスフィルタ、多重帰
還型２次ローパスフィルタ、多重帰還型２次ハイパスフ
ィルタ、及びバイカット型２次ローパスフィルタをそれ
ぞれ例にとって説明したが、この発明はこれらの実施の
形態に限定されるものではなく、図１ないし図４を用い
て説明した基本原理にしたがって種々変形して実施する
ことが可能である。また、第３の実施の形態では第２の
実施の形態における抵抗に代えてスイッチドキャパシタ
回路を用いたが、他の第１，第４ないし第７の実施の形
態の回路において、抵抗に代えてスイッチドキャパシタ
回路を用いても良いのは勿論である。

【００５２】

【発明の効果】以上説明したように、この発明によれ
ば、コモンモードフィードバックを用いることなく同相
信号を除去することができ、高周波数域においても確実
な動作を保証できる全差動型アナログ回路が得られる。
また、設計の簡単化が図れる全差動型アナログ回路が得
られる。

【図面の簡単な説明】

【図１】この発明の基本原理について説明するためのも
ので、全差動型アナログ回路の概念を示すブロック図。

【図２】理想の全差動型アナログ回路の入出力の関係に
ついて説明するためのシンボル図。

【図３】図１に示した回路を演算増幅器を用いて実現す
る場合の概略的な構成例を示すブロック図。

【図４】図１に示した回路を演算増幅器を用いて実現す
る場合の概略的な他の構成例を示すブロック図。

【図５】この発明の第１の実施の形態に係る全差動型ア
ナログ回路について説明するためのもので、全差動型の
反転増幅回路を示す回路図。

【図６】この発明の第２の実施の形態に係る全差動型ア
ナログ回路について説明するためのもので、全差動型の
１次ローパスフィルタを示す回路図。

【図７】この発明の第３の実施の形態に係る全差動型ア
ナログ回路について説明するためのもので、スイッチド
キャパシタ回路を用いた全差動型の１次ローパスフィル
タを示す回路図。

【図８】この発明の第４の実施の形態に係る全差動型ア
ナログ回路について説明するためのもので、全差動型の
１次ハイパスフィルタを示す回路図。

【図９】この発明の第５の実施の形態に係る全差動型ア
ナログ回路について説明するためのもので、全差動型の
多重帰還型２次ローパスフィルタを示す回路図。

【図１０】この発明の第６の実施の形態に係る全差動型
アナログ回路について説明するためのもので、全差動型
の多重帰還型２次ハイパスフィルタを示す回路図。

【図１１】この発明の第７の実施の形態に係る全差動型
アナログ回路について説明するためのもので、全差動型
のバイカット型２次ローパスフィルタを示す回路図。

【図１２】従来の全差動型アナログ回路について説明す
るためのもので、全差動型反転増幅回路の構成例を示す
回路図。

【符号の説明】

ＣＫ1 …第１の回路、ＣＫ2 …第２の回路、ＣＫ3 …第
３の回路、１８，１９，２８，２９，４２，４３，５
６，５７，７８，７９，２０６〜２１１…演算増幅器、
２０〜２７，３０〜３７，４４〜５１，５８〜６９，８
０〜８７，２１２〜２２５…抵抗、３８〜４１，５２〜
５５，７０〜７７，８８〜９９，２２８〜２３１…キャ
パシタ、ＳＣ３０〜ＳＣ３７…スイッチドキャパシタ回
路、Ｖi1，Ｖi2…信号入力端子、Ｖo1，Ｖo2…信号出力
端子、Ｖf1，Ｖf2…フィードバック電圧、ＶＲ…基準電
位供給源、Ｖ_REF …基準電位。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 正の入力端子と負の入力端子間に仮想接
   地が成り立つ第１の回路と、正の入力端子と負の入力端
   子間に仮想接地が成り立ち、上記第１の回路と特性が等
   しく且つ正の入力端子が上記第１の回路の正の入力端子
   と共通接続された第２の回路と、上記第１，第２の回路
   の正の入力端子の共通接続点と基準電位供給源間に接続
   され、上記第１，第２の回路の正の入力端子の共通接続
   点の電位を、上記第１の回路の出力端子と負の入力端子
   との電位差と、上記第２の回路の出力端子と負の入力端
   子との電位差との平均値に上記基準電位供給源の基準電
   位を加えた電位に設定し、上記第１，第２の回路の出力
   の直流バイアス電位を、上記基準電位とほぼ等しくする
   第３の回路とを具備し、 上記第１，第２の回路の負の入力端子にそれぞれ第１，
   第２の入力信号を供給し、上記第１，第２の回路の出力
   端子から第１，第２の出力信号を得ることを特徴とする
   全差動型アナログ回路。
2. 【請求項２】 第１の演算増幅器と、この第１の演算増
   幅器と特性が等しく、正の入力端子が上記第１の演算増
   幅器の正の入力端子に共通接続された第２の演算増幅器
   と、上記第１，第２の演算増幅器の正の入力端子の共通
   接続点と基準電位供給源との間に接続され、上記第１，
   第２の演算増幅器の正の入力端子の共通接続点の電位
   を、上記第１の演算増幅器の出力端子と負の入力端子と
   の電位差と、上記第２の演算増幅器の出力端子と負の入
   力端子との電位差との平均値に上記基準電位供給源の基
   準電位を加えた電位とすることにより、上記第１，第２
   の演算増幅器出力の直流バイアス電位を、上記基準電位
   とほぼ等しくする電位設定手段とを具備し、 上記第１，第２の演算増幅器の負の入力端子にそれぞれ
   第１，第２の入力信号を供給し、上記第１，第２の演算
   増幅器の出力端子から第１，第２の出力信号を得ること
   を特徴とする全差動型アナログ回路。
3. 【請求項３】 前記電位設定手段は、受動素子で構成さ
   れることを特徴とする請求項２に記載の全差動型アナロ
   グ回路。
4. 【請求項４】 前記電位設定手段は、受動素子と能動素
   子で構成されることを特徴とする請求項２に記載の全差
   動型アナログ回路。
5. 【請求項５】 第１の演算増幅器と、この第１の演算増
   幅器の負の入力端子と第１の信号入力端子との間に設け
   られ、上記第１の演算増幅器の出力が帰還される第１の
   回路ブロックと、上記第１の信号入力端子と上記第１の
   演算増幅器の正の入力端子との間に設けられ、基準電位
   供給源から基準電位を与えられて上記第１の演算増幅器
   の正の入力端子の電位を設定する第２の回路ブロック
   と、正の入力端子が上記第１の演算増幅器の正の入力端
   子に共通接続された第２の演算増幅器と、この第２の演
   算増幅器の負の入力端子と第２の信号入力端子との間に
   設けられ、上記第２の演算増幅器の出力が帰還される第
   ３の回路ブロックと、上記第２の信号入力端子と上記第
   ２の演算増幅器の正の入力端子との間に設けられ、上記
   基準電位供給源から基準電位を与えられて上記第２の演
   算増幅器の正の入力端子の電位を設定する第４の回路ブ
   ロックとを具備し、上記第１，第２の信号入力端子から
   それぞれ第１，第２の入力信号が供給され、上記第１，
   第２の演算増幅器の出力端子にそれぞれ接続された第
   １，第２の信号出力端子から第１，第２の出力信号を得
   るようにしてなり、 上記第１，第２の演算増幅器の特性は等しく、且つ上記
   第１の回路ブロックと第３の回路ブロック、及び上記第
   ２の回路ブロックと第４の回路ブロックの回路特性はそ
   れぞれ等しく、 上記第１，第２の信号入力端子から入力される第１，第
   ２の入力信号の電位をそれぞれＶi1(s) ，Ｖi2(s) 、上
   記第１，第２の信号出力端子から出力される第１，第２
   の出力信号の電位をそれぞれＶo1(s) ，Ｖo2(s) 、上記
   第１，第３の回路ブロックにおける上記第１，第２の演
   算増幅器の負の入力端子との接続点の電位をそれぞれＶ
   x1(s) ，Ｖx2(s) 、入力係数をＫi(s)、帰還係数をＫo
   (s)としたとき、 Ｖx1(s) ＝Ｋi(s)Ｖi1(s) ＋Ｋo(s)Ｖo1(s) Ｖx2(s) ＝Ｋi(s)Ｖi2(s) ＋Ｋo(s)Ｖo2(s) で表され、 上記第２，第４の回路ブロックの入力係数をＫi(s)、上
   記第２，第４の回路ブロックと上記第１，第２の演算増
   幅器の正の入力端子との接続点の電位をＶxc(s) とした
   とき、 Ｖxc(s) ＝Ｋi(s)・（Ｖi1(s) ＋Ｖi2(s) ）／２ で表されることを特徴とする全差動型アナログ回路。
6. 【請求項６】 前記第１及び第３の回路ブロックに前記
   基準電位供給源から基準電位を与えることを特徴とする
   請求項５に記載の全差動型アナログ回路。
7. 【請求項７】 第１の演算増幅器と、この第１の演算増
   幅器の負の入力端子と第１の信号入力端子間に接続され
   た第１の抵抗と、上記第１の演算増幅器の正の入力端子
   と上記第１の信号入力端子間に接続された第２の抵抗
   と、上記第１の演算増幅器の負の入力端子と第１の信号
   出力端子間に接続された第３の抵抗と、上記第１の演算
   増幅器の正の入力端子と基準電位供給源間に接続された
   第４の抵抗と、正の入力端子が上記第１の演算増幅器の
   正の入力端子に共通接続された第２の演算増幅器と、こ
   の第２の演算増幅器の負の入力端子と第２の信号入力端
   子間に接続された第５の抵抗と、上記第２の演算増幅器
   の正の入力端子と上記第２の信号入力端子間に接続され
   た第６の抵抗と、上記第２の演算増幅器の負の入力端子
   と第２の信号出力端子間に接続された第７の抵抗と、上
   記第２の演算増幅器の正の入力端子と上記基準電位供給
   源間に接続された第８の抵抗とを具備し、 上記第１，第２の演算増幅器は特性が等しく、上記第１
   の抵抗と第５の抵抗、上記第２の抵抗と第６の抵抗、上
   記第３の抵抗と第７の抵抗、及び上記第４の抵抗と第８
   の抵抗の抵抗値がそれぞれ等しく、且つ上記第１の抵抗
   と第２の抵抗の抵抗値の比と、上記第３の抵抗と第４の
   抵抗の抵抗値の比が等しいことを特徴とする全差動型ア
   ナログ回路。
8. 【請求項８】 前記第１の演算増幅器の負の入力端子と
   前記第１の信号出力端子間に接続された第１のキャパシ
   タと、前記第１の演算増幅器の正の入力端子と前記基準
   電位供給源間に接続された第２のキャパシタと、前記第
   ２の演算増幅器の負の入力端子と前記第２の信号出力端
   子間に接続された第３のキャパシタと、前記第２の演算
   増幅器の正の入力端子と前記基準電位供給源間に接続さ
   れた第４のキャパシタとを更に備え、 上記第１のキャパシタと第３のキャパシタ、及び上記第
   ２のキャパシタと第４のキャパシタの容量がそれぞれ等
   しく、且つ上記第１の抵抗と第２の抵抗の抵抗値の比
   と、上記第１のキャパシタと第２のキャパシタのインピ
   ーダンスの比が等しいことを特徴とする請求項７に記載
   の全差動型アナログ回路。
9. 【請求項９】 前記第１の抵抗と前記第１の演算増幅器
   の負の入力端子間に設けられた第１のキャパシタと、前
   記第２の抵抗と前記第１の演算増幅器の正の入力端子間
   に設けられた第２のキャパシタと、前記第５の抵抗と前
   記第２の演算増幅器の負の入力端子間に設けられた第３
   のキャパシタと、前記第６の抵抗と前記第２の演算増幅
   器の正の入力端子間に設けられた第４のキャパシタとを
   更に備え、 上記第１のキャパシタと第３のキャパシタ、及び上記第
   ２のキャパシタと第４のキャパシタの容量がそれぞれ等
   しく、且つ上記第１の抵抗と第２の抵抗の抵抗値の比
   と、上記第１のキャパシタと第２のキャパシタのインピ
   ーダンスの比が等しいことを特徴とする請求項７に記載
   の全差動型アナログ回路。
10. 【請求項１０】 第１の演算増幅器と、この第１の演算
    増幅器の負の入力端子と第１の信号入力端子間に直列接
    続された第１，第２の抵抗と、上記第１の演算増幅器の
    正の入力端子と上記第１の信号入力端子間に直列接続さ
    れた第３，第４の抵抗と、上記第１，第２の抵抗の接続
    点と基準電位供給源間に接続された第１のキャパシタ
    と、上記第３，第４の抵抗の接続点と上記基準電位供給
    源間に接続された第２のキャパシタと、上記第１，第２
    の抵抗の接続点と上記第１の演算増幅器の出力端子間に
    接続された第５の抵抗と、上記第１の演算増幅器の負の
    入力端子と出力端子間に接続された第３のキャパシタ
    と、上記第３，第４の抵抗の接続点と上記基準電位供給
    源間に接続された第６の抵抗と、上記第１の演算増幅器
    の正の入力端子と上記基準電位供給源間に接続された第
    ４のキャパシタと、正の入力端子が上記第１の演算増幅
    器の正の入力端子に共通接続された第２の演算増幅器
    と、この第２の演算増幅器の負の入力端子と第２の信号
    入力端子間に直列接続された第７，第８の抵抗と、上記
    第２の演算増幅器の正の入力端子と上記第２の信号入力
    端子間に直列接続された第９，第１０の抵抗と、上記第
    ７，第８の抵抗の接続点と上記基準電位供給源間に接続
    された第５のキャパシタと、上記第９，第１０の抵抗の
    接続点と上記基準電位供給源間に接続された第６のキャ
    パシタと、上記第７，第８の抵抗の接続点と上記第２の
    演算増幅器の出力端子間に接続された第１１の抵抗と、
    上記第２の演算増幅器の負の入力端子と出力端子間に接
    続された第７のキャパシタと、上記第９，第１０の抵抗
    の接続点と上記基準電位供給源間に接続された第１２の
    抵抗と、上記第２の演算増幅器の正の入力端子と上記基
    準電位供給源間に接続された第８のキャパシタとを具備
    し、上記第１，第２の演算増幅器の出力端子にそれぞれ
    接続された第１，第２の信号出力端子から出力信号を得
    るようにしてなり、 上記第１，第２の演算増幅器は特性が等しく、上記第１
    の抵抗と第７の抵抗、上記第２の抵抗と第８の抵抗、上
    記第３の抵抗と第９の抵抗、上記第４の抵抗と第１０の
    抵抗、上記第５の抵抗と第１１の抵抗、及び上記第６の
    抵抗と第１２の抵抗の抵抗値がそれぞれ等しく、且つ上
    記第１のキャパシタと第５のキャパシタ、上記第２のキ
    ャパシタと第６のキャパシタ、上記第３のキャパシタと
    第７のキャパシタ、及び上記第４のキャパシタと第８の
    キャパシタの容量がそれぞれ等しく、上記第１の抵抗と
    第３の抵抗の抵抗値の比、上記第２の抵抗と第４の抵抗
    の抵抗値の比、上記第５の抵抗と第６の抵抗の抵抗値の
    比、上記第１のキャパシタと第２のキャパシタのインピ
    ーダンスの比、及び上記第３のキャパシタと第４のキャ
    パシタのインピーダンスの比がそれぞれ等しいことを特
    徴とする全差動型アナログ回路。
11. 【請求項１１】 第１の演算増幅器と、この第１の演算
    増幅器の負の入力端子と第１の信号入力端子間に直列接
    続された第１，第２のキャパシタと、上記第１の演算増
    幅器の正の入力端子と上記第１の信号入力端子間に直列
    接続された第３，第４のキャパシタと、上記第１，第２
    のキャパシタの接続点と基準電位供給源間に接続された
    第１の抵抗と、上記第３，第４のキャパシタの接続点と
    上記基準電位供給源間に接続された第２の抵抗と、上記
    第１，第２のキャパシタの接続点と上記第１の演算増幅
    器の出力端子間に接続された第５のキャパシタと、上記
    第１の演算増幅器の負の入力端子と出力端子間に接続さ
    れた第３の抵抗と、上記第３，第４のキャパシタの接続
    点と上記基準電位供給源間に接続された第６のキャパシ
    タと、上記第１の演算増幅器の正の入力端子と上記基準
    電位供給源間に接続された第４の抵抗と、正の入力端子
    が上記第１の演算増幅器の正の入力端子に共通接続され
    た第２の演算増幅器と、この第２の演算増幅器の負の入
    力端子と第２の信号入力端子間に直列接続された第７，
    第８のキャパシタと、上記第２の演算増幅器の正の入力
    端子と上記第２の信号入力端子間に直列接続された第
    ９，第１０のキャパシタと、上記第７，第８のキャパシ
    タの接続点と上記基準電位供給源間に接続された第５の
    抵抗と、上記第９，第１０のキャパシタの接続点と上記
    基準電位供給源間に接続された第６の抵抗と、上記第
    ７，第８のキャパシタの接続点と上記第２の演算増幅器
    の出力端子間に接続された第１１のキャパシタと、上記
    第２の演算増幅器の負の入力端子と出力端子間に接続さ
    れた第７の抵抗と、上記第９，第１０のキャパシタの接
    続点と上記基準電位供給源間に接続された第１２のキャ
    パシタと、上記第２の演算増幅器の正の入力端子と上記
    基準電位供給源間に接続された第８の抵抗とを具備し、
    上記第１，第２の演算増幅器の出力端子にそれぞれ接続
    された第１，第２の信号出力端子から出力信号を得るよ
    うにしてなり、 上記第１，第２の演算増幅器は特性が等しく、上記第１
    の抵抗と第５の抵抗、上記第２の抵抗と第６の抵抗、上
    記第３の抵抗と第７の抵抗、及び上記第４の抵抗と第８
    の抵抗の抵抗値がそれぞれ等しく、且つ上記第１のキャ
    パシタと第７のキャパシタ、上記第２のキャパシタと第
    ８のキャパシタ、上記第３のキャパシタと第９のキャパ
    シタ、上記第４のキャパシタと第１０のキャパシタ、上
    記第５のキャパシタと第１１のキャパシタ、及び上記第
    ６のキャパシタと第１２のキャパシタの容量がそれぞれ
    等しく、上記第１のキャパシタと第３のキャパシタのイ
    ンピーダンスの比、上記第２のキャパシタと第４のキャ
    パシタのインピーダンスの比、上記第５のキャパシタと
    第６のキャパシタのインピーダンスの比、上記第１の抵
    抗と第２の抵抗の抵抗値の比、及び上記第３の抵抗と第
    ４の抵抗の抵抗値の比がそれぞれ等しいことを特徴とす
    る全差動型アナログ回路。
12. 【請求項１２】 正の入力端子が基準電位供給源に接続
    された第１の演算増幅器と、この第１の演算増幅器の負
    の入力端子と第１の信号入力端子間に接続された第１の
    抵抗と、上記第１の演算増幅器の負の入力端子と出力端
    子間に接続された第２の抵抗と、上記第１の演算増幅器
    の負の入力端子と出力端子間に接続された第１のキャパ
    シタと、正の入力端子が上記基準電位供給源に接続され
    た第２の演算増幅器と、この第２の演算増幅器の負の入
    力端子と上記第１の演算増幅器の出力端子間に接続され
    た第３の抵抗と、上記第２の演算増幅器の負の入力端子
    と出力端子間に接続された第２のキャパシタと、第３の
    演算増幅器と、この第３の演算増幅器の負の入力端子と
    上記第２の演算増幅器の出力端子間に接続された第４の
    抵抗と、上記第３の演算増幅器の負の入力端子と出力端
    子間に接続された第５の抵抗と、上記第３の演算増幅器
    の正の入力端子と上記第２の演算増幅器の出力端子間に
    接続された第６の抵抗と、上記第３の演算増幅器の正の
    入力端子と上記基準電位供給源間に接続された第７の抵
    抗と、上記第１の演算増幅器の負の入力端子と上記第３
    の演算増幅器の出力端子間に接続された第８の抵抗と、
    正の入力端子が上記基準電位供給源に接続された第４の
    演算増幅器と、この第４の演算増幅器の負の入力端子と
    第２の信号入力端子間に接続された第９の抵抗と、上記
    第４の演算増幅器の負の入力端子と出力端子間に接続さ
    れた第１０の抵抗と、上記第４の演算増幅器の負の入力
    端子と出力端子間に接続された第３のキャパシタと、正
    の入力端子が上記基準電位供給源に接続された第５の演
    算増幅器と、この第５の演算増幅器の負の入力端子と上
    記第４の演算増幅器の出力端子間に接続された第１１の
    抵抗と、上記第５の演算増幅器の負の入力端子と出力端
    子間に接続された第４のキャパシタと、正の入力端子が
    上記第３の演算増幅器の正の入力端子に共通接続された
    第６の演算増幅器と、この第６の演算増幅器の負の入力
    端子と上記第５の演算増幅器の出力端子間に接続された
    第１２の抵抗と、上記第６の演算増幅器の負の入力端子
    と出力端子間に接続された第１３の抵抗と、上記第６の
    演算増幅器の正の入力端子と上記第５の演算増幅器の出
    力端子間に接続された第１４の抵抗と、上記第６の演算
    増幅器の正の入力端子と上記基準電位供給源間に接続さ
    れた第１５の抵抗と、上記第４の演算増幅器の負の入力
    端子と上記第６の演算増幅器の出力端子間に接続された
    第１６の抵抗とを具備し、上記第３，第６の演算増幅器
    の出力端子にそれぞれ接続された第１，第２の信号出力
    端子から出力信号を得るようにしてなり、 上記第１の演算増幅器と第４の演算増幅器、上記第２の
    演算増幅器と第５の演算増幅器、及び上記第３の演算増
    幅器と第６の演算増幅器はそれぞれ特性が等しく、上記
    第１の抵抗と第９の抵抗、上記第２の抵抗と第１０の抵
    抗、上記第３の抵抗と第１１の抵抗、上記第４の抵抗と
    第１２の抵抗、上記第５の抵抗と第１３の抵抗、上記第
    ６の抵抗と第１４の抵抗、上記第７の抵抗と第１５の抵
    抗、及び上記第８の抵抗と第１６の抵抗の抵抗値がそれ
    ぞれ等しく、且つ上記第１のキャパシタと第３のキャパ
    シタ、及び上記第２のキャパシタと第４のキャパシタの
    容量がそれぞれ等しく、上記第４の抵抗と第６の抵抗の
    抵抗値の比と、上記第５の抵抗と第７の抵抗の抵抗値の
    比が等しいことを特徴とする全差動型アナログ回路。
13. 【請求項１３】 前記各抵抗の少なくとも１つとしてス
    イッチドキャパシタ回路を用いたことを特徴とする請求
    項７ないし１２いずれか１つの項に記載の全差動型アナ
    ログ回路。