JP2002163894A - サンプル・ホールド回路およびａ／ｄ変換器 - Google Patents
サンプル・ホールド回路およびａ／ｄ変換器Info
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Abstract
(57)【要約】
【課題】 完全差動型演算増幅回路を用いたサンプル・
ホールド回路において、動作安定性を高めるとともに差
動出力信号の中心値の平衡点の変動を抑え、Ａ／Ｄ変換
器の安定性、精度を向上させる。 【解決手段】 完全差動型演算増幅回路１の入力端子Ｉ
Ｎ１、ＩＮ２にそれぞれ同相帰還用ホールド容量ＣＦ
１、ＣＦ２を接続した同相帰還回路２を設け、サンプル
期間において完全差動型演算増幅回路１の入力端子ＩＮ
１、ＩＮ２と出力端子ＯＵＴ１、ＯＵＴ２との間を接続
するリセットスイッチＲＳ１、ＲＳ２を介して同相帰還
用ホールド容量ＣＦ１、ＣＦ２をチャージして出力端子
ＯＵＴ１、ＯＵＴ２からの差動出力信号の中心値の平衡
点を定め、ホールド期間中には差動出力信号に係わらず
同相帰還用ホールド容量ＣＦ１、ＣＦ２にチャージされ
た電荷により、差動出力信号の中心値の平衡点を維持す
る。
ホールド回路において、動作安定性を高めるとともに差
動出力信号の中心値の平衡点の変動を抑え、Ａ／Ｄ変換
器の安定性、精度を向上させる。 【解決手段】 完全差動型演算増幅回路１の入力端子Ｉ
Ｎ１、ＩＮ２にそれぞれ同相帰還用ホールド容量ＣＦ
１、ＣＦ２を接続した同相帰還回路２を設け、サンプル
期間において完全差動型演算増幅回路１の入力端子ＩＮ
１、ＩＮ２と出力端子ＯＵＴ１、ＯＵＴ２との間を接続
するリセットスイッチＲＳ１、ＲＳ２を介して同相帰還
用ホールド容量ＣＦ１、ＣＦ２をチャージして出力端子
ＯＵＴ１、ＯＵＴ２からの差動出力信号の中心値の平衡
点を定め、ホールド期間中には差動出力信号に係わらず
同相帰還用ホールド容量ＣＦ１、ＣＦ２にチャージされ
た電荷により、差動出力信号の中心値の平衡点を維持す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプル・ホール
ド回路及びこれを用いたＡ／Ｄ（Analog to Digital）
変換器に関し、特に完全差動型演算増幅回路を用いたサ
ンプル・ホールド回路及びこれを用いたＡ／Ｄ変換器に
関するものである。
ド回路及びこれを用いたＡ／Ｄ（Analog to Digital）
変換器に関し、特に完全差動型演算増幅回路を用いたサ
ンプル・ホールド回路及びこれを用いたＡ／Ｄ変換器に
関するものである。
【０００２】
【従来の技術】現在、Ａ／Ｄ（Analog to Digital）変
換器にあっては、完全差動型演算増幅回路を含むサンプ
ル・ホールド回路が用いたものがある。例えば、パイプ
ライン方式のＡ／Ｄ変換器において用いられている。パ
イプライン方式のＡ／Ｄ変換器は、図４に示すように、
ｎビットのＰＣＭ（Pulse Code Modulation）データの
ＭＳＢ（Most Significant Bit）からＬＳＢ（Least Si
gnificant Bit）までのビット毎にＡ／Ｄ変換セルＳｎ
〜Ｓ１で順次値を特定するものである。各ビット毎のＡ
／Ｄ変換セルＳk（ｋ＝ｎ，ｎ−１，ｎ−２・・・１）
はそれぞれ特定したビットの値を順次シフトさせるラッ
チｌk1、・・ｌkk-1、ｌkkを備え、各ビット毎のＡ／Ｄ
変換セルの最終段のラッチｌnn、ｌn-1n-1、・・・、ｌ
11からＭＳＢ〜ＬＳＢの各ビットの値を出力する。
換器にあっては、完全差動型演算増幅回路を含むサンプ
ル・ホールド回路が用いたものがある。例えば、パイプ
ライン方式のＡ／Ｄ変換器において用いられている。パ
イプライン方式のＡ／Ｄ変換器は、図４に示すように、
ｎビットのＰＣＭ（Pulse Code Modulation）データの
ＭＳＢ（Most Significant Bit）からＬＳＢ（Least Si
gnificant Bit）までのビット毎にＡ／Ｄ変換セルＳｎ
〜Ｓ１で順次値を特定するものである。各ビット毎のＡ
／Ｄ変換セルＳk（ｋ＝ｎ，ｎ−１，ｎ−２・・・１）
はそれぞれ特定したビットの値を順次シフトさせるラッ
チｌk1、・・ｌkk-1、ｌkkを備え、各ビット毎のＡ／Ｄ
変換セルの最終段のラッチｌnn、ｌn-1n-1、・・・、ｌ
11からＭＳＢ〜ＬＳＢの各ビットの値を出力する。
【０００３】各Ａ／Ｄ変換セルＳkの構成を機能ブロッ
クで示すと、１ビットＡＤＣ（Analog to Digital Conv
erter）をなすコンパレータＣＯと、コンパレータＣＯ
の判定結果“１”、“０”に対応した電圧分を入力から
減算する減算器ｄ０と、減算器ｄ０の出力電圧をサンプ
ルしてその２倍値を出力するサンプル・ホールド回路ｓ
ｈ０とからなっている。１段目のＡ／Ｄ変換セルＳnの
コンパレータＣＯで所定の基準電圧と入力電圧とを比較
し、入力電圧が大のときはＭＳＢを“１”としてラッチ
ｌn1に与え、減算器ｄ１にてＭＳＢ“１”に対応する電
圧分を入力電圧から減算し、減算器ｄ０の出力をサンプ
ル・ホールド回路ｓｈ０で２倍して減算器ｄ０の出力を
１ビット桁上げしたことに相当する出力電圧を次段のＡ
／Ｄ変換セルＳn-1に与える。同様に次段以降のＡ／Ｄ
変換セルＳn-1、Ｓn-2、・・・Ｓ1でＭＳＢより下位の
ビットが定められる。所定のサンプリングクロックに従
ってＡ／Ｄ変換セルＳn、Ｓn-1、・・・Ｓ1で定まる値
は、図示しないサンプリングクロックに従ってそれぞれ
のラッチ段でシフトされ、最終段からＭＳＢ〜ＬＳＢの
各ビットの値が出力されるのである。
クで示すと、１ビットＡＤＣ（Analog to Digital Conv
erter）をなすコンパレータＣＯと、コンパレータＣＯ
の判定結果“１”、“０”に対応した電圧分を入力から
減算する減算器ｄ０と、減算器ｄ０の出力電圧をサンプ
ルしてその２倍値を出力するサンプル・ホールド回路ｓ
ｈ０とからなっている。１段目のＡ／Ｄ変換セルＳnの
コンパレータＣＯで所定の基準電圧と入力電圧とを比較
し、入力電圧が大のときはＭＳＢを“１”としてラッチ
ｌn1に与え、減算器ｄ１にてＭＳＢ“１”に対応する電
圧分を入力電圧から減算し、減算器ｄ０の出力をサンプ
ル・ホールド回路ｓｈ０で２倍して減算器ｄ０の出力を
１ビット桁上げしたことに相当する出力電圧を次段のＡ
／Ｄ変換セルＳn-1に与える。同様に次段以降のＡ／Ｄ
変換セルＳn-1、Ｓn-2、・・・Ｓ1でＭＳＢより下位の
ビットが定められる。所定のサンプリングクロックに従
ってＡ／Ｄ変換セルＳn、Ｓn-1、・・・Ｓ1で定まる値
は、図示しないサンプリングクロックに従ってそれぞれ
のラッチ段でシフトされ、最終段からＭＳＢ〜ＬＳＢの
各ビットの値が出力されるのである。
【０００４】実際のＡ／Ｄ変換セルでは、完全差動型演
算増幅回路を備えたサンプル・ホールド回路を用い、減
算器ｄ０とサンプル・ホールド回路ｓｈ０との機能を兼
ねた構成をとっている。これは、図５に示すように完全
差動型演算増幅回路５１の負入力端子である第１の入力
端子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１
との間に第１のスイッチ容量網ＣＳ１を設け、第１の入
力端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１の
リセットスイッチＲＳ１を設けてある。第１のスイッチ
容量網ＣＳ１は一方の端子を第１の入力端子ＩＮ１に接
続した容量Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサン
プル・ホールド回路の入力端子ＩＮ０と基準電圧端子Ｒ
ｅｆと第１の出力端子ＯＵＴ１とに選択的に接続するス
イッチＳＷ１と、容量Ｃ２の他方の端子をサンプル・ホ
ールド回路ｓｈ１の入力端子ＩＮ０と基準電圧端子Ｒｅ
ｆ’と完全差動型演算増幅回路５１の正出力端子である
第１の出力端子ＯＵＴ１とに選択的に接続するスイッチ
ＳＷ２とよりなる。完全差動型演算増幅回路５１の正入
力端子としての第２の入力端子ＩＮ２と負出力端子とし
ての第２の出力端子ＯＵＴ２との間には、第１のスイッ
チ容量網ＣＳ１と同様の第２のスイッチ容量網ＣＳ２を
設け、第２の入力端子と第２の出力端子との間に第２の
リセットスイッチＲＳ２が設けられる。第２のスイッチ
容量網ＣＳ２は、一方の端子を第２の入力端子ＩＮ２に
接続した等しい容量値の容量Ｃ１’、Ｃ２’と、容量Ｃ
１’の他方の端子をサンプル・ホールド回路の差動入力
端子の他方である入力端子ＩＮ０’と基準電圧端子Ｒｅ
ｆ’と第２の出力端子ＯＵＴ２とに選択的に接続するス
イッチＳＷ３と、容量Ｃ２’の他方の端子をサンプル・
ホールド回路ｓｈ１の差動入力端子の他方のである入力
端子ＩＮ０’と基準電圧端子Ｒｅｆと完全差動型演算増
幅回路１の負出力端子である第２の出力端子ＯＵＴ２と
に選択的に接続するスイッチＳＷ４とからなる。
算増幅回路を備えたサンプル・ホールド回路を用い、減
算器ｄ０とサンプル・ホールド回路ｓｈ０との機能を兼
ねた構成をとっている。これは、図５に示すように完全
差動型演算増幅回路５１の負入力端子である第１の入力
端子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１
との間に第１のスイッチ容量網ＣＳ１を設け、第１の入
力端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１の
リセットスイッチＲＳ１を設けてある。第１のスイッチ
容量網ＣＳ１は一方の端子を第１の入力端子ＩＮ１に接
続した容量Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサン
プル・ホールド回路の入力端子ＩＮ０と基準電圧端子Ｒ
ｅｆと第１の出力端子ＯＵＴ１とに選択的に接続するス
イッチＳＷ１と、容量Ｃ２の他方の端子をサンプル・ホ
ールド回路ｓｈ１の入力端子ＩＮ０と基準電圧端子Ｒｅ
ｆ’と完全差動型演算増幅回路５１の正出力端子である
第１の出力端子ＯＵＴ１とに選択的に接続するスイッチ
ＳＷ２とよりなる。完全差動型演算増幅回路５１の正入
力端子としての第２の入力端子ＩＮ２と負出力端子とし
ての第２の出力端子ＯＵＴ２との間には、第１のスイッ
チ容量網ＣＳ１と同様の第２のスイッチ容量網ＣＳ２を
設け、第２の入力端子と第２の出力端子との間に第２の
リセットスイッチＲＳ２が設けられる。第２のスイッチ
容量網ＣＳ２は、一方の端子を第２の入力端子ＩＮ２に
接続した等しい容量値の容量Ｃ１’、Ｃ２’と、容量Ｃ
１’の他方の端子をサンプル・ホールド回路の差動入力
端子の他方である入力端子ＩＮ０’と基準電圧端子Ｒｅ
ｆ’と第２の出力端子ＯＵＴ２とに選択的に接続するス
イッチＳＷ３と、容量Ｃ２’の他方の端子をサンプル・
ホールド回路ｓｈ１の差動入力端子の他方のである入力
端子ＩＮ０’と基準電圧端子Ｒｅｆと完全差動型演算増
幅回路１の負出力端子である第２の出力端子ＯＵＴ２と
に選択的に接続するスイッチＳＷ４とからなる。
【０００５】図６に示すように、サンプル・ホールド回
路ｓｈ１は、その入力端子ＩＮ０、ＩＮ０’にコンパレ
ータＣＯの入力端子を接続してＡ／Ｄ変換セルＳkを構
成してある。後述するホールド期間において、コンパレ
ータＣＯの出力により第１のスイッチ容量網ＣＳ１のス
イッチＳＷ１、ＳＷ２、第２のスイッチ容量網ＣＳ２の
スイッチＳＷ３、ＳＷ４を制御することにより、上述の
減算動作を可能としてある。サンプル・ホールド回路ｓ
ｈ１の出力端子ＯＵＴ１、ＯＵＴ２に、同様のＡ／Ｄ変
換セルＳk-1のサンプル・ホールド回路ｓｈ１の入力端
子ＩＮ０、ＩＮ０’および、コンパレータＣＯを接続し
て、Ａ／Ｄ変換セルＳkは後段のＡ／Ｄ変換セルＳk-1に
接続され、図４に示したパイプライン方式のＡ／Ｄ変換
器が構成される。
路ｓｈ１は、その入力端子ＩＮ０、ＩＮ０’にコンパレ
ータＣＯの入力端子を接続してＡ／Ｄ変換セルＳkを構
成してある。後述するホールド期間において、コンパレ
ータＣＯの出力により第１のスイッチ容量網ＣＳ１のス
イッチＳＷ１、ＳＷ２、第２のスイッチ容量網ＣＳ２の
スイッチＳＷ３、ＳＷ４を制御することにより、上述の
減算動作を可能としてある。サンプル・ホールド回路ｓ
ｈ１の出力端子ＯＵＴ１、ＯＵＴ２に、同様のＡ／Ｄ変
換セルＳk-1のサンプル・ホールド回路ｓｈ１の入力端
子ＩＮ０、ＩＮ０’および、コンパレータＣＯを接続し
て、Ａ／Ｄ変換セルＳkは後段のＡ／Ｄ変換セルＳk-1に
接続され、図４に示したパイプライン方式のＡ／Ｄ変換
器が構成される。
【０００６】サンプル・ホールド回路ｓｈ１の動作の詳
細は次の通りである。サンプル期間では、図７（ａ）に
示すように第１、第２のリセットスイッチＲＳ１、ＲＳ
２をオンとし、第１のスイッチ容量網ＣＳ１において、
入力端子ＩＮ０と入力端子ＩＮとの間に容量Ｃ１、Ｃ２
を並列に導通させる。第２のスイッチ容量網ＣＳ２にお
いても同様に接続する。入力端子ＩＮ１の電圧をＶｔと
し、入力端子ＩＮ０に入力される入力電圧をＶinとし、
容量Ｃ１、Ｃ２の容量値を等しくＣとすると、容量Ｃ
１、Ｃ２に蓄積される電荷の総和Ｑは、
細は次の通りである。サンプル期間では、図７（ａ）に
示すように第１、第２のリセットスイッチＲＳ１、ＲＳ
２をオンとし、第１のスイッチ容量網ＣＳ１において、
入力端子ＩＮ０と入力端子ＩＮとの間に容量Ｃ１、Ｃ２
を並列に導通させる。第２のスイッチ容量網ＣＳ２にお
いても同様に接続する。入力端子ＩＮ１の電圧をＶｔと
し、入力端子ＩＮ０に入力される入力電圧をＶinとし、
容量Ｃ１、Ｃ２の容量値を等しくＣとすると、容量Ｃ
１、Ｃ２に蓄積される電荷の総和Ｑは、
【式１】 と表せる。
【０００７】ホールド期間では、図７（ｂ）に示すよう
に第１、第２のリセットスイッチＲＳ１、ＲＳ２をオフ
とし、第１のスイッチ容量網ＣＳ１において、コンパレ
ータＣＯの出力に応じて、容量Ｃ１の他方の端子を入力
端子ＩＮ０から遮断して基準電圧端子Ｒｅｆに導通さ
せ、容量Ｃ２の他方の端子を入力端子ＩＮ０から遮断し
て第１の出力端子ＯＵＴ１に導通させるか、あるいは容
量Ｃ２の他方の端子を入力端子ＩＮ０から遮断して基準
電圧端子Ｒｅｆ’に導通させ、容量Ｃ１の他方の端子を
入力端子ＩＮ０から遮断して第１の出力端子ＯＵＴ１に
導通させる。第２のスイッチ容量網ＣＳ２も同様に接続
する。基準電圧端子Ｒｅｆの電圧をＶref、第１の出力
端子ＯＵＴ１の電圧をＶoutとすると、容量Ｃ１、Ｃ２
に蓄積される電荷の総和Ｑは、
に第１、第２のリセットスイッチＲＳ１、ＲＳ２をオフ
とし、第１のスイッチ容量網ＣＳ１において、コンパレ
ータＣＯの出力に応じて、容量Ｃ１の他方の端子を入力
端子ＩＮ０から遮断して基準電圧端子Ｒｅｆに導通さ
せ、容量Ｃ２の他方の端子を入力端子ＩＮ０から遮断し
て第１の出力端子ＯＵＴ１に導通させるか、あるいは容
量Ｃ２の他方の端子を入力端子ＩＮ０から遮断して基準
電圧端子Ｒｅｆ’に導通させ、容量Ｃ１の他方の端子を
入力端子ＩＮ０から遮断して第１の出力端子ＯＵＴ１に
導通させる。第２のスイッチ容量網ＣＳ２も同様に接続
する。基準電圧端子Ｒｅｆの電圧をＶref、第１の出力
端子ＯＵＴ１の電圧をＶoutとすると、容量Ｃ１、Ｃ２
に蓄積される電荷の総和Ｑは、
【式２】 と表せる。サンプル期間、ホールド期間での電荷の総和
は保存されており、
は保存されており、
【式３】 であり、Ｖref＝０とすれば、２Ｖin＝Ｖoutとし、サン
プルした値の２倍値を出力する。これは、コンパレータ
ＣＯの出力が“０”であって減算器ｄ０による減算を要
しない場合に相当する。コンパレータＣＯの出力が
“１”であって減算器ｄ０による減算を必要とする場合
は、Ｖrefを適当な値のＶref’にすることによって減算
動作が実現される。すなわち、基準電圧端子Ｒｅｆに代
わって、その電圧をＶref’とした基準電圧端子Ｒｅ
ｆ’の側にスイッチＳＷ２をオンとする。第２の入力端
子ＩＮ２、第２の出力端子ＯＵＴ２の間における第２の
スイッチ容量網ＣＳ２、第２のリセットスイッチＲＳ２
についても、これと同様の動作であるが、極性の違いか
ら、ホールド期間において、コンパレータＣＯの出力が
“０”の場合に容量Ｃ１’の他方の端子はＲｅｆ’に接
続されてＶref’が印加され、コンパレータＣＯの出力
が“１”の場合には、容量Ｃ２’の他方の端子はＲｅｆ
に接続されてＶrefが印加される。なお、実際には完全
差動型演算増幅回路は出力はオフセットを有してあり、
Ｖref、Ｖref’はオフセットを相殺する値（例えば、Ｖ
ref＝０．５Ｖ、Ｖref’＝１．５Ｖ）とされる。
プルした値の２倍値を出力する。これは、コンパレータ
ＣＯの出力が“０”であって減算器ｄ０による減算を要
しない場合に相当する。コンパレータＣＯの出力が
“１”であって減算器ｄ０による減算を必要とする場合
は、Ｖrefを適当な値のＶref’にすることによって減算
動作が実現される。すなわち、基準電圧端子Ｒｅｆに代
わって、その電圧をＶref’とした基準電圧端子Ｒｅ
ｆ’の側にスイッチＳＷ２をオンとする。第２の入力端
子ＩＮ２、第２の出力端子ＯＵＴ２の間における第２の
スイッチ容量網ＣＳ２、第２のリセットスイッチＲＳ２
についても、これと同様の動作であるが、極性の違いか
ら、ホールド期間において、コンパレータＣＯの出力が
“０”の場合に容量Ｃ１’の他方の端子はＲｅｆ’に接
続されてＶref’が印加され、コンパレータＣＯの出力
が“１”の場合には、容量Ｃ２’の他方の端子はＲｅｆ
に接続されてＶrefが印加される。なお、実際には完全
差動型演算増幅回路は出力はオフセットを有してあり、
Ｖref、Ｖref’はオフセットを相殺する値（例えば、Ｖ
ref＝０．５Ｖ、Ｖref’＝１．５Ｖ）とされる。
【０００８】
【発明が解決しようとする課題】さて、完全差動型演算
増幅回路５１は、１組の差動入力端子である第１、第２
の入力端子ＩＮ１、ＩＮ２に入力された入力信号の差を
増幅して出力する第１の出力端子ＯＵＴ１と、上記入力
信号の差を反転増幅して出力する第２の出力端子ＯＵＴ
２とからなる、１組の差動出力端子を持っている。上記
差動入力端子は、１組の入力信号の相対的な差のみを信
号成分として取り出す。他方、上記差動出力端子は、上
記１組の入力信号の相対的な差を増幅した結果を、１組
の出力信号の相対的な差において出力する。しかし、こ
のままでは上記１組の差動出力信号の中心値（絶対値）
は、一意には決まらない。そこで、図５に示されるよう
に第１の出力端子ＯＵＴ１と第２の出力端子との間は、
同相帰還回路５２が設けられ、制御端子ｃｌに発生する
出力バイアス制御信号によって完全差動型演算増幅回路
５１の内部の出力バイアス回路を制御し、上記１組の差
動出力信号の中心値が一意に保つ。
増幅回路５１は、１組の差動入力端子である第１、第２
の入力端子ＩＮ１、ＩＮ２に入力された入力信号の差を
増幅して出力する第１の出力端子ＯＵＴ１と、上記入力
信号の差を反転増幅して出力する第２の出力端子ＯＵＴ
２とからなる、１組の差動出力端子を持っている。上記
差動入力端子は、１組の入力信号の相対的な差のみを信
号成分として取り出す。他方、上記差動出力端子は、上
記１組の入力信号の相対的な差を増幅した結果を、１組
の出力信号の相対的な差において出力する。しかし、こ
のままでは上記１組の差動出力信号の中心値（絶対値）
は、一意には決まらない。そこで、図５に示されるよう
に第１の出力端子ＯＵＴ１と第２の出力端子との間は、
同相帰還回路５２が設けられ、制御端子ｃｌに発生する
出力バイアス制御信号によって完全差動型演算増幅回路
５１の内部の出力バイアス回路を制御し、上記１組の差
動出力信号の中心値が一意に保つ。
【０００９】図８は完全差動型演算増幅回路５１内の出
力部を例示したものである。出力部はカスコード増幅回
路８１からなり、その出力バイアス回路８２に与えられ
る出力バイアス制御信号によって上記１組の差動出力信
号の中心値が制御される。同相帰還回路５２は、完全差
動型演算増幅回路５１の１組の差動出力信号である出力
端子ＯＵＴ１、ＯＵＴ２からの出力を受けて、上記１組
の差動出力信号の中心値の変動を抑制し一定の値に保つ
ように作用する出力バイアス制御信号を、完全差動型演
算増幅回路５１の出力バイアス回路８２に対して帰還し
ている。
力部を例示したものである。出力部はカスコード増幅回
路８１からなり、その出力バイアス回路８２に与えられ
る出力バイアス制御信号によって上記１組の差動出力信
号の中心値が制御される。同相帰還回路５２は、完全差
動型演算増幅回路５１の１組の差動出力信号である出力
端子ＯＵＴ１、ＯＵＴ２からの出力を受けて、上記１組
の差動出力信号の中心値の変動を抑制し一定の値に保つ
ように作用する出力バイアス制御信号を、完全差動型演
算増幅回路５１の出力バイアス回路８２に対して帰還し
ている。
【００１０】図９、図１０及び図１１は同相帰還回路の
例を示している。これらは共通して、完全差動型演算増
幅回路の１組の差動出力電圧（便宜上、Ｖｘ、Ｖｙとす
る。）を、同相帰還回路の入力としている。図９の回路
が同相帰還回路５２として用いられている場合の、回路
動作を考える。この帰還系における完全差動型演算増幅
回路の差動出力信号の中心値の平衡点を、（Ｖｘ＋Ｖ
ｙ）／２≡Ｖ0とし、このときＭＯＳトランジスタＭ
１、Ｍ２を流れる電流の和をＩ0とする。いま、上記差
動出力信号の中心値がＶ0からΔＶだけ上昇したとする
と、Ｍ１、Ｍ２を流れる電流の和はＩ0に対しΔＩ増加
する。この電流増加は、トランジスタＭ３と出力バイア
ス回路とで構成されるカレントミラーを介して、完全差
動型演算増幅回路の出力引き込み電流値の増加となり、
上記差動出力信号の中心値を引き下げようとする。同様
に、Ｖ0からΔＶだけ下降した場合には、上記帰還系は
差動出力信号の中心値を引き上げようとする。
例を示している。これらは共通して、完全差動型演算増
幅回路の１組の差動出力電圧（便宜上、Ｖｘ、Ｖｙとす
る。）を、同相帰還回路の入力としている。図９の回路
が同相帰還回路５２として用いられている場合の、回路
動作を考える。この帰還系における完全差動型演算増幅
回路の差動出力信号の中心値の平衡点を、（Ｖｘ＋Ｖ
ｙ）／２≡Ｖ0とし、このときＭＯＳトランジスタＭ
１、Ｍ２を流れる電流の和をＩ0とする。いま、上記差
動出力信号の中心値がＶ0からΔＶだけ上昇したとする
と、Ｍ１、Ｍ２を流れる電流の和はＩ0に対しΔＩ増加
する。この電流増加は、トランジスタＭ３と出力バイア
ス回路とで構成されるカレントミラーを介して、完全差
動型演算増幅回路の出力引き込み電流値の増加となり、
上記差動出力信号の中心値を引き下げようとする。同様
に、Ｖ0からΔＶだけ下降した場合には、上記帰還系は
差動出力信号の中心値を引き上げようとする。
【００１１】このように、図９の回路を同相帰還回路５
２として用いることによって、完全差動型演算増幅回路
の差動出力信号の中心値の変動を抑制し一定の値に保つ
効果が得られる。
２として用いることによって、完全差動型演算増幅回路
の差動出力信号の中心値の変動を抑制し一定の値に保つ
効果が得られる。
【００１２】しかしながら、図９の同相帰還回路の構成
は次のような問題点を有している。すなわち差動出力信
号Ｖｘ＝（Ｖ0＋ｖ）、Ｖｙ＝（Ｖ0−ｖ）において、差
動出力振幅ｖが大きくなると（Ｖｘ＋Ｖｙ）／２＝Ｖ0
であるにもかかわらず、Ｍ１、Ｍ２を流れる電流の和
は、ｖに依存してＩ0からずれていく。この問題点は次
のように説明される。トランジスタＭ１、Ｍ２のドレイ
ン電圧はＭ１、Ｍ２のゲート電圧Ｖｘ、Ｖｙよりも高い
ので、Ｍ１、Ｍ２は飽和領域にある。このとき、Ｍ１、
Ｍ２のゲート・ソース間電圧をそれぞれＶgs1、 Ｖgs
2、ドレイン電流をそれぞれＩds1、Ｉds2とすると、
は次のような問題点を有している。すなわち差動出力信
号Ｖｘ＝（Ｖ0＋ｖ）、Ｖｙ＝（Ｖ0−ｖ）において、差
動出力振幅ｖが大きくなると（Ｖｘ＋Ｖｙ）／２＝Ｖ0
であるにもかかわらず、Ｍ１、Ｍ２を流れる電流の和
は、ｖに依存してＩ0からずれていく。この問題点は次
のように説明される。トランジスタＭ１、Ｍ２のドレイ
ン電圧はＭ１、Ｍ２のゲート電圧Ｖｘ、Ｖｙよりも高い
ので、Ｍ１、Ｍ２は飽和領域にある。このとき、Ｍ１、
Ｍ２のゲート・ソース間電圧をそれぞれＶgs1、 Ｖgs
2、ドレイン電流をそれぞれＩds1、Ｉds2とすると、
【式４】 （βは定数、Vthはトランジスタのしきい値電圧）であ
る。出力中心値がＶ0で、かつ、Ｖgs1＝Ｖgs2≡Ｖgsの
時の、電流の総和をＩ0とすると、
る。出力中心値がＶ0で、かつ、Ｖgs1＝Ｖgs2≡Ｖgsの
時の、電流の総和をＩ0とすると、
【式５】 となる。いま、Ｖgs1＝Ｖgs＋ΔＶ、Ｖgs1＝Ｖgs−ΔＶ
とすると、中心値はΔＶによっては変化せず、したがっ
てＶ0であるが、このときの電流は、
とすると、中心値はΔＶによっては変化せず、したがっ
てＶ0であるが、このときの電流は、
【式６】 となる。これは、完全差動型演算増幅回路の差動出力信
号の振幅が大きいとき、上記差動出力信号の中心値がＶ
0であっても、Ｍ１、Ｍ２を流れる電流の和がＩ0からず
れてしまうことを示している。この電流変化は完全差動
型演算増幅回路の出力バイアス回路に帰還されて、中心
電圧値Ｖ0の変化を引き起こす。このように、図２にお
いて図３の同相帰還回路を用いた場合、出力振幅によっ
て平衡点が変動するという問題点を有していることが分
かる。
号の振幅が大きいとき、上記差動出力信号の中心値がＶ
0であっても、Ｍ１、Ｍ２を流れる電流の和がＩ0からず
れてしまうことを示している。この電流変化は完全差動
型演算増幅回路の出力バイアス回路に帰還されて、中心
電圧値Ｖ0の変化を引き起こす。このように、図２にお
いて図３の同相帰還回路を用いた場合、出力振幅によっ
て平衡点が変動するという問題点を有していることが分
かる。
【００１３】図１０の構成では、上記差動出力信号の中
心値Ｖ0を外部印加電圧ＶCMによって制御するために、
図９に示した同相帰還回路にトランジスタＭ４、Ｍ５、
Ｍ６および２つの電流源を追加して、差動構成にしたも
のである。ただし、差動構成にするために、Ｍ１、Ｍ
２、Ｍ４、Ｍ５はＭ３、Ｍ６に対して逆極性のＭＯＳト
ランジスタとなっている。この極性の反転に対応して、
Ｍ３ではなくＭ６が出力バイアス回路への帰還路を与え
ている。この回路構成においても、Ｍ１、Ｍ２のゲート
電圧変化とＭ１、Ｍ２を流れる電流の和との関係は、図
３の回路における議論と本質的に同じであり、図１０の
構成においても出力振幅によって平衡点が変動するとい
う問題点を有している。
心値Ｖ0を外部印加電圧ＶCMによって制御するために、
図９に示した同相帰還回路にトランジスタＭ４、Ｍ５、
Ｍ６および２つの電流源を追加して、差動構成にしたも
のである。ただし、差動構成にするために、Ｍ１、Ｍ
２、Ｍ４、Ｍ５はＭ３、Ｍ６に対して逆極性のＭＯＳト
ランジスタとなっている。この極性の反転に対応して、
Ｍ３ではなくＭ６が出力バイアス回路への帰還路を与え
ている。この回路構成においても、Ｍ１、Ｍ２のゲート
電圧変化とＭ１、Ｍ２を流れる電流の和との関係は、図
３の回路における議論と本質的に同じであり、図１０の
構成においても出力振幅によって平衡点が変動するとい
う問題点を有している。
【００１４】図１１の構成では、同相帰還回路のさらに
他の構成を示している。この構成では、完全差動型演算
増幅回路の差動出力信号Ｖｘ、Ｖｙに対して、ＭＯＳト
ランジスタＭ１、Ｍ２のドレイン電圧は十分に低く、し
たがってＭ１、Ｍ２は線形領域で動作している。線形領
域におけるＭＯＳトランジスタの出力抵抗Ｒは、
他の構成を示している。この構成では、完全差動型演算
増幅回路の差動出力信号Ｖｘ、Ｖｙに対して、ＭＯＳト
ランジスタＭ１、Ｍ２のドレイン電圧は十分に低く、し
たがってＭ１、Ｍ２は線形領域で動作している。線形領
域におけるＭＯＳトランジスタの出力抵抗Ｒは、
【式７】 と表されるから、ゲート・ソース間電圧がそれぞれＶ
ｘ、ＶｙであるＭＯＳトランジスタＭ１，Ｍ２の共通の
ドレインから見た出力抵抗値Ｒ0は、Ｍ１、Ｍ２それぞ
れの出力抵抗の並列接続によって得られ、
ｘ、ＶｙであるＭＯＳトランジスタＭ１，Ｍ２の共通の
ドレインから見た出力抵抗値Ｒ0は、Ｍ１、Ｍ２それぞ
れの出力抵抗の並列接続によって得られ、
【式８】 と表される。いま、上記差動出力信号をＶｘ＝（Ｖ0＋
ｖ）、Ｖｙ＝（Ｖ0−ｖ）とおくと、振幅ｖの大きさに
よらず、
ｖ）、Ｖｙ＝（Ｖ0−ｖ）とおくと、振幅ｖの大きさに
よらず、
【式９】 となる。この出力抵抗値を、上記完全差動型演算増幅回
路の出力バイアス回路のソース抵抗値として帰還させる
ことにより、上記完全差動型演算増幅回路の差動出力信
号の中心値を平衡点に保つことができる。すなわち、た
とえば上記差動出力信号の中心値が上昇するとＲ0が減
少し、出力バイアス回路のソース抵抗値Ｒ0が下がるこ
とによって、引き込み電流が増加して上記差動出力信号
の中心値の上昇を抑制する。図１１の同相帰還回路は、
図９、図１０の同相帰還回路と比較して、上記差動出力
信号の振幅ｖに対する依存性がきわめて小さく、Ｒ0の
近似式においては振幅ｖに対する依存性は無視できる。
路の出力バイアス回路のソース抵抗値として帰還させる
ことにより、上記完全差動型演算増幅回路の差動出力信
号の中心値を平衡点に保つことができる。すなわち、た
とえば上記差動出力信号の中心値が上昇するとＲ0が減
少し、出力バイアス回路のソース抵抗値Ｒ0が下がるこ
とによって、引き込み電流が増加して上記差動出力信号
の中心値の上昇を抑制する。図１１の同相帰還回路は、
図９、図１０の同相帰還回路と比較して、上記差動出力
信号の振幅ｖに対する依存性がきわめて小さく、Ｒ0の
近似式においては振幅ｖに対する依存性は無視できる。
【００１５】しかしながら、低電源電圧において図１１
の回路を用いる場合、（Ｖｘ＋Ｖｙ―２Ｖｔｈ）はＶｄ
ｓに対して十分大きいとはいえない。Ｍ１、Ｍ２のドレ
イン電圧Ｖｄｓは出力バイアス回路のソース電圧でもあ
り、このソース電圧は上記差動出力信号の振幅の影響を
受ける。上記ドレイン電圧Ｖｄｓが変化すると、Ｒ0が
変化して差動出力信号の中心値を変化させるが、この変
化は（Ｖｘ＋Ｖｙ）の値の変化としてＲ0に帰還され、
Ｒ0をさらに変動させることになる。このように、図１
１の同相帰還回路においても、完全差動型演算増幅回路
の差動出力信号の振幅によって上記差動出力信号の中心
値の平衡点が変動するという問題点を有していることが
分かる。
の回路を用いる場合、（Ｖｘ＋Ｖｙ―２Ｖｔｈ）はＶｄ
ｓに対して十分大きいとはいえない。Ｍ１、Ｍ２のドレ
イン電圧Ｖｄｓは出力バイアス回路のソース電圧でもあ
り、このソース電圧は上記差動出力信号の振幅の影響を
受ける。上記ドレイン電圧Ｖｄｓが変化すると、Ｒ0が
変化して差動出力信号の中心値を変化させるが、この変
化は（Ｖｘ＋Ｖｙ）の値の変化としてＲ0に帰還され、
Ｒ0をさらに変動させることになる。このように、図１
１の同相帰還回路においても、完全差動型演算増幅回路
の差動出力信号の振幅によって上記差動出力信号の中心
値の平衡点が変動するという問題点を有していることが
分かる。
【００１６】以上のことから、サンプル・ホールドｓｈ
１においては次のような問題が生じる。まず、完全差動
型演算増幅回路５１の差動出力信号の振幅によって上記
差動出力信号の中心値の平衡点が変動しない場合を考え
る。サンプル期間中の容量Ｃ１、Ｃ２は、互いに並列接
続されてなる２つの端子の両方に直流電流路を与えられ
ている。このため、容量Ｃ１、Ｃ２は、上記２つの端子
の電位差に応じた電荷を蓄積する。ホールド期間になる
と容量Ｃ１、Ｃ２は、それぞれの一方の端子を、直流電
流路のない完全差動型演算増幅回路の第１の入力端子に
接続される。このため、ホールド期間においては、容量
Ｃ１、Ｃ２に蓄積された電荷の総和が保存される。上述
したように容量Ｃ１、Ｃ２に蓄積された電荷の総和Ｑ
は、
１においては次のような問題が生じる。まず、完全差動
型演算増幅回路５１の差動出力信号の振幅によって上記
差動出力信号の中心値の平衡点が変動しない場合を考え
る。サンプル期間中の容量Ｃ１、Ｃ２は、互いに並列接
続されてなる２つの端子の両方に直流電流路を与えられ
ている。このため、容量Ｃ１、Ｃ２は、上記２つの端子
の電位差に応じた電荷を蓄積する。ホールド期間になる
と容量Ｃ１、Ｃ２は、それぞれの一方の端子を、直流電
流路のない完全差動型演算増幅回路の第１の入力端子に
接続される。このため、ホールド期間においては、容量
Ｃ１、Ｃ２に蓄積された電荷の総和が保存される。上述
したように容量Ｃ１、Ｃ２に蓄積された電荷の総和Ｑ
は、
【式１０】 と表せる。
【００１７】次に、完全差動型演算増幅回路の差動出力
信号の振幅によって上記差動出力信号の中心値の平衡点
がΔＶ0だけ変動する場合を考える。サンプル期間中の
回路の結線状態はΔＶ0がゼロのときと同じくリセット
状態にあるので、式１０で表したのと同じだけの電荷が
蓄積される。ホールド期間においては、上記差動出力信
号の振幅に依存して平衡点がΔＶ0変動する。この時の
上記完全差動型演算増幅回路の第１の入力端子の電圧を
Ｖｔ'とすると、容量Ｃ１、Ｃ２に蓄積されている電荷
の総和Ｑ'は、
信号の振幅によって上記差動出力信号の中心値の平衡点
がΔＶ0だけ変動する場合を考える。サンプル期間中の
回路の結線状態はΔＶ0がゼロのときと同じくリセット
状態にあるので、式１０で表したのと同じだけの電荷が
蓄積される。ホールド期間においては、上記差動出力信
号の振幅に依存して平衡点がΔＶ0変動する。この時の
上記完全差動型演算増幅回路の第１の入力端子の電圧を
Ｖｔ'とすると、容量Ｃ１、Ｃ２に蓄積されている電荷
の総和Ｑ'は、
【式１１】 となる。
【００１８】サンプル期間中に蓄えられた、最終的な電
荷の総量は、ホールド期間において保存されるから、Ｑ
＝Ｑ'でなくてはならない。式１０と式１１とから、
荷の総量は、ホールド期間において保存されるから、Ｑ
＝Ｑ'でなくてはならない。式１０と式１１とから、
【式１２】 が導かれる。これは、完全差動型演算増幅回路５１の出
力振幅に依存する、出力中心値の平衡点の変動が、ホー
ルド期間中に完全差動型演算増幅回路５１の第１の入力
端子ＩＮ１に正帰還されることを示している。すなわ
ち、サンプル・ホールド回路ｓｈ１において、リセット
スイッチまたは容量Ｃ１または容量Ｃ２による帰還接続
方法、および出力中心値を所定の平衡点に安定させるた
めの同相帰還回路による帰還接続方法が、すべて負帰還
接続であるにもかかわらず、平衡点自身の変動は必ず正
帰還になることが分かる。この正帰還は、上記完全差動
型演算増幅回路５１の第２の入力端子ＩＮ２にも同様に
与えられるので、大部分は差動増幅動作によって除去さ
れるため、直ちに悪影響を及ぼすわけではないが、帰還
系の安定面からいって好ましくない。加えて、上記差動
出力信号の中心値の平衡点の変動は、後段のコンパレー
タの判定を誤らせる原因となる。
力振幅に依存する、出力中心値の平衡点の変動が、ホー
ルド期間中に完全差動型演算増幅回路５１の第１の入力
端子ＩＮ１に正帰還されることを示している。すなわ
ち、サンプル・ホールド回路ｓｈ１において、リセット
スイッチまたは容量Ｃ１または容量Ｃ２による帰還接続
方法、および出力中心値を所定の平衡点に安定させるた
めの同相帰還回路による帰還接続方法が、すべて負帰還
接続であるにもかかわらず、平衡点自身の変動は必ず正
帰還になることが分かる。この正帰還は、上記完全差動
型演算増幅回路５１の第２の入力端子ＩＮ２にも同様に
与えられるので、大部分は差動増幅動作によって除去さ
れるため、直ちに悪影響を及ぼすわけではないが、帰還
系の安定面からいって好ましくない。加えて、上記差動
出力信号の中心値の平衡点の変動は、後段のコンパレー
タの判定を誤らせる原因となる。
【００１９】このように、図５に示すように第１、第２
の出力端子ＯＵＴ１、ＯＵＴ２間に同相帰還回路を接続
する完全差動型演算増幅回路を用いた、従来のサンプル
・ホールド回路には、安定面と精度面において、問題を
有していた。
の出力端子ＯＵＴ１、ＯＵＴ２間に同相帰還回路を接続
する完全差動型演算増幅回路を用いた、従来のサンプル
・ホールド回路には、安定面と精度面において、問題を
有していた。
【００２０】
【課題を解決するための手段】本発明では、完全差動型
演算増幅回路と、上記完全差動型演算増幅回路の差動入
力端子の一方をなす第１の入力端子と上記完全差動型演
算増幅回路の差動出力端子の一方をなす第１の出力端子
との間に接続された第１のリセットスイッチと、上記完
全差動型演算増幅回路の差動入力端子の他方をなす第２
の入力端子と上記完全差動型演算増幅回路の差動出力端
子の他方をなす第２の出力端子との間に接続された第２
のリセットスイッチと、上記第１の入力端子と上記第１
の出力端子との間に接続されかつ第３の入力端子を持つ
第１のスイッチ容量網と、上記第２の入力端子と上記第
２の出力端子との間に接続されかつ第４の入力端子を持
つ第２のスイッチ容量網とを備え、上記第３および第４
の入力端子を１組の差動入力端子とし、上記第１および
第２の出力端子を１組の差動出力端子とするサンプル・
ホールド回路であって、上記第１の入力端子、上記第２
の入力端子にそれぞれ接続した第1および第2の同相帰還
用ホールド容量を有し、上記第１および第２の入力端子
の電圧に応じて上記第１および第２の出力端子の出力電
圧の中心値を所定の値に維持する同相帰還回路を設け
る。
演算増幅回路と、上記完全差動型演算増幅回路の差動入
力端子の一方をなす第１の入力端子と上記完全差動型演
算増幅回路の差動出力端子の一方をなす第１の出力端子
との間に接続された第１のリセットスイッチと、上記完
全差動型演算増幅回路の差動入力端子の他方をなす第２
の入力端子と上記完全差動型演算増幅回路の差動出力端
子の他方をなす第２の出力端子との間に接続された第２
のリセットスイッチと、上記第１の入力端子と上記第１
の出力端子との間に接続されかつ第３の入力端子を持つ
第１のスイッチ容量網と、上記第２の入力端子と上記第
２の出力端子との間に接続されかつ第４の入力端子を持
つ第２のスイッチ容量網とを備え、上記第３および第４
の入力端子を１組の差動入力端子とし、上記第１および
第２の出力端子を１組の差動出力端子とするサンプル・
ホールド回路であって、上記第１の入力端子、上記第２
の入力端子にそれぞれ接続した第1および第2の同相帰還
用ホールド容量を有し、上記第１および第２の入力端子
の電圧に応じて上記第１および第２の出力端子の出力電
圧の中心値を所定の値に維持する同相帰還回路を設け
る。
【００２１】上記同相帰還回路は、上記第１の入力端子
を第１のＭＯＳトランジスタのゲート端子および上記第
１の同相帰還用ホールド容量に接続し、上記第１の同相
帰還用ホールド容量の他端を接地し、上記第１のＭＯＳ
トランジスタのソース端子を接地または電源端子に接続
するとともに、上記第２の入力端子を、第２のＭＯＳト
ランジスタのゲート端子および上記第２の同相帰還用ホ
ールド容量に接続し、上記第２の同相帰還用ホールド容
量の他端を接地し、上記第２のＭＯＳトランジスタのソ
ース端子を接地または電源端子に接続するとともに、上
記第１のＭＯＳトランジスタのドレイン端子と上記第２
のＭＯＳトランジスタのドレイン端子とを接続して制御
端子として当該制御端子からの出力に応じて上記第１お
よび第２の出力端子の出力電圧の中心値を所定の値に維
持することが好ましい。
を第１のＭＯＳトランジスタのゲート端子および上記第
１の同相帰還用ホールド容量に接続し、上記第１の同相
帰還用ホールド容量の他端を接地し、上記第１のＭＯＳ
トランジスタのソース端子を接地または電源端子に接続
するとともに、上記第２の入力端子を、第２のＭＯＳト
ランジスタのゲート端子および上記第２の同相帰還用ホ
ールド容量に接続し、上記第２の同相帰還用ホールド容
量の他端を接地し、上記第２のＭＯＳトランジスタのソ
ース端子を接地または電源端子に接続するとともに、上
記第１のＭＯＳトランジスタのドレイン端子と上記第２
のＭＯＳトランジスタのドレイン端子とを接続して制御
端子として当該制御端子からの出力に応じて上記第１お
よび第２の出力端子の出力電圧の中心値を所定の値に維
持することが好ましい。
【００２２】本発明のＡ／Ｄ変換器では、上記サンプル
・ホールド回路の複数個を、前段のサンプル・ホールド
回路の差動出力端子を後段のサンプル・ホールド回路の
差動入力端子として接続し、当該接続点の出力を所定の
基準値と比較してＰＣＭデータの各ビットの値として得
るパイプライン方式のＡ／Ｄ変換器を構成することも好
ましい。
・ホールド回路の複数個を、前段のサンプル・ホールド
回路の差動出力端子を後段のサンプル・ホールド回路の
差動入力端子として接続し、当該接続点の出力を所定の
基準値と比較してＰＣＭデータの各ビットの値として得
るパイプライン方式のＡ／Ｄ変換器を構成することも好
ましい。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を実施
例に基づき詳細に説明する。図１は本発明の実施例のサ
ンプル・ホールド回路の構成を示す回路図である。完全
差動型演算増幅回路１の負入力端子である第１の入力端
子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１と
の間に第１のスイッチ容量網ＣＳ１を設け、第１の入力
端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１のリ
セットスイッチＲＳ１が設けられる。第２の入力端子Ｉ
Ｎ２と第２の出力端子ＯＵＴ２との間に第２のスイッチ
容量網ＣＳ２を設け、第２の入力端子ＩＮ２と第２の出
力端子ＯＵＴ２との間に第２のリセットスイッチＲＳ２
が設けられる。
例に基づき詳細に説明する。図１は本発明の実施例のサ
ンプル・ホールド回路の構成を示す回路図である。完全
差動型演算増幅回路１の負入力端子である第１の入力端
子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１と
の間に第１のスイッチ容量網ＣＳ１を設け、第１の入力
端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１のリ
セットスイッチＲＳ１が設けられる。第２の入力端子Ｉ
Ｎ２と第２の出力端子ＯＵＴ２との間に第２のスイッチ
容量網ＣＳ２を設け、第２の入力端子ＩＮ２と第２の出
力端子ＯＵＴ２との間に第２のリセットスイッチＲＳ２
が設けられる。
【００２４】第１のスイッチ容量網ＣＳ１は一方の端子
を第１の入力端子ＩＮ１に接続した等しい容量値の容量
Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサンプル・ホー
ルド回路の差動入力端子の一方である入力端子ＩＮ０と
基準電圧端子Ｒｅｆと第１の出力端子ＯＵＴ１とに選択
的に接続するスイッチＳＷ１と、容量Ｃ２の他方の端子
をサンプル・ホールド回路の差動入力端子の一方である
入力端子ＩＮ０と基準電圧端子Ｒｅｆ’と完全差動型演
算増幅回路１の正出力端子である第１の出力端子ＯＵＴ
１とに選択的に接続するスイッチＳＷ２とからなる。
を第１の入力端子ＩＮ１に接続した等しい容量値の容量
Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサンプル・ホー
ルド回路の差動入力端子の一方である入力端子ＩＮ０と
基準電圧端子Ｒｅｆと第１の出力端子ＯＵＴ１とに選択
的に接続するスイッチＳＷ１と、容量Ｃ２の他方の端子
をサンプル・ホールド回路の差動入力端子の一方である
入力端子ＩＮ０と基準電圧端子Ｒｅｆ’と完全差動型演
算増幅回路１の正出力端子である第１の出力端子ＯＵＴ
１とに選択的に接続するスイッチＳＷ２とからなる。
【００２５】第２のスイッチ容量網ＣＳ２は、一方の端
子を第２の入力端子ＩＮ２に接続した等しい容量値の容
量Ｃ１’、Ｃ２’と、容量Ｃ１’の他方の端子をサンプ
ル・ホールド回路の差動入力端子の他方である入力端子
ＩＮ０’と基準電圧端子Ｒｅｆ’と第２の出力端子ＯＵ
Ｔ２とに選択的に接続するスイッチＳＷ３と、容量Ｃ
２’の他方の端子をサンプル・ホールド回路の差動入力
端子の他方のである入力端子ＩＮ０’と基準電圧端子Ｒ
ｅｆと完全差動型演算増幅回路１の負出力端子である第
２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳ
Ｗ４とからなる。
子を第２の入力端子ＩＮ２に接続した等しい容量値の容
量Ｃ１’、Ｃ２’と、容量Ｃ１’の他方の端子をサンプ
ル・ホールド回路の差動入力端子の他方である入力端子
ＩＮ０’と基準電圧端子Ｒｅｆ’と第２の出力端子ＯＵ
Ｔ２とに選択的に接続するスイッチＳＷ３と、容量Ｃ
２’の他方の端子をサンプル・ホールド回路の差動入力
端子の他方のである入力端子ＩＮ０’と基準電圧端子Ｒ
ｅｆと完全差動型演算増幅回路１の負出力端子である第
２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳ
Ｗ４とからなる。
【００２６】同相帰還（コモン・フィードバック）回路
２は、完全差動型演算増幅回路１の第１の入力端子ＩＮ
１と第２の入力端子ＩＮ２との間に設けられる。同相帰
還回路２は、第１の入力端子ＩＮ１と電源端子ＶＳＳ
（０Ｖ）との間に設けられた第１の同相帰還用ホールド
容量ＣＦ１と、第２の入力端子ＩＮ２と電源端子ＶＳＳ
との間に設けられた第２の同相帰還用ホールド容量ＣＦ
２と、ソース端子を電源端子ＶＳＳに接続し、ゲート端
子を第１の入力端子ＩＮ１に接続したＮチャネル型のＭ
ＯＳトランジスタ２１と、ソース端子を電源端子ＶＳＳ
に接続し、ゲート端子を第２の入力端子ＩＮ２に接続し
たＮチャネル型のＭＯＳトランジスタ２２とからなり、
ＭＯＳトランジスタ２１、２２の互いのドレイン端子を
接続して制御端子ＣＬとしてある。制御端子ＣＬは、図
８に示したものと同様に完全差動型演算増幅回路１の出
力部の出力バイアス回路に接続され、これに第１、第２
の出力端子ＯＵＴ１、ＯＵＴ２からの差動出力信号の中
心値を一意に保つ出力バイアス制御信号を与える。
２は、完全差動型演算増幅回路１の第１の入力端子ＩＮ
１と第２の入力端子ＩＮ２との間に設けられる。同相帰
還回路２は、第１の入力端子ＩＮ１と電源端子ＶＳＳ
（０Ｖ）との間に設けられた第１の同相帰還用ホールド
容量ＣＦ１と、第２の入力端子ＩＮ２と電源端子ＶＳＳ
との間に設けられた第２の同相帰還用ホールド容量ＣＦ
２と、ソース端子を電源端子ＶＳＳに接続し、ゲート端
子を第１の入力端子ＩＮ１に接続したＮチャネル型のＭ
ＯＳトランジスタ２１と、ソース端子を電源端子ＶＳＳ
に接続し、ゲート端子を第２の入力端子ＩＮ２に接続し
たＮチャネル型のＭＯＳトランジスタ２２とからなり、
ＭＯＳトランジスタ２１、２２の互いのドレイン端子を
接続して制御端子ＣＬとしてある。制御端子ＣＬは、図
８に示したものと同様に完全差動型演算増幅回路１の出
力部の出力バイアス回路に接続され、これに第１、第２
の出力端子ＯＵＴ１、ＯＵＴ２からの差動出力信号の中
心値を一意に保つ出力バイアス制御信号を与える。
【００２７】本例では、第１、第２のスイッチ容量網お
よび第１、第２のリセットスイッチを完全差動型演算増
幅回路の互いに極性の異なる入力端子、出力端子間に設
ける点等のサープル・ホールド機能に係わる基本的な構
成及び動作については図５に示した従来のサンプル・ホ
ールド回路ｓｈ１と同様のものであり、図２に示すよう
に、本例のサンプル・ホールド回路ＳＨにおいても、そ
の入力端子ＩＮ０、ＩＮ０’にコンパレータＣＯの入力
端子を接続して図４に示すＡ／Ｄ変換セルＳkを構成
し、その出力端子ＯＵＴ１、ＯＵＴ２を同様のＡ／Ｄ変
換セルＳk-1のサンプル・ホールド回路ＳＨの入力端子
ＩＮ０、ＩＮ０’及びコンパレータＣＯに接続してパイ
プライン方式のＡ／Ｄ変換器を構成する。しかしなが
ら、本例では、同相帰還回路の接続位置が、完全差動型
演算増幅回路の出力端子間ではなく、完全差動型演算増
幅回路の入力端子間である点と、同相帰還用ホールド容
量が同相帰還回路の入力端子に接続されている点とにお
いて、従来のものと異なっている。これらを設けたこと
による作用、効果について以下の本例の動作説明にて述
べる。
よび第１、第２のリセットスイッチを完全差動型演算増
幅回路の互いに極性の異なる入力端子、出力端子間に設
ける点等のサープル・ホールド機能に係わる基本的な構
成及び動作については図５に示した従来のサンプル・ホ
ールド回路ｓｈ１と同様のものであり、図２に示すよう
に、本例のサンプル・ホールド回路ＳＨにおいても、そ
の入力端子ＩＮ０、ＩＮ０’にコンパレータＣＯの入力
端子を接続して図４に示すＡ／Ｄ変換セルＳkを構成
し、その出力端子ＯＵＴ１、ＯＵＴ２を同様のＡ／Ｄ変
換セルＳk-1のサンプル・ホールド回路ＳＨの入力端子
ＩＮ０、ＩＮ０’及びコンパレータＣＯに接続してパイ
プライン方式のＡ／Ｄ変換器を構成する。しかしなが
ら、本例では、同相帰還回路の接続位置が、完全差動型
演算増幅回路の出力端子間ではなく、完全差動型演算増
幅回路の入力端子間である点と、同相帰還用ホールド容
量が同相帰還回路の入力端子に接続されている点とにお
いて、従来のものと異なっている。これらを設けたこと
による作用、効果について以下の本例の動作説明にて述
べる。
【００２８】次に本例の動作について、特に同相帰還回
路２の動作について説明する。まず、サンプル期間にお
いては、図３（ａ）に示すように、第１、第２のリセッ
トスイッチＲＳ１、ＲＳ２をオンとし、第１のスイッチ
容量網ＣＳ１において、スイッチＳＷ１、ＳＷ２をそれ
ぞれ入力端子ＩＮ０の側にオンとし、入力端子ＩＮ０と
完全差動型演算増幅回路１の第１の入力端子ＩＮ１との
間に容量Ｃ１、Ｃ２を並列に導通させ、これらに入力電
圧Ｖinを与える。第２のスイッチ容量網ＣＳ２におい
て、スイッチＳＷ３、ＳＷ４をそれぞれ入力端子ＩＮ
０’の側にオンとし、入力端子ＩＮ０’と完全差動型演
算増幅回路１の第２の入力端子ＩＮ２との間に容量Ｃ
１’、Ｃ２’を並列に導通させ、これらに入力電圧Ｖi
n’を与える。
路２の動作について説明する。まず、サンプル期間にお
いては、図３（ａ）に示すように、第１、第２のリセッ
トスイッチＲＳ１、ＲＳ２をオンとし、第１のスイッチ
容量網ＣＳ１において、スイッチＳＷ１、ＳＷ２をそれ
ぞれ入力端子ＩＮ０の側にオンとし、入力端子ＩＮ０と
完全差動型演算増幅回路１の第１の入力端子ＩＮ１との
間に容量Ｃ１、Ｃ２を並列に導通させ、これらに入力電
圧Ｖinを与える。第２のスイッチ容量網ＣＳ２におい
て、スイッチＳＷ３、ＳＷ４をそれぞれ入力端子ＩＮ
０’の側にオンとし、入力端子ＩＮ０’と完全差動型演
算増幅回路１の第２の入力端子ＩＮ２との間に容量Ｃ
１’、Ｃ２’を並列に導通させ、これらに入力電圧Ｖi
n’を与える。
【００２９】リセットスイッチＲＳ１、ＲＳ２が導通状
態にあるため、同相帰還回路２は、正しく完全差動演算
増幅回路１の差動出力信号を受けて、完全差動演算増幅
回路１の出力バイアス回路に、上記差動出力信号の中心
値を平衡点に保つような制御信号を帰還させている。こ
のときの完全差動型演算増幅回路１の入力端子ＩＮ１、
ＩＮ２の電圧値をＶｔとすると、完全差動型演算増幅回
路１はリセットスイッチＲＳ１、ＲＳ２による全帰還状
態にあって、差動出力振幅がゼロのときの平衡点Ｖ0を
出力しているので、Ｖｔ＝Ｖ0である。
態にあるため、同相帰還回路２は、正しく完全差動演算
増幅回路１の差動出力信号を受けて、完全差動演算増幅
回路１の出力バイアス回路に、上記差動出力信号の中心
値を平衡点に保つような制御信号を帰還させている。こ
のときの完全差動型演算増幅回路１の入力端子ＩＮ１、
ＩＮ２の電圧値をＶｔとすると、完全差動型演算増幅回
路１はリセットスイッチＲＳ１、ＲＳ２による全帰還状
態にあって、差動出力振幅がゼロのときの平衡点Ｖ0を
出力しているので、Ｖｔ＝Ｖ0である。
【００３０】次に、ホールド期間においては、図３
（ｂ）に示すように、第１、第２のリセットスイッチＲ
Ｓ１、ＲＳ２をオフとする。第１のスイッチ容量網ＣＳ
１において、スイッチＳＷ１を基準電圧端子Ｒｅｆの側
にオンとし、容量のＣ１の他方の端子を基準電圧端子Ｒ
ｅｆに導通させて電圧Ｖrefを与え、スイッチＳＷ２を
第１の出力端子ＯＵＴ１の側にオンとして容量のＣ２の
他方の端子を出力端子ＯＵＴ１に導通させるか、あるい
はスイッチＳＷ２を基準電圧端子Ｒｅｆ’の側にオンと
し、容量Ｃ２の他方の端子を基準電圧端子Ｒｅｆ’に導
通させて電源Ｖref’を与え、スイッチＳＷ１を第１の
出力端子ＯＵＴ１の側にオンとして容量Ｃ１の他方の端
子を出力端子ＯＵＴ１に導通させる。第２のスイッチ容
量網ＣＳ２において、スイッチＳＷ３を基準電圧端子Ｒ
ｅｆ’の側にオンとし、容量Ｃ１’の他方の端子を基準
電圧端子Ｒｅｆ’に導通させて電圧Ｖref’を与え、ス
イッチＳＷ４を第２の出力端子ＯＵＴ２の側にオンとし
て容量のＣ２’の他方の端子を出力端子ＯＵＴ２に導通
させるか、あるいはスイッチＳＷ４を基準電圧端子Ｒｅ
ｆの側にオンとし、容量Ｃ２’の他方の端子を基準電圧
端子Ｒｅｆに導通させて電源Ｖrefを与え、スイッチＳ
Ｗ３を第２の出力端子ＯＵＴ２の側にオンとして容量Ｃ
１’の他方の端子を出力端子ＯＵＴ２に導通させる。こ
れにより、出力端子ＯＵＴ１より、２Ｖin−Ｖref＝Ｖo
utあるいは２Ｖin−Ｖref’＝Ｖoutが出力され、出力端
子ＯＵＴ２より、２Ｖin’−Ｖref’＝Ｖout’あるいは
２Ｖin’−Ｖref＝Ｖout’が出力される。
（ｂ）に示すように、第１、第２のリセットスイッチＲ
Ｓ１、ＲＳ２をオフとする。第１のスイッチ容量網ＣＳ
１において、スイッチＳＷ１を基準電圧端子Ｒｅｆの側
にオンとし、容量のＣ１の他方の端子を基準電圧端子Ｒ
ｅｆに導通させて電圧Ｖrefを与え、スイッチＳＷ２を
第１の出力端子ＯＵＴ１の側にオンとして容量のＣ２の
他方の端子を出力端子ＯＵＴ１に導通させるか、あるい
はスイッチＳＷ２を基準電圧端子Ｒｅｆ’の側にオンと
し、容量Ｃ２の他方の端子を基準電圧端子Ｒｅｆ’に導
通させて電源Ｖref’を与え、スイッチＳＷ１を第１の
出力端子ＯＵＴ１の側にオンとして容量Ｃ１の他方の端
子を出力端子ＯＵＴ１に導通させる。第２のスイッチ容
量網ＣＳ２において、スイッチＳＷ３を基準電圧端子Ｒ
ｅｆ’の側にオンとし、容量Ｃ１’の他方の端子を基準
電圧端子Ｒｅｆ’に導通させて電圧Ｖref’を与え、ス
イッチＳＷ４を第２の出力端子ＯＵＴ２の側にオンとし
て容量のＣ２’の他方の端子を出力端子ＯＵＴ２に導通
させるか、あるいはスイッチＳＷ４を基準電圧端子Ｒｅ
ｆの側にオンとし、容量Ｃ２’の他方の端子を基準電圧
端子Ｒｅｆに導通させて電源Ｖrefを与え、スイッチＳ
Ｗ３を第２の出力端子ＯＵＴ２の側にオンとして容量Ｃ
１’の他方の端子を出力端子ＯＵＴ２に導通させる。こ
れにより、出力端子ＯＵＴ１より、２Ｖin−Ｖref＝Ｖo
utあるいは２Ｖin−Ｖref’＝Ｖoutが出力され、出力端
子ＯＵＴ２より、２Ｖin’−Ｖref’＝Ｖout’あるいは
２Ｖin’−Ｖref＝Ｖout’が出力される。
【００３１】ここで、リセットスイッチＲＳ１、ＲＳ２
が遮断状態にあるので同相帰還回路は作動せず、ホール
ド期間における出力電圧振幅のいかんにかかわらず、完
全差動型演算増幅回路１の入力端子ＩＮ１、ＩＮ２は、
同相帰還用ホールド容量ＣＦ１、ＣＦ２によって、サン
プル期間中の入力電圧Ｖｔ＝Ｖ0を保持している。図５
に示す従来のもののようにホールド期間中に上記完全差
動型演算増幅回路の第１の入力端子に正帰還されること
はない。したがって、ホールド期間の差動出力信号の中
心値が不安定に変化することはない。
が遮断状態にあるので同相帰還回路は作動せず、ホール
ド期間における出力電圧振幅のいかんにかかわらず、完
全差動型演算増幅回路１の入力端子ＩＮ１、ＩＮ２は、
同相帰還用ホールド容量ＣＦ１、ＣＦ２によって、サン
プル期間中の入力電圧Ｖｔ＝Ｖ0を保持している。図５
に示す従来のもののようにホールド期間中に上記完全差
動型演算増幅回路の第１の入力端子に正帰還されること
はない。したがって、ホールド期間の差動出力信号の中
心値が不安定に変化することはない。
【００３２】以上のように本例においては、ホールド期
間中に回路動作を不安定にするような正帰還は起こら
ず、また、差動出力信号の中心値の平衡点の変動をなく
すことができ、後段の回路の誤作動を抑えることができ
る。
間中に回路動作を不安定にするような正帰還は起こら
ず、また、差動出力信号の中心値の平衡点の変動をなく
すことができ、後段の回路の誤作動を抑えることができ
る。
【００３３】本例のサンプル・ホールド回路を用いてパ
イプライン方式のＡ／Ｄ変換器を構成した場合、後段の
コンパレータの誤動作を抑えることができ、安定性にお
いても精度においても優れたパイプライン方式のＡ／Ｄ
変換器を実現可能となる。
イプライン方式のＡ／Ｄ変換器を構成した場合、後段の
コンパレータの誤動作を抑えることができ、安定性にお
いても精度においても優れたパイプライン方式のＡ／Ｄ
変換器を実現可能となる。
【００３４】
【発明の効果】本発明によれば、完全差動型演算増幅回
路を用いたサンプル・ホールド回路において、回路素子
を増大させることなく、完全差動型演算増幅回路が必要
とする同相帰還回路を、サンプル・ホールド回路動作に
悪影響を及ぼさないように構成することができ、安定性
においても精度においても優れたサンプル・ホールド回
路を提供することができる。
路を用いたサンプル・ホールド回路において、回路素子
を増大させることなく、完全差動型演算増幅回路が必要
とする同相帰還回路を、サンプル・ホールド回路動作に
悪影響を及ぼさないように構成することができ、安定性
においても精度においても優れたサンプル・ホールド回
路を提供することができる。
【００３５】すなわち、ホールド期間中における正帰還
をなくすことができ、回路動作を安定化させることが可
能となるとともに、差動出力信号の振幅によらず差動出
力信号の中心値の平衡点の変動を抑えることができ、後
段の回路の誤作動を抑えることが可能となる。
をなくすことができ、回路動作を安定化させることが可
能となるとともに、差動出力信号の振幅によらず差動出
力信号の中心値の平衡点の変動を抑えることができ、後
段の回路の誤作動を抑えることが可能となる。
【００３６】また、本発明のサンプル・ホールド回路を
用いてパイプライン方式のＡ／Ｄ変換器を構成した場
合、後段のコンパレータの誤動作を抑えることができ、
安定性においても精度においても優れたパイプライン方
式のＡ／Ｄ変換器を実現可能となる。
用いてパイプライン方式のＡ／Ｄ変換器を構成した場
合、後段のコンパレータの誤動作を抑えることができ、
安定性においても精度においても優れたパイプライン方
式のＡ／Ｄ変換器を実現可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例のサンプル・ホールド回路の
構成を示す回路図。
構成を示す回路図。
【図２】図１のサンプル・ホールド回路を用いたパイプ
ライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示
すブロック図。
ライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示
すブロック図。
【図３】図１のサンプル・ホールド回路の動作説明のた
めの回路図。
めの回路図。
【図４】パイプライン方式のＡ／Ｄ変換器の構成を示す
ブロック図。
ブロック図。
【図５】従来のサンプル・ホールド回路の構成を示す回
路図。
路図。
【図６】図５のサンプル・ホールド回路を用いたパイプ
ライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示
すブロック図。
ライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示
すブロック図。
【図７】図５のサンプル・ホールド回路の動作説明のた
めの回路図。
めの回路図。
【図８】図５のサンプル・ホールド回路の出力部の構成
を示すブロック図。
を示すブロック図。
【図９】図５のサンプル・ホールド回路の同相帰還回路
の構成の一例を示す回路図。
の構成の一例を示す回路図。
【図１０】図５のサンプル・ホールド回路の同相帰還回
路の構成の他の例を示す回路図。
路の構成の他の例を示す回路図。
【図１１】図５のサンプル・ホールド回路の同相帰還回
路の構成のさらに他の例を示す回路図。
路の構成のさらに他の例を示す回路図。
１ 完全差動型演算増幅回路 ２ 同相帰還回路 ＲＳ１ 第１のリセットスイッチ ＲＳ２ 第２のリセットスイッチ ＣＳ１ 第１のスイッチ容量網 ＣＳ２ 第２のスイッチ容量網 ＣＦ１、ＣＦ２ 同相帰還用ホールド容量 ＳＨ サンプル・ホールド回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA05 BA01 CA10 CB04 CF02 CF07
Claims (3)
- 【請求項１】 完全差動型演算増幅回路と、 上記完全差動型演算増幅回路の差動入力端子の一方をな
す第１の入力端子と上記完全差動型演算増幅回路の差動
出力端子の一方をなす第１の出力端子との間に接続され
た第１のリセットスイッチと、 上記完全差動型演算増幅回路の差動入力端子の他方をな
す第２の入力端子と上記完全差動型演算増幅回路の差動
出力端子の他方をなす第２の出力端子との間に接続され
た第２のリセットスイッチと、 上記第１の入力端子と上記第１の出力端子との間に接続
されかつ第３の入力端子を持つ第１のスイッチ容量網
と、 上記第２の入力端子と上記第２の出力端子との間に接続
されかつ第４の入力端子を持つ第２のスイッチ容量網と
を備え、 上記第３および第４の入力端子を１組の差動入力端子と
し、上記第１および第２の出力端子を１組の差動出力端
子とするサンプル・ホールド回路であって、 上記第１の入力端子、上記第２の入力端子にそれぞれ接
続した第1および第2の同相帰還用ホールド容量を有し、
上記第１および第２の入力端子の電圧に応じて上記第１
および第２の出力端子の出力電圧の中心値を所定の値に
維持する同相帰還回路を設けたことを特徴とするサンプ
ル・ホールド回路。 - 【請求項２】 上記同相帰還回路は、上記第１の入力端
子を第１のＭＯＳトランジスタのゲート端子および上記
第１の同相帰還用ホールド容量に接続し、上記第１の同
相帰還用ホールド容量の他端を接地し、上記第１のＭＯ
Ｓトランジスタのソース端子を接地または電源端子に接
続するとともに、上記第２の入力端子を、第２のＭＯＳ
トランジスタのゲート端子および上記第２の同相帰還用
ホールド容量に接続し、上記第２の同相帰還用ホールド
容量の他端を接地し、上記第２のＭＯＳトランジスタの
ソース端子を接地または電源端子に接続するとともに、
上記第１のＭＯＳトランジスタのドレイン端子と上記第
２のＭＯＳトランジスタのドレイン端子とを接続して制
御端子として当該制御端子からの出力に応じて上記第１
および第２の出力端子の出力電圧の中心値を所定の値に
維持することを特徴とする請求項１に記載のサンプル・
ホールド回路。 - 【請求項３】 請求項１または２に記載のサンプル・ホ
ールド回路の複数個を、前段のサンプル・ホールド回路
の差動出力端子を後段のサンプル・ホールド回路の差動
入力端子として接続し、当該接続点の出力を所定の基準
値と比較してＰＣＭデータの各ビットの値として得るこ
とを特徴とするパイプライン方式のＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357698A JP4694687B2 (ja) | 2000-11-24 | 2000-11-24 | サンプル・ホールド回路およびａ／ｄ変換器 |
| US09/992,334 US6437608B1 (en) | 2000-11-24 | 2001-11-06 | Sample-and-hold circuit and A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357698A JP4694687B2 (ja) | 2000-11-24 | 2000-11-24 | サンプル・ホールド回路およびａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002163894A true JP2002163894A (ja) | 2002-06-07 |
| JP4694687B2 JP4694687B2 (ja) | 2011-06-08 |
Family
ID=18829716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000357698A Expired - Lifetime JP4694687B2 (ja) | 2000-11-24 | 2000-11-24 | サンプル・ホールド回路およびａ／ｄ変換器 |
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| Country | Link |
|---|---|
| US (1) | US6437608B1 (ja) |
| JP (1) | JP4694687B2 (ja) |
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