一般的なプレーナ型構造のMOSトランジスタによる差動増幅回路について説明する。差動対になる2つのMOSトランジスタの各ゲートが正、負2つの入力(差動入力)となる。それらのドレインが差動出力である。2つのMOSトランジスタのソースは共通接続され、それらのソースと基準電位(グラウンドまたは電源)との間に電流源となるMOSトランジスタのソース・ドレイン間が挿入・接続される。電流源トランジスタのソースにはバイアス電圧が与えられ、この電圧により同相利得を抑圧し出力動作点を所定電圧に設定する。また、2つのMOSトランジスタの各ドレインには、各ドレインと基準電位(電源またはグラウンド)との間に、所定のバイアス電圧がゲートに与えられたMOSトランジスタのソース・ドレイン間が通常、挿入・接続される(能動負荷)。
ソース・ドレイン間が電源グラウンド間に縦に3段積みされる上記構成の差動増幅回路において、差動対のトランジスタを始め、電流源のトランジスタおよび能動負荷となるトランジスタはすべて飽和領域(ドレイン・ソース間の電圧変化に対してドレイン電流の変化が十分に小さくなる領域)で使用する。このためには、ゲート・ソース間電圧をVgs、しきい値電圧をVthとしたとき、縦積みそれぞれのトランジスタのドレイン・ソース間電圧VdsをVgs−Vth以上の電圧にする。そして、電源電圧をVddとすると、出力信号が取り得る最大振幅(ピークトゥピーク)Voは、Vo=Vdd−3Vdsである。
Vo=Vdd−3Vdsの関係から、プロセスの微細化に伴い、電源電圧が低下すると、すべてのトランジスタを飽和領域で動作させるためには、出力信号の振幅を小さくする必要がある。
例えば、同じプロセスによるトランジスタにおいて、電源電圧が1Vの場合と0.8Vの場合とを比較する。Vdsが0.2Vと仮定すると、電源電圧が1Vの時、電流源トランジスタ、差動対トランジスタ、能動負荷トランジスタの各Vdsにそれぞれ0.2Vを確保して、出力信号の電圧範囲は例えば0.4V〜0.8Vとなる。電源電圧が0.8Vの場合、同様にして、出力信号の電圧範囲は例えば0.4V〜0.6Vとなる。このように、電源が1Vから0.8Vに低電圧化すると、取り得る出力信号の電圧範囲(すなわち振幅)はこの場合半減する。
信号振幅が小さい場合、所望のSNR(信号対雑音比:signal-to-noise ratio)を得るためには、ノイズレベルを下げる必要があり、結果的にトランジスタにより多くのバイアス電流を要する。例えば、パイプラインA/D変換器等で用いる差動増幅回路の場合では、信号振幅が1/2になると、同じSNRを得るために4倍の電流が必要になる。これは、動作がサンプリング系であることから、ノイズ電力が、kT/C(C:サンプリング周波数、k:ボルツマン定数、T:温度)に従うためである。
電源電圧が2割小さくなっても、4倍の電流が必要ならば消費電力は増大する。以上は同じプロセスでの比較で、実際には、プロセスが進歩すると寄生容量が小さくなることや、少ないバイアス電流で同等の性能が得られることが考えられる。しかしながら、電源電圧が1V程度に低圧化すると、信号振幅が十分に取れないことによる影響も大きく、差動増幅回路などのアナログ回路の場合、プロセスの微細化が、必ずしも回路の省電力化に結びつくとは限らない。
なお、差動入力、差動出力を扱う、MOSトランジスタによる差動増幅回路では、一般に、同相信号を抑圧しかつ差動対の出力の動作点を所定に設定するための回路が必要である。このために、コモンモードフィードバック回路が用いられる。出力の動作点は、一般に、できるだけ大きなダイナミックレンジを得るために、動作範囲の中点に設定される。コモンモードフィードバック回路は、出力端の同相電圧を検知する回路と、この検知電圧を、出力として設定したい電圧に相当の基準電圧(Vref)と比較して増幅する誤差増幅器とからなっている。誤差増幅器の出力は、電流源トランジスタのゲートに接続される。これにより、出力の中点電圧がVrefに等しくなるようにフィードバックがかかる。
このようなコモンモードフィードバック回路における同相電圧の検知回路の例として下記特許文献1に開示のものがある。検知回路は出力端に接続されるため、一般に、出力インピーダンスを低下させ直流利得を下げる原因になる。この開示された回路では、出力端に至る構成と同様な構成を検知回路への入力用として新たに設け出力端の出力インピーダンスの低下を防止している。
次に、一般的なMOSトランジスタの構造について以下説明する。現在のMOSトランジスタは、プレーナ型が主流であり、一つのゲートでチャネルをコントロールする。しかし、微細化に伴いドレイン・ソース間のリーク電流が問題になってきている。この電流は、ゲート・ソース間に電圧が印加されていなくてもシリコン基板を介して漏れ出てくる無駄な電流である。原因としては、ショートチャネル効果の中でもパンチスルーと呼ばれる現象が関連している。
これに対し、複数のゲートでチャネルをコントロールできる構造にすればパンチスルーの抑制効果が得られることが知られている。2つのゲートを有するものはDual-gate FinFET、3つのゲートを有するものはTri-gate MOSFETと呼ばれている。2つのゲートを有するトランジスタの中でも2つのゲートを別々にコントロールできるものが下記非特許文献1に開示されている。この開示では、さらに、2つ目のゲートでしきい値電圧を可変できることが述べられている。
特開2000−148262号公報
CMOS Vertical Multiple Independent Gate Field Effect Transistor (MIGFET); Mathew, L. et. al.; SOI Conference, 2004. Proceedings. 2004 IEEE International; 4-7 Oct. 2004 Page(s):187 - 189
上記一態様における実施態様として、前記第1、第2の負荷回路が、それぞれ、ソース、ドレイン、および2つのゲートを有するトランジスタを備え、該トランジスタそれぞれの該2つのゲート両者が共通して第3の基準電位に接続され、該トランジスタ両者の該ドレインそれぞれが前記第1、第2のトランジスタの前記ドレインの側のおのおのに接続され、該トランジスタの該ソース両者が共通して第4の基準電位に接続されている、とすることができる。負荷回路を差動入力用のトランジスタと同様に2つのゲートを有するトランジスタで構成するものである。構造的に対称なnMOSとpMOSとによって回路が構成される場合に向いている。
また、実施態様として、前記第1、第2のトランジスタの前記ドレインの側と前記第1、第2の負荷回路との間それぞれに、ソースが前記第1、第2のトランジスタ側、ドレインが前記第1、第2の負荷回路の側となるように挿入・接続された第3、第4のトランジスタと、前記第3、第4のトランジスタの前記ドレインの側と、前記第1、第2の負荷回路との間それぞれに、ソースが前記第1、第2の負荷回路側、ドレインが前記第3、第4のトランジスタ側となるように挿入・接続された第5、第6のトランジスタとをさらに具備する、としてもよい。出力回路構成をカスコード構成にするものである。カスコード構成によれば、出力インピーダンスを増すことが可能であり、差動増幅回路として高利得が実現する。
ここで、前記第3、第4のトランジスタが、それぞれ、2つのゲートを備え、該2つのゲート両者が共通して第3の基準電位に接続され、前記第5、第6のトランジスタが、それぞれ、2つのゲートを備え、該2つのゲート両者が共通して第4の基準電位に接続されている、とすることができる。出力をカスコード構成にするためのトランジスタにも2つのゲートを有するトランジスタを用いるものである。構造的に対称なnMOSとpMOSとによって回路が構成される場合に向いている。
また、ここで、それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第3、第4、第5、第6のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第3、第4、第5、第6のトランジスタのゲートそれぞれに該出力端のおのおのが接続された4つの増幅回路をさらに具備する、とすることもできる。出力をアクティブカスコード構成にするものである。アクティブカスコード構成にすれば、出力インピーダンスをさらに増すことが可能であり、差動増幅回路としてさらに高利得が実現する。
また、ここで、前記第3、第4、第5、第6のトランジスタが、それぞれ、2つのゲートを備え、それぞれ入力端および出力端を有し、該入力端から該出力端への極性が逆極性であり、前記第3、第4、第5、第6のトランジスタの前記ソースそれぞれに該入力端のおのおのが接続され、対応する前記第3、第4、第5、第6のトランジスタの前記2つのゲート両者に該出力端のおのおのが接続された4つの増幅回路をさらに具備する、とすることもできる。これは、1)出力をカスコード構成にするためのトランジスタにも2つのゲートを有するトランジスタを用いるものである。構造的に対称なnMOSとpMOSとによって回路が構成される場合に向いている。さらに、2)出力をアクティブカスコード構成にするものである。アクティブカスコード構成にすれば、出力インピーダンスをさらに増すことが可能であり、差動増幅回路としてさらに高利得が実現する。
また、ここで、前記第1、第2のトランジスタの前記ドレインの側それぞれに接続された第3、第4の負荷回路と、前記第1、第2のトランジスタの前記ドレインの側と前記第3、第4の負荷回路との間それぞれに、ソースが前記第1、第2のトランジスタ側、ドレインが前記第3、第4の負荷回路の側となるように挿入・接続された第7、第8のトランジスタと、前記第7、第8のトランジスタの前記ドレインの側と、前記第3、第4の負荷回路との間それぞれに、ソースが前記第3、第4の負荷回路側、ドレインが前記第7、第8のトランジスタ側となるように挿入・接続された第9、第10のトランジスタとをさらに具備し、前記検出回路が、前記第3、第4のトランジスタの前記ドレインの側両者間と前記第5、第6のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされている、とすることもできる。
この構成は、コモンモードフィードバックをするために設けられた出力カスコード構成とは別に、もう一組の出力カスコード構成および負荷回路を設けるものである。このような構成によれば、コモンモードフィードバックをするための回路の影響を回避するようにもう一組の出力カスコード構成を機能させることができ、コモンモードフィードバックをするための回路による出力インピーダンス低下を防止できる。
また、ここで、前記第1、第2のトランジスタの前記ドレインの側と前記第1、第2の負荷回路との間それぞれに、ソースが前記第1、第2のトランジスタ側、ドレインが前記第1、第2の負荷回路の側となるように挿入・接続された第7、第8のトランジスタと、前記第7、第8のトランジスタの前記ドレインの側と、前記第1、第2の負荷回路との間それぞれに、ソースが前記第1、第2の負荷回路側、ドレインが前記第7、第8のトランジスタ側となるように挿入・接続された第9、第10のトランジスタとをさらに具備し、前記検出回路が、前記第3、第4のトランジスタの前記ドレインの側両者間と前記第5、第6のトランジスタの前記ドレインの側両者間とを共通に接続する導線を有し、該導線のノード電圧が前記同相電圧とされている、とすることもできる。
この構成も、コモンモードフィードバックをするために設けられた出力カスコード構成とは別に、もう一組の出力カスコード構成を設けるものであるが、負荷回路はこれらの出力カスコード構成間で共用する。このような構成によっても、コモンモードフィードバックをするための回路の影響を回避するようにもう一組の出力カスコード構成を機能させることができ、コモンモードフィードバックをするための回路による出力インピーダンス低下を防止できる。
また、実施態様として、前記検出回路が、前記第1、第2のトランジスタの前記ドレインの側両者間に直列に接続された2つの抵抗を有し、該2つの抵抗の中点電圧が前記同相電圧とされる、とすることができる。同相電圧を検出するための簡便な構成である。
以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図1は、一実施形態に係る差増増幅回路の構成(図1(a)、(b)〜(e))およびこれに使用するトランジスタの概略構造(図1(f))を示している。図1(a)に示すようにこの差動増幅回路100は、デュアルゲートnチャネルMOSトランジスタM1、M2、デュアルゲートpチャネルMOSトランジスタM3、M4、コモンモードフィードバック回路11を有する(以下では、「nチャネルMOS」に代えてnMOS、「pチャネルMOS」に代えてpMOSとも言う。)。
デュアルゲートnチャネルMOSトランジスタM1、M2は、この図1(a)では、図1(b)に示す記号を用い表記されている。図1(b)に示す記号と同じ意味のトランジスタとして図1(c)に示す表記を使用する場合もある。また、同じく、デュアルゲートpチャネルMOSトランジスタM3、M4は、この図1(a)では、図1(d)に示す記号によって表記されているが、図1(d)に示す記号と同じ意味のトランジスタとして図1(e)に示す記号を使用する場合もある。デュアルゲートを有するトランジスタの表記については、以下の各実施形態についても同様である。
デュアルゲートnチャネルMOSトランジスタM1、M2、デュアルゲートpチャネルMOSトランジスタM3、M4は、図示するように、それぞれゲートとしてG1、G2の2つの電極を有している。これらは独立に外部から制御可能である。これらの概略的な構造は、例えば図1(f)に示すようになっている。すなわち、プレーナ型のトランジスタではなく、基板上にソース領域、ドレイン領域、第1のゲート領域、第2のゲート領域をそれぞれ柱状に形成し、ソース領域とドレイン領域との間にチャネル領域を設ける。このチャネル領域がゲートG1とゲートG2とによって制御される構造である。
デュアルゲートnチャネルMOSトランジスタM1、M2は、図1(a)に示すように、差動増幅回路としての入力素子として機能し、それらのゲートの一方が差動入力端子(IN+、IN−)である。ソースは共通に基準電位(この場合にはGND)に接続される。ドレインは、能動負荷であるデュアルゲートpチャネルMOSトランジスタM3、M4のドレインにそれぞれ接続され、この接続ノードが差動増幅回路としての出力端子(OUT+、OUT−)になる。
デュアルゲートpチャネルMOSトランジスタM3、M4は、上記のように、デュアルゲートnチャネルMOSトランジスタM1、M2のそれぞれ負荷となるトランジスタであり、それらのソースが共通に基準電位(この場合は電源電圧Vdd)に接続される。ゲートは、2つとも所定の基準電位(バイアス電位)に接続される。
コモンモードフィードバック回路11は、デュアルゲートnチャネルMOSトランジスタM1、M2のドレイン間での同相電圧を検出し、検出された同相電圧を基準電位と比較して増幅しその出力信号をデュアルゲートnチャネルMOSトランジスタM1、M2の入力端子ではないゲートの端子に共通に供給する。さらに具体的には後述する。このような機能により、デュアルゲートnチャネルMOSトランジスタM1、M2のドレイン電圧を平均的に上記基準電位に設定することができる。また同相信号が出力されるのを抑圧することができる。
図2は、図1に示した差動増幅回路における出力電圧レンジを示している。図2に示すように、電源電圧Vdd=0.8V、ドレインソース間の電圧VdsをデュアルゲートnチャネルMOSトランジスタM1、M2、デュアルゲートpチャネルMOSトランジスタM3、M4でそれぞれ0.2Vとすると、トランジスタM1、M2の各ドレイン電圧は、0.2V〜0.6Vで変動可能である。すなわち、コモンモードフィードバック回路11内の基準電位を0.4Vとすれば、出力平均電圧Voc=0.4Vを中心に最大0.4V(ピークトゥピーク)の信号出力ができる。
これは、トランジスタM1、M2のソースに電流源となるトランジスタが接続されず得られた出力レンジである。もしこの電流源トランジスタがあれば、これにより0.2V分が必要なので、出力信号のレンジは最大でも0.2V(ピークトゥピーク)と半減し、SNRが下がってしまう。SNRを確保するために各トランジスタのバイアス電流を増加させると今度は省電力化に反してしまう。
このように、本実施形態の差動増幅回路によれば、SNR劣化など他の性能を犠牲にすることなく省電力化が可能である。したがって、例えば1Vより低くなるような電源電圧が要求される回路へのアプリケーションで特に有用である。
次に、別の実施形態について図3を参照して説明する。図3は、別の実施形態に係る差動増幅回路の構成を示している。図3において、図1中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路300では、能動負荷となるトランジスタに、デュアルゲートを有するトランジスタに代えて通常のひとつのゲートを有するpチャネルMOSトランジスタM3a、M4aを用いている。これらのゲートに基準電位(バイアス電位)が与えられる点は図1に示した実施形態と同じである。またその他の点も図1に示した実施形態と同じである。この実施形態でも、上記実施形態と同様な効果が得られる。また、pチャネルMOSトランジスタM3a、M4aには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
次に、さらに別の実施形態について図4を参照して説明する。図4は、さらに別の実施形態に係る差動増幅回路の構成を示している。図4において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路400では、出力端子(OUT+、OUT−)となるノードと差動入力素子であるトランジスタM1、M2の各ドレインとの間にそれぞれカスコードにnチャネルMOSトランジスタM5、M6のソース・ドレイン間を挿入、接続している。さらに、出力端子(OUT+、OUT−)となるノードと能動負荷素子であるトランジスタM3、M4の各ドレインとの間にそれぞれカスコードにpチャネルMOSトランジスタM7、M8のドレイン・ソース間を挿入、接続している。これらのトランジスタM5、M6、M7、M8もそれぞれ2つのゲートを有し、それらの2つのゲートには同じバイアス電圧が与えられる。
このようなカスコード回路を有する構成によれば、差動増幅回路400として出力インピーダンスを増加させることができるので、直流利得をその分大きくすることができる。簡易な構成で容易に高利得化が可能である。
次に、さらに別の実施形態について図5を参照して説明する。図5は、さらに別の実施形態に係る差動増幅回路の構成を示している。図5において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路500では、能動負荷となるトランジスタに、デュアルゲートを有するトランジスタに代えて通常のひとつのゲートを有するpチャネルMOSトランジスタM3a、M4aを用い、さらに、図4において説明したカスコード回路のトランジスタにも、通常のひとつのゲートを有するnチャネルMOSトランジスタM5a、M6a、pチャネルMOSトランジスタM7a、M8aを用いている。トランジスタM3a、M4a、M5a、M6a、M7a、M8aの各ゲートに基準電位(バイアス電位)が与えられる点は図4に示した実施形態と同じである。その他の点も図4に示した実施形態と同じである。
この実施形態でも、図4に示した実施形態と同様な効果が得られる。また、pチャネルMOSトランジスタM3a、M4a、M7a、M8aには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
次に、さらに別の実施形態について図6を参照して説明する。図6は、さらに別の実施形態に係る差動増幅回路の構成を示している。図6において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路600は、図4において説明したカスコード回路を、いわゆるアクティブカスコード回路に改良したものである。より具体的には、入出力極性が反転である増幅回路G1、G2、G3、G4を、トランジスタM5、M6、M7、M8のソースに入力端側に接続し、ゲートに出力端側に接続するようにそれぞれ新たに設ける。トランジスタM5、M6、M7、M8のゲートにバイアスに与えるための端子はない。
このような構成によれば、カスコード回路で利得が増大する程度よりさらに増幅回路G1〜G4の利得分、差動増幅回路としての利得が増大する。簡易な構成でさらに容易に高利得化が可能である。
次に、さらに別の実施形態について図7を参照して説明する。図7は、さらに別の実施形態に係る差動増幅回路の構成を示している。図7において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路700は、図5において説明したカスコード回路を、いわゆるアクティブカスコード回路に改良したものである。より具体的には、入出力極性が反転である増幅回路G1、G2、G3、G4を、トランジスタM5a、M6a、M7a、M8aのソースに入力端側に接続し、ゲートに出力端側に接続するようにそれぞれ新たに設ける。トランジスタM5a、M6a、M7a、M8aのゲートにバイアスに与えるための端子はない。
このような構成によっても、カスコード回路で利得が増大する程度よりさらに増幅回路G1〜G4の利得分、差動増幅回路としての利得を増大できる。簡易な構成でさらに容易に高利得化が可能である。また、pチャネルMOSトランジスタM3a、M4a、M7a、M8aには、通常のプレーナ型構造のものを用いることができるので、より低コストなプロセスで済む可能性がある。
次に、図8は、図1に示した差動増幅回路においてそのコモンモードフィードバック回路の具体例を含めて示している。図8において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
すでに説明したように、コモンモードフィードバック回路11は、トランジスタM1、M2のドレイン同士間での同相電圧を検出し、検出された同相電圧を基準電位と比較して増幅しその出力信号をトランジスタM1、M2の入力端子ではないゲートの端子に共通に供給する機能を有する。図8に示す形態では、このうち同相電圧の検出に、トランジスタM1、M2のドレイン同士間に直列に接続された2つの抵抗R1、R2による回路が用いられる。すなわち、これら2つの抵抗の中点電圧が同相電圧である。
そして同相電圧を増幅回路A1の反転入力に導き、その非反転入力に供給されている基準電位(ref)を基準に比較、増幅する。このようなフィードバックにより同相電圧は基準電位(ref)に一致するように動作し、したがって、この基準電位に一致するように差動増幅回路800としての平均出力電位が設定される。
このようなコモンモードフィードバック回路11の具体例は、回路として容易な構成であるが、同相電圧を検出するための抵抗R1、R2が出力インピーダンスを低下させる原因となる。したがって、応用例によっては差動増幅回路として必要な利得に到達不能になる場合が考えられるが、利得があまり必要でなければ十分有用である。
次に、さらに別の実施形態について図9を参照して説明する。図9は、さらに別の実施形態に係る差動増幅回路の構成を示している。図9において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付しその説明を省略する。
この差動増幅回路900は、コモンモードフィードバック回路による出力インピーダンス低下を防止するための構成を有している。基本として図4に示した差動増幅回路400と同じ構成を有し、新たに、コモンモードフィードバックのため、トランジスタM5、M7、M3と同様な構成でトランジスタM11、M13、M9を設け、さらに、トランジスタM6、M8、M4と同様な構成でトランジスタM12、M14、M10を設けている。そして、コモンモードフィードバックにおいては、新たに設けたトランジスタM11、M13による接続ノードと、トランジスタM12、M14による接続ノードとから同相電圧を検出する。これらの接続ノードは出力端子があるノードとは別なノードであり、出力インピーダンスに影響を与えないので抵抗を介さず直接接続することができる。この直接接続ノードを増幅回路A1の反転入力に導く。
このような構成により、トランジスタM11、M13の接続ノードおよびトランジスタM12、M14の接続ノードが基準電位(ref)に一致するように作動する。よって、これらのトランジスタと同様な構成によるトランジスタM5、M7の接続ノードおよびトランジスタM6、M8の接続ノードもその平均出力電位が基準電位(ref)に一致することになる。
この実施形態の変形例としては、トランジスタM3とM9とでそれらのドレイン間が接続され、またトランジスタM4とM10とでもそれらのドレイン間が接続されていてもよい(図中破線表示)。接続されていても電流は流れない。さらに進めて、トランジスタM3とM9とが同一の単一のトランジスタとされ、トランジスタM4とM10とが同一の単一のトランジスタとされていてもよい。また、図4に示した実施形態に対する図5、図6、図7に示した実施形態の考え方を、図9に示す実施形態に適用することも可能である。すなわち、トランジスタを通常の1つのゲートを有するものへ代替することや、カスコード回路をアクティブ化することができる。
次に、図10は、一実施形態に係るサンプルホールド回路の構成を示している。図示の差動増幅回路A2には、上記説明の各差動増幅回路100、300、400、500、600、700、800、900のいずれかを用いることができる。
構成として、正入力Vin+がスイッチ回路SW1、サンプリング容量Cs1を介して差動増幅回路A2の正入力およびスイッチ回路SW3に接続されている。また、負入力Vin−がスイッチ回路SW2、サンプリング容量Cs2を介して差動増幅回路A2の負入力およびスイッチ回路SW4に接続されている。SW1およびSW4の他方は共通電位Vcomに接続されている。さらに、SW1とCs1との接続ノードと差動増幅回路A2の負出力との間にスイッチ回路SW5が接続され、SW2とCs2との接続ノードと差動増幅回路A2の正出力との間にスイッチ回路SW6が接続されている。スイッチ回路SW1〜SW6にはMOSトランジスタによるスイッチ回路を用いることができる。
動作としては、図示のスイッチ回路SW1〜SW6の切り替え位置において、Vin+に導かれている電圧がサンプリング容量Cs1に充電され、またVin−に導かれている電圧がサンプリング容量Cs2に充電される(サンプリング)。次に、図示のスイッチ回路SW1〜SW6の切り替え位置がそれぞれ図示と反対になると、サンプリング容量Cs1、Cs2が充電されて発生する電圧が差動増幅回路A2の出力端子Vout+、Vout−に生じ保持される(ホールド)。
このようなサンプルホールド回路によれば、差動増幅回路A2の利点が活かされ、SNR劣化など他の性能を犠牲にすることなく省電力化が実現する。
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
11…コモンモードフィードバック回路、100,300,400,500,600,700,800,900,A2…差動増幅回路、M1,M2…デュアルゲートnチャネルMOSトランジスタ、M3,M4…デュアルゲートpチャネルMOSトランジスタ。