JP4334564B2

JP4334564B2 - トランスコンダクタ

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Publication number: JP4334564B2
Application number: JP2006337534A
Authority: JP
Inventors: 類伊藤; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-12-14
Filing date: 2006-12-14
Publication date: 2009-09-30
Anticipated expiration: 2026-12-14
Also published as: JP2008153786A; US20080143434A1; US7538585B2

Description

本発明は、入出力特性の線形性に考慮したトランスコンダクタに関する。

ＭＯＳトランジスタを入力差動対とするトランスコンダクタは一般に入出力特性に線形性がなく、線形性を得るためのアプローチを要する。例えば、下記非特許文献１に開示された技術では、差動入力電圧が入力される第１の差動対のほかに、差動入力電圧がレベルシフトされて入力される第２の差動対を設け、かつ、これらの差動電圧入力から差動電流出力への極性を反対にするように両者を接続することで、線形性を高めている。第１の差動対が有する非線形性を第２の差動対が有する非線形性により打ち消す構成であるが、レベルシフトする回路を有し電力消費がその分増加する。

一方、現在のＭＯＳトランジスタの構造はプレーナ型が主流であり、ひとつのゲートでチャネルをコントロールする。トランジスタの微細化に伴いドレインソース間のリーク電流が問題となっており、このリーク電流は、ゲートソース間電圧がしきい値電圧より十分低い場合でも基板を介して漏れ流れる電流である。このため省電力化が妨げられる。リーク電流は、ショートチャネル効果の中でパンチスルーと呼ばれる現象に起因している。

これに対し、複数のゲートでチャネルをコントロールできる構造にすればパンチスルーの抑制効果が得られることが知られている。２つのゲートを有するものはDual-gate FinFETと呼ばれている。このようなトランジスタの中でも２つのゲートを別々にコントロールできるものが下記非特許文献２に開示されている。非特許文献２には、さらに、２つ目のゲートでしきい値電圧を可変できることが述べられている。
Zhenhua Wang and Walter Guggenbuhl, "A Voltage-Controllable Liniar MOS Transconductor Using Bias Offset Technique", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 25, NO. 1, FEBRUARY 1990 CMOS Vertical Multiple Independent Gate Field Effect Transistor (MIGFET); Mathew, L. et. al.; SOI Conference, 2004. Proceedings. 2004 IEEE International; 4-7 Oct. 2004 Page(s):187 - 189

本発明は、省電力で線形性の高いトランスコンダクタを提供することを目的とする。

本発明の一態様であるトラスコンダクタは、第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に差動電圧入力が供給され得、該ソース両者が接続され、該第２のゲート両者に第１の制御電圧が共通に与えられ得、該ドレイン両者が差動電流出力端子である第１、第２のデュアルゲートＭＯＳトランジスタと、第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に前記差動電圧入力が供給され得、該ソース両者が接続され、該第２のゲート両者に前記第１の制御電圧とは異なる第２の制御電圧が共通に与えられ得、前記差動電圧入力から前記差動電流出力端子への極性が逆になるように、該ドレイン両者のそれぞれが前記第１、第２のデュアルゲートＭＯＳトランジスタの前記ドレイン両者のそれぞれに接続された第３、第４のデュアルゲートＭＯＳトランジスタと、前記第１、第２のデュアルゲートＭＯＳトランジスタの前記ソース両者および前記第３、第４のデュアルゲートＭＯＳトランジスタの前記ソース両者に接続された電流源とを具備する。

すなわち、第１、第２のトランジスタのほかに、第３、第４のトランジスタを設けるが、これらのトランジスタがすべて第１、第２のゲートを有しかつそれらがそれぞれ独立に制御され得るトランジスタとなっている。これによりリーク電流による電力消費を防止できる。また、第１、第２のトランジスタは第２のゲート両者に第１の制御電圧が、第３、第４のトランジスタは第２のゲート両者に第１の制御電圧とは異なる第２の制御電圧が、それぞれ与えられる。

第１、第２の制御電圧により、第１、第２のトランジスタと第３、第４のトランジスタとでしきい値電圧を異ならせることができる。加えて、第１、第２のトランジスタと第３、第４のトランジスタとで入出力極性が逆になるように接続されているので、第１、第２のトランジスタの非線形性を第３、第４のトランジスタの非線形性で打ち消すことができる。さらにレベルシフトのための回路を要せず省電力になる。

本発明によれば、省電力で線形性の高いトランスコンダクタを提供することができる。

上記一態様における実施態様として、出力電圧を前記第１の制御電圧として前記第１、第２のトランジスタの前記第２のゲート両者に与える第１の電圧源と、出力電圧を前記第２の制御電圧として前記第３、第４のトランジスタの前記第２のゲート両者に与える第２の電圧源とをさらに具備し、前記第１の電圧源、前記第２の電圧源の少なくとも一方が可変電圧源である、とすることができる。このような構成によれば、トランスコンダクタンス（電圧電流変換利得）を可変したり、トランスコンダクタンスの極性を反転したりできる。

また、実施態様として、電圧源と、前記電圧源の両極間電圧を差動電圧入力とし、差動電圧出力の一方を前記第１の制御電圧として前記第１、第２のトランジスタの前記第２のゲート両者に与え、該差動電圧出力の他方を前記第２の制御電圧として前記第３、第４のトランジスタの前記第２のゲート両者に与える差動増幅回路とをさらに具備する、とすることができる。このような構成によれば、やはり、トランスコンダクタンスを可変したり、トランスコンダクタンスの極性を反転したりする可能性を得ることができる。ここで、前記電圧源が、可変電圧源であるとすると、この可変電圧源の電圧を可変することでこれらが可能である。

以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図１は、一実施形態に係るトランスコンダクタの構成（図１（ａ）、（ｂ）、（ｃ））およびこれに使用するトランジスタの概略構造（図１（ｄ））を示している。図１（ａ）に示すようにこのトランスコンダクタ１００は、差動対であるデュアルゲートｎチャネルＭＯＳトランジスタＭ１、Ｍ２と、もうひとつの差動対であるデュアルゲートｎチャネルＭＯＳトランジスタＭ３、Ｍ４と、電流源Ｉ１とを有する（以下では、「ｎチャネルＭＯＳ」に代えてｎＭＯＳとも言う。）。

デュアルゲートｎＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、この図１（ａ）では、図１（ｂ）に示す記号を用い表記されている。図１（ｂ）に示す記号と同じ意味のトランジスタとして図１（ｃ）に示す表記を使用する場合もある。デュアルゲートを有するトランジスタの表記については、後述する各実施形態についても同様である。

デュアルゲートｎＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、それぞれゲートとしてＧ１、Ｇ２の２つの電極を有している。これらは独立に外部から制御可能である。ここでトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の概略的な構造は、例えば図１（ｄ）に示すようになっている。すなわち、プレーナ型のトランジスタではなく、基板上にソース領域、ドレイン領域、第１のゲート領域、第２のゲート領域をそれぞれ柱状に形成し、ソース領域とドレイン領域との間にチャネル領域を設ける。このチャネル領域がゲートＧ１とゲートＧ２とによって制御される構造である。

図１（ａ）に示すように、トランジスタＭ１、Ｍ２は、トランスコンダクタ１００としての入力差動対であり、それらの一方のゲートがそれぞれ差動電圧入力端子（Ｖｉ＋、Ｖｉ−）である。ソースは共通に電流源Ｉ１に接続される。ドレインは、それぞれトランスコンダクタ１００としての差動電流出力端子（Ｉｏ＋、Ｉｏ−）である。それら他方のゲートには、共通に制御電圧Ｖｃ１が印加され得る。ここで、差動対であるトランジスタＭ１、Ｍ２によるトランスコンダクタンス（電圧電流変換利得）は、ＭＯＳトランジスタにおけるゲートソース間電圧からドレイン電流への一般的な特性から線形性は高くない。

そこで、このトランスコンダクタ１００は、ＭＯＳトランジスタＭ１、Ｍ２の非線形性をもうひとつの差動対であるトランジスタＭ３、Ｍ４により打ち消す構成を有している。まずトランジスタＭ３、Ｍ４は、トランジスタＭ１、Ｍ２と差動電圧入力を共通に有する差動対になっている。ソースは、トランジスタＭ１、Ｍ２と同じく共通に電流源Ｉ１に接続される。ドレインは、差動電圧入力からの入出力極性がトランジスタＭ１、Ｍ２とは反対になるように差動電流出力端子（Ｉｏ＋、Ｉｏ−）に接続される。それらの他方のゲートには、共通に制御電圧Ｖｃ２が印加され得る。

このような構成のトランスコンダクタ１００では、２つの差動対トランジスタに対する両相入力をそれぞれ同一のノードからなすことが可能であり、例えば、一方の差動対の入力直流レベルを他方の差動対の入力直流レベルと変えるためのレベルシフト回路は必要ない。したがって、その分省電力である。また、デュアルゲートトランジスタを使用しているため、トランジスタ構造の微細化に伴うリーク電流を防止することができる。この点でも省電力化に有利である。

ＭＯＳトランジスタＭ１、Ｍ２の非線形性をもうひとつの差動対であるトランジスタＭ３、Ｍ４により打ち消す作用は、概略以下のように説明できる。トランジスタＭ１、Ｍ２は、それらの他方のゲートに印加される制御電圧Ｖｃ１によりしきい値電圧を変化させることができる。また、トランジスタＭ３、Ｍ４は、それらの他方のゲートに印加される制御電圧Ｖｃ２によりしきい値電圧を変化させることができる。ＭＯＳトランジスタのゲートソース間電圧からドレイン電流への出力特性は、よく知られているように、しきい値電圧分を控除した２乗特性である。

一方の差動対のトランジスタＭ１、Ｍ２と他方の差動対のトランジスタＭ３、Ｍ４とでしきい値電圧が異なる場合は、両差動対ともにドレイン電流が出力されるような入力電圧範囲において逆特性の電流が加算される。すなわちこの入力電圧範囲では非線形が打ち消されるように作用する。制御電圧Ｖｃ１、Ｖｃ２をそれぞれ変化させると、このような作用の入力電圧範囲は遷移し、さらにそのときの制御電圧Ｖｃ１、Ｖｃ２の条件によってトランスコンダクタンスは変化する。極端には、Ｖｃ１とＶｃ２とを電圧として互いに反対にすればトランスコンダクタンスの極性は反転する。

以上説明のように、この実施形態のトランスコンダクタによれば、省電力で線形性を高められる。なお、以上では実施形態をトランスコンダクタとして説明したが、差動電流出力端子（Ｉｏ＋、Ｉｏ−）にそれぞれ適当な負荷を接続すれば、電圧入力、電圧出力の差動増幅回路が得られることは自明である。このような差動増幅回路も省電力でかつ線形性改善がなされている。差動増幅回路を構成できることは以下で説明する実施形態でも同様である。

次に、図２は、別の実施形態に係るトランスコンダクタの構成を示している。図２において図１中に示した構成要素と同一のものには同一の符号を付し、その説明は省略する。

この実施態様のトランスコンダクタ２００は、差動対のトランジスタＭ１、Ｍ２の他方のゲートを制御する制御電圧Ｖｃ１の出力用の直流電圧源Ｖ１、および差動対トランジスタＭ３、Ｍ４の他方のゲートを制御する制御電圧Ｖｃ２の出力用の直流電圧源Ｖ２をあらかじめ備える構成である。このうち電圧源Ｖ１を可変電圧源とし、これを変化することでトランスコンダクタンスを可変することができる。

なお、電圧源Ｖ１の出力電圧値を電圧源Ｖ２の出力電圧値の上下にわたって可変することにすれば、トランスコンダクタンスの極性を反転することもできる。また電圧源Ｖ２をも可変電圧源とする構成もあり得る。さらに、必要とされるトランスコンダクタの仕様に応じて電圧源Ｖ１、Ｖ２の電圧値を固定することもできる。

次に、図３は、さらに別の実施形態に係るトランスコンダクタの構成を示している。図３においてすでに説明した図中に示した構成要素と同一のものには同一の符号を付し、その説明は省略する。この実施形態のトランスコンダクタ３００は、差動対のトランジスタＭ１、Ｍ２の他方のゲートを制御する制御電圧Ｖｃ１、および差動対トランジスタＭ３、Ｍ４の他方のゲートを制御する制御電圧Ｖｃ２をそれぞれ差動増幅回路Ａ１の両相の出力から供給する構成である。差動増幅回路Ａ１の差動入力には可変直流電圧源Ｖ３が接続される。

このような構成によれば、電圧源Ｖ３の出力電圧の変化に対する制御電圧Ｖｃ１、Ｖｃ２の変化は、例えば図４（ｂ）に示すようになる。ここで比較のため、図４（ａ）に示す特性は、図２に示した実施形態における電圧源Ｖ１の出力電圧の変化に対する制御電圧Ｖｃ１、Ｖｃ２の変化を示している。図４（ａ）と同（ｂ）とを比較して分かるように、図３に示す実施形態では、制御電圧Ｖｃ１、Ｖｃ２の互いの相対変化を容易に大きくすることができる。したがって、トランスコンダクタンスの可変をより大きな範囲でなすことが容易になる。なお、必要とされるトランスコンダクタの仕様に応じて電圧源Ｖ３の電圧値を固定することもできる。

また、図５に、さらに別の実施形態に係るトランスコンダクタの構成を示す。図５においてすでに説明した図中に示した構成要素と同一のものには同一の符号を付し、その説明は省略する。この実施形態のトランスコンダクタ４００は、図４に示した実施形態と同様に、差動対のトランジスタＭ１、Ｍ２の他方のゲートを制御する制御電圧Ｖｃ１、および差動対トランジスタＭ３、Ｍ４の他方のゲートを制御する制御電圧Ｖｃ２をそれぞれ差動増幅回路Ａ１の両相の出力から供給する構成である。差動増幅回路Ａ１の差動入力の一方には可変直流電圧源Ｖｇｍｃが接続され、他方には直流電圧源Ｖｂが接続される。可変直流電圧源Ｖｇｍｃおよび直流電圧源Ｖｂのうち少なくとも一方が可変であればトランスコンダクタ４００のトランスコンダクタンスは可変となる。

以上で各実施形態に係るトランスコンダクタを説明したが、これらのトランスコンダクタを素子に用いて各種のフィルタ（ＬＰＦ、ＨＰＦ、ＢＰＦ、ＢＥＦなど）を構成することができる。図６は、このような構成例のひとつを示している。図６において、各トランスコンダクタＧｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ４が、上記説明のトランスコンダクタのいずれかに相当する。図６では、説明の簡略化のためバイアス回路などの記述は省略している。

本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

一実施形態に係るトランスコンダクタの構成を示す回路図および使用するトランジスタの概略構造を示す模式図。別の実施形態に係るトランスコンダクタの構成を示す回路図。さらに別の実施形態に係るトランスコンダクタの構成を示す回路図。図２に示したトランスコンダクタおよび図３に示したトランスコンダクタにおける制御電圧の変化を示す特性図。さらに別の実施形態に係るトランスコンダクタの構成を示す回路図。各実施形態に係るトランスコンダクタを利用したフィルタを示す構成図。

符号の説明

１００、２００、３００、４００…トランスコンダクタ、Ａ１…差動増幅回路、Ｇｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ４…トランスコンダクタ、Ｉ１…電流源、Ｍ１、Ｍ２、Ｍ３、Ｍ４…デュアルゲートｎチャネルＭＯＳトランジスタ、Ｖ１…可変直流電圧源、Ｖ２…直流電圧源、Ｖ３…可変直流電圧源。

Claims

第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に差動電圧入力が供給され得、該ソース両者が接続され、該第２のゲート両者に第１の制御電圧が共通に与えられ得、該ドレイン両者が差動電流出力端子である第１、第２のデュアルゲートＭＯＳトランジスタと、
第１のゲート、第２のゲート、ソース、およびドレインをそれぞれ有し、それぞれの該第１のゲートと該第２のゲートとは独立に制御され得、該第１のゲート両者間に前記差動電圧入力が供給され得、該ソース両者が接続され、該第２のゲート両者に前記第１の制御電圧とは異なる第２の制御電圧が共通に与えられ得、前記差動電圧入力から前記差動電流出力端子への極性が逆になるように、該ドレイン両者のそれぞれが前記第１、第２のデュアルゲートＭＯＳトランジスタの前記ドレイン両者のそれぞれに接続された第３、第４のデュアルゲートＭＯＳトランジスタと、
前記第１、第２のデュアルゲートＭＯＳトランジスタの前記ソース両者および前記第３、第４のデュアルゲートＭＯＳトランジスタの前記ソース両者に接続された電流源と
を具備することを特徴とするトランスコンダクタ。
出力電圧を前記第１の制御電圧として前記第１、第２のデュアルゲートＭＯＳトランジスタの前記第２のゲート両者に与える第１の電圧源と、
出力電圧を前記第２の制御電圧として前記第３、第４のデュアルゲートＭＯＳトランジスタの前記第２のゲート両者に与える第２の電圧源とをさらに具備し、
前記第１の電圧源、前記第２の電圧源の少なくとも一方が可変電圧源であることを特徴とする請求項１記載のトランスコンダクタ。
電圧源と、
前記電圧源の両極間電圧を差動電圧入力とし、差動電圧出力の一方を前記第１の制御電圧として前記第１、第２のデュアルゲートＭＯＳトランジスタの前記第２のゲート両者に与え、該差動電圧出力の他方を前記第２の制御電圧として前記第３、第４のデュアルゲートＭＯＳトランジスタの前記第２のゲート両者に与える差動増幅回路と
をさらに具備することを特徴とする請求項１記載のトランスコンダクタ。
前記電圧源が、可変電圧源であることを特徴とする請求項３記載のトランスコンダクタ。
前記第１乃至第４のデュアルゲートＭＯＳトランジスタが、
基板上にソース領域、ドレイン領域、第１のゲート領域、第２のゲート領域をそれぞれ柱状に形成し、ソース領域とドレイン領域との間にチャネル領域を設け、このチャネル領域が前記第１ゲートと前記第２ゲートとによって制御される構造であることを特徴とする請求項１記載のトランスコンダクタ。