WO2019092887A1 - Ａｂ級アンプおよびオペアンプ - Google Patents

Ａｂ級アンプおよびオペアンプ Download PDF

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WO2019092887A1
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貴之 中井
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三菱電機株式会社
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    • H03F2200/432—Two or more amplifiers of different type are coupled in parallel at the input or output, e.g. a class D and a linear amplifier, a class B and a class A amplifier

Definitions

  • the present invention relates to a class AB amplifier and an operational amplifier using the same.
  • Non-Patent Document 1 There is known a technique for controlling the idling current of a source-follower class AB amplifier to suppress the fluctuation of the frequency characteristic due to the fluctuation of the load drive current (see, for example, Non-Patent Document 1).
  • Non-Patent Document 1 there has been known an operational amplifier including a source follower type class AB amplifier capable of suppressing an output impedance in order to drive a resistive load (eg, Non-Patent Document 1). reference).
  • This operational amplifier is an operational amplifier using a source follower type class AB amplifier as an output stage.
  • the output stage is composed of a source-grounded replica amplifier biased with a constant current by a current source, and a main amplifier combining a source follower and a source-grounded amplifier driven by the replica amplifier.
  • Non-Patent Document 1 the on / off of the transistor connected to the output terminal is switched depending on the value of the load drive current, so that the voltage gain and the output impedance largely fluctuate. As a result, the transfer function of the entire operational amplifier greatly fluctuates. Therefore, when the negative feedback circuit is configured using an operational amplifier, the stability is lost.
  • an object of the present invention is to provide a class AB amplifier and an operational amplifier using the same in which the voltage gain and the output impedance do not change according to the value of the load drive current.
  • the class AB amplifier of the present invention comprises an input terminal, an output terminal, a first reference potential terminal, a second reference potential terminal, first to sixth transistors, an inverting input terminal, a non-inverting input terminal, And a gain control amplifier having a voltage output terminal.
  • the first and third to sixth transistors are transistors of a first conductivity type, and the second transistor is a transistor of a second conductivity type.
  • the second main electrode of the first transistor and the first main electrode of the sixth transistor are connected, and the second main electrode of the sixth transistor and the first main electrode of the fifth transistor are Connected at the node 1, the second main electrode of the fifth transistor and the second main electrode of the second transistor are connected, and the control electrode of the fifth transistor and the second main of the fifth transistor The electrodes are connected.
  • the second main electrode of the third transistor and the first main electrode of the fourth transistor are connected at a second node, and the second node is connected to the output terminal.
  • the control electrode of the fourth transistor is connected to the control electrode of the fifth transistor.
  • the first reference potential terminal is connected to the first main electrode of the second transistor and the second main electrode of the fourth transistor.
  • the second reference potential terminal is connected to the first main electrode of the first transistor and the first main electrode of the third transistor.
  • the input terminal is connected to the control electrode of the first transistor and the control electrode of the third transistor.
  • the non-inverting input terminal of the gain control amplifier is connected to the first node
  • the inverting input terminal of the gain control amplifier is connected to the second node
  • the voltage output terminal of the gain control amplifier is for controlling the sixth transistor Connected to the electrode.
  • the gain control amplifier controls the voltage supplied to the control electrode of the sixth transistor so that the voltage of the first node and the voltage of the second node become equal.
  • the gain control amplifier when the voltage of the first node is different from the voltage of the second node, the gain control amplifier makes the voltage of the first node equal to the voltage of the second node.
  • the voltage supplied to the control electrode of the transistor 6 is controlled.
  • the fourth transistor can be always kept in the on state, so that it is possible to prevent the voltage gain and the output impedance from changing according to the value of the load drive current.
  • FIG. 2 is a diagram showing a configuration of an operational amplifier 100 of the first embodiment.
  • FIG. 6 is a diagram showing a relationship between a load drive current Iout output from the operational amplifier 100 of the first embodiment and an output voltage VG1 of a replica amplifier.
  • FIG. 7 is a diagram showing a relationship between a load drive current Iout output from the operational amplifier 100 of the first embodiment and a current Ids.
  • FIG. 16 shows a configuration of an operational amplifier 200 of a modification of the first embodiment.
  • FIG. 16 is a diagram showing a configuration of an operational amplifier 300 according to a second embodiment.
  • FIG. 17 is a diagram showing a configuration of an operational amplifier 400 of a modification of the second embodiment.
  • FIG. 18 is a schematic diagram of the configuration of an operational amplifier 500 according to a third embodiment.
  • FIG. 16 is a circuit diagram of an operational amplifier 500 according to a third embodiment.
  • FIG. 20 is a schematic diagram of a configuration of an operational amplifier 600 according to a fourth embodiment.
  • FIG. 16 is a circuit diagram of an operational amplifier 600 according to a fourth embodiment.
  • FIG. 20 is a schematic diagram of the configuration of an operational amplifier 700 according to a fifth embodiment.
  • FIG. 21 is a circuit diagram of an operational amplifier 700 according to a fifth embodiment.
  • the transistor is formed of a MOS transistor.
  • the control electrode, the first main electrode, and the second main electrode of the transistor are a gate, a source, and a drain.
  • all threshold voltages of all the transistors are Vth.
  • all transistors are assumed to operate in the strong inversion and saturation region.
  • the voltage Vout at the output terminal VO of the operational amplifier is a constant value.
  • the output voltages Vout, Vout1 and Vout2 are voltage values at which all the transistors can operate in the strong inversion and saturation region, for example, a voltage value of 1/2 of the power supply voltage.
  • the gate sizes of the two transistors that is, the ratio of W / L, and the gate-source voltages are equal, and both are operating in the saturation region, the currents flowing in the two transistors coincide.
  • W is the gate width of the transistor
  • L is the gate length of the transistor.
  • FIG. 1 is a diagram showing a configuration of an operational amplifier 900 including a class AB amplifier of a reference example.
  • the operational amplifier 900 is a circuit for driving a resistive load.
  • the operational amplifier 900 includes a differential input stage A100 and an output stage A1600.
  • the output stage A1600 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the output stage A1600 includes a source-grounded replica amplifier biased with a constant current by a current source and a main amplifier combining a source follower and a source-grounded amplifier driven by the replica amplifier.
  • the output stage A1600 includes a first transistor M1, a second transistor M2, a third transistor M3, a fourth transistor M4, a capacitive element Cc, an input terminal VI, and an output terminal VO.
  • the first transistor M1 and the second transistor M2 constitute a replica amplifier.
  • the third transistor M3 and the fourth transistor M4 constitute a main amplifier.
  • the first transistor M1 and the sixth transistor M6 constitute a gain control unit G201 of the output stage A200.
  • Input terminal VI receives control voltage VG output from differential input stage A100.
  • the first transistor M1 receives the control voltage VG at its gate and amplifies it.
  • the second transistor M2 supplies a bias to the first transistor M1.
  • the third transistor M3 functions as a source-grounded amplifier.
  • the third transistor M3 has a gate receiving the control voltage VG and drives the output terminal VO.
  • the fourth transistor M4 functions as a source follower.
  • the fourth transistor M4 has a gate receiving the output voltage VG1 of the replica amplifier, and drives the output terminal VO.
  • the capacitive element Cc is connected between the gate terminal and the drain terminal of the first transistor M1.
  • the capacitive element Cc is provided for phase compensation.
  • FIG. 2 is a diagram showing the relationship between the load drive current Iout output from the operational amplifier 900 of the reference example and the output voltage VG1 of the replica amplifier.
  • FIG. 3 is a diagram showing the relationship between the load drive current Iout output from the operational amplifier 900 of the reference example and the current Ids.
  • the current Ids is a current I3 flowing through the third transistor M3 and a current I4 flowing through the fourth transistor M4.
  • the bias state corresponds to the state where the load drive current Iout in FIGS. 2 and 3 is "0".
  • the current I4 flowing through the third transistor M3 and the current I4 flowing through the fourth transistor M4 are equal to each other, and the load driving current Iout output from the output terminal VO to the outside becomes zero.
  • the gate length of the first transistor M1 is L1, and the gate width is W1.
  • the gate length of the third transistor M3 is L3, and the gate width is W3. It is assumed that the following relationship is established.
  • N is an integer.
  • the current I3 flowing to the third transistor M3 and the current I4 flowing to the fourth transistor M4 are currents flowing to the first transistor M1 It is represented as follows using I1.
  • Iq takes a positive value and represents a quiescent current flowing to the third transistor M3 and the fourth transistor M4 in a biased state.
  • the third transistor M3 and the fourth transistor M4 are both biased on.
  • the voltage Vout at the output terminal VO is determined by the fourth transistor M4 mainly having a source follower configuration with low output impedance. That is, the control voltage VG output from the differential input stage A100 is transmitted from the gate to the drain of the first transistor M1. The transmitted voltage is further transmitted from the gate to the source of the fourth transistor M4 to determine the output voltage Vout.
  • the gate potential VG1 of the fourth transistor M4 is maintained at a potential ⁇ VG1 q> shifted by a voltage exceeding the threshold voltage Vth with respect to the voltage Vout output to the output terminal VO.
  • a load driving current Iout is supplied from the output terminal VO to the load.
  • the load drive current Iout is supplied from either the third transistor M3 or the fourth transistor M4 depending on its direction.
  • the direction in which the load drive current Iout flows from the output terminal VO to the load is positive.
  • the current I3 flowing to the third transistor M3 and the current I4 flowing to the fourth transistor M4 are expressed by the following equations.
  • I3 Iq (Iout ⁇ -Iq) (3-1)
  • I3
  • I4 Iq + Iout (Iout ⁇ 0) (3-3)
  • I4 Iq ⁇
  • I4 0 (Iout ⁇ ⁇ Iq) (3-5)
  • the current I3 flowing through the third transistor M3 always takes a non-zero value. That is, the third transistor M3 is always on.
  • the current I4 flowing through the fourth transistor M4 is zero under the condition of the equation (3-5). That is, the fourth transistor M4 may be turned off.
  • the state A is a state in which the fourth transistor M4 is on, that is, the current I4 is nonzero.
  • the state B is a state in which the fourth transistor M4 is off, that is, the current I4 is zero.
  • the voltage Vout at the output terminal VO is determined by the fourth transistor M4, which has a source follower configuration mainly with low output impedance, as in the bias state. That is, the control voltage VG output from the differential input stage A100 is transmitted from the gate to the drain of the first transistor M1. The transmitted voltage is further transmitted from the gate to the source of the fourth transistor M4 to determine the voltage Vout.
  • the voltage gain AV (A) from the input terminal VI of the output stage A1600 to the output terminal VO in the state A is expressed by the following equation.
  • gM1 is the transconductance of the first transistor M1.
  • rds1 is a drain impedance of the first transistor M1.
  • rds2 is a drain impedance of the second transistor M2. // represents a combined impedance of two impedances connected in parallel.
  • the impedance Zout of the output terminal VO in the state A is expressed by the following equation. Zout (A) ⁇ 1 / gM4 (5) Where gM4 is the transconductance of the fourth transistor M4. To simplify the explanation, the voltage gain of the source follower by the fourth transistor M4 is assumed to be one.
  • the fourth transistor M4 when the fourth transistor M4 is off, that is, when the current I4 is zero, the path from the gate to the drain of the first transistor M1 and the gate to the source of the fourth transistor M4 is blocked.
  • the voltage Vout is determined by supplying a current from the third transistor M3 to the output terminal VO.
  • the voltage gain AV (B) from the input terminal VI of the output stage A1600 to the output terminal VO in the state B is expressed by the following equation.
  • gM3 is the transconductance of the third transistor M3.
  • rds3 is a drain impedance of the third transistor M3.
  • the impedance Zout of the output terminal VO in the state B is expressed by the following equation. Zout (B) ⁇ rds3 (7)
  • the output stage A1600 of the operational amplifier 900 of the reference example of FIG. 1 switches the fourth transistor M4 between on and off according to the value of the load drive current Iout.
  • the voltage gain AV and the output impedance Zout greatly fluctuate.
  • the transfer function of the entire operational amplifier 900 that is, the gain and phase characteristics largely fluctuate.
  • the stability is lost.
  • FIG. 4 is a diagram showing the configuration of the operational amplifier 100 of the first embodiment.
  • the operational amplifier 100 includes a differential input stage A100 and an output stage A200.
  • the differential input stage A100 inverts and amplifies the difference between the first potential input to the noninverting input terminal VIP and the second potential input to the inverting input terminal VIM, and outputs the control voltage VG.
  • the output stage A200 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the output stage A200 includes an input terminal VI, an output terminal VO, a reference potential terminal V1, a reference potential terminal V2, first to sixth transistors M1 to M6, and a gain control amplifier A201.
  • the reference potential terminal V1 is a first reference potential terminal V1
  • the reference potential terminal V2 is a second reference potential terminal V2.
  • the potential of the first reference potential terminal V1 is lower than the potential of the second reference potential terminal V2.
  • Input terminal VI receives control voltage VG output from differential input stage A100.
  • the first transistor M1 and the third transistor M3 to the sixth transistor M6 are N-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors).
  • the second transistor M2 is a P-type MOSFET.
  • the first transistor M1, the second transistor M2, the fifth transistor M5, and the sixth transistor M6 constitute a replica amplifier.
  • the third transistor M3 and the fourth transistor M4 constitute a main amplifier.
  • the first transistor M1, the sixth transistor M6, the fifth transistor M5, and the second transistor M2 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2.
  • the first reference potential terminal V1 is connected to the source of the first transistor M1.
  • the second reference potential terminal V2 is connected to the source of the second transistor M2.
  • the drain of the first transistor M1 and the source of the sixth transistor M6 are connected.
  • the drain of the sixth transistor M6 and the source of the fifth transistor M5 are connected at a first node ND1.
  • the drain of the fifth transistor M5 is connected to the drain of the second transistor M2.
  • the third transistor M3 and the fourth transistor M4 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2.
  • the first reference potential terminal V1 is connected to the source of the third transistor M3.
  • the second reference potential terminal V2 is connected to the drain of the fourth transistor M4.
  • the drain of the third transistor M3 and the source of the fourth transistor M4 are connected to the second node ND2.
  • the second node ND2 is connected to the output terminal VO.
  • the gate of the first transistor M1 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the second transistor M2 receives the bias voltage VB1.
  • the gate of the third transistor M3 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the fourth transistor M4 is connected to the gate of the fifth transistor M5 and the drain of the fifth transistor M5, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the fifth transistor M5 is connected to the drain of the fifth transistor M5 and the gate of the fourth transistor M4, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the sixth transistor M6 is connected to the voltage output terminal of the gain control amplifier A201.
  • the gain control amplifier A201 has a non-inverting input terminal connected to the first node ND1, an inverting input terminal connected to the second node ND2, and a voltage output terminal connected to the gate of the sixth transistor M6. Equipped with
  • the first transistor M1 is a replica of the third transistor M3.
  • the fifth transistor M5 is a replica of the fourth transistor M4.
  • the gate length of the first transistor M1 is L1, and the gate width is W1.
  • the gate length of the third transistor M3 is L3, and the gate width is W3.
  • the gate length of the fourth transistor M4 is L4, and the gate width is W4.
  • the gate length of the fifth transistor M5 is L5, and the gate width is W5.
  • FIG. 5 is a diagram showing the relationship between the load drive current Iout output from the operational amplifier 100 of the first embodiment and the output voltage VG1 of the replica amplifier.
  • FIG. 6 is a diagram showing the relationship between the load drive current Iout output from the operational amplifier 100 of the first embodiment and the current Ids.
  • the current Ids is a current I3 flowing through the third transistor M3 and a current I4 flowing through the fourth transistor M4.
  • the bias state corresponds to the state where the load drive current Iout in FIGS. 5 and 6 is “0”.
  • the current I4 flowing through the third transistor M3 and the current I4 flowing through the fourth transistor M4 are equal to each other, and the load driving current Iout output from the output terminal VO to the outside becomes zero.
  • the current I3 flowing to the third transistor M3 and the current I4 flowing to the fourth transistor M4 are currents flowing to the first transistor M1 It is represented as follows using I1.
  • Iq takes a positive value, and represents a quiescent current flowing to the third transistor M3 and the fourth transistor M4 in a biased state.
  • the third transistor M3 and the fourth transistor M4 are both biased to the on state.
  • the voltage Vout at the output terminal VO is determined by the fourth transistor M4 mainly having a source follower configuration with low output impedance. That is, the control voltage VG output from the differential input stage A100 is transmitted from the gate to the drain of the first transistor M1. The transferred voltage is further transferred from the gate to the source of the fourth transistor M4 to determine the output voltage Vout.
  • VGS4 is a voltage between the gate and the source of the fourth transistor M4.
  • VGS5 is a voltage between the gate and the source of the fifth transistor M5.
  • Vout Vsr (13)
  • the gain control amplifier A201 controls the gate potential of the sixth transistor M6 so that the first transistor M1 can operate in the saturation region.
  • a load driving current Iout is supplied from the output terminal VO to the load.
  • the load drive current Iout is supplied from either the third transistor M3 or the fourth transistor M4 according to the direction.
  • the direction in which the load drive current Iout flows from the output terminal VO to the load is positive.
  • the currents I3 and I4 flowing to the third transistor M3 and the fourth transistor M4 are as follows according to the load drive current Iout.
  • I3 Iq (Iout ⁇ -Iq) (14-1)
  • I4 Iq + Iout (Iout ⁇ 0) (14-3)
  • I4 Iq (Iout ⁇ 0) (14-4)
  • the current values of the third transistor M3 and the fourth transistor M4 both take non-zero values at all times. That is, the third transistor M3 and the fourth transistor M4 are always in the on state.
  • the voltage Vout at the output terminal VO is determined by the fourth transistor M4 mainly having a configuration of a source follower having a low output impedance, as in the bias state. That is, the control voltage VG output from the differential input stage A100 is transmitted from the gate to the drain of the first transistor M1. The transferred voltage is further transferred from the gate to the source of the fourth transistor M4 to determine the output voltage Vout.
  • the voltage gain AV from the input terminal VI of the output stage A 200 to the output terminal VO in the load driving state is expressed by the following equation.
  • gM1 is the transconductance of the first transistor M1.
  • rds1 is a drain impedance of the first transistor M1.
  • rds2 is a drain impedance of the second transistor M2. // represents a combined impedance of two impedances connected in parallel.
  • the impedance Zout of the output terminal VO is expressed by the following equation. Zout ⁇ 1 / gM4 (16) Where gM4 is the transconductance of the fourth transistor M4. To simplify the explanation, it is assumed that the voltage gain of the source follower by the fourth transistor M4 is one.
  • Iout -(Iq + ⁇ Iq) (17)
  • Iout -(Iq + ⁇ Iq) (17)
  • I1 Iq / N (18)
  • I3
  • Iq + ⁇ Iq (19) From the equations (18) and (19), the following relationship is established between the current I1 and the current I3.
  • I3 / I1 (Iq + ⁇ Iq) / (Iq / N)> N (20) At this time, if the first transistor M1 and the second transistor M2 both operate in the saturation region, the relationship between the currents I1 and I2 flowing through them is as follows.
  • VDS1 is a voltage between the drain and the source of the first transistor M1.
  • VGS1 is a voltage between the gate and the source of the first transistor M1.
  • Vth is a threshold voltage of the first transistor M1.
  • the first transistor M1 operates in the non-saturation region, and the fourth transistor M4 is turned off.
  • the output voltage Vout is set such that the following relationship is established.
  • VDS3> VGS3-Vth VGS1-Vth1 (22b)
  • VDS3 is a voltage between the drain and the source of the third transistor M3.
  • VGS3 is a gate-source voltage of the third transistor M3.
  • Vth is a threshold voltage of the third transistor M3.
  • the third transistor M3 operates in the saturation region, and the relationship between the source potential Vsr of the fifth transistor M5 and the output voltage Vout is as follows.
  • Vsr ⁇ Vout The output voltage Vout is determined by the operation of the negative feedback circuit including the operational amplifier 100 regardless of the operating states of the first transistor M1 and the second transistor M2.
  • the gain control amplifier A201 When a difference occurs between the voltage Vsr input to the non-inversion input terminal of the gain control amplifier A201 and the voltage Vout input to the inversion input terminal, the gain control amplifier A201 operates in the non-saturation region of the first transistor M1. And the gate voltage of the sixth transistor M6 is dropped so that Vsr becomes equal to Vout. As a result, the relationship between the current I5 of the fifth transistor M5 and the current I4 of the fourth transistor M4 is as follows.
  • the voltage Vout at the output terminal VO of the operational amplifier 100 according to the first embodiment is always determined by the fourth transistor M4 having a source follower configuration mainly having a low output impedance. That is, the control voltage VG output from the differential input stage A100 is transmitted from the gate to the drain of the first transistor M1. The transmitted voltage is further transmitted from the gate to the source of the fourth transistor M4, whereby the output voltage Vout is determined, and the source potential Vsr of the fifth transistor M5 becomes equal to the output voltage Vout. That is, voltage gains from the input terminal VI of the output stage A200 to the source terminal of the fifth transistor M5, the gate terminal of the fifth transistor M5, and the source terminal of the fourth transistor M4 are all equal, and the following relationship It holds.
  • vsr, vg1, vout and vg are small signal voltage signals of VSR, VG1, Vout and VG.
  • gM1 is the transconductance of the first transistor M1.
  • rds1 is a drain impedance of the first transistor M1.
  • rds2 is a drain impedance of the second transistor M2.
  • the impedance Zout of the output terminal VO is expressed by the following equation.
  • gM4 is the transconductance of the fourth transistor M4. To simplify the explanation, it is assumed that the voltage gain of the source follower by the fourth transistor M4 is one.
  • the fourth transistor M4 is maintained in the on state regardless of the value of the load drive current Iout.
  • the variations of the voltage gain AV and the output impedance Zout can be suppressed.
  • the load drive can be achieved by maintaining the first to sixth transistors in the ON state. Depending on the value of the current, the voltage gain and the output impedance can be prevented from changing.
  • the first transistor M1 and the third to sixth transistors M3 to M6 are N-type MOSFETs
  • the second transistor is a P-type MOSFET
  • the potential of the reference potential terminal V1 is the reference potential terminal V2.
  • the present invention is not limited to this.
  • FIG. 7 is a diagram showing a configuration of an operational amplifier 200 according to a modification of the first embodiment. As shown in FIG. 7, the polarity (N-type, P-type) of the MOSFET is switched, and the potential of the reference potential terminal V1 is higher than the potential of the reference potential terminal V2.
  • the operational amplifier 200 includes a differential input stage A100 and an output stage A300. Similar to the first embodiment, the differential input stage A100 performs inversion amplification on a difference between the first potential input to the non-inversion input terminal VIP and the second potential input to the inversion input terminal VIM to control Output voltage VG.
  • the output stage A300 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the output stage A300 includes an input terminal VI, an output terminal VO, a reference potential terminal V1, a reference potential terminal V2, first to sixth transistors M1 to M6, and a gain control amplifier A201.
  • the reference potential terminal V1 is a second reference potential terminal V1
  • the reference potential terminal V2 is a first reference potential terminal V2.
  • the potential of the second reference potential terminal V1 is higher than the potential of the first reference potential terminal V2.
  • Input terminal VI receives control voltage VG output from differential input stage A100.
  • the first transistor M1 and the third to sixth transistors M3 to M6 are P-type MOSFETs.
  • the second transistor M2 is an N-type MOSFET.
  • the first transistor M1, the second transistor M2, the fifth transistor M5, and the sixth transistor M6 constitute a replica amplifier.
  • the third transistor M3 and the fourth transistor M4 constitute a main amplifier.
  • the first transistor M1 and the sixth transistor M6 constitute a gain control unit of the output stage A300.
  • the second transistor M2, the fifth transistor M5, the sixth transistor M6, and the first transistor M1 are connected in series between the second reference potential terminal V1 and the first reference potential terminal V2. .
  • the first reference potential terminal V2 is connected to the source of the first transistor M1.
  • the second reference potential terminal V1 is connected to the source of the second transistor M2.
  • the drain of the first transistor M1 and the source of the sixth transistor M6 are connected.
  • the drain of the sixth transistor M6 and the source of the fifth transistor M5 are connected at a first node ND1.
  • the drain of the fifth transistor M5 is connected to the drain of the second transistor M2.
  • the third transistor M3 and the fourth transistor M4 are connected in series between the first reference potential terminal V2 and the first reference potential terminal V2.
  • the first reference potential terminal V2 is connected to the source of the third transistor M3.
  • the second reference potential terminal V1 is connected to the drain of the fourth transistor M4.
  • the drain of the third transistor M3 and the source of the fourth transistor M4 are connected to the second node ND2.
  • the second node ND2 is connected to the output terminal VO.
  • the gate of the first transistor M1 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the second transistor M2 receives the bias voltage VB1.
  • the gate of the third transistor M3 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the fourth transistor M4 is connected to the gate of the fifth transistor M5 and the drain of the fifth transistor M5, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the fifth transistor M5 is connected to the drain of the fifth transistor M5 and the gate of the fourth transistor M4, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the sixth transistor M6 is connected to the voltage output terminal of the gain control amplifier A201.
  • the gain control amplifier A201 is connected to the non-inverting input terminal connected to the source of the fifth transistor M5, the inverting input terminal connected to the source of the fourth transistor M4, and the gate of the sixth transistor M6. And a voltage output terminal.
  • the first transistor M1 is a replica of the third transistor M3.
  • the fifth transistor M5 is a replica of the fourth transistor M4.
  • the gate length of the first transistor M1 is L1, and the gate width is W1.
  • the gate length of the third transistor M3 is L3, and the gate width is W3.
  • the gate length of the fourth transistor M4 is L4, and the gate width is W4.
  • the gate length of the fifth transistor M5 is L5, and the gate width is W5.
  • operational amplifier 200 is the same as the operation of operational amplifier 100 of the first embodiment, and therefore the description will not be repeated.
  • FIG. 8 is a diagram showing the configuration of the operational amplifier 300 of the second embodiment.
  • the operational amplifier 300 includes a differential input stage A100 and an output stage A400.
  • the first transistor M1 and the sixth transistor M6 in the output stage A200 of the first embodiment are interchanged.
  • the differential input stage A100 performs inversion amplification on a difference between the first potential input to the non-inversion input terminal VIP and the second potential input to the inversion input terminal VIM to control Output voltage VG.
  • the output stage A400 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the output stage A400 includes an input terminal VI, an output terminal VO, a reference potential terminal V1, a reference potential terminal V2, first to sixth transistors M1 to M6, and a gain control amplifier A201.
  • the reference potential terminal V1 is a first reference potential terminal V1
  • the reference potential terminal V2 is a second reference potential terminal V2.
  • the potential of the first reference potential terminal V1 is lower than the potential of the second reference potential terminal V2.
  • Input terminal VI receives control voltage VG output from differential input stage A100.
  • the first transistor M1 and the third to sixth transistors M3 to M6 are N-type MOSFETs.
  • the second transistor M2 is a P-type MOSFET.
  • the first transistor M1, the second transistor M2, the fifth transistor M5, and the sixth transistor M6 constitute a replica amplifier.
  • the third transistor M3 and the fourth transistor M4 constitute a main amplifier.
  • the sixth transistor M6, the first transistor M1, the fifth transistor M5, and the second transistor M2 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2. .
  • the first reference potential terminal V1 is connected to the source of the sixth transistor M6.
  • the second reference potential terminal V2 is connected to the source of the second transistor M2.
  • the drain of the sixth transistor M6 and the source of the first transistor M1 are connected.
  • the drain of the first transistor M1 and the source of the fifth transistor M5 are connected at a first node ND1.
  • the drain of the fifth transistor M5 is connected to the drain of the second transistor M2.
  • the third transistor M3 and the fourth transistor M4 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2.
  • the first reference potential terminal V1 is connected to the source of the third transistor M3.
  • the second reference potential terminal V2 is connected to the drain of the fourth transistor M4.
  • the drain of the third transistor M3 and the source of the fourth transistor M4 are connected to the second node ND2.
  • the second node ND2 is connected to the output terminal VO.
  • the gate of the first transistor M1 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the second transistor M2 receives the bias voltage VB1.
  • the gate of the third transistor M3 is connected to the input terminal VI and receives the control voltage VG.
  • the gate of the fourth transistor M4 is connected to the gate of the fifth transistor M5 and the drain of the fifth transistor M5, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the fifth transistor M5 is connected to the drain of the fifth transistor M5 and the gate of the fourth transistor M4, and receives the output voltage VG1 of the replica amplifier.
  • the gate of the sixth transistor M6 is connected to the voltage output terminal of the gain control amplifier A201.
  • the gain control amplifier A201 has a non-inverting input terminal connected to the first node ND1, an inverting input terminal connected to the second node ND2, and a voltage output terminal connected to the gate of the sixth transistor M6. Equipped with
  • the sixth transistor M6 is a replica of the third transistor M3.
  • the fifth transistor M5 is a replica of the fourth transistor M4.
  • the gate length of the sixth transistor M6 is L6, and the gate width is W6.
  • the gate length of the third transistor M3 is L3, and the gate width is W3.
  • the gate length of the fourth transistor M4 is L4, and the gate width is W4.
  • the gate length of the fifth transistor M5 is L5, and the gate width is W5.
  • the gain control amplifier A201 When a difference occurs between the voltage Vsr input to the non-inversion input terminal of the gain control amplifier A201 and the voltage Vout input to the inversion input terminal, the gain control amplifier A201 operates in the non-saturation region of the first transistor M1. And the gate voltage of the sixth transistor M6 is dropped so that Vsr becomes equal to Vout. As a result, the relationship between the currents I5 and I4 of the fifth transistor M5 and the fourth transistor M4 is as follows.
  • the sixth transistor M6 is controlled by the gain control amplifier A201 to be in a non-saturated state and operates as a variable resistor.
  • the gain control amplifier A 201 lowers the gain when the state of Iout ⁇ ⁇ Iq is achieved.
  • the drain voltage of the first transistor M1 is lowered by the gain control amplifier A201 and the sixth transistor M6, and the first transistor M1 operates in the non-saturation region.
  • the first transistor M1 does not flow a current having a magnitude greater than that of the current supplied from the second transistor M2, so that the voltage VG1 causes the fourth transistor M4 to turn on. It is held at the voltage it can hold.
  • the fourth transistor M4 maintains the on state, and it becomes possible to suppress the fluctuation of the voltage gain AV and the output impedance Zout regardless of the load driving state.
  • FIG. 9 is a diagram showing a configuration of an operational amplifier 400 according to a modification of the second embodiment.
  • the operational amplifier 400 includes a differential input stage A100 and an output stage A500.
  • the output stage A500 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the differential input stage A100 performs inversion amplification on a difference between the first potential input to the non-inversion input terminal VIP and the second potential input to the inversion input terminal VIM to control Output voltage VG.
  • the output stage A500 includes an input terminal VI, an output terminal VO, a reference potential terminal V1, a reference potential terminal V2, first to sixth transistors M1 to M6, and a gain control amplifier A201.
  • the first transistor M1 and the third to third transistors M3 to M6 are N-type MOSFETs, the second transistor is a P-type MOSFET, and the potential of the reference potential terminal V1 is the reference potential terminal V2. It was lower than the potential of
  • FIG. 10 is a schematic diagram of the configuration of the operational amplifier 500 of the third embodiment.
  • the operational amplifier 500 includes a differential input stage A100 and an output stage A600. Similar to the first embodiment, the differential input stage A100 performs inversion amplification on a difference between the first potential input to the non-inversion input terminal VIP and the second potential input to the inversion input terminal VIM to control Output voltage VG.
  • Output stage A600 has an input terminal VI receiving control voltage VG.
  • the output stage A600 amplifies the control voltage VG and outputs the output voltage Vout to the output terminal VO.
  • FIG. 11 is a circuit diagram of the operational amplifier 500 of the third embodiment.
  • the differential input stage A100 includes a transistor M105 and transistors M101, M102, M103, and M104.
  • the transistor M105 is a P-type MOSFET.
  • the transistors M101, M102, M103, and M104 are N-type MOSFETs.
  • the transistor M105 includes a source connected to the second reference potential terminal V2, a drain connected to the node N1, and a gate receiving the bias voltage VB1.
  • the transistor M101 includes a source connected to the node N1, a drain connected to the drain of the transistor M103, and a gate connected to the inverting input terminal VIM.
  • the transistor M102 includes a source connected to the node N1, a drain connected to the node N2, and a gate connected to the non-inverting input terminal VIP.
  • the transistor M103 includes a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M101, and a gate connected to the gate of the transistor M104 and the drain of the transistor M103.
  • the transistor M104 includes a source connected to the first reference potential terminal V1, a drain connected to the node N2, and a gate connected to the gate of the transistor M103 and the drain of the transistor M103.
  • Control voltage VG is output from node N2.
  • the configuration other than the gain control amplifier A201 of the output stage A600 is the same as that of the output stage A200 of FIG. 4 except that the capacitive element Cc1 is provided.
  • the capacitive element Cc1 is connected between the source of the fifth transistor M5 and the input terminal VI.
  • the capacitive element Cc1 is provided for phase compensation.
  • the gain control amplifier A201 includes a transistor M15 and transistors M11, M12, M13, and M14.
  • the transistor M15 is a P-type MOSFET.
  • the transistors M11, M12, M13 and M14 are N-type MOSFETs.
  • the transistor M15 has a source connected to the second reference potential terminal V2, a drain connected to the node N3, and a gate receiving the bias voltage VB1.
  • Transistor M11 includes a source connected to node N3, a drain connected to the drain of transistor M13, and a gate receiving voltage Vsr.
  • the transistor M12 includes a source connected to the node N3, a drain connected to the gate of the sixth transistor M6, and a gate connected to the output terminal VO.
  • the transistor M13 includes a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M11, and a gate connected to the gate of the transistor M14 and the drain of the transistor M13.
  • the transistor M14 includes a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M12, and a gate connected to the gate of the transistor M13.
  • FIG. 12 is a schematic diagram of the configuration of the operational amplifier 600 of the fourth embodiment.
  • the operational amplifier 600 includes a differential input stage A101, an output stage A600, an output stage A300, and a common mode feedback amplifier (CMFB) C400.
  • CMFB common mode feedback amplifier
  • the differential input stage A101 inverts and amplifies the difference between the first potential input to the non-inversion input terminal VIP and the second potential input to the inversion input terminal VIM to generate the non-inversion intermediate voltage VGP and the inversion intermediate voltage Output VGM.
  • Output stage A600 has an input terminal VI1 receiving non-inverting intermediate voltage VGP.
  • the output stage A600 inverts and amplifies the non-inverted intermediate voltage VGP, and outputs the inverted output voltage Vout1 from the inverted output terminal VOM.
  • Output stage A300 has an input terminal VI2 receiving inverted intermediate voltage VGM.
  • the output stage A300 amplifies the inverted intermediate voltage VGM and outputs a non-inverted output voltage Vout2 from the non-inverted output terminal VOP.
  • a common mode feedback amplifier (CMFB) C400 receives the non-inverted output voltage Vout2 and the inverted output voltage Vout1 and sets the differential input stage such that the intermediate voltage between the non-inverted output voltage Vout2 and the inverted output voltage Vout1 matches the reference voltage.
  • a common mode feedback voltage VCMFB for controlling A101 is generated and sent to the differential input stage A101.
  • FIG. 13 is a circuit diagram of the operational amplifier 600 of the fourth embodiment.
  • the configuration of output stage A600 is the same as FIG. 11 except that the input terminal is changed from VI to VI1, the output terminal is changed from VO to non-inverted output terminal VOP, and voltage Vsr is changed to Vsr1.
  • the configuration is the same as that of the output stage A600.
  • the output stage A300 has a configuration similar to that of the output stage A600 and operates in the same manner.
  • the output stage A300 is a source follower type class AB amplifier capable of suppressing the output impedance.
  • the output stage A300 includes an input terminal VI2, an inverting output terminal VOM, a first transistor M301, a second transistor M302, a third transistor M303, a fourth transistor M304, and a fifth transistor M305. , A sixth transistor M306, a capacitive element Cc2, and a gain control amplifier A301.
  • Input terminal VI2 receives inverted intermediate voltage VGM output from differential input stage A101.
  • the first transistor M1 and the third transistor M303 to the sixth transistor M306 are N-type MOSFETs.
  • the second transistor M302 is a P-type MOSFET.
  • the first transistor M301, the second transistor M302, the fifth transistor M305, and the sixth transistor M306 constitute a replica amplifier.
  • the third transistor M303 and the fourth transistor M304 constitute a main amplifier.
  • the first transistor M301 and the sixth transistor M306 constitute a gain control unit G301 of the output stage A300.
  • the first transistor M301, the sixth transistor M306, the fifth transistor M5, and the second transistor M302 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2. .
  • the first reference potential terminal V1 is connected to the source of the first transistor M301.
  • the second reference potential terminal V2 is connected to the source of the second transistor M302.
  • the drain of the first transistor M301 and the source of the sixth transistor M306 are connected.
  • the drain of the sixth transistor M306 and the source of the fifth transistor M305 are connected at a third node ND3.
  • the drain of the fifth transistor M305 and the drain of the second transistor M302 are connected.
  • the third transistor M303 and the fourth transistor M304 are connected in series between the first reference potential terminal V1 and the second reference potential terminal V2.
  • the first reference potential terminal V1 is connected to the source of the third transistor M303.
  • the second reference potential terminal V2 is connected to the drain of the fourth transistor M304.
  • the drain of the third transistor M303 and the source of the fourth transistor M304 are connected to the fourth node ND4.
  • the fourth node ND4 is connected to the inverting output terminal VOM.
  • the gate of the first transistor M301 is connected to the input terminal VI2 and receives the non-inverting intermediate voltage VGP.
  • the gate of the second transistor M302 receives the bias voltage VB1.
  • the gate of the third transistor M303 is connected to the input terminal VI2 and receives the non-inverting intermediate voltage VGP.
  • the gate of the fourth transistor M304 is connected to the gate of the fifth transistor M305 and the drain of the fifth transistor M305, and receives the output voltage VG2 of the replica amplifier.
  • the gate of the fifth transistor M305 is connected to the drain of the fifth transistor M305 and the gate of the fourth transistor M304, and receives the output voltage VG2 of the replica amplifier.
  • the gate of the sixth transistor M306 is connected to the voltage output terminal of the gain control amplifier A301.
  • the gate length of the first transistor M301 is L1, and the gate width is W1.
  • the gate length of the third transistor M303 is L3, and the gate width is W3.
  • the gate length of the fourth transistor M304 is L4, and the gate width is W4.
  • the gate length of the fifth transistor M305 is L5, and the gate width is W5. The following relationship is established.
  • the gain control amplifier A301 includes a transistor M315 and transistors M311, M312, M313, and M314.
  • the transistor M315 is a P-type MOSFET.
  • the transistors M311, M312, M313, and M314 are N-type MOSFETs.
  • the transistor M315 has a source connected to the second reference potential terminal V2, a drain connected to the node N13, and a gate receiving the bias voltage VB1.
  • the transistor M311 has a source connected to the node N13, a drain connected to the drain of the transistor M313, and a gate receiving the voltage Vsr2.
  • the transistor M312 includes a source connected to the node N13, a drain connected to the gate of the sixth transistor M306, and a gate connected to the inverting output terminal VOM.
  • the transistor M313 has a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M311, and a gate connected to the gate of the transistor M314 and the drain of the transistor M313.
  • the transistor M314 has a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M312, and a gate connected to the gate of the transistor M313.
  • the differential input stage A101 includes a transistor M105 and transistors M101, M102, M103, and M104.
  • the transistor M105 is a P-type MOSFET.
  • the transistors M101, M102, M103, and M104 are N-type MOSFETs.
  • the transistor M105 includes a source connected to the second reference potential terminal V2, a drain connected to the node N1, and a gate receiving the bias voltage VB1.
  • the transistor M101 includes a source connected to the node N1, a drain connected to the node N4, and a gate connected to the inverting input terminal VIM.
  • the transistor M102 includes a source connected to the node N1, a drain connected to the node N2, and a gate connected to the non-inverting input terminal VIP.
  • the transistor M103 includes a source connected to the first reference potential terminal V1, a drain connected to the node N4, and a gate receiving the common mode feedback voltage VCMFB. Inverted intermediate voltage VGM is output from node N4. The inverted intermediate voltage VGM is supplied to the input terminal VI2 of the output stage A300.
  • Transistor M104 includes a source connected to first reference potential terminal V1, a drain connected to node N2, and a gate receiving common mode feedback voltage VCMFB. Inverted intermediate voltage VGM is output from node N2. The inverted intermediate voltage VGM is supplied to the input terminal VI1 of the output stage A200.
  • the common mode feedback amplifier C400 includes a transistor M405, transistors M401, M402, M403, and M404, and resistance elements R401 and 402.
  • the transistor M405 is a P-type MOSFET.
  • the transistors M401, M402, M403, and M404 are N-type MOSFETs.
  • One end of the resistive element R401 is connected to the non-inverted output terminal VOP and receives the non-inverted output voltage Vout2.
  • One end of the resistive element R402 is connected to the inverted output terminal VOM, and the other end of the resistive element R401 that receives the inverted output voltage Vout1 and the other end of the resistive element R402 are connected to the gate of the transistor M402.
  • the transistor M405 includes a source connected to the second reference potential terminal V2, a drain connected to the node N5, and a gate receiving the bias voltage VB1.
  • the transistor M401 has a source connected to the node N5, a drain connected to the drain of the transistor M403, and a gate receiving the reference voltage VCM.
  • Transistor M402 includes a source connected to node N5, a drain connected to node N6, and a gate receiving intermediate voltage VM.
  • the transistor M403 includes a source connected to the first reference potential terminal V1, a drain connected to the drain of the transistor M401, and a gate connected to the drain of the transistor M403.
  • the transistor M404 has a source connected to the first reference potential terminal V1, a drain connected to the node N6, and a gate connected to the drain of the transistor M404.
  • Common mode feedback voltage VCMFB is output from node N6 and sent to differential input stage A101.
  • the common mode feedback amplifier (CMFB) C400 reduces the magnitude of the common mode feedback voltage VCMFB.
  • the gate voltages of the transistors M3 and M303 are increased, and the output voltages Vout1 and Vout2 are reduced.
  • FIG. 14 is a schematic diagram of the configuration of the operational amplifier 700 of the fifth embodiment.
  • the operational amplifier 700 includes a differential input stage A102, an output stage A600, an output stage A300, and a common mode feedback amplifier (CMFB) C400.
  • CMFB common mode feedback amplifier
  • the output stage A600, the output stage A300, and the common mode feedback amplifier C400 are the same as those described in the fourth embodiment.
  • the differential input stage A102 is a double differential type differential output amplifier having two differential pairs each receiving a differential input voltage. Specifically, the differential input stage A102 amplifies the difference between the first potential input to the first noninverting input terminal VIPP and the second potential input to the first inverting input terminal VIPM. Do. The differential input stage A102 amplifies the difference between the third potential input to the second noninverting input terminal VIMP and the fourth potential input to the second inverting input terminal VIMM. The differential input stage A102 adds the difference between the two amplified voltages and outputs an inverted intermediate voltage VGM and a non-inverted intermediate voltage VGP.
  • FIG. 15 is a circuit diagram of the operational amplifier 700 of the fifth embodiment.
  • the configuration of output stages A600 and A300 is similar to the configuration of output stages A600 and A300 of FIG.
  • the configuration of the common mode feedback amplifier C400 is similar to that of the common mode feedback amplifier C400 of FIG.
  • the differential input stage A102 includes a first differential pair 80, a second differential pair 90, and transistors M105, M115, M103, and M104.
  • the first differential pair 80 includes a transistor M101 and a transistor M102.
  • the second differential pair 90 includes a transistor M111 and a transistor M112.
  • the transistors M105 and M115 are P-type MOSFETs.
  • the transistors M101, M102, M103, M104, M111, and M112 are N-type MOSFETs.
  • the transistor M105 includes a source connected to the second reference potential terminal V2, a drain connected to the node N1, and a gate receiving the bias voltage VB1.
  • the transistor M115 has a source connected to the second reference potential terminal V2, a drain connected to the node N7, and a gate receiving the bias voltage VB1.
  • the transistor M101 includes a source connected to the node N1, a drain connected to the node N4, and a gate connected to the first inverting input terminal VIPM.
  • the transistor M102 includes a source connected to the node N1, a drain connected to the node N2, and a gate receiving the first non-inverting input terminal VIPP.
  • the transistor M111 includes a source connected to the node N7, a drain connected to the node N4, and a gate connected to the second inverting input terminal VIMM.
  • the transistor M112 has a source connected to the node N7, a drain connected to the node N2, and a gate connected to the second non-inverting input terminal VIMP.
  • the output current of the first differential pair 80 composed of the transistors M101 and M102 and the output current of the second differential pair 90 composed of the transistors M111 and M112 are the active load, the transistor M103 and the transistor M104. Are added in
  • the transistor M103 includes a source connected to the first reference potential terminal V1, a drain connected to the node N4, and a gate receiving the common mode feedback voltage VCMFB. Inverted intermediate voltage VGM is output from node N4. The inverted intermediate voltage VGM is supplied to the output stage A300.
  • Transistor M104 includes a source connected to first reference potential terminal V1, a drain connected to node N2, and a gate receiving common mode feedback voltage VCMFB. Inverted intermediate voltage VGM is output from node N2. The inverted intermediate voltage VGM is supplied to the output stage A600.
  • the output stages A600 and A300 are configured to include the output stage that constitutes the class AB amplifier according to the first embodiment, a modification of the first embodiment, a modification of the second embodiment, or a modification of the second embodiment
  • the output stage may be configured to constitute a class AB amplifier according to

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Abstract

第１のトランジスタ（Ｍ１）の第２の主電極と第６のトランジスタ（Ｍ６）の第１の主電極とが接続され、第６のトランジスタ（Ｍ６）の第２の主電極と第５のトランジスタ（Ｍ５）の第１の主電極とが第１のノード（ＮＤ１）で接続され、第５のトランジスタ（Ｍ５）の第２の主電極と第２のトランジスタ（Ｍ２）の第２の主電極とが接続され、第５のトランジスタ（Ｍ５）の制御電極と第５のトランジスタ（Ｍ５）の第２の主電極とが接続され、第３のトランジスタ（Ｍ３）の第２の主電極と第４のトランジスタ（Ｍ４）の第１の主電極とが第２のノード（ＮＤ２）で接続され、第４のトランジスタ（Ｍ４）の制御電極と、第５のトランジスタ（Ｍ５）の制御電極とが接続される。利得制御アンプ（Ａ２０１）は、第１のノード（ＮＤ１）の電圧と第２のノード（ＮＤ２）の電圧とが等しくなるように、第６のトランジスタ（Ｍ６）の制御電極へ供給する電圧を制御する。

Description

ＡＢ級アンプおよびオペアンプ
　本発明は、ＡＢ級アンプ及びそれを用いたオペアンプに関する。
　ソース・フォロワ型ＡＢ級アンプのアイドリング電流を制御して負荷駆動電流の変動による周波数特性の変動を抑制する技術が知られている（たとえば、非特許文献１を参照）。
　従来より、オペアンプにおいて、抵抗性の負荷を駆動するために、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプを出力段に含むものが知られている（たとば、非特許文献１を参照）。
　このオペアンプは、ソース・フォロワ型ＡＢ級アンプを出力段に用いたオペアンプである。出力段は、電流源により定電流でバイアスされたソース接地型のレプリカアンプと、レプリカアンプにより駆動されるソース・フォロワ及びソース接地アンプを組合せたメインアンプとにより構成される。
"CMOS　ANALOG　CIRCUIT　DESIGN　3rd　Edition",　P.366-369,　P.E.ALLEN他、ＯＸＦＯＲＤ
　しかしながら、非特許文献１のオペアンプは、負荷駆動電流の値に応じて、出力端子に接続されるトランジスタのオンまたはオフが切り替わるため、電圧利得及び出力インピーダンスが大きく変動する。その結果、オペアンプ全体の伝達関数が大きく変動する。そのため、オペアンプを用いて負帰還回路を構成したときに安定性が損なわれる。
　それゆえに、本発明の目的は、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化しないようなＡＢ級アンプ及びそれを用いたオペアンプを提供することである。
　本発明のＡＢ級アンプは、入力端子と、出力端子と、第１の基準電位端子と、第２の基準電位端子と、第１～第６のトランジスタと、反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備える。第１および第３～第６のトランジスタは第１導電型トランジスタであり、第２のトランジスタが第２導電型トランジスタである。第１のトランジスタの第２の主電極と第６のトランジスタの第１の主電極とが接続され、第６のトランジスタの第２の主電極と第５のトランジスタの第１の主電極とが第１のノードで接続され、第５のトランジスタの第２の主電極と第２のトランジスタの第２の主電極とが接続され、第５のトランジスタの制御電極と第５のトランジスタの第２の主電極とが接続される。第３のトランジスタの第２の主電極と第４のトランジスタの第１の主電極とが第２のノードで接続され、第２のノードが出力端子に接続される。第４のトランジスタの制御電極と、第５のトランジスタの制御電極とが接続される。第１の基準電位端子は、第２のトランジスタの第１の主電極および第４のトランジスタの第２の主電極に接続される。第２の基準電位端子は、第１のトランジスタの第１の主電極および第３のトランジスタの第１の主電極に接続される。入力端子は、第１のトランジスタの制御電極および第３のトランジスタの制御電極に接続される。利得制御アンプの非反転入力端子が、第１のノードに接続され、利得制御アンプの反転入力端子が、第２のノードに接続され、利得制御アンプの電圧出力端子が、第６のトランジスタの制御電極に接続される。利得制御アンプは、第１のノードの電圧と第２のノードの電圧とが等しくなるように、第６のトランジスタの制御電極へ供給する電圧を制御する。
　本発明によれば、利得制御アンプは、第１のノードの電圧と第２のノードの電圧が相違するときに、第１のノードの電圧と第２のノードの電圧が等しくなるように、第６のトランジスタの制御電極へ供給する電圧を制御する。これによって、第４のトランジスタを常にオン状態に保つことができるので、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化するのを防止できる。
参考例のＡＢ級アンプを備えるオペアンプ９００の構成を表わす図である。 参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。 参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。 実施の形態１のオペアンプ１００の構成を表わす図である。 実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。 実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。 実施の形態１の変形例のオペアンプ２００の構成を表わす図である。 実施の形態２のオペアンプ３００の構成を表わす図である。 実施の形態２の変形例のオペアンプ４００の構成を表わす図である。 実施の形態３のオペアンプ５００の構成を概略図である。 実施の形態３のオペアンプ５００の回路図である。 実施の形態４のオペアンプ６００の構成の概略図である。 実施の形態４のオペアンプ６００の回路図である。 実施の形態５のオペアンプ７００の構成の概略図である。 実施の形態５のオペアンプ７００の回路図である。
　以下、実施の形態について、図面を参照して説明する。
　以下の説明では、トランジスタがＭＯＳトランジスタで構成される場合について説明する。トランジスタがＭＯＳトランジスタで構成される場合、トランジスタの制御電極、第１の主電極、第２の主電極が、ゲート、ソース、ドレインであるものとする。説明を簡単にするため、すべてのトランジスタの閾値電圧はすべてＶｔｈであると仮定する。また、特記無き場合、すべてのトランジスタは、強反転かつ飽和領域で動作しているものとする。オペアンプの出力端子ＶＯの電圧Ｖｏｕｔは一定値とする。後述するバイアス状態において、出力電圧Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２は、すべてのトランジスタが強反転かつ飽和領域で動作できる電圧値、例えば電源電圧の１／２の電圧値であるものとする。この条件において、２つのトランジスタのゲートサイズ、すなわちＷ／Ｌの比、およびゲート・ソース間電圧が等しく、かついずれも飽和領域で動作している場合、２つのトランジスタに流れる電流は一致する。ただし、Ｗは、トランジスタのゲート幅、Ｌはトランジスタのゲート長である。
　参考例．
　図１は、参考例のＡＢ級アンプを備えるオペアンプ９００の構成を表わす図である。
　このオペアンプ９００は、抵抗性の負荷を駆動するための回路である。
　このオペアンプ９００は、差動入力段Ａ１００と、出力段Ａ１６００とを備える。
　出力段Ａ１６００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。出力段Ａ１６００は、電流源により定電流でバイアスされたソース接地型のレプリカアンプと、レプリカアンプにより駆動されたソース・フォロワ及びソース接地アンプを組合せたメインアンプとによって構成される。
　出力段Ａ１６００は、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第３のトランジスタＭ３と、第４のトランジスタＭ４と、容量素子Ｃｃと、入力端子ＶＩと、出力端子ＶＯとを備える。第１のトランジスタＭ１と第２のトランジスタＭ２とは、レプリカアンプを構成する。第３のトランジスタＭ３と第４のトランジスタＭ４とは、メインアンプを構成する。第１のトランジスタＭ１と第６のトランジスタＭ６とは、出力段Ａ２００の利得制御部Ｇ２０１を構成する。
　入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
　第１のトランジスタＭ１は、制御電圧ＶＧをゲートに受けて、増幅する。
　第２のトランジスタＭ２は、第１のトランジスタＭ１にバイアスを供給する。
　第３のトランジスタＭ３は、ソース接地アンプとして機能する。第３のトランジスタＭ３は、制御電圧ＶＧを受けるゲートを有し、出力端子ＶＯを駆動する。
　第４のトランジスタＭ４は、ソース・フォロワとして機能する。第４のトランジスタＭ４は、レプリカアンプの出力電圧ＶＧ１を受けるゲートを有し、出力端子ＶＯを駆動する。
　容量素子Ｃｃは、第１のトランジスタＭ１のゲート端子とドレイン端子との間に接続される。容量素子Ｃｃは、位相補償のために設けられる。
　図２は、参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。
　図３は、参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。電流Ｉｄｓは、第３のトランジスタＭ３を流れる電流Ｉ３および第４のトランジスタＭ４を流れる電流Ｉ４である。
　次に、図２および図３を参照し、出力段Ａ１６００の動作を説明する。
　＜バイアス状態＞
　まず、オペアンプ９００が負荷を駆動していないバイアス状態について説明する。バイアス状態は、図２および図３における負荷駆動電流Ｉｏｕｔが「０」の状態に対応する。バイアス状態では、第３のトランジスタＭ３に流れる電流Ｉ４と第４のトランジスタＭ４に流れる電流Ｉ４が互いに等しく、出力端子ＶＯから外部に出力される負荷駆動電流Ｉｏｕｔがゼロとなる。第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。以下の関係が成立するものとする。
　　Ｎ×（Ｗ１／Ｌ１）＝（Ｗ３／Ｌ３）　　・・・（１）
　ただし、Ｎは整数である。
　第１のトランジスタＭ１と第３のトランジスタＭ３は、カレントミラー回路を構成するため、第３のトランジスタＭ３に流れる電流Ｉ３、第４のトランジスタＭ４に流れる電流Ｉ４は、第１のトランジスタＭ１を流れる電流Ｉ１を用いて、以下のように表される。
　　Ｉｑ＝Ｉ４＝Ｉ３＝Ｎ×Ｉ１　　・・・（２）
　ここでＩｑは正の値をとり、バイアス状態における第３のトランジスタＭ３、第４のトランジスタＭ４に流れる静止電流（Quiescent　Current）を表わすものとする。
　バイアス状態においては、第３のトランジスタＭ３および第４のトランジスタＭ４は、共にオン状態にバイアスされている。出力端子ＶＯの電圧Ｖｏｕｔは、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることによって、出力電圧Ｖｏｕｔが決定される。
　したがって、第４のトランジスタＭ４のゲート電位ＶＧ１は、出力端子ＶＯに出力される電圧Ｖｏｕｔに対して、閾値電圧Ｖｔｈを超える電圧だけシフトした電位＜ＶＧ１ｑ＞に保たれる。
　＜負荷駆動状態＞
　次に、オペアンプが負荷を駆動している負荷駆動状態について説明する。
　負荷駆動状態では、出力端子ＶＯから負荷に対し負荷駆動電流Ｉｏｕｔが供給される。負荷駆動電流Ｉｏｕｔは、その向きによって第３のトランジスタＭ３、または第４のトランジスタＭ４のいずれかから供給される。出力端子ＶＯから負荷駆動電流Ｉｏｕｔが負荷へ流れ出す方向を正とする。第３のトランジスタＭ３に流れる電流Ｉ３および第４のトランジスタＭ４に流れる電流Ｉ４は、以下の式で表される。
　Ｉ３＝Ｉｑ　　（Ｉｏｕｔ≧－Ｉｑ）　　・・・（３－１）
　Ｉ３＝｜Ｉｏｕｔ｜　　（Ｉｏｕｔ＜－Ｉｑ）　　・・・（３－２）
　Ｉ４＝Ｉｑ＋Ｉｏｕｔ　　（Ｉｏｕｔ≧０）　　・・・（３－３）
　Ｉ４＝Ｉｑ－｜Ｉｏｕｔ｜　　（－Ｉｑ≦Ｉｏｕｔ＜０）　　・・・（３－４）
　Ｉ４＝０　　（Ｉｏｕｔ≦－Ｉｑ）　　・・・（３－５）
　式（３－１）～（３－５）に示すように、第３のトランジスタＭ３を流れる電流Ｉ３は常に非ゼロの値をとる。すなわち、第３のトランジスタＭ３は常にオンしている。第４のトランジスタＭ４を流れる電流Ｉ４は、式（３－５）の条件においてゼロとなる。すなわち、第４のトランジスタＭ４は、オフになることがある。
　第４のトランジスタＭ４がオン、すなわち電流Ｉ４が非ゼロの状態を状態Ａとする。第４のトランジスタＭ４がオフ、すなわち電流Ｉ４がゼロの状態を状態Ｂとする。
　状態Ａにおいては、出力端子ＶＯの電圧Ｖｏｕｔは、バイアス状態と同様に、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで電圧Ｖｏｕｔが決定される。
　状態Ａにおける出力段Ａ１６００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶ（Ａ）は、以下の式で表される。
　　ＡＶ（Ａ）≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２）　　・・・（４）
　ただし、ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。//は、並列接続された２個のインピーダンスの合成インピーダンスを表わす。
　状態Ａにおける出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
　　Ｚｏｕｔ（Ａ）≒１／ｇＭ４　　・・・（５）
　ただし、ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定した。
　一方、第４のトランジスタＭ４がオフ、すなわち電流Ｉ４がゼロの状態Ｂにおいては、第１のトランジスタＭ１のゲートからドレイン、さらに第４のトランジスタＭ４のゲートからソースに至る経路は遮断されるため、第３のトランジスタＭ３から出力端子ＶＯに電流が供給されることによって電圧Ｖｏｕｔが決定される。
　状態Ｂにおける出力段Ａ１６００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶ（Ｂ）は、以下の式で表される。
　　ＡＶ（Ｂ）≒ｇＭ３×ｒｄｓ３　　・・・（６）
　ただし、ｇＭ３は第３のトランジスタＭ３の相互コンダクタンスである。ｒｄｓ３は第３のトランジスタＭ３のドレインインピーダンスである。
　状態Ｂにおける出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
　　Ｚｏｕｔ（Ｂ）≒ｒｄｓ３　　・・・（７）
　上記の考察により、図１の参考例のオペアンプ９００の出力段Ａ１６００は、負荷駆動電流Ｉｏｕｔの値に応じて、第４のトランジスタＭ４のオンとオフが切り替わる。これによって、電圧利得ＡＶ及び出力インピーダンスＺｏｕｔが大きく変動する。その結果、オペアンプ９００全体の伝達関数、つまり利得および位相特性が大きく変動する。その結果、オペアンプ９００を用いて負帰還回路を構成したときに安定性が損なわれる。
　実施の形態１．
　図４は、実施の形態１のオペアンプ１００の構成を表わす図である。
　このオペアンプ１００は、差動入力段Ａ１００と、出力段Ａ２００とを備える。
　差動入力段Ａ１００は、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
　出力段Ａ２００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
　出力段Ａ２００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１～第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態１では、基準電位端子Ｖ１を第１の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第２の基準電位端子Ｖ２とする。第１の基準電位端子Ｖ１の電位が第２の基準電位端子Ｖ２の電位よりも低い。
　入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
　第１のトランジスタＭ１及び第３のトランジスタＭ３～第６のトランジスタＭ６は、Ｎ型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）である。第２のトランジスタＭ２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４は、メインアンプを構成する。
　第１のトランジスタＭ１、第６のトランジスタＭ６、第５のトランジスタＭ５、第２のトランジスタＭ２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続される。
　より具体的には、第１の基準電位端子Ｖ１は、第１のトランジスタＭ１のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ２のソースに接続される。第１のトランジスタＭ１のドレインと第６のトランジスタＭ６のソースとが接続される。第６のトランジスタＭ６のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
　第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
　第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
　利得制御アンプＡ２０１は、第１のノードＮＤ１に接続される非反転入力端子と、第２のノードＮＤ２に接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
　第１のトランジスタＭ１は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
　第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
　（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
　ただし、Ｎは整数である。
　図５は、実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。
　図６は、実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。電流Ｉｄｓは、第３のトランジスタＭ３を流れる電流Ｉ３および第４のトランジスタＭ４を流れる電流Ｉ４である。
　次に、図４および図５を参照し、出力段Ａ２００の動作を説明する。
　＜バイアス状態＞
　まず、オペアンプ１００が負荷を駆動していないバイアス状態について説明する。
　バイアス状態は、図５および図６における負荷駆動電流Ｉｏｕｔが「０」の状態に対応する。バイアス状態では、第３のトランジスタＭ３に流れる電流Ｉ４と第４のトランジスタＭ４に流れる電流Ｉ４が互いに等しく、出力端子ＶＯから外部に出力される負荷駆動電流Ｉｏｕｔがゼロとなる。
　第１のトランジスタＭ１と第３のトランジスタＭ３は、カレントミラー回路を構成するため、第３のトランジスタＭ３に流れる電流Ｉ３、第４のトランジスタＭ４に流れる電流Ｉ４は、第１のトランジスタＭ１を流れる電流Ｉ１を用いて、以下のように表される。
　　Ｉｑ＝Ｉ４＝Ｉ３＝Ｎ×Ｉ１　　・・・（９）
　ここでＩｑは正の値をとり、バイアス状態における第３のトランジスタＭ３、第４のトランジスタＭ４に流れる静止電流（Quiescent　Current）を表すものとする。
　このバイアス状態においては、第３のトランジスタＭ３及び第４のトランジスタＭ４は、共にオン状態にバイアスされている。出力端子ＶＯの電圧Ｖｏｕｔは、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧は、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで出力電圧Ｖｏｕｔが決定される。
　このバイアス状態において、第４のトランジスタＭ４のゲート電位ＶＧ１と、出力電圧Ｖｏｕｔの間には、以下の関係が成り立つ。
　　ＶＧ１＝Ｖｏｕｔ＋ＶＧＳ４　　・・・（１０）
　ＶＧＳ４は、第４のトランジスタＭ４のゲート・ソース間電圧である。
　第４のトランジスタＭ４のゲート電位ＶＧ１と第５のトランジスタＭ５のソース電位Ｖｓｒの間には、以下の関係が成り立つ。
　　ＶＧ１＝Ｖｓｒ＋ＶＧＳ５　　・・・（１１）
　ＶＧＳ５は、第５のトランジスタＭ５のゲート・ソース間電圧である。
　ここで、式（８）及び式（９）より、以下が成り立つ。
　　ＶＧＳ４＝ＶＧＳ５　　・・・（１２）
　式（１０）、（１１）、（１２）より、以下が成り立つ。
　　Ｖｏｕｔ＝Ｖｓｒ　　・・・（１３）
　利得制御アンプＡ２０１は、第１のトランジスタＭ１が飽和領域で動作できるように第６のトランジスタＭ６のゲート電位を制御する。
　以上の動作によって、第１のトランジスタＭ１～第６のトランジスタＭ６は、すべて飽和領域で動作する。
　＜負荷駆動状態＞
　次に、オペアンプ１００が負荷を駆動している負荷駆動状態について説明する。
　負荷駆動状態では、出力端子ＶＯから負荷に対し負荷駆動電流Ｉｏｕｔが供給される。負荷駆動電流Ｉｏｕｔは、その向きに応じて第３のトランジスタＭ３、または第４のトランジスタＭ４のいずれかから供給される。出力端子ＶＯから負荷駆動電流Ｉｏｕｔが負荷へ流れ出す方向を正とする。第３のトランジスタＭ３、第４のトランジスタＭ４に流れる電流Ｉ３、Ｉ４は、負荷駆動電流Ｉｏｕｔに応じて、以下のようになる。
　Ｉ３＝Ｉｑ　　（Ｉｏｕｔ≧－Ｉｑ）　　・・・（１４－１）
　Ｉ３＝｜Ｉｏｕｔ｜　　（Ｉｏｕｔ＜－Ｉｑ）　　・・・（１４－２）
　Ｉ４＝Ｉｑ＋Ｉｏｕｔ　　（Ｉｏｕｔ≧０）　　・・・（１４－３）
　Ｉ４＝Ｉｑ　　（Ｉｏｕｔ＜０）　　・・・（１４－４）
　式（１４－１）～（１４－４）に示すように、第３のトランジスタＭ３および第４のトランジスタＭ４は、ともに電流値は常に非ゼロの値をとる。すなわち第３のトランジスタＭ３および第４のトランジスタＭ４は常にオンしている状態を保っている。
　このため、オペアンプ１００において、出力端子ＶＯの電圧Ｖｏｕｔは、バイアス状態と同様に、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧は、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで出力電圧Ｖｏｕｔが決定される。
　負荷駆動状態における出力段Ａ２００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶは、以下の式で表される。
　　ＡＶ≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２）　　・・・（１５）
　ただし、ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。//は、並列接続された２個のインピーダンスの合成インピーダンスを表わす。
　出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
　　Ｚｏｕｔ≒１／ｇＭ４　　・・・（１６）
　ただし、ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定する。
　次に、特にＩｏｕｔ≦－Ｉｑにおいても、第４のトランジスタＭ４が、常にオン状態を保持するメカニズムについてさらに説明する。
　Ｉｏｕｔ≦－Ｉｑの状態において、Ｉｏｕｔが以下の式で表されるとする。
　Ｉｏｕｔ＝－（Ｉｑ＋ΔＩｑ）　　・・・（１７）
　式（９）、（１４－２）により、第１のトランジスタＭ１の電流Ｉ１及び第３のトランジスタＭ３の電流Ｉ３は、以下で表される。
　　Ｉ１＝Ｉｑ／Ｎ　　・・・（１８）
　　Ｉ３＝｜Ｉｏｕｔ｜＝Ｉｑ＋ΔＩｑ　　・・・（１９）
　式（１８）および（１９）より、電流Ｉ１と電流Ｉ３との間には、以下の関係が成り立つ。
　Ｉ３／Ｉ１＝（Ｉｑ＋ΔＩｑ）／（Ｉｑ／Ｎ）＞Ｎ　　・・・（２０）
　この時、仮に第１のトランジスタＭ１及び第２のトランジスタＭ２がともに飽和領域で動作した場合のそれぞれに流れる電流Ｉ１及びＩ２の関係は、以下となる。
　　Ｉ１＞Ｉ２　　・・・（２１）
　このため、第１のトランジスタＭ１のドレイン電位が低下し、以下が成り立つ。
　ＶＤＳ１＜ＶＧＳ１－Ｖｔｈ　　・・・（２２ａ）
　ＶＤＳ１は、第１のトランジスタＭ１のドレイン・ソース間電圧である。ＶＧＳ１は、第１のトランジスタＭ１のゲート・ソース間電圧である。Ｖｔｈは、第１のトランジスタＭ１の閾値電圧である。
　したがって、第１のトランジスタＭ１は、非飽和領域で動作するとともに、第４のトランジスタＭ４はオフとなる。一方、以下の関係が成り立つように、出力電圧Ｖｏｕｔが設定されたとする。
　ＶＤＳ３＞ＶＧＳ３－Ｖｔｈ＝ＶＧＳ１－Ｖｔｈ１　　・・・（２２ｂ）
　ここで、ＶＤＳ３は、第３のトランジスタＭ３のドレイン・ソース間電圧である。ＶＧＳ３は、第３のトランジスタＭ３のゲート・ソース間電圧である。Ｖｔｈは、第３のトランジスタＭ３の閾値電圧である。
　この場合には、第３のトランジスタＭ３は飽和領域で動作するととともに、第５のトランジスタＭ５のソース電位Ｖｓｒと出力電圧Ｖｏｕｔとの関係が、以下となる。
　　Ｖｓｒ＜Ｖｏｕｔ　　・・・（２２）
　出力電圧Ｖｏｕｔはオペアンプ１００を含む負帰還回路の動作により、第１のトランジスタＭ１および第２のトランジスタＭ２の動作状態に無関係に決定される。
　利得制御アンプＡ２０１の非反転入力端子に入力される電圧Ｖｓｒと反転入力端子に入力される電圧Ｖｏｕｔに差が生じると、利得制御アンプＡ２０１は、第１のトランジスタＭ１が非飽和領域で動作し、かつＶｓｒがＶｏｕｔと等しくなるように第６のトランジスタＭ６のゲート電圧を降下させる。その結果、第５のトランジスタＭ５の電流Ｉ５及び第４のトランジスタＭ４の電流Ｉ４の関係が以下となる。
　　Ｉ４＝Ｎ×Ｉ５　　・・・（２３）
　したがって、第４のトランジスタＭ４がオン状態を保つことが可能となる。
　実施の形態１のオペアンプ１００の出力端子ＶＯの電圧Ｖｏｕｔは、常に主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることによって、出力電圧Ｖｏｕｔが決定されるとともに、第５のトランジスタＭ５のソース電位Ｖｓｒは、出力電圧Ｖｏｕｔと等しくなる。すなわち、出力段Ａ２００の入力端子ＶＩから、第５のトランジスタＭ５のソース端子、第５のトランジスタＭ５のゲート端子、第４のトランジスタＭ４のソース端子に至る電圧利得は、すべて等しく、以下の関係が成り立つ。
　　ｖｓｒ／ｖｇ＝ｖｇ１／ｖｇ＝ｖｏｕｔ／ｖｇ・・・　　（２４）
　ここで、ｖｓｒ、ｖｇ１、ｖｏｕｔ、ｖｇは、ＶＳＲ、ＶＧ１、Ｖｏｕｔ、ＶＧの小信号電圧信号である。
　また、この状態における出力段Ａ２００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶは、以下の式で表される。
　　ＡＶ≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２）　　・・・（２５）
　ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。
　出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
　　Ｚｏｕｔ≒１／ｇＭ４　　・・・（２６）
　ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定する。
　上記の考察により、図４に示す出力段Ａ２００（ＡＢ級アンプ）は、負荷駆動電流Ｉｏｕｔの値によらず第４のトランジスタＭ４がオン状態に保たれることよって、負荷駆動状態によらずに電圧利得ＡＶ及び出力インピーダンスＺｏｕｔの変動を抑制することができる。
　以上のように、本実施の形態によれば、レプリカアンプとメインアンプとを有するＡＢ級アンプにおいて、負荷駆動状態においても、第１～第６のトランジスタをオン状態に維持することによって、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化するのを防止できる。
　実施の形態１の変形例．
　実施の形態１において、第１のトランジスタＭ１及び第３のトランジスタＭ３～第６のトランジスタＭ６がＮ型ＭＯＳＦＥＴ、第２のトランジスタがＰ型ＭＯＳＦＥＴとし、さらに基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位より低いものとして説明したが、これに限定されるものではない。
　図７は、実施の形態１の変形例のオペアンプ２００の構成を表わす図である。
　図７に示すように、ＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）を入れ替えるとともに、基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位よりも高い。
　このオペアンプ２００は、差動入力段Ａ１００と、出力段Ａ３００とを備える。
　差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
　出力段Ａ３００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
　出力段Ａ３００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１～第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態２では、基準電位端子Ｖ１を第２の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第１の基準電位端子Ｖ２とする。第２の基準電位端子Ｖ１の電位が第１の基準電位端子Ｖ２の電位よりも高い。
　入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
　第１のトランジスタＭ１及び第３のトランジスタＭ３～第６のトランジスタＭ６は、Ｐ型ＭＯＳＦＥＴである。第２のトランジスタＭ２は、Ｎ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４は、メインアンプを構成する。第１のトランジスタＭ１と第６のトランジスタＭ６とは、出力段Ａ３００の利得制御部を構成する。
　第２のトランジスタＭ２、第５のトランジスタＭ５、第６のトランジスタＭ６、第１のトランジスタＭ１は、第２の基準電位端子Ｖ１と第１の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ２は、第１のトランジスタＭ１のソースに接続される。第２の基準電位端子Ｖ１は、第２のトランジスタＭ２のソースに接続される。第１のトランジスタＭ１のドレインと第６のトランジスタＭ６のソースとが接続される。第６のトランジスタＭ６のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
　第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ２と第１の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ２は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ１は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
　第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
　利得制御アンプＡ２０１は、第５のトランジスタＭ５のソースに接続される非反転入力端子と、第４のトランジスタＭ４のソースに接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
　第１のトランジスタＭ１は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
　第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
　（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
　ただし、Ｎは整数である。
　オペアンプ２００の動作は、実施の形態１のオペアンプ１００の動作と同様なので、説明を繰り返さない。
　以上のように、実施の形態１におけるＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）、および基準電位端子Ｖ１の電位と基準電位端子Ｖ２の電位の大小関係を逆にした場合でも、実施の形態１と同様の効果が得られる。
　実施の形態２．
　図８は、実施の形態２のオペアンプ３００の構成を表わす図である。
　オペアンプ３００は、差動入力段Ａ１００と、出力段Ａ４００とを備える。
　実施の形態２の出力段Ａ４００は、実施の形態１の出力段Ａ２００において第１のトランジスタＭ１と第６のトランジスタＭ６とが入れ替えられている。
　差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
　出力段Ａ４００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
　出力段Ａ４００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１～第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態２では、基準電位端子Ｖ１を第１の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第２の基準電位端子Ｖ２とする。第１の基準電位端子Ｖ１の電位が第２の基準電位端子Ｖ２の電位よりも低い。
　入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
　第１のトランジスタＭ１及び第３のトランジスタＭ３～第６のトランジスタＭ６は、Ｎ型ＭＯＳＦＥＴである。第２のトランジスタＭ２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４とは、メインアンプを構成する。
　第６のトランジスタＭ６、第１のトランジスタＭ１、第５のトランジスタＭ５、第２のトランジスタＭ２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ１は、第６のトランジスタＭ６のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ２のソースに接続される。第６のトランジスタＭ６のドレインと第１のトランジスタＭ１のソースとが接続される。第１のトランジスタＭ１のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
　第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
　第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
　利得制御アンプＡ２０１は、第１のノードＮＤ１に接続される非反転入力端子と、第２のノードＮＤ２に接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
　第６のトランジスタＭ６は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
　第６のトランジスタＭ６のゲート長をＬ６、ゲート幅をＷ６とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
　（Ｗ３／Ｌ３）／（Ｗ６／Ｌ６）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８Ａ）
　ただし、Ｎは整数である。
　利得制御アンプＡ２０１の非反転入力端子に入力される電圧Ｖｓｒと反転入力端子に入力される電圧Ｖｏｕｔに差が生じると、利得制御アンプＡ２０１は、第１のトランジスタＭ１が非飽和領域で動作し、かつＶｓｒがＶｏｕｔと等しくなるように第６のトランジスタＭ６のゲート電圧を降下させる。その結果、第５のトランジスタＭ５及び第４のトランジスタＭ４の電流Ｉ５及びＩ４の関係が、以下となる。
　　Ｉ４＝Ｎ×Ｉ５　　・・・（２３）
　この結果、第４のトランジスタがオン状態を保つことが可能となる。
　第６のトランジスタＭ６は、利得制御アンプＡ２０１により非飽和状態となるよう制御されて可変抵抗として動作する。
　利得制御アンプＡ２０１は、Ｉｏｕｔ≦－Ｉｑの状態になると利得を下げる。利得制御アンプＡ２０１と第６のトランジスタＭ６とによって、第１のトランジスタＭ１のドレイン電圧が下げられて、第１のトランジスタＭ１が非飽和領域で動作する。これによって、第１のトランジスタＭ１は、第２のトランジスタＭ２から供給される電流の大きさ以上の大きさの電流を流さないようになるため、電圧ＶＧ１は、第４のトランジスタＭ４がオン状態を保てる電圧に保持される。
　これによって、第４のトランジスタＭ４がオン状態を維持し、負荷駆動状態によらずに電圧利得ＡＶ及び出力インピーダンスＺｏｕｔの変動を抑制することが可能となる。
　以上のように、実施の形態１における第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間の第１のトランジスタと第６のトランジスタの位置を逆にした場合でも、実施の形態１と同様の効果が得られる。
　実施の形態２の変形例．
　図９は、実施の形態２の変形例のオペアンプ４００の構成を表わす図である。
　このオペアンプ４００は、差動入力段Ａ１００と、出力段Ａ５００とを備える。
　出力段Ａ５００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
　差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
　出力段Ａ５００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１～第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。
　実施の形態２では、第１のトランジスタＭ１及び第３のトランジスタＭ３～第６のトランジスタＭ６をＮ型ＭＯＳＦＥＴ、第２のトランジスタをＰ型ＭＯＳＦＥＴとし、さらに基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位より低いものとした。
　これに対して、本変形例では、図９に示すように、ＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）を入れ替えるとともに、基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位よりも高い。本変形例でも、実施の形態２と同様の効果が得られる。
　実施の形態３．
　図１０は、実施の形態３のオペアンプ５００の構成の概略図である。
　オペアンプ５００は、差動入力段Ａ１００と、出力段Ａ６００とを備える。
　差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
　出力段Ａ６００は、制御電圧ＶＧを受ける入力端子ＶＩを有する。出力段Ａ６００は、制御電圧ＶＧを増幅して、出力端子ＶＯに出力電圧Ｖｏｕｔを出力する。
　出力段Ａ６００に実施の形態１または実施の形態２のＡＢ級アンプを用いることにより負荷駆動電流Ｉｏｕｔの値によるオペアンプの伝達関数、つまり利得および位相特性の変動を抑制することができ、オペアンプを用いて負帰還回路を構成したときにも良好な安定性を確保することが可能となる。
　図１１は、実施の形態３のオペアンプ５００の回路図である。
　差動入力段Ａ１００は、トランジスタＭ１０５と、トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４とを備える。トランジスタＭ１０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ１０１は、ノードＮ１と接続されるソースと、トランジスタＭ１０３のドレインと接続されるドレインと、反転入力端子ＶＩＭと接続されるゲートとを備える。
　トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、非反転入力端子ＶＩＰと接続されるゲートとを備える。
　トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１０１のドレインと接続されるドレインと、トランジスタＭ１０４のゲートおよびトランジスタＭ１０３のドレインと接続されるゲートとを備える。
　トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、トランジスタＭ１０３のゲートおよびトランジスタＭ１０３のドレインと接続されるゲートとを備える。
　ノードＮ２から制御電圧ＶＧが出力される。
　出力段Ａ６００の利得制御アンプＡ２０１以外の構成は、容量素子Ｃｃ１を備える点を除いて、図４の出力段Ａ２００と同様である。容量素子Ｃｃ１は、第５のトランジスタＭ５のソースと入力端子ＶＩとの間に接続される。容量素子Ｃｃ１は、位相補償のために設けられる。
　利得制御アンプＡ２０１は、トランジスタＭ１５と、トランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４とを備える。トランジスタＭ１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタＭ１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ３と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ１１は、ノードＮ３と接続されるソースと、トランジスタＭ１３のドレインと接続されるドレインと、電圧Ｖｓｒを受けるゲートとを備える。
　トランジスタＭ１２は、ノードＮ３と接続されるソースと、第６のトランジスタＭ６のゲートと接続されるドレインと、出力端子ＶＯと接続されるゲートとを備える。
　トランジスタＭ１３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１１のドレインと接続されるドレインと、トランジスタＭ１４のゲートおよびトランジスタＭ１３のドレインと接続されるゲートとを備える。
　トランジスタＭ１４は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１２のドレインと接続されるドレインと、トランジスタＭ１３のゲートと接続されるゲートとを備える。
　実施の形態４．
　図１２は、実施の形態４のオペアンプ６００の構成の概略図である。
　オペアンプ６００は、差動入力段Ａ１０１と、出力段Ａ６００と、出力段Ａ３００と、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００とを備える。
　差動入力段Ａ１０１は、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、非反転中間電圧ＶＧＰおよび反転中間電圧ＶＧＭを出力する。
　出力段Ａ６００は、非反転中間電圧ＶＧＰを受ける入力端子ＶＩ１を有する。出力段Ａ６００は、非反転中間電圧ＶＧＰを反転増幅して、反転出力端子ＶＯＭから反転出力電圧Ｖｏｕｔ１を出力する。
　出力段Ａ３００は、反転中間電圧ＶＧＭを受ける入力端子ＶＩ２を有する。出力段Ａ３００は、反転中間電圧ＶＧＭを増幅して、非反転出力端子ＶＯＰから非反転出力電圧Ｖｏｕｔ２を出力する。
　コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００は、非反転出力電圧Ｖｏｕｔ２および反転出力電圧Ｖｏｕｔ１を受けて、非反転出力電圧Ｖｏｕｔ２と反転出力電圧Ｖｏｕｔ１の中間電圧が基準電圧と一致するように、差動入力段Ａ１０１を制御するためのコモンモードフィードバック電圧ＶＣＭＦＢを生成して、差動入力段Ａ１０１へ送る。
　図１３は、実施の形態４のオペアンプ６００の回路図である。
　図１３において、出力段Ａ６００の構成は、入力端子がＶＩからＶＩ１に変更され、出力端子がＶＯから非反転出力端子ＶＯＰに変更され、電圧ＶｓｒがＶｓｒ１に変更された点を除いて、図１１の出力段Ａ６００の構成と同様である。
　出力段Ａ３００は、出力段Ａ６００と同様の構成を有し、同様に動作する。
　出力段Ａ３００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
　出力段Ａ３００は、入力端子ＶＩ２と、反転出力端子ＶＯＭと、第１のトランジスタＭ３０１と、第２のトランジスタＭ３０２と、第３のトランジスタＭ３０３と、第４のトランジスタＭ３０４と、第５のトランジスタＭ３０５と、第６のトランジスタＭ３０６と、容量素子Ｃｃ２と、利得制御アンプＡ３０１とを備える。
　入力端子ＶＩ２は、差動入力段Ａ１０１から出力される反転中間電圧ＶＧＭを受ける。
　第１のトランジスタＭ１及び第３のトランジスタＭ３０３～第６のトランジスタＭ３０６は、Ｎ型ＭＯＳＦＥＴである。第２のトランジスタＭ３０２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ３０１、第２のトランジスタＭ３０２、第５のトランジスタＭ３０５、および第６のトランジスタＭ３０６は、レプリカアンプを構成する。第３のトランジスタＭ３０３、および第４のトランジスタＭ３０４とは、メインアンプを構成する。第１のトランジスタＭ３０１と第６のトランジスタＭ３０６とは、出力段Ａ３００の利得制御部Ｇ３０１を構成する。
　第１のトランジスタＭ３０１、第６のトランジスタＭ３０６、第５のトランジスタＭ５、第２のトランジスタＭ３０２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ１は、第１のトランジスタＭ３０１のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ３０２のソースに接続される。第１のトランジスタＭ３０１のドレインと第６のトランジスタＭ３０６のソースとが接続される。第６のトランジスタＭ３０６のドレインと第５のトランジスタＭ３０５のソースとが第３のノードＮＤ３で接続される。第５のトランジスタＭ３０５のドレインと第２のトランジスタＭ３０２のドレインとが接続される。
　第３のトランジスタＭ３０３および第４のトランジスタＭ３０４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
　より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３０３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ３０４のドレインに接続される。第３のトランジスタＭ３０３のドレインと、第４のトランジスタＭ３０４のソースは、第４のノードＮＤ４に接続される。第４のノードＮＤ４は、反転出力端子ＶＯＭに接続される。
　第１のトランジスタＭ３０１のゲートは、入力端子ＶＩ２に接続され、非反転中間電圧ＶＧＰを受ける。第２のトランジスタＭ３０２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３０３のゲートは、入力端子ＶＩ２に接続され、非反転中間電圧ＶＧＰを受ける。第４のトランジスタＭ３０４のゲートは、第５のトランジスタＭ３０５のゲートおよび第５のトランジスタＭ３０５のドレインと接続され、レプリカアンプの出力電圧ＶＧ２を受ける。第５のトランジスタＭ３０５のゲートは、第５のトランジスタＭ３０５のドレインおよび第４のトランジスタＭ３０４のゲートと接続され、レプリカアンプの出力電圧ＶＧ２を受ける。第６のトランジスタＭ３０６のゲートは、利得制御アンプＡ３０１の電圧出力端子と接続される。
　第１のトランジスタＭ３０１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３０３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ３０４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ３０５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
　（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
　ただし、Ｎは整数である。
　利得制御アンプＡ３０１は、トランジスタＭ３１５と、トランジスタＭ３１１、Ｍ３１２、Ｍ３１３、Ｍ３１４とを備える。トランジスタＭ３１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ３１１、Ｍ３１２、Ｍ３１３、Ｍ３１４は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタＭ３１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１３と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ３１１は、ノードＮ１３と接続されるソースと、トランジスタＭ３１３のドレインと接続されるドレインと、電圧Ｖｓｒ２を受けるゲートとを備える。
　トランジスタＭ３１２は、ノードＮ１３と接続されるソースと、第６のトランジスタＭ３０６のゲートと接続されるドレインと、反転出力端子ＶＯＭと接続されるゲートとを備える。
　トランジスタＭ３１３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ３１１のドレインと接続されるドレインと、トランジスタＭ３１４のゲートおよびトランジスタＭ３１３のドレインと接続されるゲートとを備える。
　トランジスタＭ３１４は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ３１２のドレインと接続されるドレインと、トランジスタＭ３１３のゲートと接続されるゲートとを備える。
　差動入力段Ａ１０１は、トランジスタＭ１０５と、トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４とを備える。トランジスタＭ１０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ１０１は、ノードＮ１と接続されるソースと、ノードＮ４と接続されるドレインと、反転入力端子ＶＩＭと接続されるゲートとを備える。
　トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、非反転入力端子ＶＩＰと接続されるゲートとを備える。
　トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ４と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ４から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ３００の入力端子ＶＩ２に供給される。
　トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ２から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ２００の入力端子ＶＩ１に供給される。
　コモンモードフィードバックアンプＣ４００は、トランジスタＭ４０５と、トランジスタＭ４０１、Ｍ４０２、Ｍ４０３、Ｍ４０４と、抵抗素子Ｒ４０１、４０２とを備える。トランジスタＭ４０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ４０１、Ｍ４０２、Ｍ４０３、Ｍ４０４は、Ｎ型ＭＯＳＦＥＴである。
　抵抗素子Ｒ４０１の一端は、非反転出力端子ＶＯＰと接続され、非反転出力電圧Ｖｏｕｔ２を受ける。抵抗素子Ｒ４０２の一端は、反転出力端子ＶＯＭと接続され、反転出力電圧Ｖｏｕｔ１を受ける、抵抗素子Ｒ４０１の他端および抵抗素子Ｒ４０２の他端は、トランジスタＭ４０２のゲートに接続される。抵抗素子Ｒ４０１と抵抗素子Ｒ４０２によって、非反転出力電圧Ｖｏｕｔ２と反転出力電圧Ｖｏｕｔ１の中間電圧ＶＭ｛＝（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２｝がトランジスタＭ４０２のゲートに供給される。
　トランジスタＭ４０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ５と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ４０１は、ノードＮ５と接続されるソースと、トランジスタＭ４０３のドレインと接続されるドレインと、基準電圧ＶＣＭを受けるゲートとを備える。
　トランジスタＭ４０２は、ノードＮ５と接続されるソースと、ノードＮ６と接続されるドレインと、中間電圧ＶＭを受けるゲートとを備える。
　トランジスタＭ４０３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ４０１のドレインと接続されるドレインと、トランジスタＭ４０３のドレインと接続されるゲートとを備える。
　トランジスタＭ４０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ６と接続されるドレインと、トランジスタＭ４０４のドレインと接続されるゲートとを備える。
　ノードＮ６からコモンモードフィードバック電圧ＶＣＭＦＢが出力されて、差動入力段Ａ１０１へ送られる。
　たとえば、中間電圧ＶＭが基準電圧ＶＣＭよりも高い場合、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００は、コモンモードフィードバック電圧ＶＣＭＦＢの大きさを低下させる。これによって、トランジスタＭ３およびトランジスタＭ３０３のゲート電圧を増加させて、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が低下するように動作する。
　以上のように、本実施の形態によれば、実施の形態１、実施の形態１の変形例、実施の形態２、実施の形態２の変形例で説明したＡＢ級アンプを用いて全差動オペアンプを実現できる。
　実施の形態５．
　図１４は、実施の形態５のオペアンプ７００の構成の概略図である。
　オペアンプ７００は、差動入力段Ａ１０２と、出力段Ａ６００と、出力段Ａ３００と、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００とを備える。
　出力段Ａ６００、出力段Ａ３００、およびコモンモードフィードバックアンプＣ４００は、実施の形態４で説明したものと同様である。
　差動入力段Ａ１０２は、各々が差動入力電圧を受ける２つの差動対を有する２重差動型差動出力増幅器である。具体的には、差動入力段Ａ１０２は、第１の非反転入力端子ＶＩＰＰに入力される第１の電位と、第１の反転入力端子ＶＩＰＭに入力される第２の電位との差を増幅する。差動入力段Ａ１０２は、第２の非反転入力端子ＶＩＭＰに入力される第３の電位と、第２の反転入力端子ＶＩＭＭに入力される第４の電位との差を増幅する。差動入力段Ａ１０２は、増幅された２つの電圧の差を加算して、反転中間電圧ＶＧＭ、非反転中間電圧ＶＧＰを出力する。
　図１５は、実施の形態５のオペアンプ７００の回路図である。
　図１５において、出力段Ａ６００、Ａ３００の構成は、図１３の出力段Ａ６００、Ａ３００の構成と同様である。また、コモンモードフィードバックアンプＣ４００の構成は、図１３のコモンモードフィードバックアンプＣ４００の構成と同様である。
　差動入力段Ａ１０２は、第１の差動対８０と、第２の差動対９０と、トランジスタＭ１０５、Ｍ１１５、Ｍ１０３、Ｍ１０４とを備える。第１の差動対８０は、トランジスタＭ１０１とトランジスタＭ１０２とを備える。第２の差動対９０は、トランジスタＭ１１１とトランジスタＭ１１２とを備える。
　トランジスタＭ１０５、Ｍ１１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１１１、Ｍ１１２は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ１１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ７と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
　トランジスタＭ１０１は、ノードＮ１と接続されるソースと、ノードＮ４と接続されるドレインと、第１の反転入力端子ＶＩＰＭと接続されるゲートとを備える。
　トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、第１の非反転入力端子ＶＩＰＰを受けるゲートとを備える。
　トランジスタＭ１１１は、ノードＮ７と接続されるソースと、ノードＮ４と接続されるドレインと、第２の反転入力端子ＶＩＭＭと接続されるゲートとを備える。
　トランジスタＭ１１２は、ノードＮ７と接続されるソースと、ノードＮ２と接続されるドレインと、第２の非反転入力端子ＶＩＭＰと接続されるゲートとを備える。
　トランジスタＭ１０１とＭ１０２で構成される第１の差動対８０の出力電流と、トランジスタＭ１１１とＭ１１２で構成される第２の差動対９０の出力電流とが、能動負荷であるトランジスタＭ１０３とトランジスタＭ１０４において加算される。
　トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ４と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ４から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ３００に供給される。
　トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ２から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ６００に供給される。
　以上のように、本実施の形態によれば、実施の形態１、実施の形態１の変形例、実施の形態２、実施の形態２の変形例で説明したＡＢ級アンプを用いて多入力全差動オペアンプを実現できる。
　なお、出力段Ａ６００及びＡ３００に、実施の形態１のＡＢ級アンプを構成する出力段を備える構成としたが、実施の形態１の変形例、実施の形態２、または実施の形態２の変形例によるＡＢ級アンプを構成する出力段を備える構成としてもよい。
　また、実施の形態１～５では、トランジスタはすべてＭＯＳＦＥＴで構成されるものとして説明したが、これに限定されるものではない。実施の形態１～５のトランジスタの一部またはすべてをバイポーラトランジスタを用いて構成できることは言うまでもない。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，２００，３００，４００，５００，６００，７００，９００　オペアンプ、ＶＩＰ，ＶＩＭ，ＶＩＰＰ，ＶＩＰＭ，ＶＩＭＰ，ＶＩＭＭ　差動入力端子、ＶＩ，ＶＩ１，ＶＩ２　入力端子、ＶＯ，ＶＯＰ，ＶＯＭ　出力端子、Ａ１００，Ａ１０１，Ａ１０２　差動入力段、Ａ２００，Ａ３００，Ａ４００，Ａ５００，Ａ６００，Ａ１６００　出力段（ＡＢ級アンプ）、Ａ２０１，Ａ３０１　利得制御アンプ、Ｃ４００　コモンモードフィードバックアンプ、Ｇ２０１，Ｇ３０１　ＡＢ級アンプの利得制御部、Ｒ４０１，Ｒ４０２　抵抗素子、Ｃｃ，Ｃｃ１，Ｃｃ２　容量素子、Ｍ１～Ｍ６，Ｍ１１～Ｍ１５，Ｍ１０１～Ｍ１０５，Ｍ１１１～Ｍ１１５，Ｍ３０１～Ｍ３０６，Ｍ３１１～Ｍ３１５，Ｍ４０１～Ｍ４０５　トランジスタ。

Claims (10)

  1. 　入力端子と、
    　出力端子と、
    　第１の基準電位端子と、
    　第２の基準電位端子と、
    　第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタと、
    　反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備え、
    　前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタおよび前記第６のトランジスタは第１導電型トランジスタであり、前記第２のトランジスタが第２導電型トランジスタであり、
    　前記第１のトランジスタの第２の主電極と前記第６のトランジスタの第１の主電極とが接続され、前記第６のトランジスタの第２の主電極と前記第５のトランジスタの第１の主電極とが第１のノードで接続され、前記第５のトランジスタの第２の主電極と前記第２のトランジスタの第２の主電極とが接続され、前記第５のトランジスタの制御電極と前記第５のトランジスタの第２の主電極とが接続され、
    　前記第３のトランジスタの第２の主電極と前記第４のトランジスタの第１の主電極とが第２のノードで接続され、前記第２のノードが前記出力端子に接続され、
    　前記第４のトランジスタの制御電極と、前記第５のトランジスタの制御電極とが接続され、
    　前記第１の基準電位端子は、前記第２のトランジスタの第１の主電極および前記第４のトランジスタの第２の主電極に接続され、
    　前記第２の基準電位端子は、前記第１のトランジスタの第１の主電極および前記第３のトランジスタの第１の主電極に接続され、
    　前記入力端子は、前記第１のトランジスタの制御電極および前記第３のトランジスタの制御電極に接続され、
    　前記利得制御アンプの前記非反転入力端子が、前記第１のノードに接続され、前記利得制御アンプの前記反転入力端子が、前記第２のノードに接続され、前記利得制御アンプの前記電圧出力端子が、前記第６のトランジスタの制御電極に接続され、
    　前記利得制御アンプは、前記第１のノードの電圧と前記第２のノードの電圧とが等しくなるように、前記第６のトランジスタの制御電極へ供給する電圧を制御する、ＡＢ級アンプ。
  2. 　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタは、ＭＯＳトランジスタであり、
    　前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのゲート長をそれぞれ、Ｌ１、Ｌ３、Ｌ４、Ｌ５とし、前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのゲート幅をそれぞれ、Ｗ１、Ｗ３、Ｗ４、Ｗ５としたときに、以下の関係が成立する、
    （Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（Ａ１）
    　ただし、Ｎは整数である、請求項１に記載のＡＢ級アンプ。
  3. 　入力端子と、
    　出力端子と、
    　第１の基準電位端子と、
    　第２の基準電位端子と、
    　第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタと、
    　反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備え、
    　前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタおよび前記第６のトランジスタは第１導電型トランジスタであり、前記第２のトランジスタが第２導電型トランジスタであり、
    　前記第６のトランジスタの第２の主電極と前記第１のトランジスタの第１の主電極とが接続され、前記第１のトランジスタの第２の主電極と前記第５のトランジスタの第１の主電極とが第１のノードで接続され、前記第５のトランジスタの第２の主電極と前記第２のトランジスタの第２の主電極とが接続され、前記第５のトランジスタの制御電極と前記第５のトランジスタの第２の主電極とが接続され、
    　前記第３のトランジスタの第２の主電極と前記第４のトランジスタの第１の主電極とが第２のノードで接続され、前記第２のノードが前記出力端子に接続され、
    　前記第４のトランジスタの制御電極と、前記第５のトランジスタの制御電極とが接続され、
    　前記第１の基準電位端子は、前記第２のトランジスタの第１の主電極および前記第４のトランジスタの第２の主電極に接続され、
    　前記第２の基準電位端子は、前記第６のトランジスタの第１の主電極および前記第３のトランジスタの第１の主電極に接続され、
    　前記入力端子は、前記第１のトランジスタの制御電極および前記第３のトランジスタの制御電極に接続され、
    　前記利得制御アンプの前記非反転入力端子が、前記第１のノードに接続され、前記利得制御アンプの前記反転入力端子が、前記第２のノードに接続され、前記利得制御アンプの前記電圧出力端子が、前記第６のトランジスタの制御電極に接続され、
    　前記利得制御アンプは、前記第１のノードの電圧と前記第２のノードの電圧とが等しくなるように、前記第６のトランジスタの制御電極へ供給する電圧を制御する、ＡＢ級アンプ。
  4. 　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタは、ＭＯＳトランジスタであり、
    　前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタのゲート長をそれぞれ、Ｌ３、Ｌ４、Ｌ５、Ｌ６とし、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタのゲート幅をそれぞれ、Ｗ３、Ｗ４、Ｗ５、Ｗ６としたときに、以下の関係が成立する、
    （Ｗ３／Ｌ３）／（Ｗ６／Ｌ６）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（Ａ２）
    　ただし、Ｎは整数である、請求項３に記載のＡＢ級アンプ。
  5. 　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタの各々の前記第１の主電極はソースであり、
    　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタの各々の前記第２の主電極はドレインである、請求項２または４記載のＡＢ級アンプ。
  6. 　前記第１導電型トランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第２導電型トランジスタは、Ｐ型ＭＯＳトランジスタである、請求項５記載のＡＢ級アンプ。
  7. 　前記第１導電型トランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２導電型トランジスタは、Ｎ型ＭＯＳトランジスタである、請求項５記載のＡＢ級アンプ。
  8. 　第１の電位と第２の電位との差を反転増幅して、制御電圧を出力する差動入力段と、
    　前記制御電圧を増幅する出力段とを備え、
    　前記出力段は、請求項１～７のいずれか１項に記載のＡＢ級アンプで構成されている、オペアンプ。
  9. 　非反転入力端子および反転入力端子を有し、前記非反転入力端子の電位と前記反転入力端子の電位の差を反転増幅して、非反転中間電圧及び反転中間電圧を出力する差動入力段と、
    　前記非反転中間電圧を増幅して、反転出力電圧を出力する第１の出力段と、
    　前記反転中間電圧を増幅して、非反転出力電圧を出力する第２の出力段と、
    　前記非反転出力電圧および前記反転出力電圧を受けて、前記非反転出力電圧および前記反転出力電圧の中間の電圧が基準電圧になるように前記差動入力段を制御するコモンモードフィードバックアンプとを備え、
    　前記第１の出力段および前記第２の出力段は、請求項１～７のいずれか１項に記載のＡＢ級アンプで構成される、オペアンプ。
  10. 　前記差動入力段は、各々が差動入力電圧を受ける２つの差動対を有する、２重差動型増幅器である、請求項９記載のオペアンプ。
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