JP6338807B1 - Ａｂ級アンプおよびオペアンプ - Google Patents

Ａｂ級アンプおよびオペアンプ Download PDF

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Abstract

第１のトランジスタ（Ｍ１）の第２の主電極と第６のトランジスタ（Ｍ６）の第１の主電極とが接続され、第６のトランジスタ（Ｍ６）の第２の主電極と第５のトランジスタ（Ｍ５）の第１の主電極とが第１のノード（ＮＤ１）で接続され、第５のトランジスタ（Ｍ５）の第２の主電極と第２のトランジスタ（Ｍ２）の第２の主電極とが接続され、第５のトランジスタ（Ｍ５）の制御電極と第５のトランジスタ（Ｍ５）の第２の主電極とが接続され、第３のトランジスタ（Ｍ３）の第２の主電極と第４のトランジスタ（Ｍ４）の第１の主電極とが第２のノード（ＮＤ２）で接続され、第４のトランジスタ（Ｍ４）の制御電極と、第５のトランジスタ（Ｍ５）の制御電極とが接続される。利得制御アンプ（Ａ２０１）は、第１のノード（ＮＤ１）の電圧と第２のノード（ＮＤ２）の電圧とが等しくなるように、第６のトランジスタ（Ｍ６）の制御電極へ供給する電圧を制御する。

Description

本発明は、ＡＢ級アンプ及びそれを用いたオペアンプに関する。
ソース・フォロワ型ＡＢ級アンプのアイドリング電流を制御して負荷駆動電流の変動による周波数特性の変動を抑制する技術が知られている（たとえば、非特許文献１を参照）。
従来より、オペアンプにおいて、抵抗性の負荷を駆動するために、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプを出力段に含むものが知られている（たとば、非特許文献１を参照）。
このオペアンプは、ソース・フォロワ型ＡＢ級アンプを出力段に用いたオペアンプである。出力段は、電流源により定電流でバイアスされたソース接地型のレプリカアンプと、レプリカアンプにより駆動されるソース・フォロワ及びソース接地アンプを組合せたメインアンプとにより構成される。
"CMOS ANALOG CIRCUIT DESIGN 3rd Edition", P.366-369, P.E.ALLEN他、ＯＸＦＯＲＤ
しかしながら、非特許文献１のオペアンプは、負荷駆動電流の値に応じて、出力端子に接続されるトランジスタのオンまたはオフが切り替わるため、電圧利得及び出力インピーダンスが大きく変動する。その結果、オペアンプ全体の伝達関数が大きく変動する。そのため、オペアンプを用いて負帰還回路を構成したときに安定性が損なわれる。
それゆえに、本発明の目的は、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化しないようなＡＢ級アンプ及びそれを用いたオペアンプを提供することである。
本発明のＡＢ級アンプは、入力端子と、出力端子と、第１の基準電位端子と、第２の基準電位端子と、第１〜第６のトランジスタと、反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備える。第１および第３〜第６のトランジスタは第１導電型トランジスタであり、第２のトランジスタが第２導電型トランジスタである。第１のトランジスタの第２の主電極と第６のトランジスタの第１の主電極とが接続され、第６のトランジスタの第２の主電極と第５のトランジスタの第１の主電極とが第１のノードで接続され、第５のトランジスタの第２の主電極と第２のトランジスタの第２の主電極とが接続され、第５のトランジスタの制御電極と第５のトランジスタの第２の主電極とが接続される。第３のトランジスタの第２の主電極と第４のトランジスタの第１の主電極とが第２のノードで接続され、第２のノードが出力端子に接続される。第４のトランジスタの制御電極と、第５のトランジスタの制御電極とが接続される。第１の基準電位端子は、第２のトランジスタの第１の主電極および第４のトランジスタの第２の主電極に接続される。第２の基準電位端子は、第１のトランジスタの第１の主電極および第３のトランジスタの第１の主電極に接続される。入力端子は、第１のトランジスタの制御電極および第３のトランジスタの制御電極に接続される。利得制御アンプの非反転入力端子が、第１のノードに接続され、利得制御アンプの反転入力端子が、第２のノードに接続され、利得制御アンプの電圧出力端子が、第６のトランジスタの制御電極に接続される。利得制御アンプは、第１のノードの電圧と第２のノードの電圧とが等しくなるように、第６のトランジスタの制御電極へ供給する電圧を制御する。
本発明によれば、利得制御アンプは、第１のノードの電圧と第２のノードの電圧が相違するときに、第１のノードの電圧と第２のノードの電圧が等しくなるように、第６のトランジスタの制御電極へ供給する電圧を制御する。これによって、第４のトランジスタを常にオン状態に保つことができるので、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化するのを防止できる。
参考例のＡＢ級アンプを備えるオペアンプ９００の構成を表わす図である。 参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。 参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。 実施の形態１のオペアンプ１００の構成を表わす図である。 実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。 実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。 実施の形態１の変形例のオペアンプ２００の構成を表わす図である。 実施の形態２のオペアンプ３００の構成を表わす図である。 実施の形態２の変形例のオペアンプ４００の構成を表わす図である。 実施の形態３のオペアンプ５００の構成を概略図である。 実施の形態３のオペアンプ５００の回路図である。 実施の形態４のオペアンプ６００の構成の概略図である。 実施の形態４のオペアンプ６００の回路図である。 実施の形態５のオペアンプ７００の構成の概略図である。 実施の形態５のオペアンプ７００の回路図である。
以下、実施の形態について、図面を参照して説明する。
以下の説明では、トランジスタがＭＯＳトランジスタで構成される場合について説明する。トランジスタがＭＯＳトランジスタで構成される場合、トランジスタの制御電極、第１の主電極、第２の主電極が、ゲート、ソース、ドレインであるものとする。説明を簡単にするため、すべてのトランジスタの閾値電圧はすべてＶｔｈであると仮定する。また、特記無き場合、すべてのトランジスタは、強反転かつ飽和領域で動作しているものとする。オペアンプの出力端子ＶＯの電圧Ｖｏｕｔは一定値とする。後述するバイアス状態において、出力電圧Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２は、すべてのトランジスタが強反転かつ飽和領域で動作できる電圧値、例えば電源電圧の１／２の電圧値であるものとする。この条件において、２つのトランジスタのゲートサイズ、すなわちＷ／Ｌの比、およびゲート・ソース間電圧が等しく、かついずれも飽和領域で動作している場合、２つのトランジスタに流れる電流は一致する。ただし、Ｗは、トランジスタのゲート幅、Ｌはトランジスタのゲート長である。
参考例．
図１は、参考例のＡＢ級アンプを備えるオペアンプ９００の構成を表わす図である。
このオペアンプ９００は、抵抗性の負荷を駆動するための回路である。
このオペアンプ９００は、差動入力段Ａ１００と、出力段Ａ１６００とを備える。
出力段Ａ１６００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。出力段Ａ１６００は、電流源により定電流でバイアスされたソース接地型のレプリカアンプと、レプリカアンプにより駆動されたソース・フォロワ及びソース接地アンプを組合せたメインアンプとによって構成される。
出力段Ａ１６００は、第１のトランジスタＭ１と、第２のトランジスタＭ２と、第３のトランジスタＭ３と、第４のトランジスタＭ４と、容量素子Ｃｃと、入力端子ＶＩと、出力端子ＶＯとを備える。第１のトランジスタＭ１と第２のトランジスタＭ２とは、レプリカアンプを構成する。第３のトランジスタＭ３と第４のトランジスタＭ４とは、メインアンプを構成する。第１のトランジスタＭ１と第６のトランジスタＭ６とは、出力段Ａ２００の利得制御部Ｇ２０１を構成する。
入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
第１のトランジスタＭ１は、制御電圧ＶＧをゲートに受けて、増幅する。
第２のトランジスタＭ２は、第１のトランジスタＭ１にバイアスを供給する。
第３のトランジスタＭ３は、ソース接地アンプとして機能する。第３のトランジスタＭ３は、制御電圧ＶＧを受けるゲートを有し、出力端子ＶＯを駆動する。
第４のトランジスタＭ４は、ソース・フォロワとして機能する。第４のトランジスタＭ４は、レプリカアンプの出力電圧ＶＧ１を受けるゲートを有し、出力端子ＶＯを駆動する。
容量素子Ｃｃは、第１のトランジスタＭ１のゲート端子とドレイン端子との間に接続される。容量素子Ｃｃは、位相補償のために設けられる。
図２は、参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。
図３は、参考例のオペアンプ９００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。電流Ｉｄｓは、第３のトランジスタＭ３を流れる電流Ｉ３および第４のトランジスタＭ４を流れる電流Ｉ４である。
次に、図２および図３を参照し、出力段Ａ１６００の動作を説明する。
＜バイアス状態＞
まず、オペアンプ９００が負荷を駆動していないバイアス状態について説明する。バイアス状態は、図２および図３における負荷駆動電流Ｉｏｕｔが「０」の状態に対応する。バイアス状態では、第３のトランジスタＭ３に流れる電流Ｉ４と第４のトランジスタＭ４に流れる電流Ｉ４が互いに等しく、出力端子ＶＯから外部に出力される負荷駆動電流Ｉｏｕｔがゼロとなる。第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。以下の関係が成立するものとする。
Ｎ×（Ｗ１／Ｌ１）＝（Ｗ３／Ｌ３） ・・・（１）
ただし、Ｎは整数である。
第１のトランジスタＭ１と第３のトランジスタＭ３は、カレントミラー回路を構成するため、第３のトランジスタＭ３に流れる電流Ｉ３、第４のトランジスタＭ４に流れる電流Ｉ４は、第１のトランジスタＭ１を流れる電流Ｉ１を用いて、以下のように表される。
Ｉｑ＝Ｉ４＝Ｉ３＝Ｎ×Ｉ１ ・・・（２）
ここでＩｑは正の値をとり、バイアス状態における第３のトランジスタＭ３、第４のトランジスタＭ４に流れる静止電流（Quiescent Current）を表わすものとする。
バイアス状態においては、第３のトランジスタＭ３および第４のトランジスタＭ４は、共にオン状態にバイアスされている。出力端子ＶＯの電圧Ｖｏｕｔは、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることによって、出力電圧Ｖｏｕｔが決定される。
したがって、第４のトランジスタＭ４のゲート電位ＶＧ１は、出力端子ＶＯに出力される電圧Ｖｏｕｔに対して、閾値電圧Ｖｔｈを超える電圧だけシフトした電位＜ＶＧ１ｑ＞に保たれる。
＜負荷駆動状態＞
次に、オペアンプが負荷を駆動している負荷駆動状態について説明する。
負荷駆動状態では、出力端子ＶＯから負荷に対し負荷駆動電流Ｉｏｕｔが供給される。負荷駆動電流Ｉｏｕｔは、その向きによって第３のトランジスタＭ３、または第４のトランジスタＭ４のいずれかから供給される。出力端子ＶＯから負荷駆動電流Ｉｏｕｔが負荷へ流れ出す方向を正とする。第３のトランジスタＭ３に流れる電流Ｉ３および第４のトランジスタＭ４に流れる電流Ｉ４は、以下の式で表される。
Ｉ３＝Ｉｑ （Ｉｏｕｔ≧−Ｉｑ） ・・・（３−１）
Ｉ３＝｜Ｉｏｕｔ｜ （Ｉｏｕｔ＜−Ｉｑ） ・・・（３−２）
Ｉ４＝Ｉｑ＋Ｉｏｕｔ （Ｉｏｕｔ≧０） ・・・（３−３）
Ｉ４＝Ｉｑ−｜Ｉｏｕｔ｜ （−Ｉｑ≦Ｉｏｕｔ＜０） ・・・（３−４）
Ｉ４＝０ （Ｉｏｕｔ≦−Ｉｑ） ・・・（３−５）
式（３−１）〜（３−５）に示すように、第３のトランジスタＭ３を流れる電流Ｉ３は常に非ゼロの値をとる。すなわち、第３のトランジスタＭ３は常にオンしている。第４のトランジスタＭ４を流れる電流Ｉ４は、式（３−５）の条件においてゼロとなる。すなわち、第４のトランジスタＭ４は、オフになることがある。
第４のトランジスタＭ４がオン、すなわち電流Ｉ４が非ゼロの状態を状態Ａとする。第４のトランジスタＭ４がオフ、すなわち電流Ｉ４がゼロの状態を状態Ｂとする。
状態Ａにおいては、出力端子ＶＯの電圧Ｖｏｕｔは、バイアス状態と同様に、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで電圧Ｖｏｕｔが決定される。
状態Ａにおける出力段Ａ１６００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶ（Ａ）は、以下の式で表される。
ＡＶ（Ａ）≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２） ・・・（４）
ただし、ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。//は、並列接続された２個のインピーダンスの合成インピーダンスを表わす。
状態Ａにおける出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
Ｚｏｕｔ（Ａ）≒１／ｇＭ４ ・・・（５）
ただし、ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定した。
一方、第４のトランジスタＭ４がオフ、すなわち電流Ｉ４がゼロの状態Ｂにおいては、第１のトランジスタＭ１のゲートからドレイン、さらに第４のトランジスタＭ４のゲートからソースに至る経路は遮断されるため、第３のトランジスタＭ３から出力端子ＶＯに電流が供給されることによって電圧Ｖｏｕｔが決定される。
状態Ｂにおける出力段Ａ１６００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶ（Ｂ）は、以下の式で表される。
ＡＶ（Ｂ）≒ｇＭ３×ｒｄｓ３ ・・・（６）
ただし、ｇＭ３は第３のトランジスタＭ３の相互コンダクタンスである。ｒｄｓ３は第３のトランジスタＭ３のドレインインピーダンスである。
状態Ｂにおける出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
Ｚｏｕｔ（Ｂ）≒ｒｄｓ３ ・・・（７）
上記の考察により、図１の参考例のオペアンプ９００の出力段Ａ１６００は、負荷駆動電流Ｉｏｕｔの値に応じて、第４のトランジスタＭ４のオンとオフが切り替わる。これによって、電圧利得ＡＶ及び出力インピーダンスＺｏｕｔが大きく変動する。その結果、オペアンプ９００全体の伝達関数、つまり利得および位相特性が大きく変動する。その結果、オペアンプ９００を用いて負帰還回路を構成したときに安定性が損なわれる。
実施の形態１．
図４は、実施の形態１のオペアンプ１００の構成を表わす図である。
このオペアンプ１００は、差動入力段Ａ１００と、出力段Ａ２００とを備える。
差動入力段Ａ１００は、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
出力段Ａ２００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
出力段Ａ２００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１〜第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態１では、基準電位端子Ｖ１を第１の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第２の基準電位端子Ｖ２とする。第１の基準電位端子Ｖ１の電位が第２の基準電位端子Ｖ２の電位よりも低い。
入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
第１のトランジスタＭ１及び第３のトランジスタＭ３〜第６のトランジスタＭ６は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第２のトランジスタＭ２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４は、メインアンプを構成する。
第１のトランジスタＭ１、第６のトランジスタＭ６、第５のトランジスタＭ５、第２のトランジスタＭ２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続される。
より具体的には、第１の基準電位端子Ｖ１は、第１のトランジスタＭ１のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ２のソースに接続される。第１のトランジスタＭ１のドレインと第６のトランジスタＭ６のソースとが接続される。第６のトランジスタＭ６のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
利得制御アンプＡ２０１は、第１のノードＮＤ１に接続される非反転入力端子と、第２のノードＮＤ２に接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
第１のトランジスタＭ１は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
ただし、Ｎは整数である。
図５は、実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、レプリカアンプの出力電圧ＶＧ１との関係を表わす図である。
図６は、実施の形態１のオペアンプ１００から出力される負荷駆動電流Ｉｏｕｔと、電流Ｉｄｓの関係を表わす図である。電流Ｉｄｓは、第３のトランジスタＭ３を流れる電流Ｉ３および第４のトランジスタＭ４を流れる電流Ｉ４である。
次に、図４および図５を参照し、出力段Ａ２００の動作を説明する。
＜バイアス状態＞
まず、オペアンプ１００が負荷を駆動していないバイアス状態について説明する。
バイアス状態は、図５および図６における負荷駆動電流Ｉｏｕｔが「０」の状態に対応する。バイアス状態では、第３のトランジスタＭ３に流れる電流Ｉ４と第４のトランジスタＭ４に流れる電流Ｉ４が互いに等しく、出力端子ＶＯから外部に出力される負荷駆動電流Ｉｏｕｔがゼロとなる。
第１のトランジスタＭ１と第３のトランジスタＭ３は、カレントミラー回路を構成するため、第３のトランジスタＭ３に流れる電流Ｉ３、第４のトランジスタＭ４に流れる電流Ｉ４は、第１のトランジスタＭ１を流れる電流Ｉ１を用いて、以下のように表される。
Ｉｑ＝Ｉ４＝Ｉ３＝Ｎ×Ｉ１ ・・・（９）
ここでＩｑは正の値をとり、バイアス状態における第３のトランジスタＭ３、第４のトランジスタＭ４に流れる静止電流（Quiescent Current）を表すものとする。
このバイアス状態においては、第３のトランジスタＭ３及び第４のトランジスタＭ４は、共にオン状態にバイアスされている。出力端子ＶＯの電圧Ｖｏｕｔは、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは、第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧は、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで出力電圧Ｖｏｕｔが決定される。
このバイアス状態において、第４のトランジスタＭ４のゲート電位ＶＧ１と、出力電圧Ｖｏｕｔの間には、以下の関係が成り立つ。
ＶＧ１＝Ｖｏｕｔ＋ＶＧＳ４ ・・・（１０）
ＶＧＳ４は、第４のトランジスタＭ４のゲート・ソース間電圧である。
第４のトランジスタＭ４のゲート電位ＶＧ１と第５のトランジスタＭ５のソース電位Ｖｓｒの間には、以下の関係が成り立つ。
ＶＧ１＝Ｖｓｒ＋ＶＧＳ５ ・・・（１１）
ＶＧＳ５は、第５のトランジスタＭ５のゲート・ソース間電圧である。
ここで、式（８）及び式（９）より、以下が成り立つ。
ＶＧＳ４＝ＶＧＳ５ ・・・（１２）
式（１０）、（１１）、（１２）より、以下が成り立つ。
Ｖｏｕｔ＝Ｖｓｒ ・・・（１３）
利得制御アンプＡ２０１は、第１のトランジスタＭ１が飽和領域で動作できるように第６のトランジスタＭ６のゲート電位を制御する。
以上の動作によって、第１のトランジスタＭ１〜第６のトランジスタＭ６は、すべて飽和領域で動作する。
＜負荷駆動状態＞
次に、オペアンプ１００が負荷を駆動している負荷駆動状態について説明する。
負荷駆動状態では、出力端子ＶＯから負荷に対し負荷駆動電流Ｉｏｕｔが供給される。負荷駆動電流Ｉｏｕｔは、その向きに応じて第３のトランジスタＭ３、または第４のトランジスタＭ４のいずれかから供給される。出力端子ＶＯから負荷駆動電流Ｉｏｕｔが負荷へ流れ出す方向を正とする。第３のトランジスタＭ３、第４のトランジスタＭ４に流れる電流Ｉ３、Ｉ４は、負荷駆動電流Ｉｏｕｔに応じて、以下のようになる。
Ｉ３＝Ｉｑ （Ｉｏｕｔ≧−Ｉｑ） ・・・（１４−１）
Ｉ３＝｜Ｉｏｕｔ｜ （Ｉｏｕｔ＜−Ｉｑ） ・・・（１４−２）
Ｉ４＝Ｉｑ＋Ｉｏｕｔ （Ｉｏｕｔ≧０） ・・・（１４−３）
Ｉ４＝Ｉｑ （Ｉｏｕｔ＜０） ・・・（１４−４）
式（１４−１）〜（１４−４）に示すように、第３のトランジスタＭ３および第４のトランジスタＭ４は、ともに電流値は常に非ゼロの値をとる。すなわち第３のトランジスタＭ３および第４のトランジスタＭ４は常にオンしている状態を保っている。
このため、オペアンプ１００において、出力端子ＶＯの電圧Ｖｏｕｔは、バイアス状態と同様に、主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧は、さらに第４のトランジスタＭ４のゲートからソースに伝達されることで出力電圧Ｖｏｕｔが決定される。
負荷駆動状態における出力段Ａ２００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶは、以下の式で表される。
ＡＶ≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２） ・・・（１５）
ただし、ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。//は、並列接続された２個のインピーダンスの合成インピーダンスを表わす。
出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
Ｚｏｕｔ≒１／ｇＭ４ ・・・（１６）
ただし、ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定する。
次に、特にＩｏｕｔ≦−Ｉｑにおいても、第４のトランジスタＭ４が、常にオン状態を保持するメカニズムについてさらに説明する。
Ｉｏｕｔ≦−Ｉｑの状態において、Ｉｏｕｔが以下の式で表されるとする。
Ｉｏｕｔ＝−（Ｉｑ＋ΔＩｑ） ・・・（１７）
式（９）、（１４−２）により、第１のトランジスタＭ１の電流Ｉ１及び第３のトランジスタＭ３の電流Ｉ３は、以下で表される。
Ｉ１＝Ｉｑ／Ｎ ・・・（１８）
Ｉ３＝｜Ｉｏｕｔ｜＝Ｉｑ＋ΔＩｑ ・・・（１９）
式（１８）および（１９）より、電流Ｉ１と電流Ｉ３との間には、以下の関係が成り立つ。
Ｉ３／Ｉ１＝（Ｉｑ＋ΔＩｑ）／（Ｉｑ／Ｎ）＞Ｎ ・・・（２０）
この時、仮に第１のトランジスタＭ１及び第２のトランジスタＭ２がともに飽和領域で動作した場合のそれぞれに流れる電流Ｉ１及びＩ２の関係は、以下となる。
Ｉ１＞Ｉ２ ・・・（２１）
このため、第１のトランジスタＭ１のドレイン電位が低下し、以下が成り立つ。
ＶＤＳ１＜ＶＧＳ１−Ｖｔｈ ・・・（２２ａ）
ＶＤＳ１は、第１のトランジスタＭ１のドレイン・ソース間電圧である。ＶＧＳ１は、第１のトランジスタＭ１のゲート・ソース間電圧である。Ｖｔｈは、第１のトランジスタＭ１の閾値電圧である。
したがって、第１のトランジスタＭ１は、非飽和領域で動作するとともに、第４のトランジスタＭ４はオフとなる。一方、以下の関係が成り立つように、出力電圧Ｖｏｕｔが設定されたとする。
ＶＤＳ３＞ＶＧＳ３−Ｖｔｈ＝ＶＧＳ１−Ｖｔｈ１ ・・・（２２ｂ）
ここで、ＶＤＳ３は、第３のトランジスタＭ３のドレイン・ソース間電圧である。ＶＧＳ３は、第３のトランジスタＭ３のゲート・ソース間電圧である。Ｖｔｈは、第３のトランジスタＭ３の閾値電圧である。
この場合には、第３のトランジスタＭ３は飽和領域で動作するととともに、第５のトランジスタＭ５のソース電位Ｖｓｒと出力電圧Ｖｏｕｔとの関係が、以下となる。
Ｖｓｒ＜Ｖｏｕｔ ・・・（２２）
出力電圧Ｖｏｕｔはオペアンプ１００を含む負帰還回路の動作により、第１のトランジスタＭ１および第２のトランジスタＭ２の動作状態に無関係に決定される。
利得制御アンプＡ２０１の非反転入力端子に入力される電圧Ｖｓｒと反転入力端子に入力される電圧Ｖｏｕｔに差が生じると、利得制御アンプＡ２０１は、第１のトランジスタＭ１が非飽和領域で動作し、かつＶｓｒがＶｏｕｔと等しくなるように第６のトランジスタＭ６のゲート電圧を降下させる。その結果、第５のトランジスタＭ５の電流Ｉ５及び第４のトランジスタＭ４の電流Ｉ４の関係が以下となる。
Ｉ４＝Ｎ×Ｉ５ ・・・（２３）
したがって、第４のトランジスタＭ４がオン状態を保つことが可能となる。
実施の形態１のオペアンプ１００の出力端子ＶＯの電圧Ｖｏｕｔは、常に主として出力インピーダンスの低いソース・フォロワの構成を有する第４のトランジスタＭ４により決定される。つまり、差動入力段Ａ１００から出力された制御電圧ＶＧは第１のトランジスタＭ１のゲートからドレインに伝達される。伝達された電圧が、さらに第４のトランジスタＭ４のゲートからソースに伝達されることによって、出力電圧Ｖｏｕｔが決定されるとともに、第５のトランジスタＭ５のソース電位Ｖｓｒは、出力電圧Ｖｏｕｔと等しくなる。すなわち、出力段Ａ２００の入力端子ＶＩから、第５のトランジスタＭ５のソース端子、第５のトランジスタＭ５のゲート端子、第４のトランジスタＭ４のソース端子に至る電圧利得は、すべて等しく、以下の関係が成り立つ。
ｖｓｒ／ｖｇ＝ｖｇ１／ｖｇ＝ｖｏｕｔ／ｖｇ・・・ （２４）
ここで、ｖｓｒ、ｖｇ１、ｖｏｕｔ、ｖｇは、ＶＳＲ、ＶＧ１、Ｖｏｕｔ、ＶＧの小信号電圧信号である。
また、この状態における出力段Ａ２００の入力端子ＶＩから出力端子ＶＯに至る電圧利得ＡＶは、以下の式で表される。
ＡＶ≒ｇＭ１×（ｒｄｓ１//ｒｄｓ２） ・・・（２５）
ｇＭ１は第１のトランジスタＭ１の相互コンダクタンスである。ｒｄｓ１は第１のトランジスタＭ１のドレインインピーダンスである。ｒｄｓ２は第２のトランジスタＭ２のドレインインピーダンスである。
出力端子ＶＯのインピーダンスＺｏｕｔは、以下の式で表される。
Ｚｏｕｔ≒１／ｇＭ４ ・・・（２６）
ｇＭ４は第４のトランジスタＭ４の相互コンダクタンスである。説明を簡単にするため、第４のトランジスタＭ４によるソース・フォロワの電圧利得は１と仮定する。
上記の考察により、図４に示す出力段Ａ２００（ＡＢ級アンプ）は、負荷駆動電流Ｉｏｕｔの値によらず第４のトランジスタＭ４がオン状態に保たれることよって、負荷駆動状態によらずに電圧利得ＡＶ及び出力インピーダンスＺｏｕｔの変動を抑制することができる。
以上のように、本実施の形態によれば、レプリカアンプとメインアンプとを有するＡＢ級アンプにおいて、負荷駆動状態においても、第１〜第６のトランジスタをオン状態に維持することによって、負荷駆動電流の値に応じて、電圧利得および出力インピーダンスが変化するのを防止できる。
実施の形態１の変形例．
実施の形態１において、第１のトランジスタＭ１及び第３のトランジスタＭ３〜第６のトランジスタＭ６がＮ型ＭＯＳＦＥＴ、第２のトランジスタがＰ型ＭＯＳＦＥＴとし、さらに基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位より低いものとして説明したが、これに限定されるものではない。
図７は、実施の形態１の変形例のオペアンプ２００の構成を表わす図である。
図７に示すように、ＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）を入れ替えるとともに、基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位よりも高い。
このオペアンプ２００は、差動入力段Ａ１００と、出力段Ａ３００とを備える。
差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
出力段Ａ３００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
出力段Ａ３００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１〜第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態２では、基準電位端子Ｖ１を第２の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第１の基準電位端子Ｖ２とする。第２の基準電位端子Ｖ１の電位が第１の基準電位端子Ｖ２の電位よりも高い。
入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
第１のトランジスタＭ１及び第３のトランジスタＭ３〜第６のトランジスタＭ６は、Ｐ型ＭＯＳＦＥＴである。第２のトランジスタＭ２は、Ｎ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４は、メインアンプを構成する。第１のトランジスタＭ１と第６のトランジスタＭ６とは、出力段Ａ３００の利得制御部を構成する。
第２のトランジスタＭ２、第５のトランジスタＭ５、第６のトランジスタＭ６、第１のトランジスタＭ１は、第２の基準電位端子Ｖ１と第１の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ２は、第１のトランジスタＭ１のソースに接続される。第２の基準電位端子Ｖ１は、第２のトランジスタＭ２のソースに接続される。第１のトランジスタＭ１のドレインと第６のトランジスタＭ６のソースとが接続される。第６のトランジスタＭ６のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ２と第１の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ２は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ１は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
利得制御アンプＡ２０１は、第５のトランジスタＭ５のソースに接続される非反転入力端子と、第４のトランジスタＭ４のソースに接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
第１のトランジスタＭ１は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
第１のトランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
ただし、Ｎは整数である。
オペアンプ２００の動作は、実施の形態１のオペアンプ１００の動作と同様なので、説明を繰り返さない。
以上のように、実施の形態１におけるＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）、および基準電位端子Ｖ１の電位と基準電位端子Ｖ２の電位の大小関係を逆にした場合でも、実施の形態１と同様の効果が得られる。
実施の形態２．
図８は、実施の形態２のオペアンプ３００の構成を表わす図である。
オペアンプ３００は、差動入力段Ａ１００と、出力段Ａ４００とを備える。
実施の形態２の出力段Ａ４００は、実施の形態１の出力段Ａ２００において第１のトランジスタＭ１と第６のトランジスタＭ６とが入れ替えられている。
差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
出力段Ａ４００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
出力段Ａ４００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１〜第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。実施の形態２では、基準電位端子Ｖ１を第１の基準電位端子Ｖ１とし、基準電位端子Ｖ２を第２の基準電位端子Ｖ２とする。第１の基準電位端子Ｖ１の電位が第２の基準電位端子Ｖ２の電位よりも低い。
入力端子ＶＩは、差動入力段Ａ１００から出力される制御電圧ＶＧを受ける。
第１のトランジスタＭ１及び第３のトランジスタＭ３〜第６のトランジスタＭ６は、Ｎ型ＭＯＳＦＥＴである。第２のトランジスタＭ２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、および第６のトランジスタＭ６は、レプリカアンプを構成する。第３のトランジスタＭ３、および第４のトランジスタＭ４とは、メインアンプを構成する。
第６のトランジスタＭ６、第１のトランジスタＭ１、第５のトランジスタＭ５、第２のトランジスタＭ２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ１は、第６のトランジスタＭ６のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ２のソースに接続される。第６のトランジスタＭ６のドレインと第１のトランジスタＭ１のソースとが接続される。第１のトランジスタＭ１のドレインと第５のトランジスタＭ５のソースとが第１のノードＮＤ１で接続される。第５のトランジスタＭ５のドレインと第２のトランジスタＭ２のドレインとが接続される。
第３のトランジスタＭ３および第４のトランジスタＭ４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ４のドレインに接続される。第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のソースとが第２のノードＮＤ２に接続される。第２のノードＮＤ２は、出力端子ＶＯに接続される。
第１のトランジスタＭ１のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第２のトランジスタＭ２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３のゲートは、入力端子ＶＩに接続され、制御電圧ＶＧを受ける。第４のトランジスタＭ４のゲートは、第５のトランジスタＭ５のゲートおよび第５のトランジスタＭ５のドレインと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第５のトランジスタＭ５のゲートは、第５のトランジスタＭ５のドレインおよび第４のトランジスタＭ４のゲートと接続され、レプリカアンプの出力電圧ＶＧ１を受ける。第６のトランジスタＭ６のゲートは、利得制御アンプＡ２０１の電圧出力端子と接続される。
利得制御アンプＡ２０１は、第１のノードＮＤ１に接続される非反転入力端子と、第２のノードＮＤ２に接続される反転入力端子と、第６のトランジスタＭ６のゲートに接続される電圧出力端子とを備える。
第６のトランジスタＭ６は、第３のトランジスタＭ３のレプリカである。第５のトランジスタＭ５は、第４のトランジスタＭ４のレプリカである。
第６のトランジスタＭ６のゲート長をＬ６、ゲート幅をＷ６とする。第３のトランジスタＭ３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
（Ｗ３／Ｌ３）／（Ｗ６／Ｌ６）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８Ａ）
ただし、Ｎは整数である。
利得制御アンプＡ２０１の非反転入力端子に入力される電圧Ｖｓｒと反転入力端子に入力される電圧Ｖｏｕｔに差が生じると、利得制御アンプＡ２０１は、第１のトランジスタＭ１が非飽和領域で動作し、かつＶｓｒがＶｏｕｔと等しくなるように第６のトランジスタＭ６のゲート電圧を降下させる。その結果、第５のトランジスタＭ５及び第４のトランジスタＭ４の電流Ｉ５及びＩ４の関係が、以下となる。
Ｉ４＝Ｎ×Ｉ５ ・・・（２３）
この結果、第４のトランジスタがオン状態を保つことが可能となる。
第６のトランジスタＭ６は、利得制御アンプＡ２０１により非飽和状態となるよう制御されて可変抵抗として動作する。
利得制御アンプＡ２０１は、Ｉｏｕｔ≦−Ｉｑの状態になると利得を下げる。利得制御アンプＡ２０１と第６のトランジスタＭ６とによって、第１のトランジスタＭ１のドレイン電圧が下げられて、第１のトランジスタＭ１が非飽和領域で動作する。これによって、第１のトランジスタＭ１は、第２のトランジスタＭ２から供給される電流の大きさ以上の大きさの電流を流さないようになるため、電圧ＶＧ１は、第４のトランジスタＭ４がオン状態を保てる電圧に保持される。
これによって、第４のトランジスタＭ４がオン状態を維持し、負荷駆動状態によらずに電圧利得ＡＶ及び出力インピーダンスＺｏｕｔの変動を抑制することが可能となる。
以上のように、実施の形態１における第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間の第１のトランジスタと第６のトランジスタの位置を逆にした場合でも、実施の形態１と同様の効果が得られる。
実施の形態２の変形例．
図９は、実施の形態２の変形例のオペアンプ４００の構成を表わす図である。
このオペアンプ４００は、差動入力段Ａ１００と、出力段Ａ５００とを備える。
出力段Ａ５００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
出力段Ａ５００は、入力端子ＶＩと、出力端子ＶＯと、基準電位端子Ｖ１と、基準電位端子Ｖ２と、第１のトランジスタＭ１〜第６のトランジスタＭ６と、利得制御アンプＡ２０１とを備える。
実施の形態２では、第１のトランジスタＭ１及び第３のトランジスタＭ３〜第６のトランジスタＭ６をＮ型ＭＯＳＦＥＴ、第２のトランジスタをＰ型ＭＯＳＦＥＴとし、さらに基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位より低いものとした。
これに対して、本変形例では、図９に示すように、ＭＯＳＦＥＴの極性（Ｎ型、Ｐ型）を入れ替えるとともに、基準電位端子Ｖ１の電位が基準電位端子Ｖ２の電位よりも高い。本変形例でも、実施の形態２と同様の効果が得られる。
実施の形態３．
図１０は、実施の形態３のオペアンプ５００の構成の概略図である。
オペアンプ５００は、差動入力段Ａ１００と、出力段Ａ６００とを備える。
差動入力段Ａ１００は、実施の形態１と同様に、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、制御電圧ＶＧを出力する。
出力段Ａ６００は、制御電圧ＶＧを受ける入力端子ＶＩを有する。出力段Ａ６００は、制御電圧ＶＧを増幅して、出力端子ＶＯに出力電圧Ｖｏｕｔを出力する。
出力段Ａ６００に実施の形態１または実施の形態２のＡＢ級アンプを用いることにより負荷駆動電流Ｉｏｕｔの値によるオペアンプの伝達関数、つまり利得および位相特性の変動を抑制することができ、オペアンプを用いて負帰還回路を構成したときにも良好な安定性を確保することが可能となる。
図１１は、実施の形態３のオペアンプ５００の回路図である。
差動入力段Ａ１００は、トランジスタＭ１０５と、トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４とを備える。トランジスタＭ１０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４は、Ｎ型ＭＯＳＦＥＴである。
トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ１０１は、ノードＮ１と接続されるソースと、トランジスタＭ１０３のドレインと接続されるドレインと、反転入力端子ＶＩＭと接続されるゲートとを備える。
トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、非反転入力端子ＶＩＰと接続されるゲートとを備える。
トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１０１のドレインと接続されるドレインと、トランジスタＭ１０４のゲートおよびトランジスタＭ１０３のドレインと接続されるゲートとを備える。
トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、トランジスタＭ１０３のゲートおよびトランジスタＭ１０３のドレインと接続されるゲートとを備える。
ノードＮ２から制御電圧ＶＧが出力される。
出力段Ａ６００の利得制御アンプＡ２０１以外の構成は、容量素子Ｃｃ１を備える点を除いて、図４の出力段Ａ２００と同様である。容量素子Ｃｃ１は、第５のトランジスタＭ５のソースと入力端子ＶＩとの間に接続される。容量素子Ｃｃ１は、位相補償のために設けられる。
利得制御アンプＡ２０１は、トランジスタＭ１５と、トランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４とを備える。トランジスタＭ１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４は、Ｎ型ＭＯＳＦＥＴである。
トランジスタＭ１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ３と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ１１は、ノードＮ３と接続されるソースと、トランジスタＭ１３のドレインと接続されるドレインと、電圧Ｖｓｒを受けるゲートとを備える。
トランジスタＭ１２は、ノードＮ３と接続されるソースと、第６のトランジスタＭ６のゲートと接続されるドレインと、出力端子ＶＯと接続されるゲートとを備える。
トランジスタＭ１３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１１のドレインと接続されるドレインと、トランジスタＭ１４のゲートおよびトランジスタＭ１３のドレインと接続されるゲートとを備える。
トランジスタＭ１４は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ１２のドレインと接続されるドレインと、トランジスタＭ１３のゲートと接続されるゲートとを備える。
実施の形態４．
図１２は、実施の形態４のオペアンプ６００の構成の概略図である。
オペアンプ６００は、差動入力段Ａ１０１と、出力段Ａ６００と、出力段Ａ３００と、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００とを備える。
差動入力段Ａ１０１は、非反転入力端子ＶＩＰに入力される第１の電位と反転入力端子ＶＩＭに入力される第２の電位の差を反転増幅して、非反転中間電圧ＶＧＰおよび反転中間電圧ＶＧＭを出力する。
出力段Ａ６００は、非反転中間電圧ＶＧＰを受ける入力端子ＶＩ１を有する。出力段Ａ６００は、非反転中間電圧ＶＧＰを反転増幅して、反転出力端子ＶＯＭから反転出力電圧Ｖｏｕｔ１を出力する。
出力段Ａ３００は、反転中間電圧ＶＧＭを受ける入力端子ＶＩ２を有する。出力段Ａ３００は、反転中間電圧ＶＧＭを増幅して、非反転出力端子ＶＯＰから非反転出力電圧Ｖｏｕｔ２を出力する。
コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００は、非反転出力電圧Ｖｏｕｔ２および反転出力電圧Ｖｏｕｔ１を受けて、非反転出力電圧Ｖｏｕｔ２と反転出力電圧Ｖｏｕｔ１の中間電圧が基準電圧と一致するように、差動入力段Ａ１０１を制御するためのコモンモードフィードバック電圧ＶＣＭＦＢを生成して、差動入力段Ａ１０１へ送る。
図１３は、実施の形態４のオペアンプ６００の回路図である。
図１３において、出力段Ａ６００の構成は、入力端子がＶＩからＶＩ１に変更され、出力端子がＶＯから非反転出力端子ＶＯＰに変更され、電圧ＶｓｒがＶｓｒ１に変更された点を除いて、図１１の出力段Ａ６００の構成と同様である。
出力段Ａ３００は、出力段Ａ６００と同様の構成を有し、同様に動作する。
出力段Ａ３００は、出力インピーダンスを抑えることができるソース・フォロワ型ＡＢ級アンプである。
出力段Ａ３００は、入力端子ＶＩ２と、反転出力端子ＶＯＭと、第１のトランジスタＭ３０１と、第２のトランジスタＭ３０２と、第３のトランジスタＭ３０３と、第４のトランジスタＭ３０４と、第５のトランジスタＭ３０５と、第６のトランジスタＭ３０６と、容量素子Ｃｃ２と、利得制御アンプＡ３０１とを備える。
入力端子ＶＩ２は、差動入力段Ａ１０１から出力される反転中間電圧ＶＧＭを受ける。
第１のトランジスタＭ１及び第３のトランジスタＭ３０３〜第６のトランジスタＭ３０６は、Ｎ型ＭＯＳＦＥＴである。第２のトランジスタＭ３０２は、Ｐ型ＭＯＳＦＥＴである。第１のトランジスタＭ３０１、第２のトランジスタＭ３０２、第５のトランジスタＭ３０５、および第６のトランジスタＭ３０６は、レプリカアンプを構成する。第３のトランジスタＭ３０３、および第４のトランジスタＭ３０４とは、メインアンプを構成する。第１のトランジスタＭ３０１と第６のトランジスタＭ３０６とは、出力段Ａ３００の利得制御部Ｇ３０１を構成する。
第１のトランジスタＭ３０１、第６のトランジスタＭ３０６、第５のトランジスタＭ５、第２のトランジスタＭ３０２は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ１は、第１のトランジスタＭ３０１のソースに接続される。第２の基準電位端子Ｖ２は、第２のトランジスタＭ３０２のソースに接続される。第１のトランジスタＭ３０１のドレインと第６のトランジスタＭ３０６のソースとが接続される。第６のトランジスタＭ３０６のドレインと第５のトランジスタＭ３０５のソースとが第３のノードＮＤ３で接続される。第５のトランジスタＭ３０５のドレインと第２のトランジスタＭ３０２のドレインとが接続される。
第３のトランジスタＭ３０３および第４のトランジスタＭ３０４は、第１の基準電位端子Ｖ１と第２の基準電位端子Ｖ２との間に直列に接続されている。
より具体的には、第１の基準電位端子Ｖ１は、第３のトランジスタＭ３０３のソースに接続される。第２の基準電位端子Ｖ２は、第４のトランジスタＭ３０４のドレインに接続される。第３のトランジスタＭ３０３のドレインと、第４のトランジスタＭ３０４のソースは、第４のノードＮＤ４に接続される。第４のノードＮＤ４は、反転出力端子ＶＯＭに接続される。
第１のトランジスタＭ３０１のゲートは、入力端子ＶＩ２に接続され、非反転中間電圧ＶＧＰを受ける。第２のトランジスタＭ３０２のゲートは、バイアス電圧ＶＢ１を受ける。第３のトランジスタＭ３０３のゲートは、入力端子ＶＩ２に接続され、非反転中間電圧ＶＧＰを受ける。第４のトランジスタＭ３０４のゲートは、第５のトランジスタＭ３０５のゲートおよび第５のトランジスタＭ３０５のドレインと接続され、レプリカアンプの出力電圧ＶＧ２を受ける。第５のトランジスタＭ３０５のゲートは、第５のトランジスタＭ３０５のドレインおよび第４のトランジスタＭ３０４のゲートと接続され、レプリカアンプの出力電圧ＶＧ２を受ける。第６のトランジスタＭ３０６のゲートは、利得制御アンプＡ３０１の電圧出力端子と接続される。
第１のトランジスタＭ３０１のゲート長をＬ１、ゲート幅をＷ１とする。第３のトランジスタＭ３０３のゲート長をＬ３、ゲート幅をＷ３とする。第４のトランジスタＭ３０４のゲート長をＬ４、ゲート幅をＷ４とする。第５のトランジスタＭ３０５のゲート長をＬ５、ゲート幅をＷ５とする。以下の関係が成立する。
（Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（８）
ただし、Ｎは整数である。
利得制御アンプＡ３０１は、トランジスタＭ３１５と、トランジスタＭ３１１、Ｍ３１２、Ｍ３１３、Ｍ３１４とを備える。トランジスタＭ３１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ３１１、Ｍ３１２、Ｍ３１３、Ｍ３１４は、Ｎ型ＭＯＳＦＥＴである。
トランジスタＭ３１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１３と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ３１１は、ノードＮ１３と接続されるソースと、トランジスタＭ３１３のドレインと接続されるドレインと、電圧Ｖｓｒ２を受けるゲートとを備える。
トランジスタＭ３１２は、ノードＮ１３と接続されるソースと、第６のトランジスタＭ３０６のゲートと接続されるドレインと、反転出力端子ＶＯＭと接続されるゲートとを備える。
トランジスタＭ３１３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ３１１のドレインと接続されるドレインと、トランジスタＭ３１４のゲートおよびトランジスタＭ３１３のドレインと接続されるゲートとを備える。
トランジスタＭ３１４は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ３１２のドレインと接続されるドレインと、トランジスタＭ３１３のゲートと接続されるゲートとを備える。
差動入力段Ａ１０１は、トランジスタＭ１０５と、トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４とを備える。トランジスタＭ１０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４は、Ｎ型ＭＯＳＦＥＴである。
トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ１０１は、ノードＮ１と接続されるソースと、ノードＮ４と接続されるドレインと、反転入力端子ＶＩＭと接続されるゲートとを備える。
トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、非反転入力端子ＶＩＰと接続されるゲートとを備える。
トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ４と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ４から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ３００の入力端子ＶＩ２に供給される。
トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ２から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ２００の入力端子ＶＩ１に供給される。
コモンモードフィードバックアンプＣ４００は、トランジスタＭ４０５と、トランジスタＭ４０１、Ｍ４０２、Ｍ４０３、Ｍ４０４と、抵抗素子Ｒ４０１、４０２とを備える。トランジスタＭ４０５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ４０１、Ｍ４０２、Ｍ４０３、Ｍ４０４は、Ｎ型ＭＯＳＦＥＴである。
抵抗素子Ｒ４０１の一端は、非反転出力端子ＶＯＰと接続され、非反転出力電圧Ｖｏｕｔ２を受ける。抵抗素子Ｒ４０２の一端は、反転出力端子ＶＯＭと接続され、反転出力電圧Ｖｏｕｔ１を受ける、抵抗素子Ｒ４０１の他端および抵抗素子Ｒ４０２の他端は、トランジスタＭ４０２のゲートに接続される。抵抗素子Ｒ４０１と抵抗素子Ｒ４０２によって、非反転出力電圧Ｖｏｕｔ２と反転出力電圧Ｖｏｕｔ１の中間電圧ＶＭ｛＝（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２｝がトランジスタＭ４０２のゲートに供給される。
トランジスタＭ４０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ５と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ４０１は、ノードＮ５と接続されるソースと、トランジスタＭ４０３のドレインと接続されるドレインと、基準電圧ＶＣＭを受けるゲートとを備える。
トランジスタＭ４０２は、ノードＮ５と接続されるソースと、ノードＮ６と接続されるドレインと、中間電圧ＶＭを受けるゲートとを備える。
トランジスタＭ４０３は、第１の基準電位端子Ｖ１と接続されるソースと、トランジスタＭ４０１のドレインと接続されるドレインと、トランジスタＭ４０３のドレインと接続されるゲートとを備える。
トランジスタＭ４０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ６と接続されるドレインと、トランジスタＭ４０４のドレインと接続されるゲートとを備える。
ノードＮ６からコモンモードフィードバック電圧ＶＣＭＦＢが出力されて、差動入力段Ａ１０１へ送られる。
たとえば、中間電圧ＶＭが基準電圧ＶＣＭよりも高い場合、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００は、コモンモードフィードバック電圧ＶＣＭＦＢの大きさを低下させる。これによって、トランジスタＭ３およびトランジスタＭ３０３のゲート電圧を増加させて、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が低下するように動作する。
以上のように、本実施の形態によれば、実施の形態１、実施の形態１の変形例、実施の形態２、実施の形態２の変形例で説明したＡＢ級アンプを用いて全差動オペアンプを実現できる。
実施の形態５．
図１４は、実施の形態５のオペアンプ７００の構成の概略図である。
オペアンプ７００は、差動入力段Ａ１０２と、出力段Ａ６００と、出力段Ａ３００と、コモンモードフィードバックアンプ（ＣＭＦＢ）Ｃ４００とを備える。
出力段Ａ６００、出力段Ａ３００、およびコモンモードフィードバックアンプＣ４００は、実施の形態４で説明したものと同様である。
差動入力段Ａ１０２は、各々が差動入力電圧を受ける２つの差動対を有する２重差動型差動出力増幅器である。具体的には、差動入力段Ａ１０２は、第１の非反転入力端子ＶＩＰＰに入力される第１の電位と、第１の反転入力端子ＶＩＰＭに入力される第２の電位との差を増幅する。差動入力段Ａ１０２は、第２の非反転入力端子ＶＩＭＰに入力される第３の電位と、第２の反転入力端子ＶＩＭＭに入力される第４の電位との差を増幅する。差動入力段Ａ１０２は、増幅された２つの電圧の差を加算して、反転中間電圧ＶＧＭ、非反転中間電圧ＶＧＰを出力する。
図１５は、実施の形態５のオペアンプ７００の回路図である。
図１５において、出力段Ａ６００、Ａ３００の構成は、図１３の出力段Ａ６００、Ａ３００の構成と同様である。また、コモンモードフィードバックアンプＣ４００の構成は、図１３のコモンモードフィードバックアンプＣ４００の構成と同様である。
差動入力段Ａ１０２は、第１の差動対８０と、第２の差動対９０と、トランジスタＭ１０５、Ｍ１１５、Ｍ１０３、Ｍ１０４とを備える。第１の差動対８０は、トランジスタＭ１０１とトランジスタＭ１０２とを備える。第２の差動対９０は、トランジスタＭ１１１とトランジスタＭ１１２とを備える。
トランジスタＭ１０５、Ｍ１１５は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１１１、Ｍ１１２は、Ｎ型ＭＯＳＦＥＴである。
トランジスタＭ１０５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ１と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ１１５は、第２の基準電位端子Ｖ２と接続されるソースと、ノードＮ７と接続されるドレインと、バイアス電圧ＶＢ１を受けるゲートとを備える。
トランジスタＭ１０１は、ノードＮ１と接続されるソースと、ノードＮ４と接続されるドレインと、第１の反転入力端子ＶＩＰＭと接続されるゲートとを備える。
トランジスタＭ１０２は、ノードＮ１と接続されるソースと、ノードＮ２と接続されるドレインと、第１の非反転入力端子ＶＩＰＰを受けるゲートとを備える。
トランジスタＭ１１１は、ノードＮ７と接続されるソースと、ノードＮ４と接続されるドレインと、第２の反転入力端子ＶＩＭＭと接続されるゲートとを備える。
トランジスタＭ１１２は、ノードＮ７と接続されるソースと、ノードＮ２と接続されるドレインと、第２の非反転入力端子ＶＩＭＰと接続されるゲートとを備える。
トランジスタＭ１０１とＭ１０２で構成される第１の差動対８０の出力電流と、トランジスタＭ１１１とＭ１１２で構成される第２の差動対９０の出力電流とが、能動負荷であるトランジスタＭ１０３とトランジスタＭ１０４において加算される。
トランジスタＭ１０３は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ４と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ４から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ３００に供給される。
トランジスタＭ１０４は、第１の基準電位端子Ｖ１と接続されるソースと、ノードＮ２と接続されるドレインと、コモンモードフィードバック電圧ＶＣＭＦＢを受けるゲートとを備える。ノードＮ２から反転中間電圧ＶＧＭが出力される。反転中間電圧ＶＧＭは、出力段Ａ６００に供給される。
以上のように、本実施の形態によれば、実施の形態１、実施の形態１の変形例、実施の形態２、実施の形態２の変形例で説明したＡＢ級アンプを用いて多入力全差動オペアンプを実現できる。
なお、出力段Ａ６００及びＡ３００に、実施の形態１のＡＢ級アンプを構成する出力段を備える構成としたが、実施の形態１の変形例、実施の形態２、または実施の形態２の変形例によるＡＢ級アンプを構成する出力段を備える構成としてもよい。
また、実施の形態１〜５では、トランジスタはすべてＭＯＳＦＥＴで構成されるものとして説明したが、これに限定されるものではない。実施の形態１〜５のトランジスタの一部またはすべてをバイポーラトランジスタを用いて構成できることは言うまでもない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００，２００，３００，４００，５００，６００，７００，９００ オペアンプ、ＶＩＰ，ＶＩＭ，ＶＩＰＰ，ＶＩＰＭ，ＶＩＭＰ，ＶＩＭＭ 差動入力端子、ＶＩ，ＶＩ１，ＶＩ２ 入力端子、ＶＯ，ＶＯＰ，ＶＯＭ 出力端子、Ａ１００，Ａ１０１，Ａ１０２ 差動入力段、Ａ２００，Ａ３００，Ａ４００，Ａ５００，Ａ６００，Ａ１６００ 出力段（ＡＢ級アンプ）、Ａ２０１，Ａ３０１ 利得制御アンプ、Ｃ４００ コモンモードフィードバックアンプ、Ｇ２０１，Ｇ３０１ ＡＢ級アンプの利得制御部、Ｒ４０１，Ｒ４０２ 抵抗素子、Ｃｃ，Ｃｃ１，Ｃｃ２ 容量素子、Ｍ１〜Ｍ６，Ｍ１１〜Ｍ１５，Ｍ１０１〜Ｍ１０５，Ｍ１１１〜Ｍ１１５，Ｍ３０１〜Ｍ３０６，Ｍ３１１〜Ｍ３１５，Ｍ４０１〜Ｍ４０５ トランジスタ。

Claims (10)

  1. 入力端子と、
    出力端子と、
    第１の基準電位端子と、
    第２の基準電位端子と、
    第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタと、
    反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備え、
    前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタおよび前記第６のトランジスタは第１導電型トランジスタであり、前記第２のトランジスタが第２導電型トランジスタであり、
    前記第１のトランジスタの第２の主電極と前記第６のトランジスタの第１の主電極とが接続され、前記第６のトランジスタの第２の主電極と前記第５のトランジスタの第１の主電極とが第１のノードで接続され、前記第５のトランジスタの第２の主電極と前記第２のトランジスタの第２の主電極とが接続され、前記第５のトランジスタの制御電極と前記第５のトランジスタの第２の主電極とが接続され、
    前記第３のトランジスタの第２の主電極と前記第４のトランジスタの第１の主電極とが第２のノードで接続され、前記第２のノードが前記出力端子に接続され、
    前記第４のトランジスタの制御電極と、前記第５のトランジスタの制御電極とが接続され、
    前記第１の基準電位端子は、前記第２のトランジスタの第１の主電極および前記第４のトランジスタの第２の主電極に接続され、
    前記第２の基準電位端子は、前記第１のトランジスタの第１の主電極および前記第３のトランジスタの第１の主電極に接続され、
    前記入力端子は、前記第１のトランジスタの制御電極および前記第３のトランジスタの制御電極に接続され、
    前記利得制御アンプの前記非反転入力端子が、前記第１のノードに接続され、前記利得制御アンプの前記反転入力端子が、前記第２のノードに接続され、前記利得制御アンプの前記電圧出力端子が、前記第６のトランジスタの制御電極に接続され、
    前記利得制御アンプは、前記第１のノードの電圧と前記第２のノードの電圧とが等しくなるように、前記第６のトランジスタの制御電極へ供給する電圧を制御する、ＡＢ級アンプ。
  2. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタは、ＭＯＳトランジスタであり、
    前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのゲート長をそれぞれ、Ｌ１、Ｌ３、Ｌ４、Ｌ５とし、前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのゲート幅をそれぞれ、Ｗ１、Ｗ３、Ｗ４、Ｗ５としたときに、以下の関係が成立する、
    （Ｗ３／Ｌ３）／（Ｗ１／Ｌ１）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（Ａ１）
    ただし、Ｎは整数である、請求項１に記載のＡＢ級アンプ。
  3. 入力端子と、
    出力端子と、
    第１の基準電位端子と、
    第２の基準電位端子と、
    第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第６のトランジスタと、
    反転入力端子、非反転入力端子、および電圧出力端子を有する利得制御アンプとを備え、
    前記第１のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタおよび前記第６のトランジスタは第１導電型トランジスタであり、前記第２のトランジスタが第２導電型トランジスタであり、
    前記第６のトランジスタの第２の主電極と前記第１のトランジスタの第１の主電極とが接続され、前記第１のトランジスタの第２の主電極と前記第５のトランジスタの第１の主電極とが第１のノードで接続され、前記第５のトランジスタの第２の主電極と前記第２のトランジスタの第２の主電極とが接続され、前記第５のトランジスタの制御電極と前記第５のトランジスタの第２の主電極とが接続され、
    前記第３のトランジスタの第２の主電極と前記第４のトランジスタの第１の主電極とが第２のノードで接続され、前記第２のノードが前記出力端子に接続され、
    前記第４のトランジスタの制御電極と、前記第５のトランジスタの制御電極とが接続され、
    前記第１の基準電位端子は、前記第２のトランジスタの第１の主電極および前記第４のトランジスタの第２の主電極に接続され、
    前記第２の基準電位端子は、前記第６のトランジスタの第１の主電極および前記第３のトランジスタの第１の主電極に接続され、
    前記入力端子は、前記第１のトランジスタの制御電極および前記第３のトランジスタの制御電極に接続され、
    前記利得制御アンプの前記非反転入力端子が、前記第１のノードに接続され、前記利得制御アンプの前記反転入力端子が、前記第２のノードに接続され、前記利得制御アンプの前記電圧出力端子が、前記第６のトランジスタの制御電極に接続され、
    前記利得制御アンプは、前記第１のノードの電圧と前記第２のノードの電圧とが等しくなるように、前記第６のトランジスタの制御電極へ供給する電圧を制御する、ＡＢ級アンプ。
  4. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタは、ＭＯＳトランジスタであり、
    前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタのゲート長をそれぞれ、Ｌ３、Ｌ４、Ｌ５、Ｌ６とし、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタのゲート幅をそれぞれ、Ｗ３、Ｗ４、Ｗ５、Ｗ６としたときに、以下の関係が成立する、
    （Ｗ３／Ｌ３）／（Ｗ６／Ｌ６）＝（Ｗ４／Ｌ４）／（Ｗ５／Ｌ５）＝Ｎ・・・（Ａ２）
    ただし、Ｎは整数である、請求項３に記載のＡＢ級アンプ。
  5. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタの各々の前記第１の主電極はソースであり、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第６のトランジスタの各々の前記第２の主電極はドレインである、請求項２または４記載のＡＢ級アンプ。
  6. 前記第１導電型トランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第２導電型トランジスタは、Ｐ型ＭＯＳトランジスタである、請求項５記載のＡＢ級アンプ。
  7. 前記第１導電型トランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２導電型トランジスタは、Ｎ型ＭＯＳトランジスタである、請求項５記載のＡＢ級アンプ。
  8. 第１の電位と第２の電位との差を反転増幅して、制御電圧を出力する差動入力段と、
    前記制御電圧を増幅する出力段とを備え、
    前記出力段は、請求項１〜７のいずれか１項に記載のＡＢ級アンプで構成されている、オペアンプ。
  9. 非反転入力端子および反転入力端子を有し、前記非反転入力端子の電位と前記反転入力端子の電位の差を反転増幅して、非反転中間電圧及び反転中間電圧を出力する差動入力段と、
    前記非反転中間電圧を増幅して、反転出力電圧を出力する第１の出力段と、
    前記反転中間電圧を増幅して、非反転出力電圧を出力する第２の出力段と、
    前記非反転出力電圧および前記反転出力電圧を受けて、前記非反転出力電圧および前記反転出力電圧の中間の電圧が基準電圧になるように前記差動入力段を制御するコモンモードフィードバックアンプとを備え、
    前記第１の出力段および前記第２の出力段は、請求項１〜７のいずれか１項に記載のＡＢ級アンプで構成される、オペアンプ。
  10. 前記差動入力段は、各々が差動入力電圧を受ける２つの差動対を有する、２重差動型増幅器である、請求項９記載のオペアンプ。
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