JPS63153903A

JPS63153903A - 増幅回路

Info

Publication number: JPS63153903A
Application number: JP62056745A
Authority: JP
Inventors: Hiroshi Tanimoto; 谷本　洋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-13
Filing date: 1987-03-13
Publication date: 1988-06-27
Anticipated expiration: 2011-10-16
Also published as: EP0256729B1; EP0256729A3; EP0256729A2; JP2543872B2; DE3776226D1; US4800339A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、増幅回路に係り、特に出力段がコンプリメン
タリプッシュプル回路で構成され、演算増幅器に好適な
増幅回路に関する。

（従来の技術）演算増幅器を含む回路、例えばアナログ信号処理用のｍ
ｕ回路において、高いＳ／Ｎで信号処理を行なうために
は、演算増幅器からできるだけ電圧振幅の大きな出力を
取出すことが要求される。

理想的には、演算増幅器の出力電圧の最大値が電源電圧
まで達することが望ましい。特に、電源が電池である場
合のように、ｆｆｉ源が供給し得る（すなわち演算増幅
器が消費し得る）電力に制約があり、低電力で且つ低い
電源電圧で演算増幅器を動作させる必要がある場合に、
電源電圧に比較して大きな電圧振幅を得ることが一層強
く要求される。

消費電力がさらに制限される用途に適用される場合には
、演算増幅器の無人力時の消費電力が極力小さくなるよ
うに、バイアス電流が特に大きい出力段のトランジスタ
の動作をいわゆるＢ級動作に近づけることも重要な設計
課題となる。

これらの要求を満たすためには、増幅回路の出力段が、
次のような回路方式にて構成されなければならない。増
幅回路の出力段がＦＥＴで構成される場合ならば、出力
ＦＥＴのドレインから出力を取出し、しかもこの出力段
ｎ体が電圧利得を持つ回路形式であるソース接地回路で
ある。また、増幅回路の出力段がバイポーラトランジス
タで構成される場合ならば、出力トランジスタのコレク
タから出力を取出し、しかもこの出力段自体が電圧利得
を持つ回路形式、すなわちエミッタ接地回路である。こ
こで、ＦＥＴおよびバイポーラトランジスタを含む広義
でのトランジスタを単にトランジスタと称し、ＦＥＴの
ソースおよびバイポーラトランジスタのエミッタを含む
キャリアを供給する電極を第１電極と称し、ＦＥＴのド
レインおよびバイボー２トランジスタのコレクタを含む
キャリアを取出す電極を第２電極と称し、ＦＥＴのゲー
トおよびバイポーラトランジスタのベースを含むキャリ
アの流れを制御する電極を第３電極と称する。すなわち
、先に述べた要求を満たすための増幅回路の出力段の回
路形式は、第１電極接地方式でなければならない。

何故なら、トランジスタの第３電極の電位は電源電圧以
上になり得ないので、もしトランジスタの第１電極から
出力を取出すとすれば、最大出力電圧は第３電極の電圧
よりもトランジスタの閾値電圧分だけ低くなって、最大
出力振幅が実質的に減少してしまめからである。トラン
ジスタの閾値電圧はシリコン半導体素子を例にとると、
ＦＥＴの場合で約ＩＶ、バイポーラトランジスタの場合
で約ｏ、ｅｖである。この閾値電圧分の出力振幅の損失
は、電源電圧が例えば３Ｖ　（１，５Ｖの乾電池２本）
というような低い電圧である場合には無視できなくなる
。

ＦＥＴを用いたソース接地方式のコンプリメンタリプッ
シュプル回路で出力段が構成された増幅回路の公知例と
して、Ｒ，Ｇｒｅｇｏｒｌａｎ　　ｅｔ　　ａｔ。

ＩＥＥＥ　　ＪＳＳＣ，、５Ｃ−１４，［ｆ、ｐｐ、９
７０−９８０．　Ｄｅｃ、　１９７９に記載されたＣＭ
Ｏ３演算増幅器がある。この増幅回路の主要部を第７図
に示す。

この増幅回路では、差動的に動作する一対のＮＭＯ８（
ＮチャンネルＭＯ３）ＦＥＴＱＩおよびＱ２の負荷に、
一対のＰＭＯＳ　（ＰチャンネルＭＯ３）ＦＥＴＱ３お
よびＱ４からなるカレントミラー回路が設けられて構成
された差動増幅器である電圧増幅段Ｖ＾で人力信号を受
ける。この電圧増幅段ＶＡの出力信号はＮＭＯＳＦＥＴ
Ｑ５からなるソースフォロワ段ＳＰによってレベルシフ
トされる。電圧増幅段ＶＡのＮＭＯＳＦＥＴＱＢおよび
ソースフォロワ段ＳＦのＮＭＯＳＦＥＴＱ７はそれぞれ
定電流を供給する電流源として機能する。ソースフォロ
ワ段ＳＦでレベルシフトされた信号は、ソース接地方式
のコンプリメンタリプッシュプル回路である出力段Ｏ８
のＮＦｖｌｏＳＦＥＴＱＢのゲートに印加される。

出力段ＯＳのＰＭＯ８ＦＥＴＱ９のゲートには電圧増幅
段’／Ａの出力電圧がそのまま印加される。

この増幅回路によれば、出力段Ｏ８がソース接地方式の
コンプリメンタリプッシュプル回路であるため、正およ
び負側の最大出力電圧がそれぞれ正および負の電源電圧
十〇、　−Ｅに達する大きな出力振幅が得られる。また
ソースフォロワ段ＳＰで適切なレベルシフトが行なわれ
ていれば、プッシュプル動作する出力段Ｏ８の２個のＦ
ＥＴはＡＢ級動作を行なうことができ、先に述べた要求
を満たすことができる。

ところで、演算増幅器には、常に同じ電源電圧が与えら
れるとは限らず、電源電圧がある範囲で変動しても正し
い動作を維持することが要求される。また、特に演算増
幅器を集積回路化した場合には、製造上の問題から演算
増幅器を構成する素子の特性が変動することは避けられ
ない。このような素子特性の若干の変動があっても正常
な動作を行なうことが演算増幅器には要求される。

しかしながら、上述した第７図の増幅回路における電圧
増幅段Ｖ＾およびソースフォロワ段ＳＦは、定電流で駆
動されているため、電源電圧の変動によってバイアス電
流は変化しないが、それぞれの段の出力電圧が変化する
。この結果、電源電圧の変動により出力段Ｏ８のバイア
ス電流が変化してしまう。また、素子特性の変動、例え
ばＦＥＴの閾値電圧の変動があっても、出力段ｏｓのバ
イアス電流が変化する。極端な場合、電源電圧と閾値電
圧との組合せによっては、出力段ｏｓの２個のＦＥＴが
両方ともカットオフ状態となって増幅回路に不感帯が生
じたり、出力段に過大なバイアス電流が流れたりするこ
とがある。

（発明が解決しようとする問題点）このように従来の増幅回路、特にコンプリメンタリな一
対の出力トランジスタのキャリアを取出す第２電極の共
通接続点（両トランジスタの第２電極同士の接続点）か
ら出力を取出す形式のコンプリメンタリプッシュプル回
路で出力段を構成した増幅回路は、限られた電源電圧の
下で出力振幅が大きくでき、且つ消費電力を低減できる
という利点を持つ反面、電源電圧の変動や構成素子の特
性変動によって出力段のバイアス電流が変化するという
致命的な問題を持っている。

従って、この増幅回路を実際に使用する場合には、使用
電源電圧の範囲を厳しく定めるという制約が必要となる
。また、この増幅回路を製造する際には、使用する素子
選別を厳しくしなければならないので、歩留りが悪く増
幅回路が高価格なものになってしまう。

本発明は、電源電圧に近い大きな出力振幅が得られ、且
つ消費電力の低減を図ることができ、しかも電源電圧の
変動や素子特性変動による影響が少なく安定な動作が可
能な増幅回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明による増幅回路は、電圧増幅段と、コンプリメン
タリに設けられた少なくとも一対の出力トランジスタか
らなるプッシュプル回路を含む出力段と、この出力段の
出力トランジスタを前記電圧増幅段の出力に基づいて駆
動するドライブ段とを有する。前記ドライブ段は、基準
電圧発生部から発生される一定の基準電圧と前記電圧増
幅段から出力される出力電圧との差電圧を減算部により
発生させ、この差電圧を電圧信号に変換し、この電圧信
号で出力段の対をなす出力トランジスタの一方を駆動し
、且つ出力段の他方の出力トランジスタを前記電圧増幅
段の出力電圧で駆動する。

（作用）出力段の前記他方の出力トランジスタのバイアス電流は
、電圧増幅段を構成する差動増幅器内の定電流源によっ
て決められ、実質的に電源の一方の電位を基準としてい
るので、電源電圧が変化しても一定に保たれる。また、
前記一方の出力トランジスタの制御電極に対しては、電
圧増幅段の出力電圧が実質的に電源の他方の電位を基準
とする信号に変換された電圧信号が印加されるが、この
電圧信号は電源の前記他方の電位を基準としているので
、この出力トランジスタのバイアス電流も電源電圧の変
化に対して一定に保たれる。

従って、出力段の一対の出力トランジスタが、第２７！
！極接地方式であっても安定したＡＢ級動作およびプッ
シュプル動作を行なうので、最大出力電圧が７１ｉ源電
圧とほぼ等しい振幅の大きな出力が得られ、消費電力も
低減される。

（実施例）本発明の第１の実施例による増幅回路について、その概
略構成を示す第１図を参照して説明する。

第１図において、入力端子ｌと２の間に印加される入力
信号は差動増幅器により構成される電圧増幅段３に与え
られる。電圧増幅段３の出力は、ドライブ段４を介して
出力段９に印加される。

ドライブ段４は出力段９を駆動する回路である。

ドライブ段４では、減算回路Ｇで電圧増幅段３の出力電
圧と基準電圧発生回路５から出力される一定の基準７ｄ
圧との差電圧を生成し、この差電圧を電圧−電流変換回
路７で電流信号に変換した後、さらに電流−電圧変換回
路８により電圧信号に変換する。この電流−電圧変換回
路８の出力電圧が、出力段９における第１の導電型のＦ
ＥＴ（この例ではＰＭＯＳＦＥＴ）１１のゲートに印加
される。

また、出力段９における第２の導電型のＦＥＴ（この例
ではＮＭＯＳＦＥＴ）１２のゲートには、電圧増幅段３
の出力電圧がそのまま印加される。

出力段９のＰＭＯＳＦＥＴＩＩおよびＮＭＯＳＦＥＴ１
２のソースは、それぞれ電源の第１の定電位点（例えば
正極性電源）１３および第２の定電位点（例えば負極性
電源）　１４に接続されている。両ＦＥＴｌｌ５１２の
ドレインは共通に接続され、その共通接続点は出力端子
１０に接続されている。

第１図の増幅回路は、特にドライブ段４の構成に特徴が
ある。このドライブ段４の基本動作を次に説明する。電
圧増幅段３の出力電圧を一方の入力とし、Ｍ、Ｉｆ１電
圧発生回路５からの基準電圧を他方の入力とする減算回
路６によって電圧増幅段３の出力電圧が位相反転される
。電圧−電流変換回路７および電流−電圧変換回路８に
よる電圧−電流一電圧変換のプロセスで、Ｆ　Ｅ　Ｔｌ
ｌ、　１２を正しくＡＢ級動作させるため在来のシステ
ムにおけるレベルシフトに相当する信号変換が行なわれ
る。

減算回路６の利得、および７は圧−電流変換回路７と電
流−電圧変換回路８とによるレベルシフト量が、電源電
圧（第１．第２の定電位点１３．１４の電位）に依存し
ないことが重要である。電圧−電流変換回路７で信号の
位相が反転されることを考慮し、電圧増幅段３の出力端
の電圧とＰＭＯＳＦＥＴｌｌのゲート電圧との位相を同
じにするために、。

電圧増幅段３の出力電圧を減算回路６によりＴめ位相反
転している。また、基準電圧発生回路５および減算回路
６を用いて電圧増幅段３の出力電圧を位相反転している
理由は、位相反転後の出力電圧信号が電源電圧に依存し
ないようにするためである。例えば単純なソース接地増
幅段による位ｔ１反転回路では、その出力電圧信号が電
Ｒ電圧の変化に伴ない変化してしまう。

次に、第１図をより具体的に示した第２図を参照して本
発明の第１の実施例による増幅回路について詳細に説明
する。

第２図において、電圧増幅段３を構成する差動増幅器は
、ゲートが入力端子ｌに接続されたＰＭＯＳＦＥＴ１５
．１θのソースが定電流源１７に共通に接続され、ＰＭ
ＯＳＦＥＴ１５．１６のそれぞれのドレインに負荷とし
てＮＭＯＳＦＥＴ１８．１９が接続されている。ＮＭＯ
ＳＦＥＴ１ｇ、１９は、ＦＥＴ１ｇがダイオード接続（
ゲートとドレインとの間が短絡される）され且つゲート
同士が接続されて、いわゆるカレントミラー回路を構成
している。Ｆ　Ｅ　Ｔ　１ＢのドレインとＦ　Ｅ　Ｔ　
１９のドレインとの接続点からこの電圧増幅段３の出力
電圧が取出される。　基準電圧発生回路５は、定電流源
２０と、この定電流′ＩＦＡ２０により直流定電流が供
給される直列接続された２個のＮＭＯＳＦＥＴ２１．２
２により構成される。ＮＭＯＳ　Ｆ　Ｅ　Ｔ２１．２２
は、それぞれダイオード接続されて互いに直列接続され
ている。

定電流源２０とＦＥＴ２１のドレインとの接続点が基準
電圧発生回路５の出力端である。従って、第１および第
２の定電位点１３．１４に加えられる電源電圧が変化し
たとしても、ＦＥＴ２に、２２に流れる電流は変化しな
いから、発生する基準電圧は変化せず、はぼ２　Ｖ　ｔ
ｈｎを維持する。但し、ＶＬｌｌｎはＮＭＯ３ＦＥＴの
閾値電圧を表わす。一方、閾値電圧Ｖ　ｔｈｎが変動し
たとすると、発生する基堂電圧が変化するが、その影響
は減算回路６においてキャンセルされる。

減算回路６は２個のＮＭＯＳＦＥＴ２３．２４により構
成される。ＦＥＴ２３は、ドレインが第１の定電位点１
３に、ゲートが基ｉ′ｆｌ電圧発生回路５の出力端に、
ソースがＦＥＴ２４のドレインにそれぞれ接続される。

ＦＥＴ２４は、ゲートが電圧増幅段３の出力端に、ソー
スが第２の定電位点１４にそれぞれ接続される。ＦＥＴ
２３のソースとＦＥＴ２４のドレインとの接続点が減算
回路６の出力端となっている。従って、ＦＥＴ２３．２
４には同じ電流が流れる。

ここで、電圧増幅段３の無人力信号時の出力電圧と、基
ｄｉｈ電圧発生回路５のＦＥＴ２２のドレイン電圧（基
準電圧発生回路５の出力電圧の　ｌ／２）とが等しくな
るように、電圧増幅段３および／または基準電圧発生回
路５の電流と素子寸法を設定しておけば、無人力信号時
の減算回路６の出力電圧を、電圧増幅段３の無人力信号
時の出力電圧と等しくすることができ、それによって出
力段９のＦＥＴＩＩ、１２のバイアス電流を等しくする
ことができる。

また、減算回路６のＦＥＴ２４は、ＦＥＴ２３を負荷と
するソース接地増幅器を構成しているので、電圧増幅段
３の出力電圧は減算回路６により反転増幅されるｏＦＥ
Ｔ２３．２４は同じ電流が流れているから、寸法を等し
く設定することにより伝達コンダクタンスｇａも等しく
なる。したがって、ＦＥＴ２４から見たＦＥＴ２３のイ
ンピーダンスは約１／ｇｍであるから、電圧増幅段３の
出力電圧に対する減算回路８の電圧利得は −ｇｓＸｌ／ｇｍζ−１となる。この電圧利得は、例え
ば電源電圧および閾値電圧Ｖ　Ｌｈｎのような素子特性
の変化に対してほとんど一定に保たれる。

電圧−電流変換回路７は、ゲートが減算回路６の出力端
に、ソースが第２の定電位点１４にそれぞれ接続された
ＮＭＯＳＦＥＴ２５により構成される。

Ｆ　Ｅ　Ｔ２５のドレインが電圧−電流変換回路７の出
力端となっている。また、電流−電圧変換回路８は、電
圧−電流変換回路７の出力端（ＦＥＴ２５のドレイン）
にドレインおよびゲートが接続され、ソースが第１の定
電位点１３に接続されたグイオード接続のＰＭＯＳＦＥ
Ｔ２Ｂにより構成され、そのドレインおよびゲートの共
通接続点が出力段９のＰＭＯ８ＦＥＴＩＩのゲートに接
続されている。

これら電圧−電流変換回路７および電流−電圧変換回路
８によって、減算回路Ｂの出力電圧は正方向にレベルシ
フトされる。電源電圧や素子特性が変化しても電圧−電
流変換回路７の出力電流が一定であるため、電流−電圧
変換回路８の出力電圧も第１の定電位点ｌ、３に対して
一定と゛なるように、前記レベルシフト量が前記変化に
応じて自動的に調整される。このように電圧−電流変換
回路７および電流−電圧変換回路８によれば、従来のソ
ースフォロワ段によるレベルシフトと異なり、電源電圧
や素子特性の変化に影響されない最適のレベルシフト量
が得られる。換言すれば、電源電圧や素子特性の変動が
あっても、常に出力段９が一定のバイアス電流を維持す
るようにレベルシフト量が自動調整されるのである。

なお、本実施例においては、出力段９のＰＭＯ３ＦＥＴ
ＩＩのソースおよびゲートに、パワーダウン用のＰＭＯ
８ＦＥＴ２７のソースおよびドレインをそれぞれ接続し
ている。そして、出力段９の８ＭＯ３ＦＥＴ１２のソー
スおよびゲートに、パワーダウン用のＮＭＯＳＦＥＴ１
２のソースおよびドレインをそれぞれ接続している。こ
れらのＦＥＴ２７．２８は、出力端子ｌＯから負荷に電
力を供給する必要のない場合に、ゲートにパワーダウン
用制御信号が印加されることにより、導通状態となって
、出力段９のＦＥＴ１１．１２を非導通状態とする。こ
れによって負荷に電力を供給する必要のない場合（例え
ば、意味のある入力信号が無い期間）、ＦＥＴＩＩ、１
２に無駄な電流が流れるのを防止して、消費電力の節約
を図ることができる。

また、第２図において、出力端子ｌＯに接続されている
ＣＲの直列回路２９は、図示していないが、例えば出力
端子ＩＯから電圧増幅段３へ負帰還をかけたときの安定
度を増すための位相補償回路である。

第２図の構成において、」二連の作用を果たすためには
、例えば次のように具体的な条件を設定すればよい。ま
ず、電圧増幅段３における差動増幅器の負荷であるカレ
ントミラー回路のＦＥＴ１Ｂ、１９と、基準電圧発生回
路５のＦ　Ｅ　Ｔ２１．２２と、減算回路ＢのＦＥＴ２
３．２４、および電圧−電流変換回路、７のＦＥＴ２５
のそれぞれの寸法比を全て等しく選定する。ここで、Ｆ
ＥＴの寸法比とは、ゲート幅／ゲート長の比を意味して
いる。

電圧増幅段３において定電流縛１７の電流値をＩＱとす
ると、無人力時にはＦＥＴｌ８．１９にそれぞれＩＱ／
２ずつ電流が流れ、両ＦＥＴ１Ｂ、１９のドレイン〜ソ
ース間電圧は等しい値（この値をＶＱとする）となる。

このとき、出力段９のＮＭＯＳＦＥＴ１２のゲートルソ
ース間電圧は、電圧増幅段３のＦＥＴ１９のゲートルソ
ース間電圧と同じ＜ＶＱであるから、そのドレイン電流
はとなる。

一方、Ｊ！準電圧発生回路５の定電流源２０の電流値を
、電圧増幅段３の定電゛流源１７の電流値の半分、すな
わちＩＱ　／２に選定する。基準電圧発生回路５におけ
るＦ　Ｅ　Ｔ２１．２２にはＩＱ／２の電流が流れるこ
とにより、これらのドレイ間電圧−ス間電圧はやはりＶ
Ｑとなる。

また、減算回路６においては、ＦＥＴ２４のゲートルソ
ース間電圧がＦＥＴＬＱのドレイ間電圧−ス間電圧ＶＱ
と等しいので、もう−っのＦＥＴ２３のゲートルソース
間電圧もＶＱとなり、したがって両ＦＥＴ２３．２４に
流れる電流もまたＩＱ　／２となる。

さらに、基準電圧発生回路５の出力電圧は２ＶＱであり
、減算回路６の出力電圧はこれよりＶＱだけ低い電圧で
あることから、電圧−電流変換回路７の入力電圧（ＦＥ
Ｔ２５のゲートルソース間電圧）はＶＱとなり、出力電
流（ＦＥＴ２５のドレイン電流）はＩＱ／２となる。

このとき、出力段９のＰｈ１０ＳＦＥＴ１１のドレイン
電流は、ＦＥＴ２６の寸法比　　　２となる。したがって、電流−電圧変換回路８におけるＰ
ＭＯ３ＦＥ、７２ｇの寸法比は、このＦＥＴ２Ｂに出力
段９におけるＰＭＯＳＦＥＴＩＩを流れる電流と等しい
電流が流れるように定めれば−よい。

以上のように、出力段６の２個のＦＥＴＩＩのうち、Ｎ
ＭＯ３ＦＥＴ１２のバイアス電流は、電圧増幅段３内の
定電流［１７によって決められる値２　　　　ＦＥＴ１
９の寸法比となり、これは電源電圧の変化によらず一定に保たれる
。また、電圧増幅段３の出力端から減算回路Ｂ、電圧−
電流変換回路７および電圧−電流変換回路８の出力端ま
でのレベルシフｔｌが電［電圧の変化に追随するために
、ＰＭＯＳＦＥＴＩＩのバイアス電流が電源電圧の変化
に対して一定に保たれる。

次に、索子特性の変動の影響について考える。

まずＮＭＯ５ＦＥＴ１２は電圧増幅段３内の同じＮＭＯ
ＳタイプであるＦＥＴ１９のドレイ間電圧−ス間電圧が
駆動電圧として与えられる。このため、ＦＥＴＩＩの閾
値電圧等の素子特性の変動の影響はＦＥＴ１９の同様の
変動により相殺されるので、ＦＥＴ１２のバイアス電流
は一定に保たれる。

また、基準電圧発生回路５、減算回路６および電圧−電
流変換回路７内のＦＥＴ２１〜２５が全て同じＮＭＯＳ
タイプであるために、電圧−電流変換回路７の出力電流
に素子特性の変動の影響があられれない。また、電流−
電圧変換回路８を構成するＰＭＯＳＦＥＴ２Ｂが電流で
駆動されており、しかもこのＦＥＴ２Ｇが出力段３のＰ
ＭＯＳＦＥＴＩＩとでカレントミラー回路を構成してい
ることにより、ＰＭＯＳＦＥＴＩＩのバイアス電流もＦ
ＥＴＩＩ、２９の閾値電圧等の素子特性の変動によらず
一定に保たれる。

このようにして、出力段９のＦＥＴＩＩ、１２のバイア
ス電流は電源電圧や素子特性の変化に対して一定に保た
れ、結果的に両者が等しく保たれる。

したがって、これらＦＥＴＩＩ、１２は安定したＡＢ級
動作およびプッシュプル動作を行なうことができる。こ
れによって、出力端子ＩＯから最大出力電圧が電源電圧
とほぼ等しい振幅の大きな出力を取出すことができ、ま
た消費電力も最小限に抑えられる。

さらに、本実施例による増幅回路が正常動作できる電源
電圧の最低限界は、基準電圧発生回路５の出力電圧で決
まり、それはほぼ２Ｖ　ｔｈｎと、定電流源２０が規定
の電流を流すのに必要な電圧との和である。閾値電圧Ｖ
　Ｌｈｎが約１ｖ前後であることを考慮すると、二の最
低限界の電源電圧は約２■と極めて低い電圧となる。こ
のように本実施例の増幅回路は電源電圧の利用率が高い
ばかりでなく、低電圧動作にも好適であり、従って電源
が電池の場合、特にａ利である。

ところで、上述の第１の実施例における最大出力電流を
考える。

電圧増幅段３の出力電圧が最大となったとき（このとき
の、負の電源電圧１４を基準とする電圧をｖ　ｗａｘと
する）、ＦＥＴ２４はほとんど完全にオン状態となる。

このため、ＦＥＴ２５のゲートルソース間電圧は、はぼ
ゼロとなり、したがって、ＦＥＴ２１１ｉおよび出力段
９のＦＥＴＩＩには電流が流れない。電圧Ｖ　ｌａＸは
、ＦＥＴ２Ｇが完全にオンとなり、ＦＥＴ１５が完全に
オフとなったときに生ずる。通常の反転増幅器と同様に
、入力端子２がアナログ接地電圧（すなわち、第１の定
電位点１３と第２の定電位点１４との間の電源電圧をＶ
ＤＤとすると、Ｖ　ＤＤ／　２なる電圧がアナログ接地
電圧である）であると仮定すれば、Ｖ　ｗａｘ　’＝　Ｖ　ＤＤ／　２　＋　Ｖ　ｔｈｐと
なる。ここで、ＶＬ１１９は、ＦＥＴ１Ｂの閾値電圧で
ある。一方、出力段９のＦ　Ｅ　Ｔ　１２は、そのゲー
トルソース間電圧がＶ　Ｗａｌｌであるから、良く知ら
れているようにで定まる電流を流そうとする。ここで、ＷおよびＬはそ
れぞれＦＥＴ１２のゲート幅およびゲート長、ＫｐはＦ
ＥＴ１２のトランスコンダクタンスパラメータ、そして
Ｖ　ｔｈｎはＦＥＴ１２の閾値電圧である。

人力信号が無い状態では、ＦＥＴ１２のゲートルソース
間電圧が約Ｖ　Ｌｈｎζ１ｖ程度であるから、電源電圧
ＶＤＤが数Ｖである場合、ＦＥＴ１２にはバイアス電流
の数十倍の電流が流れ、電圧ＶＤＤが大きい程最大電流
値も大きくなる。

これに対して、電圧増幅段３の出力電圧が最小となるの
は、ＦＥＴ１６が完全にオフとなり、ＦＥＴ１５が完全
にオンとなったときである。このとき、負の電源電圧１
４を基準とする電圧ＶａｉｎはほぼＯｖである（Ｖ■ｉ
ｎζＯＶ）。このとき、ＦＥＴ２４および出力段９のＦ
ＥＴ１２は共にオフとなり、電流を流さない。したがっ
て、ＦＥＴ２３にも電流が流れず、ＦＥＴ２５のゲート
ルソース間電圧はＦＥＴ２１のドレイン電圧に等しくな
る。すなわち、ＦＥＴ２１，２２の閾値電圧をＶ　Ｌｈ
ｎとすると、ＦＥＴ２５のゲートルソース間電圧は約２
　ｖ　ｔｈｎとなり、それ以上にはなり得ない。このた
め、ＦＥＴＩＩに流すことのできる最大電流は、ＦＥＴ
１２の場合と異なり、電源電圧ＶＤＤが高くなっても変
化しない。すなわち、出力端子ＩＯに接続される負荷抵
抗が小さい場合には、電源電圧を上げてゆくと、最大出
力電圧（振幅）は、正側が負側よりも先にクリップする
ことになる。このような不都合を回避するためには、Ｆ
ＥＴ２４がオフとなったときに、このＦＥＴ２４のドレ
イン電圧がほぼ２　Ｖ　Ｌｈｎよりも高い電圧、例えば
定電位点１３の電圧まで上昇するようにすればよい。

この点を改善した本発明の第２の実施例の構成を第３図
に示す。

第３図において、第２図の場合と実質的に同様の部分に
は同じ参照符号を付して示しており、これらの部分につ
いては既に説明されているので、詳細な説明を省略する
。

第３図では、減算回路６のＮＭＯＳＦＥＴ２４のドレイ
ン（このドレインはＮＭＯＳＦＥＴ２３のソースに接続
されている）と第１の定電位点１３との間に、高インピ
ーダンス素子３０が接続されている。

この高インピーダンス素子３０は、ＦＥＴ２４がオフと
なったときにのみＦＥＴ２４のドレイン電圧を定電位点
１３の電位にプルアップする。

ＦＥＴ２４がオフとなったとき、ＦＥＴ２４のドレイン
は非常に高インピーダンスになる（例えば１０１２Ω程
度になり得る）。そこで、高インピーダンス素子３０の
インピーダンスは、ＦＥＴ２４がオフとなったときのド
レインのインピーダンスよりも充分に低く、且つＦＥＴ
２４がオンのときにそのバイアス電流よりも充分に小さ
な電流が流れる程度に高く設定される。

このようなインピーダンス索子３０がＦＥＴ２４のドレ
インと第１の定電位点１３との間に接続されることによ
り、ＦＥＴ２４がオフとなったときにのみ電圧−電流変
換回路７のＮＭＯＳＦＥＴ２５のゲート電圧がプルアッ
プされる。すなわち、ＦＥＴ２４がオンとなっていると
きは、前シ己インピーダンス素子３０はＦＥＴ２５のゲ
ートルソース間電圧にほとんど影響を与えない（前記イ
ンピーダンス索子３０の存在が無視できる）。そして、
ＦＥＴ２４がオフとなったときには、ＦＥＴ２５のゲー
トルソース間電圧をＶＤＤまで弓Ｌ１−げることができ
る。したがって、このような構成の増幅回路によれば、
−Ｊｍ重い負荷を駆動することが可能となる。

第３図に示された高インピーダンス索子３ｏとしては、
種々のインピーダンス素子を使用することができる。高
インピーダンス索子３ｏとして好ましいインピーダンス
素子の例が第４図（ａ）〜（Ｃ）に示される。

第４図（ａ）に示されるのは、単なる抵抗器である。抵
抗器を高インピーダンス素子３ｏとして使用する場合に
は、かなり大きな抵抗値（例えば数ＭΩ）のものを用い
る必要があることが多い。そのような場合には、第４図
（ｂ）または（Ｃ）に示すようなＭＯＳＦＥＴを設け、
このＦＥＴを３極管領域で抵抗として動作させるように
してもよい。

また、第４図（ｄ）に示すような電流源をインピーダン
ス素子３０として用いることもできる。電流源を用いる
場合、ＦＥＴ２４のバイアス電流に比べて充分に小さな
電流を発生する電流源とする。第４図（ｄ）に示す電流
源は、実際には例えば第４図（ｅ）に示すようなＦＥＴ
を用いたｔｌｆｉ源回路として構成することができる。

この電流源回路の場合、ＦＥＴのゲートに適宜なるバイ
アス電圧ＶＢを印加して所望の電流値を得る。

第５図（ａ）および（ｂ）は、第２の実施例、すなわち
第３図の構成による効果を確認するため、第２図および
第３図にそれぞれ示された本発明の第１および第２の実
施例の構成を用いて１０なる利得を有する反転増幅器を
構成した場合の各部の波形を示すものである。第５図（
ａ）は、本発明の第１の実施例、すなわち第２図の構成
における波形を示しており、第５図（ｂ）は、本発明の
第２の実施例、すなわち第３図の構成における波形を示
している。この場合、波形を測定した２つの回路は、共
に電源電圧が上２゜５ｖであり、インピーダンス索子３
０の有無の他は全く同一に構成されていてる。なお、イ
ンピーダンス索子３０としては抵抗が用いられている。

第５図（ａ）および（ｂ）には、入力端子Ｖ１１出力端
子１０の出力電圧Ｖｏ、ＦＥＴ１１（７）ゲート電圧Ｖ
ＧＩＩ　、　Ｆ　Ｅ　Ｔ　１２ノゲート電圧ＶＧ１２、
およびＦ　Ｅ　Ｔ　２５ノゲート電圧ＶＣ２５（７）波
形が示されている。

第５図（ａ）から明らかなように、第２図の回路では、
負荷が過大になると、出力端子１０の電圧ｖＯは、正側
から先にクリップする。これは、同図かられかるように
、ＦＥＴ２５のゲート電圧Ｖ　Ｇ２５が正側からクリッ
プするためである。これに対し、第５図（ｂ）では、高
抵抗からなるインピーダンス素子３０が設けられている
ため、ＦＥＴ２５のゲート電圧Ｖ　Ｇ２５はクリップし
ない。したがって、出力端子ｌＯの出力電圧Ｖｏもクリ
ップせず、正常に動作していることがわかる。同図に示
されたＦＥＴＩＩおよび１２（７）ゲート電圧ＶＧＩＩ
　、ＶＣｌ２の波形から、出力段９が正しくＡＢ級の動
作をしていることは明らかである。

第６図は、本発明の第３の実施例による増幅回路を示し
ており、この実施例は前記第２の実施例すなわち第３図
の回路をバイポーラトランジスタにより構成した回路で
ある。

第６図の増幅回路は、第３図の回路におけるＰＭＯＳＦ
ＥＴＩＩ、１５．１６．２６および２７を全てＰＮＰｌ
？ランジスタ４１．４５．４６．５Ｂおよび５７にそれ
ぞれ置換え、第３図の回路におけるＮＭＯ５ＦＥＴ１２
．１８．１９．２１．２２．２３．２４．２５および２
８を全てＮＰＮ　ｌ−ランジスタ４２．４８．４９．５
１．５２．５３．５４．５５および５８にそれぞれ置換
えたものである。

この第３の実施例の動作は、第３図に示された第２の実
施例の場合と基本的には全く同様である。

なお、第２図に示された第１の実施例のＦＥＴをバイポ
ーラトランジスタに置換えても良いが、先に第２の実施
例に関連して述べた理由から、第６図の構成としたほう
がより広い電源電圧の範囲および負荷の範囲に対しても
安定で好ましいＡＢ級動作が実現できる。

なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変形して実施が可
能である。

定電流源１７と２０の供給する定電流の比率および各部
の利得はこれら実施例と同等の結果が得られる範囲で適
宜変更してもよい。

また、前記各実施例におけるＮＭＯ３ＦＥＴおよびＰＭ
ＯＳＦＥＴを逆にし、電源電圧の極性も合せて逆にして
も全く同様の効果がｉ！Ｉられることもいうまでもない
。

［発明の効果］本発明によれば、電源電圧や索子特性の変化の影響を受
けることなく、ＡＢ級コンプリメンタリプッシュプル回
路からなる出力段のバイアス電流を適確に設定でき、出
力振幅が大きく消費電力の少ない増幅回路を提供するこ
とができる。また、本発明によれば使用される電源電圧
の範囲についての制約が減るため、増幅回路の汎用性が
向上する。さらに、各部のトランジスタの導電型を適切
に設定すれば、素子特性の選別条件が緩和され、集積回
路製造の歩留りを向上させることも可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例による増幅回路の概略構成図
、第２図は同実施例の増幅回路の詳細な構成を示す回路
図、第３図は本発明の第２の実施例による増幅回路の構
成を示す回路図、第４図は第３図の構成に用いることの
できるインピーダンス素子の種々の具体例を示す図、第
５図は比較的重い負荷の場合の本発明の第１実施例と第
２の実施例との動作の比較をするための各部波形図、第
６図は本発明の第３の実施例による増幅回路の構成を示
す回路図、第７図は従来の増幅回路の一例の構成を示す
回路図である。１．２・・・入力端子、３・・・電圧増幅段、４・・・
ドライブ段、５・・・基準電圧発生回路、６・・・減算
四路、７・・・電圧−電流変換凹路、８・・・電流−電
圧変換回路、９・・・出力段、１０・・・出力端子、１
１．１５、ｌＢ１２θ、２７・・・ＰＭＯＳＦＥＴ、１
２．１８．１９．２１．２２．２３．２４．２５．２８
・・・ＮＭＯＳＦＥＴ、１３・・・第１の定電位点、１
４・・・第２の定電位点、２９・・・位相補償口路、３
０・・・インピーダンス素子、４１．４５．４Ｂ、　５
Ｂ、　５７・・・ＰＮＰ　トランジスタ、４２．４８．
４９．５１．５２．５３．５４．５５．５８・・・ＮＰ
Ｎ　トランジスタ。出願人代理人　弁理士　鈴江武彦Ｎ第４図ｗＩ　　頃　〉ｌｌ１１□□□　　し第７図手続補正書昭和　　年６２・月１・２泊特許庁長官　　黒　１）明　雄　殿１、＄件の表示特願昭６２−５６７４５号２、発明の名称増　　　幅　　　回　　　路３、補正をする者事件との関係　　　特許出願人（３０？）　　株式会社　東　芝４、代理人東京都千代田区霞が関３丁目７番２号　ＵＢＥビル６、
補正の対象　　　図　　面７、補正の内容

Claims

【特許請求の範囲】

（１）電圧増幅段と、コンプリメンタリに設けられた少
なくとも一対の出力トランジスタからなるプッシュプル
回路を含む出力段と、この出力段の出力トランジスタを
前記電圧増幅段の出力に基づいて駆動するドライブ段と
を有する増幅回路において、前記ドライブ段は、一定の基準電圧を発生するための基
準電圧発生手段と、前記基準電圧と前記電圧増幅段から
の出力電圧との差電圧を発生するための減算手段と、こ
の減算手段からの差電圧を電圧信号に変換して前記出力
段の出力トランジスタの一方に供給するための信号変換
手段とを具備し、且つ前記出力トランジスタの一方を前
記信号変換手段からの電圧信号で駆動し、前記出力トラ
ンジスタの他方を前記電圧増幅段の出力電圧で駆動する
ことを特徴とする増幅回路。
（２）出力段は、キャリアを供給するための第１電極、
キャリアを取出すための第２電極およびキャリアの流れ
を制御するための第３電極を有する一対のトランジスタ
が用いられ、且つこの一対のトランジスタは、電源の第
１および第２の定電位点にそれぞれの第１電極が接続さ
れ、それぞれの第２電極が共通に接続された第１および
第２の導電型の出力トランジスタの第２電極の共通接続
点から出力を取出す形式のコンプリメンタリプッシュプ
ル回路を備え、基準電圧発生手段は第２の導電型のトランジスタで構成
され、減算手段は第２の導電型のトランジスタで構成されると
ともに、信号変換手段は、前記差電圧に対応した電流を出力する
第２の導電型のトランジスタで構成された電圧−電流変
換手段と、この電圧−電流変換手段の出力電流に対応し
た電圧を出力する第１の導電型のトランジスタで構成さ
れた電流−電圧変換手段とを有してなり、前記第１の導電型の出力トランジスタの第３電極〜第１
電極間には前記電流−電圧変換手段の出力電圧を印加し
、第２の導電型の出力トランジスタの第３電極〜第１電
極間には電圧増幅段の出力電圧をそのまま印加すること
を特徴とする特許請求の範囲第１項記載の増幅回路。
（３）基準電圧発生手段は、直列に接続され、且つそれ
ぞれがダイオード接続された第２の導電型の２個のトラ
ンジスタと、これら２個のトランジスタに直流定電流を
供給する定電流源とを有し、定電流源と一方のトランジ
スタとの接続点を出力端とするものであり、減算手段は、第２の導電型の２個のトランジスタを有し
、一方のトランジスタの第２電極が定電位点に接続され
、第３電極が基準電圧発生手段の出力端に接続され、他
方のトランジスタの第２電極が一方のトランジスタの第
１電極に接続され、第３電極が電圧増幅段の出力端に接
続され、第１電極が第２の定電位点に接続され、一方の
トランジスタの第１電極と他方のトランジスタの第２電
極との接続点を出力端とするものであり、電圧−電流変換手段は、第３電極が減算手段の出力端に
接続され、第１電極が第２の定電位点に接続された第２
の導電型のトランジスタにより構成され、このトランジ
スタの第２電極を出力端とするものであり、電流−電圧変換手段は、電圧−電流変換手段における第
２の導電型のトランジスタの第２電極に第２電極および
第３電極が接続され、第１電極が第１の定電位点に接続
され、さらに第３電極が第１の導電型の出力トランジス
タの第３電極と接続された第１の導電型のトランジスタ
により構成され、このトランジスタの第２電極と第３電
極との接続点を出力端とすることを特徴とする特許請求
の範囲第２項に記載の増幅回路。
（４）減算手段の出力端と第１の基準電位点との間に前
記減算手段出力端の電位をプルアップするための高イン
ピーダンス素子を接続したことを特徴とする特許請求の
範囲第３項に記載の増幅回路。
（５）第１の導電型の出力トランジスタの第３電極と第
１の定電位点および第２の導電型の出力トランジスタの
第３電極と第２の定電位点に、互いに連動する第１およ
び第２の導電型の制御用のトランジスタの第２電極およ
び第１電極をそれぞれ接続したことを特徴とする特許請
求の範囲第２項〜第４項のいずれか１項に記載の増幅回
路。
（６）第１および第２の導電型のトランジスタは、それ
ぞれＰＭＯＳおよびＮＭＯＳＦＥＴであり、第１、第２
および第３の電極は、それぞれソース、ドレインおよび
ゲートであることを特徴とする特許請求の範囲第２項〜
第５項のいずれか１項に記載の増幅回路。
（７）第１および第２の導電型のトランジスタは、それ
ぞれＰＮＰおよびＮＰＮバイポーラトランジスタであり
、第１、第２および第３の電極は、それぞれエミッタ、
コレクタおよびベースであることを特徴とする特許請求
の範囲第２項〜第５項のいずれか１項に記載の増幅回路
。