JP2004222015A - 増幅回路 - Google Patents
増幅回路 Download PDFInfo
- Publication number
- JP2004222015A JP2004222015A JP2003007800A JP2003007800A JP2004222015A JP 2004222015 A JP2004222015 A JP 2004222015A JP 2003007800 A JP2003007800 A JP 2003007800A JP 2003007800 A JP2003007800 A JP 2003007800A JP 2004222015 A JP2004222015 A JP 2004222015A
- Authority
- JP
- Japan
- Prior art keywords
- output
- drain
- transistor
- gate
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30144—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP comprising a reactive element in the amplifying circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
【課題】回路構成が簡素でプッシュプル出力可能であって低消費電力を実現する。
【解決手段】２入力の差動増幅器１の出力と第１のバイアス電圧Ｖｂｉａｓ４とを入力した第１のトランスコンダクタンス増幅器２があり、この第１のトランスコンダクタンス増幅器２の出力を一方の入力に第２のバイアス電圧Ｖｂｉａｓ３を接続した第２のトランスコンダクタンス増幅器３の他方の入力と出力と第１の出力トランジスタＭｐのゲートとに接続し、第１の出力トランジスタＭｐと極性が反対である第２の出力トランジスタＭｎのゲートに差動増幅器１の出力を接続し、第１および第２の出力トランジスタＭｐ，Ｍｎのドレイン同士を接続してプッシュプル出力とする。これにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができ、増幅回路の低消費電力化が可能となる。
【選択図】 図１
【解決手段】２入力の差動増幅器１の出力と第１のバイアス電圧Ｖｂｉａｓ４とを入力した第１のトランスコンダクタンス増幅器２があり、この第１のトランスコンダクタンス増幅器２の出力を一方の入力に第２のバイアス電圧Ｖｂｉａｓ３を接続した第２のトランスコンダクタンス増幅器３の他方の入力と出力と第１の出力トランジスタＭｐのゲートとに接続し、第１の出力トランジスタＭｐと極性が反対である第２の出力トランジスタＭｎのゲートに差動増幅器１の出力を接続し、第１および第２の出力トランジスタＭｐ，Ｍｎのドレイン同士を接続してプッシュプル出力とする。これにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができ、増幅回路の低消費電力化が可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は増幅回路に関し、特に半導体集積回路に適用され、信号増幅やインピーダンス変換などの用途に使われる、プッシュプル出力を具備した低消費電力化可能な増幅回路に関する。
【０００２】
【従来の技術】
プッシュプル出力を有する増幅回路の従来例として、特許文献１にあるような事例がある。
【０００３】
特許文献１の図１によれば、演算増幅器などの出力に適用される増幅器の構成を示している。以下の説明で括弧内の符号は文献中の記載の符号を示す。この増幅器では、相補型の構成であるＰＭＯＳトランジスタ（ＱＰｆ）とＮＭＯＳトランジスタ（Ｑｎｆ）がＡＢ級またはＢ級出力段の最終コンポーネントとしてプッシュプル型に接続され、その接続点がその段の出力端子（ＯＵＴ）を構成している。２つの相互コンダクタンス増幅回路（Ｔｐ，Ｔｎ）は、それぞれの出力端子をＰＭＯＳトランジスタ（ＱＰｆ）およびＮＭＯＳトランジスタ（Ｑｎｆ）のゲート端子にそれぞれ接続し、それぞれの反転入力端子は互いに接続されて、この増幅器の入力（ＩＮ）を形成し、さらにそれぞれの非反転入力端子は、それぞれフィードバックシステム（Ｆｐ，Ｆｎ）を介して出力端子ＯＵＴに接続されている。
【０００４】
この事例において、確実なプッシュプル出力動作を行える利点がある反面、出力からフィードバックシステムと相互コンダクタンス増幅器を介して出力段のＭＯＳトランジスタのゲートにフィードバックを掛けていることにより、演算増幅器に適用したときに安定性の確保ができなくなることや周波数特性が劣化することなどの特性がある。
【０００５】
他の事例として特許文献２がある。
この特許文献２の図１に記載の差動増幅器は、差動入力段（３８）と、出力段（４０）と、同相帰還安定化回路（４２）とを具備している。差動入力段（３８）は、その増幅素子を構成する２個のトランジスタ（Ｑ１，Ｑ２）に負荷としてトランジスタ（Ｑ３，Ｑ４）をそれぞれ接続して構成されている。出力段（４０）は、差動入力段（３８）の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ１０）、このトランジスタ（Ｑ１０）に負荷として接続したトランジスタ（Ｑ１１）、このトランジスタ（Ｑ１１）とカレントミラー回路を構成するトランジスタ（Ｑ１２）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ１３）で構成され、トランジスタ（Ｑ１２）とトランジスタ（Ｑ１３）とがプッシュプル出力回路を構成し、その接続点から出力を取り出すようになっている。また、同相帰還安定化回路（４２）は、差動入力段の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ８）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ９）、これらトランジスタ（Ｑ８，Ｑ９）に共通の負荷として接続されてカレントミラー回路を構成するトランジスタ（Ｑ６，Ｑ７）、トランジスタ（Ｑ６）に負荷として接続されると共に差動入力段の負荷を構成するトランジスタ（Ｑ３，Ｑ４）とそれぞれカレントミラー回路を構成するトランジスタＱ５で構成されている（特許文献２、図１参照）。
【０００６】
この事例では、出力段のプッシュプル出力回路の安定性は確保できるが、この出力段を構成する一方のトランジスタ（Ｑ１２）がトランジスタ（Ｑ１１）とカレントミラー回路を構成しているため、出力電流がトランジスタ（Ｑ１１）のバイアス電流により制限されるという特性を有している。
【０００７】
演算増幅器の信号出力を第１の電源と第２の電源との間の全電圧範囲にわたって使用し、また、軽負荷に対応できるよう出力電流を大きくする必要がある場合には、演算増幅器の出力段の構成はＰＭＯＳトランジスタとＮＭＯＳトランジスタのような相補的な構造のトランジスタを用い、ドレイン（バイポーラではコレクタ）出力でかつＡＢ級動作やＢ級動作としたプッシュプル出力にすることにより、静動作時の演算増幅器の消費電流を減らすことができ、低消費電力化が可能になる。
【０００８】
【特許文献１】
特許第２６８８４７７号公報（段落番号〔０００４〕〜〔００１１〕，図１）
【特許文献２】
特開平８−２２２９７２号公報（段落番号〔００１０〕〜〔００１５〕，図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、プッシュプル出力にした場合に、出力電圧が電源変動や温度変動などの影響を受けない安定した演算増幅器にするには、出力段に用いるＰＭＯＳトランジスタやＮＭＯＳトランジスタのゲート（バイポーラトランジスタではベース）のバイアス制御手段が難しく、演算増幅器における出力段の回路構成が複雑になり消費電流が増えてしまうことがあるという問題点があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路構成が簡素でプッシュプル出力可能であって低消費電力を実現することができる増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記問題を解決するために、反転と非反転の差信号を増幅する差動増幅器を有する増幅回路において、前記差動増幅器の出力と第１のバイアス電圧とを入力して前記差動増幅器の出力と前記第１のバイアス電圧との差信号を電流信号に変換して出力をする第１のトランスコンダクタンス増幅器と、出力が前記第１のトランスコンダクタンス増幅器の出力に接続されて出力同士で生じる電圧と第２のバイアス電圧とを入力して差信号を電流信号に変換して出力する第２のトランスコンダクタンス増幅器と、ゲートが前記第２のトランスコンダクタンス増幅器の出力に接続され、ソースが第１の電源に接続された第１の出力トランジスタと、前記第１の出力トランジスタと極性が反対であってゲートが前記差動増幅器の出力に接続され、ソースが第２の電源に接続され、ドレインが前記第１の出力トランジスタのドレインに接続されてプッシュプル出力を構成する第２の出力トランジスタと、前記差動増幅器の出力と前記第１および第２の出力トランジスタのドレイン同士の接続点との間に接続された位相補償素子と、を備えていることを特徴とする増幅回路が提供される。
【００１２】
このような増幅回路によれば、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができ、プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、低消費電力化が可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明による増幅回路の基本的な構成を示す回路図である。
【００１４】
本発明による増幅回路は、初段の増幅段に差動増幅器１を備え、２段目の増幅段として、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３とを備え、出力段として、互いに反対極性を有してプッシュプル出力を構成し、そのプッシュプル出力をこの増幅回路の出力ＯＵＴとする第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎを備え、さらに、差動増幅器１の出力とこの増幅回路の出力ＯＵＴとの間に位相補償素子４を備えている。
【００１５】
差動増幅器１は、反転入力ＩＮ−と非反転入力ＩＮ＋と出力とを有し、反転入力ＩＮ−および非反転入力ＩＮ＋に入力された信号の差信号を増幅して出力に出力する。
【００１６】
第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力と第１のバイアス電圧Ｖｂｉａｓ４とに接続された入力を有し、差動増幅器１の出力電圧と第１のバイアス電圧Ｖｂｉａｓ４との差信号を電流信号に変換して出力をする。第２のトランスコンダクタンス増幅器３は、この出力と第１のトランスコンダクタンス増幅器２の出力とが共に接続された入力と、第２のバイアス電圧Ｖｂｉａｓ３に接続された入力とを有し、第１のトランスコンダクタンス増幅器２の出力および第２のトランスコンダクタンス増幅器３の出力同士で生じる電圧と第２のバイアス電圧Ｖｂｉａｓ３との差信号を電流信号に変換して出力する。
【００１７】
出力段の第１の出力トランジスタＭｐは、ゲートが第２のトランスコンダクタンス増幅器３の出力に、ソースが第１の電源ＶＤＤに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第２の出力トランジスタＭｎは、ゲートが差動増幅器１の出力に、ソースが第２の電源ＶＳＳに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎは、ドレイン同士が接続されてプッシュプル出力を構成している。
【００１８】
次に、小信号モデルでの上記構成の増幅回路の作用について説明する。初段の差動増幅器１で反転入力信号と非反転入力信号との差信号が増幅される。差信号の増幅信号である差動増幅器１の出力信号は、第１のトランスコンダクタンス増幅器２の入力、および第２の出力トランジスタＭｎのゲートに受け渡される。
【００１９】
第１のトランスコンダクタンス増幅器２では、差動増幅器１の出力信号と第１のバイアス電圧Ｖｂｉａｓ４との差信号をバイアス電流に重畳した電流信号に変換して出力する。差動増幅器１の出力信号電圧をｖａ、第１のトランスコンダクタンス増幅器２のトランスコンダクタンスをｇｍ２とすると、第１のトランスコンダクタンス増幅器２の電流出力信号ｉ２は、次のような式になる。
【００２０】
【数１】
ｉ２＝ｇｍ２×ｖａ・・・（１）
なお、第１のバイアス電圧Ｖｂｉａｓ４は、差動増幅器１の出力のバイアス電圧（動作点）と等しくした方が歪の少ない電流信号に変換できるので、ここではこれらは等しいものとしている。第１のトランスコンダクタンス増幅器２の出力は、第２のトランスコンダクタンス増幅器３の出力と接続し、また第１の出力トランジスタＭｐのゲートに接続されているので、第１のトランスコンダクタンス増幅器２の電流信号出力ｉ２は、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３との並列出力抵抗によって電圧信号に変換され、第１の出力トランジスタＭｐのゲート信号に受け渡しされる。第１および第２のトランスコンダクタンス増幅器２，３を合わせた全体回路における小信号モデルでの出力抵抗をｒｏ２３とすると、第１の出力トランジスタＭｐのゲート信号電圧ｖｇｐは次のような式になる。
【００２１】
【数２】
ｖｇｐ＝ｒｏ２３×ｉａ＝ｇｍ２×ｒｏ２３×ｖａ・・・（２）
これにより、第１の出力トランジスタＭｐのゲート信号は、第２の出力トランジスタＭｎのゲート信号と同位相になる。
【００２２】
したがって、第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力信号を第１の出力トランジスタＭｐのゲートへの入力信号として伝達する機能を有している。
【００２３】
また、第２のトランスコンダクタンス増幅器３は、第２のバイアス電圧Ｖｂｉａｓ３と第２のトランスコンダクタンス増幅器３自体の出力とを入力しているため、差動増幅器１の入力が無信号である静動作時、すなわち、第２のトランスコンダクタンス増幅器３に接続されているインピーダンスが単純なもの、もしくは小信号モデルでは、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができるため、第２のトランスコンダクタンス増幅器３の出力電圧は、第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。
【００２４】
さらに第２のトランスコンダクタンス増幅器３の出力は、第１の出力トランジスタＭｐのゲートに接続されているので、第１の出力トランジスタＭｐのゲート電圧は第２のバイアス電圧Ｖｂｉａｓ３に直流的にバイアスされる。このため、第１の出力トランジスタＭｐのゲート・ソース電圧をＶＧＳｐとすると、次のことが成り立つ。
【００２５】
【数３】
｜ＶＧＳｐ｜＝Ｖｂｉａｓ３・・・（３）
したがって、第２のトランスコンダクタンス増幅器３は、第１の出力トランジスタＭｐのゲートを直流的なバイアス電圧Ｖｂｉａｓ３に保持する機能がある。
つまり、第１の出力トランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力トランジスタＭｎとは独立して設定できることになる。
【００２６】
増幅回路が静動作している時の出力段である第１および第２の出力トランジスタＭｐ，Ｍｎのバイアス電流について考察する。第１の出力トランジスタＭｐのゲートは第２のバイアス電圧Ｖｂｉａｓ３でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｐを流そうとする。一方、第２の出力トランジスタＭｎのゲートは差動増幅器１の出力動作点電圧でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｎを流そうとする。そして、第１および第２の出力トランジスタＭｐ，Ｍｎで流そうとする電流Ｉｐ，Ｉｎのうち小さい電流値が出力段のバイアス電流となる。なお、発生オフセット電圧を考慮すると第１および第２の出力トランジスタＭｐ，Ｍｎのそれぞれが流す電流はＩｐ＝Ｉｎとしたほうが望ましい。
【００２７】
最後に、差動増幅器１の入力に信号が入力されて出力電圧が振れる大信号モデルの場合について考察する。差動増幅器１の出力電圧ｖａが第１の電源ＶＤＤ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は、静動作時バイアス電圧と比べて共に第１の電源ＶＤＤ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｐは減少して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｎは増加する。出力に抵抗負荷があると、第２の出力トランジスタＭｎの方が流そうとするドレイン電流Ｉｎが多くなるので、増幅回路の出力は電流を引き込む動作をする。
【００２８】
逆に、差動増幅器１の出力電圧ｖａが第２の電源ＶＳＳ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は静動作時バイアス電圧と比べて共に第２の電源ＶＳＳ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｐは増加して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｎは減少する。出力に抵抗負荷があると、第１の出力トランジスタＭｐの方が流そうとするドレイン電流Ｉｐが多くなるので増幅回路の出力は電流を吐き出す動作をする。以上により、増幅回路の出力段はプッシュプル出力動作をすることができる。
【００２９】
図２は本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。なお、図２において、図１に示した構成要素と同じ要素については同じ符号を付してある。
【００３０】
初段の差動増幅器１は、ゲートが反転入力ＩＮ−に接続されたＰＭＯＳトランジスタＭ４と、ゲートが非反転入力ＩＮ＋に接続されたＰＭＯＳトランジスタＭ５とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ１に接続されている。ＰＭＯＳトランジスタＭ４，Ｍ５のドレインは、それぞれＮＭＯＳトランジスタＭ６，Ｍ７のドレインに接続され、このうちの一方のＮＭＯＳトランジスタＭ６のゲートは、自身のドレインと他方のＮＭＯＳトランジスタＭ７のゲートに接続され、これらＮＭＯＳトランジスタＭ６，Ｍ７のソースは第２の電源ＶＳＳに接続されている。また、ＰＭＯＳトランジスタＭ４，Ｍ５のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ３のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。このＰＭＯＳトランジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ１のゲートとドレインとに接続され、そのソースは第１の電源ＶＤＤに接続され、ドレインにはバイアスＢｉａｓ１がかかっている。
【００３１】
このように、この初段の差動増幅器１は、ＰＭＯＳトランジスタＭ４，Ｍ５が反転および非反転の差動入力を構成し、ＰＭＯＳトランジスタＭ３がＰＭＯＳトランジスタＭ１と共にカレントミラー回路を構成してこの差動入力に定電流Ｉｂｉａｓ１を流す定電流源となり、ＮＭＯＳトランジスタＭ６，Ｍ７がその差動入力のカレントミラー負荷回路とする構成となっている。
【００３２】
２段目の増幅段における第１のトランスコンダクタンス増幅器２は、ゲートにバイアス電圧Ｖｂｉａｓ４が印加されたＮＭＯＳトランジスタＭ１１と、ゲートが差動増幅器１の出力であるＰＭＯＳトランジスタＭ５のドレインに接続され、ドレインが第１の電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ１２とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ３に接続されている。
ＮＭＯＳトランジスタＭ１１，Ｍ１２のソースは、互いに接続されると共に、ＮＭＯＳトランジスタＭ１３のドレインに接続され、そのソースは第２の電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＭ１３のゲートはＮＭＯＳトランジスタＭ２のゲートとドレインとに接続され、そのソースは第２の電源ＶＳＳに接続され、ドレインにはバイアスＢｉａｓ２がかかっている。
【００３３】
したがって、この第１のトランスコンダクタンス増幅器２は、ＮＭＯＳトランジスタＭ１１，Ｍ１２のゲートを入力とした部分であって、一方のＮＭＯＳトランジスタＭ１１のゲートにバイアス電圧Ｖｂｉａｓ４を印加し、他方のＮＭＯＳトランジスタＭ１２のゲートに差動増幅器１の出力を入力し、ＮＭＯＳトランジスタＭ１１のドレインを出力にする回路を構成している。ＮＭＯＳトランジスタＭ１３は、ＮＭＯＳトランジスタＭ２と共にカレントミラー回路を構成してＮＭＯＳトランジスタＭ１１，Ｍ１２に定電流Ｉｂｉａｓ２を流す定電流源になっている。
【００３４】
また、第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートおよびドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。
【００３５】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とした部分であって、一方のＰＭＯＳトランジスタＭ９のゲートにバイアス電圧Ｖｂｉａｓ３を印加し、他方のＰＭＯＳトランジスタＭ１０のゲートとドレインとを接続して出力とする構成になっていて、第１のトランスコンダクタンス増幅器２の出力と第２のトランスコンダクタンス増幅器３の出力とが互いに接続された形になっている。
【００３６】
出力段は、ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとからなり、ＰＭＯＳトランジスタＭｐのゲートは第２のトランスコンダクタンス増幅器３の出力であるＰＭＯＳトランジスタＭ１０のドレインと接続され、ＮＭＯＳトランジスタＭｎのゲートは差動増幅器１の出力と接続され、ＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのドレインの接続点がこの増幅回路の出力となっている。
【００３７】
位相補償素子４は、差動増幅器１の出力とこの増幅回路の出力である出力端子ＯＵＴとの間に直列に接続された抵抗ＲｃおよびコンデンサＣｃから構成されている。
【００３８】
この増幅回路において、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができ、その結果、第１の出力ＭＯＳトランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力ＭＯＳトランジスタＭｎとは独立して設定できることについて詳述する。
【００３９】
第１のトランスコンダクタンス増幅器２のＮＭＯＳトランジスタＭ１１，Ｍ１２に入力されるバイアス電圧Ｖｂｉａｓ４と差動増幅器１の出力の動作点とにより、ＮＭＯＳトランジスタＭ１１への吸い込み電流Ｉ２が定まる。第２のトランスコンダクタンス増幅器３においては、ＰＭＯＳトランジスタＭ８によって定まる定電流値を電流Ｉ２の２倍とする。ＰＭＯＳトランジスタＭ９に流れる電流が電流Ｉ２に等しくなるよう回路パラメータ（各トランジスタのサイズなどを調整する。こうすることにより、ＰＭＯＳトランジスタＭ１０から吐き出す電流は、ＮＭＯＳトランジスタＭ１１に吸い込まれる電流Ｉ２に等しく、ＰＭＯＳトランジスタＭ１０の状態はＰＭＯＳトランジスタＭ９の状態と等しくなるので、これらのゲート電圧も等しくなり、ＰＭＯＳトランジスタＭ１０のゲートは自身のドレインに接続されているため、ＰＭＯＳトランジスタＭ１０のドレインの電圧は第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。これにより、第１の出力ＭＯＳトランジスタＭｐの動作点は、バイアス電圧Ｖｂｉａｓ３によって設定されることになる。
【００４０】
図３は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。なお、図３において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４１】
バイアス電圧Ｖｂｉａｓ３の電圧源は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５とから構成されている。ＮＭＯＳトランジスタＭ１５は、ソースが第２の電源ＶＳＳに接続され、ゲートがカレントミラー回路を構成するＮＭＯＳトランジスタＭ２のゲートに接続され、定電流源を構成している。ＰＭＯＳトランジスタＭ１４は、ソースが第１の電源ＶＤＤに接続され、ゲートおよびドレインが短絡されてＮＭＯＳトランジスタＭ１５のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインとを短絡したＰＭＯＳトランジスタＭ１４にＮＭＯＳトランジスタＭ１５からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ３として出力することができる。
【００４２】
一方のバイアス電圧Ｖｂｉａｓ４の電圧源は、ＮＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ１７とから構成されている。ＰＭＯＳトランジスタＭ１７は、ソースが第１の電源ＶＤＤに接続され、ゲートがカレントミラー回路を構成するＰＭＯＳトランジスタＭ１のゲートに接続され、定電流源を構成している。ＮＭＯＳトランジスタＭ１６は、ソースが第２の電源ＶＳＳに接続され、ゲートおよびドレインが短絡されてＰＭＯＳトランジスタＭ１７のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインを短絡したＮＭＯＳトランジスタＭ１６にＰＭＯＳトランジスタＭ１７からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ４として出力する。
【００４３】
ここで、この図３に示した回路構成において、増幅回路が静動作になっている時の出力段を構成するＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流の決定方法を述べる。
【００４４】
静動作時のＰＭＯＳトランジスタＭｐのゲート電圧は、バイアス電圧Ｖｂｉａｓ３と同じになるので、ＰＭＯＳトランジスタＭｐのゲート・ソース間電圧ＶｇｓｐはＰＭＯＳトランジスタＭ１４で発生するゲート・ソース間電圧Ｖｇｓ１４と同じになる。このゲート・ソース間電圧Ｖｇｓ１４は、ＮＭＯＳトランジスタＭ１５の定電流値とＰＭＯＳトランジスタＭ１４のトランジスタサイズで決まるので、ＰＭＯＳトランジスタＭｐのサイズを設定することでＰＭＯＳトランジスタＭｐのバイアス電流値を求めることができる。簡単に言うとカレントミラー回路でトランジスタのサイズ比を以って入力電流値に対して出力電流値を求められることと同じである。
【００４５】
一方、ＮＭＯＳトランジスタＭｎのゲート電圧は、差動増幅器１の出力の動作点電圧となるが、この動作点電圧は差動増幅器のカレントミラー負荷回路であるＮＭＯＳトランジスタＭ６，Ｍ７のドレイン電圧と同等となる。つまり、ＮＭＯＳトランジスタＭｎのゲート・ソース間電圧Ｖｇｓｎは、ＮＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓ６と同じになる。このゲート・ソース間電圧Ｖｇｓ６は、ＮＭＯＳトランジスタＭ６のバイアス電流とトランジスタサイズで決まるので、ＮＭＯＳトランジスタＭｎのトランジスタサイズを設定することによりＮＭＯＳトランジスタＭ６のサイズ比で以ってＮＭＯＳトランジスタＭｎのバイアス電流は決まる。なお、バイアス電圧Ｖｂｉａｓ４も差動増幅器１の出力の動作点電圧と等しくするのが望ましいので、ＰＭＯＳトランジスタＭ１７の定電流値を設定しておけばトランジスタサイズ比よりＮＭＯＳトランジスタＭ１６のトランジスタサイズを決めることができる。このことにより、ＮＭＯＳトランジスタＭ６，Ｍ７，Ｍ１６，Ｍｎは、バイアス（ドレイン）電流比によりトランジスタサイズ比の関係となる。
【００４６】
図４は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。なお、図４において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４７】
このバイアス電圧源によれば、第１のトランスコンダクタンス増幅器２のバイアス電圧源を差動増幅器１におけるカレントミラー負荷回路のＮＭＯＳトランジスタＭ６を利用し、カレントミラー負荷回路のＮＭＯＳトランジスタＭ６のゲート・ドレイン間電圧Ｖｇｓ６をバイアス電圧Ｖｂｉａｓ４としている。
【００４８】
また、第２のトランスコンダクタンス増幅器３のバイアス電圧源は、図３に示した回路例と同様に、ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１５によって構成されている。
【００４９】
以上の構成により、図３に示した増幅回路と比べて、増幅回路の回路中のバイアス電流経路を１つ削減することができるので、消費電流を少なくすることができる。
【００５０】
図５は図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。なお、図５において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００５１】
この増幅回路において、差動増幅器１と、第１のトランスコンダクタンス増幅器２と、出力段のＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎと、位相補償素子４とは、図２に示した増幅回路に示した回路と同じ回路構成である。
【００５２】
第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ９のドレインは第２の電源ＶＳＳに接続され、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ２０のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＭ２０はソースが第２の電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２１はソースが第２の電源ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＭ２２のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ２２はソースが第１の電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ２３のゲートに接続されている。ＰＭＯＳトランジスタＭ２３はソースが第１の電源ＶＤＤに接続され、ドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されている。
【００５３】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とし、ＰＭＯＳトランジスタＭ１０のドレインをＮＭＯＳトランジスタＭ２０，Ｍ２１で構成したカレントミラー回路のＮＭＯＳトランジスタＭ２０のゲート・ドレインを接続した部分に接続してＰＭＯＳトランジスタＭ１０からの電流信号を折り返すことができるようにし、さらにＮＭＯＳトランジスタＭ２１のドレインをＰＭＯＳトランジスタＭ２２，Ｍ２３で構成したカレントミラー回路のＰＭＯＳトランジスタＭ２２のゲート・ドレインを接続した部分に接続して電流信号を折り返すことができるようにしている。そして、ＰＭＯＳトランジスタＭ２３のドレインをトランスコンダクタンス増幅器３の出力として構成し、その出力と第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインと出力段のＰＭＯＳトランジスタＭｐのゲートとに接続している。
【００５４】
この図５に示した増幅回路は、電源間（ＶＤＤ−ＶＳＳ間）にて縦に接続されているトランジスタ数が３個である。一方、図２〜図４に示した増幅回路では、電源間のトランジスタ数は４個であるため、これら図２〜図４に示した増幅回路の場合に比較して、この図５に示した増幅回路は、電源電圧（正確には電源間電圧）を低くすることができる構成になっている。
【００５５】
なお、図４、図５の増幅回路に関して、出力段のＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流は、図２の増幅回路と同様な方法で決定することができる。
【００５６】
以上、本発明をその好適な実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではない。たとえば上述の実施の形態における具体的な回路構成に対して、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタにするようにトランジスタの極性をすべて反対にして電源ＶＤＤと電源ＶＳＳを入れ替えた回路構成も実施可能である。さらに、ＭＯＳトランジスタをバイポーラトランジスタなどＭＯＳトランジスタと同じような特性のある能動素子を使用しても実現可能である。
【００５７】
【発明の効果】
以上説明したように、本発明では、２入力の差動増幅器の出力と第１のバイアス電圧とを入力した第１のトランスコンダクタンス増幅器があり、この第１のトランスコンダクタンス増幅器の出力を第２のトランスコンダクタンス増幅器の一方の入力と出力と第１の出力トランジスタのゲートとに接続し、第２のバイアス電圧を第２のトランスコンダクタンス増幅器の他方の入力とし、第１の出力トランジスタと極性が反対である第２の出力トランジスタのゲートに差動増幅器の出力を接続して、第１および第２の出力トランジスタのドレイン同士を接続してプッシュプル出力とする構成にした。これにより、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができる。プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、増幅回路の低消費電力化が可能となる。
【００５８】
また、プッシュプル出力段の第１および第２の出力トランジスタのゲート電圧は、バイアス電圧源でのトランジスタのドレイン電流とトランジスタサイズで決定する電圧を用いることができ、プッシュプル出力段のバイアス電流はバイアス電圧源のトランジスタのトランジスタサイズ比によりカレントミラー回路と同様な原理で決定されるので、製造ばらつきや温度変化などの影響に対して安定した出力を得られる増幅回路となる。
【００５９】
さらに、プッシュプル出力段の第１および第２の出力トランジスタの動作点を独立に設定でき、第１および第２の出力トランジスタのゲートヘの入力が同相になり、トランスコンダクタンス増幅器により電流モードで動作させるので、動作速度を上げられる
なお、本発明による増幅回路は、特許文献１に対して、出力からのフィードバックが無いので、安定性、周波数特性に優れ、特許文献２に対しては、出力トランジスタをカレントミラーを使わずに制御できるので、出力トランジスタの出力電流がカレントミラー回路中のバイアス回路により制限されることがない。
【図面の簡単な説明】
【図１】本発明による増幅回路の基本的な構成を示す回路図である。
【図２】本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。
【図３】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。
【図４】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。
【図５】図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。
【符号の説明】
１ 差動増幅器
２ 第１のトランスコンダクタンス増幅器
３ 第２のトランスコンダクタンス増幅器
４ 位相補償素子
Ｍｐ 第１の出力トランジスタ
Ｍｎ 第２の出力トランジスタ
【発明の属する技術分野】
本発明は増幅回路に関し、特に半導体集積回路に適用され、信号増幅やインピーダンス変換などの用途に使われる、プッシュプル出力を具備した低消費電力化可能な増幅回路に関する。
【０００２】
【従来の技術】
プッシュプル出力を有する増幅回路の従来例として、特許文献１にあるような事例がある。
【０００３】
特許文献１の図１によれば、演算増幅器などの出力に適用される増幅器の構成を示している。以下の説明で括弧内の符号は文献中の記載の符号を示す。この増幅器では、相補型の構成であるＰＭＯＳトランジスタ（ＱＰｆ）とＮＭＯＳトランジスタ（Ｑｎｆ）がＡＢ級またはＢ級出力段の最終コンポーネントとしてプッシュプル型に接続され、その接続点がその段の出力端子（ＯＵＴ）を構成している。２つの相互コンダクタンス増幅回路（Ｔｐ，Ｔｎ）は、それぞれの出力端子をＰＭＯＳトランジスタ（ＱＰｆ）およびＮＭＯＳトランジスタ（Ｑｎｆ）のゲート端子にそれぞれ接続し、それぞれの反転入力端子は互いに接続されて、この増幅器の入力（ＩＮ）を形成し、さらにそれぞれの非反転入力端子は、それぞれフィードバックシステム（Ｆｐ，Ｆｎ）を介して出力端子ＯＵＴに接続されている。
【０００４】
この事例において、確実なプッシュプル出力動作を行える利点がある反面、出力からフィードバックシステムと相互コンダクタンス増幅器を介して出力段のＭＯＳトランジスタのゲートにフィードバックを掛けていることにより、演算増幅器に適用したときに安定性の確保ができなくなることや周波数特性が劣化することなどの特性がある。
【０００５】
他の事例として特許文献２がある。
この特許文献２の図１に記載の差動増幅器は、差動入力段（３８）と、出力段（４０）と、同相帰還安定化回路（４２）とを具備している。差動入力段（３８）は、その増幅素子を構成する２個のトランジスタ（Ｑ１，Ｑ２）に負荷としてトランジスタ（Ｑ３，Ｑ４）をそれぞれ接続して構成されている。出力段（４０）は、差動入力段（３８）の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ１０）、このトランジスタ（Ｑ１０）に負荷として接続したトランジスタ（Ｑ１１）、このトランジスタ（Ｑ１１）とカレントミラー回路を構成するトランジスタ（Ｑ１２）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ１３）で構成され、トランジスタ（Ｑ１２）とトランジスタ（Ｑ１３）とがプッシュプル出力回路を構成し、その接続点から出力を取り出すようになっている。また、同相帰還安定化回路（４２）は、差動入力段の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ８）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ９）、これらトランジスタ（Ｑ８，Ｑ９）に共通の負荷として接続されてカレントミラー回路を構成するトランジスタ（Ｑ６，Ｑ７）、トランジスタ（Ｑ６）に負荷として接続されると共に差動入力段の負荷を構成するトランジスタ（Ｑ３，Ｑ４）とそれぞれカレントミラー回路を構成するトランジスタＱ５で構成されている（特許文献２、図１参照）。
【０００６】
この事例では、出力段のプッシュプル出力回路の安定性は確保できるが、この出力段を構成する一方のトランジスタ（Ｑ１２）がトランジスタ（Ｑ１１）とカレントミラー回路を構成しているため、出力電流がトランジスタ（Ｑ１１）のバイアス電流により制限されるという特性を有している。
【０００７】
演算増幅器の信号出力を第１の電源と第２の電源との間の全電圧範囲にわたって使用し、また、軽負荷に対応できるよう出力電流を大きくする必要がある場合には、演算増幅器の出力段の構成はＰＭＯＳトランジスタとＮＭＯＳトランジスタのような相補的な構造のトランジスタを用い、ドレイン（バイポーラではコレクタ）出力でかつＡＢ級動作やＢ級動作としたプッシュプル出力にすることにより、静動作時の演算増幅器の消費電流を減らすことができ、低消費電力化が可能になる。
【０００８】
【特許文献１】
特許第２６８８４７７号公報（段落番号〔０００４〕〜〔００１１〕，図１）
【特許文献２】
特開平８−２２２９７２号公報（段落番号〔００１０〕〜〔００１５〕，図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、プッシュプル出力にした場合に、出力電圧が電源変動や温度変動などの影響を受けない安定した演算増幅器にするには、出力段に用いるＰＭＯＳトランジスタやＮＭＯＳトランジスタのゲート（バイポーラトランジスタではベース）のバイアス制御手段が難しく、演算増幅器における出力段の回路構成が複雑になり消費電流が増えてしまうことがあるという問題点があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路構成が簡素でプッシュプル出力可能であって低消費電力を実現することができる増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記問題を解決するために、反転と非反転の差信号を増幅する差動増幅器を有する増幅回路において、前記差動増幅器の出力と第１のバイアス電圧とを入力して前記差動増幅器の出力と前記第１のバイアス電圧との差信号を電流信号に変換して出力をする第１のトランスコンダクタンス増幅器と、出力が前記第１のトランスコンダクタンス増幅器の出力に接続されて出力同士で生じる電圧と第２のバイアス電圧とを入力して差信号を電流信号に変換して出力する第２のトランスコンダクタンス増幅器と、ゲートが前記第２のトランスコンダクタンス増幅器の出力に接続され、ソースが第１の電源に接続された第１の出力トランジスタと、前記第１の出力トランジスタと極性が反対であってゲートが前記差動増幅器の出力に接続され、ソースが第２の電源に接続され、ドレインが前記第１の出力トランジスタのドレインに接続されてプッシュプル出力を構成する第２の出力トランジスタと、前記差動増幅器の出力と前記第１および第２の出力トランジスタのドレイン同士の接続点との間に接続された位相補償素子と、を備えていることを特徴とする増幅回路が提供される。
【００１２】
このような増幅回路によれば、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができ、プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、低消費電力化が可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明による増幅回路の基本的な構成を示す回路図である。
【００１４】
本発明による増幅回路は、初段の増幅段に差動増幅器１を備え、２段目の増幅段として、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３とを備え、出力段として、互いに反対極性を有してプッシュプル出力を構成し、そのプッシュプル出力をこの増幅回路の出力ＯＵＴとする第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎを備え、さらに、差動増幅器１の出力とこの増幅回路の出力ＯＵＴとの間に位相補償素子４を備えている。
【００１５】
差動増幅器１は、反転入力ＩＮ−と非反転入力ＩＮ＋と出力とを有し、反転入力ＩＮ−および非反転入力ＩＮ＋に入力された信号の差信号を増幅して出力に出力する。
【００１６】
第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力と第１のバイアス電圧Ｖｂｉａｓ４とに接続された入力を有し、差動増幅器１の出力電圧と第１のバイアス電圧Ｖｂｉａｓ４との差信号を電流信号に変換して出力をする。第２のトランスコンダクタンス増幅器３は、この出力と第１のトランスコンダクタンス増幅器２の出力とが共に接続された入力と、第２のバイアス電圧Ｖｂｉａｓ３に接続された入力とを有し、第１のトランスコンダクタンス増幅器２の出力および第２のトランスコンダクタンス増幅器３の出力同士で生じる電圧と第２のバイアス電圧Ｖｂｉａｓ３との差信号を電流信号に変換して出力する。
【００１７】
出力段の第１の出力トランジスタＭｐは、ゲートが第２のトランスコンダクタンス増幅器３の出力に、ソースが第１の電源ＶＤＤに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第２の出力トランジスタＭｎは、ゲートが差動増幅器１の出力に、ソースが第２の電源ＶＳＳに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎは、ドレイン同士が接続されてプッシュプル出力を構成している。
【００１８】
次に、小信号モデルでの上記構成の増幅回路の作用について説明する。初段の差動増幅器１で反転入力信号と非反転入力信号との差信号が増幅される。差信号の増幅信号である差動増幅器１の出力信号は、第１のトランスコンダクタンス増幅器２の入力、および第２の出力トランジスタＭｎのゲートに受け渡される。
【００１９】
第１のトランスコンダクタンス増幅器２では、差動増幅器１の出力信号と第１のバイアス電圧Ｖｂｉａｓ４との差信号をバイアス電流に重畳した電流信号に変換して出力する。差動増幅器１の出力信号電圧をｖａ、第１のトランスコンダクタンス増幅器２のトランスコンダクタンスをｇｍ２とすると、第１のトランスコンダクタンス増幅器２の電流出力信号ｉ２は、次のような式になる。
【００２０】
【数１】
ｉ２＝ｇｍ２×ｖａ・・・（１）
なお、第１のバイアス電圧Ｖｂｉａｓ４は、差動増幅器１の出力のバイアス電圧（動作点）と等しくした方が歪の少ない電流信号に変換できるので、ここではこれらは等しいものとしている。第１のトランスコンダクタンス増幅器２の出力は、第２のトランスコンダクタンス増幅器３の出力と接続し、また第１の出力トランジスタＭｐのゲートに接続されているので、第１のトランスコンダクタンス増幅器２の電流信号出力ｉ２は、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３との並列出力抵抗によって電圧信号に変換され、第１の出力トランジスタＭｐのゲート信号に受け渡しされる。第１および第２のトランスコンダクタンス増幅器２，３を合わせた全体回路における小信号モデルでの出力抵抗をｒｏ２３とすると、第１の出力トランジスタＭｐのゲート信号電圧ｖｇｐは次のような式になる。
【００２１】
【数２】
ｖｇｐ＝ｒｏ２３×ｉａ＝ｇｍ２×ｒｏ２３×ｖａ・・・（２）
これにより、第１の出力トランジスタＭｐのゲート信号は、第２の出力トランジスタＭｎのゲート信号と同位相になる。
【００２２】
したがって、第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力信号を第１の出力トランジスタＭｐのゲートへの入力信号として伝達する機能を有している。
【００２３】
また、第２のトランスコンダクタンス増幅器３は、第２のバイアス電圧Ｖｂｉａｓ３と第２のトランスコンダクタンス増幅器３自体の出力とを入力しているため、差動増幅器１の入力が無信号である静動作時、すなわち、第２のトランスコンダクタンス増幅器３に接続されているインピーダンスが単純なもの、もしくは小信号モデルでは、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができるため、第２のトランスコンダクタンス増幅器３の出力電圧は、第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。
【００２４】
さらに第２のトランスコンダクタンス増幅器３の出力は、第１の出力トランジスタＭｐのゲートに接続されているので、第１の出力トランジスタＭｐのゲート電圧は第２のバイアス電圧Ｖｂｉａｓ３に直流的にバイアスされる。このため、第１の出力トランジスタＭｐのゲート・ソース電圧をＶＧＳｐとすると、次のことが成り立つ。
【００２５】
【数３】
｜ＶＧＳｐ｜＝Ｖｂｉａｓ３・・・（３）
したがって、第２のトランスコンダクタンス増幅器３は、第１の出力トランジスタＭｐのゲートを直流的なバイアス電圧Ｖｂｉａｓ３に保持する機能がある。
つまり、第１の出力トランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力トランジスタＭｎとは独立して設定できることになる。
【００２６】
増幅回路が静動作している時の出力段である第１および第２の出力トランジスタＭｐ，Ｍｎのバイアス電流について考察する。第１の出力トランジスタＭｐのゲートは第２のバイアス電圧Ｖｂｉａｓ３でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｐを流そうとする。一方、第２の出力トランジスタＭｎのゲートは差動増幅器１の出力動作点電圧でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｎを流そうとする。そして、第１および第２の出力トランジスタＭｐ，Ｍｎで流そうとする電流Ｉｐ，Ｉｎのうち小さい電流値が出力段のバイアス電流となる。なお、発生オフセット電圧を考慮すると第１および第２の出力トランジスタＭｐ，Ｍｎのそれぞれが流す電流はＩｐ＝Ｉｎとしたほうが望ましい。
【００２７】
最後に、差動増幅器１の入力に信号が入力されて出力電圧が振れる大信号モデルの場合について考察する。差動増幅器１の出力電圧ｖａが第１の電源ＶＤＤ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は、静動作時バイアス電圧と比べて共に第１の電源ＶＤＤ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｐは減少して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｎは増加する。出力に抵抗負荷があると、第２の出力トランジスタＭｎの方が流そうとするドレイン電流Ｉｎが多くなるので、増幅回路の出力は電流を引き込む動作をする。
【００２８】
逆に、差動増幅器１の出力電圧ｖａが第２の電源ＶＳＳ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は静動作時バイアス電圧と比べて共に第２の電源ＶＳＳ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｐは増加して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｎは減少する。出力に抵抗負荷があると、第１の出力トランジスタＭｐの方が流そうとするドレイン電流Ｉｐが多くなるので増幅回路の出力は電流を吐き出す動作をする。以上により、増幅回路の出力段はプッシュプル出力動作をすることができる。
【００２９】
図２は本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。なお、図２において、図１に示した構成要素と同じ要素については同じ符号を付してある。
【００３０】
初段の差動増幅器１は、ゲートが反転入力ＩＮ−に接続されたＰＭＯＳトランジスタＭ４と、ゲートが非反転入力ＩＮ＋に接続されたＰＭＯＳトランジスタＭ５とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ１に接続されている。ＰＭＯＳトランジスタＭ４，Ｍ５のドレインは、それぞれＮＭＯＳトランジスタＭ６，Ｍ７のドレインに接続され、このうちの一方のＮＭＯＳトランジスタＭ６のゲートは、自身のドレインと他方のＮＭＯＳトランジスタＭ７のゲートに接続され、これらＮＭＯＳトランジスタＭ６，Ｍ７のソースは第２の電源ＶＳＳに接続されている。また、ＰＭＯＳトランジスタＭ４，Ｍ５のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ３のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。このＰＭＯＳトランジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ１のゲートとドレインとに接続され、そのソースは第１の電源ＶＤＤに接続され、ドレインにはバイアスＢｉａｓ１がかかっている。
【００３１】
このように、この初段の差動増幅器１は、ＰＭＯＳトランジスタＭ４，Ｍ５が反転および非反転の差動入力を構成し、ＰＭＯＳトランジスタＭ３がＰＭＯＳトランジスタＭ１と共にカレントミラー回路を構成してこの差動入力に定電流Ｉｂｉａｓ１を流す定電流源となり、ＮＭＯＳトランジスタＭ６，Ｍ７がその差動入力のカレントミラー負荷回路とする構成となっている。
【００３２】
２段目の増幅段における第１のトランスコンダクタンス増幅器２は、ゲートにバイアス電圧Ｖｂｉａｓ４が印加されたＮＭＯＳトランジスタＭ１１と、ゲートが差動増幅器１の出力であるＰＭＯＳトランジスタＭ５のドレインに接続され、ドレインが第１の電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ１２とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ３に接続されている。
ＮＭＯＳトランジスタＭ１１，Ｍ１２のソースは、互いに接続されると共に、ＮＭＯＳトランジスタＭ１３のドレインに接続され、そのソースは第２の電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＭ１３のゲートはＮＭＯＳトランジスタＭ２のゲートとドレインとに接続され、そのソースは第２の電源ＶＳＳに接続され、ドレインにはバイアスＢｉａｓ２がかかっている。
【００３３】
したがって、この第１のトランスコンダクタンス増幅器２は、ＮＭＯＳトランジスタＭ１１，Ｍ１２のゲートを入力とした部分であって、一方のＮＭＯＳトランジスタＭ１１のゲートにバイアス電圧Ｖｂｉａｓ４を印加し、他方のＮＭＯＳトランジスタＭ１２のゲートに差動増幅器１の出力を入力し、ＮＭＯＳトランジスタＭ１１のドレインを出力にする回路を構成している。ＮＭＯＳトランジスタＭ１３は、ＮＭＯＳトランジスタＭ２と共にカレントミラー回路を構成してＮＭＯＳトランジスタＭ１１，Ｍ１２に定電流Ｉｂｉａｓ２を流す定電流源になっている。
【００３４】
また、第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートおよびドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。
【００３５】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とした部分であって、一方のＰＭＯＳトランジスタＭ９のゲートにバイアス電圧Ｖｂｉａｓ３を印加し、他方のＰＭＯＳトランジスタＭ１０のゲートとドレインとを接続して出力とする構成になっていて、第１のトランスコンダクタンス増幅器２の出力と第２のトランスコンダクタンス増幅器３の出力とが互いに接続された形になっている。
【００３６】
出力段は、ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとからなり、ＰＭＯＳトランジスタＭｐのゲートは第２のトランスコンダクタンス増幅器３の出力であるＰＭＯＳトランジスタＭ１０のドレインと接続され、ＮＭＯＳトランジスタＭｎのゲートは差動増幅器１の出力と接続され、ＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのドレインの接続点がこの増幅回路の出力となっている。
【００３７】
位相補償素子４は、差動増幅器１の出力とこの増幅回路の出力である出力端子ＯＵＴとの間に直列に接続された抵抗ＲｃおよびコンデンサＣｃから構成されている。
【００３８】
この増幅回路において、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができ、その結果、第１の出力ＭＯＳトランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力ＭＯＳトランジスタＭｎとは独立して設定できることについて詳述する。
【００３９】
第１のトランスコンダクタンス増幅器２のＮＭＯＳトランジスタＭ１１，Ｍ１２に入力されるバイアス電圧Ｖｂｉａｓ４と差動増幅器１の出力の動作点とにより、ＮＭＯＳトランジスタＭ１１への吸い込み電流Ｉ２が定まる。第２のトランスコンダクタンス増幅器３においては、ＰＭＯＳトランジスタＭ８によって定まる定電流値を電流Ｉ２の２倍とする。ＰＭＯＳトランジスタＭ９に流れる電流が電流Ｉ２に等しくなるよう回路パラメータ（各トランジスタのサイズなどを調整する。こうすることにより、ＰＭＯＳトランジスタＭ１０から吐き出す電流は、ＮＭＯＳトランジスタＭ１１に吸い込まれる電流Ｉ２に等しく、ＰＭＯＳトランジスタＭ１０の状態はＰＭＯＳトランジスタＭ９の状態と等しくなるので、これらのゲート電圧も等しくなり、ＰＭＯＳトランジスタＭ１０のゲートは自身のドレインに接続されているため、ＰＭＯＳトランジスタＭ１０のドレインの電圧は第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。これにより、第１の出力ＭＯＳトランジスタＭｐの動作点は、バイアス電圧Ｖｂｉａｓ３によって設定されることになる。
【００４０】
図３は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。なお、図３において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４１】
バイアス電圧Ｖｂｉａｓ３の電圧源は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５とから構成されている。ＮＭＯＳトランジスタＭ１５は、ソースが第２の電源ＶＳＳに接続され、ゲートがカレントミラー回路を構成するＮＭＯＳトランジスタＭ２のゲートに接続され、定電流源を構成している。ＰＭＯＳトランジスタＭ１４は、ソースが第１の電源ＶＤＤに接続され、ゲートおよびドレインが短絡されてＮＭＯＳトランジスタＭ１５のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインとを短絡したＰＭＯＳトランジスタＭ１４にＮＭＯＳトランジスタＭ１５からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ３として出力することができる。
【００４２】
一方のバイアス電圧Ｖｂｉａｓ４の電圧源は、ＮＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ１７とから構成されている。ＰＭＯＳトランジスタＭ１７は、ソースが第１の電源ＶＤＤに接続され、ゲートがカレントミラー回路を構成するＰＭＯＳトランジスタＭ１のゲートに接続され、定電流源を構成している。ＮＭＯＳトランジスタＭ１６は、ソースが第２の電源ＶＳＳに接続され、ゲートおよびドレインが短絡されてＰＭＯＳトランジスタＭ１７のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインを短絡したＮＭＯＳトランジスタＭ１６にＰＭＯＳトランジスタＭ１７からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ４として出力する。
【００４３】
ここで、この図３に示した回路構成において、増幅回路が静動作になっている時の出力段を構成するＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流の決定方法を述べる。
【００４４】
静動作時のＰＭＯＳトランジスタＭｐのゲート電圧は、バイアス電圧Ｖｂｉａｓ３と同じになるので、ＰＭＯＳトランジスタＭｐのゲート・ソース間電圧ＶｇｓｐはＰＭＯＳトランジスタＭ１４で発生するゲート・ソース間電圧Ｖｇｓ１４と同じになる。このゲート・ソース間電圧Ｖｇｓ１４は、ＮＭＯＳトランジスタＭ１５の定電流値とＰＭＯＳトランジスタＭ１４のトランジスタサイズで決まるので、ＰＭＯＳトランジスタＭｐのサイズを設定することでＰＭＯＳトランジスタＭｐのバイアス電流値を求めることができる。簡単に言うとカレントミラー回路でトランジスタのサイズ比を以って入力電流値に対して出力電流値を求められることと同じである。
【００４５】
一方、ＮＭＯＳトランジスタＭｎのゲート電圧は、差動増幅器１の出力の動作点電圧となるが、この動作点電圧は差動増幅器のカレントミラー負荷回路であるＮＭＯＳトランジスタＭ６，Ｍ７のドレイン電圧と同等となる。つまり、ＮＭＯＳトランジスタＭｎのゲート・ソース間電圧Ｖｇｓｎは、ＮＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓ６と同じになる。このゲート・ソース間電圧Ｖｇｓ６は、ＮＭＯＳトランジスタＭ６のバイアス電流とトランジスタサイズで決まるので、ＮＭＯＳトランジスタＭｎのトランジスタサイズを設定することによりＮＭＯＳトランジスタＭ６のサイズ比で以ってＮＭＯＳトランジスタＭｎのバイアス電流は決まる。なお、バイアス電圧Ｖｂｉａｓ４も差動増幅器１の出力の動作点電圧と等しくするのが望ましいので、ＰＭＯＳトランジスタＭ１７の定電流値を設定しておけばトランジスタサイズ比よりＮＭＯＳトランジスタＭ１６のトランジスタサイズを決めることができる。このことにより、ＮＭＯＳトランジスタＭ６，Ｍ７，Ｍ１６，Ｍｎは、バイアス（ドレイン）電流比によりトランジスタサイズ比の関係となる。
【００４６】
図４は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。なお、図４において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４７】
このバイアス電圧源によれば、第１のトランスコンダクタンス増幅器２のバイアス電圧源を差動増幅器１におけるカレントミラー負荷回路のＮＭＯＳトランジスタＭ６を利用し、カレントミラー負荷回路のＮＭＯＳトランジスタＭ６のゲート・ドレイン間電圧Ｖｇｓ６をバイアス電圧Ｖｂｉａｓ４としている。
【００４８】
また、第２のトランスコンダクタンス増幅器３のバイアス電圧源は、図３に示した回路例と同様に、ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１５によって構成されている。
【００４９】
以上の構成により、図３に示した増幅回路と比べて、増幅回路の回路中のバイアス電流経路を１つ削減することができるので、消費電流を少なくすることができる。
【００５０】
図５は図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。なお、図５において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００５１】
この増幅回路において、差動増幅器１と、第１のトランスコンダクタンス増幅器２と、出力段のＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎと、位相補償素子４とは、図２に示した増幅回路に示した回路と同じ回路構成である。
【００５２】
第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ９のドレインは第２の電源ＶＳＳに接続され、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ２０のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＭ２０はソースが第２の電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２１はソースが第２の電源ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＭ２２のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ２２はソースが第１の電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ２３のゲートに接続されている。ＰＭＯＳトランジスタＭ２３はソースが第１の電源ＶＤＤに接続され、ドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されている。
【００５３】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とし、ＰＭＯＳトランジスタＭ１０のドレインをＮＭＯＳトランジスタＭ２０，Ｍ２１で構成したカレントミラー回路のＮＭＯＳトランジスタＭ２０のゲート・ドレインを接続した部分に接続してＰＭＯＳトランジスタＭ１０からの電流信号を折り返すことができるようにし、さらにＮＭＯＳトランジスタＭ２１のドレインをＰＭＯＳトランジスタＭ２２，Ｍ２３で構成したカレントミラー回路のＰＭＯＳトランジスタＭ２２のゲート・ドレインを接続した部分に接続して電流信号を折り返すことができるようにしている。そして、ＰＭＯＳトランジスタＭ２３のドレインをトランスコンダクタンス増幅器３の出力として構成し、その出力と第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインと出力段のＰＭＯＳトランジスタＭｐのゲートとに接続している。
【００５４】
この図５に示した増幅回路は、電源間（ＶＤＤ−ＶＳＳ間）にて縦に接続されているトランジスタ数が３個である。一方、図２〜図４に示した増幅回路では、電源間のトランジスタ数は４個であるため、これら図２〜図４に示した増幅回路の場合に比較して、この図５に示した増幅回路は、電源電圧（正確には電源間電圧）を低くすることができる構成になっている。
【００５５】
なお、図４、図５の増幅回路に関して、出力段のＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流は、図２の増幅回路と同様な方法で決定することができる。
【００５６】
以上、本発明をその好適な実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではない。たとえば上述の実施の形態における具体的な回路構成に対して、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタにするようにトランジスタの極性をすべて反対にして電源ＶＤＤと電源ＶＳＳを入れ替えた回路構成も実施可能である。さらに、ＭＯＳトランジスタをバイポーラトランジスタなどＭＯＳトランジスタと同じような特性のある能動素子を使用しても実現可能である。
【００５７】
【発明の効果】
以上説明したように、本発明では、２入力の差動増幅器の出力と第１のバイアス電圧とを入力した第１のトランスコンダクタンス増幅器があり、この第１のトランスコンダクタンス増幅器の出力を第２のトランスコンダクタンス増幅器の一方の入力と出力と第１の出力トランジスタのゲートとに接続し、第２のバイアス電圧を第２のトランスコンダクタンス増幅器の他方の入力とし、第１の出力トランジスタと極性が反対である第２の出力トランジスタのゲートに差動増幅器の出力を接続して、第１および第２の出力トランジスタのドレイン同士を接続してプッシュプル出力とする構成にした。これにより、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができる。プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、増幅回路の低消費電力化が可能となる。
【００５８】
また、プッシュプル出力段の第１および第２の出力トランジスタのゲート電圧は、バイアス電圧源でのトランジスタのドレイン電流とトランジスタサイズで決定する電圧を用いることができ、プッシュプル出力段のバイアス電流はバイアス電圧源のトランジスタのトランジスタサイズ比によりカレントミラー回路と同様な原理で決定されるので、製造ばらつきや温度変化などの影響に対して安定した出力を得られる増幅回路となる。
【００５９】
さらに、プッシュプル出力段の第１および第２の出力トランジスタの動作点を独立に設定でき、第１および第２の出力トランジスタのゲートヘの入力が同相になり、トランスコンダクタンス増幅器により電流モードで動作させるので、動作速度を上げられる
なお、本発明による増幅回路は、特許文献１に対して、出力からのフィードバックが無いので、安定性、周波数特性に優れ、特許文献２に対しては、出力トランジスタをカレントミラーを使わずに制御できるので、出力トランジスタの出力電流がカレントミラー回路中のバイアス回路により制限されることがない。
【図面の簡単な説明】
【図１】本発明による増幅回路の基本的な構成を示す回路図である。
【図２】本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。
【図３】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。
【図４】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。
【図５】図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。
【符号の説明】
１ 差動増幅器
２ 第１のトランスコンダクタンス増幅器
３ 第２のトランスコンダクタンス増幅器
４ 位相補償素子
Ｍｐ 第１の出力トランジスタ
Ｍｎ 第２の出力トランジスタ
Claims (5)
- 反転と非反転の差信号を増幅する差動増幅器を有する増幅回路において、
前記差動増幅器の出力と第１のバイアス電圧とを入力して前記差動増幅器の出力と前記第１のバイアス電圧との差信号を電流信号に変換して出力をする第１のトランスコンダクタンス増幅器と、
出力が前記第１のトランスコンダクタンス増幅器の出力に接続されて出力同士で生じる電圧と第２のバイアス電圧とを入力して差信号を電流信号に変換して出力する第２のトランスコンダクタンス増幅器と、
ゲートが前記第２のトランスコンダクタンス増幅器の出力に接続され、ソースが第１の電源に接続された第１の出力トランジスタと、
前記第１の出力トランジスタと極性が反対であってゲートが前記差動増幅器の出力に接続され、ソースが第２の電源に接続され、ドレインが前記第１の出力トランジスタのドレインに接続されてプッシュプル出力を構成する第２の出力トランジスタと、
前記差動増幅器の出力と前記第１および第２の出力トランジスタのドレイン同士の接続点との間に接続された位相補償素子と、を備えていることを特徴とする増幅回路。 - 前記第１のトランスコンダクタンス増幅器は、ソースを前記第２の電源に接続して定電流源として機能する第１のＮＭＯＳトランジスタと、ソースを前記第１のＮＭＯＳトランジスタのドレインに接続し、ゲートを前記第１のバイアス電圧の入力とし、ドレインを前記第１のトランスコンダクタンス増幅器の出力とした第２のＮＭＯＳトランジスタと、ソースを前記第１のＮＭＯＳトランジスタのドレインに接続し、ゲートに前記差動増幅器の出力を入力し、ドレインを前記第１の電源に接続した第３のＮＭＯＳトランジスタとを具備し、
前記第２のトランスコンダクタンス増幅器は、ソースを前記第１の電源に接続して定電流源として機能する第１のＰＭＯＳトランジスタと、ソースを前記第１のＰＭＯＳトランジスタのドレインに接続し、ゲートを前記第２のバイアス電圧の入力とし、ドレインを前記第２の電源に接続した第２のＰＭＯＳトランジスタと、ソースを前記第１のＰＭＯＳトランジスタのドレインに接続し、ゲートおよびドレインを前記第１のトランスコンダクタンス増幅器の出力である前記第２のＮＭＯＳトランジスタのドレインに共に接続した第３のＰＭＯＳトランジスタとを具備し、
前記第１の出力トランジスタをＰＭＯＳトランジスタとし、前記第２の出力トランジスタをＮＭＯＳトランジスタとしたことを特徴とする請求項１記載の増幅回路。 - 前記第１のバイアス電圧の電圧源は、ソースを前記第１の電源に接続して定電流源として機能する第４のＰＭＯＳトランジスタと、ソースを前記第２の電源に接続し、ゲートおよびドレインを前記第４のＰＭＯＳトランジスタのドレインに共に接続して前記第４のＰＭＯＳトランジスタのドレイン電流によりゲートとソースとの間に発生した電圧を前記第１のバイアス電圧として出力する第４のＮＭＯＳトランジスタとを具備し、
前記第２のバイアス電圧の電圧源は、ソースを前記第２の電源に接続して定電流源として機能する第５のＮＭＯＳトランジスタと、ソースを前記第１の電源に接続し、ゲートおよびドレインを前記第５のＮＭＯＳトランジスタのドレインに共に接続して前記第５のＮＭＯＳトランジスタのドレイン電流によりゲートとソースとの間に発生した電圧を前記第２のバイアス電圧として出力する第５のＰＭＯＳトランジスタとを具備していることを特徴とする請求項２記載の増幅回路。 - 前記差動増幅器は、それぞれのソースを前記第２の電源に接続してＮＭＯＳトランジスタで構成するカレントミラー負荷回路を具備し、
前記第１のバイアス電圧の電圧源は、前記カレントミラー負荷回路のゲートとドレインとを接続しているＮＭＯＳトランジスタのドレイン電圧を前記第１のバイアス電圧とし、
前記第２のバイアス電圧の電圧源は、ソースを前記第２の電源に接続して定電流源として機能する第５のＮＭＯＳトランジスタと、ソースを前記第１の電源に接続し、ゲートおよびドレインを前記第５のＮＭＯＳトランジスタのドレインに共に接続して前記第５のＮＭＯＳトランジスタのドレイン電流によりゲートとソースとの間に発生した電圧を前記第２のバイアス電圧として出力する第５のＰＭＯＳトランジスタとを具備していることを特徴とする請求項２記載の増幅回路。 - 前記第１のトランスコンダクタンス増幅器は、ソースを前記第２の電源に接続して定電流源として機能する第１のＮＭＯＳトランジスタと、ソースを前記第１のＮＭＯＳトランジスタのドレインに接続し、ゲートを前記第１のバイアス電圧の入力とし、ドレインを前記第１のトランスコンダクタンス増幅器の出力とした第２のＮＭＯＳトランジスタと、ソースを前記第１のＮＭＯＳトランジスタのドレインに接続し、ゲートに前記差動増幅器の出力を入力し、ドレインを前記第１の電源に接続した第３のＮＭＯＳトランジスタとを具備し、
前記第２のトランスコンダクタンス増幅器は、ソースを前記第１の電源に接続して定電流源として機能する第１のＰＭＯＳトランジスタと、ソースを前記第１のＰＭＯＳトランジスタのドレインに接続し、ゲートを前記第２のバイアス電圧の入力とし、ドレインを前記第２の電源に接続した第２のＰＭＯＳトランジスタと、ソースを前記第１のＰＭＯＳトランジスタのドレインに接続し、ゲートを前記第１のトランスコンダクタンス増幅器の出力である前記第２のＮＭＯＳトランジスタのドレインに接続した第３のＰＭＯＳトランジスタと、各ソースを前記第２の電源に接続し、ゲートおよびドレインが接続されている一方のゲートおよびドレインを前記第３のＰＭＯＳトランジスタのドレインに接続して入力とし、他方のドレインを出力としたＮＭＯＳトランジスタで構成の第１のカレントミラー回路と、各ソースを前記第１の電源に接続し、ゲートおよびドレインが接続されている一方のゲートおよびドレインを前記第１のカレントミラー回路の出力に接続して入力とし、他方のドレインを前記第１のトランスコンダクタンス増幅器の出力に接続して出力としたＰＭＯＳトランジスタで構成の第２のカレントミラー回路とを具備し、
前記第１の出力トランジスタをＰＭＯＳトランジスタとし、前記第２の出力トランジスタをＮＭＯＳトランジスタとしたことを特徴とする請求項１記載の増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007800A JP2004222015A (ja) | 2003-01-16 | 2003-01-16 | 増幅回路 |
| KR1020040001889A KR101014945B1 (ko) | 2003-01-16 | 2004-01-12 | 증폭 회로 |
| DE200410002175 DE102004002175A1 (de) | 2003-01-16 | 2004-01-15 | Verstärkerschaltung |
| US10/760,705 US7098736B2 (en) | 2003-01-16 | 2004-01-16 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007800A JP2004222015A (ja) | 2003-01-16 | 2003-01-16 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004222015A true JP2004222015A (ja) | 2004-08-05 |
Family
ID=32652790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007800A Pending JP2004222015A (ja) | 2003-01-16 | 2003-01-16 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7098736B2 (ja) |
| JP (1) | JP2004222015A (ja) |
| KR (1) | KR101014945B1 (ja) |
| DE (1) | DE102004002175A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147821A (ja) * | 2007-12-17 | 2009-07-02 | Sumitomo Electric Ind Ltd | カレントミラー回路 |
| JP2010287945A (ja) * | 2009-06-09 | 2010-12-24 | Fujitsu Semiconductor Ltd | オペアンプ |
| JP2017118351A (ja) * | 2015-12-24 | 2017-06-29 | エスアイアイ・セミコンダクタ株式会社 | 差動増幅回路 |
| JP6344583B1 (ja) * | 2017-07-24 | 2018-06-20 | リコー電子デバイス株式会社 | 定電圧回路 |
| US10197464B2 (en) | 2015-08-11 | 2019-02-05 | Fuji Electric Co., Ltd. | Semiconductor physical quantity sensor having filter circuits for blocking electromagnetic wave noise |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155185B2 (en) * | 2004-06-09 | 2006-12-26 | Theta Microelectronics, Inc. | Apparatus and methods for eliminating DC offset in a wireless communication device |
| JP5606345B2 (ja) * | 2011-01-25 | 2014-10-15 | セイコーインスツル株式会社 | 出力回路 |
| RU2468500C1 (ru) * | 2011-10-12 | 2012-11-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Каскодный дифференциальный усилитель |
| CN102882476B (zh) * | 2012-10-24 | 2015-07-08 | 四川和芯微电子股份有限公司 | 高频带宽放大电路 |
| CN103560760B (zh) * | 2013-11-13 | 2019-05-03 | 福禄克精密测量有限公司 | 放大电路以及测量装置 |
| US11545936B2 (en) | 2019-09-06 | 2023-01-03 | Analog Devices, Inc. | Amplifier biasing techniques |
| CN111431491B (zh) * | 2020-05-12 | 2023-05-05 | 广东工业大学 | 一种运算跨导放大器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
| JPH11150429A (ja) * | 1997-11-18 | 1999-06-02 | Nec Corp | 演算増幅器 |
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684698B1 (en) | 1994-05-23 | 1999-11-17 | STMicroelectronics S.r.l. | Class AB output amplifier stage |
| JPH08222972A (ja) | 1995-02-14 | 1996-08-30 | Yamaha Corp | オペアンプ回路 |
| JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
| JP3144361B2 (ja) | 1997-10-22 | 2001-03-12 | 日本電気株式会社 | 差動増幅器 |
| EP1124326A1 (en) * | 2000-02-09 | 2001-08-16 | STMicroelectronics S.r.l. | An operational amplifier with high gain and sysmmetrical output-current capabilty |
| US6828855B1 (en) * | 2003-06-19 | 2004-12-07 | Texas Instruments Incorporated | Class AB operational amplifier with split folded-cascode structure and method |
-
2003
- 2003-01-16 JP JP2003007800A patent/JP2004222015A/ja active Pending
-
2004
- 2004-01-12 KR KR1020040001889A patent/KR101014945B1/ko not_active IP Right Cessation
- 2004-01-15 DE DE200410002175 patent/DE102004002175A1/de not_active Withdrawn
- 2004-01-16 US US10/760,705 patent/US7098736B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153903A (ja) * | 1986-08-13 | 1988-06-27 | Toshiba Corp | 増幅回路 |
| JPH11150429A (ja) * | 1997-11-18 | 1999-06-02 | Nec Corp | 演算増幅器 |
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147821A (ja) * | 2007-12-17 | 2009-07-02 | Sumitomo Electric Ind Ltd | カレントミラー回路 |
| JP2010287945A (ja) * | 2009-06-09 | 2010-12-24 | Fujitsu Semiconductor Ltd | オペアンプ |
| US10197464B2 (en) | 2015-08-11 | 2019-02-05 | Fuji Electric Co., Ltd. | Semiconductor physical quantity sensor having filter circuits for blocking electromagnetic wave noise |
| JP2017118351A (ja) * | 2015-12-24 | 2017-06-29 | エスアイアイ・セミコンダクタ株式会社 | 差動増幅回路 |
| JP6344583B1 (ja) * | 2017-07-24 | 2018-06-20 | リコー電子デバイス株式会社 | 定電圧回路 |
| JP2019023814A (ja) * | 2017-07-24 | 2019-02-14 | リコー電子デバイス株式会社 | 定電圧回路 |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| JP7278306B2 (ja) | 2018-12-19 | 2023-05-19 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| US7098736B2 (en) | 2006-08-29 |
| KR101014945B1 (ko) | 2011-02-15 |
| KR20040066006A (ko) | 2004-07-23 |
| DE102004002175A1 (de) | 2004-07-29 |
| US20060125567A1 (en) | 2006-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442318A (en) | Gain enhancement technique for operational amplifiers | |
| US5933056A (en) | Single pole current mode common-mode feedback circuit | |
| KR100770731B1 (ko) | 레일-투-레일 에이비급 증폭기 | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| JP3150101B2 (ja) | 演算増幅回路 | |
| JP2006141014A (ja) | 共通モードフィードバック回路を具備したトランスコンダクタンス増幅器、及びトランスコンダクタンス増幅器の動作方法 | |
| JP2004222015A (ja) | 増幅回路 | |
| US4749956A (en) | Fully-differential operational amplifier for MOS integrated circuits | |
| JP2008092106A (ja) | 差動増幅回路 | |
| US20060012429A1 (en) | Self biased differential amplifier | |
| US8169263B2 (en) | Differential gm-boosting circuit and applications | |
| JP3848683B2 (ja) | 増幅器 | |
| JPH10303664A (ja) | 可変利得増幅器 | |
| JPH05315859A (ja) | 演算増幅回路 | |
| JP2004222238A (ja) | 可変時定数回路及びこれを用いたフィルタ回路 | |
| CN110521116B (zh) | 电流反馈仪表放大器中的增益误差的动态校正 | |
| US5424681A (en) | Wide range operational amplifier | |
| US6937100B2 (en) | Amplifier circuit with common mode feedback | |
| JP4371618B2 (ja) | 差動増幅回路 | |
| JP4255564B2 (ja) | 増幅回路 | |
| JP4867066B2 (ja) | 増幅回路 | |
| JP3119221B2 (ja) | 演算増幅器 | |
| JP4532847B2 (ja) | 差動増幅器 | |
| JP2006148775A (ja) | 平衡型差動増幅器および平衡型演算増幅器 | |
| JPH0555836A (ja) | 増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071009 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080226 |