KR101014945B1 - 증폭 회로 - Google Patents

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후지 덴키 시스템즈 가부시키가이샤
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Abstract

본 발명은 회로 구성이 간소하고 푸시풀 출력이 가능한 저소비 전력을 실현하기 위한 증폭회로를 제공하는 것으로서, 이를 위한 수단으로, 2입력(two-input)의 차동증폭기(1)의 출력과 제 1의 바이어스 전압(Vbias 4)을 입력한 제 1의 트랜스 컨덕턴스 증폭기(2)가 있고, 이 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력을 한쪽의 입력에 제 2의 바이어스 전압(Vbias 3)을 접속한 제 2의 트랜스 컨덕턴스 증폭기(3)의 다른쪽의 입력과 출력과 제 1의 출력 트랜지스터(Mp)의 게이트에 접속하고, 제 1의 출력 트랜지스터(Mp)와 극성이 반대인 제 2의 출력 트랜지스터(Mn)의 게이트에 차동증폭기(1)의 출력을 접속하고, 제 1 및 제 2의 출력 트랜지스터(Mp, Mn)의 드레인 끼리를 접속하여 푸시풀 출력으로 한다. 이로써, 무신호의 정동작시에는 푸시풀 출력단의 바이어스 전류를 낮게 억제하고, 중부하시에는 큰 전류가 흐르게 할 수 있고, 증폭 회로의 저소비 전력화가 가능하게 된다.
Figure R1020040001889
차동증폭기, 제 2의 트랜스 컨덕턴스 증폭기, 위상 보상 소자

Description

증폭 회로{Amplifier Circuit}
도 1은 본 발명에 의한 증폭 회로의 기본적인 구성을 도시한 회로도.
도 2는 본 발명에 의한 증폭 회로를 MOS 트랜지스터를 이용하여 구체화한 회로도.
도 3은 도 2의 바이어스 전압원을 MOS 트랜지스터를 이용하여 구체화한 회로도.
도 4는 도 2의 바이어스 전압원을 MOS 트랜지스터를 이용하여 구체화한 다른 회로도.
도 5는 도 1에 도시한 본 발명에 의한 증폭 회로의 기본적인 구성을 MOS 트랜지스터를 이용하여 구체화한 다른 구성의 회로도.
(도면의 주요부분에 대한 부호의 설명)
1 : 차동증폭기 2 : 제 1의 트랜스 컨덕턴스 증폭기
3 : 제 2의 트랜스 컨덕턴스 증폭기 4 : 위상 보상 소자
Mp : 제 1의 출력 트랜지스터 Mn : 제 2의 출력 트랜지스터
본 발명은 증폭 회로에 관한 것으로, 특히 반도체 집적 회로에 적용되고, 신호 증폭이나 임피던스 변환 등의 용도에 사용되는 푸시풀 출력을 구비한 저소비 전력화가 가능한 증폭 회로에 관한 것이다.
(종래의 기술)
푸시풀 출력을 갖는 증폭 회로의 종래예로서, 특허 문헌 1에 있는 것과 같은 사례가 있다.
특허 문헌 1의 도 1에 의하면, 연산증폭기 등의 출력에 적용되는 증폭기의 구성을 도시하고 있다. 이하의 설명에서 괄호 내의 부호는 문헌중에 기재된 부호를 나타낸다. 이 증폭기에서는, 상보형의 구성인 PMOS 트랜지스터(QPf)와 NMOS 트랜지스터(Qnf)가 AB급 또는 B급 출력단의 최종 컴포넌트로서 푸시풀형으로 접속되고, 그 접속점이 그 단의 출력 단자(OUT)를 구성하고 있다. 2개의 상호 컨덕턴스 증폭 회로(Tp, Tn)는, 각각의 출력 단자를 PMOS 트랜지스터(QPf) 및 NMOS 트랜지스터(Qnf)의 게이트 단자에 각각 접속하고, 각각의 반전 입력단자는 서로 접속되어, 이 증폭기의 입력(IN)을 형성하고, 또한 각각의 비반전 입력단자는, 각각 피드백 시스템(Fp, Fn)을 통하여 출력 단자(OUT)에 접속되어 있다.
이 사례에 있어서, 확실한 푸시풀 출력 동작을 행할 수 있는 이점이 있는 반면, 출력으로부터 피드백 시스템과 상호 컨덕턴스 증폭기를 통하여 출력단의 MOS 트랜지스터의 게이트에 피드백을 걸고 있으므로, 연산증폭기에 적용한 때에 안정성 의 확보를 할 수 없게 되거나 주파수 특성이 열화되는 등의 특성이 있다.
다른 사례로서 특허 문헌 2가 있다.
이 특허 문헌 2의 도 1에 기재된 차동증폭기는, 차동 입력단(38)과 출력단(40)과 동상 귀환 안정화 회로(42)를 구비하고 있다. 차동 입력단(38)은, 그 증폭 소자를 구성하는 2개의 트랜지스터(Q1, Q2)에 부하로서 트랜지스터(Q3, Q4)를 각각 접속하여 구성되어 있다. 출력단(40)은, 차동 입력단(38)의 한쪽의 트랜지스터(Q1)의 출력을 입력하는 트랜지스터(Q10), 이 트랜지스터(Q10)에 부하로서 접속한 트랜지스터(Q11), 이 트랜지스터(Q11)와 커런트 미러 회로를 구성하는 트랜지스터(Q12), 차동 입력단의 다른쪽의 트랜지스터(Q2)의 출력을 입력하는 트랜지스터(Q13)로 구성되고, 트랜지스터(Q12)와 트랜지스터(Q13)가 푸시풀 출력 회로를 구성하고, 그 접속점으로부터 출력을 인출하게 되어 있다. 또한, 동상 귀환 안정화 회로(42)는, 차동 입력단의 한쪽의 트랜지스터(Q1)의 출력을 입력하는 트랜지스터(Q8), 차동 입력단의 다른쪽의 트랜지스터(Q2)의 출력을 입력하는 트랜지스터(Q9), 이들 트랜지스터(Q8, Q9)에 공통의 부하로서 접속되어 커런트 미러 회로를 구성하는 트랜지스터(Q6, Q7), 트랜지스터(Q6)에 부하로서 접속됨과 함께 차동 입력단의 부하를 구성하는 트랜지스터(Q3, Q4)와 각각 커런트 미러 회로를 구성하는 트랜지스터(Q5)로 구성되어 있다(특허 문헌 2, 도 1 참조).
이 사례에서는, 출력단의 푸시풀 출력 회로의 안정성은 확보할 수 있지만, 이 출력단을 구성하는 한쪽의 트랜지스터(Q12)가 트랜지스터(Q11)와 커런트 미러 회로를 구성하고 있기 때문에, 출력 전류가 트랜지스터(Q11)의 바이어스 전류에 의 해 제한된다는 특성을 갖고 있다.
연산증폭기의 신호 출력을 제 1의 전원과 제 2의 전원 사이의 모든 전압 범위에 걸쳐서 사용하고, 또한, 경부하에 대응할 수 있도록 출력 전류를 크게 할 필요가 있는 경우에는, 연산증폭기의 출력단 구성은 PMOS 트랜지스터와 NMOS 트랜지스터와 같은 상보적인 구조의 트랜지스터를 이용하고, 드레인(바이폴러에서는 컬렉터) 출력이며 또한 AB급 동작이나 B급 동작으로 한 푸시풀 출력으로 함으로써, 정동작시의 연산증폭기의 소비 전류를 줄일 수 있고, 저소비 전력화가 가능해진다.
[특허 문헌 1] 특허 제2688477호 공보(단락 번호 [0004] 내지 [0011], 도 1)
[특허 문헌 2] 특개평8-222972호 공보(단락 번호 [0010] 내지 [0015], 도 1)
그러나, 푸시풀 출력으로 행한 경우에, 출력 전압이 전원 변동이나 온도 변동 등의 영향을 받지 않는 안정된 연산증폭기로 하기 위해서, 출력단에 이용하는 PMOS 트랜지스터나 NMOS 트랜지스터의 게이트(바이폴러 트랜지스터에서는 베이스)의 바이어스 제어 수단이 곤란하고, 연산증폭기에서의 출력단의 회로 구성이 복잡하게 되어 소비 전류가 증가된다는 문제점이 있다.
본 발명은 이와 같은 점을 감안하여 이루어진 것으로, 회로 구성이 간소하고 푸시풀 출력이 가능하며 저소비 전력을 실현할 수 있는 증폭 회로를 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
본 발명에서는 상기 문제를 해결하기 위해, 반전과 비반전의 차신호를 증폭하는 차동증폭기를 갖는 증폭 회로에 있어서, 상기 차동증폭기의 출력과 제 1의 바이어스 전압을 입력하여 상기 차동증폭기의 출력과 상기 제 1의 바이어스 전압과의 차신호를 전류 신호로 변환하여 출력을 하는 제 1의 트랜스 컨덕턴스 증폭기와, 출력이 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력에 접속되고 출력 끼리에서 생기는 전압과 제 2의 바이어스 전압을 입력하여 차신호를 전류 신호로 변환하여 출력하는 제 2의 트랜스 컨덕턴스 증폭기와, 게이트가 상기 제 2의 트랜스 컨덕턴스 증폭기의 출력에 접속되고, 소스가 제 1의 전원에 접속된 제 1의 출력 트랜지스터와, 상기 제 1의 출력 트랜지스터와 극성이 반대이고 게이트가 상기 차동증폭기의 출력에 접속되고, 소스가 제 2의 전원에 접속되고, 드레인이 상기 제 1의 출력 트랜지스터의 드레인에 접속되어 푸시풀 출력을 구성하는 제 2의 출력 트랜지스터와, 상기 차동증폭기의 출력과 상기 제 1 및 제 2의 출력 트랜지스터의 드레인 끼리의 접속점 사이에 접속된 위상 보상 소자를 구비하고 있는 것을 특징으로 하는 증폭 회로가 제공된다.
이와 같은 증폭 회로에 의하면, 간단한 회로 구성, 동작 원리인 푸시풀 출력의 증폭 회로로 할 수가 있고, 푸시풀 출력의 구성으로 함으로써, 무신호의 정동작시에는 푸시풀 출력단의 바이어스 전류를 낮게 억제하고, 중부하시에는 큰 전류를 흘릴 수 있게 되어 저소비 전력화가 가능하게 된다.
이하, 본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 의한 증폭 회로의 기본적인 구성을 도시한 회로도이다.
본 발명에 의한 증폭 회로는, 초단의 증폭단에 차동증폭기(1)를 구비하고, 2단째의 증폭단으로서, 제 1의 트랜스 컨덕턴스 증폭기(2)와 제 2의 트랜스 컨덕턴스 증폭기(3)를 구비하고, 출력단으로서, 서로 반대 극성을 갖고 푸시풀 출력을 구성하고, 그 푸시풀 출력을 이 증폭 회로의 출력(OUT)으로 하는 제 1의 출력 트랜지스터(Mp) 및 제 2의 출력 트랜지스터(Mn)를 구비하고, 또한, 차동증폭기(1)의 출력과 이 증폭 회로의 출력(OUT) 사이에 위상 보상 소자(4)를 구비하고 있다.
차동증폭기(1)는, 반전 입력(IN-)과 비반전 입력(IN+)및 출력을 가지며, 반전 입력(IN-)과 비반전 입력(IN+)에 입력된 신호의 차신호를 증폭하여 출력한다.
제 1의 트랜스 컨덕턴스 증폭기(2)는, 차동증폭기(1)의 출력과 제 1의 바이어스 전압(Vbias 4)에 접속된 입력을 가지며, 차동증폭기(1)의 출력 전압과 제 1의 바이어스 전압(Vbias 4)과의 차신호를 전류 신호로 변환하여 출력을 한다. 제 2의 트랜스 컨덕턴스 증폭기(3)는, 이 출력과 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력이 함께 접속된 입력과, 제 2의 바이어스 전압(Vbias 3)에 접속된 입력을 가지며, 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력 및 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력 끼리에서 생기는 전압과 제 2의 바이어스 전압(Vbias 3)과의 차신호를 전류 신호로 변환하여 출력한다.
출력단의 제 1의 출력 트랜지스터(Mp)는, 게이트가 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력에, 소스가 제 1의 전원(VDD)에, 드레인이 이 증폭 회로의 출력(OUT)에 접속된다. 제 2의 출력 트랜지스터(Mn)는, 게이트가 차동증폭기(1)의 출력에, 소스가 제 2의 전원(VSS)에, 드레인이 이 증폭 회로의 출력(OUT)에 접속된다. 제 1의 출력 트랜지스터(Mp) 및 제 2의 출력 트랜지스터(Mn)는 드레인 끼리가 접속되어 푸시풀 출력을 구성하고 있다.
다음에, 소신호 모델에서의 상기 구성의 증폭 회로의 작용에 관해 설명한다. 초단의 차동증폭기(1)에서 반전 입력 신호와 비반전 입력 신호와의 차신호가 증폭된다. 차신호의 증폭 신호인 차동증폭기(1)의 출력 신호는, 제 1의 트랜스 컨덕턴스 증폭기(2)의 입력 및 제 2의 출력 트랜지스터(Mn)의 게이트에 수수된다.
제 1의 트랜스 컨덕턴스 증폭기(2)에서는, 차동증폭기(1)의 출력 신호와 제 1의 바이어스 전압(Vbias 4)과의 차신호를 바이어스 전류에 중첩한 전류 신호로 변환하여 출력한다. 차동증폭기(1)의 출력 신호 전압을 va, 제 1의 트랜스 컨덕턴스 증폭기(2)의 트랜스 컨덕턴스를 gm2라고 하면, 제 1의 트랜스 컨덕턴스 증폭기(2)의 전류 출력 신호(i2)는, 다음과 같은 식으로 된다.
i2 = gm2 × va
또한, 제 1의 바이어스 전압(Vbias 4)은, 차동증폭기(1)의 출력의 바이어스 전압(동작점)과 동등하게 한 편이 일그러짐이 적은 전류 신호로 변환할 수 있기 때문에, 여기서는 이들은 동등한 것으로 하고 있다. 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력은, 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력과 접속하고, 또한 제 1의 출력 트랜지스터(Mp)의 게이트에 접속되어 있기 때문에, 제 1의 트랜스 컨덕턴스 증폭기(2)의 전류 신호 출력(i2)은, 제 1의 트랜스 컨덕턴스 증폭기(2)와 제 2의 트랜스 컨덕턴스 증폭기(3)의 병렬 출력 저항에 의해 전압 신호로 변환되고, 제 1의 출력 트랜지스터(Mp)의 게이트 신호로 받아 전달된다. 제 1 및 제 2의 트랜스 컨덕턴스 증폭기(2, 3)를 합한 전체 회로에서의 소신호 모델에서의 출력 저항을 ro23이라고 하면, 제 1의 출력 트랜지스터(Mp)의 게이트 신호 전압(vgp)은 다음과 같은 식으로 된다.
vgp = ro23 × ia = gm2 × ro23 × va
이로써, 제 1의 출력 트랜지스터(Mp)의 게이트 신호는, 제 2의 출력 트랜지스터(Mn)의 게이트 신호와 동위상이 된다.
따라서 제 1의 트랜스 컨덕턴스 증폭기(2)는, 차동증폭기(1)의 출력 신호를 제 1의 출력 트랜지스터(Mp)의 게이트로의 입력 신호로서 전달하는 기능을 갖고 있다.
또한, 제 2의 트랜스 컨덕턴스 증폭기(3)는, 제 2의 바이어스 전압(Vbias 3)과 제 2의 트랜스 컨덕턴스 증폭기(3) 자체의 출력을 입력하고 있기 때문에, 차동증폭기(1)의 입력이 무신호인 정동작시, 즉, 제 2의 트랜스 컨덕턴스 증폭기(3)에 접속되어 있는 임피던스가 단순한 것, 또는 소신호 모델에서는, 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력이 제 2의 바이어스 전압(Vbias 3)과 가상 단락 상태로 간 주할 수 있기 때문에, 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력 전압은 제 2의 바이어스 전압(Vbias 3)과 동등하게 된다.
또한 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력은, 제 1의 출력 트랜지스터(Mp)의 게이트에 접속되어 있기 때문에, 제 1의 출력 트랜지스터(Mp)의 게이트 전압은 제 2의 바이어스 전압(Vbias 3)에 직류적으로 바이어스된다. 이 때문에, 제 1의 출력 트랜지스터(Mp)의 게이트·소스 전압을 VGSp라고 하면, 다음 식이 성립된다.
|VGSp| = Vbias 3
따라서 제 2의 트랜스 컨덕턴스 증폭기(3)는, 제 1의 출력 트랜지스터(Mp)의 게이트를 직류적인 바이어스 전압(Vbias 3)으로 유지하는 기능이 있다. 즉, 제 1의 출력 트랜지스터(Mp)의 동작점을, 바이어스 전압(Vbias 3)에 의해 제 2의 출력 트랜지스터(Mn)와는 독립하여 설정할 수 있게 된다.
증폭 회로가 정동작하고 있는 때의 출력단인 제 1 및 제 2의 출력 트랜지스터(Mp, Mn)의 바이어스 전류에 관해 고찰한다. 제 1의 출력 트랜지스터(Mp)의 게이트는 제 2의 바이어스 전압(Vbias 3)으로 바이어스되어 있고, 이 게이트 전압으로 정해지는 드레인 전류(Ip)를 흐르게 하려 한다. 한편, 제 2의 출력 트랜지스터(Mn)의 게이트는 차동증폭기(1)의 출력 동작점 전압으로 바이어스되어 있고, 이 게이트 전압으로 정해지는 드레인 전류(In)를 흐르게 하려 한다. 그리고, 제 1 및 제 2의 출력 트랜지스터(Mp, Mn)로 흐르게 하려는 전류(Ip, In)중 작은 전류치가 출력단의 바이어스 전류로 된다. 또한, 발생 오프셋 전압을 고려한다면 제 1 및 제 2의 출력 트랜지스터(Mp, Mn)의 각각이 흘리는 전류는 Ip = In으로 한 편이 바람직하다.
최후로, 차동증폭기(1)의 입력에 신호가 입력되어 출력 전압이 흔들리는 대신호 모델인 경우에 관해 고찰한다. 차동증폭기(1)의 출력 전압(va)이 제 1의 전원(VDD) 부근으로 변화하는 때에는, 제 1 및 제 2의 출력 트랜지스터(Mp, Mn) 게이트 전압은, 정동작시 바이어스 전압에 비해 함께 제 1의 전원(VDD) 부근으로 변화한다. 그러면, 제 1의 출력 트랜지스터(Mp)의 게이트·소스간 전압은 감소하고, 흐르게 하려는 드레인 전류(Ip)는 감소하고, 한쪽의 제 2의 출력 트랜지스터(Mn)의 게이트·소스간 전압은 늘어나고, 흐르게 하려는 드레인 전류(In)는 증가한다. 출력에 저항 부하가 있으면, 제 2의 출력 트랜지스터(Mn)의 한쪽이 흐르게 하려는 드레인 전류(In)가 많아지기 때문에, 증폭 회로의 출력은 전류를 끌어들이는 동작을 한다.
반대로, 차동증폭기(1)의 출력 전압(va)이 제 2의 전원(VSS) 부근으로 변화하는 때는, 제 1 및 제 2의 출력 트랜지스터(Mp, Mn)의 게이트 전압은 정동작시 바이어스 전압과 비교하여 모두 제 2의 전원(VSS) 부근으로 변화한다. 그러면, 제 1의 출력 트랜지스터(Mp)의 게이트·소스간 전압은 늘어나고, 흘르려고 하는 드레인 전류(Ip)는 증가하고, 한쪽의 제 2의 출력 트랜지스터(Mn)의 게이트·소스간 전압은 감소하고, 흐르려는 드레인 전류(In)는 감소한다. 출력에 저항 부하가 있으면, 제 1의 출력 트랜지스터(Mp)의 쪽이 흐르려는 드레인 전류(Ip)가 많아지기 때문에 증폭 회로의 출력은 전류를 토출하는 동작을 한다. 이상과 같이, 증폭 회로의 출력단은 푸시풀 출력 동작을 할 수 있다.
도 2는 본 발명에 의한 증폭 회로를 MOS 트랜지스터를 이용하여 구체화한 회로도이다. 또한 도 2에 있어서, 도 1에 도시한 구성 요소와 같은 요소에 대해서는 동일 부호를 병기하고 있다.
초단의 차동증폭기(1)는, 게이트가 반전 입력(IN-)에 접속된 PMOS 트랜지스터(M4)와, 게이트가 비반전 입력(IN+)에 접속된 PMOS 트랜지스터(M5)를 가지며, 이들의 백 게이트는 서로 접속되어 전원(Vsub 1)에 접속되어 있다. PMOS 트랜지스터(M4, M5)의 드레인은 각각 NMOS 트랜지스터(M6, M7)의 드레인에 접속되고, 이중 한쪽의 NMOS 트랜지스터(M6)의 게이트는, 자신의 드레인과 다른쪽의 NMOS 트랜지스터(M7)의 게이트에 접속되고, 이들 NMOS 트랜지스터(M6, M7)의 소스는 제 2의 전원(VSS)에 접속되어 있다. 또한, PMOS 트랜지스터(M4, M5)의 소스는 서로 접속됨과 함께 PMOS 트랜지스터(M3)의 드레인에 접속되고, 그 소스는 제 1의 전원(VDD)에 접속되어 있다. 이 PMOS 트랜지스터(M3)의 게이트는 PMOS 트랜지스터(M1)의 게이트와 드레인에 접속되고, 그 소스는 제 1의 전원(VDD)에 접속되고, 드레인에는 바이어스(Bias 1)가 걸려 있다.
이와 같이, 이 초단의 차동증폭기(1)는, PMOS 트랜지스터(M4, M5)가 반전 및 비반전의 차동 입력을 구성하고, PMOS 트랜지스터(M3)가 PMOS 트랜지스터(M1)와 함께 커런트 미러 회로를 구성하여 이 차동 입력에 정전류(Ibias 1)를 흘리는 정전류 원으로 되고, NMOS 트랜지스터(M6, M7)가 그 차동 입력의 커런트 미러 부하회로로 되는 구성으로 되어 있다.
2단째의 증폭단에서의 제 1의 트랜스 컨덕턴스 증폭기(2)는, 게이트에 바이어스 전압(Vbias 4)이 인가된 NMOS 트랜지스터(M11)와, 게이트가 차동증폭기(1)의 출력인 PMOS 트랜지스터(M5)의 드레인에 접속되고, 드레인이 제 1의 전원(VDD)에 접속된 NMOS 트랜지스터(M12)를 가지며, 이들의 백 게이트는 서로 접속되어 전원(Vsub 3)에 접속되어 있다. NMOS 트랜지스터(M11, M12)의 소스는 서로 접속됨과 함께 NMOS 트랜지스터(M13)의 드레인에 접속되고, 그 소스는 제 2의 전원(VSS)에 접속되어 있다. NMOS 트랜지스터(M13)의 게이트는 NMOS 트랜지스터(M2)의 게이트와 드레인에 접속되고, 그 소스는 제 2의 전원(VSS)에 접속되고, 드레인에는 바이어스(Bias 2)가 걸려 있다.
따라서 이 제 1의 트랜스 컨덕턴스 증폭기(2)는, NMOS 트랜지스터(M11, M12)의 게이트를 입력으로 한 부분으로서, 한쪽의 NMOS 트랜지스터(M11)의 게이트에 바이어스 전압(Vbias 4)을 인가하고, 다른쪽의 NMOS 트랜지스터(M12)의 게이트에 차동증폭기(1)의 출력을 입력하고, NMOS 트랜지스터(M11)의 드레인을 출력으로 하는 회로를 구성하고 있다. NMOS 트랜지스터(M13)는, NMOS 트랜지스터(M12)와 함께 커런트 미러 회로를 구성하여 NMOS 트랜지스터(M11, M12)에 정전류(Ibias2)를 흘리는 정전류원으로 되어 있다.
또한, 제 2의 트랜스 컨덕턴스 증폭기(3)는, 게이트에 바이어스 전압(Vbias 3)이 인가된 PMOS 트랜지스터(M9)와, 게이트 및 드레인이 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력인 NMOS 트랜지스터(M11)의 드레인에 접속된 PMOS 트랜지스터(M10)를 가지며, 이들의 백 게이트는 서로 접속되어 전원(Vsub 2)에 접속되어 있다. PMOS 트랜지스터(M9, M10)의 소스는 서로 접속됨과 함께 PMOS 트랜지스터(M8)의 드레인에 접속되고, 그 소스는 제 1의 전원(VDD)에 접속되어 있다. PMOS 트랜지스터(M8)의 게이트는 PMOS 트랜지스터(M1)의 게이트와 드레인에 접속되어 있다.
따라서 이 제 2의 트랜스 컨덕턴스 증폭기(3)는, PMOS 트랜지스터(M8)를 정전류원으로 하고, PMOS 트랜지스터(M9, M10)의 게이트를 입력으로 한 부분으로서, 한쪽의 PMOS 트랜지스터(M9)의 게이트에 바이어스 전압(Vbias 3)을 인가하고, 다른쪽의 PMOS 트랜지스터(M10)의 게이트와 드레인을 접속하여 출력하는 구성으로 되어 있고, 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력과 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력이 서로 접속된 형태로 되어 있다.
출력단은, PMOS 트랜지스터(Mp)와 NMOS 트랜지스터(Mn)로 이루어지고, PMOS 트랜지스터(Mp)의 게이트는 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력인 PMOS 트랜지스터(M10)의 드레인과 접속되고, NMOS 트랜지스터(Mn)의 게이트는 차동증폭기(1)의 출력과 접속되고, PMOS 트랜지스터(Mp) 및 NMOS 트랜지스터(Mn)의 드레인의 접속점이 이 증폭 회로의 출력으로 되어 있다.
위상 보상 소자(4)는, 차동증폭기(1)의 출력과 이 증폭 회로의 출력인 출력 단자(0UT) 사이에 직렬로 접속된 저항(Rc) 및 콘덴서(Cc)로 구성되어 있다.
이 증폭 회로에서, 제 2의 트랜스 컨덕턴스 증폭기(3)의 출력이 제 2의 바이 어스 전압(Vbias 3)과 가상 단락 상태로 간주할 수 있고, 그 결과, 제 1의 출력 MOS 트랜지스터(Mp)의 동작점을, 바이어스 전압(Vbias 3)에 의해 제 2의 출력 MOS 트랜지스터(Mn)와는 독립하여 설정할 수 있는 것에 관해 상세하게 서술한다.
제 1의 트랜스 컨덕턴스 증폭기(2)의 NMOS 트랜지스터(M11, M12)에 입력되는 바이어스 전압(Vbias 4)과 차동증폭기(1)의 출력의 동작점에 의해, NMOS 트랜지스터(M11)에의 흡입 전류(I2)가 정해진다. 제 2의 트랜스 컨덕턴스 증폭기(3)에서는, PMOS 트랜지스터(M8)에 의해 정해지는 정전류치를 전류(I2)의 2배로 한다. PMOS 트랜지스터(M9)에 흐르는 전류가 전류(I2)와 동등하게 되도록 회로 파라미터(각 트랜지스터의 사이즈 등)를 조정 한다. 이렇게 함으로써, PMOS 트랜지스터(M10)로부터 토출하는 전류는, NMOS 트랜지스터(M11)에 흡입되는 전류(I2)와 동등하고, PMOS 트랜지스터(M10)의 상태는 PMOS 트랜지스터(M9)의 상태와 동등하게 되기 때문에, 이들의 게이트 전압도 동등하게 되고, PMOS 트랜지스터(M10)의 게이트는 자신의 드레인에 접속되어 있기 때문에, PMOS 트랜지스터(M10)의 드레인 전압은 제 2의 바이어스 전압(Vbias 3)과 동등하게 된다. 이로써, 제 1의 출력 MOS 트랜지스터(Mp)의 동작점은, 바이어스 전압(Vbias 3)에 의해 설정되는 것으로 된다.
도 3은 도 2의 바이어스 전압원을 MOS 트랜지스터를 이용하여 구체화한 회로도이다. 또한, 도 3에 있어서, 도 2에 도시한 구성 요소와 같은 요소에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
바이어스 전압(Vbias 3)의 전압원은, PMOS 트랜지스터(M14)와 NMOS 트랜지스 터(M15)로 구성되어 있다. NMOS 트랜지스터(M15)는, 소스가 제 2의 전원(VSS)에 접속되고, 게이트가 커런트 미러 회로를 구성하는 NMOS 트랜지스터(M2)의 게이트에 접속되고, 정전류원을 구성하고 있다. PMOS 트랜지스터(M14)는, 소스가 제 1의 전원(VDD)에 접속되고, 게이트 및 드레인이 단락되어 NMOS 트랜지스터(M15)의 드레인에 접속되어 있다. 이와 같이 하여, 이 바이어스 전압원은, 게이트와 드레인을 단락한 PMOS 트랜지스터(M14)에 NMOS 트랜지스터(M15)로부터의 정전류를 흘림으로써 발생하는 게이트·소스간 전압을 바이어스 전압(Vbias 3)으로서 출력할 수 있다.
한쪽의 바이어스 전압(Vbias 4)의 전압원은, NMOS 트랜지스터(M16)와 PMOS 트랜지스터(M17)로 구성되어 있다. PMOS 트랜지스터(M17)는, 소스가 제 1의 전원(VDD)에 접속되고, 게이트가 커런트 미러 회로를 구성하는 PMOS 트랜지스터(M1)의 게이트에 접속되고, 정전류원을 구성하고 있다. NMOS 트랜지스터(M16)는, 소스가 제 2의 전원(VSS)에 접속되고, 게이트 및 드레인이 단락되어 PMOS 트랜지스터(M17)의 드레인에 접속되어 있다. 이와 같이 하여, 이 바이어스 전압원은, 게이트와 드레인을 단락한 NMOS 트랜지스터(M16)에 PMOS 트랜지스터(M17)로부터의 정전류를 흘림으로써 발생하는 게이트·소스간 전압을 바이어스 전압(Vbias 4)으로서 출력한다.
여기서, 이 도 3에 도시한 회로 구성에 있어서, 증폭 회로가 정동작으로 되어 있는 때의 출력단을 구성하는 PMOS 트랜지스터(Mp), NMOS 트랜지스터(Mn)의 바이어스 전류의 결정 방법을 기술한다.
정동작시의 PMOS 트랜지스터(Mp)의 게이트 전압은, 바이어스 전압(Vbias 3) 과 같게 되기 때문에, PMOS 트랜지스터(Mp)의 게이트·소스간 전압(Vgsp)은 PMOS 트랜지스터(M14)에서 발생하는 게이트·소스간 전압(Vgs14)과 같게 된다. 이 게이트·소스간 전압(Vgs14)은, NMOS 트랜지스터(M15)의 정전류치와 PMOS 트랜지스터(M14)의 트랜지스터 사이즈로 정해지기 때문에, PMOS 트랜지스터(Mp)의 사이즈를 설정함으로써 PMOS 트랜지스터(Mp)의 바이어스 전류치를 구할 수 있다. 간단히 말하면 커런트 미러 회로에서 트랜지스터의 사이즈비(比)로써 입력 전류치에 대해 출력 전류치가 구해지는 것과 같다.
한편, NMOS 트랜지스터(Mn)의 게이트 전압은, 차동증폭기(1)의 출력 동작점 전압으로 되지만, 이 동작점 전압은 차동증폭기의 커런트 미러 부하회로인 NMOS 트랜지스터(M6, M7)의 드레인 전압과 동등하게 된다. 즉, NMOS 트랜지스터(Mn)의 게이트·소스간 전압(Vgsn)은, NMOS 트랜지스터(M6)의 게이트·소스간 전압(Vgs6)과 같게 된다. 이 게이트·소스간 전압(Vgs6)은, NMOS 트랜지스터(M6)의 바이어스 전류와 트랜지스터 사이즈로 정해지기 때문에, NMOS 트랜지스터(Mn)의 트랜지스터 사이즈를 설정함으로써 NMOS 트랜지스터(M6)의 사이즈비로써 NMOS 트랜지스터(Mn)의 바이어스 전류는 정해진다. 또한, 바이어스 전압(Vbias 4)도 차동증폭기(1)의 출력 동작점 전압과 동등하게 하는 것이 바람직하기 때문에, PMOS 트랜지스터(M17)의 정전류치를 설정하여 두면 트랜지스터 사이즈 비로부터 NMOS 트랜지스터(M16)의 트랜지스터 사이즈를 정할 수 있다. 이로써, NMOS 트랜지스터(M6, M7, M16, Mn)는, 바이어스(드레인) 전류비에 의해 트랜지스터 사이즈비의 관계로 된다.
도 4는 도 2의 바이어스 전압원을 MOS 트랜지스터를 이용하여 구체화한 다른 회로도이다. 또한, 도 4에 있어서, 도 2에 도시한 구성 요소와 같은 요소에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
이 바이어스 전압원에 의하면, 제 1의 트랜스 컨덕턴스 증폭기(2)의 바이어스 전압원을 차동증폭기(1)에서의 커런트 미러 부하회로의 NMOS 트랜지스터(M6)을 이용하고, 커런트 미러 부하회로의 NMOS 트랜지스터(M6)의 게이트·드레인간 전압(Vgs6)을 바이어스 전압(Vbias 4)으로 하고 있다.
또한, 제 2의 트랜스 컨덕턴스 증폭기(3)의 바이어스 전압원은, 도 3에 도시한 회로예와 마찬가지로, PMOS 트랜지스터(M14) 및 NMOS 트랜지스터(M15)에 의해 구성되어 있다.
이상의 구성에 의해, 도 3에 도시한 증폭 회로에 비하여, 증폭 회로의 회로중의 바이어스 전류 경로를 하나 삭감할 수 있기 때문에, 소비 전류를 적게 할 수 있다.
도 5는 도 1에 도시한 본 발명에 의한 증폭 회로의 기본적인 구성을 MOS 트랜지스터를 이용하여 구체화한 다른 구성의 회로도이다. 또한, 도 5에 있어서, 도 2에 도시한 구성 요소와 같은 요소에 대해서는 같은 부호를 붙이고, 그 상세한 설명은 생략한다.
이 증폭 회로에서, 차동증폭기(1)와, 제 1의 트랜스 컨덕턴스 증폭기(2)와, 출력단의 PMOS 트랜지스터(Mp) 및 NMOS 트랜지스터(Mn)와, 위상 보상 소자(4)는, 도 2에 도시한 증폭 회로에 도시한 회로와 같은 회로 구성이다.
제 2의 트랜스 컨덕턴스 증폭기(3)는, 게이트에 바이어스 전압(Vbias 3)이 인가된 PMOS 트랜지스터(M9)와, 게이트가 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력인 NMOS 트랜지스터(M11)의 드레인에 접속된 PMOS 트랜지스터(M10)를 가지며, 이들의 백 게이트는 서로 접속되어 전원(Vsub 2)에 접속되어 있다. PMOS 트랜지스터(M9, M10)의 소스는 서로 접속됨과 함께 PMOS 트랜지스터(M8)의 드레인에 접속되고, 그 소스는 제 1의 전원(VDD)에 접속되어 있다. PMOS 트랜지스터(M8)의 게이트는 PMOS 트랜지스터(M1)의 게이트와 드레인에 접속되어 있다. PMOS트랜지스터(M9)의 드레인은 제 2의 전원(VSS)에 접속되고, PMOS 트랜지스터(M10)의 드레인은 NMOS 트랜지스터(M20)의 게이트 및 드레인에 접속되어 있다. NMOS 트랜지스터(M20)는 소스가 제 2의 전원(VSS)에 접속되고, 게이트가 NMOS 트랜지스터(M21)의 게이트에 접속되어 있다. NMOS 트랜지스터(M21)는 소스가 제 2의 전원(VSS)에 접속되고, 드레인은 PMOS 트랜지스터(M22)의 게이트와 드레인에 접속되어 있다. PMOS 트랜지스터(M22)는 소스가 제 1의 전원(VDD)에 접속되고, 게이트가 PMOS 트랜지스터(M23)의 게이트에 접속되어 있다. PMOS 트랜지스터(M23)는 소스가 제 1의 전원(VDD)에 접속되고, 드레인이 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력인 NMOS 트랜지스터(M11)의 드레인에 접속되어 있다.
따라서 이 제 2의 트랜스 컨덕턴스 증폭기(3)는, PMOS 트랜지스터(M8)를 정전류원으로 하고, PMOS 트랜지스터(M9, M10)의 게이트를 입력으로 하고, PMOS 트랜지스터(M10)의 드레인을 NMOS 트랜지스터(M20, M21)로 구성한 커런트 미러 회로의 NMOS 트랜지스터(M20)의 게이트·드레인을 접속한 부분에 접속하여 PMOS 트랜지스터(M10)로부터의 전류 신호를 반환할 수 있도록 하고, 또한 NMOS 트랜지스터(M21) 의 드레인를 PMOS 트랜지스터(M22, M23)로 구성한 커런트 미러 회로의 PMOS 트랜지스터(M22)의 게이트·드레인을 접속한 부분에 접속하여 전류 신호를 반환할 수 있도록 하고 있다. 그리고, PMOS 트랜지스터(M23)의 드레인을 트랜스 컨덕턴스 증폭기(3)의 출력으로서 구성하고, 그 출력과 제 1의 트랜스 컨덕턴스 증폭기(2)의 출력인 NMOS 트랜지스터(M11)의 드레인과 출력단의 PMOS 트랜지스터(Mp)의 게이트에 접속하고 있다.
이 도 5에 도시한 증폭 회로는, 전원간(VDD-VSS간)에 세로로 접속되어 있는 트랜지스터 수가 3개이다. 한편, 도 2 내지 도 4에 도시한 증폭 회로에서는, 전원간의 트랜지스터 수는 4개이기 때문에, 이들 도 2 내지 도 4에 도시한 증폭 회로의 경우에 비교하여, 이 도 5에 도시한 증폭 회로는, 전원 전압(정확하게는 전원간 전압)을 낮게 할 수 있는 구성으로 되어 있다.
또한, 도 4, 도 5의 증폭 회로에 관해, 출력단의 PMOS 트랜지스터(Mp), NMOS 트랜지스터(Mn)의 바이어스 전류는, 도 2의 증폭 회로와 마찬가지 방법으로 결정할 수 있다.
이상, 본 발명을 바람직한 실시 형태에 관해 설명하였지만, 본 발명은 이 특정한 실시 형태에 한정되는 것이 아니다. 예를 들면 상술한 실시 형태에서의 구체적인 회로 구성에 대해, NMOS 트랜지스터를 PMOS 트랜지스터로, PMOS 트랜지스터를 NMOS 트랜지스터로 하도록 트랜지스터의 극성을 전부 반대로 하고 전원(VDD)과 전원(VSS)을 교체한 회로 구성도 실시 가능하다. 또한, MOS 트랜지스터를 바이폴러 트랜지스터 등 MOS 트랜지스터와 같은 특성이 있는 능동 소자를 사용하여도 실현 가능하다.
이상 설명한 바와 같이, 본 발명에서는, 2입력(two-input)의 차동증폭기의 출력과 제 1의 바이어스 전압을 입력한 제 1의 트랜스 컨덕턴스 증폭기가 있고, 이 제 1의 트랜스 컨덕턴스 증폭기의 출력을 제 2의 트랜스 컨덕턴스 증폭기의 한쪽의 입력과 출력과 제 1의 출력 트랜지스터의 게이트에 접속하고, 제 2의 바이어스 전압을 제 2의 트랜스 컨덕턴스 증폭기의 다른쪽의 입력으로 하고, 제 1의 출력 트랜지스터와 극성이 반대인 제 2의 출력 트랜지스터의 게이트에 차동증폭기의 출력을 접속하고, 제 1 및 제 2의 출력 트랜지스터의 드레인 끼리를 접속하여 푸시풀 출력으로 하는 구성으로 하였다. 이로써, 간단한 회로 구성, 동작 원리인 푸시풀 출력의 증폭 회로로 할 수 있다. 푸시풀 출력의 구성으로 함으로써, 무신호의 정동작시에는 푸시풀 출력단의 바이어스 전류를 낮게 억제하고, 중부하시에는 큰 전류가 흐를 수 있게 되고, 증폭 회로의 저소비 전력화가 가능하게 된다.
또한, 푸시풀 출력단의 제 1 및 제 2의 출력 트랜지스터의 게이트 전압은, 바이어스 전압원으로의 트랜지스터의 드레인 전류와 트랜지스터 사이즈로 결정하는 전압을 이용할 수 있고, 푸시풀 출력단의 바이어스 전류는 바이어스 전압원의 트랜지스터의 트랜지스터 사이즈비에 의해 커런트 미러 회로와 같은 원리로 결정되기 때문에, 제조 편차나 온도 변화 등의 영향에 대해 안정된 출력이 얻어지는 증폭 회로로 된다.
또한, 푸시풀 출력단의 제 1 및 제 2의 출력 트랜지스터의 동작점을 독립하여 설정할 수 있고, 제 1 및 제 2의 출력 트랜지스터의 게이트에의 입력이 동상(同相)으로 되고, 트랜스 컨덕턴스 증폭기에 의해 전류 모드로 동작시키기 때문에, 동작 속도를 올릴 수 있다.
또한, 본 발명에 의한 증폭 회로는, 특허 문헌 1에 대해, 출력으로부터의 피드 백이 없기 때문에, 안정성, 주파수 특성이 우수하고, 특허 문헌 2에 대해서는, 출력 트랜지스터를 커런트 미러를 사용하지 않고 제어할 수 있기 때문에, 출력 트랜지스터의 출력 전류가 커런트 미러 회로중의 바이어스 회로에 의해 제한되는 일이 없다.

Claims (5)

  1. 반전과 비반전의 차신호(difference signal)를 증폭하는 차동증폭기를 갖는 증폭 회로에 있어서,
    상기 차동증폭기의 출력과 제 1의 바이어스 전압을 입력하여 상기 차동증폭기의 출력과 상기 제 1의 바이어스 전압과의 차신호를 전류 신호로 변환하여 출력하는 제 1의 트랜스 컨덕턴스 증폭기와,
    출력이 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력에 접속되어 출력 끼리에서 생기는 전압과 제 2의 바이어스 전압을 입력하여 상기 출력 끼리에서 발생되는 전압과 상기 제 2의 바이어스 전압의 차신호를 전류 신호로 변환하여 출력하는 제 2의 트랜스 컨덕턴스 증폭기와,
    게이트가 상기 제 2의 트랜스 컨덕턴스 증폭기의 출력에 접속되고, 소스가 제 1의 전원에 접속된 제 1의 출력 트랜지스터와,
    상기 제 1의 출력 트랜지스터와 극성이 반대로서 게이트가 상기 차동증폭기의 출력에 접속되고, 소스가 제 2의 전원에 접속되며, 드레인이 상기 제 1의 출력 트랜지스터의 드레인에 접속되어 푸시풀(push-pull) 출력을 구성하는 제 2의 출력 트랜지스터와,
    상기 차동증폭기의 출력과 상기 제 1 및 제 2의 출력 트랜지스터의 드레인 끼리의 접속점 사이에 접속된 위상 보상소자를 구비하며,
    상기 제 1의 트랜스 컨덕턴스 증폭기는, 소스를 상기 제 2의 전원에 접속하여 정전류원으로서 기능하는 제 1의 NMOS 트랜지스터와, 소스를 상기 제 1의 NMOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제 1의 바이어스 전압의 입력으로 하고, 드레인을 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력으로 한 제 2의 NMOS 트랜지스터와, 소스를 상기 제 1의 NMOS 트랜지스터의 드레인에 접속하고, 게이트에 상기 차동증폭기의 출력을 입력하고, 드레인을 상기 제 1의 전원에 접속한 제 3의 NMOS 트랜지스터를 구비하고,
    상기 제 2의 트랜스 컨덕턴스 증폭기는, 소스를 상기 제 1의 전원에 접속하여 정전류원으로서 기능하는 제 1의 PMOS 트랜지스터와, 소스를 상기 제 1의 PMOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제 2의 바이어스 전압의 입력으로 하고, 드레인을 상기 제 2의 전원에 접속한 제 2의 PMOS 트랜지스터와, 소스를 상기 제 1의 PMOS 트랜지스터의 드레인에 접속하고, 게이트 및 드레인을 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력인 상기 제 2의 NMOS 트랜지스터의 드레인에 함께 접속한 제 3의 PMOS 트랜지스터를 구비하고,
    상기 제 1의 출력 트랜지스터를 PMOS 트랜지스터로 하고, 상기 제 2의 출력 트랜지스터를 NMOS 트랜지스터로 한 것을 특징으로 하는 증폭 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1의 바이어스 전압의 전압원은, 소스를 상기 제 1의 전원에 접속하여 정전류원으로서 기능하는 제 4의 PMOS 트랜지스터와, 소스를 상기 제 2의 전원에 접속하고, 게이트 및 드레인을 상기 제 4의 PMOS 트랜지스터의 드레인에 함께 접속하여 상기 제 4의 PMOS 트랜지스터의 드레인 전류에 의해 게이트와 소스 사이에 발생한 전압을 상기 제 1의 바이어스 전압으로서 출력하는 제 4의 NMOS 트랜지스터를 구비하고,
    상기 제 2의 바이어스 전압의 전압원은, 소스를 상기 제 2의 전원에 접속하여 정전류원으로서 기능하는 제 5의 NMOS 트랜지스터와, 소스를 상기 제 1의 전원에 접속하고, 게이트 및 드레인을 상기 제 5의 NMOS 트랜지스터의 드레인에 함께 접속하여 상기 제 5의 NMOS 트랜지스터의 드레인 전류에 의해 게이트와 소스 사이에 발생한 전압을 상기 제 2의 바이어스 전압으로서 출력하는 제 5의 PMOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 증폭 회로.
  4. 제 1항에 있어서,
    상기 차동증폭기는, 각각의 소스를 상기 제 2의 전원에 접속하여 NMOS 트랜지스터로 구성하는 커런트 미러 부하회로를 구비하고,
    상기 제 1의 바이어스 전압의 전압원은, 상기 커런트 미러 부하회로의 게이트와 드레인을 접속하고 있는 NMOS 트랜지스터의 드레인 전압을 상기 제 1의 바이어스 전압으로 하고,
    상기 제 2의 바이어스 전압의 전압원은, 소스를 상기 제 2의 전원에 접속하여 정전류원으로서 기능하는 제 5의 NMOS 트랜지스터와, 소스를 상기 제 1의 전원에 접속하고, 게이트 및 드레인을 상기 제 5의 NMOS 트랜지스터의 드레인에 함께 접속하여 상기 제 5의 NMOS 트랜지스터의 드레인 전류에 의해 게이트와 소스 사이에 발생한 전압을 상기 제 2의 바이어스 전압으로서 출력하는 제 5의 PMOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 증폭 회로.
  5. 반전과 비반전의 차신호(difference signal)를 증폭하는 차동증폭기를 갖는 증폭 회로에 있어서,
    상기 차동증폭기의 출력과 제 1의 바이어스 전압을 입력하여 상기 차동증폭기의 출력과 상기 제 1의 바이어스 전압과의 차신호를 전류 신호로 변환하여 출력하는 제 1의 트랜스 컨덕턴스 증폭기와,
    출력이 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력에 접속되어 출력 끼리에서 생기는 전압과 제 2의 바이어스 전압을 입력하여 상기 출력 끼리에서 발생되는 전압과 상기 제 2의 바이어스 전압의 차신호를 전류 신호로 변환하여 출력하는 제 2의 트랜스 컨덕턴스 증폭기와,
    게이트가 상기 제 2의 트랜스 컨덕턴스 증폭기의 출력에 접속되고, 소스가 제 1의 전원에 접속된 제 1의 출력 트랜지스터와,
    상기 제 1의 출력 트랜지스터와 극성이 반대로서 게이트가 상기 차동증폭기의 출력에 접속되고, 소스가 제 2의 전원에 접속되며, 드레인이 상기 제 1의 출력 트랜지스터의 드레인에 접속되어 푸시풀(push-pull) 출력을 구성하는 제 2의 출력 트랜지스터와,
    상기 차동증폭기의 출력과 상기 제 1 및 제 2의 출력 트랜지스터의 드레인 끼리의 접속점 사이에 접속된 위상 보상소자를 구비하며,
    상기 제 1의 트랜스 컨덕턴스 증폭기는, 소스를 상기 제 2의 전원에 접속하여 정전류원으로서 기능하는 제 1의 NMOS 트랜지스터와, 소스를 상기 제 1의 NMOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제 1의 바이어스 전압의 입력으로 하고, 드레인을 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력으로 한 제 2의 NMOS 트랜지스터와, 소스를 상기 제 1의 NMOS 트랜지스터의 드레인에 접속하고, 게이트에 상기 차동증폭기의 출력을 입력하고, 드레인을 상기 제 1의 전원에 접속한 제 3의 NMOS 트랜지스터를 구비하고,
    상기 제 2의 트랜스 컨덕턴스 증폭기는, 소스를 상기 제 1의 전원에 접속하여 정전류원으로서 기능하는 제 1의 PMOS 트랜지스터와, 소스를 상기 제 1의 PMOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제 2의 바이어스 전압의 입력으로 하고, 드레인을 상기 제 2의 전원에 접속한 제 2의 PMOS 트랜지스터와, 소스를 상기 제 1의 PMOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력인 상기 제 2의 NMOS 트랜지스터의 드레인에 접속한 제 3의 PMOS 트랜지스터와, 각 소스를 상기 제 2의 전원에 접속하고, 게이트 및 드레인이 접속되어 있는 한쪽의 게이트 및 드레인을 상기 제 3의 PMOS 트랜지스터의 드레인에 접속하여 입력으로 하고, 다른쪽의 드레인을 출력으로 한 NMOS 트랜지스터로 구성된 제 1의 커런트 미러 회로와, 각 소스를 상기 제 1의 전원에 접속하고, 게이트 및 드레인이 접속되어 있는 한쪽의 게이트 및 드레인을 상기 제 1의 커런트 미러 회로의 출력에 접속하여 입력으로 하고, 다른쪽의 드레인을 상기 제 1의 트랜스 컨덕턴스 증폭기의 출력에 접속하여 출력으로 한 PMOS 트랜지스터로 구성된 제 2의 커런트 미러 회로를 구비하고,
    상기 제 1의 출력 트랜지스터를 PMOS 트랜지스터로 하고, 상기 제 2의 출력 트랜지스터를 NMOS 트랜지스터로 한 것을 특징으로 하는 증폭 회로.
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