JPH05315859A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH05315859A JPH05315859A JP4121526A JP12152692A JPH05315859A JP H05315859 A JPH05315859 A JP H05315859A JP 4121526 A JP4121526 A JP 4121526A JP 12152692 A JP12152692 A JP 12152692A JP H05315859 A JPH05315859 A JP H05315859A
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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Abstract
(57)【要約】
【目的】平衡型の演算増幅回路の出力動作点を安定化す
る。 【構成】ゲートに基準電圧Ｒを印加したトランジスタ対
２１と、それぞれのゲートを演算増幅器１の正負の出力
端子ＯＰ，ＯＮにそれぞれ接続したトランジスタ対２２
と、ゲートに期待中心電圧Ｃを印加したトランジスタＮ
２３と、出力帰還信号ＦＣを演算増幅器１に帰還するカ
レントミラー回路２３とを有する同相帰還回路２を備え
る。
る。 【構成】ゲートに基準電圧Ｒを印加したトランジスタ対
２１と、それぞれのゲートを演算増幅器１の正負の出力
端子ＯＰ，ＯＮにそれぞれ接続したトランジスタ対２２
と、ゲートに期待中心電圧Ｃを印加したトランジスタＮ
２３と、出力帰還信号ＦＣを演算増幅器１に帰還するカ
レントミラー回路２３とを有する同相帰還回路２を備え
る。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路に関し、特
に平衡型の演算増幅回路に関する。
に平衡型の演算増幅回路に関する。
【０００２】
【従来の技術】従来の演算増幅回路において、出力動作
点を安定化させる方法としていくつかの回路が知られて
いる。
点を安定化させる方法としていくつかの回路が知られて
いる。
【０００３】その第一の方法を図２に示す。この回路
は、１９８３年に米国で発行された１９８３年アイイー
イーイー・アイエスエスシーシー（１９８３ ＩＥＥＥ
ＩＳＳＣＣ），第２４６，２４７，３１４頁所載の論
文でタット・シー・チョイ（Ｔａｔ Ｃ．Ｃｈｏｉ）ら
によって発表されたものである。その概要は、いわゆる
フォールデッドカスコードの１段型演算増幅器の定電流
負荷２０２と電源ＶＳと直列に、正負出力ＰＯ，ＰＮに
ゲートをそれぞれ接続された３極管領域で動作するＮチ
ャンネルトランジスタ対２０１を設け、上記演算増幅器
の同相出力電圧が高くなったときには、Ｎチャンネルト
ランジスタ対２０１の抵抗値が低下して同相電圧が低下
するように負帰還作用を与えるというものである。
は、１９８３年に米国で発行された１９８３年アイイー
イーイー・アイエスエスシーシー（１９８３ ＩＥＥＥ
ＩＳＳＣＣ），第２４６，２４７，３１４頁所載の論
文でタット・シー・チョイ（Ｔａｔ Ｃ．Ｃｈｏｉ）ら
によって発表されたものである。その概要は、いわゆる
フォールデッドカスコードの１段型演算増幅器の定電流
負荷２０２と電源ＶＳと直列に、正負出力ＰＯ，ＰＮに
ゲートをそれぞれ接続された３極管領域で動作するＮチ
ャンネルトランジスタ対２０１を設け、上記演算増幅器
の同相出力電圧が高くなったときには、Ｎチャンネルト
ランジスタ対２０１の抵抗値が低下して同相電圧が低下
するように負帰還作用を与えるというものである。
【０００４】次に、第二の方法を図３（Ａ），（Ｂ）に
示す。この回路は、１９８２年に米国で発行されたアイ
イーイーイー・ジャーナル・オブ・ソリッドステート・
サーキッツ（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１７，
１９８２年，第６号，第１０１４〜１０２３頁所載の論
文にダニエル・センドルビッツ（Ｄａｎｉｅｌ Ｓｅｎ
ｄｅｒｗｉｃｓ）らによって発表されたものである。そ
の概要は、図３（Ａ）のように、外部から与えるクロッ
ク信号により駆動されるスイッチとコンデンサＣ１，Ｃ
２とを組合せて、演算増幅器３の正負出力ＰＯ，ＰＮの
平均値と演算増幅器３に期待される動作点電圧Ｃとの差
を基準電圧Ｒに加算して帰還路Ｆを経由して、図３
（Ｂ）の演算増幅器の定電流トランジスタＮ３１に帰還
し、この定電流トランジスタＮ３１の動作電流を増減さ
せることにより負帰還を行なって演算増幅器３の出力電
圧を安定させるというものである。
示す。この回路は、１９８２年に米国で発行されたアイ
イーイーイー・ジャーナル・オブ・ソリッドステート・
サーキッツ（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１７，
１９８２年，第６号，第１０１４〜１０２３頁所載の論
文にダニエル・センドルビッツ（Ｄａｎｉｅｌ Ｓｅｎ
ｄｅｒｗｉｃｓ）らによって発表されたものである。そ
の概要は、図３（Ａ）のように、外部から与えるクロッ
ク信号により駆動されるスイッチとコンデンサＣ１，Ｃ
２とを組合せて、演算増幅器３の正負出力ＰＯ，ＰＮの
平均値と演算増幅器３に期待される動作点電圧Ｃとの差
を基準電圧Ｒに加算して帰還路Ｆを経由して、図３
（Ｂ）の演算増幅器の定電流トランジスタＮ３１に帰還
し、この定電流トランジスタＮ３１の動作電流を増減さ
せることにより負帰還を行なって演算増幅器３の出力電
圧を安定させるというものである。
【０００５】さらに、第三の方法を図４に示す。この回
路は、１９８４年に米国で発行されたアイイーイーイー
・ジャーナル・オブ・ソリッドステート・サーキッツ
（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１９，１９８４
年，第６号，第９１２〜９１８頁所載の論文にアレハン
ドロ・デラ・プラザ（Ａｌｅｊａｎｄｏｒｏ Ｄｅｌａ
Ｐｌａｚａ）らによって発表されたものである。その
概要は、図４のように、演算増幅器の正負出力ＰＯ，Ｐ
Ｎの間に直列接続された抵抗の中点電圧ＶＣが上記演算
増幅器の出力電圧の動作中心となる性質を利用し、上記
中点電圧ＶＣと本来期待される動作電圧Ｃとの差を差動
増幅器入力電圧に加算して帰還路を経由して、図３
（Ｂ）の演算増幅器４１により求めて、上記演算増幅器
への帰還信号ＦＢとするというものである。
路は、１９８４年に米国で発行されたアイイーイーイー
・ジャーナル・オブ・ソリッドステート・サーキッツ
（ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１９，１９８４
年，第６号，第９１２〜９１８頁所載の論文にアレハン
ドロ・デラ・プラザ（Ａｌｅｊａｎｄｏｒｏ Ｄｅｌａ
Ｐｌａｚａ）らによって発表されたものである。その
概要は、図４のように、演算増幅器の正負出力ＰＯ，Ｐ
Ｎの間に直列接続された抵抗の中点電圧ＶＣが上記演算
増幅器の出力電圧の動作中心となる性質を利用し、上記
中点電圧ＶＣと本来期待される動作電圧Ｃとの差を差動
増幅器入力電圧に加算して帰還路を経由して、図３
（Ｂ）の演算増幅器４１により求めて、上記演算増幅器
への帰還信号ＦＢとするというものである。
【０００６】
【発明が解決しようとする課題】上述した従来の演算増
幅回路は、第一の技術では、演算増幅器の出力電圧の中
心値と本来期待される動作中心電圧である期待値との比
較が明確に行なわれないので、上記中心電圧値は、増幅
器の動作範囲を満足しても、集積回路化した場合の基準
電圧変動やトランジスタの特性変動により、上記期待値
とは必ずしも一致しないという欠点があった。また、帰
還用トランジスタの電圧低下分により、出力電圧範囲が
狭くなるという欠点があった。
幅回路は、第一の技術では、演算増幅器の出力電圧の中
心値と本来期待される動作中心電圧である期待値との比
較が明確に行なわれないので、上記中心電圧値は、増幅
器の動作範囲を満足しても、集積回路化した場合の基準
電圧変動やトランジスタの特性変動により、上記期待値
とは必ずしも一致しないという欠点があった。また、帰
還用トランジスタの電圧低下分により、出力電圧範囲が
狭くなるという欠点があった。
【０００７】第二の技術では、クロック信号により動作
するスイッチ回路を用いるので、上記スイッチ回路が帰
還炉側に接続されたときと、基準電圧側に接続されたと
きとに発生する上記クロックによるフイードスルー雑音
の回避のためのフィルタを必要とするという欠点があっ
た。
するスイッチ回路を用いるので、上記スイッチ回路が帰
還炉側に接続されたときと、基準電圧側に接続されたと
きとに発生する上記クロックによるフイードスルー雑音
の回避のためのフィルタを必要とするという欠点があっ
た。
【０００８】第三の技術では、中点設定用の抵抗が演算
増幅器の負荷となることにより、上記抵抗の抵抗値が低
いときは上記演算増幅器の利得を著しく低下させるの
で、チップ面積の拡大と大消費電力化をともなう出力段
トランジスタの高相互コンダンクタンス化か、チップ面
積の拡大と抵抗値変動により同相除去比の劣化をともな
う上記抵抗の高抵抗値化かのいずれかを必要とするとい
う欠点があった。
増幅器の負荷となることにより、上記抵抗の抵抗値が低
いときは上記演算増幅器の利得を著しく低下させるの
で、チップ面積の拡大と大消費電力化をともなう出力段
トランジスタの高相互コンダンクタンス化か、チップ面
積の拡大と抵抗値変動により同相除去比の劣化をともな
う上記抵抗の高抵抗値化かのいずれかを必要とするとい
う欠点があった。
【０００９】
【課題を解決するための手段】本発明の演算増幅回路
は、ゲートを共通接続して予め定めた基準電圧の基準電
圧源に接続した第一の導電型の第一および第二のトラン
ジスタから成る第一のトランジスタ対と、共通接続され
たソースを第一の電源に接続し共通接続されたドレイン
を前記第一のトランジスタのソースに接続しそれぞれの
ゲートを平衡出力機能を持つ演算増幅器の正および負の
出力端子にそれぞれ接続した第一の導電型の第二のトラ
ンジスタ対と、ゲートを前記演算増幅器の出力電圧の中
心値を発生する中心電圧発生手段に接続しドレインを前
記第二のトランジスタのソースに接続しソースを前記第
一の電源に接続した第一の導電型の第三のトランジスタ
と、第二の導電型の第四および第五のトランジスタから
成り共通接続されたソースを第二の電源に接続しそれぞ
れのドレインをそれぞれ前記第一および第二のトランジ
スタのドレインに接続し共通接続されたゲートと前記第
四のトランジスタのドレインとを前記第一のトランジス
タのドレインに接続し出力帰還信号を前記第五のトラン
ジスタのドレインから前記演算増幅器に帰還するカレン
トミラー回路とを有する同相帰還回路を備えて構成され
ている。
は、ゲートを共通接続して予め定めた基準電圧の基準電
圧源に接続した第一の導電型の第一および第二のトラン
ジスタから成る第一のトランジスタ対と、共通接続され
たソースを第一の電源に接続し共通接続されたドレイン
を前記第一のトランジスタのソースに接続しそれぞれの
ゲートを平衡出力機能を持つ演算増幅器の正および負の
出力端子にそれぞれ接続した第一の導電型の第二のトラ
ンジスタ対と、ゲートを前記演算増幅器の出力電圧の中
心値を発生する中心電圧発生手段に接続しドレインを前
記第二のトランジスタのソースに接続しソースを前記第
一の電源に接続した第一の導電型の第三のトランジスタ
と、第二の導電型の第四および第五のトランジスタから
成り共通接続されたソースを第二の電源に接続しそれぞ
れのドレインをそれぞれ前記第一および第二のトランジ
スタのドレインに接続し共通接続されたゲートと前記第
四のトランジスタのドレインとを前記第一のトランジス
タのドレインに接続し出力帰還信号を前記第五のトラン
ジスタのドレインから前記演算増幅器に帰還するカレン
トミラー回路とを有する同相帰還回路を備えて構成され
ている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の演算増幅回路の一実施例を
示す回路図である。
示す回路図である。
【００１２】本実施例の演算増幅回路は、図１に示すよ
うに、平衡出力機能を持つ演算増幅器１と、演算増幅器
１への同相帰還信号ＦＣを生成する同相帰還回路２とを
備えて構成される。
うに、平衡出力機能を持つ演算増幅器１と、演算増幅器
１への同相帰還信号ＦＣを生成する同相帰還回路２とを
備えて構成される。
【００１３】演算増幅器１はそれぞれカスコード接続さ
れたＰ型トランジスタＰ１１，Ｐ１３とＰ１２，Ｐ１４
とから成る正出力回路１１と、それぞれカスコード接続
されたＮ型トランジスタＮ１１，Ｎ１３とＮ１２，Ｎ１
４とから成る負出力回路１２と同相帰還回路２は、ゲー
トを共通接続して基準電圧Ｒに接続したＮ型のトランジ
スタＮ２１，Ｎ２２から成るトランジスタ対２１と、共
通接続されたソースを電源ＶＳに接続し共通接続された
ドレインをトランジスタＮ２１のソースに接続しそれぞ
れのゲートを演算増幅器１の正出力端子ＯＰおよび負出
力端子ＯＮにそれぞれ接続したＮ型のトランジスタＮ２
４，Ｎ２５から成るトランジスタ対２２と、ゲートを演
算増幅器１の出力電圧の中心値を設定する中心電圧Ｃに
接続しドレインをトランジスタＱ２２のソースに接続し
ソースを電源ＶＳに接続したＮ型のトランジスタＮ２３
と、Ｐ型のトランジスタＰ２１，Ｐ２２から成り共通接
続されたソースを電源ＶＤに接続しそれぞれのドレイン
をそれぞれトランジスタＮ２１，Ｎ２２のドレインに接
続し共通接続されたゲートとトランジスタＰ２１のドレ
インとをトランジスタＮ２１のドレインに接続し出力帰
還信号ＦをトランジスタＰ２２のドレインから演算増幅
器１に帰還するカレントミラー回路２３とを備えて構成
されている。
れたＰ型トランジスタＰ１１，Ｐ１３とＰ１２，Ｐ１４
とから成る正出力回路１１と、それぞれカスコード接続
されたＮ型トランジスタＮ１１，Ｎ１３とＮ１２，Ｎ１
４とから成る負出力回路１２と同相帰還回路２は、ゲー
トを共通接続して基準電圧Ｒに接続したＮ型のトランジ
スタＮ２１，Ｎ２２から成るトランジスタ対２１と、共
通接続されたソースを電源ＶＳに接続し共通接続された
ドレインをトランジスタＮ２１のソースに接続しそれぞ
れのゲートを演算増幅器１の正出力端子ＯＰおよび負出
力端子ＯＮにそれぞれ接続したＮ型のトランジスタＮ２
４，Ｎ２５から成るトランジスタ対２２と、ゲートを演
算増幅器１の出力電圧の中心値を設定する中心電圧Ｃに
接続しドレインをトランジスタＱ２２のソースに接続し
ソースを電源ＶＳに接続したＮ型のトランジスタＮ２３
と、Ｐ型のトランジスタＰ２１，Ｐ２２から成り共通接
続されたソースを電源ＶＤに接続しそれぞれのドレイン
をそれぞれトランジスタＮ２１，Ｎ２２のドレインに接
続し共通接続されたゲートとトランジスタＰ２１のドレ
インとをトランジスタＮ２１のドレインに接続し出力帰
還信号ＦをトランジスタＰ２２のドレインから演算増幅
器１に帰還するカレントミラー回路２３とを備えて構成
されている。
【００１４】また、高周波成分をフイードフォワード補
償するために、トランジスタＰ２２のドレインと正出力
端子ＯＰとの間に接続されたコンデンサＣ２１とトラン
ジスタＰ２２のドレインと負出力端子ＯＮとの間に接続
されたコンデンサＣ２２とを備えている。
償するために、トランジスタＰ２２のドレインと正出力
端子ＯＰとの間に接続されたコンデンサＣ２１とトラン
ジスタＰ２２のドレインと負出力端子ＯＮとの間に接続
されたコンデンサＣ２２とを備えている。
【００１５】次に、本実施例の動作について説明する。
【００１６】本実施例は、フォールデッドカスコードの
１段型演算増幅回路に適用したものである。この回路
は、演算増幅器１の基準電圧と同相帰還回路２のトラン
ジスタ対２１のゲートに印加する基準電圧Ｒとを共用し
ている。本回路において、トランジスタ対２２とトラン
ジスタ対２２を構成するトランジスタＮ２４，Ｎ２５の
和のサイズのトランジスタＮ２３とが３極管領域で動作
する。この３極管領域における動作は、トランジスタ対
２１のトランジスタＮ２１，Ｎ２２のゲートに印加され
る基準電圧Ｒにより決定される。トランジスタＮ２３〜
Ｎ２５のドレイン電圧は、基準電圧Ｒからトランジスタ
Ｎ２１，Ｎ２２のしきい値電圧ＶＴ分より幾分低い電圧
になる。上記電圧がトランジスタ対２２に加わるゲート
電圧のうち低い方の電圧からしきい値電圧ＶＴを減算し
た電圧が低ければ上記３極管領域での動作が保証され
る。
１段型演算増幅回路に適用したものである。この回路
は、演算増幅器１の基準電圧と同相帰還回路２のトラン
ジスタ対２１のゲートに印加する基準電圧Ｒとを共用し
ている。本回路において、トランジスタ対２２とトラン
ジスタ対２２を構成するトランジスタＮ２４，Ｎ２５の
和のサイズのトランジスタＮ２３とが３極管領域で動作
する。この３極管領域における動作は、トランジスタ対
２１のトランジスタＮ２１，Ｎ２２のゲートに印加され
る基準電圧Ｒにより決定される。トランジスタＮ２３〜
Ｎ２５のドレイン電圧は、基準電圧Ｒからトランジスタ
Ｎ２１，Ｎ２２のしきい値電圧ＶＴ分より幾分低い電圧
になる。上記電圧がトランジスタ対２２に加わるゲート
電圧のうち低い方の電圧からしきい値電圧ＶＴを減算し
た電圧が低ければ上記３極管領域での動作が保証され
る。
【００１７】いま、トランジスタ対２２を流れる電流の
和ＩＡとトランジスタＮ２３を流れる電流ＩＢとが等し
いとする。このときには、演算増幅器１の出力電圧の中
心値ＶＣは期待される動作中心電圧である期待中心電圧
Ｃと等しくなる。この２つの電流ＩＡ，ＩＢはトランジ
スタ対２１を構成するトランジスタＮ２１，Ｎ２２をそ
れぞれ経由してカレントミラー回路２３のそれぞれのト
ランジスタＰ２１，Ｐ２２に終端される。カレントミラ
ー回路２３を流れる電流ＩＡ，ＩＢが等しければ、トラ
ンジスタＰ２１，Ｐ２２のドレイン電圧は等しくなり、
この電圧と演算増幅器１の出力回路１１にＰ型トランジ
スタＰ１１〜Ｐ１４の特性とで決定される電流Ｉ１が流
れた状態となる。
和ＩＡとトランジスタＮ２３を流れる電流ＩＢとが等し
いとする。このときには、演算増幅器１の出力電圧の中
心値ＶＣは期待される動作中心電圧である期待中心電圧
Ｃと等しくなる。この２つの電流ＩＡ，ＩＢはトランジ
スタ対２１を構成するトランジスタＮ２１，Ｎ２２をそ
れぞれ経由してカレントミラー回路２３のそれぞれのト
ランジスタＰ２１，Ｐ２２に終端される。カレントミラ
ー回路２３を流れる電流ＩＡ，ＩＢが等しければ、トラ
ンジスタＰ２１，Ｐ２２のドレイン電圧は等しくなり、
この電圧と演算増幅器１の出力回路１１にＰ型トランジ
スタＰ１１〜Ｐ１４の特性とで決定される電流Ｉ１が流
れた状態となる。
【００１８】次に、中心値ＶＣが期待中心電圧Ｃより高
くなったとする。このときには、トランジスタ対２２の
電流ＩＡがトランジスタＮ２３の電流ＩＢよりも多くな
る。この電流の変化はカレントミラー回路２３の出力電
圧すなわちトランジスタＰ２２のドレイン電圧を上昇さ
せる。すると、演算増幅器１の出力回路１１のトランジ
スタＰ１１〜Ｐ１４を流れる電流Ｉ１が減少して正負の
出力電圧を低下させて平衡状態を保持しようとする。逆
に、中心値ＶＣが期待中心電圧Ｃより低くなった場合に
は、電流Ｉ１を増加させてやはり平衡状態を保持するよ
うに動作する。コンデンサＣ２１，Ｃ２２は、この負帰
還回路の周波数帯域が不足する場合に帰還路にフイード
フォワード補償を行なうためのものである。演算増幅器
１の周波数帯域が狭い場合には必要がない。
くなったとする。このときには、トランジスタ対２２の
電流ＩＡがトランジスタＮ２３の電流ＩＢよりも多くな
る。この電流の変化はカレントミラー回路２３の出力電
圧すなわちトランジスタＰ２２のドレイン電圧を上昇さ
せる。すると、演算増幅器１の出力回路１１のトランジ
スタＰ１１〜Ｐ１４を流れる電流Ｉ１が減少して正負の
出力電圧を低下させて平衡状態を保持しようとする。逆
に、中心値ＶＣが期待中心電圧Ｃより低くなった場合に
は、電流Ｉ１を増加させてやはり平衡状態を保持するよ
うに動作する。コンデンサＣ２１，Ｃ２２は、この負帰
還回路の周波数帯域が不足する場合に帰還路にフイード
フォワード補償を行なうためのものである。演算増幅器
１の周波数帯域が狭い場合には必要がない。
【００１９】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００２０】たとえば、本実施例におけるトランジスタ
の導電型のＮ型とＰ型とを入替え、電源電圧も入替えた
構成でも、本発明の主旨を逸脱しない限り適用できるこ
とは勿論である。
の導電型のＮ型とＰ型とを入替え、電源電圧も入替えた
構成でも、本発明の主旨を逸脱しない限り適用できるこ
とは勿論である。
【００２１】また、１段型のフォールデッドカスコード
演算増幅回路の代りに、プッシュプル出力回路を有する
２段型のフォールデッドカスコード演算増幅回路に適用
することも、本発明の主旨を逸脱しない限り適用できる
ことは勿論である。
演算増幅回路の代りに、プッシュプル出力回路を有する
２段型のフォールデッドカスコード演算増幅回路に適用
することも、本発明の主旨を逸脱しない限り適用できる
ことは勿論である。
【００２２】
【発明の効果】以上説明したように、本発明の演算増幅
回路は、ゲートに基準電圧を印加した第一のトランジス
タ対と、それぞれのゲートを演算増幅器の正および負の
出力端子にそれぞれ接続した第二のトランジスタ対と、
ゲートに期待中心電圧を印加した第三のトランジスタ
と、出力帰還信号を上記演算増幅器に帰還するカレント
ミラー回路とを有する同相帰還回路を備えることによ
り、上記演算増幅器の帰還路に直列に電圧降下を生じる
帰還用の回路素子を付加することがなくなり、出力電圧
範囲を拡大することができるという効果がある。
回路は、ゲートに基準電圧を印加した第一のトランジス
タ対と、それぞれのゲートを演算増幅器の正および負の
出力端子にそれぞれ接続した第二のトランジスタ対と、
ゲートに期待中心電圧を印加した第三のトランジスタ
と、出力帰還信号を上記演算増幅器に帰還するカレント
ミラー回路とを有する同相帰還回路を備えることによ
り、上記演算増幅器の帰還路に直列に電圧降下を生じる
帰還用の回路素子を付加することがなくなり、出力電圧
範囲を拡大することができるという効果がある。
【００２３】また、スイッチ回路を必要としないので、
スイッチの動作によるフイードスルー雑音抑圧用のフィ
ルタも不要となるという効果がある。
スイッチの動作によるフイードスルー雑音抑圧用のフィ
ルタも不要となるという効果がある。
【００２４】さらに、演算増幅器の負荷となり占有面積
が大きい抵抗回路が不要であるため、利得の低下を防止
でき小型化できるという効果がある。
が大きい抵抗回路が不要であるため、利得の低下を防止
でき小型化できるという効果がある。
【図１】本発明の演算増幅回路の一実施例を示す回路図
である。
である。
【図２】従来の演算増幅回路の第一の例を示す回路図で
ある。
ある。
【図３】従来の演算増幅回路の第二の例を示す回路図で
ある。
ある。
【図４】従来の演算増幅回路の第三の例を示す回路図で
ある。
ある。
１ 演算増幅器 ２ 同相帰還回路 １１ 出力回路 ２１，２２ トランジスタ対 ２３ カレントミラー回路 Ｎ２１〜Ｎ２５，Ｐ１１〜Ｐ１４，Ｐ２１，Ｐ２２
トランジスタ
トランジスタ
Claims (1)
- 【請求項１】 ゲートを共通接続して予め定めた基準電
圧の基準電圧源に接続した第一の導電型の第一および第
二のトランジスタから成る第一のトランジスタ対と、 共通接続されたソースを第一の電源に接続し共通接続さ
れたドレインを前記第一のトランジスタのソースに接続
しそれぞれのゲートを平衡出力機能を持つ演算増幅器の
正および負の出力端子にそれぞれ接続した第一の導電型
の第二のトランジスタ対と、 ゲートを前記演算増幅器の出力電圧の中心値を発生する
中心電圧発生手段に接続しドレインを前記第二のトラン
ジスタのソースに接続しソースを前記第一の電源に接続
した第一の導電型の第三のトランジスタと、 第二の導電型の第四および第五のトランジスタから成り
共通接続されたソースを第二の電源に接続しそれぞれの
ドレインをそれぞれ前記第一および第二のトランジスタ
のドレインに接続し共通接続されたゲートと前記第四の
トランジスタのドレインとを前記第一のトランジスタの
ドレインに接続し出力帰還信号を前記第五のトランジス
タのドレインから前記演算増幅器に帰還するカレントミ
ラー回路とを有する同相帰還回路を備えることを特徴と
する演算増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121526A JPH05315859A (ja) | 1992-05-14 | 1992-05-14 | 演算増幅回路 |
| US08/062,855 US5321370A (en) | 1992-05-14 | 1993-05-14 | Operational amplifier with common-mode feedback amplifier circuit |
| EP93107910A EP0570011A1 (en) | 1992-05-14 | 1993-05-14 | Operational amplifier with common-mode feedback amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121526A JPH05315859A (ja) | 1992-05-14 | 1992-05-14 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315859A true JPH05315859A (ja) | 1993-11-26 |
Family
ID=14813412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121526A Pending JPH05315859A (ja) | 1992-05-14 | 1992-05-14 | 演算増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5321370A (ja) |
| EP (1) | EP0570011A1 (ja) |
| JP (1) | JPH05315859A (ja) |
Cited By (1)
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-
1992
- 1992-05-14 JP JP4121526A patent/JPH05315859A/ja active Pending
-
1993
- 1993-05-14 US US08/062,855 patent/US5321370A/en not_active Expired - Lifetime
- 1993-05-14 EP EP93107910A patent/EP0570011A1/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0570011A1 (en) | 1993-11-18 |
| US5321370A (en) | 1994-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980825 |