JP2004222015A

JP2004222015A - Amplifier circuit

Info

Publication number: JP2004222015A
Application number: JP2003007800A
Authority: JP
Inventors: Kimiyoshi Mizoe; 公義三添
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-01-16
Filing date: 2003-01-16
Publication date: 2004-08-05
Also published as: US20060125567A1; DE102004002175A1; US7098736B2; KR20040066006A; KR101014945B1

Abstract

<P>PROBLEM TO BE SOLVED: To make a circuit structure simple, to enable push-pull output, and to realize low power consumption. <P>SOLUTION: This amplifier circuit has a first transconductance amplifier 2 which inputs the output of a two input differential amplifier 1 and a first bias voltage Vbias 4. The circuit also has a second transconductance amplifier 3 which inputs the output of the amplifier 2 and a second transconductor 3 as the inputs. The gate of a first output transistor Mp of the amplifier circuit inputs the outputs of the amplifier 2 and the amplifier 3. The output of the differential amplifier 1 is connected to the gate of a second output transistor Mn whose polarity is opposite to that of the first output transistor Mp, and the drains of the first and the second output transistors Mp and Mn are connected to each other to form a push-pull output. Thus, it is possible to suppress a bias current of a push-pull output stage low at the time of static operation of no signal, to make a large current flow at the time of heavy loads, and low power consumption of the amplifier circuit is enabled. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は増幅回路に関し、特に半導体集積回路に適用され、信号増幅やインピーダンス変換などの用途に使われる、プッシュプル出力を具備した低消費電力化可能な増幅回路に関する。
【０００２】
【従来の技術】
プッシュプル出力を有する増幅回路の従来例として、特許文献１にあるような事例がある。
【０００３】
特許文献１の図１によれば、演算増幅器などの出力に適用される増幅器の構成を示している。以下の説明で括弧内の符号は文献中の記載の符号を示す。この増幅器では、相補型の構成であるＰＭＯＳトランジスタ（ＱＰｆ）とＮＭＯＳトランジスタ（Ｑｎｆ）がＡＢ級またはＢ級出力段の最終コンポーネントとしてプッシュプル型に接続され、その接続点がその段の出力端子（ＯＵＴ）を構成している。２つの相互コンダクタンス増幅回路（Ｔｐ，Ｔｎ）は、それぞれの出力端子をＰＭＯＳトランジスタ（ＱＰｆ）およびＮＭＯＳトランジスタ（Ｑｎｆ）のゲート端子にそれぞれ接続し、それぞれの反転入力端子は互いに接続されて、この増幅器の入力（ＩＮ）を形成し、さらにそれぞれの非反転入力端子は、それぞれフィードバックシステム（Ｆｐ，Ｆｎ）を介して出力端子ＯＵＴに接続されている。
【０００４】
この事例において、確実なプッシュプル出力動作を行える利点がある反面、出力からフィードバックシステムと相互コンダクタンス増幅器を介して出力段のＭＯＳトランジスタのゲートにフィードバックを掛けていることにより、演算増幅器に適用したときに安定性の確保ができなくなることや周波数特性が劣化することなどの特性がある。
【０００５】
他の事例として特許文献２がある。
この特許文献２の図１に記載の差動増幅器は、差動入力段（３８）と、出力段（４０）と、同相帰還安定化回路（４２）とを具備している。差動入力段（３８）は、その増幅素子を構成する２個のトランジスタ（Ｑ１，Ｑ２）に負荷としてトランジスタ（Ｑ３，Ｑ４）をそれぞれ接続して構成されている。出力段（４０）は、差動入力段（３８）の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ１０）、このトランジスタ（Ｑ１０）に負荷として接続したトランジスタ（Ｑ１１）、このトランジスタ（Ｑ１１）とカレントミラー回路を構成するトランジスタ（Ｑ１２）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ１３）で構成され、トランジスタ（Ｑ１２）とトランジスタ（Ｑ１３）とがプッシュプル出力回路を構成し、その接続点から出力を取り出すようになっている。また、同相帰還安定化回路（４２）は、差動入力段の一方のトランジスタ（Ｑ１）の出力を入力するトランジスタ（Ｑ８）、差動入力段の他方のトランジスタ（Ｑ２）の出力を入力するトランジスタ（Ｑ９）、これらトランジスタ（Ｑ８，Ｑ９）に共通の負荷として接続されてカレントミラー回路を構成するトランジスタ（Ｑ６，Ｑ７）、トランジスタ（Ｑ６）に負荷として接続されると共に差動入力段の負荷を構成するトランジスタ（Ｑ３，Ｑ４）とそれぞれカレントミラー回路を構成するトランジスタＱ５で構成されている（特許文献２、図１参照）。
【０００６】
この事例では、出力段のプッシュプル出力回路の安定性は確保できるが、この出力段を構成する一方のトランジスタ（Ｑ１２）がトランジスタ（Ｑ１１）とカレントミラー回路を構成しているため、出力電流がトランジスタ（Ｑ１１）のバイアス電流により制限されるという特性を有している。
【０００７】
演算増幅器の信号出力を第１の電源と第２の電源との間の全電圧範囲にわたって使用し、また、軽負荷に対応できるよう出力電流を大きくする必要がある場合には、演算増幅器の出力段の構成はＰＭＯＳトランジスタとＮＭＯＳトランジスタのような相補的な構造のトランジスタを用い、ドレイン（バイポーラではコレクタ）出力でかつＡＢ級動作やＢ級動作としたプッシュプル出力にすることにより、静動作時の演算増幅器の消費電流を減らすことができ、低消費電力化が可能になる。
【０００８】
【特許文献１】
特許第２６８８４７７号公報（段落番号〔０００４〕〜〔００１１〕，図１）
【特許文献２】
特開平８−２２２９７２号公報（段落番号〔００１０〕〜〔００１５〕，図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、プッシュプル出力にした場合に、出力電圧が電源変動や温度変動などの影響を受けない安定した演算増幅器にするには、出力段に用いるＰＭＯＳトランジスタやＮＭＯＳトランジスタのゲート（バイポーラトランジスタではベース）のバイアス制御手段が難しく、演算増幅器における出力段の回路構成が複雑になり消費電流が増えてしまうことがあるという問題点があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、回路構成が簡素でプッシュプル出力可能であって低消費電力を実現することができる増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記問題を解決するために、反転と非反転の差信号を増幅する差動増幅器を有する増幅回路において、前記差動増幅器の出力と第１のバイアス電圧とを入力して前記差動増幅器の出力と前記第１のバイアス電圧との差信号を電流信号に変換して出力をする第１のトランスコンダクタンス増幅器と、出力が前記第１のトランスコンダクタンス増幅器の出力に接続されて出力同士で生じる電圧と第２のバイアス電圧とを入力して差信号を電流信号に変換して出力する第２のトランスコンダクタンス増幅器と、ゲートが前記第２のトランスコンダクタンス増幅器の出力に接続され、ソースが第１の電源に接続された第１の出力トランジスタと、前記第１の出力トランジスタと極性が反対であってゲートが前記差動増幅器の出力に接続され、ソースが第２の電源に接続され、ドレインが前記第１の出力トランジスタのドレインに接続されてプッシュプル出力を構成する第２の出力トランジスタと、前記差動増幅器の出力と前記第１および第２の出力トランジスタのドレイン同士の接続点との間に接続された位相補償素子と、を備えていることを特徴とする増幅回路が提供される。
【００１２】
このような増幅回路によれば、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができ、プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、低消費電力化が可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明による増幅回路の基本的な構成を示す回路図である。
【００１４】
本発明による増幅回路は、初段の増幅段に差動増幅器１を備え、２段目の増幅段として、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３とを備え、出力段として、互いに反対極性を有してプッシュプル出力を構成し、そのプッシュプル出力をこの増幅回路の出力ＯＵＴとする第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎを備え、さらに、差動増幅器１の出力とこの増幅回路の出力ＯＵＴとの間に位相補償素子４を備えている。
【００１５】
差動増幅器１は、反転入力ＩＮ−と非反転入力ＩＮ＋と出力とを有し、反転入力ＩＮ−および非反転入力ＩＮ＋に入力された信号の差信号を増幅して出力に出力する。
【００１６】
第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力と第１のバイアス電圧Ｖｂｉａｓ４とに接続された入力を有し、差動増幅器１の出力電圧と第１のバイアス電圧Ｖｂｉａｓ４との差信号を電流信号に変換して出力をする。第２のトランスコンダクタンス増幅器３は、この出力と第１のトランスコンダクタンス増幅器２の出力とが共に接続された入力と、第２のバイアス電圧Ｖｂｉａｓ３に接続された入力とを有し、第１のトランスコンダクタンス増幅器２の出力および第２のトランスコンダクタンス増幅器３の出力同士で生じる電圧と第２のバイアス電圧Ｖｂｉａｓ３との差信号を電流信号に変換して出力する。
【００１７】
出力段の第１の出力トランジスタＭｐは、ゲートが第２のトランスコンダクタンス増幅器３の出力に、ソースが第１の電源ＶＤＤに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第２の出力トランジスタＭｎは、ゲートが差動増幅器１の出力に、ソースが第２の電源ＶＳＳに、ドレインがこの増幅回路の出力ＯＵＴに接続される。第１の出力トランジスタＭｐおよび第２の出力トランジスタＭｎは、ドレイン同士が接続されてプッシュプル出力を構成している。
【００１８】
次に、小信号モデルでの上記構成の増幅回路の作用について説明する。初段の差動増幅器１で反転入力信号と非反転入力信号との差信号が増幅される。差信号の増幅信号である差動増幅器１の出力信号は、第１のトランスコンダクタンス増幅器２の入力、および第２の出力トランジスタＭｎのゲートに受け渡される。
【００１９】
第１のトランスコンダクタンス増幅器２では、差動増幅器１の出力信号と第１のバイアス電圧Ｖｂｉａｓ４との差信号をバイアス電流に重畳した電流信号に変換して出力する。差動増幅器１の出力信号電圧をｖ_ａ、第１のトランスコンダクタンス増幅器２のトランスコンダクタンスをｇ_ｍ２とすると、第１のトランスコンダクタンス増幅器２の電流出力信号ｉ_２は、次のような式になる。
【００２０】
【数１】
ｉ_２＝ｇ_ｍ２×ｖ_ａ・・・（１）
なお、第１のバイアス電圧Ｖｂｉａｓ４は、差動増幅器１の出力のバイアス電圧（動作点）と等しくした方が歪の少ない電流信号に変換できるので、ここではこれらは等しいものとしている。第１のトランスコンダクタンス増幅器２の出力は、第２のトランスコンダクタンス増幅器３の出力と接続し、また第１の出力トランジスタＭｐのゲートに接続されているので、第１のトランスコンダクタンス増幅器２の電流信号出力ｉ_２は、第１のトランスコンダクタンス増幅器２と第２のトランスコンダクタンス増幅器３との並列出力抵抗によって電圧信号に変換され、第１の出力トランジスタＭｐのゲート信号に受け渡しされる。第１および第２のトランスコンダクタンス増幅器２，３を合わせた全体回路における小信号モデルでの出力抵抗をｒ_ｏ２３とすると、第１の出力トランジスタＭｐのゲート信号電圧ｖ_ｇｐは次のような式になる。
【００２１】
【数２】
ｖ_ｇｐ＝ｒ_ｏ２３×ｉ_ａ＝ｇ_ｍ２×ｒ_ｏ２３×ｖ_ａ・・・（２）
これにより、第１の出力トランジスタＭｐのゲート信号は、第２の出力トランジスタＭｎのゲート信号と同位相になる。
【００２２】
したがって、第１のトランスコンダクタンス増幅器２は、差動増幅器１の出力信号を第１の出力トランジスタＭｐのゲートへの入力信号として伝達する機能を有している。
【００２３】
また、第２のトランスコンダクタンス増幅器３は、第２のバイアス電圧Ｖｂｉａｓ３と第２のトランスコンダクタンス増幅器３自体の出力とを入力しているため、差動増幅器１の入力が無信号である静動作時、すなわち、第２のトランスコンダクタンス増幅器３に接続されているインピーダンスが単純なもの、もしくは小信号モデルでは、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができるため、第２のトランスコンダクタンス増幅器３の出力電圧は、第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。
【００２４】
さらに第２のトランスコンダクタンス増幅器３の出力は、第１の出力トランジスタＭｐのゲートに接続されているので、第１の出力トランジスタＭｐのゲート電圧は第２のバイアス電圧Ｖｂｉａｓ３に直流的にバイアスされる。このため、第１の出力トランジスタＭｐのゲート・ソース電圧をＶ_ＧＳｐとすると、次のことが成り立つ。
【００２５】
【数３】
｜Ｖ_ＧＳｐ｜＝Ｖｂｉａｓ３・・・（３）
したがって、第２のトランスコンダクタンス増幅器３は、第１の出力トランジスタＭｐのゲートを直流的なバイアス電圧Ｖｂｉａｓ３に保持する機能がある。
つまり、第１の出力トランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力トランジスタＭｎとは独立して設定できることになる。
【００２６】
増幅回路が静動作している時の出力段である第１および第２の出力トランジスタＭｐ，Ｍｎのバイアス電流について考察する。第１の出力トランジスタＭｐのゲートは第２のバイアス電圧Ｖｂｉａｓ３でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｐを流そうとする。一方、第２の出力トランジスタＭｎのゲートは差動増幅器１の出力動作点電圧でバイアスされており、このゲート電圧で決まるドレイン電流Ｉｎを流そうとする。そして、第１および第２の出力トランジスタＭｐ，Ｍｎで流そうとする電流Ｉｐ，Ｉｎのうち小さい電流値が出力段のバイアス電流となる。なお、発生オフセット電圧を考慮すると第１および第２の出力トランジスタＭｐ，Ｍｎのそれぞれが流す電流はＩｐ＝Ｉｎとしたほうが望ましい。
【００２７】
最後に、差動増幅器１の入力に信号が入力されて出力電圧が振れる大信号モデルの場合について考察する。差動増幅器１の出力電圧ｖ_ａが第１の電源ＶＤＤ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は、静動作時バイアス電圧と比べて共に第１の電源ＶＤＤ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｐは減少して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｎは増加する。出力に抵抗負荷があると、第２の出力トランジスタＭｎの方が流そうとするドレイン電流Ｉｎが多くなるので、増幅回路の出力は電流を引き込む動作をする。
【００２８】
逆に、差動増幅器１の出力電圧ｖ_ａが第２の電源ＶＳＳ寄りに変化するときは、第１および第２の出力トランジスタＭｐ，Ｍｎのゲート電圧は静動作時バイアス電圧と比べて共に第２の電源ＶＳＳ寄りに変化する。そうすると、第１の出力トランジスタＭｐのゲート・ソース間電圧は増え、流そうとするドレイン電流Ｉｐは増加して、一方の第２の出力トランジスタＭｎのゲート・ソース間電圧は減り、流そうとするドレイン電流Ｉｎは減少する。出力に抵抗負荷があると、第１の出力トランジスタＭｐの方が流そうとするドレイン電流Ｉｐが多くなるので増幅回路の出力は電流を吐き出す動作をする。以上により、増幅回路の出力段はプッシュプル出力動作をすることができる。
【００２９】
図２は本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。なお、図２において、図１に示した構成要素と同じ要素については同じ符号を付してある。
【００３０】
初段の差動増幅器１は、ゲートが反転入力ＩＮ−に接続されたＰＭＯＳトランジスタＭ４と、ゲートが非反転入力ＩＮ＋に接続されたＰＭＯＳトランジスタＭ５とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ１に接続されている。ＰＭＯＳトランジスタＭ４，Ｍ５のドレインは、それぞれＮＭＯＳトランジスタＭ６，Ｍ７のドレインに接続され、このうちの一方のＮＭＯＳトランジスタＭ６のゲートは、自身のドレインと他方のＮＭＯＳトランジスタＭ７のゲートに接続され、これらＮＭＯＳトランジスタＭ６，Ｍ７のソースは第２の電源ＶＳＳに接続されている。また、ＰＭＯＳトランジスタＭ４，Ｍ５のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ３のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。このＰＭＯＳトランジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ１のゲートとドレインとに接続され、そのソースは第１の電源ＶＤＤに接続され、ドレインにはバイアスＢｉａｓ１がかかっている。
【００３１】
このように、この初段の差動増幅器１は、ＰＭＯＳトランジスタＭ４，Ｍ５が反転および非反転の差動入力を構成し、ＰＭＯＳトランジスタＭ３がＰＭＯＳトランジスタＭ１と共にカレントミラー回路を構成してこの差動入力に定電流Ｉｂｉａｓ１を流す定電流源となり、ＮＭＯＳトランジスタＭ６，Ｍ７がその差動入力のカレントミラー負荷回路とする構成となっている。
【００３２】
２段目の増幅段における第１のトランスコンダクタンス増幅器２は、ゲートにバイアス電圧Ｖｂｉａｓ４が印加されたＮＭＯＳトランジスタＭ１１と、ゲートが差動増幅器１の出力であるＰＭＯＳトランジスタＭ５のドレインに接続され、ドレインが第１の電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ１２とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ３に接続されている。
ＮＭＯＳトランジスタＭ１１，Ｍ１２のソースは、互いに接続されると共に、ＮＭＯＳトランジスタＭ１３のドレインに接続され、そのソースは第２の電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＭ１３のゲートはＮＭＯＳトランジスタＭ２のゲートとドレインとに接続され、そのソースは第２の電源ＶＳＳに接続され、ドレインにはバイアスＢｉａｓ２がかかっている。
【００３３】
したがって、この第１のトランスコンダクタンス増幅器２は、ＮＭＯＳトランジスタＭ１１，Ｍ１２のゲートを入力とした部分であって、一方のＮＭＯＳトランジスタＭ１１のゲートにバイアス電圧Ｖｂｉａｓ４を印加し、他方のＮＭＯＳトランジスタＭ１２のゲートに差動増幅器１の出力を入力し、ＮＭＯＳトランジスタＭ１１のドレインを出力にする回路を構成している。ＮＭＯＳトランジスタＭ１３は、ＮＭＯＳトランジスタＭ２と共にカレントミラー回路を構成してＮＭＯＳトランジスタＭ１１，Ｍ１２に定電流Ｉｂｉａｓ２を流す定電流源になっている。
【００３４】
また、第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートおよびドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。
【００３５】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とした部分であって、一方のＰＭＯＳトランジスタＭ９のゲートにバイアス電圧Ｖｂｉａｓ３を印加し、他方のＰＭＯＳトランジスタＭ１０のゲートとドレインとを接続して出力とする構成になっていて、第１のトランスコンダクタンス増幅器２の出力と第２のトランスコンダクタンス増幅器３の出力とが互いに接続された形になっている。
【００３６】
出力段は、ＰＭＯＳトランジスタＭｐとＮＭＯＳトランジスタＭｎとからなり、ＰＭＯＳトランジスタＭｐのゲートは第２のトランスコンダクタンス増幅器３の出力であるＰＭＯＳトランジスタＭ１０のドレインと接続され、ＮＭＯＳトランジスタＭｎのゲートは差動増幅器１の出力と接続され、ＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのドレインの接続点がこの増幅回路の出力となっている。
【００３７】
位相補償素子４は、差動増幅器１の出力とこの増幅回路の出力である出力端子ＯＵＴとの間に直列に接続された抵抗ＲｃおよびコンデンサＣｃから構成されている。
【００３８】
この増幅回路において、第２のトランスコンダクタンス増幅器３の出力が第２のバイアス電圧Ｖｂｉａｓ３と仮想短絡状態とみなすことができ、その結果、第１の出力ＭＯＳトランジスタＭｐの動作点を、バイアス電圧Ｖｂｉａｓ３によって第２の出力ＭＯＳトランジスタＭｎとは独立して設定できることについて詳述する。
【００３９】
第１のトランスコンダクタンス増幅器２のＮＭＯＳトランジスタＭ１１，Ｍ１２に入力されるバイアス電圧Ｖｂｉａｓ４と差動増幅器１の出力の動作点とにより、ＮＭＯＳトランジスタＭ１１への吸い込み電流Ｉ_２が定まる。第２のトランスコンダクタンス増幅器３においては、ＰＭＯＳトランジスタＭ８によって定まる定電流値を電流Ｉ_２の２倍とする。ＰＭＯＳトランジスタＭ９に流れる電流が電流Ｉ_２に等しくなるよう回路パラメータ（各トランジスタのサイズなどを調整する。こうすることにより、ＰＭＯＳトランジスタＭ１０から吐き出す電流は、ＮＭＯＳトランジスタＭ１１に吸い込まれる電流Ｉ_２に等しく、ＰＭＯＳトランジスタＭ１０の状態はＰＭＯＳトランジスタＭ９の状態と等しくなるので、これらのゲート電圧も等しくなり、ＰＭＯＳトランジスタＭ１０のゲートは自身のドレインに接続されているため、ＰＭＯＳトランジスタＭ１０のドレインの電圧は第２のバイアス電圧Ｖｂｉａｓ３と等しくなる。これにより、第１の出力ＭＯＳトランジスタＭｐの動作点は、バイアス電圧Ｖｂｉａｓ３によって設定されることになる。
【００４０】
図３は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。なお、図３において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４１】
バイアス電圧Ｖｂｉａｓ３の電圧源は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５とから構成されている。ＮＭＯＳトランジスタＭ１５は、ソースが第２の電源ＶＳＳに接続され、ゲートがカレントミラー回路を構成するＮＭＯＳトランジスタＭ２のゲートに接続され、定電流源を構成している。ＰＭＯＳトランジスタＭ１４は、ソースが第１の電源ＶＤＤに接続され、ゲートおよびドレインが短絡されてＮＭＯＳトランジスタＭ１５のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインとを短絡したＰＭＯＳトランジスタＭ１４にＮＭＯＳトランジスタＭ１５からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ３として出力することができる。
【００４２】
一方のバイアス電圧Ｖｂｉａｓ４の電圧源は、ＮＭＯＳトランジスタＭ１６とＰＭＯＳトランジスタＭ１７とから構成されている。ＰＭＯＳトランジスタＭ１７は、ソースが第１の電源ＶＤＤに接続され、ゲートがカレントミラー回路を構成するＰＭＯＳトランジスタＭ１のゲートに接続され、定電流源を構成している。ＮＭＯＳトランジスタＭ１６は、ソースが第２の電源ＶＳＳに接続され、ゲートおよびドレインが短絡されてＰＭＯＳトランジスタＭ１７のドレインに接続されている。このようにして、このバイアス電圧源は、ゲートとドレインを短絡したＮＭＯＳトランジスタＭ１６にＰＭＯＳトランジスタＭ１７からの定電流を流すことにより発生するゲート・ソース間電圧をバイアス電圧Ｖｂｉａｓ４として出力する。
【００４３】
ここで、この図３に示した回路構成において、増幅回路が静動作になっている時の出力段を構成するＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流の決定方法を述べる。
【００４４】
静動作時のＰＭＯＳトランジスタＭｐのゲート電圧は、バイアス電圧Ｖｂｉａｓ３と同じになるので、ＰＭＯＳトランジスタＭｐのゲート・ソース間電圧ＶｇｓｐはＰＭＯＳトランジスタＭ１４で発生するゲート・ソース間電圧Ｖｇｓ１４と同じになる。このゲート・ソース間電圧Ｖｇｓ１４は、ＮＭＯＳトランジスタＭ１５の定電流値とＰＭＯＳトランジスタＭ１４のトランジスタサイズで決まるので、ＰＭＯＳトランジスタＭｐのサイズを設定することでＰＭＯＳトランジスタＭｐのバイアス電流値を求めることができる。簡単に言うとカレントミラー回路でトランジスタのサイズ比を以って入力電流値に対して出力電流値を求められることと同じである。
【００４５】
一方、ＮＭＯＳトランジスタＭｎのゲート電圧は、差動増幅器１の出力の動作点電圧となるが、この動作点電圧は差動増幅器のカレントミラー負荷回路であるＮＭＯＳトランジスタＭ６，Ｍ７のドレイン電圧と同等となる。つまり、ＮＭＯＳトランジスタＭｎのゲート・ソース間電圧Ｖｇｓｎは、ＮＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓ６と同じになる。このゲート・ソース間電圧Ｖｇｓ６は、ＮＭＯＳトランジスタＭ６のバイアス電流とトランジスタサイズで決まるので、ＮＭＯＳトランジスタＭｎのトランジスタサイズを設定することによりＮＭＯＳトランジスタＭ６のサイズ比で以ってＮＭＯＳトランジスタＭｎのバイアス電流は決まる。なお、バイアス電圧Ｖｂｉａｓ４も差動増幅器１の出力の動作点電圧と等しくするのが望ましいので、ＰＭＯＳトランジスタＭ１７の定電流値を設定しておけばトランジスタサイズ比よりＮＭＯＳトランジスタＭ１６のトランジスタサイズを決めることができる。このことにより、ＮＭＯＳトランジスタＭ６，Ｍ７，Ｍ１６，Ｍｎは、バイアス（ドレイン）電流比によりトランジスタサイズ比の関係となる。
【００４６】
図４は図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。なお、図４において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４７】
このバイアス電圧源によれば、第１のトランスコンダクタンス増幅器２のバイアス電圧源を差動増幅器１におけるカレントミラー負荷回路のＮＭＯＳトランジスタＭ６を利用し、カレントミラー負荷回路のＮＭＯＳトランジスタＭ６のゲート・ドレイン間電圧Ｖｇｓ６をバイアス電圧Ｖｂｉａｓ４としている。
【００４８】
また、第２のトランスコンダクタンス増幅器３のバイアス電圧源は、図３に示した回路例と同様に、ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１５によって構成されている。
【００４９】
以上の構成により、図３に示した増幅回路と比べて、増幅回路の回路中のバイアス電流経路を１つ削減することができるので、消費電流を少なくすることができる。
【００５０】
図５は図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。なお、図５において、図２に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００５１】
この増幅回路において、差動増幅器１と、第１のトランスコンダクタンス増幅器２と、出力段のＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎと、位相補償素子４とは、図２に示した増幅回路に示した回路と同じ回路構成である。
【００５２】
第２のトランスコンダクタンス増幅器３は、ゲートにバイアス電圧Ｖｂｉａｓ３が印加されたＰＭＯＳトランジスタＭ９と、ゲートが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されたＰＭＯＳトランジスタＭ１０とを有し、これらのバックゲートは互いに接続されて電源Ｖｓｕｂ２に接続されている。ＰＭＯＳトランジスタＭ９，Ｍ１０のソースは、互いに接続されると共に、ＰＭＯＳトランジスタＭ８のドレインに接続され、そのソースは第１の電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ１のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ９のドレインは第２の電源ＶＳＳに接続され、ＰＭＯＳトランジスタＭ１０のドレインはＮＭＯＳトランジスタＭ２０のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＭ２０はソースが第２の電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＭ２１のゲートに接続されている。ＮＭＯＳトランジスタＭ２１はソースが第２の電源ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＭ２２のゲートとドレインとに接続されている。ＰＭＯＳトランジスタＭ２２はソースが第１の電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ２３のゲートに接続されている。ＰＭＯＳトランジスタＭ２３はソースが第１の電源ＶＤＤに接続され、ドレインが第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインに接続されている。
【００５３】
したがって、この第２のトランスコンダクタンス増幅器３は、ＰＭＯＳトランジスタＭ８を定電流源とし、ＰＭＯＳトランジスタＭ９，Ｍ１０のゲートを入力とし、ＰＭＯＳトランジスタＭ１０のドレインをＮＭＯＳトランジスタＭ２０，Ｍ２１で構成したカレントミラー回路のＮＭＯＳトランジスタＭ２０のゲート・ドレインを接続した部分に接続してＰＭＯＳトランジスタＭ１０からの電流信号を折り返すことができるようにし、さらにＮＭＯＳトランジスタＭ２１のドレインをＰＭＯＳトランジスタＭ２２，Ｍ２３で構成したカレントミラー回路のＰＭＯＳトランジスタＭ２２のゲート・ドレインを接続した部分に接続して電流信号を折り返すことができるようにしている。そして、ＰＭＯＳトランジスタＭ２３のドレインをトランスコンダクタンス増幅器３の出力として構成し、その出力と第１のトランスコンダクタンス増幅器２の出力であるＮＭＯＳトランジスタＭ１１のドレインと出力段のＰＭＯＳトランジスタＭｐのゲートとに接続している。
【００５４】
この図５に示した増幅回路は、電源間（ＶＤＤ−ＶＳＳ間）にて縦に接続されているトランジスタ数が３個である。一方、図２〜図４に示した増幅回路では、電源間のトランジスタ数は４個であるため、これら図２〜図４に示した増幅回路の場合に比較して、この図５に示した増幅回路は、電源電圧（正確には電源間電圧）を低くすることができる構成になっている。
【００５５】
なお、図４、図５の増幅回路に関して、出力段のＰＭＯＳトランジスタＭｐ、ＮＭＯＳトランジスタＭｎのバイアス電流は、図２の増幅回路と同様な方法で決定することができる。
【００５６】
以上、本発明をその好適な実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではない。たとえば上述の実施の形態における具体的な回路構成に対して、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタにするようにトランジスタの極性をすべて反対にして電源ＶＤＤと電源ＶＳＳを入れ替えた回路構成も実施可能である。さらに、ＭＯＳトランジスタをバイポーラトランジスタなどＭＯＳトランジスタと同じような特性のある能動素子を使用しても実現可能である。
【００５７】
【発明の効果】
以上説明したように、本発明では、２入力の差動増幅器の出力と第１のバイアス電圧とを入力した第１のトランスコンダクタンス増幅器があり、この第１のトランスコンダクタンス増幅器の出力を第２のトランスコンダクタンス増幅器の一方の入力と出力と第１の出力トランジスタのゲートとに接続し、第２のバイアス電圧を第２のトランスコンダクタンス増幅器の他方の入力とし、第１の出力トランジスタと極性が反対である第２の出力トランジスタのゲートに差動増幅器の出力を接続して、第１および第２の出力トランジスタのドレイン同士を接続してプッシュプル出力とする構成にした。これにより、簡単な回路構成、動作原理であるプッシュプル出力の増幅回路とすることができる。プッシュプル出力の構成にしたことにより、無信号の静動作時にはプッシュプル出力段のバイアス電流を低く抑え、重負荷時においては大きな電流が流すことができることになり、増幅回路の低消費電力化が可能となる。
【００５８】
また、プッシュプル出力段の第１および第２の出力トランジスタのゲート電圧は、バイアス電圧源でのトランジスタのドレイン電流とトランジスタサイズで決定する電圧を用いることができ、プッシュプル出力段のバイアス電流はバイアス電圧源のトランジスタのトランジスタサイズ比によりカレントミラー回路と同様な原理で決定されるので、製造ばらつきや温度変化などの影響に対して安定した出力を得られる増幅回路となる。
【００５９】
さらに、プッシュプル出力段の第１および第２の出力トランジスタの動作点を独立に設定でき、第１および第２の出力トランジスタのゲートヘの入力が同相になり、トランスコンダクタンス増幅器により電流モードで動作させるので、動作速度を上げられる
なお、本発明による増幅回路は、特許文献１に対して、出力からのフィードバックが無いので、安定性、周波数特性に優れ、特許文献２に対しては、出力トランジスタをカレントミラーを使わずに制御できるので、出力トランジスタの出力電流がカレントミラー回路中のバイアス回路により制限されることがない。
【図面の簡単な説明】
【図１】本発明による増幅回路の基本的な構成を示す回路図である。
【図２】本発明による増幅回路をＭＯＳトランジスタを用いて具体化した回路図である。
【図３】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した回路図である。
【図４】図２のバイアス電圧源をＭＯＳトランジスタを用いて具体化した別な回路図である。
【図５】図１に示した本発明による増幅回路の基本的な構成をＭＯＳトランジスタを用いて具体化した別な構成の回路図である。
【符号の説明】
１差動増幅器
２第１のトランスコンダクタンス増幅器
３第２のトランスコンダクタンス増幅器
４位相補償素子
Ｍｐ第１の出力トランジスタ
Ｍｎ第２の出力トランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an amplifier circuit, and more particularly to an amplifier circuit having push-pull output and capable of reducing power consumption, which is applied to a semiconductor integrated circuit and is used for applications such as signal amplification and impedance conversion.
[0002]
[Prior art]
As a conventional example of an amplifier circuit having a push-pull output, there is an example as disclosed in Patent Document 1.
[0003]
FIG. 1 of Patent Document 1 shows a configuration of an amplifier applied to an output such as an operational amplifier. In the following description, reference numerals in parentheses indicate reference numerals described in the literature. In this amplifier, a PMOS transistor (QPf) and an NMOS transistor (Qnf) having a complementary configuration are connected in a push-pull type as a final component of a class AB or class B output stage. OUT). The two transconductance amplifier circuits (Tp, Tn) have their output terminals connected to the gate terminals of the PMOS transistor (QPf) and NMOS transistor (Qnf), respectively, and their inverting input terminals connected to each other. And each non-inverting input terminal is connected to an output terminal OUT via a feedback system (Fp, Fn).
[0004]
In this case, although there is an advantage that a reliable push-pull output operation can be performed, when applied to an operational amplifier by applying feedback from the output to the gate of the MOS transistor in the output stage via the feedback system and the transconductance amplifier, There are characteristics such as the inability to secure stability and the deterioration of frequency characteristics.
[0005]
Patent Document 2 is another example.
The differential amplifier described in FIG. 1 of Patent Document 2 includes a differential input stage (38), an output stage (40), and a common-mode feedback stabilization circuit (42). The differential input stage (38) is configured by connecting transistors (Q3, Q4) as loads to two transistors (Q1, Q2) constituting the amplifying element, respectively. The output stage (40) includes a transistor (Q10) that receives an output of one transistor (Q1) of the differential input stage (38), a transistor (Q11) connected as a load to the transistor (Q10), and a transistor (Q11). ), A transistor (Q12) that forms a current mirror circuit, and a transistor (Q13) that receives the output of the other transistor (Q2) of the differential input stage. The transistor (Q12) and the transistor (Q13) are push-pull. An output circuit is formed, and an output is taken out from the connection point. The common-mode feedback stabilization circuit (42) includes a transistor (Q8) that receives an output of one transistor (Q1) of the differential input stage and a transistor that receives an output of the other transistor (Q2) of the differential input stage (Q9), transistors (Q6, Q7) which are connected as a common load to these transistors (Q8, Q9) to form a current mirror circuit, and which are connected as a load to the transistor (Q6) and load the differential input stage. It comprises a transistor (Q3, Q4) to configure and a transistor Q5 to configure a current mirror circuit, respectively (see Patent Document 2, FIG. 1).
[0006]
In this case, although the stability of the push-pull output circuit of the output stage can be ensured, since one transistor (Q12) constituting the output stage forms a current mirror circuit with the transistor (Q11), the output current is low. It has the characteristic that it is limited by the bias current of the transistor (Q11).
[0007]
When the signal output of the operational amplifier is used over the entire voltage range between the first power supply and the second power supply and the output current needs to be increased to cope with a light load, the output of the operational amplifier is The configuration of the stage uses a transistor having a complementary structure such as a PMOS transistor and an NMOS transistor, and has a drain (collector in the case of bipolar) output and a push-pull output having a class AB operation or a class B operation. Current consumption of the operational amplifier can be reduced, and power consumption can be reduced.
[0008]
[Patent Document 1]
Japanese Patent No. 2,688,477 (paragraph numbers [0004] to [0011], FIG. 1)
[Patent Document 2]
JP-A-8-222972 (paragraph numbers [0010] to [0015], FIG. 1)
[0009]
[Problems to be solved by the invention]
However, in the case of a push-pull output, in order to obtain a stable operational amplifier whose output voltage is not affected by power supply fluctuations and temperature fluctuations, the gates of PMOS transistors and NMOS transistors used in the output stage (bases of bipolar transistors) However, there is a problem in that the bias control means is difficult, and the circuit configuration of the output stage in the operational amplifier becomes complicated, which may increase current consumption.
[0010]
The present invention has been made in view of such a point, and an object of the present invention is to provide an amplifier circuit having a simple circuit configuration, capable of push-pull output, and realizing low power consumption.
[0011]
[Means for Solving the Problems]
According to the present invention, in order to solve the above problem, in an amplifier circuit having a differential amplifier for amplifying an inverted and non-inverted difference signal, an output of the differential amplifier and a first bias voltage are input and the differential A first transconductance amplifier for converting a difference signal between the output of the amplifier and the first bias voltage into a current signal and outputting the current signal; and an output connected to the output of the first transconductance amplifier for output. A second transconductance amplifier for inputting the generated voltage and the second bias voltage to convert the difference signal into a current signal and outputting the current signal; a gate connected to the output of the second transconductance amplifier; A first output transistor connected to a first power supply; and a gate having an opposite polarity to the first output transistor and having a gate connected to the output of the differential amplifier. A second output transistor having a source connected to the second power supply and a drain connected to the drain of the first output transistor to form a push-pull output; an output of the differential amplifier and the first and second output transistors; And a phase compensation element connected between a connection point between the drains of the output transistors.
[0012]
According to such an amplifier circuit, a push-pull output amplifier circuit, which is a simple circuit configuration and operating principle, can be used. By adopting the push-pull output configuration, the push-pull output stage can be used during static operation with no signal. , The bias current can be kept low, and a large current can flow at the time of heavy load, so that power consumption can be reduced.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram showing a basic configuration of an amplifier circuit according to the present invention.
[0014]
The amplifier circuit according to the present invention includes a differential amplifier 1 in a first amplification stage, a first transconductance amplifier 2 and a second transconductance amplifier 3 as a second amplification stage, and an output stage. A first output transistor Mp and a second output transistor Mn having opposite polarities to constitute a push-pull output, and using the push-pull output as an output OUT of the amplifier circuit; A phase compensation element 4 is provided between the output and the output OUT of the amplifier circuit.
[0015]
The differential amplifier 1 has an inverting input IN−, a non-inverting input IN +, and an output, amplifies a difference signal between the signals input to the inverting input IN− and the non-inverting input IN +, and outputs the amplified signal.
[0016]
The first transconductance amplifier 2 has an input connected to the output of the differential amplifier 1 and a first bias voltage Vbias4, and a difference signal between the output voltage of the differential amplifier 1 and the first bias voltage Vbias4. Is converted to a current signal and output. The second transconductance amplifier 3 has an input to which this output and the output of the first transconductance amplifier 2 are connected together, and an input to be connected to the second bias voltage Vbias3. A difference signal between a voltage generated between the output of the conductance amplifier 2 and the output of the second transconductance amplifier 3 and the second bias voltage Vbias3 is converted into a current signal and output.
[0017]
The first output transistor Mp of the output stage has a gate connected to the output of the second transconductance amplifier 3, a source connected to the first power supply VDD, and a drain connected to the output OUT of the amplifier circuit. The second output transistor Mn has a gate connected to the output of the differential amplifier 1, a source connected to the second power supply VSS, and a drain connected to the output OUT of the amplifier circuit. The drains of the first output transistor Mp and the second output transistor Mn are connected to each other to form a push-pull output.
[0018]
Next, the operation of the amplifier circuit having the above configuration in a small signal model will be described. The difference signal between the inverted input signal and the non-inverted input signal is amplified by the first-stage differential amplifier 1. An output signal of the differential amplifier 1, which is an amplified signal of the difference signal, is passed to the input of the first transconductance amplifier 2 and the gate of the second output transistor Mn.
[0019]
The first transconductance amplifier 2 converts a difference signal between the output signal of the differential amplifier 1 and the first bias voltage Vbias4 into a current signal superimposed on a bias current and outputs the current signal. Let the output signal voltage of the differential amplifier 1 be v _a , The transconductance of the first transconductance amplifier 2 is g _m2 Then, the current output signal i of the first transconductance amplifier 2 ₂ Becomes the following equation.
[0020]
(Equation 1)
i ₂ = G _m2 × v _a ... (1)
Note that the first bias voltage Vbias4 can be converted into a current signal with less distortion when the first bias voltage Vbias4 is equal to the bias voltage (operating point) of the output of the differential amplifier 1, so that they are equal here. The output of the first transconductance amplifier 2 is connected to the output of the second transconductance amplifier 3 and to the gate of the first output transistor Mp, so that the current signal of the first transconductance amplifier 2 Output i ₂ Is converted into a voltage signal by the parallel output resistance of the first transconductance amplifier 2 and the second transconductance amplifier 3 and is passed to the gate signal of the first output transistor Mp. The output resistance in the small signal model of the entire circuit including the first and second transconductance amplifiers 2 and 3 is represented by r _o23 Then, the gate signal voltage v of the first output transistor Mp _gp Becomes the following equation.
[0021]
(Equation 2)
v _gp = R _o23 × i _a = G _m2 × r _o23 × v _a ... (2)
As a result, the gate signal of the first output transistor Mp has the same phase as the gate signal of the second output transistor Mn.
[0022]
Therefore, the first transconductance amplifier 2 has a function of transmitting the output signal of the differential amplifier 1 as an input signal to the gate of the first output transistor Mp.
[0023]
Further, since the second transconductance amplifier 3 inputs the second bias voltage Vbias3 and the output of the second transconductance amplifier 3 itself, the second transconductance amplifier 3 is in a static operation in which the input of the differential amplifier 1 is no signal. That is, when the impedance connected to the second transconductance amplifier 3 is simple or in a small signal model, the output of the second transconductance amplifier 3 is regarded as a virtual short-circuit state with the second bias voltage Vbias3. Therefore, the output voltage of the second transconductance amplifier 3 becomes equal to the second bias voltage Vbias3.
[0024]
Further, since the output of the second transconductance amplifier 3 is connected to the gate of the first output transistor Mp, the gate voltage of the first output transistor Mp is DC-biased to the second bias voltage Vbias3. . Therefore, the gate-source voltage of the first output transistor Mp is set to V _GSp Then, the following holds.
[0025]
[Equation 3]
｜ V _GSp | = Vbias3 (3)
Therefore, the second transconductance amplifier 3 has a function of holding the gate of the first output transistor Mp at the DC bias voltage Vbias3.
That is, the operating point of the first output transistor Mp can be set independently of the second output transistor Mn by the bias voltage Vbias3.
[0026]
Consider the bias currents of the first and second output transistors Mp and Mn, which are output stages when the amplifier circuit is operating statically. The gate of the first output transistor Mp is biased by the second bias voltage Vbias3, and attempts to flow the drain current Ip determined by the gate voltage. On the other hand, the gate of the second output transistor Mn is biased by the output operating point voltage of the differential amplifier 1, and attempts to flow the drain current In determined by this gate voltage. Then, a smaller current value of the currents Ip and In to be passed by the first and second output transistors Mp and Mn becomes a bias current of the output stage. In consideration of the generated offset voltage, it is preferable that the current flowing through each of the first and second output transistors Mp and Mn is set to Ip = In.
[0027]
Finally, the case of a large signal model in which a signal is input to the input of the differential amplifier 1 and the output voltage fluctuates will be considered. Output voltage v of differential amplifier 1 _a Changes toward the first power supply VDD, the gate voltages of the first and second output transistors Mp and Mn both change toward the first power supply VDD as compared with the static operation bias voltage. Then, the gate-source voltage of the first output transistor Mp decreases, the drain current Ip to flow decreases, and the gate-source voltage of one of the second output transistors Mn increases to flow. The drain current In increases. If the output has a resistance load, the drain current In that the second output transistor Mn tends to flow increases, so that the output of the amplifier circuit operates to draw the current.
[0028]
Conversely, the output voltage v of the differential amplifier 1 _a Changes toward the second power supply VSS, the gate voltages of the first and second output transistors Mp and Mn both change toward the second power supply VSS as compared with the bias voltage during static operation. Then, the gate-source voltage of the first output transistor Mp increases, the drain current Ip to flow increases, and the gate-source voltage of one of the second output transistors Mn decreases to flow. The drain current In decreases. If the output has a resistive load, the drain current Ip that the first output transistor Mp tends to flow increases, so that the output of the amplifier circuit operates to discharge the current. As described above, the output stage of the amplifier circuit can perform the push-pull output operation.
[0029]
FIG. 2 is a circuit diagram in which the amplifier circuit according to the present invention is embodied using MOS transistors. In FIG. 2, the same components as those shown in FIG. 1 are denoted by the same reference numerals.
[0030]
The first-stage differential amplifier 1 has a PMOS transistor M4 whose gate is connected to the inverting input IN− and a PMOS transistor M5 whose gate is connected to the non-inverting input IN +. These back gates are connected to each other. It is connected to the power supply Vsub1. The drains of the PMOS transistors M4 and M5 are connected to the drains of the NMOS transistors M6 and M7, respectively. The gate of one of the NMOS transistors M6 is connected to its own drain and the gate of the other NMOS transistor M7. The sources of the transistors M6 and M7 are connected to the second power supply VSS. The sources of the PMOS transistors M4 and M5 are connected to each other, connected to the drain of the PMOS transistor M3, and the source is connected to the first power supply VDD. The gate of the PMOS transistor M3 is connected to the gate and drain of the PMOS transistor M1, the source is connected to the first power supply VDD, and the bias Bias1 is applied to the drain.
[0031]
As described above, in the first-stage differential amplifier 1, the PMOS transistors M4 and M5 constitute an inverting and non-inverting differential input, and the PMOS transistor M3 constitutes a current mirror circuit together with the PMOS transistor M1. The NMOS transistors M6 and M7 serve as a current mirror load circuit of the differential input.
[0032]
The first transconductance amplifier 2 in the second amplification stage has the gate connected to the NMOS transistor M11 to which the bias voltage Vbias4 is applied and the drain connected to the drain of the PMOS transistor M5 which is the output of the differential amplifier 1. Has an NMOS transistor M12 connected to the first power supply VDD, and their back gates are connected to each other and to the power supply Vsub3.
The sources of the NMOS transistors M11 and M12 are connected to each other and to the drain of the NMOS transistor M13, and the source is connected to the second power supply VSS. The gate of the NMOS transistor M13 is connected to the gate and the drain of the NMOS transistor M2, the source is connected to the second power supply VSS, and the bias Bias2 is applied to the drain.
[0033]
Therefore, the first transconductance amplifier 2 is a portion where the gates of the NMOS transistors M11 and M12 are input, and applies the bias voltage Vbias4 to the gate of one NMOS transistor M11 and the gate of the other NMOS transistor M12. A circuit is configured to receive the output of the differential amplifier 1 and output the drain of the NMOS transistor M11. The NMOS transistor M13 forms a current mirror circuit together with the NMOS transistor M2, and serves as a constant current source that supplies a constant current Ibias2 to the NMOS transistors M11 and M12.
[0034]
The second transconductance amplifier 3 includes a PMOS transistor M9 having a gate to which a bias voltage Vbias3 is applied, and a PMOS transistor having a gate and a drain connected to a drain of an NMOS transistor M11 which is an output of the first transconductance amplifier 2. And a back gate connected to each other and to a power supply Vsub2. The sources of the PMOS transistors M9 and M10 are connected to each other and to the drain of the PMOS transistor M8, and the source is connected to the first power supply VDD.
The gate of the PMOS transistor M8 is connected to the gate and the drain of the PMOS transistor M1.
[0035]
Therefore, the second transconductance amplifier 3 is a portion where the PMOS transistor M8 is used as a constant current source and the gates of the PMOS transistors M9 and M10 are input, and the bias voltage Vbias3 is applied to the gate of one of the PMOS transistors M9. The output of the other PMOS transistor M10 is connected to the gate and drain of the PMOS transistor M10. The output of the first transconductance amplifier 2 and the output of the second transconductance amplifier 3 are connected to each other. It is shaped.
[0036]
The output stage includes a PMOS transistor Mp and an NMOS transistor Mn. The gate of the PMOS transistor Mp is connected to the drain of the PMOS transistor M10 which is the output of the second transconductance amplifier 3, and the gate of the NMOS transistor Mn is connected to the differential amplifier. 1 and the connection point between the drains of the PMOS transistor Mp and the NMOS transistor Mn is the output of this amplifier circuit.
[0037]
The phase compensation element 4 is composed of a resistor Rc and a capacitor Cc connected in series between the output of the differential amplifier 1 and the output terminal OUT which is the output of the amplifier.
[0038]
In this amplifier circuit, the output of the second transconductance amplifier 3 can be regarded as a virtual short-circuit state with the second bias voltage Vbias3. As a result, the operating point of the first output MOS transistor Mp is determined by the bias voltage Vbias3. The fact that it can be set independently of the second output MOS transistor Mn will be described in detail.
[0039]
The sink current I into the NMOS transistor M11 is determined by the bias voltage Vbias4 input to the NMOS transistors M11 and M12 of the first transconductance amplifier 2 and the operating point of the output of the differential amplifier 1. ₂ Is determined. In the second transconductance amplifier 3, the constant current value determined by the PMOS transistor M8 is set to the current I ₂ Twice as large as The current flowing through the PMOS transistor M9 is the current I ₂ The circuit parameters (the size of each transistor and the like are adjusted so as to be equal to the above. By doing so, the current discharged from the PMOS transistor M10 becomes the current I which is drawn into the NMOS transistor M11. ₂ Since the state of the PMOS transistor M10 is equal to the state of the PMOS transistor M9, these gate voltages are also equal. Since the gate of the PMOS transistor M10 is connected to its own drain, the voltage of the drain of the PMOS transistor M10 is Becomes equal to the second bias voltage Vbias3. Thus, the operating point of the first output MOS transistor Mp is set by the bias voltage Vbias3.
[0040]
FIG. 3 is a circuit diagram in which the bias voltage source of FIG. 2 is embodied using MOS transistors. In FIG. 3, the same elements as those shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0041]
The voltage source of the bias voltage Vbias3 includes a PMOS transistor M14 and an NMOS transistor M15. The NMOS transistor M15 has a source connected to the second power supply VSS, a gate connected to the gate of the NMOS transistor M2 forming a current mirror circuit, and forms a constant current source. The PMOS transistor M14 has a source connected to the first power supply VDD, a gate and a drain short-circuited, and connected to the drain of the NMOS transistor M15. In this way, the bias voltage source can output, as the bias voltage Vbias3, the gate-source voltage generated by flowing the constant current from the NMOS transistor M15 to the PMOS transistor M14 whose gate and drain are short-circuited. .
[0042]
The voltage source of the bias voltage Vbias4 includes an NMOS transistor M16 and a PMOS transistor M17. The PMOS transistor M17 has a source connected to the first power supply VDD, a gate connected to the gate of the PMOS transistor M1 forming a current mirror circuit, and forms a constant current source. The NMOS transistor M16 has a source connected to the second power supply VSS, a gate and a drain short-circuited, and connected to the drain of the PMOS transistor M17. In this way, the bias voltage source outputs the gate-source voltage generated by flowing the constant current from the PMOS transistor M17 to the NMOS transistor M16 whose gate and drain are short-circuited, as the bias voltage Vbias4.
[0043]
Here, a method of determining the bias current of the PMOS transistor Mp and the NMOS transistor Mn forming the output stage when the amplifier circuit is in a static operation in the circuit configuration shown in FIG. 3 will be described.
[0044]
Since the gate voltage of the PMOS transistor Mp during the static operation becomes the same as the bias voltage Vbias3, the gate-source voltage Vgsp of the PMOS transistor Mp becomes the same as the gate-source voltage Vgs14 generated by the PMOS transistor M14. Since the gate-source voltage Vgs14 is determined by the constant current value of the NMOS transistor M15 and the transistor size of the PMOS transistor M14, the bias current value of the PMOS transistor Mp can be obtained by setting the size of the PMOS transistor Mp. To put it simply, this is the same as obtaining the output current value with respect to the input current value using the size ratio of the transistors in the current mirror circuit.
[0045]
On the other hand, the gate voltage of the NMOS transistor Mn becomes the operating point voltage of the output of the differential amplifier 1, and this operating point voltage is equivalent to the drain voltages of the NMOS transistors M6 and M7, which are current mirror load circuits of the differential amplifier. Become. That is, the gate-source voltage Vgsn of the NMOS transistor Mn is equal to the gate-source voltage Vgs6 of the NMOS transistor M6. Since the gate-source voltage Vgs6 is determined by the bias current and the transistor size of the NMOS transistor M6, the bias current of the NMOS transistor Mn is determined by the size ratio of the NMOS transistor M6 by setting the transistor size of the NMOS transistor Mn. Decided. It is desirable that the bias voltage Vbias4 is also equal to the operating point voltage of the output of the differential amplifier 1. Therefore, if the constant current value of the PMOS transistor M17 is set, the transistor size of the NMOS transistor M16 can be determined from the transistor size ratio. Can be. Thus, the NMOS transistors M6, M7, M16, and Mn have a transistor size ratio relationship based on a bias (drain) current ratio.
[0046]
FIG. 4 is another circuit diagram in which the bias voltage source of FIG. 2 is embodied using MOS transistors. In FIG. 4, the same elements as those shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0047]
According to this bias voltage source, the bias voltage source of the first transconductance amplifier 2 utilizes the NMOS transistor M6 of the current mirror load circuit in the differential amplifier 1, and the gate voltage between the gate and the drain of the NMOS transistor M6 of the current mirror load circuit. The voltage Vgs6 is a bias voltage Vbias4.
[0048]
The bias voltage source of the second transconductance amplifier 3 is configured by a PMOS transistor M14 and an NMOS transistor M15 as in the circuit example shown in FIG.
[0049]
With the above configuration, one bias current path in the amplifier circuit can be reduced as compared with the amplifier circuit shown in FIG. 3, so that current consumption can be reduced.
[0050]
FIG. 5 is a circuit diagram of another configuration in which the basic configuration of the amplifier circuit according to the present invention shown in FIG. 1 is embodied using MOS transistors. In FIG. 5, the same elements as those shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0051]
In this amplifier circuit, the differential amplifier 1, the first transconductance amplifier 2, the PMOS transistor Mp and the NMOS transistor Mn in the output stage, and the phase compensation element 4 are the same as those shown in the amplifier circuit shown in FIG. This is the same circuit configuration as that of FIG.
[0052]
The second transconductance amplifier 3 includes a PMOS transistor M9 having a gate to which a bias voltage Vbias3 is applied, and a PMOS transistor M10 having a gate connected to the drain of an NMOS transistor M11 which is an output of the first transconductance amplifier 2. These back gates are connected to each other and to the power supply Vsub2. The sources of the PMOS transistors M9 and M10 are connected to each other and to the drain of the PMOS transistor M8, and the source is connected to the first power supply VDD. The gate of the PMOS transistor M8 is connected to the gate and the drain of the PMOS transistor M1. The drain of the PMOS transistor M9 is connected to the second power supply VSS, and the drain of the PMOS transistor M10 is connected to the gate and the drain of the NMOS transistor M20. The NMOS transistor M20 has a source connected to the second power supply VSS and a gate connected to the gate of the NMOS transistor M21. The NMOS transistor M21 has a source connected to the second power supply VSS, and a drain connected to the gate and the drain of the PMOS transistor M22. The PMOS transistor M22 has a source connected to the first power supply VDD, and a gate connected to the gate of the PMOS transistor M23. The source of the PMOS transistor M23 is connected to the first power supply VDD, and the drain is connected to the drain of the NMOS transistor M11 which is the output of the first transconductance amplifier 2.
[0053]
Therefore, the second transconductance amplifier 3 uses a current mirror circuit including the PMOS transistor M8 as a constant current source, the gates of the PMOS transistors M9 and M10 as inputs, and the drain of the PMOS transistor M10 as NMOS transistors M20 and M21. The current signal from the PMOS transistor M10 can be folded back by connecting the gate and drain of the NMOS transistor M20 to the connected portion, and the drain of the NMOS transistor M21 is connected to the PMOS of the current mirror circuit composed of the PMOS transistors M22 and M23. The current signal can be turned back by connecting the gate and the drain of the transistor M22 to the connected portion. The drain of the PMOS transistor M23 is configured as the output of the transconductance amplifier 3, and the output is connected to the drain of the NMOS transistor M11, which is the output of the first transconductance amplifier 2, and the gate of the PMOS transistor Mp in the output stage. ing.
[0054]
The amplifier circuit shown in FIG. 5 has three transistors vertically connected between power supplies (between VDD and VSS). On the other hand, in the amplifier circuit shown in FIGS. 2 to 4, since the number of transistors between the power supplies is four, the number of transistors shown in FIG. 5 is larger than that of the amplifier circuits shown in FIGS. The amplifier circuit has a configuration capable of reducing a power supply voltage (more precisely, a voltage between power supplies).
[0055]
4 and 5, the bias current of the PMOS transistor Mp and the NMOS transistor Mn in the output stage can be determined in the same manner as in the amplifier circuit of FIG.
[0056]
Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to these specific embodiments. For example, with respect to the specific circuit configuration in the above-described embodiment, the power supply VDD and the power supply VSS are exchanged with all the polarities of the transistors reversed so that the NMOS transistor is a PMOS transistor and the PMOS transistor is an NMOS transistor. Is also feasible. Further, the present invention can also be realized by using an active element having characteristics similar to those of a MOS transistor such as a bipolar transistor.
[0057]
【The invention's effect】
As described above, in the present invention, there is the first transconductance amplifier to which the output of the two-input differential amplifier and the first bias voltage are input, and the output of the first transconductance amplifier is set to the second transconductance amplifier. One input and output of the transconductance amplifier are connected to the gate of the first output transistor, and the second bias voltage is used as the other input of the second transconductance amplifier, and the second bias voltage is opposite to the polarity of the first output transistor. The output of the differential amplifier is connected to the gate of a certain second output transistor, and the drains of the first and second output transistors are connected to form a push-pull output. As a result, it is possible to provide a push-pull output amplifier circuit which has a simple circuit configuration and operation principle. With the push-pull output configuration, the bias current of the push-pull output stage can be kept low during static operation with no signal, and a large current can flow under heavy load, reducing the power consumption of the amplifier circuit. It becomes possible.
[0058]
Further, the gate voltage of the first and second output transistors of the push-pull output stage can be a voltage determined by the drain current of the transistor in the bias voltage source and the transistor size, and the bias current of the push-pull output stage is Since it is determined on the basis of the same principle as that of the current mirror circuit based on the transistor size ratio of the transistor of the bias voltage source, an amplifier circuit that can obtain a stable output with respect to influences such as manufacturing variations and temperature changes.
[0059]
Furthermore, the operating points of the first and second output transistors of the push-pull output stage can be set independently, the inputs to the gates of the first and second output transistors are in phase, and the transistors are operated in current mode by the transconductance amplifier. So you can increase the operating speed
It should be noted that the amplifier circuit according to the present invention has excellent stability and frequency characteristics because there is no feedback from the output as compared with Patent Document 1, and the output transistor is controlled without using a current mirror according to Patent Document 2. Therefore, the output current of the output transistor is not limited by the bias circuit in the current mirror circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a basic configuration of an amplifier circuit according to the present invention.
FIG. 2 is a circuit diagram in which an amplifier circuit according to the present invention is embodied using MOS transistors.
FIG. 3 is a circuit diagram in which the bias voltage source of FIG. 2 is embodied using MOS transistors.
FIG. 4 is another circuit diagram in which the bias voltage source of FIG. 2 is embodied using MOS transistors.
FIG. 5 is a circuit diagram of another configuration in which the basic configuration of the amplifier circuit according to the present invention shown in FIG. 1 is embodied using MOS transistors.
[Explanation of symbols]
1 Differential amplifier
2 First transconductance amplifier
3. Second transconductance amplifier
4 Phase compensation element
Mp First output transistor
Mn Second output transistor

Claims

In an amplifier circuit having a differential amplifier for amplifying a difference signal between an inversion and a non-inversion,
A first transconductance amplifier that receives an output of the differential amplifier and a first bias voltage, converts a difference signal between the output of the differential amplifier and the first bias voltage into a current signal, and outputs the current signal. When,
A second transconductance amplifier having an output connected to an output of the first transconductance amplifier, receiving a voltage generated between the outputs and a second bias voltage, converting a difference signal into a current signal, and outputting the current signal;
A first output transistor having a gate connected to the output of the second transconductance amplifier and a source connected to the first power supply;
A gate connected to the output of the differential amplifier, a source connected to the second power supply, and a drain connected to the drain of the first output transistor, the polarity being opposite to that of the first output transistor; A second output transistor forming a pull output;
An amplifier circuit comprising: a phase compensation element connected between an output of the differential amplifier and a connection point between drains of the first and second output transistors.

The first transconductance amplifier has a source connected to the second power supply, a first NMOS transistor functioning as a constant current source, a source connected to a drain of the first NMOS transistor, and a gate connected to the first NMOS transistor. A second NMOS transistor whose input is a first bias voltage and whose drain is the output of the first transconductance amplifier is connected to the drain of the first NMOS transistor, and the gate of the differential amplifier is connected to the gate. A third NMOS transistor having an input input and a drain connected to the first power supply;
The second transconductance amplifier has a source connected to the first power supply, a first PMOS transistor functioning as a constant current source, a source connected to a drain of the first PMOS transistor, and a gate connected to the first PMOS transistor. A second PMOS transistor having a second bias voltage input, a drain connected to the second power supply, a source connected to the drain of the first PMOS transistor, and a gate and a drain connected to the first transconductance. A third PMOS transistor connected together to the drain of the second NMOS transistor, which is the output of the amplifier;
2. The amplifier circuit according to claim 1, wherein said first output transistor is a PMOS transistor, and said second output transistor is an NMOS transistor.

The voltage source of the first bias voltage includes a fourth PMOS transistor having a source connected to the first power supply and functioning as a constant current source, a source connected to the second power supply, and a gate and a drain connected. A fourth NMOS transistor connected to a drain of the fourth PMOS transistor and outputting a voltage generated between a gate and a source by a drain current of the fourth PMOS transistor as the first bias voltage; Equipped,
The voltage source of the second bias voltage includes a fifth NMOS transistor having a source connected to the second power supply and functioning as a constant current source, a source connected to the first power supply, and a gate and a drain connected. A fifth PMOS transistor which is connected to a drain of the fifth NMOS transistor and outputs a voltage generated between a gate and a source by a drain current of the fifth NMOS transistor as the second bias voltage; The amplifier circuit according to claim 2, wherein the amplifier circuit is provided.

The differential amplifier includes a current mirror load circuit having a source connected to the second power supply and configured by an NMOS transistor.
The voltage source of the first bias voltage uses a drain voltage of an NMOS transistor connecting a gate and a drain of the current mirror load circuit as the first bias voltage,
The voltage source of the second bias voltage includes a fifth NMOS transistor having a source connected to the second power supply and functioning as a constant current source, a source connected to the first power supply, and a gate and a drain connected. A fifth PMOS transistor which is connected to a drain of the fifth NMOS transistor and outputs a voltage generated between a gate and a source by a drain current of the fifth NMOS transistor as the second bias voltage; The amplifier circuit according to claim 2, wherein the amplifier circuit is provided.

The first transconductance amplifier has a source connected to the second power supply, a first NMOS transistor functioning as a constant current source, a source connected to a drain of the first NMOS transistor, and a gate connected to the first NMOS transistor. A second NMOS transistor whose input is a first bias voltage and whose drain is the output of the first transconductance amplifier is connected to the drain of the first NMOS transistor, and the gate of the differential amplifier is connected to the gate. A third NMOS transistor having an input input and a drain connected to the first power supply;
The second transconductance amplifier has a source connected to the first power supply, a first PMOS transistor functioning as a constant current source, a source connected to a drain of the first PMOS transistor, and a gate connected to the first PMOS transistor. A second PMOS transistor having a drain connected to the second power supply, a source connected to the drain of the first PMOS transistor, and a gate connected to the first transconductance amplifier. A third PMOS transistor connected to a drain of the second NMOS transistor, which is an output, a source connected to the second power supply, and a gate and a drain connected to a gate and a drain connected to the third PMOS transistor. Is connected to the drain of the PMOS transistor as an input, and the other drain is connected to the output. A first current mirror circuit composed of an NMOS transistor and a source connected to the first power supply, and a gate and a drain connected to a gate and a drain connected to an output of the first current mirror circuit. A second current mirror circuit composed of a PMOS transistor which is connected to an input and the other drain is connected to an output of the first transconductance amplifier and output.
2. The amplifier circuit according to claim 1, wherein said first output transistor is a PMOS transistor, and said second output transistor is an NMOS transistor.