JP4727261B2 - 分周回路、電源回路及び表示装置 - Google Patents
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Description
<A.回路構成>
<A−1.全体構成>
図1は、本実施の形態に係る表示装置100の構成を示すブロック図である。
画素10に駆動回路20の出力が接続されている。駆動回路20には、電源回路30から電圧VDDH、VSSLが供給されている。電源回路30には端子1からドットクロック信号(入力信号:以下、単に信号DCLKと称する場合がある。)が入力されている。信号DCLKは、Hレベルが電圧VDD、Lレベルが接地電圧(例えば、0V)の信号である。
電源回路30は、昇圧回路としてのチャージポンプ回路40(第2昇圧回路)及び分周回路50により構成されている。分周回路50は、信号DCLKを低周波の信号に変換してチャージポンプ回路40に出力する。
次に、図2を参照して分周回路50の構成について詳細に説明する。図2は、分周回路50の構成を示すブロック図である。
分周回路50は、縦続接続されたn個の単位分周回路FD1〜FDnと、回路80によって構成されている。最終段の単位分周回路FDnの出力BCnは、チャージポンプ回路40に接続されている(図1参照)。
図3は、レベルシフタ60の構成を示す回路図である。レベルシフタ60は、インバータ61,62、及びレベルシフト回路63により構成されている。
図3において、トランジスタQ2,Q4,Q6,Q8は、N型TFT(Thin Film Transistor)であり、トランジスタQ1,Q3,Q5,Q7は、P型TFTである。
信号DCLKが端子1からインバータ61に入力されると、インバータ61は反転信号/DCLKをレベルシフタ回路63の第1入力に出力する。レベルシフト回路63の第2入力には、信号DCLKが入力される。
図4は、チャージポンプ回路70の構成を示す回路図である。チャージポンプ回路には種々の回路があり、図4は昇圧電圧生成型のチャージポンプ回路に対応している。
なお、信号P1〜P3は信号DCLKを用いて生成されている。
次に図5を参照して、チャージポンプ回路70の動作について説明する。図5は、チャージポンプ回路70の動作を説明するための波形図である。
次に図6を参照して単位分周回路の構成について説明する。図6は、単位分周回路の構成を示す回路図である。
次に、図7を参照して単位分周回路の動作について説明する。図7は、単位分周回路の動作を説明するための波形図である。
次に、図1、2を参照して、本実施の形態に係る表示装置の動作について説明する。
信号DCLKが、電源回路30の分周回路50に入力されると、チャージポンプ回路70(図2参照)は信号DCLKから電圧VBCを生成し、単位分周回路FD1及びレベルシフタ60に電圧VBCを供給する。信号DCLKはレベルシフタ60へも入力され、レベルシフタ60は、信号DCLKのHレベルを電圧VBCに変換した信号DCLKPを単位分周回路FD1に出力する。
本実施の形態に係る表示装置では、分周回路50を構成する単位分周回路FD1からFDnのうち、初段の単位分周回路FD1に電圧VDDよりも高い電圧VBCが供給されている。
なお、画素10は、液晶素子でも、有機EL等の電界発光素子であってもよい。
分周回路50の回路80において、レベルシフタ60は必須ではない。昇圧電圧VBC、昇圧電圧VDD、P型TFTのしきい値電圧VTPの関係が、
VBC−VDD<|VTP|
となれば、単位分周回路FD1に貫通電流は流れない。
<A.チャージポンプ回路の構成>
図9は、本実施の形態に係るチャージポンプ回路70の構成を示す回路図である。実施の形態1と同一の構成には同一の符号を付し重複する説明は省略している。
図10は、本実施の形態に係るチャージポンプ回路70の動作を説明するための波形図である。
電圧VDDが投入された後、数サイクルのドットクロック信号DCLKの入力により、信号P1(ノードN7)の電圧レベルはVDDに充電される。この状態で/DCLKがHレベル(VDD)になると容量素子C1による結合によりP1の電圧レベルが2・VDDになる。
実施の形態1に係るチャージポンプ回路70(図4参照)は、HレベルがVDDの信号DCLKから、Hレベルが2・VDDの信号P1、P3を生成し、さらに時間dt1〜dt4の間隔を設けるように制御する必要がある(図5参照)。
<A.分周回路50の構成>
図11は、本実施の形態に係る分周回路50の構成を示すブロック図である。実施の形態1と同一の構成には同一の符号を付し、重複する説明は省略している。
図12は、本実施の形態に係る分周回路50の動作を説明するための波形図である。本実施の形態に係る分周回路50では、スイッチSW1,SW2により、単位分周回路FD1、単位分周回路FD1Pの動作切り替えを行い、AND回路52,53及びOR回路51により出力の切り替えを行っている。
本実施の形態に係る分周回路50では、効率の悪いチャージポンプ回路70は、電源回路30の立ち上げ時にのみ使用し、電源回路30の出力、すなわちチャージポンプ回路40の出力電圧VDDHが所定レベル以上になると、電圧VDDHを用いて単位分周回路FD1Pを駆動している。
<A.分周回路50の構成>
図13は、本実施の形態に係る分周回路50の構成を示すブロック図である。図13において、図11と同一の構成には同一の符号を付し、重複する説明は省略している。
スイッチSW3は、信号SEL,/SELによって制御され、信号SELがHレベル、信号/SELがLレベルの場合は、電圧VDDHをレベルシフタ60、及び単位分周回路FD1に供給する。
本実施の形態においても、効率の悪いチャージポンプ回路70は、電源回路30の立ち上げ時のみ使用している。その結果、電源回路30全体の効率を向上することができる。
図14は、本実施の形態に係る分周回路50の構成を示すブロック図である。本実施の形態に係る分周回路50では、実施の形態3に係る分周回路50のチャージポンプ回路70に代えて、昇圧電圧発生回路90(昇圧回路)を用いている。
図15は、昇圧回路としての昇圧電圧発生回路90の構成を示す回路図である。図15において、トランジスタQ15はN型トランジスタであり、トランジスタQ16,Q17はP型トランジスタである。
図16は、昇圧回路としての昇圧電圧発生回路90の動作を説明するための波形図である。図16は、信号BS、ノードD1,D2、及び電圧VBCの電圧波形を示している。
t=CV・ΔVBC/IL
=1×10-6×2/100×10-6
=20(ms)
で与えられる。
本実施の形態に係る分周回路50は、チャージポンプ回路70に代えて昇圧電圧発生回路90を用いている。昇圧電圧発生回路は、上記のように一定期間の電圧生成であれば、高い電力効率で用いることができる。その結果、電力効率の高い分周回路を実現することができる。
図17は、昇圧回路としての昇圧電圧発生回路90の変形例を示す回路図である。本変形例では、トランジスタQ16に代えて抵抗R(抵抗素子)がトランジスタQ17のゲート・ドレイン間に介挿されている。すなわち、抵抗Rの一方端子が、トランジスタQ17のゲートに接続され、抵抗Rの他方端子がトランジスタQ17のドレインに接続されている。そして抵抗Rの抵抗値は、トランジスタQ15のオン抵抗値よりも十分大きい値に選択されている。
<A.構成>
図18は、本実施の形態に係る昇圧電圧発生回路90の構成を示す回路図である。本実施の形態に係る昇圧電圧発生回路90は、インバータ91の入力に信号BS1が入力され、容量Cの他端に信号BS2が入力されるように構成されている。
図19は、本実施の形態に係る昇圧電圧発生回路90に入力される信号BS1、BS2の波形図である。信号BS1がLレベルからHレベルになってから、時間td経過後に信号BS2がLレベルからHレベルになるように制御されている。
実施の形態5に係る昇圧電圧発生回路90では、トランジスタQ16がオン状態に遷移する前に容量Cによる昇圧が行われる可能性がある。
<D−1.構成>
図20は、本実施の形態に係る昇圧電圧発生回路90の変形例1を示す回路図である。本変形例に係る昇圧電圧発生回路90は、容量Cの他端に遅延回路DCが接続されている。遅延回路DCの入力は、遅延回路の一例として示されるインバータ91の出力にノードD1において接続されている。また、トランジスタQ16のゲートは遅延回路DCの入力に接続されている。
信号BSがLレベルの信号が入力されると、トランジスタQ15がオン状態になり、トランジスタQ17がオン状態となって、容量CをVDDまで充電する。
本変形例では、遅延回路DCを備えているので、トランジスタQ16がオン状態に遷移してから、容量Cの上昇をすることができる。
<E−1.構成>
図21は、昇圧電圧発生回路90の変形例2を示す回路図である。本変形例に係る昇圧電圧発生回路90は、容量Cの他端に遅延回路DCが接続されている。遅延回路DCの入力は、トランジスタQ16のドレインに接続されている。また、トランジスタQ16のゲートはノードD1においてインバータ91の出力に接続されている。
Lレベルの信号BSが入力されると、トランジスタQ15がオン状態に遷移し、トランジスタQ17がオン状態に遷移する。その結果、容量CがVDDまで充電される。
本実施の形態に係る昇圧電圧発生回路90は、トランジスタQ16がオン状態になってから、遅延回路DCによって所定時間経過後に容量Cによる昇圧が行われる。そのため、トランジスタQ17を介して容量からVDDに昇圧電流が流れることによる昇圧ロスを回避することができる。
図22は、本実施の形態に係る分周回路50の構成を示すブロック図である。
Claims (13)
- 入力信号を分周して出力する分周回路であって、
縦続接続された複数の単位分周回路と、
前記入力信号及び電圧を受け、縦続接続された複数の単位分周回路の初段に前記入力信号に関連する信号を出力する入力回路とを備え、前記入力回路は前記複数の縦続接続された単位分周回路の少なくとも初段に昇圧電圧を供給する昇圧回路を含み、前記初段の単位分周回路を除く前記複数の単位分周回路の少なくとも一つに、前記昇圧電圧より小さい電源電圧が供給される、
分周回路。 - 前記昇圧回路は、
入力電圧が入力される一方端子を有する第1トランジスタと、
前記第1トランジスタの他方端子に一端が接続された第1容量素子と、
前記第1容量素子の一端に一方端子が接続された第2トランジスタと、
前記第2トランジスタの他方端子に一端が接続された第2容量素子と、
を備えることを特徴とする請求項1に記載の分周回路。 - 請求項2に記載の分周回路であって、
前記昇圧回路は、
前記第1トランジスタの前記一方端子に一方端子が接続され、前記第1トランジスタの制御端子に他方端子が接続され、かつ前記1容量素子の前記一端に制御端子が接続された第3トランジスタと、
前記第2トランジスタの前記他方端子に一方端子が接続され、前記第2トランジスタの制御端子に他方端子が接続され、かつ前記第1容量素子の前記一端に制御端子が接続された第4トランジスタと、
前記第1トランジスタの制御端子に一端が接続された第3容量素子と、
前記第2トランジスタの制御端子に一端が接続さえた第4容量素子と、
をさらに備えることを特徴とする分周回路。 - 前記昇圧回路は、
入力電圧が入力される一方端子を有する第1トランジスタと、
前記第1トランジスタの他方端子に一端が接続された容量素子と、
前記第1トランジスタの制御端子に一方端子が接続された第2トランジスタと、
前記第1トランジスタの前記制御端子に一方端子が接続され、前記第1トランジスタの前記他方端子に他方端子が接続された第3トランジスタと、
を備えることを特徴とする請求項1に記載の分周回路。 - 前記昇圧回路は、
入力電圧が入力される一方端子を有する第1トランジスタと、
前記第1トランジスタの他方端子に一端が接続された容量素子と、
前記第1トランジスタの制御端子に一方端子が接続された第2トランジスタと、
前記第1トランジスタの前記制御端子に一方端子が接続され、前記第1トランジスタの前記他方端子に他方端子が接続された抵抗素子と、
を備えることを特徴とする請求項1に記載の分周回路。 - 前記昇圧回路は、前記容量素子の他端に接続された遅延回路をさらに備えることを特徴とする請求項4又は5に記載の分周回路。
- 前記入力回路は、前記入力信号の一方レベルを前記昇圧電圧の電圧レベルに変換した電圧を前記入力信号に関連する信号として前記初段の単位分周回路に出力するレベルシフタをさらに備えることを特徴とする請求項1から6の何れか一項に記載の分周回路。
- 請求項1から7の何れか一項に記載の分周回路と、
前記分周回路の出力に基づいて第2昇圧電圧を出力する第2昇圧回路と、
を備える電源回路であって、
少なくとも前記初段の前記単位分周回路は、前記第2昇圧電圧が所定値より大きくなると、前記昇圧電圧に代えて前記第2昇圧電圧が与えられることを特徴とする電源回路。 - 請求項8に記載の電源回路であって、
前記少なくとも初段の単位分周回路は、
前記昇圧電圧が与えられる少なくとも初段の第1単位分周回路と、
前記第2昇圧電圧が与えられる少なくとも初段の第2単位分周回路と、
を備え、
前記第2昇圧電圧が所定値より大きくなるか否かで前記少なくとも初段の第1単位分周回路と、前記少なくとも初段の第2単位分周回路とが切替えられることを特徴とする電源回路。 - 前記分周回路は、前記入力信号の一方レベルを前記第2昇圧電圧の電圧レベルに変換して前記第2単位分周回路へ出力する第2レベルシフタをさらに備えることを特徴とする請求項9に記載の電源回路。
- 表示素子と、
前記表示素子を駆動する駆動回路と、
前記駆動回路に前記第2昇圧電圧を供給する請求項8から10の何れか一項に記載の電源回路と、
を備えることを特徴とする表示装置。 - 前記表示素子は、液晶素子であることを特徴とする請求項11に記載の表示装置。
- 前記表示素子は、電界発光素子であることを特徴とする請求項11に記載の表示装置。
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