JP2947494B2 - Ｅｃｌ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＥＣＬ（あるいはＣ
ＭＬ）回路に関し、特に低電圧動作の可能なＥＣＬ回路
に関する。
ＭＬ）回路に関し、特に低電圧動作の可能なＥＣＬ回路
に関する。
【０００２】
【従来の技術】図５は、従来の分周器の構成を示すブロ
ック図である。この分周器１は、フリップ・フロップ回
路２が多段に接続されて構成されている。１段目のフリ
ップ・フロップ回路２には、クロック信号ＣＬＫが入力
されると共に、結合容量３を介して接地電位が入力され
ている。１段目のフリップ・フロップ回路２の出力Ｑ及
び※Ｑ（※は反転記号（バー）を示す）は、２段目のフ
リップ・フロップ回路２のＴ及び※Ｔ入力に入力され
る。このように、前段のフリップ・フロップ回路の出力
が後段のフリップ・フロップ回路の入力に順次伝搬さ
れ、最終段のフリップ・フロップ回路２の出力Ｑ及び※
Ｑからは、クロック信号ＣＬＫが分周された正転及び反
転信号が出力される。
ック図である。この分周器１は、フリップ・フロップ回
路２が多段に接続されて構成されている。１段目のフリ
ップ・フロップ回路２には、クロック信号ＣＬＫが入力
されると共に、結合容量３を介して接地電位が入力され
ている。１段目のフリップ・フロップ回路２の出力Ｑ及
び※Ｑ（※は反転記号（バー）を示す）は、２段目のフ
リップ・フロップ回路２のＴ及び※Ｔ入力に入力され
る。このように、前段のフリップ・フロップ回路の出力
が後段のフリップ・フロップ回路の入力に順次伝搬さ
れ、最終段のフリップ・フロップ回路２の出力Ｑ及び※
Ｑからは、クロック信号ＣＬＫが分周された正転及び反
転信号が出力される。
【０００３】図６は、半導体チップ上に集積回路化され
た従来のＥＣＬ構成のフリップ・フロップ回路を示す回
路図である。このフリップ・フロップ回路２は、ＥＣＬ
回路部１００とバッファ回路部３００とから構成されて
いる。
た従来のＥＣＬ構成のフリップ・フロップ回路を示す回
路図である。このフリップ・フロップ回路２は、ＥＣＬ
回路部１００とバッファ回路部３００とから構成されて
いる。
【０００４】ＥＣＬ回路部１００は、ＮＰＮトランジス
タ１１及び１２よりなる差動対トランジスタと、ＮＰＮ
トランジスタ１３及び１４よりなる差動対トランジスタ
とを含んでいる。トランジスタ１１のベースは※Ｔ入力
端子に接続され、トランジスタ１２のベースはＴ入力端
子に接続されている。またトランジスタ１３のベースは
※Ｔ入力端子に接続され、トランジスタ１４のベースは
Ｔ入力端子に接続されている。トランジスタ１１及び１
２のエミッタは共通接続され、その共通接続点は定電流
源ＮＰＮトランジスタ１５及び抵抗１７を介して接地さ
れている。また、トランジスタ１３及び１４のエミッタ
は共通接続され、その共通接続点は定電流源ＮＰＮトラ
ンジスタ１６及び抵抗１８を介して接地されている。ト
ランジスタ１５及び１６のベースはＶCB端子に共通に接
続されている。このＶCB端子には、図示しないバイアス
回路にて生成された共通ベース電位ＶCBが入力される。
タ１１及び１２よりなる差動対トランジスタと、ＮＰＮ
トランジスタ１３及び１４よりなる差動対トランジスタ
とを含んでいる。トランジスタ１１のベースは※Ｔ入力
端子に接続され、トランジスタ１２のベースはＴ入力端
子に接続されている。またトランジスタ１３のベースは
※Ｔ入力端子に接続され、トランジスタ１４のベースは
Ｔ入力端子に接続されている。トランジスタ１１及び１
２のエミッタは共通接続され、その共通接続点は定電流
源ＮＰＮトランジスタ１５及び抵抗１７を介して接地さ
れている。また、トランジスタ１３及び１４のエミッタ
は共通接続され、その共通接続点は定電流源ＮＰＮトラ
ンジスタ１６及び抵抗１８を介して接地されている。ト
ランジスタ１５及び１６のベースはＶCB端子に共通に接
続されている。このＶCB端子には、図示しないバイアス
回路にて生成された共通ベース電位ＶCBが入力される。
【０００５】トランジスタ１１のコレクタにはＮＰＮト
ランジスタ１９及び２０よりなる差動対トランジスタが
接続され、トランジスタ１２のコレクタにはＮＰＮトラ
ンジスタ２１及び２２よりなる差動対トランジスタが接
続される。一方、トランジスタ１３のコレクタにはＮＰ
Ｎトランジスタ２３及び２４よりなる差動対トランジス
タが接続され、トランジスタ１４のコレクタにはＮＰＮ
トランジスタ２５及び２６よりなる差動対トランジスタ
が接続される。
ランジスタ１９及び２０よりなる差動対トランジスタが
接続され、トランジスタ１２のコレクタにはＮＰＮトラ
ンジスタ２１及び２２よりなる差動対トランジスタが接
続される。一方、トランジスタ１３のコレクタにはＮＰ
Ｎトランジスタ２３及び２４よりなる差動対トランジス
タが接続され、トランジスタ１４のコレクタにはＮＰＮ
トランジスタ２５及び２６よりなる差動対トランジスタ
が接続される。
【０００６】トランジスタ１９及び２０のエミッタは共
通にトランジスタ１１のコレクタに接続される。トラン
ジスタ１９のベースはトランジスタ２０のコレクタに接
続され、トランジスタ２０のベースはトランジスタ１９
のコレクタに接続される。また、トランジスタ２１及び
２２のエミッタは共通にトランジスタ１２のコレクタに
接続される。トランジスタ２１のコレクタはトランジス
タ１９のコレクタに接続されると共に、ノードＮ１及び
抵抗２７を介して電源電位ＶCCに接続される。トランジ
スタ２１のベースはノードＮ４及び抵抗３０を介して電
源電位ＶCCに接続される。また、トランジスタ２２のコ
レクタはトランジスタ２０のコレクタに接続されると共
に、ノードＮ２及び抵抗２８を介して電源電位ＶCCに接
続される。トランジスタ２２のベースはノードＮ３及び
抵抗２９を介して電源電位ＶCCに接続される。
通にトランジスタ１１のコレクタに接続される。トラン
ジスタ１９のベースはトランジスタ２０のコレクタに接
続され、トランジスタ２０のベースはトランジスタ１９
のコレクタに接続される。また、トランジスタ２１及び
２２のエミッタは共通にトランジスタ１２のコレクタに
接続される。トランジスタ２１のコレクタはトランジス
タ１９のコレクタに接続されると共に、ノードＮ１及び
抵抗２７を介して電源電位ＶCCに接続される。トランジ
スタ２１のベースはノードＮ４及び抵抗３０を介して電
源電位ＶCCに接続される。また、トランジスタ２２のコ
レクタはトランジスタ２０のコレクタに接続されると共
に、ノードＮ２及び抵抗２８を介して電源電位ＶCCに接
続される。トランジスタ２２のベースはノードＮ３及び
抵抗２９を介して電源電位ＶCCに接続される。
【０００７】一方、トランジスタ２５及び２６のエミッ
タは共通にトランジスタ１４のコレクタに接続される。
トランジスタ２５のベースはトランジスタ２６のコレク
タに接続され、トランジスタ２６のベースはトランジス
タ２５のコレクタに接続される。また、トランジスタ２
３及び２４のエミッタは共通にトランジスタ１３のコレ
クタに接続される。トランジスタ２３のコレクタはトラ
ンジスタ２５のコレクタに接続されると共に、ノードＮ
３及び抵抗２９を介して電源電位ＶCCに接続される。ト
ランジスタ２３のベースはノードＮ１及び抵抗２７を介
して電源電位ＶCCに接続される。また、トランジスタ２
４のコレクタはトランジスタ２６のコレクタに接続され
ると共に、ノードＮ４及び抵抗３０を介して電源電位Ｖ
CCに接続される。トランジスタ２４のベースはノードＮ
２及び抵抗２８を介して電源電位ＶCCに接続される。
タは共通にトランジスタ１４のコレクタに接続される。
トランジスタ２５のベースはトランジスタ２６のコレク
タに接続され、トランジスタ２６のベースはトランジス
タ２５のコレクタに接続される。また、トランジスタ２
３及び２４のエミッタは共通にトランジスタ１３のコレ
クタに接続される。トランジスタ２３のコレクタはトラ
ンジスタ２５のコレクタに接続されると共に、ノードＮ
３及び抵抗２９を介して電源電位ＶCCに接続される。ト
ランジスタ２３のベースはノードＮ１及び抵抗２７を介
して電源電位ＶCCに接続される。また、トランジスタ２
４のコレクタはトランジスタ２６のコレクタに接続され
ると共に、ノードＮ４及び抵抗３０を介して電源電位Ｖ
CCに接続される。トランジスタ２４のベースはノードＮ
２及び抵抗２８を介して電源電位ＶCCに接続される。
【０００８】バッファ回路部３００は、エミッタフォロ
ワ用ＮＰＮトランジスタ３８及び３９を含む。トランジ
スタ３８のベースはノードＮ３に接続され、コレクタは
電源電位ＶCCに接続される。トランジスタ３９のベース
はノードＮ４に接続され、コレクタは電源電位ＶCCに接
続される。トランジスタ３８のエミッタは※Ｑ出力端子
に接続されると共に、定電流源ＮＰＮトランジスタ４０
及び抵抗４２を介して接地される。トランジスタ３９の
エミッタはＱ出力端子に接続されると共に、定電流源Ｎ
ＰＮトランジスタ４１及び抵抗４３を介して接地され
る。トランジスタ４０及び４１のベースはトランジスタ
１５及び１６のベースと共通にＶCB端子に接続される。
ワ用ＮＰＮトランジスタ３８及び３９を含む。トランジ
スタ３８のベースはノードＮ３に接続され、コレクタは
電源電位ＶCCに接続される。トランジスタ３９のベース
はノードＮ４に接続され、コレクタは電源電位ＶCCに接
続される。トランジスタ３８のエミッタは※Ｑ出力端子
に接続されると共に、定電流源ＮＰＮトランジスタ４０
及び抵抗４２を介して接地される。トランジスタ３９の
エミッタはＱ出力端子に接続されると共に、定電流源Ｎ
ＰＮトランジスタ４１及び抵抗４３を介して接地され
る。トランジスタ４０及び４１のベースはトランジスタ
１５及び１６のベースと共通にＶCB端子に接続される。
【０００９】図６に示したフリップ・フロップ回路２の
動作は、以下の４つのモードに分かれる。
動作は、以下の４つのモードに分かれる。
【００１０】第１のモードにおいて、入出力の状態は、
Ｔ＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”
である。この時、トランジスタ１１，１３，１９及び２
４がオンする。これにより、抵抗２７−トランジスタ１
９−トランジスタ１１−トランジスタ１５−抵抗１７の
電流経路と、抵抗３０−トランジスタ２４−トランジス
タ１３−トランジスタ１６−抵抗１８の電流経路とが形
成される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、
それぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”となる。
Ｔ＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”
である。この時、トランジスタ１１，１３，１９及び２
４がオンする。これにより、抵抗２７−トランジスタ１
９−トランジスタ１１−トランジスタ１５−抵抗１７の
電流経路と、抵抗３０−トランジスタ２４−トランジス
タ１３−トランジスタ１６−抵抗１８の電流経路とが形
成される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、
それぞれ“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”となる。
【００１１】第２のモードにおいて、入出力の状態はＴ
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１２，１４，２２及び２６
がオンする。これにより、抵抗２８−トランジスタ２２
−トランジスタ１２−トランジスタ１５−抵抗１７の電
流経路と、抵抗３０−トランジスタ２６−トランジスタ
１４−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”となる。
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１２，１４，２２及び２６
がオンする。これにより、抵抗２８−トランジスタ２２
−トランジスタ１２−トランジスタ１５−抵抗１７の電
流経路と、抵抗３０−トランジスタ２６−トランジスタ
１４−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”となる。
【００１２】第３のモードにおいて、入出力の状態はＴ
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１１，１３，２０及び２３
がオンする。これにより、抵抗２８−トランジスタ２０
−トランジスタ１１−トランジスタ１５−抵抗１７の電
流経路と、抵抗２９−トランジスタ２３−トランジスタ
１３−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｈ”となる。
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１１，１３，２０及び２３
がオンする。これにより、抵抗２８−トランジスタ２０
−トランジスタ１１−トランジスタ１５−抵抗１７の電
流経路と、抵抗２９−トランジスタ２３−トランジスタ
１３−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｈ”，“Ｌ”，“Ｌ”，“Ｈ”となる。
【００１３】第４のモードにおいて、入出力の状態はＴ
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１２，１４，２１及び２５
がオンする。これにより、抵抗２７−トランジスタ２１
−トランジスタ１２−トランジスタ１５−抵抗１７の電
流経路と、抵抗２９−トランジスタ２５−トランジスタ
１４−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となる。
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１２，１４，２１及び２５
がオンする。これにより、抵抗２７−トランジスタ２１
−トランジスタ１２−トランジスタ１５−抵抗１７の電
流経路と、抵抗２９−トランジスタ２５−トランジスタ
１４−トランジスタ１６−抵抗１８の電流経路とが形成
される。ノードＮ１，Ｎ２，Ｎ３，Ｎ４のレベルは、そ
れぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となる。
【００１４】以上の第１から第４のモードを順に繰り返
すことにより、Ｔ及び※Ｔ入力端子に入力された信号が
２分の１分周されて、Ｑ及び※Ｑ出力端子から出力され
る。Ｑ及び※Ｑ出力端子の信号は、次段のフリップ・フ
ロップ回路２のＴ及び※Ｔ入力端子に入力される。この
時、次段のフリップ・フロップ回路２を構成している各
トランジスタが飽和領域に入らないような電位レベルで
Ｑ及び※Ｑ出力信号が与えられる必要がある。この点に
ついて以下に考察する。
すことにより、Ｔ及び※Ｔ入力端子に入力された信号が
２分の１分周されて、Ｑ及び※Ｑ出力端子から出力され
る。Ｑ及び※Ｑ出力端子の信号は、次段のフリップ・フ
ロップ回路２のＴ及び※Ｔ入力端子に入力される。この
時、次段のフリップ・フロップ回路２を構成している各
トランジスタが飽和領域に入らないような電位レベルで
Ｑ及び※Ｑ出力信号が与えられる必要がある。この点に
ついて以下に考察する。
【００１５】いま、上記第２のモードを例にとると、Ｔ
及び※Ｔ入力端子にはそれぞれ“Ｈ”及び“Ｌ”が入力
される。Ｔ入力端子に与えられる“Ｈ”は前段のフリッ
プ・フロップ回路２のＱ出力端子から導出されるもので
あり、その“Ｈ”の電位ＶQ(H)は、
及び※Ｔ入力端子にはそれぞれ“Ｈ”及び“Ｌ”が入力
される。Ｔ入力端子に与えられる“Ｈ”は前段のフリッ
プ・フロップ回路２のＱ出力端子から導出されるもので
あり、その“Ｈ”の電位ＶQ(H)は、
【００１６】
【数１】
【００１７】で表される。なおＶBEはトランジスタのベ
ース・エミッタ間電圧である。
ース・エミッタ間電圧である。
【００１８】この時、トランジスタ１２のエミッタ電位
ＶE12 は、
ＶE12 は、
【００１９】
【数２】
【００２０】となる。また、トランジスタ１２のコレク
タ電位ＶC12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
タ電位ＶC12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
【００２１】
【数３】
【００２２】となる。よって、数２及び数３より、トラ
ンジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
ンジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
【００２３】
【数４】
【００２４】となる。
【００２５】図７は一般的なトランジスタの動作特性を
示すものであり、横軸はコレクタ・エミッタ間電圧ＶCE
を表し、縦軸はコレクタ電流ＩC を表している。トラン
ジスタを飽和領域でなく能動領域で働かせるためには、
コレクタ・エミッタ間電圧ＶCEは飽和電圧ＶSAT 以上で
ある必要がある。
示すものであり、横軸はコレクタ・エミッタ間電圧ＶCE
を表し、縦軸はコレクタ電流ＩC を表している。トラン
ジスタを飽和領域でなく能動領域で働かせるためには、
コレクタ・エミッタ間電圧ＶCEは飽和電圧ＶSAT 以上で
ある必要がある。
【００２６】よって、トランジスタ１２が飽和しないた
めには、
めには、
【００２７】
【数５】
【００２８】の条件を満足する必要がある。従って、上
記数４より、
記数４より、
【００２９】
【数６】
【００３０】でなければならない。これが第１の条件で
ある。
ある。
【００３１】一方、トランジスタ１５のコレクタ電位Ｖ
C15 は、
C15 は、
【００３２】
【数７】
【００３３】である。また、そのエミッタ電位Ｖ
E15 は、
E15 は、
【００３４】
【数８】
【００３５】である。よって、トランジスタ１５のコレ
クタ・エミッタ間電圧ＶCE15は、
クタ・エミッタ間電圧ＶCE15は、
【００３６】
【数９】
【００３７】と表される。トランジスタ１５が飽和しな
いためには、
いためには、
【００３８】
【数１０】
【００３９】の条件を満足する必要がある。従って、上
記数９より、
記数９より、
【００４０】
【数１１】
【００４１】でなければならない。これが第２の条件で
ある。
ある。
【００４２】一般的に、ＶBE＝０．７５Ｖ，ＶSAT ＝
０．３Ｖとおける。また、ＶCBは定電源流トランジスタ
１５のオン電圧分は最低必要であり、オン電圧の温度特
性を考えると、およそＶCB＝１Ｖは必要である。これら
の数値を第２の条件を表す数１１に代入すると、
０．３Ｖとおける。また、ＶCBは定電源流トランジスタ
１５のオン電圧分は最低必要であり、オン電圧の温度特
性を考えると、およそＶCB＝１Ｖは必要である。これら
の数値を第２の条件を表す数１１に代入すると、
【００４３】
【数１２】
【００４４】となる。つまり、各トランジスタが飽和す
ることなく能動領域で働くためには、フリップ・フロッ
プ回路２の電源電圧ＶCCは２．０５Ｖよりも大きくなけ
ればならならい。
ることなく能動領域で働くためには、フリップ・フロッ
プ回路２の電源電圧ＶCCは２．０５Ｖよりも大きくなけ
ればならならい。
【００４５】なお、上記数６によって表される第１の条
件は、電源電圧ＶCCに拘らず常に満足されている。
件は、電源電圧ＶCCに拘らず常に満足されている。
【００４６】なお、以上のことは、トランジスタ１２に
関連して説明したが、他のトランジスタ１１，１３，１
４についても同様にあてはまる。
関連して説明したが、他のトランジスタ１１，１３，１
４についても同様にあてはまる。
【００４７】電源電圧ＶCCが２．０５Ｖよりも小さくな
ると、トランジスタ１１，１２，１３，１４が飽和し、
スイッチング遅れが生ずることにより、フリップ・フロ
ップ回路２が異常動作する。
ると、トランジスタ１１，１２，１３，１４が飽和し、
スイッチング遅れが生ずることにより、フリップ・フロ
ップ回路２が異常動作する。
【００４８】
【発明が解決しようとする課題】図５に示した分周器１
は、例えば図８に示すように、携帯電話などのバッテリ
ーで駆動される装置４に用いられることがある。分周器
１の電源電圧ＶCCは、前述したように、ＶCC＞２．０５
Ｖの制限がある。一方、装置４の外部バッテリー５が、
比較的低電圧しか有していない場合がある。この様な場
合には、ＶCC＞２．０５Ｖの条件を満たすために装置４
の内部に昇圧回路６を設けることが必要となり、装置構
成が複雑になるなどの問題点があった。
は、例えば図８に示すように、携帯電話などのバッテリ
ーで駆動される装置４に用いられることがある。分周器
１の電源電圧ＶCCは、前述したように、ＶCC＞２．０５
Ｖの制限がある。一方、装置４の外部バッテリー５が、
比較的低電圧しか有していない場合がある。この様な場
合には、ＶCC＞２．０５Ｖの条件を満たすために装置４
の内部に昇圧回路６を設けることが必要となり、装置構
成が複雑になるなどの問題点があった。
【００４９】この発明は上記のような問題点を解消する
ためになされたものであり、低電圧動作の可能なＥＣＬ
回路を得ることを目的としている。
ためになされたものであり、低電圧動作の可能なＥＣＬ
回路を得ることを目的としている。
【００５０】
【課題を解決するための手段】この発明において、ＥＣ
Ｌ回路は、ＥＣＬ構成を有しかつ差動形式の第１，第２
の信号を導出するＥＣＬ回路部と、前記第１，第２の信
号をそれぞれレベルシフトして出力するレベルシフト回
路部とを備え、前記レベルシフト回路部は、前記第１の
信号を一方端に受ける第１の抵抗と、前記第２の信号を
一方端に受ける第２の抵抗と、前記第１の抵抗の他方端
に接続された第１の定電流源と、前記第２の抵抗の他方
端に接続された第２の定電流源とを備え、前記ＥＣＬ回
路部は、第３の定電流源により動作電流を与えられ第１
の抵抗対により出力電圧対を生成するマスター部と、前
記マスター部の出力電圧対に応答して動作し、第４の定
電流源により動作電流を与えられ第２の抵抗対により前
記第１，第２の信号を生成するスレーブ部とを備え、前
記第１の抵抗対は、対をなす第３，第４の抵抗と、当該
第３，第４の抵抗に共通に直列接続される第５の抵抗よ
りなり、前記第３の定電流源の電流による前記第１の抵
抗対での電圧降下は、前記第１あるいは第２の定電流源
の電流と前記第４の定電流源の電流との電流和による前
記第２の抵抗対での電圧降下と等しく設定され、前記第
３の定電流源の電流による前記第５の抵抗での電圧降下
は、前記第１あるいは第２の定電流源の電流による前記
第２の抵抗対での電圧降下と等しく設定されて構成され
ている。
Ｌ回路は、ＥＣＬ構成を有しかつ差動形式の第１，第２
の信号を導出するＥＣＬ回路部と、前記第１，第２の信
号をそれぞれレベルシフトして出力するレベルシフト回
路部とを備え、前記レベルシフト回路部は、前記第１の
信号を一方端に受ける第１の抵抗と、前記第２の信号を
一方端に受ける第２の抵抗と、前記第１の抵抗の他方端
に接続された第１の定電流源と、前記第２の抵抗の他方
端に接続された第２の定電流源とを備え、前記ＥＣＬ回
路部は、第３の定電流源により動作電流を与えられ第１
の抵抗対により出力電圧対を生成するマスター部と、前
記マスター部の出力電圧対に応答して動作し、第４の定
電流源により動作電流を与えられ第２の抵抗対により前
記第１，第２の信号を生成するスレーブ部とを備え、前
記第１の抵抗対は、対をなす第３，第４の抵抗と、当該
第３，第４の抵抗に共通に直列接続される第５の抵抗よ
りなり、前記第３の定電流源の電流による前記第１の抵
抗対での電圧降下は、前記第１あるいは第２の定電流源
の電流と前記第４の定電流源の電流との電流和による前
記第２の抵抗対での電圧降下と等しく設定され、前記第
３の定電流源の電流による前記第５の抵抗での電圧降下
は、前記第１あるいは第２の定電流源の電流による前記
第２の抵抗対での電圧降下と等しく設定されて構成され
ている。
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【作用】この発明において、レベルシフト回路部は第
１，第２の抵抗と第１，第２の定電流源より構成されて
いるので、レベルシフト回路部が比較的簡単な構成によ
り形成でき、また、レベルシフト量は第１，第２の定電
流源の各電流値と第１，第２の抵抗の各抵抗値により簡
単かつ任意に設定することができる。また、各定電流源
の電流値と各抵抗対の抵抗値の設定により、ＥＣＬ回路
部のマスター部とスレーブ部における動作論理レベルを
統一することができる。さらに、レベルシフト回路部の
電流によるスレーブ部の第２の抵抗対での電圧隆下をマ
スター部に設けた第５の抵抗での電圧降下で補償するこ
とができる。
１，第２の抵抗と第１，第２の定電流源より構成されて
いるので、レベルシフト回路部が比較的簡単な構成によ
り形成でき、また、レベルシフト量は第１，第２の定電
流源の各電流値と第１，第２の抵抗の各抵抗値により簡
単かつ任意に設定することができる。また、各定電流源
の電流値と各抵抗対の抵抗値の設定により、ＥＣＬ回路
部のマスター部とスレーブ部における動作論理レベルを
統一することができる。さらに、レベルシフト回路部の
電流によるスレーブ部の第２の抵抗対での電圧隆下をマ
スター部に設けた第５の抵抗での電圧降下で補償するこ
とができる。
【００６２】
【実施例】図１は、この発明の一実施例であるＥＣＬ構
成のフリップ・フロップ回路を示す回路図である。この
フリップ・フロップ回路は、ＥＣＬ回路部１００と、バ
ッファ回路部２００とで構成されている。ＥＣＬ回路部
１００の構成は、図６に示す従来のフリップ・フロップ
回路２のＥＣＬ回路部１００の構成と同じであるので、
その説明は省略する。
成のフリップ・フロップ回路を示す回路図である。この
フリップ・フロップ回路は、ＥＣＬ回路部１００と、バ
ッファ回路部２００とで構成されている。ＥＣＬ回路部
１００の構成は、図６に示す従来のフリップ・フロップ
回路２のＥＣＬ回路部１００の構成と同じであるので、
その説明は省略する。
【００６３】一方、バッファ回路部２００は、ＮＰＮト
ランジスタ３１及び３２よりなる差動対トランジスタを
有している。トランジスタ３１のベースはＥＣＬ回路部
１００内のノードＮ３に接続され、トランジスタ３２の
ベースはＥＣＬ回路部１００内のノードＮ４に接続され
ている。トランジスタ３１及び３２のエミッタは共通接
続され、その共通接続点は定電流源ＮＰＮトランジスタ
３３及び抵抗３４を介して接地されている。トランジス
タ３３のベースは、トランジスタ１５及び１６のベース
と共通に、ＶCB端子に接続される。トランジスタ３１の
コレクタは、Ｑ出力端子に接続されると共に、抵抗３５
の一方端に接続される。トランジスタ３２のコレクタ
は、※Ｑ出力端子に接続されると共に、抵抗３６の一方
端に接続される。抵抗３５及び３６の他方端は共通接続
され、その共通接続点は抵抗３７を介して電源電位ＶCC
に接続される。
ランジスタ３１及び３２よりなる差動対トランジスタを
有している。トランジスタ３１のベースはＥＣＬ回路部
１００内のノードＮ３に接続され、トランジスタ３２の
ベースはＥＣＬ回路部１００内のノードＮ４に接続され
ている。トランジスタ３１及び３２のエミッタは共通接
続され、その共通接続点は定電流源ＮＰＮトランジスタ
３３及び抵抗３４を介して接地されている。トランジス
タ３３のベースは、トランジスタ１５及び１６のベース
と共通に、ＶCB端子に接続される。トランジスタ３１の
コレクタは、Ｑ出力端子に接続されると共に、抵抗３５
の一方端に接続される。トランジスタ３２のコレクタ
は、※Ｑ出力端子に接続されると共に、抵抗３６の一方
端に接続される。抵抗３５及び３６の他方端は共通接続
され、その共通接続点は抵抗３７を介して電源電位ＶCC
に接続される。
【００６４】バッファ回路部２００は、反転バッファ回
路として動作する。つまり、ノードＮ３，Ｎ４の信号は
極性を反転されたＱ及び※Ｑ出力端子に出力される。こ
のため、図１のフリップ・フロップ回路においては、ノ
ードＮ３，Ｎ４と出力Ｑ及び※Ｑとの間の接続関係を、
図６のフリップ・フロップ回路におけるのとは逆にして
ある。
路として動作する。つまり、ノードＮ３，Ｎ４の信号は
極性を反転されたＱ及び※Ｑ出力端子に出力される。こ
のため、図１のフリップ・フロップ回路においては、ノ
ードＮ３，Ｎ４と出力Ｑ及び※Ｑとの間の接続関係を、
図６のフリップ・フロップ回路におけるのとは逆にして
ある。
【００６５】図１に示したフリップ・フロップ回路の動
作は、以下の４つのモードに分かれる。
作は、以下の４つのモードに分かれる。
【００６６】第１のモードにおいて、入出力の状態はＴ
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１１，１３，１９，２４及
び３１がオンする。これにより、抵抗２７−トランジス
タ１９−トランジスタ１１−トランジスタ１５−抵抗１
７の電流経路と、抵抗３０−トランジスタ２４−トラン
ジスタ１３−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３５−トランジスタ３１−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｈ”，“Ｌ”となる。
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１１，１３，１９，２４及
び３１がオンする。これにより、抵抗２７−トランジス
タ１９−トランジスタ１１−トランジスタ１５−抵抗１
７の電流経路と、抵抗３０−トランジスタ２４−トラン
ジスタ１３−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３５−トランジスタ３１−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｈ”，“Ｌ”となる。
【００６７】第２のモードにおいて、入出力の状態はＴ
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１２，１４，２２，２６及
び３１がオンする。これにより、抵抗２８−トランジス
タ２２−トランジスタ１２−トランジスタ１５−抵抗１
７の電流経路と、抵抗３０−トランジスタ２６−トラン
ジスタ１４−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３５−トランジスタ３１−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｈ”，
“Ｌ”，“Ｈ”，“Ｌ”となる。
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｌ”，※Ｑ＝“Ｈ”で
ある。この時、トランジスタ１２，１４，２２，２６及
び３１がオンする。これにより、抵抗２８−トランジス
タ２２−トランジスタ１２−トランジスタ１５−抵抗１
７の電流経路と、抵抗３０−トランジスタ２６−トラン
ジスタ１４−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３５−トランジスタ３１−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｈ”，
“Ｌ”，“Ｈ”，“Ｌ”となる。
【００６８】第３のモードにおいて、入出力の状態はＴ
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１１，１３，２０，２３及
び３２がオンする。これにより、抵抗２８−トランジス
タ２０−トランジスタ１１−トランジスタ１５−抵抗１
７の電流経路と、抵抗２９−トランジスタ２３−トラン
ジスタ１３−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３６−トランジスタ３２−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｈ”，
“Ｌ”，“Ｌ”，“Ｈ”となる。
＝“Ｌ”，※Ｔ＝“Ｈ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１１，１３，２０，２３及
び３２がオンする。これにより、抵抗２８−トランジス
タ２０−トランジスタ１１−トランジスタ１５−抵抗１
７の電流経路と、抵抗２９−トランジスタ２３−トラン
ジスタ１３−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３６−トランジスタ３２−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｈ”，
“Ｌ”，“Ｌ”，“Ｈ”となる。
【００６９】第４のモードにおいて、入出力の状態はＴ
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１２，１４，２１，２５及
び３２がオンする。これにより、抵抗２７−トランジス
タ２１−トランジスタ１２−トランジスタ１５−抵抗１
７の電流経路と、抵抗２９−トランジスタ２５−トラン
ジスタ１４−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３６−トランジスタ３２−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”となる。
＝“Ｈ”，※Ｔ＝“Ｌ”，Ｑ＝“Ｈ”，※Ｑ＝“Ｌ”で
ある。この時、トランジスタ１２，１４，２１，２５及
び３２がオンする。これにより、抵抗２７−トランジス
タ２１−トランジスタ１２−トランジスタ１５−抵抗１
７の電流経路と、抵抗２９−トランジスタ２５−トラン
ジスタ１４−トランジスタ１６−抵抗１８の電流経路
と、抵抗３７−抵抗３６−トランジスタ３２−トランジ
スタ３３−抵抗３４の電流経路とが形成される。ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”となる。
【００７０】以上の第１から第４のモードが順に繰り返
されることにより、Ｔ及び※Ｔ入力端子に入力された信
号が２分の１分周されて、Ｑ及び※Ｑ出力端子から出力
される。このＱ及び※Ｑ出力端子の信号は、例えば図３
の分周器の場合、次段のフリップ・フロップ回路のＴ及
び※Ｔ入力端子に与えられる。この場合、次段のフリッ
プ・フロップ回路を構成している各トランジスタが飽和
しないような電位レベルでＱ及び※Ｑ出力信号を与える
必要があるのは、図４の従来回路の場合と同様である。
以下にこの点について考察する。
されることにより、Ｔ及び※Ｔ入力端子に入力された信
号が２分の１分周されて、Ｑ及び※Ｑ出力端子から出力
される。このＱ及び※Ｑ出力端子の信号は、例えば図３
の分周器の場合、次段のフリップ・フロップ回路のＴ及
び※Ｔ入力端子に与えられる。この場合、次段のフリッ
プ・フロップ回路を構成している各トランジスタが飽和
しないような電位レベルでＱ及び※Ｑ出力信号を与える
必要があるのは、図４の従来回路の場合と同様である。
以下にこの点について考察する。
【００７１】いま、定電流源トランジスタ３３に流れる
電流の値をＩ，抵抗３５及び３６の各々の抵抗値を
ＲW 、抵抗３７の抵抗値をＲL とすると、Ｑ（あるいは
※Ｑ）出力端子に出力される“Ｈ”の信号の電圧値Ｖ
Q(H)及び“Ｌ”の信号の電圧値ＶQ(L)は、それぞれ
電流の値をＩ，抵抗３５及び３６の各々の抵抗値を
ＲW 、抵抗３７の抵抗値をＲL とすると、Ｑ（あるいは
※Ｑ）出力端子に出力される“Ｈ”の信号の電圧値Ｖ
Q(H)及び“Ｌ”の信号の電圧値ＶQ(L)は、それぞれ
【００７２】
【数１３】
【００７３】
【数１４】
【００７４】となる。この数１３，数１４より分かるよ
うに、抵抗３７の抵抗値ＲL を変化させることよって、
出力信号の電位レベルを任意に設定することができる。
また、抵抗３５，３６の抵抗値Ｒw を変化させることに
よって、出力信号の倫理振幅を任意に設定することがで
きる。なお、定電流源トランジスタ３３を流れる電流の
値Ｉは、抵抗３４の抵抗値を変化させることによって適
当に設定される。
うに、抵抗３７の抵抗値ＲL を変化させることよって、
出力信号の電位レベルを任意に設定することができる。
また、抵抗３５，３６の抵抗値Ｒw を変化させることに
よって、出力信号の倫理振幅を任意に設定することがで
きる。なお、定電流源トランジスタ３３を流れる電流の
値Ｉは、抵抗３４の抵抗値を変化させることによって適
当に設定される。
【００７５】いま、上記第２のモードを例にとって説明
する。この場合、Ｔ入力端子にはＶQ(H)が入力され、※
Ｔ入力端子には、ＶQ(L)が入力される。この時、トラン
ジスタ１２のエミッタ電位ＶE2は、
する。この場合、Ｔ入力端子にはＶQ(H)が入力され、※
Ｔ入力端子には、ＶQ(L)が入力される。この時、トラン
ジスタ１２のエミッタ電位ＶE2は、
【００７６】
【数１５】
【００７７】となる。また、トランジスタ１２のコレク
タ電位Ｖc12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
タ電位Ｖc12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
【００７８】
【数１６】
【００７９】となる。従って、数１５及び１６より、ト
ランジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
ランジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
【００８０】
【数１７】
【００８１】と表される。
【００８２】トランジスタ１２が飽和せずに能動領域で
働くためには、
働くためには、
【００８３】
【数１８】
【００８４】の条件を満足する必要がある。従って、数
１７より、
１７より、
【００８５】
【数１９】
【００８６】でなければならない。トランジスタの飽和
電圧ＶSAT は一般的にＶSAT ＝０．３Ｖとおけるので、
数１９より、
電圧ＶSAT は一般的にＶSAT ＝０．３Ｖとおけるので、
数１９より、
【００８７】
【数２０】
【００８８】の条件を満足する必要がある。これが第１
の条件である。従って、抵抗３７の抵抗値ＲL は０であ
ってはいけないので、図１の回路においては抵抗３７を
必ず設ける必要がある。
の条件である。従って、抵抗３７の抵抗値ＲL は０であ
ってはいけないので、図１の回路においては抵抗３７を
必ず設ける必要がある。
【００８９】一方、トランジスタ１５のコレクタ電位Ｖ
C15 は、
C15 は、
【００９０】
【数２１】
【００９１】となる。また、トランジスタ１５のエミッ
タ電位ＶE15 は、
タ電位ＶE15 は、
【００９２】
【数２２】
【００９３】である。よってトランジスタ１５のコレク
タ・エミッタ間電圧ＶCE15は、
タ・エミッタ間電圧ＶCE15は、
【００９４】
【数２３】
【００９５】と表される。
【００９６】トランジスタ１５が飽和しないためには、
【００９７】
【数２４】
【００９８】の条件を満足しなければならない。従っ
て、数２３より、
て、数２３より、
【００９９】
【数２５】
【０１００】である必要がある。図６で説明したのと同
様に、ＶCB＝１Ｖ，ＶBE＝０．７５Ｖ，ＶSAT ＝０．３
Ｖとおくと、数２５は、
様に、ＶCB＝１Ｖ，ＶBE＝０．７５Ｖ，ＶSAT ＝０．３
Ｖとおくと、数２５は、
【０１０１】
【数２６】
【０１０２】となる。これが第２の条件である。
【０１０３】従って、数２０及び数２６で表される第１
及び第２の条件より、図１のフリップ・フロップ回路の
各トランジスタが飽和せずに能動領域で動作するために
は、
及び第２の条件より、図１のフリップ・フロップ回路の
各トランジスタが飽和せずに能動領域で動作するために
は、
【０１０４】
【数２７】
【０１０５】の条件を満足する必要がある。この数２７
が常に満足されるためには、
が常に満足されるためには、
【０１０６】
【数２８】
【０１０７】でなければならない。つまり、図１のフリ
ップ・フロップ回路は、電源電圧ＶCCが１．６Ｖよりも
大きい範囲で正常動作可能となる。
ップ・フロップ回路は、電源電圧ＶCCが１．６Ｖよりも
大きい範囲で正常動作可能となる。
【０１０８】なお、以上のことはトランジスタ１２に関
連して説明したが、他のトランジスタ１１，１３，１４
についても上記と同様の説明があてはまる。
連して説明したが、他のトランジスタ１１，１３，１４
についても上記と同様の説明があてはまる。
【０１０９】この様に、図１のフリップ・フロップ回路
は、図６の従来回路における条件Ｖcc＞２．０５Ｖと比
べて、非常に低電圧での動作が可能となる。従って、図
２に示すように、装置４の外部バッテリー５の電圧が比
較的低い場合でも、装置４内の分周器１を昇圧回路を設
けることなく駆動することができる。
は、図６の従来回路における条件Ｖcc＞２．０５Ｖと比
べて、非常に低電圧での動作が可能となる。従って、図
２に示すように、装置４の外部バッテリー５の電圧が比
較的低い場合でも、装置４内の分周器１を昇圧回路を設
けることなく駆動することができる。
【０１１０】図３は、この発明の他の実施例であるＥＣ
Ｌ構成のフリップ・フロップ回路を示す回路図である。
このフリップ・フロップ回路は、ＥＣＬ回路部１００
と、レベルシフト回路部４００とで構成されている。Ｅ
ＣＬ回路部１００の構成は、図６に示す従来のフリップ
・フロップ回路２のマスター・スレーブ構成のＥＣＬ回
路部１００の構成とほぼ同じである。異なる点として、
マスター部の抵抗２７，２８の一方端は、共通に抵抗４
６に接続される。抵抗４６のもう一方端は、電源電圧Ｖ
CCに接続される。
Ｌ構成のフリップ・フロップ回路を示す回路図である。
このフリップ・フロップ回路は、ＥＣＬ回路部１００
と、レベルシフト回路部４００とで構成されている。Ｅ
ＣＬ回路部１００の構成は、図６に示す従来のフリップ
・フロップ回路２のマスター・スレーブ構成のＥＣＬ回
路部１００の構成とほぼ同じである。異なる点として、
マスター部の抵抗２７，２８の一方端は、共通に抵抗４
６に接続される。抵抗４６のもう一方端は、電源電圧Ｖ
CCに接続される。
【０１１１】一方、レベルシフト回路部４００は、抵抗
４４及び４５を有している。抵抗４４の一方端はＥＣＬ
回路部１００のノードＮ３に接続され、抵抗４５の一方
端はＥＣＬ回路部１００内のノードＮ４に接続されてい
る。抵抗４４のもう一方端は定電流源ＮＰＮトランジス
タ４０及び抵抗４２を介して接地されている。抵抗４５
のもう一方端は、定電流源ＮＰＮトランジスタ４１及び
抵抗４３を介して接地されている。トランジスタ４０，
４１のベースは、トランジスタ１５及び１６のベースと
共通に、ＶCB端子に接続される。トランジスタ４０のコ
レクタは、※Ｑ出力端子に接続される。トランジスタ４
１のコレクタは、Ｑ出力端子に接続される。
４４及び４５を有している。抵抗４４の一方端はＥＣＬ
回路部１００のノードＮ３に接続され、抵抗４５の一方
端はＥＣＬ回路部１００内のノードＮ４に接続されてい
る。抵抗４４のもう一方端は定電流源ＮＰＮトランジス
タ４０及び抵抗４２を介して接地されている。抵抗４５
のもう一方端は、定電流源ＮＰＮトランジスタ４１及び
抵抗４３を介して接地されている。トランジスタ４０，
４１のベースは、トランジスタ１５及び１６のベースと
共通に、ＶCB端子に接続される。トランジスタ４０のコ
レクタは、※Ｑ出力端子に接続される。トランジスタ４
１のコレクタは、Ｑ出力端子に接続される。
【０１１２】いま定電流源トランジスタ１５，１６，４
０，４１の各々に流れる電流の値をＩ、抵抗２７〜３０
の各々の抵抗値をＲW 、抵抗４４，４５の各々の抵抗値
をＲA とすると、Ｑ（あるいは※Ｑ）出力端子に出力さ
れる“Ｈ”の信号の電圧値ＶQ(H)及び“Ｌ”の信号の電
圧値ＶQ(L)は、それぞれ
０，４１の各々に流れる電流の値をＩ、抵抗２７〜３０
の各々の抵抗値をＲW 、抵抗４４，４５の各々の抵抗値
をＲA とすると、Ｑ（あるいは※Ｑ）出力端子に出力さ
れる“Ｈ”の信号の電圧値ＶQ(H)及び“Ｌ”の信号の電
圧値ＶQ(L)は、それぞれ
【０１１３】
【数２９】
【０１１４】
【数３０】
【０１１５】となる。抵抗値ＲW ，ＲA を変化させるこ
とによって、出力信号の電位レベルを任意に設定するこ
とができる。また、抵抗値ＲW は、論理振幅を任意に設
定することにも使われる。なお、定電流源トランジスタ
１５，１６，４０，４１の各々を流れる電流の値Ｉは、
それぞれ抵抗１７，１８，４２，４３の抵抗値を変化さ
せることによって適当に設定される。
とによって、出力信号の電位レベルを任意に設定するこ
とができる。また、抵抗値ＲW は、論理振幅を任意に設
定することにも使われる。なお、定電流源トランジスタ
１５，１６，４０，４１の各々を流れる電流の値Ｉは、
それぞれ抵抗１７，１８，４２，４３の抵抗値を変化さ
せることによって適当に設定される。
【０１１６】いま、Ｔ入力端子にＶQ(H)、※Ｔ入力端子
にＶQ(L)が入力されるとする。この時、トランジスタ１
２のエミッタ電位ＶE12 は、
にＶQ(L)が入力されるとする。この時、トランジスタ１
２のエミッタ電位ＶE12 は、
【０１１７】
【数３１】
【０１１８】となる。また、トランジスタ１２のコレク
タ電位ＶC12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
タ電位ＶC12 は、オンしているトランジスタ２２のベー
ス・エミッタ間電圧ＶBEを考慮すると、
【０１１９】
【数３２】
【０１２０】となる。従って、数３１，数３２より、ト
ランジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
ランジスタ１２のコレクタ・エミッタ間電圧ＶCE12は、
【０１２１】
【数３３】
【０１２２】と表される。
【０１２３】トランジスタ１２が飽和せずに能動領域で
働くためには、
働くためには、
【０１２４】
【数３４】
【０１２５】の条件を満足する必要がある。従って、数
３３より、
３３より、
【０１２６】
【数３５】
【０１２７】でなければならない。トランジスタの飽和
電圧ＶSAT は一般的にＶSAT ＝０．３Ｖとおけるので、
数３５より
電圧ＶSAT は一般的にＶSAT ＝０．３Ｖとおけるので、
数３５より
【０１２８】
【数３６】
【０１２９】の条件を満足する必要がある。これが第１
の条件である。
の条件である。
【０１３０】一方、トランジスタ１５のコレクタ電位Ｖ
C15 は、
C15 は、
【０１３１】
【数３７】
【０１３２】となる。また、トランジスタ１５のエミッ
タ電位ＶE15 は、
タ電位ＶE15 は、
【０１３３】
【数３８】
【０１３４】である。よって、トランジスタ１５のコレ
クタ・エミッタ間電圧ＶCE15は、
クタ・エミッタ間電圧ＶCE15は、
【０１３５】
【数３９】
【０１３６】と表される。
【０１３７】トランジスタ１５が飽和しないためには、
【０１３８】
【数４０】
【０１３９】の条件を満足しなければならない。従って
数３９より、
数３９より、
【０１４０】
【数４１】
【０１４１】である必要がある。ＶCB＝１Ｖ，ＶBE＝
０．７５Ｖ，ＶSAT ＝０．３Ｖとすると、数４１は、
０．７５Ｖ，ＶSAT ＝０．３Ｖとすると、数４１は、
【０１４２】
【数４２】
【０１４３】となる。これが第２の条件である。
【０１４４】なお、ＥＣＬ回路部１００内のトランジス
タ１９，２０，２１，２２，２３，２４，２５，２６の
ベース入力の“Ｈ”レベル電位，“Ｌ”レベル電位を統
一するために、抵抗４６の抵抗値は、抵抗２７，２８，
２９，３０の各抵抗値と同じ値であるものとする。
タ１９，２０，２１，２２，２３，２４，２５，２６の
ベース入力の“Ｈ”レベル電位，“Ｌ”レベル電位を統
一するために、抵抗４６の抵抗値は、抵抗２７，２８，
２９，３０の各抵抗値と同じ値であるものとする。
【０１４５】数３６及び数４２で表される第１及び第２
の条件より、図３のフリップ・フロップ回路の各トラン
ジスタが飽和せずに能動領域で動作するためには、
の条件より、図３のフリップ・フロップ回路の各トラン
ジスタが飽和せずに能動領域で動作するためには、
【０１４６】
【数４３】
【０１４７】の条件を満足する必要がある。一般にＩＲ
W は０．３Ｖ程度なので、数４３が常に満足されるため
には、
W は０．３Ｖ程度なので、数４３が常に満足されるため
には、
【０１４８】
【数４４】
【０１４９】でなければならない。つまり、図３のフリ
ップ・フロップ回路は、電源電圧ＶCCが１．９Ｖよりも
大きい範囲で正常動作可能となる。
ップ・フロップ回路は、電源電圧ＶCCが１．９Ｖよりも
大きい範囲で正常動作可能となる。
【０１５０】なお、以上のことはトランジスタ１２に関
連して説明したが、他のトランジスタ１１，１３，１４
についても上記と同様の説明があてはまる。
連して説明したが、他のトランジスタ１１，１３，１４
についても上記と同様の説明があてはまる。
【０１５１】この様に、図３のフリップ・フロップ回路
は、図６の従来回路における条件ＶCC＞２．０５Ｖと比
べて、低電圧での動作が可能となる。従って、図２に示
すように、装置４の外部バッテリー５の電圧が比較的低
い場合でも、装置４内の分周器１を昇圧回路を設けるこ
となく駆動することができる。
は、図６の従来回路における条件ＶCC＞２．０５Ｖと比
べて、低電圧での動作が可能となる。従って、図２に示
すように、装置４の外部バッテリー５の電圧が比較的低
い場合でも、装置４内の分周器１を昇圧回路を設けるこ
となく駆動することができる。
【０１５２】図４は、この発明のさらに他の実施例であ
るＥＣＬ構成のフリップ・フロップ回路を示す回路図で
ある。このフリップ・フロップ回路は、図３のフリップ
・フロップ回路における抵抗４６の代わりに、レベルシ
フト回路部５００を付加した構成となっている。レベル
シフト回路部５００の構成及び抵抗４７，４８，５１，
５２の各抵抗値は、レベルシフト回路部４００における
のと同じである。レベルシフト回路部５００内の抵抗４
７の一方端はノードＮ２に接続され、抵抗４８の一方端
はノードＮ１に接続される。なお、この抵抗４７，４８
はなくても良い。
るＥＣＬ構成のフリップ・フロップ回路を示す回路図で
ある。このフリップ・フロップ回路は、図３のフリップ
・フロップ回路における抵抗４６の代わりに、レベルシ
フト回路部５００を付加した構成となっている。レベル
シフト回路部５００の構成及び抵抗４７，４８，５１，
５２の各抵抗値は、レベルシフト回路部４００における
のと同じである。レベルシフト回路部５００内の抵抗４
７の一方端はノードＮ２に接続され、抵抗４８の一方端
はノードＮ１に接続される。なお、この抵抗４７，４８
はなくても良い。
【０１５３】いま、トランジスタ１５，１６，４０，４
１，４９，５０の各々に流れる電流の電流値をＩ、抵抗
２７，２８，２９，３０の各々の抵抗値をＲW 、抵抗４
４，４５，４７，４８の各々の抵抗値をＲA とすると、
図３の実施例の場合と同様に、上記数２９〜数４４はす
べてそのまま成り立つ。よって、この図４の実施例にお
いても、上記図３の実施例と同様の効果が得られる。な
お、レベルシフト回路部５００は、トランジスタ１９〜
２６のベース入力の“Ｈ”及び“Ｌ”電位を統一するた
めのものである。
１，４９，５０の各々に流れる電流の電流値をＩ、抵抗
２７，２８，２９，３０の各々の抵抗値をＲW 、抵抗４
４，４５，４７，４８の各々の抵抗値をＲA とすると、
図３の実施例の場合と同様に、上記数２９〜数４４はす
べてそのまま成り立つ。よって、この図４の実施例にお
いても、上記図３の実施例と同様の効果が得られる。な
お、レベルシフト回路部５００は、トランジスタ１９〜
２６のベース入力の“Ｈ”及び“Ｌ”電位を統一するた
めのものである。
【０１５４】
【発明の効果】この発明は以上説明したように構成され
ているので、次のような効果を奏する。
ているので、次のような効果を奏する。
【０１５５】
【０１５６】
【０１５７】
【０１５８】
【０１５９】
【０１６０】請求項１記載のＥＣＬ回路によれば、レベ
ルシフト回路部を、第１の信号を一方端に受ける第１の
抵抗と、第２の信号を一方端に受ける第２の抵抗と、第
１の抵抗の他方端に接続された第１の定電流源と、第２
の抵抗の他方端に接続された第２の定電流源とで構成し
たので、レベルシフト回路部が比較的簡単な構成により
形成でき、また、第１，第２の信号のレベルシフト量を
第１，第２の定電流源の各電流値と第１，第２の抵抗の
各抵抗値とで簡単かつ任意に設定することができ、これ
により次段に同様のＥＣＬ回路を接続する場合になどに
低電圧動作が可能になるという効果がある。また、請求
項１記載のＥＣＬ回路では各定電流源の電流値と各抵抗
対の抵抗値の設定により、ＥＣＬ回路部のマスター部と
スレーブ部における動作論理レベルを統一することがで
き、ＥＣＬ回路部を誤動作なく正常に動作させることが
できるという効果がある。さらに、レベルシフト回路部
の電流によるスレーブ部の第２の抵抗対での電圧降下を
マスター部に設けた第５の抵抗での電圧降下で補償する
ようにしているので、ＥＣＬ回路部の誤動作を避けつ
つ、ＥＣＬ回路部の第１，第２の抵抗対の抵抗値やレベ
ルシフト回路部の第１，第２の抵抗の抵抗値を調節して
出力信号の電位レベルや論理振幅を任意に設定すること
が簡単に行える。
ルシフト回路部を、第１の信号を一方端に受ける第１の
抵抗と、第２の信号を一方端に受ける第２の抵抗と、第
１の抵抗の他方端に接続された第１の定電流源と、第２
の抵抗の他方端に接続された第２の定電流源とで構成し
たので、レベルシフト回路部が比較的簡単な構成により
形成でき、また、第１，第２の信号のレベルシフト量を
第１，第２の定電流源の各電流値と第１，第２の抵抗の
各抵抗値とで簡単かつ任意に設定することができ、これ
により次段に同様のＥＣＬ回路を接続する場合になどに
低電圧動作が可能になるという効果がある。また、請求
項１記載のＥＣＬ回路では各定電流源の電流値と各抵抗
対の抵抗値の設定により、ＥＣＬ回路部のマスター部と
スレーブ部における動作論理レベルを統一することがで
き、ＥＣＬ回路部を誤動作なく正常に動作させることが
できるという効果がある。さらに、レベルシフト回路部
の電流によるスレーブ部の第２の抵抗対での電圧降下を
マスター部に設けた第５の抵抗での電圧降下で補償する
ようにしているので、ＥＣＬ回路部の誤動作を避けつ
つ、ＥＣＬ回路部の第１，第２の抵抗対の抵抗値やレベ
ルシフト回路部の第１，第２の抵抗の抵抗値を調節して
出力信号の電位レベルや論理振幅を任意に設定すること
が簡単に行える。
【図１】この発明の一実施例であるＥＣＬ構成のフリッ
プ・フロップ回路を示す回路図である。
プ・フロップ回路を示す回路図である。
【図２】この発明によるＥＣＬ回路により構成された分
周器を備えた装置を示すブロック図である。
周器を備えた装置を示すブロック図である。
【図３】この発明の他の実施例であるＥＣＬ構成のフリ
ップ・フロップ回路を示す回路図である。
ップ・フロップ回路を示す回路図である。
【図４】この発明のさらに他の実施例であるＥＣＬ構成
のフリップ・フロップ回路を示す回路図である。
のフリップ・フロップ回路を示す回路図である。
【図５】従来の分周器の構成を示すブロック図である。
【図６】従来のＥＣＬ構成のフリップ・フロップ回路を
示す回路図である。
示す回路図である。
【図７】トランジスタの一般的な特性を示すグラフであ
る。
る。
【図８】従来のＥＣＬ回路により構成された分周器を備
えた装置を示すブロック図である。
えた装置を示すブロック図である。
１００ ＥＣＬ回路部 ２００ バッファ回路部 ４００ レベルシフト回路部 ５００ レベルシフト回路部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−15519（ＪＰ，Ａ) 特開 昭61−19226（ＪＰ，Ａ) 実開 平２−90541（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 ＥＣＬ構成を有し、差動形式の第１，第
２の信号を導出するＥＣＬ回路部と、 前記第１，第２の信号をそれぞれレベルシフトして出力
するレベルシフト回路部とを備え、 前記レベルシフト回路部は、 前記第１の信号を一方端に受ける第１の抵抗と、 前記第２の信号を一方端に受ける第２の抵抗と、 前記第１の抵抗の他方端に接続された第１の定電流源
と、 前記第２の抵抗の他方端に接続された第２の定電流源と
を備え、 前記ＥＣＬ回路部は、 第３の定電流源により動作電流を与えられ第１の抵抗対
により出力電圧対を生成するマスター部と、 前記マスター部の出力電圧対に応答して動作し、第４の
定電流源により動作電流を与えられ第２の抵抗対により
前記第１，第２の信号を生成するスレーブ部とを備え、前記第１の抵抗対は、対をなす第３，第４の抵抗と、当
該第３，第４の抵抗に共通に直列接続される第５の抵抗
よりなり、 前記第３の定電流源の電流による前記第１の抵抗対での
電圧降下は、前記第１あるいは第２の定電流源の電流と
前記第４の定電流源の電流との電流和による前記第２の
抵抗対での電圧降下と等しく設定され、前記第３の定電流源の電流による前記第５の抵抗での電
圧降下は、前記第１あるいは第２の定電流源の電流によ
る前記第２の抵抗対での電圧降下と等しく設定される Ｅ
ＣＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263313A JP2947494B2 (ja) | 1992-05-13 | 1992-10-01 | Ｅｃｌ回路 |
| US08/054,192 US5359241A (en) | 1992-05-13 | 1993-04-30 | ECL circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-120478 | 1992-05-13 | ||
| JP12047892 | 1992-05-13 | ||
| JP4263313A JP2947494B2 (ja) | 1992-05-13 | 1992-10-01 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629832A JPH0629832A (ja) | 1994-02-04 |
| JP2947494B2 true JP2947494B2 (ja) | 1999-09-13 |
Family
ID=26458057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4263313A Expired - Fee Related JP2947494B2 (ja) | 1992-05-13 | 1992-10-01 | Ｅｃｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5359241A (ja) |
| JP (1) | JP2947494B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3586026B2 (ja) * | 1995-01-19 | 2004-11-10 | 株式会社ルネサステクノロジ | フリップフロップ回路、シフトレジスタ回路、直列−並列変換回路及び並列−直列変換回路 |
| JP2871560B2 (ja) * | 1995-11-21 | 1999-03-17 | 日本電気株式会社 | π／２移相器 |
| KR100203053B1 (ko) * | 1996-05-22 | 1999-06-15 | 윤종용 | 저전압동작 이씨엘 디 래치회로 및 이를 이용한 ecl d플립플롭 |
| US5739704A (en) * | 1996-07-22 | 1998-04-14 | Bimba Manufacturing Company | Logic selection circuit |
| US6473095B1 (en) | 1998-07-16 | 2002-10-29 | Koninklijke Philips Electronics N.V. | Histogram method for characterizing video content |
| JP2001036389A (ja) * | 1999-07-15 | 2001-02-09 | Mitsubishi Electric Corp | マスタ・スレーブ型フリップフロップ回路 |
| US6166571A (en) * | 1999-08-03 | 2000-12-26 | Lucent Technologies Inc. | High speed frequency divider circuit |
| DE10043953C2 (de) * | 2000-09-06 | 2002-08-01 | Infineon Technologies Ag | Frequenzteilerschaltung |
| US7215170B1 (en) | 2003-09-16 | 2007-05-08 | Cypress Semiconductor Corp. | Low voltage logic circuit with set and/or reset functionality |
| US7671641B1 (en) * | 2004-03-11 | 2010-03-02 | St-Ericsson Sa | Frequency divider |
| JP4727261B2 (ja) * | 2005-03-16 | 2011-07-20 | 三菱電機株式会社 | 分周回路、電源回路及び表示装置 |
| US7230528B2 (en) * | 2005-09-20 | 2007-06-12 | Lawrence Kates | Programmed wireless sensor system |
| EP1863170B1 (en) * | 2006-05-30 | 2009-04-08 | Infineon Technologies AG | Dynamic frequency divider by N |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| JPH0773208B2 (ja) * | 1984-06-30 | 1995-08-02 | ソニー株式会社 | 論理回路 |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS6315519A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | インタ−フエイス回路 |
| US4970406A (en) * | 1987-12-30 | 1990-11-13 | Gazelle Microcircuits, Inc. | Resettable latch circuit |
| US5001361A (en) * | 1988-05-13 | 1991-03-19 | Fujitsu Limited | Master-slave flip-flop circuit |
| JP2526542Y2 (ja) * | 1988-12-28 | 1997-02-19 | 日本電気株式会社 | Ｅｃｌ回路の段間結合回路 |
| DE58906599D1 (de) * | 1989-09-11 | 1994-02-10 | Siemens Ag | Kippschaltung mit Schalthysterese. |
| US4939393A (en) * | 1989-10-02 | 1990-07-03 | Motorola Inc. | ECL to TTL/CMOS translator using a single power supply |
| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
-
1992
- 1992-10-01 JP JP4263313A patent/JP2947494B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-30 US US08/054,192 patent/US5359241A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629832A (ja) | 1994-02-04 |
| US5359241A (en) | 1994-10-25 |
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