JP2001244758A - バッファ回路およびホールド回路 - Google Patents
バッファ回路およびホールド回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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Abstract
(57)【要約】
【課題】 簡素な回路構成で、広い出力電流範囲にわた
って入力−出力間のオフセット電圧を低減する。 【解決手段】 トランジスタＱ１，Ｑ２，Ｑ３のサイズ
比は、ｍ：ｎ：１に設定され、トランジスタＱ６，Ｑ７
のサイズ比は、１：ｐに設定され、トランジスタＱ４，
Ｑ５のサイズ比は、｛（ｍ：ｎ；１）／ｐ｝：１に設定
されている。したがって、トランジスタＱ３を流れる電
流の（ｍ＋ｎ＋１）倍の電流が、トランジスタＱ１，Ｑ
２のエミッタ電極へ供給される。トランジスタＱ１，Ｑ
２を流れる電流の比率は、それらのサイズ比と同一の
ｍ：ｎとなるので、トランジスタＱ１，Ｑ２の間で、エ
ミッタ・ベース間電圧が同一となる。その結果、入力信
号線ＩＮに入力された電圧信号と出力信号線ＯＵＴから
出力される電圧信号との間のオフセット電圧が、出力電
流の広い範囲にわたって解消される。
って入力−出力間のオフセット電圧を低減する。 【解決手段】 トランジスタＱ１，Ｑ２，Ｑ３のサイズ
比は、ｍ：ｎ：１に設定され、トランジスタＱ６，Ｑ７
のサイズ比は、１：ｐに設定され、トランジスタＱ４，
Ｑ５のサイズ比は、｛（ｍ：ｎ；１）／ｐ｝：１に設定
されている。したがって、トランジスタＱ３を流れる電
流の（ｍ＋ｎ＋１）倍の電流が、トランジスタＱ１，Ｑ
２のエミッタ電極へ供給される。トランジスタＱ１，Ｑ
２を流れる電流の比率は、それらのサイズ比と同一の
ｍ：ｎとなるので、トランジスタＱ１，Ｑ２の間で、エ
ミッタ・ベース間電圧が同一となる。その結果、入力信
号線ＩＮに入力された電圧信号と出力信号線ＯＵＴから
出力される電圧信号との間のオフセット電圧が、出力電
流の広い範囲にわたって解消される。
Description
【０００１】
【発明の属する技術分野】この発明は、バッファ回路お
よびこれを利用したホールド回路に関し、特に、広い出
力電流範囲で入力−出力間のオフセット電圧を低減する
ための改良に関する。
よびこれを利用したホールド回路に関し、特に、広い出
力電流範囲で入力−出力間のオフセット電圧を低減する
ための改良に関する。
【０００２】
【従来の技術】電圧信号を用いて、さまざまな信号処理
を行う電子回路において、バッファ回路が、しばしば用
いられる。バッファ回路の目的は、電圧信号を増幅する
ことなくそのまま伝達することであり、特に、インピー
ダンスを低くして同一の電圧信号を伝達することにあ
る。したがって、バッファ回路は、電圧信号を生成する
回路部分である電圧信号発生部の出力インピーダンスが
高い場合に、電圧信号発生部の出力に接続して用いられ
ることが多い。
を行う電子回路において、バッファ回路が、しばしば用
いられる。バッファ回路の目的は、電圧信号を増幅する
ことなくそのまま伝達することであり、特に、インピー
ダンスを低くして同一の電圧信号を伝達することにあ
る。したがって、バッファ回路は、電圧信号を生成する
回路部分である電圧信号発生部の出力インピーダンスが
高い場合に、電圧信号発生部の出力に接続して用いられ
ることが多い。
【０００３】電圧信号発生部の出力インピーダンスが高
い場合に、この出力に他の回路が直接に接続されると、
接続される他の回路の入力インピーダンスの影響を受け
て、電圧信号が変化してしまう場合がある。バッファ回
路は、高い入力インピーダンスをもって電圧信号を受信
し、受信した電圧信号を損なうことなく、低い出力イン
ピーダンスをもって出力するので、電圧信号発生部と他
の回路との間の電圧信号の伝送経路に介挿されることに
より、上記のような問題を解消することができる。
い場合に、この出力に他の回路が直接に接続されると、
接続される他の回路の入力インピーダンスの影響を受け
て、電圧信号が変化してしまう場合がある。バッファ回
路は、高い入力インピーダンスをもって電圧信号を受信
し、受信した電圧信号を損なうことなく、低い出力イン
ピーダンスをもって出力するので、電圧信号発生部と他
の回路との間の電圧信号の伝送経路に介挿されることに
より、上記のような問題を解消することができる。
【０００４】バッファ回路については、演算増幅器を用
いた負帰還回路として構成される例の他に、図１９が示
す簡易的な回路として構成される例が知られている。図
１９のバッファ回路は、構成が簡単であるという利点が
ある。このバッファ回路では、入力信号として受信され
た電圧信号は、入力信号線ＩＮを通じてｐｎｐ型のトラ
ンジスタＱ５１のベース電極へ入力され、ｎｐｎ型のト
ランジスタＱ５７のエミッタ電極と定電流源Ｉ２との接
続部に接続された出力信号線ＯＵＴを通じて、出力信号
としての電圧信号が出力される。
いた負帰還回路として構成される例の他に、図１９が示
す簡易的な回路として構成される例が知られている。図
１９のバッファ回路は、構成が簡単であるという利点が
ある。このバッファ回路では、入力信号として受信され
た電圧信号は、入力信号線ＩＮを通じてｐｎｐ型のトラ
ンジスタＱ５１のベース電極へ入力され、ｎｐｎ型のト
ランジスタＱ５７のエミッタ電極と定電流源Ｉ２との接
続部に接続された出力信号線ＯＵＴを通じて、出力信号
としての電圧信号が出力される。
【０００５】トランジスタＱ５１のエミッタ電極は、ト
ランジスタＱ５７のベース電極に接続されるとともに、
定電流源Ｉ１を介して、高電位電源線ＶＣＣに接続され
ている。トランジスタＱ５１のコレクタ電極は、接地電
位電源線ＧＮＤに接続されている。トランジスタＱ５７
のエミッタ電極は定電流源Ｉ２を通じて接地電位電源線
ＧＮＤに接続され、コレクタ電極は高電位電源線ＶＣＣ
に接続されている。
ランジスタＱ５７のベース電極に接続されるとともに、
定電流源Ｉ１を介して、高電位電源線ＶＣＣに接続され
ている。トランジスタＱ５１のコレクタ電極は、接地電
位電源線ＧＮＤに接続されている。トランジスタＱ５７
のエミッタ電極は定電流源Ｉ２を通じて接地電位電源線
ＧＮＤに接続され、コレクタ電極は高電位電源線ＶＣＣ
に接続されている。
【０００６】定電流源Ｉ１により、トランジスタＱ５１
にエミッタ電流が供給されるので、トランジスタＱ５１
のエミッタ電極の電位はベース電極の電位よりも高くな
る。それらの間の電位差であるエミッタ・ベース間電圧
ＶEBは、つぎの数１で表される。
にエミッタ電流が供給されるので、トランジスタＱ５１
のエミッタ電極の電位はベース電極の電位よりも高くな
る。それらの間の電位差であるエミッタ・ベース間電圧
ＶEBは、つぎの数１で表される。
【０００７】
【数１】
【０００８】ここで、ｋはホルツマン定数、Ｔは絶対温
度（Ｋ）、ｑは電子電荷、Ｉcはコレクタ電流、そし
て、Ｉsはトランジスタに固有の飽和電流である。数１
によれば、エミッタ・ベース間電圧ＶEBは、コレクタ電
流Ｉcから一意的に定まるが、コレクタ電流Ｉcの対数関
数で表されるので、コレクタ電流Ｉcが変化しても、大
きくは変化しない。
度（Ｋ）、ｑは電子電荷、Ｉcはコレクタ電流、そし
て、Ｉsはトランジスタに固有の飽和電流である。数１
によれば、エミッタ・ベース間電圧ＶEBは、コレクタ電
流Ｉcから一意的に定まるが、コレクタ電流Ｉcの対数関
数で表されるので、コレクタ電流Ｉcが変化しても、大
きくは変化しない。
【０００９】このような動作状態では、トランジスタの
電流増幅作用によって、ベース電流はエミッタ電流より
もトランジスタの電流増幅率倍だけ小さくなる。通常、
半導体集積回路に用いられる横型でｐｎｐ型のトランジ
スタでは、電流増幅率は数十程度であるので、エミッタ
電流の変化が数十分の一程度に減衰されてベース電流に
現れる。エミッタ・ベース間電圧ＶEBは、上記の通りお
およそ一定であるから、電圧の変化は、ベース電極とエ
ミッタ電極との間で、ほぼ等しい。
電流増幅作用によって、ベース電流はエミッタ電流より
もトランジスタの電流増幅率倍だけ小さくなる。通常、
半導体集積回路に用いられる横型でｐｎｐ型のトランジ
スタでは、電流増幅率は数十程度であるので、エミッタ
電流の変化が数十分の一程度に減衰されてベース電流に
現れる。エミッタ・ベース間電圧ＶEBは、上記の通りお
およそ一定であるから、電圧の変化は、ベース電極とエ
ミッタ電極との間で、ほぼ等しい。
【００１０】したがって、ベース電極の電流変化に対す
る電圧変化の比率、すなわち、ベース電極のインピーダ
ンスに比べて、エミッタ電極の電流変化に対する電圧変
化の比率、すなわち、エミッタ電極のインピーダンス
は、おおよそ電流増幅率倍だけ低くなる。すなわち、ベ
ース電極を入力としエミッタ電極を出力とすることによ
り、電圧信号を高い入力インピーダンスで受信し、低い
出力インピーダンスで出力することができる。
る電圧変化の比率、すなわち、ベース電極のインピーダ
ンスに比べて、エミッタ電極の電流変化に対する電圧変
化の比率、すなわち、エミッタ電極のインピーダンス
は、おおよそ電流増幅率倍だけ低くなる。すなわち、ベ
ース電極を入力としエミッタ電極を出力とすることによ
り、電圧信号を高い入力インピーダンスで受信し、低い
出力インピーダンスで出力することができる。
【００１１】しかしながら、一般にトランジスタのエミ
ッタ・ベース間電圧ＶEBは、室温で０．６〜０．７Ｖ程
度の大きさを持っている。このため、バッファ回路を１
段のトランジスタのみで構成すると、入力信号と出力信
号との間に、エミッタ・ベース間電圧ＶEBに相当する電
圧差がオフセット電圧として生じるため、電圧信号をそ
のまま伝達するというバッファ回路の機能を果たすこと
ができない。
ッタ・ベース間電圧ＶEBは、室温で０．６〜０．７Ｖ程
度の大きさを持っている。このため、バッファ回路を１
段のトランジスタのみで構成すると、入力信号と出力信
号との間に、エミッタ・ベース間電圧ＶEBに相当する電
圧差がオフセット電圧として生じるため、電圧信号をそ
のまま伝達するというバッファ回路の機能を果たすこと
ができない。
【００１２】図１９のバッファ回路では、オフセット電
圧を低減するために、トランジスタＱ５１を含む第１段
（入力段）の回路部と同様に、トランジスタＱ５７を含
む第２段（出力段）の回路部が、さらに設けられてい
る。それによって、トランジスタＱ５１のエミッタ・ベ
ース間電圧ＶEBが、トランジスタＱ５７のエミッタ・ベ
ース間電圧ＶEBで相殺されるので、入力信号線ＩＮに入
力される電圧信号と出力信号線ＯＵＴへ出力される電圧
信号との間の電位差、すなわち、バッファ回路のオフセ
ット電圧が低減される。
圧を低減するために、トランジスタＱ５１を含む第１段
（入力段）の回路部と同様に、トランジスタＱ５７を含
む第２段（出力段）の回路部が、さらに設けられてい
る。それによって、トランジスタＱ５１のエミッタ・ベ
ース間電圧ＶEBが、トランジスタＱ５７のエミッタ・ベ
ース間電圧ＶEBで相殺されるので、入力信号線ＩＮに入
力される電圧信号と出力信号線ＯＵＴへ出力される電圧
信号との間の電位差、すなわち、バッファ回路のオフセ
ット電圧が低減される。
【００１３】
【発明が解決しようとする課題】しかしながら、図１９
のバッファ回路では、トランジスタＱ５１はｐｎｐ型で
あり、トランジスタＱ５７はｎｐｎ型であって、二つの
トランジスタは互いに導電形式が異なっている。このよ
うに導電形式が異なるトランジスタの間で、エミッタ・
ベース間電圧ＶEBを同一に設定することは容易ではな
い。特に、出力信号線ＯＵＴを通じて出力される電流、
すなわち、出力電流の変化に応じて、出力段のトランジ
スタＱ５７のコレクタ電流が変化するので、双方のエミ
ッタ・ベース間電圧ＶEBを、幅広い出力電流の範囲で一
致させ、それにより、オフセット電圧を解消すること
は、さらに困難であるという問題点があった。
のバッファ回路では、トランジスタＱ５１はｐｎｐ型で
あり、トランジスタＱ５７はｎｐｎ型であって、二つの
トランジスタは互いに導電形式が異なっている。このよ
うに導電形式が異なるトランジスタの間で、エミッタ・
ベース間電圧ＶEBを同一に設定することは容易ではな
い。特に、出力信号線ＯＵＴを通じて出力される電流、
すなわち、出力電流の変化に応じて、出力段のトランジ
スタＱ５７のコレクタ電流が変化するので、双方のエミ
ッタ・ベース間電圧ＶEBを、幅広い出力電流の範囲で一
致させ、それにより、オフセット電圧を解消すること
は、さらに困難であるという問題点があった。
【００１４】本発明は、従来の装置における上記した問
題点を解消するためになされたもので、簡素な回路構成
で、広い出力電流範囲にわたって入力−出力間のオフセ
ット電圧を低減することのできるバッファ回路を得るこ
とを目的としており、さらにこのバッファ回路を利用し
たホールド回路を提供することを目的とする。
題点を解消するためになされたもので、簡素な回路構成
で、広い出力電流範囲にわたって入力−出力間のオフセ
ット電圧を低減することのできるバッファ回路を得るこ
とを目的としており、さらにこのバッファ回路を利用し
たホールド回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】第１の発明の回路は、バ
ッファ回路であって、それぞれが第１主電極、第２主電
極、および、制御電極を有し、それぞれの第１主電極ど
うしが接続され、導電型式が同一でサイズ比がｍ：ｎ
（ｍ，ｎ＝正の実数）である第１および第２トランジス
タと、前記第１トランジスタの前記第２主電極に接続さ
れた第１電源線と、第１主電極が前記第１および第２ト
ランジスタの第１主電極に接続され、制御電極が前記第
２トランジスタの制御電極に接続され、前記第２トラン
ジスタと導電型式が同一で当該第２トランジスタに対す
るサイズ比が１／ｎ倍である第３トランジスタと、前記
第３トランジスタの前記第２主電極と前記第１電源線と
に接続され、前記第３トランジスタの主電流のｐ倍（ｐ
＝正の実数）の電流を出力する第１カレントミラー回路
と、第２電源線と、前記第１ないし第３トランジスタの
前記第１主電極と前記第１カレントミラー回路と前記第
２電源線とに接続され、前記第１カレントミラー回路が
出力する前記電流の（ｍ＋ｎ＋１）／ｐ倍の電流を前記
第１ないし第３トランジスタの前記第１主電極へ供給す
る第２カレントミラー回路と、を備える。
ッファ回路であって、それぞれが第１主電極、第２主電
極、および、制御電極を有し、それぞれの第１主電極ど
うしが接続され、導電型式が同一でサイズ比がｍ：ｎ
（ｍ，ｎ＝正の実数）である第１および第２トランジス
タと、前記第１トランジスタの前記第２主電極に接続さ
れた第１電源線と、第１主電極が前記第１および第２ト
ランジスタの第１主電極に接続され、制御電極が前記第
２トランジスタの制御電極に接続され、前記第２トラン
ジスタと導電型式が同一で当該第２トランジスタに対す
るサイズ比が１／ｎ倍である第３トランジスタと、前記
第３トランジスタの前記第２主電極と前記第１電源線と
に接続され、前記第３トランジスタの主電流のｐ倍（ｐ
＝正の実数）の電流を出力する第１カレントミラー回路
と、第２電源線と、前記第１ないし第３トランジスタの
前記第１主電極と前記第１カレントミラー回路と前記第
２電源線とに接続され、前記第１カレントミラー回路が
出力する前記電流の（ｍ＋ｎ＋１）／ｐ倍の電流を前記
第１ないし第３トランジスタの前記第１主電極へ供給す
る第２カレントミラー回路と、を備える。
【００１６】第２の発明の回路では、第１の発明のバッ
ファ回路において、前記第２カレントミラー回路が、第
１主電極が前記第２電源線に接続され、第２主電極が前
記第１ないし第３トランジスタの前記第１主電極に接続
された第４トランジスタと、第１主電極が前記第２電源
線に接続され、第２主電極と制御電極とが前記第１カレ
ントミラー回路と前記第４トランジスタの前記制御電極
とに接続され、前記第４トランジスタと導電型式が同一
で、当該第４トランジスタに対するサイズ比がｐ／（ｍ
＋ｎ＋１）倍の第５トランジスタと、を備える。
ファ回路において、前記第２カレントミラー回路が、第
１主電極が前記第２電源線に接続され、第２主電極が前
記第１ないし第３トランジスタの前記第１主電極に接続
された第４トランジスタと、第１主電極が前記第２電源
線に接続され、第２主電極と制御電極とが前記第１カレ
ントミラー回路と前記第４トランジスタの前記制御電極
とに接続され、前記第４トランジスタと導電型式が同一
で、当該第４トランジスタに対するサイズ比がｐ／（ｍ
＋ｎ＋１）倍の第５トランジスタと、を備える。
【００１７】第３の発明の回路では、第１または第２の
発明のバッファ回路において、前記第１カレントミラー
回路が、第１主電極が前記第１電源線に接続され、第２
主電極と制御電極とが前記第３トランジスタの前記第２
主電極に接続された第６トランジスタと、第１主電極が
前記第１電源線に接続され、第２主電極が前記第２カレ
ントミラー回路に接続され、制御電極が前記第６トラン
ジスタの前記制御電極および前記第１主電極に接続さ
れ、前記第６トランジスタと導電型式が同一で、当該第
６トランジスタに対するサイズ比がｐ倍の第７トランジ
スタと、を備える。
発明のバッファ回路において、前記第１カレントミラー
回路が、第１主電極が前記第１電源線に接続され、第２
主電極と制御電極とが前記第３トランジスタの前記第２
主電極に接続された第６トランジスタと、第１主電極が
前記第１電源線に接続され、第２主電極が前記第２カレ
ントミラー回路に接続され、制御電極が前記第６トラン
ジスタの前記制御電極および前記第１主電極に接続さ
れ、前記第６トランジスタと導電型式が同一で、当該第
６トランジスタに対するサイズ比がｐ倍の第７トランジ
スタと、を備える。
【００１８】第４の発明の回路は、第１ないし第３のい
ずれかの発明のバッファ回路において、前記第１および
第２電源線の間に電圧が印加されたときに、前記第１な
いし第３トランジスタを遮断状態から導通状態へ移行さ
せる起動用回路を、さらに備える。
ずれかの発明のバッファ回路において、前記第１および
第２電源線の間に電圧が印加されたときに、前記第１な
いし第３トランジスタを遮断状態から導通状態へ移行さ
せる起動用回路を、さらに備える。
【００１９】第５の発明の回路は、第２の発明のバッフ
ァ回路において、前記第１電源線に一端が接続された第
１抵抗素子と、第１主電極が前記第１抵抗素子の他端に
接続され、第２主電極が前記第２電源線に接続され、制
御電極が前記第４トランジスタの前記制御電極に接続さ
れた、第８トランジスタと、をさらに備える。
ァ回路において、前記第１電源線に一端が接続された第
１抵抗素子と、第１主電極が前記第１抵抗素子の他端に
接続され、第２主電極が前記第２電源線に接続され、制
御電極が前記第４トランジスタの前記制御電極に接続さ
れた、第８トランジスタと、をさらに備える。
【００２０】第６の発明の回路は、第２の発明のバッフ
ァ回路において、前記第１トランジスタの前記制御電極
と前記第２トランジスタの前記制御電極と前記第４トラ
ンジスタの前記制御電極とに接続され、前記第１トラン
ジスタの前記制御電極と前記第２トランジスタの前記制
御電極との間の電位差が基準値を超えたときに限り、前
記第４トランジスタの前記制御電極を、当該第４トラン
ジスタの電流が増大する方向へ駆動する起動用回路を、
さらに備える。
ァ回路において、前記第１トランジスタの前記制御電極
と前記第２トランジスタの前記制御電極と前記第４トラ
ンジスタの前記制御電極とに接続され、前記第１トラン
ジスタの前記制御電極と前記第２トランジスタの前記制
御電極との間の電位差が基準値を超えたときに限り、前
記第４トランジスタの前記制御電極を、当該第４トラン
ジスタの電流が増大する方向へ駆動する起動用回路を、
さらに備える。
【００２１】第７の発明の回路では、第６の発明のバッ
ファ回路において、前記起動用回路が、第１主電極が前
記第２トランジスタの前記第２主電極に接続され、制御
電極が前記第１トランジスタの前記制御電極に接続さ
れ、第２主電極が前記第４トランジスタの前記制御電極
に接続された第９トランジスタを備える。
ファ回路において、前記起動用回路が、第１主電極が前
記第２トランジスタの前記第２主電極に接続され、制御
電極が前記第１トランジスタの前記制御電極に接続さ
れ、第２主電極が前記第４トランジスタの前記制御電極
に接続された第９トランジスタを備える。
【００２２】第８の発明の回路は、第２の発明のバッフ
ァ回路において、一端が前記第１電源線に接続された第
２抵抗素子と、第１主電極が前記第２電源線に接続さ
れ、制御電極が前記第４トランジスタの前記制御電極に
接続され、第２主電極が前記第２抵抗素子の他端に接続
され、前記第４トランジスタと導電型式が同一の第１０
トランジスタと、第１主電極が前記第２抵抗素子の前記
他端に接続され、第２主電極が前記第４トランジスタの
前記制御電極に接続された、第１１トランジスタと、前
記第１１トランジスタの制御電極と前記第１電源線との
間の電位差を一定に保持する回路と、をさらに備える。
ァ回路において、一端が前記第１電源線に接続された第
２抵抗素子と、第１主電極が前記第２電源線に接続さ
れ、制御電極が前記第４トランジスタの前記制御電極に
接続され、第２主電極が前記第２抵抗素子の他端に接続
され、前記第４トランジスタと導電型式が同一の第１０
トランジスタと、第１主電極が前記第２抵抗素子の前記
他端に接続され、第２主電極が前記第４トランジスタの
前記制御電極に接続された、第１１トランジスタと、前
記第１１トランジスタの制御電極と前記第１電源線との
間の電位差を一定に保持する回路と、をさらに備える。
【００２３】第９の発明の回路は、第１ないし第８のい
ずれかの発明のバッファ回路において、第１主電極が前
記第１トランジスタの前記第２主電極および前記制御電
極に接続され、第２主電極が前記第１電源線に接続さ
れ、前記第１トランジスタと導電型式が同一の第１２ト
ランジスタと、第１主電極が前記第２トランジスタの前
記第２主電極および前記制御電極に接続され、第２主電
極が制御電極に接続され、前記第１２トランジスタと導
電型式が同一で、当該第１２トランジスタに対するサイ
ズ比がｎ／ｍ倍の第１３トランジスタと、をさらに備え
る。
ずれかの発明のバッファ回路において、第１主電極が前
記第１トランジスタの前記第２主電極および前記制御電
極に接続され、第２主電極が前記第１電源線に接続さ
れ、前記第１トランジスタと導電型式が同一の第１２ト
ランジスタと、第１主電極が前記第２トランジスタの前
記第２主電極および前記制御電極に接続され、第２主電
極が制御電極に接続され、前記第１２トランジスタと導
電型式が同一で、当該第１２トランジスタに対するサイ
ズ比がｎ／ｍ倍の第１３トランジスタと、をさらに備え
る。
【００２４】第１０の発明の回路は、第９の発明のバッ
ファ回路において、第１主電極が前記第１ないし第３ト
ランジスタの前記第１主電極に接続され、第２主電極が
制御電極に接続され、前記第１トランジスタと導電型式
が同一で、当該第１トランジスタに対するサイズ比が１
倍である第１４トランジスタと、第１主電極が前記第２
トランジスタの前記第２主電に接続され、第２主電極が
前記第１電源線に接続され、前記第１２トランジスタと
導電型式が同一で、当該第１２トランジスタに対するサ
イズ比が１倍である第１５トランジスタと、をさらに備
える。
ファ回路において、第１主電極が前記第１ないし第３ト
ランジスタの前記第１主電極に接続され、第２主電極が
制御電極に接続され、前記第１トランジスタと導電型式
が同一で、当該第１トランジスタに対するサイズ比が１
倍である第１４トランジスタと、第１主電極が前記第２
トランジスタの前記第２主電に接続され、第２主電極が
前記第１電源線に接続され、前記第１２トランジスタと
導電型式が同一で、当該第１２トランジスタに対するサ
イズ比が１倍である第１５トランジスタと、をさらに備
える。
【００２５】第１１の発明の回路は、バッファ回路であ
って、第１ないし第８のいずれかの発明のバッファ回路
と同一に構成される第１バッファ回路と、第９または第
１０の発明のバッファ回路と同一に構成される第２バッ
ファ回路と、を備え、前記第１および第２バッファ回路
の間で、前記第１電源線どうし、前記第２電源線どう
し、前記第１トランジスタの前記制御電極と前記第１２
トランジスタの前記制御電極、ならびに、前記第２トラ
ンジスタの前記第２主電極と前記第１３トランジスタの
前記第２主電極が、接続されている。
って、第１ないし第８のいずれかの発明のバッファ回路
と同一に構成される第１バッファ回路と、第９または第
１０の発明のバッファ回路と同一に構成される第２バッ
ファ回路と、を備え、前記第１および第２バッファ回路
の間で、前記第１電源線どうし、前記第２電源線どう
し、前記第１トランジスタの前記制御電極と前記第１２
トランジスタの前記制御電極、ならびに、前記第２トラ
ンジスタの前記第２主電極と前記第１３トランジスタの
前記第２主電極が、接続されている。
【００２６】第１２の発明の回路は、ホールド回路であ
って、第１ないし第８のいずれかの発明のバッファ回路
と、一端が前記第２トランジスタの前記第２主電極に接
続され、他端が前記第１電源線、前記第２電源線、また
は、これら第１および第２電源線に対して一定の電位を
保持する安定電位線のいずれかに接続された容量素子
と、を備える。
って、第１ないし第８のいずれかの発明のバッファ回路
と、一端が前記第２トランジスタの前記第２主電極に接
続され、他端が前記第１電源線、前記第２電源線、また
は、これら第１および第２電源線に対して一定の電位を
保持する安定電位線のいずれかに接続された容量素子
と、を備える。
【００２７】第１３の発明の回路は、ホールド回路であ
って、第９または第１０の発明のバッファ回路と、一端
が前記第１３トランジスタの前記第２主電極に接続さ
れ、他端が前記第１電源線、前記第２電源線、または、
これら第１および第２電源線に対して一定の電位を保持
する安定電位線のいずれかに接続された容量素子と、を
備える。
って、第９または第１０の発明のバッファ回路と、一端
が前記第１３トランジスタの前記第２主電極に接続さ
れ、他端が前記第１電源線、前記第２電源線、または、
これら第１および第２電源線に対して一定の電位を保持
する安定電位線のいずれかに接続された容量素子と、を
備える。
【００２８】
【発明の実施の形態】（1. 実施の形態１）図１は、実
施の形態１によるバッファ回路の構成を示す回路図であ
る。図１には、バッファ回路の出力信号線ＯＵＴに接続
される外部の負荷ＬＤも、同時に描かれている。このバ
ッファ回路は、バイポーラ型でｐｎｐ型のトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５、バイポーラ型でｎｐｎ
型のトランジスタＱ６，Ｑ７、および、起動用回路ＳＣ
を備えている。
施の形態１によるバッファ回路の構成を示す回路図であ
る。図１には、バッファ回路の出力信号線ＯＵＴに接続
される外部の負荷ＬＤも、同時に描かれている。このバ
ッファ回路は、バイポーラ型でｐｎｐ型のトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５、バイポーラ型でｎｐｎ
型のトランジスタＱ６，Ｑ７、および、起動用回路ＳＣ
を備えている。
【００２９】このバッファ回路では、入力信号として受
信された電圧信号は、入力信号線ＩＮを通じてトランジ
スタＱ１のベース電極へ入力され、トランジスタＱ２の
コレクタ電極とベース電極との接続部に接続された出力
信号線ＯＵＴを通じて、出力信号としての電圧信号が出
力される。トランジスタＱ１のコレクタ電極は接地電位
電源線ＧＮＤへ接続されており、エミッタ電極はトラン
ジスタＱ２およびＱ２３のエミッタ電極へ共通に接続さ
れている。トランジスタＱ２とＱ３とは、それらのエミ
ッタ電極どうし、および、ベース電極どうしが、互いに
接続されることによって、カレントミラー回路を構成し
ている。
信された電圧信号は、入力信号線ＩＮを通じてトランジ
スタＱ１のベース電極へ入力され、トランジスタＱ２の
コレクタ電極とベース電極との接続部に接続された出力
信号線ＯＵＴを通じて、出力信号としての電圧信号が出
力される。トランジスタＱ１のコレクタ電極は接地電位
電源線ＧＮＤへ接続されており、エミッタ電極はトラン
ジスタＱ２およびＱ２３のエミッタ電極へ共通に接続さ
れている。トランジスタＱ２とＱ３とは、それらのエミ
ッタ電極どうし、および、ベース電極どうしが、互いに
接続されることによって、カレントミラー回路を構成し
ている。
【００３０】トランジスタＱ３のコレクタ電極は、トラ
ンジスタＱ６のコレクタ電極とベース電極との接続部に
接続されている。トランジスタＱ６とＱ７とは、それら
のエミッタ電極どうし、および、ベース電極どうしが、
互いに接続されることによって、カレントミラー回路を
構成している。
ンジスタＱ６のコレクタ電極とベース電極との接続部に
接続されている。トランジスタＱ６とＱ７とは、それら
のエミッタ電極どうし、および、ベース電極どうしが、
互いに接続されることによって、カレントミラー回路を
構成している。
【００３１】トランジスタＱ１，Ｑ２，Ｑ３のエミッタ
電極は、トランジスタＱ４のコレクタ電極に接続され、
トランジスタＱ７のコレクタ電極は、トランジスタＱ５
のコレクタ電極とベース電極との接続部に、接続されて
いる。トランジスタＱ４とＱ５とは、それらのエミッタ
電極どうし、および、ベース電極どうしが、互いに接続
されることによってカレントミラー回路を構成してい
る。トランジスタＱ４とＱ５のエミッタ電極は、高電位
電源線ＶＣＣへ接続されている。
電極は、トランジスタＱ４のコレクタ電極に接続され、
トランジスタＱ７のコレクタ電極は、トランジスタＱ５
のコレクタ電極とベース電極との接続部に、接続されて
いる。トランジスタＱ４とＱ５とは、それらのエミッタ
電極どうし、および、ベース電極どうしが、互いに接続
されることによってカレントミラー回路を構成してい
る。トランジスタＱ４とＱ５のエミッタ電極は、高電位
電源線ＶＣＣへ接続されている。
【００３２】トランジスタＱ４とＱ５のベース電極に
は、起動用回路ＳＣの入力が接続されている。起動用回
路ＳＣは、トランジスタＱ４とＱ５のベース電極に微小
な電流を供給する役割を果たす。
は、起動用回路ＳＣの入力が接続されている。起動用回
路ＳＣは、トランジスタＱ４とＱ５のベース電極に微小
な電流を供給する役割を果たす。
【００３３】各トランジスタは、いくつかのグループの
間で、トランジスタサイズの比率（「サイズ比」と仮称
する）が一定の比率に調整されている。すなわち、トラ
ンジスタＱ１，Ｑ２，Ｑ３のサイズ比は、ｍ：ｎ：１に
設定され、トランジスタＱ６，Ｑ７のサイズ比は、１：
ｐに設定され、トランジスタＱ４，Ｑ５のサイズ比は、
｛（ｍ：ｎ；１）／ｐ｝：１に設定されている。変数
ｍ，ｎ，ｐは、いずれも、正の実数である。
間で、トランジスタサイズの比率（「サイズ比」と仮称
する）が一定の比率に調整されている。すなわち、トラ
ンジスタＱ１，Ｑ２，Ｑ３のサイズ比は、ｍ：ｎ：１に
設定され、トランジスタＱ６，Ｑ７のサイズ比は、１：
ｐに設定され、トランジスタＱ４，Ｑ５のサイズ比は、
｛（ｍ：ｎ；１）／ｐ｝：１に設定されている。変数
ｍ，ｎ，ｐは、いずれも、正の実数である。
【００３４】ここで、二つのバイポーラ型トランジスタ
のサイズ比がａ：ｂであるとは、同一のエミッタ・ベー
ス間電圧ＶEBに対するコレクタ電流の比率がａ：ｂにな
るように、それら二つのトランジスタが形成されている
ことを意味する。バイポーラ型トランジスタのサイズ比
を設定する具体的な一例については、後述する。
のサイズ比がａ：ｂであるとは、同一のエミッタ・ベー
ス間電圧ＶEBに対するコレクタ電流の比率がａ：ｂにな
るように、それら二つのトランジスタが形成されている
ことを意味する。バイポーラ型トランジスタのサイズ比
を設定する具体的な一例については、後述する。
【００３５】図１のバッファ回路は、以上のように構成
されるので、以下のように動作する。となるように構成
されている。いずれのトランジスタも飽和せずに、正常
に動作しているときには、出力信号線ＯＵＴを通じて出
力される電流、すなわち、出力電流Ｉoutは、トランジ
スタＱ２のエミッタ電流に、ほぼ等しくなる。トランジ
スタＱ２，Ｑ３は、カレントミラー回路を構成している
ので、それらのコレクタ電流の比は、サイズ比ｎ：１に
一致する。したがって、トランジスタＱ３のコレクタ電
流Ｉｃ（Ｑ３）は、つぎの数２で与えられる。
されるので、以下のように動作する。となるように構成
されている。いずれのトランジスタも飽和せずに、正常
に動作しているときには、出力信号線ＯＵＴを通じて出
力される電流、すなわち、出力電流Ｉoutは、トランジ
スタＱ２のエミッタ電流に、ほぼ等しくなる。トランジ
スタＱ２，Ｑ３は、カレントミラー回路を構成している
ので、それらのコレクタ電流の比は、サイズ比ｎ：１に
一致する。したがって、トランジスタＱ３のコレクタ電
流Ｉｃ（Ｑ３）は、つぎの数２で与えられる。
【００３６】
【数２】
【００３７】同様に、トランジスタＱ６，Ｑ７は、カレ
ントミラー回路を構成しているので、それらのコレクタ
電流の比は、サイズ比１：ｐに一致する。したがって、
トランジスタＱ７のコレクタ電流Ｉｃ（Ｑ７）は、つぎ
の数３で与えられる。
ントミラー回路を構成しているので、それらのコレクタ
電流の比は、サイズ比１：ｐに一致する。したがって、
トランジスタＱ７のコレクタ電流Ｉｃ（Ｑ７）は、つぎ
の数３で与えられる。
【００３８】
【数３】
【００３９】さらに、トランジスタＱ４，Ｑ５は、カレ
ントミラー回路を構成しているので、それらのコレクタ
電流の比は、サイズ比（ｍ＋ｎ＋１）／ｐ：１に一致す
る。したがって、トランジスタＱ４のコレクタ電流Ｉｃ
（Ｑ４）は、つぎの数４で与えられる。
ントミラー回路を構成しているので、それらのコレクタ
電流の比は、サイズ比（ｍ＋ｎ＋１）／ｐ：１に一致す
る。したがって、トランジスタＱ４のコレクタ電流Ｉｃ
（Ｑ４）は、つぎの数４で与えられる。
【００４０】
【数４】
【００４１】その結果、トランジスタＱ１のエミッタ電
流Ｉｅ（Ｑ１）は、トランジスタＱ４のコレクタ電流か
ら、トランジスタＱ２のエミッタ電流とトランジスタＱ
３のエミッタ電流とを差し引いた値となるため、つぎの
数５で与えられる。
流Ｉｅ（Ｑ１）は、トランジスタＱ４のコレクタ電流か
ら、トランジスタＱ２のエミッタ電流とトランジスタＱ
３のエミッタ電流とを差し引いた値となるため、つぎの
数５で与えられる。
【００４２】
【数５】
【００４３】トランジスタＱ１のエミッタ・ベース間電
圧Ｖeb（Ｑ１）と、トランジスタＱ２のエミッタ・ベー
ス間電圧Ｖeb（Ｑ２）とは、単位トランジスタあたりに
流れるエミッタ電流で比較することが可能であるので、
それぞれ、つぎの数６および数７で与えられる。
圧Ｖeb（Ｑ１）と、トランジスタＱ２のエミッタ・ベー
ス間電圧Ｖeb（Ｑ２）とは、単位トランジスタあたりに
流れるエミッタ電流で比較することが可能であるので、
それぞれ、つぎの数６および数７で与えられる。
【００４４】
【数６】
【００４５】
【数７】
【００４６】数６および数７が示すように、トランジス
タＱ１とトランジスタＱ２のエミッタ・ベース間電圧
は、いずれも出力電流Ｉoutの関数として表され、しか
も、同一の値となる。したがって、出力電圧Ｖoutと入
力電圧Vinとの間の関係は、つぎの数８で表される。
タＱ１とトランジスタＱ２のエミッタ・ベース間電圧
は、いずれも出力電流Ｉoutの関数として表され、しか
も、同一の値となる。したがって、出力電圧Ｖoutと入
力電圧Vinとの間の関係は、つぎの数８で表される。
【００４７】
【数８】
【００４８】すなわち、出力電流Ｉoutの値に依存する
ことなく、すなわち、幅広い出力電流Ｉoutの範囲にわ
たって、オフセット電圧が解消される。所定のトランジ
スタの間のサイズ比は、バッファ回路を単一の半導体基
板の中に集積回路として作り込む場合には、特に、容易
に所定の比率に設定することが可能である。
ことなく、すなわち、幅広い出力電流Ｉoutの範囲にわ
たって、オフセット電圧が解消される。所定のトランジ
スタの間のサイズ比は、バッファ回路を単一の半導体基
板の中に集積回路として作り込む場合には、特に、容易
に所定の比率に設定することが可能である。
【００４９】図１のバッファ回路は、一種の帰還回路を
構成しているため、電源が立ち上がった状態において
も、二つの安定状態を有する。その一つは、以上に述べ
た正常な動作状態であり、他の一つは停止状態である。
停止状態では、すべてのトランジスタが遮断状態にあ
る。起動用回路ＳＣは、電源が立ち上がるときに、停止
状態を解除して正常な動作状態へ移行させる働きをな
す。
構成しているため、電源が立ち上がった状態において
も、二つの安定状態を有する。その一つは、以上に述べ
た正常な動作状態であり、他の一つは停止状態である。
停止状態では、すべてのトランジスタが遮断状態にあ
る。起動用回路ＳＣは、電源が立ち上がるときに、停止
状態を解除して正常な動作状態へ移行させる働きをな
す。
【００５０】図２は、起動用回路ＳＣの一例を示す回路
図である。この起動用回路ＳＣは、高電位電源線ＶＣＣ
と接地電位電源線ＧＮＤとの間に、バイポーラ型でｎｐ
ｎ型のトランジスタＱ４０と抵抗素子Ｒ１との直列回路
が介挿されている。トランジスタＱ４０のベース電極
は、トランジスタＱ４およびＱ５のベース電極に接続さ
れている。抵抗素子Ｒ１の抵抗値とトランジスタＱ４０
の電流増幅率で決まる微小なベース電流がトランジスタ
Ｑ４０に流れる。このベース電流が、トランジスタＱ４
に、ベース電流として供給される。このため、電源が立
ち上がった後には、トランジスタＱ４は、遮断状態を脱
して正常動作状態へ移行することができる。トランジス
タＱ４が遮断状態を脱すれば、他のトランジスタも、正
常動作へ移行する。その結果、安定な動作状態が維持さ
れる。
図である。この起動用回路ＳＣは、高電位電源線ＶＣＣ
と接地電位電源線ＧＮＤとの間に、バイポーラ型でｎｐ
ｎ型のトランジスタＱ４０と抵抗素子Ｒ１との直列回路
が介挿されている。トランジスタＱ４０のベース電極
は、トランジスタＱ４およびＱ５のベース電極に接続さ
れている。抵抗素子Ｒ１の抵抗値とトランジスタＱ４０
の電流増幅率で決まる微小なベース電流がトランジスタ
Ｑ４０に流れる。このベース電流が、トランジスタＱ４
に、ベース電流として供給される。このため、電源が立
ち上がった後には、トランジスタＱ４は、遮断状態を脱
して正常動作状態へ移行することができる。トランジス
タＱ４が遮断状態を脱すれば、他のトランジスタも、正
常動作へ移行する。その結果、安定な動作状態が維持さ
れる。
【００５１】起動用回路ＳＣに流れる電流、すなわち、
トランジスタＱ４のベース電極からトランジスタＱ４０
のベース電極へ流れる電流は、トランジスタＱ４を導通
されるのに十分な範囲で、可能な限り小さく抑えること
が望ましい。そうすることによって、トランジスタＱ４
のベース電流が、起動用回路ＳＣへ分流することによっ
て、数６および数７に示した二つエミッタ・ベース間電
圧の間に、微小ながら、ずれが生じることを防ぐことが
できる。
トランジスタＱ４のベース電極からトランジスタＱ４０
のベース電極へ流れる電流は、トランジスタＱ４を導通
されるのに十分な範囲で、可能な限り小さく抑えること
が望ましい。そうすることによって、トランジスタＱ４
のベース電流が、起動用回路ＳＣへ分流することによっ
て、数６および数７に示した二つエミッタ・ベース間電
圧の間に、微小ながら、ずれが生じることを防ぐことが
できる。
【００５２】（2. 実施の形態２）図３は、実施の形態
２によるバッファ回路の構成を示す回路図である。な
お、以下の図において、図１および図２に示した実施の
形態１の装置と同一部分または相当部分（同一の機能を
もつ部分）については、同一符号を付してその詳細な説
明を略する。図３には、バッファ回路の出力信号線ＯＵ
Ｔに接続される外部の負荷ＬＤも、同時に描かれてい
る。このバッファ回路は、バイポーラ型でｎｐｎ型のト
ランジスタＱ７１，Ｑ７２，Ｑ７３，Ｑ７４，Ｑ７５、
バイポーラ型でｐｎｐ型のトランジスタＱ７６，Ｑ７
７、および、起動用回路ＳＣを備えている。トランジス
タＱ７１，Ｑ７２，Ｑ７３のサイズ比は、ｍ：ｎ：１に
設定され、トランジスタＱ７６，Ｑ７７のサイズ比は、
１：ｐに設定され、トランジスタＱ７４，Ｑ７５のサイ
ズ比は、｛（ｍ：ｎ；１）／ｐ｝：１に設定されてい
る。
２によるバッファ回路の構成を示す回路図である。な
お、以下の図において、図１および図２に示した実施の
形態１の装置と同一部分または相当部分（同一の機能を
もつ部分）については、同一符号を付してその詳細な説
明を略する。図３には、バッファ回路の出力信号線ＯＵ
Ｔに接続される外部の負荷ＬＤも、同時に描かれてい
る。このバッファ回路は、バイポーラ型でｎｐｎ型のト
ランジスタＱ７１，Ｑ７２，Ｑ７３，Ｑ７４，Ｑ７５、
バイポーラ型でｐｎｐ型のトランジスタＱ７６，Ｑ７
７、および、起動用回路ＳＣを備えている。トランジス
タＱ７１，Ｑ７２，Ｑ７３のサイズ比は、ｍ：ｎ：１に
設定され、トランジスタＱ７６，Ｑ７７のサイズ比は、
１：ｐに設定され、トランジスタＱ７４，Ｑ７５のサイ
ズ比は、｛（ｍ：ｎ；１）／ｐ｝：１に設定されてい
る。
【００５３】図３から明らかなように、この実施の形態
のバッファ回路は、すべてのトランジスタの導電型が逆
であり、かつ、高電位電源線ＶＣＣと接地電位電源線Ｇ
ＮＤとが置き換えられていることを除いて、図１に示し
た実施の形態１のバッファ回路と同等に構成されてい
る。言い換えると、図３のバッファ回路は、図１のバッ
ファ回路とは、対称に（すなわち相補的な関係となるよ
うに）構成されている。
のバッファ回路は、すべてのトランジスタの導電型が逆
であり、かつ、高電位電源線ＶＣＣと接地電位電源線Ｇ
ＮＤとが置き換えられていることを除いて、図１に示し
た実施の形態１のバッファ回路と同等に構成されてい
る。言い換えると、図３のバッファ回路は、図１のバッ
ファ回路とは、対称に（すなわち相補的な関係となるよ
うに）構成されている。
【００５４】図３の起動用回路ＳＣも、例えば、図４が
示すように、高電位電源線ＶＣＣと接地電位電源線ＧＮ
Ｄとの間に、バイポーラ型でｐｎｐ型のトランジスタＱ
４１と抵抗素子Ｒ１との直列回路が介挿されている。ト
ランジスタＱ４１のベース電極は、トランジスタＱ７４
およびＱ７５のベース電極に接続されている。すなわ
ち、図４の起動用回路ＳＣも、図２の起動用回路ＳＣと
は、対称に構成されている。
示すように、高電位電源線ＶＣＣと接地電位電源線ＧＮ
Ｄとの間に、バイポーラ型でｐｎｐ型のトランジスタＱ
４１と抵抗素子Ｒ１との直列回路が介挿されている。ト
ランジスタＱ４１のベース電極は、トランジスタＱ７４
およびＱ７５のベース電極に接続されている。すなわ
ち、図４の起動用回路ＳＣも、図２の起動用回路ＳＣと
は、対称に構成されている。
【００５５】図１に示した実施の形態１のバッファ回路
では、出力電流Ｉoutに関して、トランジスタＱ２のコ
レクタ電極から出力信号線ＯＵＴへの吐き出しのみが可
能であり、吸い込みはできない。したがって、このバッ
ファ回路は、図１が示すように、例えば、出力信号線Ｏ
ＵＴと接地電位電源線ＧＮＤとの間に介挿される負荷Ｌ
Ｄを駆動するのに適している。これに対して、図３が示
す実施の形態２のバッファ回路では、出力電流Ｉoutに
関して、トランジスタＱ７２のコレクタ電極への出力信
号線ＯＵＴへの吸い込みのみが可能であり、逆に、吐き
出しはできない。したがって、このバッファ回路は、図
３が示すように、例えば、出力信号線ＯＵＴと高電位電
源線ＶＣＣとの間に介挿される負荷ＬＤを駆動するのに
適している。このように、実施の形態１と２のバッファ
回路を、使い分けることにより、あらゆる負荷ＬＤに対
応することが可能である。
では、出力電流Ｉoutに関して、トランジスタＱ２のコ
レクタ電極から出力信号線ＯＵＴへの吐き出しのみが可
能であり、吸い込みはできない。したがって、このバッ
ファ回路は、図１が示すように、例えば、出力信号線Ｏ
ＵＴと接地電位電源線ＧＮＤとの間に介挿される負荷Ｌ
Ｄを駆動するのに適している。これに対して、図３が示
す実施の形態２のバッファ回路では、出力電流Ｉoutに
関して、トランジスタＱ７２のコレクタ電極への出力信
号線ＯＵＴへの吸い込みのみが可能であり、逆に、吐き
出しはできない。したがって、このバッファ回路は、図
３が示すように、例えば、出力信号線ＯＵＴと高電位電
源線ＶＣＣとの間に介挿される負荷ＬＤを駆動するのに
適している。このように、実施の形態１と２のバッファ
回路を、使い分けることにより、あらゆる負荷ＬＤに対
応することが可能である。
【００５６】（3. 実施の形態３）図５は、実施の形態
３によるバッファ回路の構成を示す回路図である。この
バッファ回路は、バイポーラ型でｐｎｐ型のトランジス
タＱ９がトランジスタＱ１と入力信号線ＩＮの間に介挿
され、同じく、バイポーラ型でｐｎｐ型のトランジスタ
Ｑ１０がトランジスタＱ２と出力信号線ＯＵＴの間に介
挿されている点において、図１に示した実施の形態１の
バッファ回路とは、特徴的に異なっている。
３によるバッファ回路の構成を示す回路図である。この
バッファ回路は、バイポーラ型でｐｎｐ型のトランジス
タＱ９がトランジスタＱ１と入力信号線ＩＮの間に介挿
され、同じく、バイポーラ型でｐｎｐ型のトランジスタ
Ｑ１０がトランジスタＱ２と出力信号線ＯＵＴの間に介
挿されている点において、図１に示した実施の形態１の
バッファ回路とは、特徴的に異なっている。
【００５７】トランジスタＱ９のエミッタ電極は、トラ
ンジスタＱ１のコレクタ電極とベース電極との接続部に
接続され、ベース電極は入力信号線ＩＮに接続され、コ
レクタ電極は接地電位電源線ＧＮＤに接続されている。
トランジスタＱ１０のエミッタ電極は、トランジスタＱ
２のコレクタ電極とベース電極との接続部に接続され、
ベース電極とコレクタ電極は、出力信号線ＯＵＴに共通
に接続されている。トランジスタＱ９とＱ１０のサイズ
比は、トランジスタＱ１とＱ２のサイズ比と同一のｍ：
ｎに設定される。起動用回路ＳＣは、例えば、図２の回
路として構成される。
ンジスタＱ１のコレクタ電極とベース電極との接続部に
接続され、ベース電極は入力信号線ＩＮに接続され、コ
レクタ電極は接地電位電源線ＧＮＤに接続されている。
トランジスタＱ１０のエミッタ電極は、トランジスタＱ
２のコレクタ電極とベース電極との接続部に接続され、
ベース電極とコレクタ電極は、出力信号線ＯＵＴに共通
に接続されている。トランジスタＱ９とＱ１０のサイズ
比は、トランジスタＱ１とＱ２のサイズ比と同一のｍ：
ｎに設定される。起動用回路ＳＣは、例えば、図２の回
路として構成される。
【００５８】実施の形態１のバッファ回路では、入力電
圧が過度に接地電位（すなわち、接地電位電源線ＧＮＤ
の電位）に近くなると、トランジスタＱ１のエミッタ電
位が低くなり、それにともなって、トランジスタＱ３の
エミッタ電位も低くなる。このとき、トランジスタＱ３
が飽和状態となって、トランジスタＱ６に、十分な電流
を供給することができなくなるので、実施の形態１で示
した正常な帰還動作を維持することができなくなる。
圧が過度に接地電位（すなわち、接地電位電源線ＧＮＤ
の電位）に近くなると、トランジスタＱ１のエミッタ電
位が低くなり、それにともなって、トランジスタＱ３の
エミッタ電位も低くなる。このとき、トランジスタＱ３
が飽和状態となって、トランジスタＱ６に、十分な電流
を供給することができなくなるので、実施の形態１で示
した正常な帰還動作を維持することができなくなる。
【００５９】これに対して、図５に示した実施の形態３
のバッファ回路では、実施の形態１のバッファ回路に比
べて、トランジスタＱ９のエミッタ・ベース間電圧の分
だけ、トランジスタＱ１のエミッタ電位が高められる。
このため、接地電位を基準とする入力電圧がゼロであっ
ても、トランジスタＱ３のエミッタ電位を十分に高く維
持することができるので、正常な帰還動作を維持するこ
とが可能となる。
のバッファ回路では、実施の形態１のバッファ回路に比
べて、トランジスタＱ９のエミッタ・ベース間電圧の分
だけ、トランジスタＱ１のエミッタ電位が高められる。
このため、接地電位を基準とする入力電圧がゼロであっ
ても、トランジスタＱ３のエミッタ電位を十分に高く維
持することができるので、正常な帰還動作を維持するこ
とが可能となる。
【００６０】トランジスタＱ９とＱ１０のサイズ比は、
トランジスタＱ１とＱ２のサイズ比と同一に設定されて
いるので、トランジスタＱ９とＱ１０の間で、エミッタ
・ベース間電圧は、出力電流Ｉoutの広い範囲にわたっ
て、同一に維持される。したがって、実施の形態１のバ
ッファ回路と同様に、出力電流Ｉoutの広い範囲にわた
って、オフセット電圧を解消することが可能である。
トランジスタＱ１とＱ２のサイズ比と同一に設定されて
いるので、トランジスタＱ９とＱ１０の間で、エミッタ
・ベース間電圧は、出力電流Ｉoutの広い範囲にわたっ
て、同一に維持される。したがって、実施の形態１のバ
ッファ回路と同様に、出力電流Ｉoutの広い範囲にわた
って、オフセット電圧を解消することが可能である。
【００６１】（4. 実施の形態４）図６は、実施の形態
４によるバッファ回路の構成を示す回路図である。この
バッファ回路は、バイポーラ型でｐｎｐ型のトランジス
タＱ１１およびＱ１２を有するクランプ回路が、トラン
ジスタＱ１，Ｑ２，Ｑ３のエミッタ電極と、接地電位電
源線ＧＮＤとの間に介挿されている点において、図５に
示した実施の形態３のバッファ回路とは、特徴的に異な
っている。
４によるバッファ回路の構成を示す回路図である。この
バッファ回路は、バイポーラ型でｐｎｐ型のトランジス
タＱ１１およびＱ１２を有するクランプ回路が、トラン
ジスタＱ１，Ｑ２，Ｑ３のエミッタ電極と、接地電位電
源線ＧＮＤとの間に介挿されている点において、図５に
示した実施の形態３のバッファ回路とは、特徴的に異な
っている。
【００６２】トランジスタＱ１２のベース電極には、ク
ランプ入力信号線ＣＬＰに接続されている。トランジス
タＱ１２のコレクタ電極は、接地電位電源線ＧＮＤに接
続され、エミッタ電極はトランジスタＱ１１のコレクタ
電極とベース電極との接続部に接続されている。トラン
ジスタＱ１１のエミッタ電極は、トランジスタＱ１，Ｑ
２，Ｑ３のエミッタ電極へ共通に接続されている。トラ
ンジスタＱ１，Ｑ１１のサイズ比は、１：１に設定さ
れ、トランジスタＱ９，Ｑ１２のサイズ比も、１：１に
設定されている。
ランプ入力信号線ＣＬＰに接続されている。トランジス
タＱ１２のコレクタ電極は、接地電位電源線ＧＮＤに接
続され、エミッタ電極はトランジスタＱ１１のコレクタ
電極とベース電極との接続部に接続されている。トラン
ジスタＱ１１のエミッタ電極は、トランジスタＱ１，Ｑ
２，Ｑ３のエミッタ電極へ共通に接続されている。トラ
ンジスタＱ１，Ｑ１１のサイズ比は、１：１に設定さ
れ、トランジスタＱ９，Ｑ１２のサイズ比も、１：１に
設定されている。
【００６３】図６に示す実施の形態４のバッファ回路
は、このように構成されているので、入力信号線ＩＮに
入力される入力電圧が、クランプ入力信号線ＣＬＰに入
力されるクランプ電圧以下であるときには、トランジス
タＱ１１およびＱ１２は、遮断状態にあるため、クラン
プ回路はバッファ回路の動作に影響を及ぼさない。この
とき、図６のバッファ回路は、図５のバッファ回路と同
様に動作し、出力信号線ＯＵＴから、入力電圧に等しい
出力電圧が得られる。
は、このように構成されているので、入力信号線ＩＮに
入力される入力電圧が、クランプ入力信号線ＣＬＰに入
力されるクランプ電圧以下であるときには、トランジス
タＱ１１およびＱ１２は、遮断状態にあるため、クラン
プ回路はバッファ回路の動作に影響を及ぼさない。この
とき、図６のバッファ回路は、図５のバッファ回路と同
様に動作し、出力信号線ＯＵＴから、入力電圧に等しい
出力電圧が得られる。
【００６４】一方、入力電圧がクランプ電圧を超えて高
くなると、トランジスタＱ１１およびＱ１２が導通し
て、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ１１に共通のエ
ミッタ電位が、クランプ電圧に応じた一定の値に制限さ
れる。このとき、トランジスタＱ１およびＱ９は遮断状
態となるので、図６のバッファ回路は、あたかも、図５
のバッファ回路において、クランプ電圧に等しい入力電
圧を入力信号線ＩＮへ入力したときと同等に動作する。
その結果、出力信号線ＯＵＴからクランプ電圧に等しい
出力電圧が出力される。このように、図６のバッファ回
路では、入力電圧が、ある限度を超えて高くなっても、
出力電圧が正確にクランプ電圧へとクランプされる。
くなると、トランジスタＱ１１およびＱ１２が導通し
て、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ１１に共通のエ
ミッタ電位が、クランプ電圧に応じた一定の値に制限さ
れる。このとき、トランジスタＱ１およびＱ９は遮断状
態となるので、図６のバッファ回路は、あたかも、図５
のバッファ回路において、クランプ電圧に等しい入力電
圧を入力信号線ＩＮへ入力したときと同等に動作する。
その結果、出力信号線ＯＵＴからクランプ電圧に等しい
出力電圧が出力される。このように、図６のバッファ回
路では、入力電圧が、ある限度を超えて高くなっても、
出力電圧が正確にクランプ電圧へとクランプされる。
【００６５】（5. 実施の形態５）図７は、実施の形態
５によるバッファ回路の構成を示す回路図である。この
バッファ回路は、あたかも、図１に示した実施の形態１
のバッファ回路（トランジスタＱ１〜Ｑ７および起動用
回路ＳＣ１）と、図５に示した実施の形態３のバッファ
回路（トランジスタＱ２１〜Ｑ３０および起動用回路Ｓ
Ｃ２）とが、入力信号線ＩＮ、出力信号線ＯＵＴ、高電
位電源線ＶＣＣ、および、接地電位電源線ＧＮＤを互い
に共有するように、並列に接続されて成る回路構成を有
する。トランジスタＱ２１〜Ｑ３０は、図５のトランジ
スタＱ１〜Ｑ１０の相当する。起動用回路ＳＣ１は、図
１の起動用回路ＳＣに相当し、起動用回路ＳＣ２は、図
５の起動用回路ＳＣに相当する。起動用回路ＳＣ１とＳ
Ｃ２は、同一に構成されてもよい。
５によるバッファ回路の構成を示す回路図である。この
バッファ回路は、あたかも、図１に示した実施の形態１
のバッファ回路（トランジスタＱ１〜Ｑ７および起動用
回路ＳＣ１）と、図５に示した実施の形態３のバッファ
回路（トランジスタＱ２１〜Ｑ３０および起動用回路Ｓ
Ｃ２）とが、入力信号線ＩＮ、出力信号線ＯＵＴ、高電
位電源線ＶＣＣ、および、接地電位電源線ＧＮＤを互い
に共有するように、並列に接続されて成る回路構成を有
する。トランジスタＱ２１〜Ｑ３０は、図５のトランジ
スタＱ１〜Ｑ１０の相当する。起動用回路ＳＣ１は、図
１の起動用回路ＳＣに相当し、起動用回路ＳＣ２は、図
５の起動用回路ＳＣに相当する。起動用回路ＳＣ１とＳ
Ｃ２は、同一に構成されてもよい。
【００６６】図５に示した実施の形態３のバッファ回路
では、図１に示した実施の形態１のバッファ回路に比べ
て、入力電圧が接地電位に過度に近い場合の特性が改善
されているが、その反面、入力電圧が高電位電源電位
（すなわち、高電位電源線ＶＣＣの電位）に過度に近い
場合には、正常な帰還動作を維持することができなくな
る。すなわち、正常な動作を維持する上で有効な入力電
圧の範囲が、実施の形態１のバッファ回路では、電位の
高い方にシフトしているのに対して、実施の形態３のバ
ッファ回路では、低い方にシフトしている。
では、図１に示した実施の形態１のバッファ回路に比べ
て、入力電圧が接地電位に過度に近い場合の特性が改善
されているが、その反面、入力電圧が高電位電源電位
（すなわち、高電位電源線ＶＣＣの電位）に過度に近い
場合には、正常な帰還動作を維持することができなくな
る。すなわち、正常な動作を維持する上で有効な入力電
圧の範囲が、実施の形態１のバッファ回路では、電位の
高い方にシフトしているのに対して、実施の形態３のバ
ッファ回路では、低い方にシフトしている。
【００６７】図７に示す実施の形態５のバッファ回路で
は、双方のバッファ回路が並列に接続されているので、
いずれかのバッファ回路が正常に動作する限り、入力電
圧と同一の出力電圧が、出力信号線ＯＵＴから出力され
る。すなわち、有効な入力電圧の範囲が、双方のバッフ
ァ回路の有効な入力電圧の範囲の和集合へと拡大され、
接地電位から高電位電源電位に至る幅広い入力電圧の範
囲で、オフセット電圧が解消される。
は、双方のバッファ回路が並列に接続されているので、
いずれかのバッファ回路が正常に動作する限り、入力電
圧と同一の出力電圧が、出力信号線ＯＵＴから出力され
る。すなわち、有効な入力電圧の範囲が、双方のバッフ
ァ回路の有効な入力電圧の範囲の和集合へと拡大され、
接地電位から高電位電源電位に至る幅広い入力電圧の範
囲で、オフセット電圧が解消される。
【００６８】（6. 実施の形態６）図８は、実施の形態
６によるバッファ回路の構成を示す回路図である。この
バッファ回路は、起動用回路ＳＣが、入力電圧と出力電
圧との間の差、すなわち、オフセット電圧が一定以上に
大きいときに限って、トランジスタＱ４へ、ベース電流
を供給するように構成されている点において、実施の形
態１のバッファ回路とは、特徴的に異なっている。すな
わち、図８の起動用回路ＳＣは、バイポーラ型でｎｐｎ
型のトランジスタＱ３１を備えており、トランジスタＱ
３１のベース電極は入力信号線ＩＮに接続され、エミッ
タ電極は出力信号線ＯＵＴに接続され、コレクタ電極
は、トランジスタＱ４，Ｑ５のベース電極に接続されて
いる。
６によるバッファ回路の構成を示す回路図である。この
バッファ回路は、起動用回路ＳＣが、入力電圧と出力電
圧との間の差、すなわち、オフセット電圧が一定以上に
大きいときに限って、トランジスタＱ４へ、ベース電流
を供給するように構成されている点において、実施の形
態１のバッファ回路とは、特徴的に異なっている。すな
わち、図８の起動用回路ＳＣは、バイポーラ型でｎｐｎ
型のトランジスタＱ３１を備えており、トランジスタＱ
３１のベース電極は入力信号線ＩＮに接続され、エミッ
タ電極は出力信号線ＯＵＴに接続され、コレクタ電極
は、トランジスタＱ４，Ｑ５のベース電極に接続されて
いる。
【００６９】図２に示した実施の形態１の起動用回路Ｓ
Ｃは、バッファ回路が正常な帰還動作を行っているとき
にも、トランジスタＱ４のベース電極から微小な電流を
吸い込むように構成されていた。それにより、トランジ
スタＱ４のコレクタ電流が、それに応じて増加する。ト
ランジスタＱ４のコレクタ電流の増加の多くは、トラン
ジスタＱ１のエミッタ電流の増加へと寄与するため、ト
ランジスタＱ１のエミッタ電流は、トランジスタＱ２の
エミッタ電流よりも多くなる。その結果、エミッタ・ベ
ース間電圧は、トランジスタＱ１の方がトランジスタＱ
２よりも大きくなる。このエミッタ・ベース間電圧の差
異は、バッファ回路のオフセット電圧として現れる。特
に、出力電流Ｉoutが小さいほど、起動用回路ＳＣの電
流の影響が大きくなるため、オフセット電圧が大きくな
る。
Ｃは、バッファ回路が正常な帰還動作を行っているとき
にも、トランジスタＱ４のベース電極から微小な電流を
吸い込むように構成されていた。それにより、トランジ
スタＱ４のコレクタ電流が、それに応じて増加する。ト
ランジスタＱ４のコレクタ電流の増加の多くは、トラン
ジスタＱ１のエミッタ電流の増加へと寄与するため、ト
ランジスタＱ１のエミッタ電流は、トランジスタＱ２の
エミッタ電流よりも多くなる。その結果、エミッタ・ベ
ース間電圧は、トランジスタＱ１の方がトランジスタＱ
２よりも大きくなる。このエミッタ・ベース間電圧の差
異は、バッファ回路のオフセット電圧として現れる。特
に、出力電流Ｉoutが小さいほど、起動用回路ＳＣの電
流の影響が大きくなるため、オフセット電圧が大きくな
る。
【００７０】図８に示す実施の形態６のバッファ回路で
は、入力電圧と出力電圧の間に電位差が生じ、その電位
差が、トランジスタＱ３１のエミッタ・ベース間電圧
（室温で約０．６〜０．７Ｖ）を超えると、トランジス
タＱ３１にコレクタ電流が流れる。このコレクタ電流
は、トランジスタＱ４のベース電極から吸い出されるた
め、トランジスタＱ４のコレクタ電極からは、トランジ
スタＱ４，Ｑ５を有するカレントミラー回路の動作に対
応した電流が流れる。この動作により、帰還回路が停止
状態から動作状態に切り替わることができ、バッファ回
路としての正常な動作を開始する。
は、入力電圧と出力電圧の間に電位差が生じ、その電位
差が、トランジスタＱ３１のエミッタ・ベース間電圧
（室温で約０．６〜０．７Ｖ）を超えると、トランジス
タＱ３１にコレクタ電流が流れる。このコレクタ電流
は、トランジスタＱ４のベース電極から吸い出されるた
め、トランジスタＱ４のコレクタ電極からは、トランジ
スタＱ４，Ｑ５を有するカレントミラー回路の動作に対
応した電流が流れる。この動作により、帰還回路が停止
状態から動作状態に切り替わることができ、バッファ回
路としての正常な動作を開始する。
【００７１】バッファ回路が正常に動作している状態で
は、入力電圧と出力電圧との間の電位差はゼロに維持さ
れるので、起動回路用回路ＳＣのトランジスタＱ３１の
エミッタ・ベース間電圧もゼロに維持される。したがっ
て、バッファ回路が正常な動作状態に移行した以後は、
起動用回路ＳＣに流れる電流はゼロとなる。すなわち、
出力信号線ＯＵＴに接続される負荷ＬＤの抵抗が小さい
ときでも、十分に起動し得る高い起動能力が得られると
同時に、正常な動作状態ではオフセット電圧の原因とな
る誤差電流を発生しないという理想的な特性を得ること
ができる。
は、入力電圧と出力電圧との間の電位差はゼロに維持さ
れるので、起動回路用回路ＳＣのトランジスタＱ３１の
エミッタ・ベース間電圧もゼロに維持される。したがっ
て、バッファ回路が正常な動作状態に移行した以後は、
起動用回路ＳＣに流れる電流はゼロとなる。すなわち、
出力信号線ＯＵＴに接続される負荷ＬＤの抵抗が小さい
ときでも、十分に起動し得る高い起動能力が得られると
同時に、正常な動作状態ではオフセット電圧の原因とな
る誤差電流を発生しないという理想的な特性を得ること
ができる。
【００７２】なお、図８では、起動用回路ＳＣが、ｎｐ
ｎ型のトランジスタＱ３１を有する例を示したが、一般
に、入力電圧と出力電圧との間に一定以上の電位差が生
じた場合に限って、トランジスタＱ４のベース電極から
電流を吸い込むような他の回路構成を採ることも可能で
あり、同様の効果が得られる。
ｎ型のトランジスタＱ３１を有する例を示したが、一般
に、入力電圧と出力電圧との間に一定以上の電位差が生
じた場合に限って、トランジスタＱ４のベース電極から
電流を吸い込むような他の回路構成を採ることも可能で
あり、同様の効果が得られる。
【００７３】（7. 実施の形態７）図９は、実施の形態
７によるバッファ回路の構成を示す回路図である。この
バッファ回路は、起動用回路ＳＣが、トランジスタＱ４
へ供給するベース電流の大きさを一定値以下へ制限する
ように構成されている点において、実施の形態１のバッ
ファ回路とは、特徴的に異なっている。図９の起動用回
路ＳＣは、バイポーラ型でｐｎｐ型のトランジスタＱ３
１、バイポーラ型でｎｐｎ型のトランジスタＱ３３，Ｑ
３４、および、抵抗素子Ｒ２，Ｒ３を備えている。
７によるバッファ回路の構成を示す回路図である。この
バッファ回路は、起動用回路ＳＣが、トランジスタＱ４
へ供給するベース電流の大きさを一定値以下へ制限する
ように構成されている点において、実施の形態１のバッ
ファ回路とは、特徴的に異なっている。図９の起動用回
路ＳＣは、バイポーラ型でｐｎｐ型のトランジスタＱ３
１、バイポーラ型でｎｐｎ型のトランジスタＱ３３，Ｑ
３４、および、抵抗素子Ｒ２，Ｒ３を備えている。
【００７４】トランジスタＱ３２のベース電極は、トラ
ンジスタＱ４およびＱ５のベース電極に接続され、コレ
クタ電極は高電位電源線ＶＣＣに接続され、エミッタ電
極はトランジスタＱ３３のエミッタ電極とともに、抵抗
素子Ｒ３の一端に接続されている。抵抗素子Ｒ３の他端
は接地電位電源線ＧＮＤに接続されている。トランジス
タＱ３３のコレクタ電極は、トランジスタＱ４，Ｑ５，
Ｑ３２のベース電極に共通に接続されており、ベース電
極はトランジスタＱ３４のベース電極とコレクタ電極の
接続部に接続されている。トランジスタＱ３４のエミッ
タ電極は接地電位電源線ＧＮＤに接続されており、コレ
クタ電極は抵抗素子Ｒ２を介して高電位電源線ＶＣＣに
接続されている。
ンジスタＱ４およびＱ５のベース電極に接続され、コレ
クタ電極は高電位電源線ＶＣＣに接続され、エミッタ電
極はトランジスタＱ３３のエミッタ電極とともに、抵抗
素子Ｒ３の一端に接続されている。抵抗素子Ｒ３の他端
は接地電位電源線ＧＮＤに接続されている。トランジス
タＱ３３のコレクタ電極は、トランジスタＱ４，Ｑ５，
Ｑ３２のベース電極に共通に接続されており、ベース電
極はトランジスタＱ３４のベース電極とコレクタ電極の
接続部に接続されている。トランジスタＱ３４のエミッ
タ電極は接地電位電源線ＧＮＤに接続されており、コレ
クタ電極は抵抗素子Ｒ２を介して高電位電源線ＶＣＣに
接続されている。
【００７５】図９の起動用回路ＳＣは以上のように構成
されているので、以下のように動作する。バッファ回路
が停止状態にあるときには、トランジスタＱ３２のコレ
クタ電流はゼロである。そのとき、トランジスタＱ３４
のコレクタ電極には、トランジスタＱ３４のエミッタ・
ベース間電圧と、電源電圧、および、抵抗素子Ｒ２の抵
抗値で一意的に定まるコレクタ電流が流れる。トランジ
スタＱ３３とＱ３４は、カレントミラー回路を構成して
いるため、トランジスタＱ３３とＱ３４のコレクタ電流
の比率は、トランジスタＱ３３とＱ３４のサイズ比（例
えば、１：１）に等しくなる。
されているので、以下のように動作する。バッファ回路
が停止状態にあるときには、トランジスタＱ３２のコレ
クタ電流はゼロである。そのとき、トランジスタＱ３４
のコレクタ電極には、トランジスタＱ３４のエミッタ・
ベース間電圧と、電源電圧、および、抵抗素子Ｒ２の抵
抗値で一意的に定まるコレクタ電流が流れる。トランジ
スタＱ３３とＱ３４は、カレントミラー回路を構成して
いるため、トランジスタＱ３３とＱ３４のコレクタ電流
の比率は、トランジスタＱ３３とＱ３４のサイズ比（例
えば、１：１）に等しくなる。
【００７６】ただし、トランジスタＱ３３のエミッタ電
極には抵抗素子Ｒ２が接続されているため、上記のよう
にコレクタ電流に、例えば１：１の比率が保たれるの
は、抵抗素子Ｒ２での電圧降下が十分に小さいときであ
り、抵抗素子Ｒ２に電流が流れることにより発生する電
圧降下の分だけ、トランジスタＱ３４のコレクタ電流に
対するトランジスタＱ３３のコレクタ電流の比率は、上
記の所定の比率よりも小さくなる。
極には抵抗素子Ｒ２が接続されているため、上記のよう
にコレクタ電流に、例えば１：１の比率が保たれるの
は、抵抗素子Ｒ２での電圧降下が十分に小さいときであ
り、抵抗素子Ｒ２に電流が流れることにより発生する電
圧降下の分だけ、トランジスタＱ３４のコレクタ電流に
対するトランジスタＱ３３のコレクタ電流の比率は、上
記の所定の比率よりも小さくなる。
【００７７】トランジスタＱ３３のコレクタ電流によっ
て、トランジスタＱ４のベース電極から電流が吸い出さ
れる。この電流が起動電流として機能するので、バッフ
ァ回路は、正常動作を開始することができる。トランジ
スタＱ４のコレクタ電流が増加すると、トランジスタＱ
４のベース電極に接続されたトランジスタＱ３２のコレ
クタ電流は、カレントミラー回路の動作に由来して増加
する。トランジスタＱ３２のコレクタ電流が増加する
と、起動電流を決定する抵抗素子Ｒ２の電圧降下が増大
し、トランジスタＱ３３のコレクタ電流が減少する。ト
ランジスタＱ４のコレクタ電流が一定量以上になると、
起動用電流はほとんど流れなくなる。その結果、バッフ
ァ回路が正常動作を維持するときには、起動用回路ＳＣ
のために誤差電圧が発生するという不都合が解消され
る。
て、トランジスタＱ４のベース電極から電流が吸い出さ
れる。この電流が起動電流として機能するので、バッフ
ァ回路は、正常動作を開始することができる。トランジ
スタＱ４のコレクタ電流が増加すると、トランジスタＱ
４のベース電極に接続されたトランジスタＱ３２のコレ
クタ電流は、カレントミラー回路の動作に由来して増加
する。トランジスタＱ３２のコレクタ電流が増加する
と、起動電流を決定する抵抗素子Ｒ２の電圧降下が増大
し、トランジスタＱ３３のコレクタ電流が減少する。ト
ランジスタＱ４のコレクタ電流が一定量以上になると、
起動用電流はほとんど流れなくなる。その結果、バッフ
ァ回路が正常動作を維持するときには、起動用回路ＳＣ
のために誤差電圧が発生するという不都合が解消され
る。
【００７８】以上のように、実施の形態７のバッファ回
路は、起動用回路ＳＣが、バッファ回路を流れる一部の
電流を検出し、検出電流が一定限度より小さい場合には
起動電流を供給し、検出電流が一定限度以上に大きを超
えて大きいときには起動電流を制限するように構成され
ている。このため、正常な動作状態ではオフセット電圧
の原因となる誤差電流が抑制される。
路は、起動用回路ＳＣが、バッファ回路を流れる一部の
電流を検出し、検出電流が一定限度より小さい場合には
起動電流を供給し、検出電流が一定限度以上に大きを超
えて大きいときには起動電流を制限するように構成され
ている。このため、正常な動作状態ではオフセット電圧
の原因となる誤差電流が抑制される。
【００７９】なお、トランジスタＱ３４と抵抗素子Ｒ２
は、トランジスタＱ３３のベース電極の電位を一定に保
持する働きをなすものであり、トランジスタＱ３３のベ
ース電極の電位を一定に保持する他の回路に置き換える
ことも可能である。
は、トランジスタＱ３３のベース電極の電位を一定に保
持する働きをなすものであり、トランジスタＱ３３のベ
ース電極の電位を一定に保持する他の回路に置き換える
ことも可能である。
【００８０】（8. 実施の形態８）実施の形態１〜７の
いずれかのバッファ回路において、出力信号線ＯＵＴと
安定電位線の間に容量素子を介挿することによって、ホ
ールド回路を構成することが可能である。ここで、ホー
ルド回路とは、ピークホールド回路およびボトムホール
ド回路の総称である。図１０〜図１２は、そのように構
成されたホールド回路の一部を示す回路図である。
いずれかのバッファ回路において、出力信号線ＯＵＴと
安定電位線の間に容量素子を介挿することによって、ホ
ールド回路を構成することが可能である。ここで、ホー
ルド回路とは、ピークホールド回路およびボトムホール
ド回路の総称である。図１０〜図１２は、そのように構
成されたホールド回路の一部を示す回路図である。
【００８１】図１０に示す例では、一端が出力信号線Ｏ
ＵＴに接続される容量素子ＣＣの他端は、接地電位電源
線ＧＮＤに接続されており、図１１に示す例では、高電
位電源線ＶＣＣに接続されている。容量素子ＣＣの他端
が接続される相手は、接地電位電源線ＧＮＤまたは高電
位電源線ＶＣＣのいずれかに限らず、一般に、図１２に
示すように、接地電位電源線ＧＮＤまたは高電位電源線
ＶＣＣに対して、一定（ゼロを含む）の電圧を保持する
安定電位線ＳＴＬであってもよい。
ＵＴに接続される容量素子ＣＣの他端は、接地電位電源
線ＧＮＤに接続されており、図１１に示す例では、高電
位電源線ＶＣＣに接続されている。容量素子ＣＣの他端
が接続される相手は、接地電位電源線ＧＮＤまたは高電
位電源線ＶＣＣのいずれかに限らず、一般に、図１２に
示すように、接地電位電源線ＧＮＤまたは高電位電源線
ＶＣＣに対して、一定（ゼロを含む）の電圧を保持する
安定電位線ＳＴＬであってもよい。
【００８２】実施の形態１，３〜７のいずれかのバッフ
ァ回路、すなわち、出力電流を出力信号線ＯＵＴに吐き
出すタイプのバッファ回路が用いられた場合には、図１
０〜図１２に示すホールド回路は、いずれもピークホー
ルド回路として機能する。一方、実施の形態２のバッフ
ァ回路、すなわち、出力電流を出力信号線ＯＵＴから吸
い込むタイプのバッファ回路が用いられた場合には、図
１０〜図１２に示すホールド回路は、いずれもボトムホ
ールド回路として機能する。
ァ回路、すなわち、出力電流を出力信号線ＯＵＴに吐き
出すタイプのバッファ回路が用いられた場合には、図１
０〜図１２に示すホールド回路は、いずれもピークホー
ルド回路として機能する。一方、実施の形態２のバッフ
ァ回路、すなわち、出力電流を出力信号線ＯＵＴから吸
い込むタイプのバッファ回路が用いられた場合には、図
１０〜図１２に示すホールド回路は、いずれもボトムホ
ールド回路として機能する。
【００８３】本実施の形態では、出力電流の広い範囲に
わたってオフセット電圧が抑制される各実施の形態のバ
ッファ回路が用いられるので、容量素子ＣＣの容量を大
きくしつつ、同時にオフセット電圧の低いホールド回路
が実現する。
わたってオフセット電圧が抑制される各実施の形態のバ
ッファ回路が用いられるので、容量素子ＣＣの容量を大
きくしつつ、同時にオフセット電圧の低いホールド回路
が実現する。
【００８４】（9. 実施の形態９）実施の形態１〜７の
バッファ回路では、バイポーラトランジスタが用いられ
たが、バイポーラトランジスタに代えて、例えばMOSFET
など、他の形態のトランジスタを用いることも可能であ
る。図１３は、その一例として、MOSFETが用いられたバ
ッファ回路を示す回路図である。図１３に示すバッファ
回路は、図１に示した実施の形態１のバッファ回路にお
いて、ｐｎｐ型のバイポーラトランジスタＱ１〜Ｑ５
が、ｎチャネル型のMOSFETＱ８１〜Ｑ８５に置き換えら
れ、ｎｐｎ型のバイポーラトランジスタＱ６，Ｑ８が、
ｐチャネル型のMOSFETＱ８６，Ｑ８７に置き換えられて
いる。
バッファ回路では、バイポーラトランジスタが用いられ
たが、バイポーラトランジスタに代えて、例えばMOSFET
など、他の形態のトランジスタを用いることも可能であ
る。図１３は、その一例として、MOSFETが用いられたバ
ッファ回路を示す回路図である。図１３に示すバッファ
回路は、図１に示した実施の形態１のバッファ回路にお
いて、ｐｎｐ型のバイポーラトランジスタＱ１〜Ｑ５
が、ｎチャネル型のMOSFETＱ８１〜Ｑ８５に置き換えら
れ、ｎｐｎ型のバイポーラトランジスタＱ６，Ｑ８が、
ｐチャネル型のMOSFETＱ８６，Ｑ８７に置き換えられて
いる。
【００８５】起動用回路ＳＣとして、図２の起動用回路
ＳＣと同一に構成される図１４の回路を用いることが可
能である。また、図８または図９の起動用回路ＳＣを用
いることも、図８または図９の起動用回路においてバイ
ポーラトランジスタをMOSFETへ置き換えた回路を用いる
ことも可能である。
ＳＣと同一に構成される図１４の回路を用いることが可
能である。また、図８または図９の起動用回路ＳＣを用
いることも、図８または図９の起動用回路においてバイ
ポーラトランジスタをMOSFETへ置き換えた回路を用いる
ことも可能である。
【００８６】MOSFETのゲート電極、ソース電極、およ
び、ドレイン電極は、バイポーラトランジスタのベース
電極、エミッタ電極、および、コレクタ電極に、それぞ
れ対応するように、各回路素子が接続されている。実施
の形態１のバッファ回路に対応して、トランジスタＱ８
１，Ｑ８２，Ｑ８３のサイズ比は、ｍ：ｎ：１に設定さ
れ、トランジスタＱ８６，Ｑ８７のサイズ比は、１：ｐ
に設定され、トランジスタＱ８４，Ｑ８５のサイズ比
は、｛（ｍ：ｎ；１）／ｐ｝：１に設定されている。
び、ドレイン電極は、バイポーラトランジスタのベース
電極、エミッタ電極、および、コレクタ電極に、それぞ
れ対応するように、各回路素子が接続されている。実施
の形態１のバッファ回路に対応して、トランジスタＱ８
１，Ｑ８２，Ｑ８３のサイズ比は、ｍ：ｎ：１に設定さ
れ、トランジスタＱ８６，Ｑ８７のサイズ比は、１：ｐ
に設定され、トランジスタＱ８４，Ｑ８５のサイズ比
は、｛（ｍ：ｎ；１）／ｐ｝：１に設定されている。
【００８７】二つのMOSFETのサイズ比がａ：ｂであると
は、同一のソース・ゲート間電圧に対するドレイン電流
の比率がａ：ｂになるように、それら二つのMOSFETが形
成されていることを意味する。すなわち、一般に、二つ
のトランジスタのサイズ比が、ａ：ｂであるとは、第１
主電極と制御電極との間の同一の電圧に対する主電流の
比率がａ：ｂになるように、それら二つのトランジスタ
が形成されていることを意味する。言い換えると、二つ
のトランジスタのサイズ比がａ：ｂであるとは、ａ：ｂ
の比に等しい整数の比Ａ：Ｂを想定して、特性が同一の
単位トランジスタがＡ個並列に接続されて成るトランジ
スタと、Ｂ個並列に接続されて成るトランジスタとに、
二つのトランジスタが、特性の上で等価であることを意
味する。ここで、トランジスタの並列とは、第１主電極
どうし、第２主電極どうし、および、制御電極どうし
が、互いに接続される接続形態を意味する。
は、同一のソース・ゲート間電圧に対するドレイン電流
の比率がａ：ｂになるように、それら二つのMOSFETが形
成されていることを意味する。すなわち、一般に、二つ
のトランジスタのサイズ比が、ａ：ｂであるとは、第１
主電極と制御電極との間の同一の電圧に対する主電流の
比率がａ：ｂになるように、それら二つのトランジスタ
が形成されていることを意味する。言い換えると、二つ
のトランジスタのサイズ比がａ：ｂであるとは、ａ：ｂ
の比に等しい整数の比Ａ：Ｂを想定して、特性が同一の
単位トランジスタがＡ個並列に接続されて成るトランジ
スタと、Ｂ個並列に接続されて成るトランジスタとに、
二つのトランジスタが、特性の上で等価であることを意
味する。ここで、トランジスタの並列とは、第１主電極
どうし、第２主電極どうし、および、制御電極どうし
が、互いに接続される接続形態を意味する。
【００８８】図１３に示すバッファ回路も、図１に示し
たバッファ回路と同様に、出力電流の広い範囲にわたっ
て、オフセット電圧を解消することが可能である。ただ
し、カレントミラー回路を流れる電流を、高い精度で、
所定の比率に設定する上で、バイポーラトランジスタを
用いた方が、素子の設計が容易であるという利点があ
る。また、出力電流を大きくして、駆動能力を高める上
でも、バイポーラトランジスタを用いたバッファ回路は
有利である。
たバッファ回路と同様に、出力電流の広い範囲にわたっ
て、オフセット電圧を解消することが可能である。ただ
し、カレントミラー回路を流れる電流を、高い精度で、
所定の比率に設定する上で、バイポーラトランジスタを
用いた方が、素子の設計が容易であるという利点があ
る。また、出力電流を大きくして、駆動能力を高める上
でも、バイポーラトランジスタを用いたバッファ回路は
有利である。
【００８９】（10. サイズ比の設定に関する実施例）こ
こでは、各実施の形態のバッファ回路に用いられるトラ
ンジスタのサイズ比の設定に関する一つの実施例につい
て説明する。図１５は、ｎｐｎ型で横型のバイポーラト
ランジスタの構造を示す平面図である。図１６は、図１
５のＸ−Ｘ切断線に沿った断面図である。このトランジ
スタでは、ｐ型基板１０の上に、ｎ-エピタキシャル層
１１が形成されている。ｐ型基板１０とｎ-エピタキシ
ャル層１１との接合部には、ｎ+埋め込み拡散層が選択
的に形成されている。
こでは、各実施の形態のバッファ回路に用いられるトラ
ンジスタのサイズ比の設定に関する一つの実施例につい
て説明する。図１５は、ｎｐｎ型で横型のバイポーラト
ランジスタの構造を示す平面図である。図１６は、図１
５のＸ−Ｘ切断線に沿った断面図である。このトランジ
スタでは、ｐ型基板１０の上に、ｎ-エピタキシャル層
１１が形成されている。ｐ型基板１０とｎ-エピタキシ
ャル層１１との接合部には、ｎ+埋め込み拡散層が選択
的に形成されている。
【００９０】ｎ-エピタキシャル層１１には、その表面
に露出するように、ｐベース層１４，および、ｎ+コレ
クタ層１６が選択的に形成されており、さらに、それら
を包囲するように、ｐ型分離層１２が、ｐ型基板１０に
達する深さに形成されている。ｐベース層１４の内側に
は、表面に露出するように、ｎ+エミッタ層１５が選択
的に形成されている。ｎ+エミッタ層１５、ｐベース層
１４、および、ｎ+コレクタ層１６には、絶縁膜１７に
設けられた開口部２１，２２，２３を通じて、エミッタ
電極１８、ベース電極１９、および、コレクタ電極２０
が、接続されている。
に露出するように、ｐベース層１４，および、ｎ+コレ
クタ層１６が選択的に形成されており、さらに、それら
を包囲するように、ｐ型分離層１２が、ｐ型基板１０に
達する深さに形成されている。ｐベース層１４の内側に
は、表面に露出するように、ｎ+エミッタ層１５が選択
的に形成されている。ｎ+エミッタ層１５、ｐベース層
１４、および、ｎ+コレクタ層１６には、絶縁膜１７に
設けられた開口部２１，２２，２３を通じて、エミッタ
電極１８、ベース電極１９、および、コレクタ電極２０
が、接続されている。
【００９１】図１７は、ｐｎｐ型で横型のバイポーラト
ランジスタの構造を示す平面図である。図１８は、図１
７のＹ−Ｙ切断線に沿った断面図である。このトランジ
スタでは、ｎ-エピタキシャル層１１に、その表面に露
出するように、ｎ+ベース層３１，ｐコレクタ層３４、
および、ｐエミッタ層３３が選択的に形成されている。
これらのｎ+ベース層３１，ｐコレクタ層３４、およ
び、ｐエミッタ層３３には、絶縁膜１７に設けられた開
口部３８，３９，４０を通じて、ベース電極３５、コレ
クタ電極３６、および、エミッタ電極３７が、接続され
ている。
ランジスタの構造を示す平面図である。図１８は、図１
７のＹ−Ｙ切断線に沿った断面図である。このトランジ
スタでは、ｎ-エピタキシャル層１１に、その表面に露
出するように、ｎ+ベース層３１，ｐコレクタ層３４、
および、ｐエミッタ層３３が選択的に形成されている。
これらのｎ+ベース層３１，ｐコレクタ層３４、およ
び、ｐエミッタ層３３には、絶縁膜１７に設けられた開
口部３８，３９，４０を通じて、ベース電極３５、コレ
クタ電極３６、および、エミッタ電極３７が、接続され
ている。
【００９２】これらの横型のバイポーラトランジスタに
おいて、その特性を決定づける領域は、図１６および図
１８において点線で囲んだ領域（「ベース領域」と仮称
する）である。ｎｐｎ型のトランジスタでは、ｎ+エミ
ッタ層１５とｎ-エピタキシャル層１１とに挟まれたｐ
ベース層１４の中で、挟まれた領域の幅が最も短くなる
領域、すなわち、ｎ+エミッタ層１５の直下のベース領
域が、特性を決定づけ、その他の領域は特性にあまり影
響しない。このため、ベース領域の面積Ａの比率によっ
て、トランジスタのサイズ比を決定することができる。
ｐｎｐ型のトランジスタでは、ｐエミッタ層３３および
ｐコレクタ層３４が向かい合う領域が有効なベース領域
となるので、このベース領域の周長であるベース対向長
Ｌの比率によって、トランジスタのサイズ比を決定する
ことができる。
おいて、その特性を決定づける領域は、図１６および図
１８において点線で囲んだ領域（「ベース領域」と仮称
する）である。ｎｐｎ型のトランジスタでは、ｎ+エミ
ッタ層１５とｎ-エピタキシャル層１１とに挟まれたｐ
ベース層１４の中で、挟まれた領域の幅が最も短くなる
領域、すなわち、ｎ+エミッタ層１５の直下のベース領
域が、特性を決定づけ、その他の領域は特性にあまり影
響しない。このため、ベース領域の面積Ａの比率によっ
て、トランジスタのサイズ比を決定することができる。
ｐｎｐ型のトランジスタでは、ｐエミッタ層３３および
ｐコレクタ層３４が向かい合う領域が有効なベース領域
となるので、このベース領域の周長であるベース対向長
Ｌの比率によって、トランジスタのサイズ比を決定する
ことができる。
【００９３】また、図示を略するが、MOSFETでは、ゲー
ト幅の比率でサイズ比を設定することが可能である。こ
のように、トランジスタのサイズ比は、その製造工程の
中で、所望の比率に設定することが可能である。
ト幅の比率でサイズ比を設定することが可能である。こ
のように、トランジスタのサイズ比は、その製造工程の
中で、所望の比率に設定することが可能である。
【００９４】（11. 変形例） (1) 実施の形態１のバッファ回路に対して対称な実施の
形態２のバッファ回路を構成することができたように、
実施の形態３〜７、９の各バッファ回路に対しても、対
称なバッファ回路を構成することができることは云うま
でもない。そのように構成されたバッファ回路では、実
施の形態２のバッファ回路と同様に、出力電流の吸い込
みが可能である。
形態２のバッファ回路を構成することができたように、
実施の形態３〜７、９の各バッファ回路に対しても、対
称なバッファ回路を構成することができることは云うま
でもない。そのように構成されたバッファ回路では、実
施の形態２のバッファ回路と同様に、出力電流の吸い込
みが可能である。
【００９５】(2) 実施の形態９のバッファ回路に、図１
０〜図１２が示すように容量素子ＣＣを接続することに
よって、ホールド回路を構成することも可能である。こ
のように構成されたホールド回路においても、容量素子
ＣＣの容量を大きくしつつ、同時にオフセット電圧を低
減することができる。
０〜図１２が示すように容量素子ＣＣを接続することに
よって、ホールド回路を構成することも可能である。こ
のように構成されたホールド回路においても、容量素子
ＣＣの容量を大きくしつつ、同時にオフセット電圧を低
減することができる。
【００９６】
【発明の効果】第１の発明の回路では、第１および第２
カレントミラー回路の働きによって、第３トランジスタ
を流れる電流の（ｍ＋ｎ＋１）倍の電流が、第１ないし
第３トランジスタの第１主電極へ供給される。したがっ
て、第１および第２トランジスタを流れる電流の比率
は、それらのサイズ比と同一のｍ：ｎとなるので、第１
および第２トランジスタの間で、第１主電極と制御電極
との間の電位差が同一となる。このため、第１トランジ
スタの制御電極に入力された電圧信号が、オフセットな
しで第２トランジスタの第２主電極から出力される。す
なわち、簡素な回路構成で、広い出力電流範囲にわたっ
て入力−出力間のオフセット電圧を低減したバッファ回
路が実現する。
カレントミラー回路の働きによって、第３トランジスタ
を流れる電流の（ｍ＋ｎ＋１）倍の電流が、第１ないし
第３トランジスタの第１主電極へ供給される。したがっ
て、第１および第２トランジスタを流れる電流の比率
は、それらのサイズ比と同一のｍ：ｎとなるので、第１
および第２トランジスタの間で、第１主電極と制御電極
との間の電位差が同一となる。このため、第１トランジ
スタの制御電極に入力された電圧信号が、オフセットな
しで第２トランジスタの第２主電極から出力される。す
なわち、簡素な回路構成で、広い出力電流範囲にわたっ
て入力−出力間のオフセット電圧を低減したバッファ回
路が実現する。
【００９７】第２の発明の回路では、第２カレントミラ
ー回路が、二つのトランジスタ素子で構成されるので、
回路構成が簡単であるとともに、電流比の精度が高い。
ー回路が、二つのトランジスタ素子で構成されるので、
回路構成が簡単であるとともに、電流比の精度が高い。
【００９８】第３の発明の回路では、第１カレントミラ
ー回路が、二つのトランジスタ素子で構成されるので、
回路構成が簡単であるとともに、電流比の精度が高い。
ー回路が、二つのトランジスタ素子で構成されるので、
回路構成が簡単であるとともに、電流比の精度が高い。
【００９９】第４の発明の回路では、起動用回路が備わ
るので、電源電圧が供給された後に、各トランジスタ素
子が、確実に遮断状態を脱して正常な動作を開始するこ
とができる。
るので、電源電圧が供給された後に、各トランジスタ素
子が、確実に遮断状態を脱して正常な動作を開始するこ
とができる。
【０１００】第５の発明の回路では、第８トランジスタ
と第１抵抗素子が起動用回路として機能するので、電源
電圧が供給された後に、各トランジスタ素子が、確実に
遮断状態を脱して正常な動作を開始することができる。
また、起動用回路が二つの素子で構成されるので、回路
構成が簡単である。
と第１抵抗素子が起動用回路として機能するので、電源
電圧が供給された後に、各トランジスタ素子が、確実に
遮断状態を脱して正常な動作を開始することができる。
また、起動用回路が二つの素子で構成されるので、回路
構成が簡単である。
【０１０１】第６の発明の回路では、起動用回路が、第
１および第２トランジスタの制御電極の間の電位差が基
準値を超えたときに限り、第４トランジスタを、その電
流が増大する方向へ駆動するので、バッファ回路が正常
な動作状態を維持しているときには、第１ないし第３ト
ランジスタに供給される電流が、起動用回路によって乱
されない。したがって、起動用回路による微小なオフセ
ットの発生をも、防止することができる。
１および第２トランジスタの制御電極の間の電位差が基
準値を超えたときに限り、第４トランジスタを、その電
流が増大する方向へ駆動するので、バッファ回路が正常
な動作状態を維持しているときには、第１ないし第３ト
ランジスタに供給される電流が、起動用回路によって乱
されない。したがって、起動用回路による微小なオフセ
ットの発生をも、防止することができる。
【０１０２】第７の発明の回路では、起動用回路が単一
のトランジスタで構成されるので、回路構成が簡単であ
る。
のトランジスタで構成されるので、回路構成が簡単であ
る。
【０１０３】第８の発明の回路では、第１０トランジス
タの働きにより、第４トランジスタの第１主電極と制御
電極との間の電位差に応じた電流が第２抵抗素子に流れ
る。第２抵抗素子の制御電極の電位が一定に保持される
ので、第２抵抗素子の電圧降下が大きいほど、第１１ト
ランジスタを流れる主電流は減少する。このため、バッ
ファ回路が正常に動作するときには、起動用回路による
第４トランジスタへの干渉が弱まるので、起動用回路に
よる微小なオフセットの発生を緩和することができる。
タの働きにより、第４トランジスタの第１主電極と制御
電極との間の電位差に応じた電流が第２抵抗素子に流れ
る。第２抵抗素子の制御電極の電位が一定に保持される
ので、第２抵抗素子の電圧降下が大きいほど、第１１ト
ランジスタを流れる主電流は減少する。このため、バッ
ファ回路が正常に動作するときには、起動用回路による
第４トランジスタへの干渉が弱まるので、起動用回路に
よる微小なオフセットの発生を緩和することができる。
【０１０４】第９の発明の回路では、第１２トランジス
タの制御電極へ入力された電圧信号がオフセットなしで
第１３トランジスタの第２主電極から出力される。しか
も、第１２および第１３トランジスタの各々の第１主電
極と制御電極との間に生じる電位差のために、入力され
た電圧信号が第１電源線の電位に過度に近接しても、バ
ッファ回路としての正常な動作が維持される。
タの制御電極へ入力された電圧信号がオフセットなしで
第１３トランジスタの第２主電極から出力される。しか
も、第１２および第１３トランジスタの各々の第１主電
極と制御電極との間に生じる電位差のために、入力され
た電圧信号が第１電源線の電位に過度に近接しても、バ
ッファ回路としての正常な動作が維持される。
【０１０５】第１０の発明の回路では、第１４および第
１５トランジスタが備わるので、第１５トランジスタの
制御電極へ、クランプ信号として一定の電圧を入力する
ことにより、出力電圧をクランプ電圧へクランプするこ
とができる。
１５トランジスタが備わるので、第１５トランジスタの
制御電極へ、クランプ信号として一定の電圧を入力する
ことにより、出力電圧をクランプ電圧へクランプするこ
とができる。
【０１０６】第１１の発明の回路では、入力電圧が第２
電源線の電位に近接しても正常な動作を維持する第１バ
ッファ回路と、第１電源線の電位に近接しても正常な動
作を維持する第２バッファ回路とが、並列に接続されて
いるので、入力電圧の幅広い範囲にわたって正常なバッ
ファ動作が実現する。
電源線の電位に近接しても正常な動作を維持する第１バ
ッファ回路と、第１電源線の電位に近接しても正常な動
作を維持する第２バッファ回路とが、並列に接続されて
いるので、入力電圧の幅広い範囲にわたって正常なバッ
ファ動作が実現する。
【０１０７】第１２の発明の回路では、本発明のバッフ
ァ回路が利用されるので、容量素子の容量を大きくしつ
つ、同時にオフセット電圧の低いホールド回路が実現す
る。
ァ回路が利用されるので、容量素子の容量を大きくしつ
つ、同時にオフセット電圧の低いホールド回路が実現す
る。
【０１０８】第１３の発明の回路では、本発明のバッフ
ァ回路が利用されるので、容量素子の容量を大きくしつ
つ、同時にオフセット電圧の低いホールド回路が実現す
る。
ァ回路が利用されるので、容量素子の容量を大きくしつ
つ、同時にオフセット電圧の低いホールド回路が実現す
る。
【図１】 実施の形態１のバッファ回路の回路図であ
る。
る。
【図２】 図１の起動用回路の一例を示す回路図であ
る。
る。
【図３】 実施の形態２のバッファ回路の回路図であ
る。
る。
【図４】 図３の起動用回路の一例を示す回路図であ
る。
る。
【図５】 実施の形態３のバッファ回路の回路図であ
る。
る。
【図６】 実施の形態４のバッファ回路の回路図であ
る。
る。
【図７】 実施の形態５のバッファ回路の回路図であ
る。
る。
【図８】 実施の形態６のバッファ回路の回路図であ
る。
る。
【図９】 実施の形態７のバッファ回路の回路図であ
る。
る。
【図１０】 実施の形態８のバッファ回路の一部の回路
図である。
図である。
【図１１】 実施の形態８のバッファ回路の一部の回路
図である。
図である。
【図１２】 実施の形態８のバッファ回路の一部の回路
図である。
図である。
【図１３】 実施の形態９のバッファ回路の回路図であ
る。
る。
【図１４】 図１３の起動用回路の一例を示す回路図で
ある。
ある。
【図１５】 サイズ比を設定する実施例を示す平面図で
ある。
ある。
【図１６】 サイズ比を設定する実施例を示す断面図で
ある。
ある。
【図１７】 サイズ比を設定する実施例を示す平面図で
ある。
ある。
【図１８】 サイズ比を設定する実施例を示す断面図で
ある。
ある。
【図１９】 従来のバッファ回路の回路図である。
Ｑ１、Ｑ７１ トランジスタ（第１トランジスタ）、Ｑ
２，Ｑ７２ トランジスタ（第２トランジスタ）、Ｑ
３，Ｑ７３ トランジスタ（第３トランジスタ）、Ｑ
４，Ｑ７４ トランジスタ（第４トランジスタ）、Ｑ
５，Ｑ７５ トランジスタ（第５トランジスタ）、Ｑ
６，Ｑ７６ トランジスタ（第６トランジスタ）、Ｑ
７，Ｑ７７ トランジスタ（第７トランジスタ）、Ｑ４
０，Ｑ４１ トランジスタ（第８トランジスタ）、Ｑ３
１ トランジスタ（第９トランジスタ）、Ｑ３２ トラ
ンジスタ（第１０トランジスタ）、Ｑ３３ トランジス
タ（第１１トランジスタ）、Ｑ９ トランジスタ（第１
２トランジスタ）、Ｑ１０ トランジスタ（第１３トラ
ンジスタ）、Ｑ１１ トランジスタ（第１４トランジス
タ）、Ｑ１２ トランジスタ（第１５トランジスタ）、
ＳＣ 起動用回路、Ｒ１ 抵抗素子（第１抵抗素子）、
Ｒ３ 抵抗素子（第２抵抗素子）、ＣＣ 容量素子、Ｇ
ＮＤ 接地電位電源線（第１電源線）、ＶＣＣ 高電位
電源線（第２電源線）。
２，Ｑ７２ トランジスタ（第２トランジスタ）、Ｑ
３，Ｑ７３ トランジスタ（第３トランジスタ）、Ｑ
４，Ｑ７４ トランジスタ（第４トランジスタ）、Ｑ
５，Ｑ７５ トランジスタ（第５トランジスタ）、Ｑ
６，Ｑ７６ トランジスタ（第６トランジスタ）、Ｑ
７，Ｑ７７ トランジスタ（第７トランジスタ）、Ｑ４
０，Ｑ４１ トランジスタ（第８トランジスタ）、Ｑ３
１ トランジスタ（第９トランジスタ）、Ｑ３２ トラ
ンジスタ（第１０トランジスタ）、Ｑ３３ トランジス
タ（第１１トランジスタ）、Ｑ９ トランジスタ（第１
２トランジスタ）、Ｑ１０ トランジスタ（第１３トラ
ンジスタ）、Ｑ１１ トランジスタ（第１４トランジス
タ）、Ｑ１２ トランジスタ（第１５トランジスタ）、
ＳＣ 起動用回路、Ｒ１ 抵抗素子（第１抵抗素子）、
Ｒ３ 抵抗素子（第２抵抗素子）、ＣＣ 容量素子、Ｇ
ＮＤ 接地電位電源線（第１電源線）、ＶＣＣ 高電位
電源線（第２電源線）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA04 CC02 DD02 DD13 DD25 DD28 DD51 FF08 GG04 HH01 HH02 KK02 5J091 AA01 AA45 CA13 FA16 FA20 HA07 HA08 HA10 HA16 HA17 HA19 HA25 HA29 KA05 KA09 KA21 MA21 QA02 QA03
Claims (13)
- 【請求項１】 それぞれが第１主電極、第２主電極、お
よび、制御電極を有し、それぞれの第１主電極どうしが
接続され、導電型式が同一でサイズ比がｍ：ｎ（ｍ，ｎ
＝正の実数）である第１および第２トランジスタと、 前記第１トランジスタの前記第２主電極に接続された第
１電源線と、 第１主電極が前記第１および第２トランジスタの第１主
電極に接続され、制御電極が前記第２トランジスタの制
御電極に接続され、前記第２トランジスタと導電型式が
同一で当該第２トランジスタに対するサイズ比が１／ｎ
倍である第３トランジスタと、 前記第３トランジスタの前記第２主電極と前記第１電源
線とに接続され、前記第３トランジスタの主電流のｐ倍
（ｐ＝正の実数）の電流を出力する第１カレントミラー
回路と、 第２電源線と、 前記第１ないし第３トランジスタの前記第１主電極と前
記第１カレントミラー回路と前記第２電源線とに接続さ
れ、前記第１カレントミラー回路が出力する前記電流の
（ｍ＋ｎ＋１）／ｐ倍の電流を前記第１ないし第３トラ
ンジスタの前記第１主電極へ供給する第２カレントミラ
ー回路と、 を備えるバッファ回路。 - 【請求項２】 前記第２カレントミラー回路が、 第１主電極が前記第２電源線に接続され、第２主電極が
前記第１ないし第３トランジスタの前記第１主電極に接
続された第４トランジスタと、 第１主電極が前記第２電源線に接続され、第２主電極と
制御電極とが前記第１カレントミラー回路と前記第４ト
ランジスタの前記制御電極とに接続され、前記第４トラ
ンジスタと導電型式が同一で、当該第４トランジスタに
対するサイズ比がｐ／（ｍ＋ｎ＋１）倍の第５トランジ
スタと、 を備える、請求項１に記載のバッファ回路。 - 【請求項３】 前記第１カレントミラー回路が、 第１主電極が前記第１電源線に接続され、第２主電極と
制御電極とが前記第３トランジスタの前記第２主電極に
接続された第６トランジスタと、 第１主電極が前記第１電源線に接続され、第２主電極が
前記第２カレントミラー回路に接続され、制御電極が前
記第６トランジスタの前記制御電極および前記第１主電
極に接続され、前記第６トランジスタと導電型式が同一
で、当該第６トランジスタに対するサイズ比がｐ倍の第
７トランジスタと、 を備える、請求項１または請求項２に記載のバッファ回
路。 - 【請求項４】 前記第１および第２電源線の間に電圧が
印加されたときに、前記第１ないし第３トランジスタを
遮断状態から導通状態へ移行させる起動用回路を、さら
に備える、請求項１ないし請求項３のいずれかに記載の
バッファ回路。 - 【請求項５】 前記第１電源線に一端が接続された第１
抵抗素子と、 第１主電極が前記第１抵抗素子の他端に接続され、第２
主電極が前記第２電源線に接続され、制御電極が前記第
４トランジスタの前記制御電極に接続された、第８トラ
ンジスタと、をさらに備える、請求項２に記載のバッフ
ァ回路。 - 【請求項６】 前記第１トランジスタの前記制御電極と
前記第２トランジスタの前記制御電極と前記第４トラン
ジスタの前記制御電極とに接続され、前記第１トランジ
スタの前記制御電極と前記第２トランジスタの前記制御
電極との間の電位差が基準値を超えたときに限り、前記
第４トランジスタの前記制御電極を、当該第４トランジ
スタの電流が増大する方向へ駆動する起動用回路を、さ
らに備える、請求項２に記載のバッファ回路。 - 【請求項７】 前記起動用回路が、 第１主電極が前記第２トランジスタの前記第２主電極に
接続され、制御電極が前記第１トランジスタの前記制御
電極に接続され、第２主電極が前記第４トランジスタの
前記制御電極に接続された第９トランジスタを備える、
請求項６に記載のバッファ回路。 - 【請求項８】 一端が前記第１電源線に接続された第２
抵抗素子と、第１主電極が前記第２電源線に接続され、
制御電極が前記第４トランジスタの前記制御電極に接続
され、第２主電極が前記第２抵抗素子の他端に接続さ
れ、前記第４トランジスタと導電型式が同一の第１０ト
ランジスタと、 第１主電極が前記第２抵抗素子の前記他端に接続され、
第２主電極が前記第４トランジスタの前記制御電極に接
続された、第１１トランジスタと、 前記第１１トランジスタの制御電極と前記第１電源線と
の間の電位差を一定に保持する回路と、をさらに備え
る、請求項２に記載のバッファ回路。 - 【請求項９】 第１主電極が前記第１トランジスタの前
記第２主電極および前記制御電極に接続され、第２主電
極が前記第１電源線に接続され、前記第１トランジスタ
と導電型式が同一の第１２トランジスタと、 第１主電極が前記第２トランジスタの前記第２主電極お
よび前記制御電極に接続され、第２主電極が制御電極に
接続され、前記第１２トランジスタと導電型式が同一
で、当該第１２トランジスタに対するサイズ比がｎ／ｍ
倍の第１３トランジスタと、 をさらに備える、請求項１ないし請求項８のいずれかに
記載のバッファ回路。 - 【請求項１０】 第１主電極が前記第１ないし第３トラ
ンジスタの前記第１主電極に接続され、第２主電極が制
御電極に接続され、前記第１トランジスタと導電型式が
同一で、当該第１トランジスタに対するサイズ比が１倍
である第１４トランジスタと、 第１主電極が前記第２トランジスタの前記第２主電に接
続され、第２主電極が前記第１電源線に接続され、前記
第１２トランジスタと導電型式が同一で、当該第１２ト
ランジスタに対するサイズ比が１倍である第１５トラン
ジスタと、をさらに備える、請求項９に記載のバッファ
回路。 - 【請求項１１】 請求項１ないし請求項８のいずれかに
記載のバッファ回路と同一に構成される第１バッファ回
路と、 請求項９または請求項１０に記載のバッファ回路と同一
に構成される第２バッファ回路と、を備え、 前記第１および第２バッファ回路の間で、前記第１電源
線どうし、前記第２電源線どうし、前記第１トランジス
タの前記制御電極と前記第１２トランジスタの前記制御
電極、ならびに、前記第２トランジスタの前記第２主電
極と前記第１３トランジスタの前記第２主電極が、接続
されている、バッファ回路。 - 【請求項１２】 請求項１ないし請求項８のいずれかに
記載のバッファ回路と、 一端が前記第２トランジスタの前記第２主電極に接続さ
れ、他端が前記第１電源線、前記第２電源線、または、
これら第１および第２電源線に対して一定の電位を保持
する安定電位線のいずれかに接続された容量素子と、 を備えるホールド回路。 - 【請求項１３】 請求項９または請求項１０に記載のバ
ッファ回路と、 一端が前記第１３トランジスタの前記第２主電極に接続
され、他端が前記第１電源線、前記第２電源線、また
は、これら第１および第２電源線に対して一定の電位を
保持する安定電位線のいずれかに接続された容量素子
と、 を備えるホールド回路。
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