KR100488584B1 - 파워 온 리셋회로 - Google Patents

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KR100488584B1 KR10-1998-0043642A KR19980043642A KR100488584B1 KR 100488584 B1 KR100488584 B1 KR 100488584B1 KR 19980043642 A KR19980043642 A KR 19980043642A KR 100488584 B1 KR100488584 B1 KR 100488584B1
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Abstract

본 발명은 파워 온 리셋회로를 공개한다. 그 회로는 전원전압과 접지전압사이에 연결되고 출력으로부터 충전노드로부터 궤환되는 신호에 응답하여 전류의 흐름을 제어하기 위한 전류 미러, 상기 전류 미러에 의해서 미러된 전류에 응답하여 상기 충전노드를 제1상태로 하기 위한 NMOS트랜지스터, 전원전압과 상기 충전노드사이에 연결되어 전원전압으로부터 공급되는 전하를 공급하기 위한 제1전하 공급부, 상기 충전노드와 접지전압사이에 연결되어 상기 제1전하 공급부로부터 공급되는 전하를 충전하기 위한 전하 충전부, 상기 충전노드의 레벨을 인식하고 반전하기 위한 제1인버터, 상기 제1인버터의 출력신호에 응답하여 상기 충전노드에 전하를 공급하기 위한 제2전하 공급부, 및 상기 제1인버터의 출력신호를 반전하여 제1상태로부터 제2상태로 천이하는 파워 온 리셋신호를 발생하기 위한 제2인버터로 구성되어 있다. 따라서, 전류 미러를 통하여 흐르는 전류 소모를 방지할 수 있다.

Description

파워 온 리셋회로
본 발명은 파워 온 리셋회로에 관한 것으로, 특히 전류 미러로 구성된 파워 온 리셋회로에서 파워 온 리셋 수행시에 전류 미러를 통하여 흐르는 전류 소모를 줄임으로써 전력 소비를 감소할 수 있는 파워 온 리셋회로에 관한 것이다.
파워 온 리셋회로는 파워 인가시에 집적회로(IC) 또는 제품이 특정 상태를 유지하여 명령을 대기하게 된다. 이러한 파워 인가시 제품의 다음 명령 대기를 유도하는 파워 온 리셋회로는 일정한 타이밍을 요구하는 전류 미러를 이용하여 안정적인 동작을 수행한다. 즉, 전류 미러로 구성된 파워 온 리셋회로를 사용하여 파워 온 리셋신호를 일정기간 동안 "로우"레벨로 유지하게 된다.
그런데, 이 전류 미러를 구비한 파워 온 리셋회로는 파워 온 리셋회로가 파워 온 리셋신호를 발생한 후에도 전류 미러를 통하여 일정 전류를 전원전압에서 접지전압으로 흘려주게 된다. 따라서, 이러한 전류소모가 집적회로 또는 제품의 전력 소비를 증가하게 된다는 문제점이 있었다.
본 발명의 목적은 전류 미러로 구성된 파워 온 리셋회로의 파워 인가시에 전류 미러를 통하여 흐르는 전류를 방지할 수 있는 파워 온 리셋회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 파워 온 리셋회로는 전원전압과 접지전압사이에 연결되고 출력으로부터 충전노드로부터 궤환되는 신호에 응답하여 전류의 흐름을 제어하기 위한 전류 미러, 상기 전류 미러에 의해서 미러된 전류에 응답하여 상기 충전노드를 제1상태로 하기 위한 수단, 전원전압과 상기 충전노드사이에 연결되어 전원전압으로부터의 전하를 공급하기 위한 제1전하 공급수단, 상기 충전노드와 접지전압사이에 연결되어 상기 제1전하 공급수단으로부터 공급되는 전하를 충전하기 위한 전하 충전수단, 상기 충전노드의 레벨을 인식하고 반전하기 위한 제1인버터, 상기 제1인버터의 출력신호에 응답하여 상기 충전노드에 전하를 공급하기 위한 제2전하 공급수단, 및 상기 제1인버터의 출력신호를 반전하여 제1상태로부터 제2상태로 천이하는 파워 온 리셋신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 파워 온 리셋회로를 설명하기 전에 종래의 파워 온 리셋회로를 설명하면 다음과 같다.
도1은 종래의 파워 온 리셋회로의 회로도로서, NPN트랜지스터들(Q1, Q2, Q3), 저항들(R1, R2), PMOS트랜지스터들(P1, P2), NMOS트랜지스터(N1), 캐패시터(C), 및 인버터들(INV1, INV2)로 구성되어 있다.
저항들(R1, R2), NPN트랜지스터들(Q1, Q2, Q3)은 NPN트랜지스터들(Q1, Q2)을 통하여 흐르는 전류를 NPN트랜지스터(Q3)를 통하여 미러하기 위한 전류 미러의 구성이다.
파워 온 리셋회로는 전원전압(VDD)이 인가되면, NMOS트랜지스터(N1)는 소정기간동안 온되어 노드(N)를 "로우"레벨로 한다. 전류가 전류 미러를 통하여 흐르기 시작하여 NPN트랜지스터(Q3)를 온하게 되면 NMOS트랜지스터(N1)는 오프된다. 그리고, 캐패시터(C)에는 PMOS트랜지스터들(P1, P2)을 통하여 전원전압(VDD)으로부터 인가되는 전하가 충전된다. 캐패시터(C)가 인버터(INV1)이 "하이"레벨을 인식할 수 있는 전압으로 충전되면 이 레벨을 반전하여 "로우"레벨의 신호를 발생한다. 인버터(INV2)는 인버터(INV1)의 출력신호를 반전하여 "하이"레벨의 파워 온 리셋신호(RS)를 발생한다.
즉, 파워 온 리셋회로는 집적회로(IC) 또는 제품내에 적용되어 파워 인가시에 "로우"레벨에서 "하이"레벨로 천이하는 파워 온 리셋 신호(RS)를 발생한다.
종래의 파워 온 리셋회로는 파워 온 리셋신호(RS)를 일정기간동안 "로우"레벨로 가져가기 위해서 전류 미러를 사용하였다. 그런데, 전류 미러는 파워 온 리셋회로가 신호(RS)를 안정하게 발생하고 난 후에도 계속적으로 동작하여 전류를 소모하게 된다는 문제점이 있었다.
물론, 이 전류는 미세한 전류이지만 항상 일정한 전류를 전원전압으로부터 접지전압으로 흘려주기 때문에 전력 소비를 증가하게 되어 제품의 수명을 단축시키기도 한다.
특히, 배터리를 사용하는 휴대용 제품의 경우에는 배터리 수명을 단축시키는 원인이 된다는 문제점이 있었다.
도2는 본 발명의 파워 온 리셋회로의 일실시예의 회로도로서, 도1에 나타낸 파워 온 리셋회로의 전류 미러의 구성과 달리 파워 온 리셋신호가 "하이"레벨로 천이시에 오프되는 PMOS트랜지스터들(P3, P4)을 전원전압(VDD)과 저항들(R1, R2)사이에 각각 연결하여 구성되어 있다.
즉, 도2에 나타낸 본 발명의 파워 온 리셋회로는 파워 온 리셋신호(RS)가 "하이"레벨로 천이하고 난 후에 이 신호를 전류 미러의 동작을 디스에이블하기 위한 제어신호로 사용하여 전류 소모를 줄일 수가 있게 된다.
도2에 나타낸 본 발명의 파워 온 리셋회로의 동작을 설명하면 다음과 같다.
파워 온 리셋신호(RS)가 "로우"레벨에서 "하이"레벨로 천이할 때까지의 동작은 상술한 도1에 나타낸 파워 온 리셋회로의 동작과 동일하다. 그런데, 파워 온 리셋신호(RS)가 "하이"레벨로 천이하면 "하이"레벨의 파워 온 리셋회로(RS)에 응답하여 PMOS트랜지스터들(P3, P4)이 오프되어 전류 미러를 통하여 전류가 흐르지 않게 된다.
도3은 본 발명의 파워 온 리셋회로의 다른 실시예의 회로도로서, 도2에 나타낸 회로 구성에 전원전압(VDD)에 연결된 소스와 인버터(INV1)의 출력신호가 인가되는 게이트와 NMOS트랜지스터(N1)의 드레인에 연결된 드레인을 가진 PMOS트랜지스터(P5)를 추가하여 구성하고, 전류 미러를 구성하는 PMOS트랜지스터들(P3, P4)의 게이트로 노드(N)의 출력신호를 인가하여 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
초기에 파워 온 리셋신호(RS)는 "로우"레벨이므로 PMOS트랜지스터들(P3, P4)이 온된다. PMOS트랜지스터(P4)가 온되면 NMOS트랜지스터(N1)의 게이트에 "하이"레벨의 전압이 일정기간동안 인가되어 온되어 노드(N)를 "로우"레벨로 만든다. 전류 미러를 구성하는 NPN트랜지스터들(Q2, Q3)이 온되어 전류가 흐르게 되면 NMOS트랜지스터(N1)의 게이트에 "로우"레벨이 인가되어 NMOS트랜지스터(N1)는 오프된다. 그리고, 캐패시터(C)는 전원전압(VDD)으로부터 인가되는 전하를 PMOS트랜지스터들(P1, P2)를 통하여 충전한다. 캐패시터(C)가 충전되어 인버터(INV1)가 "하이"레벨을 인식할 수 있는 레벨로 되면 "로우"레벨의 신호를 발생하고, PMOS트랜지스터들(P3, P4)을 오프하여 전류 미러를 통하여 전류가 흐르지 못하도록 한다. 인버터(INV1)의 출력신호가 "로우"레벨이 되면, PMOS트랜지스터(P5)를 온하여 NMOS트랜지스터(N1)의 드레인으로 전원전압이 인가되도록 한다. 즉, PMOS트랜지스터(P5)의 구성은 파워 온 리셋신호(RS)가 "하이"레벨로 된 후에 캐패시터(C)에 충분한 전하를 공급해주기 위한 구성이다. 그리고, 인버터(INV2)는 인버터(INV1)의 출력신호를 반전하여 "하이"레벨의 파워 온 리셋신호(RS)를 발생한다.
즉, 도3의 파워 온 리셋회로는 도2에 나타낸 회로와는 달리 충전 노드(N)가 소정 레벨로 충전이 되어 PMOS트랜지스터들(P3, P4)을 온하고, 인버터(INV1)의 출력신호가 "로우"레벨로 천이하면 PMOS트랜지스터(P5)를 온하여 충전 노드(N)에 충분한 전하를 공급할 수 있도록 한다. 따라서, 도3의 구성이 도2의 구성보다 바람직한 실시예의 구성이 된다.
결과적으로, 도2 및 도3에 나타낸 전류 미러를 구비한 파워 온 리셋회로는 파워 온 리셋신호가 "로우"레벨에서 "하이"레벨로 천이한 후에 전류 미러를 통하여 전류가 흐르지 못하도록 하여 전력 소모를 감소시킬 수 있다.
따라서, 본 발명의 파워 온 리셋회로는 전류 미러를 통하여 흐르는 전류 소모를 감소시킴으로써 전력 소비를 줄일 수 있다.
그래서, 본 발명의 파워 온 리셋회로를 배터리 전류 소모가 문제되는 휴대용 제품에 적용하여 배터리 수명을 연장할 수 있다.
도1은 종래의 파워 온 리셋회로의 회로도이다.
도2는 본 발명의 파워 온 리셋회로의 일실시예의 회로도이다.
도3은 본 발명의 파워 온 리셋회로의 다른 실시예의 회로도이다.

Claims (5)

  1. 전원전압과 접지전압사이에 연결되고 출력으로부터 궤환되는 파워 온 리셋신호에 응답하여 전류의 흐름을 제어하기 위한 전류 미러;
    상기 전류 미러에 의해서 미러된 전류에 응답하여 충전노드를 제1상태로 하기 위한 수단;
    전원전압과 상기 충전노드사이에 연결되어 전원전압으로 부터의 전하를 공급하기 위한 전하 공급수단;
    상기 충전노드와 접지전압사이에 연결되어 상기 전하 공급수단으로부터 공급되는 전하를 충전하기 위한 전하 충전수단; 및
    상기 충전노드의 레벨을 인식하고 버퍼하여 파워 인가시에 제1상태로부터 제2상태로 천이하는 상기 파워 온 리셋신호를 발생하기 위한 버퍼수단을 구비한 것을 특징으로 하는 파워 온 리셋회로.
  2. 제1항에 있어서, 상기 전류 미러는
    전원전압에 연결된 소스와 상기 궤환되는 파워 온 리셋신호가 인가되는 게이트를 각각 가진 제1, 2PMOS트랜지스터들;
    상기 제1, 2PMOS트랜지스터들의 드레인에 각각 연결된 일측을 가진 제1, 2저항들;
    상기 제1저항의 타측에 연결된 베이스와 콜렉터를 가진 제1NPN트랜지스터;
    상기 제1NPN트랜지스터의 에미터에 연결된 베이스와 콜렉터와 접지전압에 연결된 에미터를 가진 제2NPN트랜지스터; 및
    상기 제2저항의 타측에 연결된 콜렉터와 상기 제2NPN트랜지스터의 베이스에 연결된 베이스와 접지전압에 연결된 에미터를 가진 제3NPN트랜지스터를 구비한 것을 특징으로 하는 파워 온 리셋회로.
  3. 전원전압과 접지전압사이에 연결되고 출력으로부터 충전노드로부터 궤환되는 신호에 응답하여 전류의 흐름을 제어하기 위한 전류 미러;
    상기 전류 미러에 의해서 미러된 전류에 응답하여 상기 충전노드를 제1상태로 하기 위한 수단;
    전원전압과 상기 충전노드사이에 연결되어 전원전압으로 부터의 전하를 공급하기 위한 제1전하 공급수단;
    상기 충전노드와 접지전압사이에 연결되어 상기 제1전하 공급수단으로부터 공급되는 전하를 충전하기 위한 전하 충전수단;
    상기 충전노드의 레벨을 인식하고 반전하기 위한 제1인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 충전노드에 전하를 공급하기 위한 제2전하 공급수단; 및
    상기 제1인버터의 출력신호를 반전하여 제1상태로부터 제2상태로 천이하는 파워 온 리셋신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 파워 온 리셋회로.
  4. 제3항에 있어서, 상기 전류 미러는
    전원전압에 연결된 소스와 상기 충전노드로부터 궤환되는 신호가 인가되는 게이트를 각각 가진 제1, 2PMOS트랜지스터들;
    상기 제1, 2PMOS트랜지스터들의 드레인에 각각 연결된 일측을 가진 제1, 2저항들;
    상기 제1저항의 타측에 연결된 베이스와 콜렉터를 가진 제1NPN트랜지스터;
    상기 제1NPN트랜지스터의 에미터에 연결된 베이스와 콜렉터와 접지전압에 연결된 에미터를 가진 제2NPN트랜지스터; 및
    상기 제2저항의 타측에 연결된 콜렉터와 상기 제2NPN트랜지스터의 베이스에 연결된 베이스와 접지전압에 연결된 에미터를 가진 제3NPN트랜지스터를 구비한 것을 특징으로 하는 파워 온 리셋회로.
  5. 제3항에 있어서, 상기 제2전하 공급수단은
    전원전압에 연결된 소스와 상기 충전노드에 연결된 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트를 가진 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 파워 온 리셋회로.
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