JPH0774599A - 閾値交差検出回路及び遅延時間可変回路 - Google Patents
閾値交差検出回路及び遅延時間可変回路Info
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- JPH0774599A JPH0774599A JP4283305A JP28330592A JPH0774599A JP H0774599 A JPH0774599 A JP H0774599A JP 4283305 A JP4283305 A JP 4283305A JP 28330592 A JP28330592 A JP 28330592A JP H0774599 A JPH0774599 A JP H0774599A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
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- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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Abstract
(57)【要約】
【目的】 正帰還及び直流電圧クランピングを利用し
た、高速の全ＣＭＯＳ比較器を提供する。 【構成】 ソース結合された２個のＰＭＯＳトランジス
タによって構成され、その各ソースは電流源または電源
電圧に結合されている。第３ＰＭＯＳトランジスタが第
１ＰＭＯＳトランジスタのソースとカレントミラーの端
子の間に結合されている。この第３ＰＭＯＳトランジス
タのゲートは、正帰還を回路へ送れるように出力ノード
に結合されている。負入力電圧が正の入力電圧よりも低
くなると、第２ＰＭＯＳトランジスタを通る電流が増加
し、第１ＰＭＯＳトランジスタを通る電流は低下する。
出力ノードの電圧が上昇すると、第３ＰＭＯＳトランジ
スタの等価抵抗が増加し、その結果、第１ＰＭＯＳトラ
ンジスタを通る電流が低下する。このため、出力ノード
へ送られている電流が増加し、回路の駆動特性が向上す
る。回路をさらに向上させるため、電圧クランプ装置を
設計に含める。
た、高速の全ＣＭＯＳ比較器を提供する。 【構成】 ソース結合された２個のＰＭＯＳトランジス
タによって構成され、その各ソースは電流源または電源
電圧に結合されている。第３ＰＭＯＳトランジスタが第
１ＰＭＯＳトランジスタのソースとカレントミラーの端
子の間に結合されている。この第３ＰＭＯＳトランジス
タのゲートは、正帰還を回路へ送れるように出力ノード
に結合されている。負入力電圧が正の入力電圧よりも低
くなると、第２ＰＭＯＳトランジスタを通る電流が増加
し、第１ＰＭＯＳトランジスタを通る電流は低下する。
出力ノードの電圧が上昇すると、第３ＰＭＯＳトランジ
スタの等価抵抗が増加し、その結果、第１ＰＭＯＳトラ
ンジスタを通る電流が低下する。このため、出力ノード
へ送られている電流が増加し、回路の駆動特性が向上す
る。回路をさらに向上させるため、電圧クランプ装置を
設計に含める。
Description
【０００１】
【産業上の利用分野】本発明は、高速比較器回路の分野
に関するものである。
に関するものである。
【０００２】
【従来の技術】データ回復回路（data recovery circui
ts）では、同期データ抽出を容易にするために回復させ
たデータのコード化されたタイミングパルスをロックす
るのに、位相ロックループ（phase lock loop）が用い
られる。位相ロックループの一部が電圧制御発振器（Ｖ
ＣＯ）である。ＶＣＯの直線応答は安定な位相ロックル
ープを得るための条件である。
ts）では、同期データ抽出を容易にするために回復させ
たデータのコード化されたタイミングパルスをロックす
るのに、位相ロックループ（phase lock loop）が用い
られる。位相ロックループの一部が電圧制御発振器（Ｖ
ＣＯ）である。ＶＣＯの直線応答は安定な位相ロックル
ープを得るための条件である。
【０００３】全ＣＭＯＳ-ＶＣＯを操作する場合高周波
作動で直線応答を達成することは困難である。高周波で
の非直線性は、回路に内因する遅延によって生じる。１
９９１年１１月１２日に出願され本発明の譲受人に譲渡
され出願係属中の「LINEARLIZED AND DELAY CONPENSATE
D ALL-CMOS VCO」と題された米国特許出願No.７９２,２
２２（日本国特許出願特願平４-２７２,８９５）には、
全ＣＭＯＳ-ＶＣＯが開示されている。全ＣＭＯＳ-ＶＣ
Ｏのブロック図を図１に示す。
作動で直線応答を達成することは困難である。高周波で
の非直線性は、回路に内因する遅延によって生じる。１
９９１年１１月１２日に出願され本発明の譲受人に譲渡
され出願係属中の「LINEARLIZED AND DELAY CONPENSATE
D ALL-CMOS VCO」と題された米国特許出願No.７９２,２
２２（日本国特許出願特願平４-２７２,８９５）には、
全ＣＭＯＳ-ＶＣＯが開示されている。全ＣＭＯＳ-ＶＣ
Ｏのブロック図を図１に示す。
【０００４】コンダクタンス変換（GM CONVERTER）ブロ
ック１０１は、制御電圧ＶIN１００を受けて制御電流１
１３及び１３０を出す。これらの回路は、制御電圧ＶIN
に比例している。制御電流（Ｉ）１３０は、ＶＣＯ部
（VCO CORE）ブロック２０２へ送られる。ＶＣＯ部ブロ
ック２０２には２個の出力ノード２１７と２１８があ
り、これらはそれぞれキャパシタ２０３と２０４を通じ
て正電圧源に結合されている。
ック１０１は、制御電圧ＶIN１００を受けて制御電流１
１３及び１３０を出す。これらの回路は、制御電圧ＶIN
に比例している。制御電流（Ｉ）１３０は、ＶＣＯ部
（VCO CORE）ブロック２０２へ送られる。ＶＣＯ部ブロ
ック２０２には２個の出力ノード２１７と２１８があ
り、これらはそれぞれキャパシタ２０３と２０４を通じ
て正電圧源に結合されている。
【０００５】ノード２１７と２１８は、２つの作動状態
の間を交替し、一方のノードが第１の状態にあれば、他
方のノードは第２の状態にある。第１の作動状態では出
力ノードは正電源電圧値に充電され、作動状態が変わる
までこの値を維持する。第２の作動状態では出力ノード
は、状態の変化がトリガされるまで制御電流１３０
（Ｉ）によって定められる割合で正電源電圧値から下が
る。ＶＣＯ部２０２は、ｃｌｋ+入力２１５とｃｌｋ-入
力２１６とを受けて、出力ノード２１７と２１８の状態
切替えを制御する。出力ノード２１７と２１８はそれぞ
れ比較器２０５と２０６の負入力端子に結合される。ラ
イン２２５上の比較器２０５と２０６の正入力端子に
は、トリップ電圧が与えられる。比較器２０５と２０６
は、それぞれセット／リセット・フリップフロップ２０
７の、「セット」及び「リセット」入力端子に結合され
る。Ｓ−Ｒフリップフロップ（ラッチ）２０７は、Ｑ及
びＱ*出力を出し、これらはそれぞれｃｌｋ+２１５及び
ｃｌｋ-２１６出力信号である。信号２１５と２１６
は、ＶＣＯシステムの発振出力である。
の間を交替し、一方のノードが第１の状態にあれば、他
方のノードは第２の状態にある。第１の作動状態では出
力ノードは正電源電圧値に充電され、作動状態が変わる
までこの値を維持する。第２の作動状態では出力ノード
は、状態の変化がトリガされるまで制御電流１３０
（Ｉ）によって定められる割合で正電源電圧値から下が
る。ＶＣＯ部２０２は、ｃｌｋ+入力２１５とｃｌｋ-入
力２１６とを受けて、出力ノード２１７と２１８の状態
切替えを制御する。出力ノード２１７と２１８はそれぞ
れ比較器２０５と２０６の負入力端子に結合される。ラ
イン２２５上の比較器２０５と２０６の正入力端子に
は、トリップ電圧が与えられる。比較器２０５と２０６
は、それぞれセット／リセット・フリップフロップ２０
７の、「セット」及び「リセット」入力端子に結合され
る。Ｓ−Ｒフリップフロップ（ラッチ）２０７は、Ｑ及
びＱ*出力を出し、これらはそれぞれｃｌｋ+２１５及び
ｃｌｋ-２１６出力信号である。信号２１５と２１６
は、ＶＣＯシステムの発振出力である。
【０００６】ノード２１７がランプ（RAMP）ダウン状態
にあり、トリップ電圧値に達すると、比較器２０５はラ
ッチ２０７のセット入力端子に、ハイパルスを出す。こ
れにより、ラッチ２０７（Ｑ，Ｑ*）の出力は（０,
１）から（１, ０）へと変化する。ｃｌｋ+及びｃｌｋ-
信号によってＶＣＯ部２０２は出力ノード２１７と２１
８の作動状態を切替える。ノード２１８がトリップ電圧
値より下がると、比較器２０６はラッチ２０７のリセッ
ト入力をトリガし、出力を（１，０）から（０，１）へ
と変化させ、ｃｌｋ+及びｃｌｋ-は別のサイクルをトリ
ガする。
にあり、トリップ電圧値に達すると、比較器２０５はラ
ッチ２０７のセット入力端子に、ハイパルスを出す。こ
れにより、ラッチ２０７（Ｑ，Ｑ*）の出力は（０,
１）から（１, ０）へと変化する。ｃｌｋ+及びｃｌｋ-
信号によってＶＣＯ部２０２は出力ノード２１７と２１
８の作動状態を切替える。ノード２１８がトリップ電圧
値より下がると、比較器２０６はラッチ２０７のリセッ
ト入力をトリガし、出力を（１，０）から（０，１）へ
と変化させ、ｃｌｋ+及びｃｌｋ-は別のサイクルをトリ
ガする。
【０００７】このＶＣＯブロックの半サイクルは、理想
的にはランプ電圧が正電源電圧値からトリップ電圧値へ
降下するに要する時間である。しかし、いったんランプ
電圧がトリップ電圧値と交差すると、ランプ電圧は、比
較器及びラッチがＶＣＯ部を切替えることができるまで
降下し続ける。ＶＣＯの半サイクルは、ランプダウン時
間と比較器／ラッチ遅延の和である。したがって、この
ＶＣＯ回路の周波数応答は（補償ループ（COMPENSATION
LOOP）がないときは）次のようになる。 ＦOUT＝１／２（ＣＶ／Ｉ＋ｄｅｌｖ） ここで、Ｖは電圧源とトリップ電圧値の間の電位差であ
り、Ｃはキャパシタ２０３と２０４のキャパシタンスで
あり、Ｉは制御電流１３０であり、ｄｅｌｖは比較器／
ラッチ遅延である。したがって、理想的半サイクルの項
ＣＶ／Ｉが比較器／ラッチ遅延ｄｅｌｖと同程度の大き
さにある高周波では、比較器とラッチの遅延により周波
数対電圧の応答に非直線性がもたらされる。
的にはランプ電圧が正電源電圧値からトリップ電圧値へ
降下するに要する時間である。しかし、いったんランプ
電圧がトリップ電圧値と交差すると、ランプ電圧は、比
較器及びラッチがＶＣＯ部を切替えることができるまで
降下し続ける。ＶＣＯの半サイクルは、ランプダウン時
間と比較器／ラッチ遅延の和である。したがって、この
ＶＣＯ回路の周波数応答は（補償ループ（COMPENSATION
LOOP）がないときは）次のようになる。 ＦOUT＝１／２（ＣＶ／Ｉ＋ｄｅｌｖ） ここで、Ｖは電圧源とトリップ電圧値の間の電位差であ
り、Ｃはキャパシタ２０３と２０４のキャパシタンスで
あり、Ｉは制御電流１３０であり、ｄｅｌｖは比較器／
ラッチ遅延である。したがって、理想的半サイクルの項
ＣＶ／Ｉが比較器／ラッチ遅延ｄｅｌｖと同程度の大き
さにある高周波では、比較器とラッチの遅延により周波
数対電圧の応答に非直線性がもたらされる。
【０００８】図２は、ＶＣＯの周波数と電圧特性の関係
を示すグラフである。実線は周波数が単にＶＣＯ部のラ
ンプダウン時間の関数（ＦOUT＝１／（２ＴH））である
ようなＶＣＯの理想的周波数応答を表わしている。破線
カーブはＶＣＯの未補償出力であり、これは破線の限界
線（ＦOUT＝１／（２ｄｅｌｖ）に等しい）に向かって
平らになる。破線カーブによって表される周波数応答を
有するＶＣＯを用いた位相ロックループは解析できず、
不安定であるか、またはグラフの非直線部分内の周波数
で入信データに対して同期にロックできない。そのた
め、ＶＣＯ回路では比較器／ラッチ遅延の影響を最小限
まで押さえることが望まれる。
を示すグラフである。実線は周波数が単にＶＣＯ部のラ
ンプダウン時間の関数（ＦOUT＝１／（２ＴH））である
ようなＶＣＯの理想的周波数応答を表わしている。破線
カーブはＶＣＯの未補償出力であり、これは破線の限界
線（ＦOUT＝１／（２ｄｅｌｖ）に等しい）に向かって
平らになる。破線カーブによって表される周波数応答を
有するＶＣＯを用いた位相ロックループは解析できず、
不安定であるか、またはグラフの非直線部分内の周波数
で入信データに対して同期にロックできない。そのた
め、ＶＣＯ回路では比較器／ラッチ遅延の影響を最小限
まで押さえることが望まれる。
【０００９】先行技術のＣＭＯＳ比較器がＷａｋａｙａ
ｍａ及びＡｂｉｄｉによる"A 30MHzLow-jitter,High-Li
nearity CMOS Voltage-Controlled Oscillator"(IEEE J
ournal of Solid State Electronics,Vol.SC-22,No.6；
1987-12;pp.1074-1080)に開示されている。Ｗａｋａｙ
ａｍａらの比較器を図３に示す。
ｍａ及びＡｂｉｄｉによる"A 30MHzLow-jitter,High-Li
nearity CMOS Voltage-Controlled Oscillator"(IEEE J
ournal of Solid State Electronics,Vol.SC-22,No.6；
1987-12;pp.1074-1080)に開示されている。Ｗａｋａｙ
ａｍａらの比較器を図３に示す。
【００１０】ＰＭＯＳトランジスタＭ5が正電圧源とノ
ード３００の間に結合され、そのゲートは負電圧源に結
合されている。ＰＭＯＳトランジスタＭ1がノード３０
０と負電圧源の間に結合され、そのゲートは正入力端子
３０４の役割を果している。ＰＭＯＳトランジスタＭ2
がノード３００と出力ノード３０３の間に結合され、そ
のゲートは負入力端子３０６の役割を果している。ＮＭ
ＯＳトランジスタＭ4が出力ノード３０３と負電圧源の
間に結合され、そのゲートは高インピーダンスノードＨ
ＩＺ３０２に結合されている。ＮＭＯＳトランジスタＭ
3が高インピーダンスノード３０２と負電圧源の間に結
合されそのゲートは出力ノード３０３に結合されてい
る。ＮＭＯＳトランジスタＭ6が入力ノード３０３と負
電圧源の間に結合され、そのゲートはリセットＲＳＴ入
力端子３０１の役割を果している。
ード３００の間に結合され、そのゲートは負電圧源に結
合されている。ＰＭＯＳトランジスタＭ1がノード３０
０と負電圧源の間に結合され、そのゲートは正入力端子
３０４の役割を果している。ＰＭＯＳトランジスタＭ2
がノード３００と出力ノード３０３の間に結合され、そ
のゲートは負入力端子３０６の役割を果している。ＮＭ
ＯＳトランジスタＭ4が出力ノード３０３と負電圧源の
間に結合され、そのゲートは高インピーダンスノードＨ
ＩＺ３０２に結合されている。ＮＭＯＳトランジスタＭ
3が高インピーダンスノード３０２と負電圧源の間に結
合されそのゲートは出力ノード３０３に結合されてい
る。ＮＭＯＳトランジスタＭ6が入力ノード３０３と負
電圧源の間に結合され、そのゲートはリセットＲＳＴ入
力端子３０１の役割を果している。
【００１１】図３の比較器は、正帰還比較器と呼ばれ
る。トランジスタＭ3とＭ4は交差結合され、したがって
トランジスタＭ4は強くＯＮにすべきではない。ＨＩＺ
３０２には、トランジスタＭ2がＯＦＦのときトランジ
スタＭ1を通って流れる電流をトランジスタＭ4が半分に
下降させるに充分な電圧を有するべきである。ＩＮ-電
圧がＩＮ+電圧と交差すると、トランジスタＭ2を流れる
電流はトランジスタＭ4を流れる電流よりも大きくな
り、出力ノードＯＵＴ３０３での電圧は上昇しはじめ、
トランジスタＭ3はＯＮになる。ＨＩＺノード３０２が
トランジスタＭ3を通してローになり、トランジスタＭ4
は閉じはじめる。正帰還が取って代わり、ＯＵＴ３０３
ノードがハイにラッチする。この回路の電圧と時間特性
の関係を図４に示す。
る。トランジスタＭ3とＭ4は交差結合され、したがって
トランジスタＭ4は強くＯＮにすべきではない。ＨＩＺ
３０２には、トランジスタＭ2がＯＦＦのときトランジ
スタＭ1を通って流れる電流をトランジスタＭ4が半分に
下降させるに充分な電圧を有するべきである。ＩＮ-電
圧がＩＮ+電圧と交差すると、トランジスタＭ2を流れる
電流はトランジスタＭ4を流れる電流よりも大きくな
り、出力ノードＯＵＴ３０３での電圧は上昇しはじめ、
トランジスタＭ3はＯＮになる。ＨＩＺノード３０２が
トランジスタＭ3を通してローになり、トランジスタＭ4
は閉じはじめる。正帰還が取って代わり、ＯＵＴ３０３
ノードがハイにラッチする。この回路の電圧と時間特性
の関係を図４に示す。
【００１２】図４（ａ）のライン４１０と４１１は、こ
の比較器が上述のＶＣＯに使用されるときに生じるＩＮ
+及びＩＮ-についての電圧と時間特性の関係を表してい
る。ＩＮ+は安定基準電圧を、ＩＮ-はランプ電圧を示
す。ＩＮ+は電圧ＶTRIPでは一定である。時刻Ｔ1の前
は、ＩＮ-は電圧ＶPOSで一定である。時刻Ｔ1では、Ｉ
Ｎ-は一定の割合で下がり始める。時刻Ｔ2に、ＩＮ-は
ＩＮ+と交差する。時刻Ｔ6には、ＩＮ-は電圧ＶPOSへと
もどる。
の比較器が上述のＶＣＯに使用されるときに生じるＩＮ
+及びＩＮ-についての電圧と時間特性の関係を表してい
る。ＩＮ+は安定基準電圧を、ＩＮ-はランプ電圧を示
す。ＩＮ+は電圧ＶTRIPでは一定である。時刻Ｔ1の前
は、ＩＮ-は電圧ＶPOSで一定である。時刻Ｔ1では、Ｉ
Ｎ-は一定の割合で下がり始める。時刻Ｔ2に、ＩＮ-は
ＩＮ+と交差する。時刻Ｔ6には、ＩＮ-は電圧ＶPOSへと
もどる。
【００１３】図４（ｂ）のライン４１２と４１３は、Ｈ
ＩＺ入力ノード３０２と出力ノード３０３での電圧と時
間特性の関係を表している、時刻Ｔ3より前は、ＨＩＺ
ノード３０２は外部回路に発生される定電圧ＶBIASを維
持し、ＯＵＴノード３０３は負電源電圧値と同等の電圧
を維持する。時刻Ｔ3ではＩＮ-がＩＮ+の下で交差する
ことによりトリガされて、ＯＵＴはＶPOSに向かって上
昇しはじめ、トランジスタＭ3はＯＮになり、ＨＩＺ３
０２を負電源電圧値の方へ引っ張る。時刻Ｔ4では、Ｈ
ＩＺ入力３０２は負電源電圧値へ引かれ、トランジスタ
Ｍ4はＯＦＦになり、ＯＵＴノード３０３での出力電圧
を急速にＶPOSに向けて充電上昇させ、時刻Ｔ5にＶPOS
に達する。ＩＮ-がＩＮ+の上で交差する時刻Ｔ6では、
出力ノード３０３での電圧は電圧ＶPOSにとどまる。こ
れは正帰還がトランジスタＭ4を高インピーダンス状態
で維持するからである。
ＩＺ入力ノード３０２と出力ノード３０３での電圧と時
間特性の関係を表している、時刻Ｔ3より前は、ＨＩＺ
ノード３０２は外部回路に発生される定電圧ＶBIASを維
持し、ＯＵＴノード３０３は負電源電圧値と同等の電圧
を維持する。時刻Ｔ3ではＩＮ-がＩＮ+の下で交差する
ことによりトリガされて、ＯＵＴはＶPOSに向かって上
昇しはじめ、トランジスタＭ3はＯＮになり、ＨＩＺ３
０２を負電源電圧値の方へ引っ張る。時刻Ｔ4では、Ｈ
ＩＺ入力３０２は負電源電圧値へ引かれ、トランジスタ
Ｍ4はＯＦＦになり、ＯＵＴノード３０３での出力電圧
を急速にＶPOSに向けて充電上昇させ、時刻Ｔ5にＶPOS
に達する。ＩＮ-がＩＮ+の上で交差する時刻Ｔ6では、
出力ノード３０３での電圧は電圧ＶPOSにとどまる。こ
れは正帰還がトランジスタＭ4を高インピーダンス状態
で維持するからである。
【００１４】時刻Ｔ7では、リセット信号ＲＳＴ３０１
が外部回路（図４（ｃ）のライン４１４）によって出力
される。信号ＲＳＴが出力されると、トランジスタＭ6
は出力ノード３０３と負電圧源の間の低インピーダンス
通路となり、出力ノード３０３を放電させる。出力電圧
が負電圧源へと降下するにつれて、トランジスタＭ3の
インピーダンスは増加しはじめ、ＨＩＺノード３０２で
の電圧はＶBIASへと上昇する。時刻Ｔ8では、リセット
信号ＲＳＴが最大振幅となり、出力ノード３０３は負電
圧源まで完全に放電される。これによってトランジスタ
Ｍ3は完全にＯＦＦとなりＨＩＺノード３０２がＶBIAS
に向かって上昇する割合を増加させる。時刻Ｔ9では、
ＨＩＺノード３０２は電圧ＶBIASに達する。
が外部回路（図４（ｃ）のライン４１４）によって出力
される。信号ＲＳＴが出力されると、トランジスタＭ6
は出力ノード３０３と負電圧源の間の低インピーダンス
通路となり、出力ノード３０３を放電させる。出力電圧
が負電圧源へと降下するにつれて、トランジスタＭ3の
インピーダンスは増加しはじめ、ＨＩＺノード３０２で
の電圧はＶBIASへと上昇する。時刻Ｔ8では、リセット
信号ＲＳＴが最大振幅となり、出力ノード３０３は負電
圧源まで完全に放電される。これによってトランジスタ
Ｍ3は完全にＯＦＦとなりＨＩＺノード３０２がＶBIAS
に向かって上昇する割合を増加させる。時刻Ｔ9では、
ＨＩＺノード３０２は電圧ＶBIASに達する。
【００１５】図３の比較器設計には短所がある。たとえ
ば高インピーダンスノードＨＩＺ３０２のためのＶBIAS
には、トランジスタＭ2がＯＦＦのときトランジスタＭ1
を流れる電流をトランジスタＭ4が半分に低下させるに
充分な電圧がなければならない。そうでなく、ＨＩＺで
の電圧が大きすぎると、トランジスタＭ4がより多くの
電流を通し回路のバランスが崩れる。言い換えると、ト
ランジスタＭ2が出力ノードを充電しはじめるに充分な
電流を通すためには、ＩＮ-はＶBIASオフセットによっ
て定まるオフセット電圧だけＩＮ+よりも高くなければ
ならない。ＨＩＺでの電圧が低すぎると、トランジスタ
Ｍ4を通って流れる電流は少なくなり、比較器は、ＨＩ
Ｚでの電圧エラーによって定まる電圧オフセットだけ、
ＩＮ+よりも高い電圧にＩＮ-があるときに状態を切替え
はじめる。本来の電圧が維持されないときは比較器は平
衡を失う。
ば高インピーダンスノードＨＩＺ３０２のためのＶBIAS
には、トランジスタＭ2がＯＦＦのときトランジスタＭ1
を流れる電流をトランジスタＭ4が半分に低下させるに
充分な電圧がなければならない。そうでなく、ＨＩＺで
の電圧が大きすぎると、トランジスタＭ4がより多くの
電流を通し回路のバランスが崩れる。言い換えると、ト
ランジスタＭ2が出力ノードを充電しはじめるに充分な
電流を通すためには、ＩＮ-はＶBIASオフセットによっ
て定まるオフセット電圧だけＩＮ+よりも高くなければ
ならない。ＨＩＺでの電圧が低すぎると、トランジスタ
Ｍ4を通って流れる電流は少なくなり、比較器は、ＨＩ
Ｚでの電圧エラーによって定まる電圧オフセットだけ、
ＩＮ+よりも高い電圧にＩＮ-があるときに状態を切替え
はじめる。本来の電圧が維持されないときは比較器は平
衡を失う。
【００１６】第２に、ＨＩＺはきわめて高いインピーダ
ンスでなければならない。実際、トランジスタＭ3に対
しては、ノードＨＩＺは開放回路のようでなければなら
ない。しかし、ＨＩＺでの電圧はトランジスタＭ3がＯ
ＦＦの間はドリフトしてはならない。
ンスでなければならない。実際、トランジスタＭ3に対
しては、ノードＨＩＺは開放回路のようでなければなら
ない。しかし、ＨＩＺでの電圧はトランジスタＭ3がＯ
ＦＦの間はドリフトしてはならない。
【００１７】第３に、ＨＩＺはキャパシタンスが小さく
なければならない。ノードＨＩＺでのキャパシタンスが
大きいと、トランジスタＭ3はＨＩＺを低くするのに時
間がかかり、比較器出力の立上がり時間を短くするため
の回路内の正帰還の有効性が低下する。
なければならない。ノードＨＩＺでのキャパシタンスが
大きいと、トランジスタＭ3はＨＩＺを低くするのに時
間がかかり、比較器出力の立上がり時間を短くするため
の回路内の正帰還の有効性が低下する。
【００１８】さらに、ＨＩＺノードは信号ノイズから分
離しなくてはならない。ＨＩＺは高インピーダンスノー
ドであるから、ノイズに対してきわめて敏感である。ま
たＨＩＺでのノイズは、この比較器のオフセットに悪影
響を与える。
離しなくてはならない。ＨＩＺは高インピーダンスノー
ドであるから、ノイズに対してきわめて敏感である。ま
たＨＩＺでのノイズは、この比較器のオフセットに悪影
響を与える。
【００１９】高出力インピーダンスで低キャパシタンス
のＨＩＺ電圧（ＶBIAS）を発生させるにはかなりの量の
回路を必要とし、集積回路チップ上でかなりの面積を必
要とする。またＨＩＺノードは雑音信号から分離しなく
てはならず、これがさらに設計に制約を与える。
のＨＩＺ電圧（ＶBIAS）を発生させるにはかなりの量の
回路を必要とし、集積回路チップ上でかなりの面積を必
要とする。またＨＩＺノードは雑音信号から分離しなく
てはならず、これがさらに設計に制約を与える。
【００２０】比較器／ラッチ遅延の影響を最小限に抑え
るための技術が、１９９１年１１月１２日に出願され本
発明の譲受人に譲渡され出願係属中の「LINEARLIZED AN
D DELAY CONPENSATED ALL C-MOS VCO」と題された米国
特許出願No.７９２,２２２（日本国特許出願特願平４-
２７２,８９５）に述べられている。この技術は、図１
に示したような補償ループを用いている。
るための技術が、１９９１年１１月１２日に出願され本
発明の譲受人に譲渡され出願係属中の「LINEARLIZED AN
D DELAY CONPENSATED ALL C-MOS VCO」と題された米国
特許出願No.７９２,２２２（日本国特許出願特願平４-
２７２,８９５）に述べられている。この技術は、図１
に示したような補償ループを用いている。
【００２１】ＶＣＯ部ブロック２０８は、ライン１１３
上でｃｌｋ+及びｃｌｋ-信号で制御電流Ｉを受ける。Ｖ
ＣＯ部２０８の出力部２２９と２３０は、キャパシタ２
２７及び２２８を通じて正電圧源へ結合される。ＶＣＯ
部２０８は、ＶＣＯ部２０２と同じように作動し、出力
ノード２２９と２３０で電圧信号を発生し、これら各ノ
ードはそれぞれノード２１７及び２１８にこの電圧をそ
のまま反映させる。トラック-アンド-ホールド（track-
and-hold）回路２１９と２２０が出力ノード２２９及び
２３０に結合され、また制御記号としてそれぞれｃｌｋ
+及びｃｌｋ-信号を受ける。これらのトラック−アンド
−ホールド回路はトラック（追跡）作動状態中に各入力
ノードでの電圧を追跡し、次にピーク電圧値（ランプダ
ウン最小値）を保持しホールド（保持）作動状態の間、
このピーク値をノード２１２に供給する。トラック−ア
ンド−ホールド回路内の切替回路によって、回路２１９
と２２０は各ホールド状態にある間だけノード２１２に
結合される。ノード２１２は保持されたピーク値を低域
フィルタ２１０を通じて差動増幅器２１１の負入力端子
へ送る。差動増幅器２１１はフィルタずみのピーク値
を、外部から与えられた基準電圧２２４と比較し、ワイ
ヤ２２５上にトリップ電圧信号を発生する。こうして、
補償ループが形成される。
上でｃｌｋ+及びｃｌｋ-信号で制御電流Ｉを受ける。Ｖ
ＣＯ部２０８の出力部２２９と２３０は、キャパシタ２
２７及び２２８を通じて正電圧源へ結合される。ＶＣＯ
部２０８は、ＶＣＯ部２０２と同じように作動し、出力
ノード２２９と２３０で電圧信号を発生し、これら各ノ
ードはそれぞれノード２１７及び２１８にこの電圧をそ
のまま反映させる。トラック-アンド-ホールド（track-
and-hold）回路２１９と２２０が出力ノード２２９及び
２３０に結合され、また制御記号としてそれぞれｃｌｋ
+及びｃｌｋ-信号を受ける。これらのトラック−アンド
−ホールド回路はトラック（追跡）作動状態中に各入力
ノードでの電圧を追跡し、次にピーク電圧値（ランプダ
ウン最小値）を保持しホールド（保持）作動状態の間、
このピーク値をノード２１２に供給する。トラック−ア
ンド−ホールド回路内の切替回路によって、回路２１９
と２２０は各ホールド状態にある間だけノード２１２に
結合される。ノード２１２は保持されたピーク値を低域
フィルタ２１０を通じて差動増幅器２１１の負入力端子
へ送る。差動増幅器２１１はフィルタずみのピーク値
を、外部から与えられた基準電圧２２４と比較し、ワイ
ヤ２２５上にトリップ電圧信号を発生する。こうして、
補償ループが形成される。
【００２２】補償ループは作動周波数が増加するにつれ
て正電源電圧値とトリップ電圧の間の電圧差Ｖが低下す
るようにトリップ電圧を変える。したがって、比較器／
ラッチ遅延によって生じたＶＣＯ部の電圧のオーバーシ
ュートが、トリップ電圧に対応する変化で補償される。
この補償された回路の周波数応答は次の通りである。 ＦOUT＝１／２［ＣＶ'／Ｉ＋ｄｅｌｖ／（Ｎ＋１）］ ここで、Ｎは差動増幅器２１１のゲインであり、Ｖ'は
電源電圧値と基準電圧の差である。ゲインがＮ＝１０の
ときには、補償回路の直線部分は（測定方法に応じて）
１１倍増加させることができる。これによってＶＣＯの
範囲が大きく広がる。しかし、変化したトリップ電圧が
電源電圧値の近くに上昇すると、回路のノイズ免疫度が
低下する。そのため高周波作動の場合には、この補償回
路には電圧源からのノイズにより位相ジッターが発生す
ることがある。
て正電源電圧値とトリップ電圧の間の電圧差Ｖが低下す
るようにトリップ電圧を変える。したがって、比較器／
ラッチ遅延によって生じたＶＣＯ部の電圧のオーバーシ
ュートが、トリップ電圧に対応する変化で補償される。
この補償された回路の周波数応答は次の通りである。 ＦOUT＝１／２［ＣＶ'／Ｉ＋ｄｅｌｖ／（Ｎ＋１）］ ここで、Ｎは差動増幅器２１１のゲインであり、Ｖ'は
電源電圧値と基準電圧の差である。ゲインがＮ＝１０の
ときには、補償回路の直線部分は（測定方法に応じて）
１１倍増加させることができる。これによってＶＣＯの
範囲が大きく広がる。しかし、変化したトリップ電圧が
電源電圧値の近くに上昇すると、回路のノイズ免疫度が
低下する。そのため高周波作動の場合には、この補償回
路には電圧源からのノイズにより位相ジッターが発生す
ることがある。
【００２３】
【発明の概要】本発明は正帰還と直流電圧クランピング
を用いた。高速の全ＣＭＯＳ比較器を提供する。この回
路は、ソース結合された２個のＰＭＯＳトランジスタに
よって構成され、その各ソースは電流源または電源電圧
に結合されている。第１のＰＭＯＳトランジスタのゲー
トは正電圧入力端子であり、第２のＰＭＯＳトランジス
タのゲートは負電圧入力端子である。回路の出力は第２
ＰＭＯＳトランジスタのドレインから取られる。第２Ｐ
ＭＯＳトランジスタのドレインは、さらにカレントミラ
ーの１個の端子に結合される。第３のＰＭＯＳトランジ
スタは第１のＰＭＯＳトランジスタのドレインとカレン
トミラーの第２端子の間に結合される。
を用いた。高速の全ＣＭＯＳ比較器を提供する。この回
路は、ソース結合された２個のＰＭＯＳトランジスタに
よって構成され、その各ソースは電流源または電源電圧
に結合されている。第１のＰＭＯＳトランジスタのゲー
トは正電圧入力端子であり、第２のＰＭＯＳトランジス
タのゲートは負電圧入力端子である。回路の出力は第２
ＰＭＯＳトランジスタのドレインから取られる。第２Ｐ
ＭＯＳトランジスタのドレインは、さらにカレントミラ
ーの１個の端子に結合される。第３のＰＭＯＳトランジ
スタは第１のＰＭＯＳトランジスタのドレインとカレン
トミラーの第２端子の間に結合される。
【００２４】この第３のＰＭＯＳトランジスタのゲート
は、回路に正帰還を送るように出力ノードに結合され
る。負入力電圧が正入力電圧より低くなると第２ＰＭＯ
Ｓトランジスタを通る電流が増加し、第１ＰＭＯＳトラ
ンジスタを通る電流が減少する。第２と第１のＰＭＯＳ
トランジスタの間の電流差によって出力ノードが充電さ
れる。出力ノードでの電圧が上昇するにつれて、第３Ｐ
ＭＯＳトランジスタの等価抵抗が増加し、その結果、第
１ＰＭＯＳトランジスタを通る電流が低下する。これに
よって出力ノードへ送られる電流が増加し、回路の駆動
特性が向上する。
は、回路に正帰還を送るように出力ノードに結合され
る。負入力電圧が正入力電圧より低くなると第２ＰＭＯ
Ｓトランジスタを通る電流が増加し、第１ＰＭＯＳトラ
ンジスタを通る電流が減少する。第２と第１のＰＭＯＳ
トランジスタの間の電流差によって出力ノードが充電さ
れる。出力ノードでの電圧が上昇するにつれて、第３Ｐ
ＭＯＳトランジスタの等価抵抗が増加し、その結果、第
１ＰＭＯＳトランジスタを通る電流が低下する。これに
よって出力ノードへ送られる電流が増加し、回路の駆動
特性が向上する。
【００２５】この回路に対するもう一つの改良として、
電圧クランプ装置が設計に含まれる。１個のＮＭＯＳト
ランジスタのドレインとゲートがカレントミラーの各ソ
ースに結合され、ＮＭＯＳトランジスタのソースが負電
圧源に結合される。このＮＭＯＳトランジスタの追加に
よって出力電圧がＮＭＯＳトランジスタの閾値電圧であ
るＶTHより下に落ちることを防止し、こうして出力によ
り必要とされる電圧を、したがって出力の立上がり時間
を下げる。出力を下げるためにリセット手段が設けられ
ている。
電圧クランプ装置が設計に含まれる。１個のＮＭＯＳト
ランジスタのドレインとゲートがカレントミラーの各ソ
ースに結合され、ＮＭＯＳトランジスタのソースが負電
圧源に結合される。このＮＭＯＳトランジスタの追加に
よって出力電圧がＮＭＯＳトランジスタの閾値電圧であ
るＶTHより下に落ちることを防止し、こうして出力によ
り必要とされる電圧を、したがって出力の立上がり時間
を下げる。出力を下げるためにリセット手段が設けられ
ている。
【００２６】
【実施例】ＣＭＯＳ高速閾値交差検出器について説明す
る。以下の説明では、本発明がさらに理解しやすいよう
に、多数の詳細な事項について述べる。しかし、技術に
精通した者にとっては、これらの詳細な事項なしに本発
明を実施できることは明らかである。その他の場合に
は、本発明の説明が分かりにくくなるのを避けるため、
既知の回路については説明しなかった。
る。以下の説明では、本発明がさらに理解しやすいよう
に、多数の詳細な事項について述べる。しかし、技術に
精通した者にとっては、これらの詳細な事項なしに本発
明を実施できることは明らかである。その他の場合に
は、本発明の説明が分かりにくくなるのを避けるため、
既知の回路については説明しなかった。
【００２７】本発明の比較器回路では正帰還を利用して
出力電圧の立上がり時間を短縮する。しかし、先行技術
において要求されるような高インピーダンスのノードを
備える複雑な回路は必要としない。トランジスタ４個の
比較器回路を図５に示す。
出力電圧の立上がり時間を短縮する。しかし、先行技術
において要求されるような高インピーダンスのノードを
備える複雑な回路は必要としない。トランジスタ４個の
比較器回路を図５に示す。
【００２８】ＰＭＯＳトランジスタＭ11がノード５００
とノード５０１の間に結合されており、そのゲートは正
入力端子ＩＮ+３０４として作用する。ＰＭＯＳトラン
ジスタＭ12がノード３０３とノード５００の間に結合さ
れており、そのゲートは負入力端子ＩＮ-３０６として
作用する。ＮＭＯＳトランジスタＭ13がノード５０１と
負電圧源の間に結合されている。また、ＮＭＯＳトラン
ジスタＭ14が出力ノード３０３と負電圧源の間に結合さ
れている。トランジスタＭ13とＭ14の各ゲートがともに
ノード５０１に結合されており、カレントミラーを形成
している。ノード５００が電流源（CURRENT SOURCE）ま
たは正の供給電圧のいずれかに結合している。（ノード
５００を電流源に結合すると、電流は制限され、回路内
に散逸される電力が制限されるため、回路を低電力用途
に使用することができる）。出力信号 ＯＵＴ5は出力ノ
ード３０３から取られる。
とノード５０１の間に結合されており、そのゲートは正
入力端子ＩＮ+３０４として作用する。ＰＭＯＳトラン
ジスタＭ12がノード３０３とノード５００の間に結合さ
れており、そのゲートは負入力端子ＩＮ-３０６として
作用する。ＮＭＯＳトランジスタＭ13がノード５０１と
負電圧源の間に結合されている。また、ＮＭＯＳトラン
ジスタＭ14が出力ノード３０３と負電圧源の間に結合さ
れている。トランジスタＭ13とＭ14の各ゲートがともに
ノード５０１に結合されており、カレントミラーを形成
している。ノード５００が電流源（CURRENT SOURCE）ま
たは正の供給電圧のいずれかに結合している。（ノード
５００を電流源に結合すると、電流は制限され、回路内
に散逸される電力が制限されるため、回路を低電力用途
に使用することができる）。出力信号 ＯＵＴ5は出力ノ
ード３０３から取られる。
【００２９】比較器の動作は次の通りである。トランジ
スタＭ13とＭ14とで構成されるカレントミラーにより、
ノード５０１から負電圧源へ流れる電流が、出力ノード
３０３から負電圧源へ流れる電流と等価である状態がセ
ットアップされる。ＩＮ+の電圧がＩＮ-の電圧よりも大
きい場合を考慮し、また電流２Ｉcがノード５００に送
られることを仮定すると、トランジスタＭ11は電流Ｉc
から一定量の電流△Ｉcを差引いた量の電流を導通して
いることになり、トランジスタＭ12は電流Ｉcに一定量
の電流△Ｉcを加えた量の電流を導通していることにな
る。トランジスタＭ13はＩc−△Ｉcを導通しているだけ
であり、またトランジスタＭ14は等価の電流Ｉc-△Ｉc
を導通しているはずなので、２△Ｉcと同等の正味電流
がノード３０３に残されて寄生容量Ｃpを充電し、回路
が飽和するまでＯＵＴ5の電圧を上昇させる。逆にＩＮ+
の電位がＩＮ-の電位よりも低い場合には、ノード３０
３での電流は−２△Ｉcであり、これが寄生容量を放電
させ、電圧信号ＯＵＴ5を負の供給値に低下させる。
スタＭ13とＭ14とで構成されるカレントミラーにより、
ノード５０１から負電圧源へ流れる電流が、出力ノード
３０３から負電圧源へ流れる電流と等価である状態がセ
ットアップされる。ＩＮ+の電圧がＩＮ-の電圧よりも大
きい場合を考慮し、また電流２Ｉcがノード５００に送
られることを仮定すると、トランジスタＭ11は電流Ｉc
から一定量の電流△Ｉcを差引いた量の電流を導通して
いることになり、トランジスタＭ12は電流Ｉcに一定量
の電流△Ｉcを加えた量の電流を導通していることにな
る。トランジスタＭ13はＩc−△Ｉcを導通しているだけ
であり、またトランジスタＭ14は等価の電流Ｉc-△Ｉc
を導通しているはずなので、２△Ｉcと同等の正味電流
がノード３０３に残されて寄生容量Ｃpを充電し、回路
が飽和するまでＯＵＴ5の電圧を上昇させる。逆にＩＮ+
の電位がＩＮ-の電位よりも低い場合には、ノード３０
３での電流は−２△Ｉcであり、これが寄生容量を放電
させ、電圧信号ＯＵＴ5を負の供給値に低下させる。
【００３０】図６は、本発明のフィードバック手段を追
加した比較器である。図６の回路は図５の回路と同じで
あるが、その特徴として、ノード５０１と、ノード５０
２のトランジスタＭ11との間に、さらにＰＭＯＳトラン
ジスタＭ15が結合されている。トランジスタＭ15のゲー
トは出力ノード３０３に結合されており、正帰還を与え
ている。この正帰還により比較器の固有遅延が縮小され
ることはない。しかし、出力電圧レベルまたは比較器の
立上がり時間は改善される。トランジスタＭ15を含む回
路は、同じ入力駆動電圧のための単純な比較器よりも速
く反応する。したがって、この回路の総遅延は図５の回
路のものよりも少ない。
加した比較器である。図６の回路は図５の回路と同じで
あるが、その特徴として、ノード５０１と、ノード５０
２のトランジスタＭ11との間に、さらにＰＭＯＳトラン
ジスタＭ15が結合されている。トランジスタＭ15のゲー
トは出力ノード３０３に結合されており、正帰還を与え
ている。この正帰還により比較器の固有遅延が縮小され
ることはない。しかし、出力電圧レベルまたは比較器の
立上がり時間は改善される。トランジスタＭ15を含む回
路は、同じ入力駆動電圧のための単純な比較器よりも速
く反応する。したがって、この回路の総遅延は図５の回
路のものよりも少ない。
【００３１】トランジスタＭ15を通る正帰還の作用は、
トランジスタＭ12が出力ノード３０３をハイに駆動し始
めると、トランジスタＭ13とＭ14を止めることである。
ほかの場合には、トランジスタＭ14を通過する電流が代
わりに用いられて出力ノード３０３をハイに駆動するた
め、ＯＵＴ6の電圧はＯＵＴ5よりも速く上昇する。トラ
ンジスタＭ15はトランジスタＭ12が導通を開始するまで
は反応できないため、新しい回路の固有遅延はトランジ
スタ４個の比較器と同じである。
トランジスタＭ12が出力ノード３０３をハイに駆動し始
めると、トランジスタＭ13とＭ14を止めることである。
ほかの場合には、トランジスタＭ14を通過する電流が代
わりに用いられて出力ノード３０３をハイに駆動するた
め、ＯＵＴ6の電圧はＯＵＴ5よりも速く上昇する。トラ
ンジスタＭ15はトランジスタＭ12が導通を開始するまで
は反応できないため、新しい回路の固有遅延はトランジ
スタ４個の比較器と同じである。
【００３２】正帰還が作動しトランジスタＭ14を止める
と、出力ノード３０３のトランジスタＭ12の有効駆動が
実質的に増加する。このように、図６の回路には図５の
標準的比較器の設計よりもすぐれた動的駆動特性があ
り、その出力部上でより大きな負荷を駆動させることが
できる。結果として、高速比較器が得られる。
と、出力ノード３０３のトランジスタＭ12の有効駆動が
実質的に増加する。このように、図６の回路には図５の
標準的比較器の設計よりもすぐれた動的駆動特性があ
り、その出力部上でより大きな負荷を駆動させることが
できる。結果として、高速比較器が得られる。
【００３３】駆動可能出力が高いことの利点は、強力な
出力駆動を用いて比較器の出力に対する負荷の影響を小
さくできるため、比較器に付随する回路を大きくできる
ということでもある。したがって、正帰還の利点は次の
２つのやり方で用いることができる。すなわち、（１）
増大した駆動が同じ寄生容量に対する出力の立上がり時
間を短縮するか、または（２）増大した出力駆動を利用
し、大きさを増すことによって、それ自体が短い応答時
間を持ち得るような大きな回路を駆動することができ
る。
出力駆動を用いて比較器の出力に対する負荷の影響を小
さくできるため、比較器に付随する回路を大きくできる
ということでもある。したがって、正帰還の利点は次の
２つのやり方で用いることができる。すなわち、（１）
増大した駆動が同じ寄生容量に対する出力の立上がり時
間を短縮するか、または（２）増大した出力駆動を利用
し、大きさを増すことによって、それ自体が短い応答時
間を持ち得るような大きな回路を駆動することができ
る。
【００３４】図７は、ＮＭＯＳトランジスタＭ16が追加
されている図６の回路図である。ＮＭＯＳトランジスタ
Ｍ16はトランジスタＭ14と出力ノード３０３との間に結
合されている。また、トランジスタＭ16のゲートは出力
ノード３０３にも結合している。回路に対するトランジ
スタＭ16の効果は、出力電圧がトランジスタのゲート・
ソース閾値電圧である設定電圧以下に下がらないように
することである。トランジスタＭ16は直流クランプとし
て作用するため、ＯＵＴ7が高い出力電圧で起動し、そ
の結果、Ｍ16が比較器に付随する回路の閾値電圧に達す
るために必要な時間を短縮する。直流クランプのその他
の手段はこの回路で利用することができる。しかし、比
較器の起動出力電圧が付随回路の閾値電圧に近くなる
と、雑音免疫度が減少する。ドレーン・ゲート結合型Ｎ
ＭＯＳトランジスタにより、トランジスタのゲート・ソ
ース閾値電圧と同等の直流クランプが得られる。この直
流クランプ値は充分に大きいため、回路の立上がり時間
をかなり短縮することができ、さらに最少限の部品によ
り充分な雑音免疫度が得られる。
されている図６の回路図である。ＮＭＯＳトランジスタ
Ｍ16はトランジスタＭ14と出力ノード３０３との間に結
合されている。また、トランジスタＭ16のゲートは出力
ノード３０３にも結合している。回路に対するトランジ
スタＭ16の効果は、出力電圧がトランジスタのゲート・
ソース閾値電圧である設定電圧以下に下がらないように
することである。トランジスタＭ16は直流クランプとし
て作用するため、ＯＵＴ7が高い出力電圧で起動し、そ
の結果、Ｍ16が比較器に付随する回路の閾値電圧に達す
るために必要な時間を短縮する。直流クランプのその他
の手段はこの回路で利用することができる。しかし、比
較器の起動出力電圧が付随回路の閾値電圧に近くなる
と、雑音免疫度が減少する。ドレーン・ゲート結合型Ｎ
ＭＯＳトランジスタにより、トランジスタのゲート・ソ
ース閾値電圧と同等の直流クランプが得られる。この直
流クランプ値は充分に大きいため、回路の立上がり時間
をかなり短縮することができ、さらに最少限の部品によ
り充分な雑音免疫度が得られる。
【００３５】図８は、出力信号ＯＵＴ5・ＯＵＴ6・ＯＵ
Ｔ7（図５・図６・図７のそれぞれの各出力）の電圧と
時間特性の関係を示している。Ｔ0は信号ＩＮ-が電圧信
号ＩＮ+下で交差する時間を示している。ＶFFは比較器
に付随する回路（前記ＶＣＯの場合のフリップフロッ
プ）の閾値電圧を表わす。ＶTHは、ＮＭＯＳトランジス
タのゲート・ソース閾値電圧に対応する。時刻Ｔ0から
時刻Ｔ10までは、すべての出力信号は一定の電圧を維持
する。この時間は、比較器回路の固有遅延、またはトラ
ンジスタＭ12がＯＦＦ状態から戻り、電流の導通を開始
するまでにかかる時間に対応する。出力信号ＯＵＴ5は
時刻Ｔ10で上昇し始め、時刻Ｔ13で閾値電圧ＶFFと交差
する。出力信号ＯＵＴ6は時刻Ｔ10で上昇し始め、正帰
還により、出力信号ＯＵＴ5より先に時刻Ｔ12で閾値電
圧ＶFFと交差する。出力信号ＯＵＴ7はクランプ電圧Ｖ
THから時刻Ｔ10で上昇し始め、直流オフセットＶTHによ
る出力ＯＵＴ6と同じ割合で上昇し、時刻Ｔ12またはＴ
13よりもかなり前の時刻Ｔ11で閾値電圧ＶFFと交差す
る。前記ＶＣＯで利用される図６の回路により、周波数
範囲が拡大する。
Ｔ7（図５・図６・図７のそれぞれの各出力）の電圧と
時間特性の関係を示している。Ｔ0は信号ＩＮ-が電圧信
号ＩＮ+下で交差する時間を示している。ＶFFは比較器
に付随する回路（前記ＶＣＯの場合のフリップフロッ
プ）の閾値電圧を表わす。ＶTHは、ＮＭＯＳトランジス
タのゲート・ソース閾値電圧に対応する。時刻Ｔ0から
時刻Ｔ10までは、すべての出力信号は一定の電圧を維持
する。この時間は、比較器回路の固有遅延、またはトラ
ンジスタＭ12がＯＦＦ状態から戻り、電流の導通を開始
するまでにかかる時間に対応する。出力信号ＯＵＴ5は
時刻Ｔ10で上昇し始め、時刻Ｔ13で閾値電圧ＶFFと交差
する。出力信号ＯＵＴ6は時刻Ｔ10で上昇し始め、正帰
還により、出力信号ＯＵＴ5より先に時刻Ｔ12で閾値電
圧ＶFFと交差する。出力信号ＯＵＴ7はクランプ電圧Ｖ
THから時刻Ｔ10で上昇し始め、直流オフセットＶTHによ
る出力ＯＵＴ6と同じ割合で上昇し、時刻Ｔ12またはＴ
13よりもかなり前の時刻Ｔ11で閾値電圧ＶFFと交差す
る。前記ＶＣＯで利用される図６の回路により、周波数
範囲が拡大する。
【００３６】Ｍ11とＭ12で構成される異なるペアのトラ
ンジスタの一端子にトランジスタＭ16を配置することに
より、図７の回路は、ＩＮ-が入力オフセットによって
ＩＮ+下で交差するまでは出力が状態を変更しないよ
う、入力オフセットを受ける。これは、比較器がもはや
平衡を保っていないためである。
ンジスタの一端子にトランジスタＭ16を配置することに
より、図７の回路は、ＩＮ-が入力オフセットによって
ＩＮ+下で交差するまでは出力が状態を変更しないよ
う、入力オフセットを受ける。これは、比較器がもはや
平衡を保っていないためである。
【００３７】図９で示した本発明の好ましい実施例で
は、カレントミラーＭ13とＭ14の各結合ソースと負電圧
源との間にトランジスタＭ16が配置される。効果として
は、さらにＭ16が必要な直流クランプを発生するだけで
はなく、クランプのオフセットを除去することでもあ
る。また、図９にはトランジスタＭ14と並列に結合され
たＮＭＯＳトランジスタＭ17が示されている。このトラ
ンジスタにより、出力が高くなったあとに回路がリセッ
トされる。このリセット手段により、状態の変化がうま
く検出されたあとに比較器に付随する回路が比較器をリ
セットするために役立つような「ハンドシェーキング」
構成が見込まれる。各リセット・トランジスタは前の各
図では示されていないが、図７のリセット・トランジス
タの適切な位置は、トランジスタＭ16と並列であるか、
または出力ノード３０３と負の供給電圧との間に結合さ
れているかのいずれかである。
は、カレントミラーＭ13とＭ14の各結合ソースと負電圧
源との間にトランジスタＭ16が配置される。効果として
は、さらにＭ16が必要な直流クランプを発生するだけで
はなく、クランプのオフセットを除去することでもあ
る。また、図９にはトランジスタＭ14と並列に結合され
たＮＭＯＳトランジスタＭ17が示されている。このトラ
ンジスタにより、出力が高くなったあとに回路がリセッ
トされる。このリセット手段により、状態の変化がうま
く検出されたあとに比較器に付随する回路が比較器をリ
セットするために役立つような「ハンドシェーキング」
構成が見込まれる。各リセット・トランジスタは前の各
図では示されていないが、図７のリセット・トランジス
タの適切な位置は、トランジスタＭ16と並列であるか、
または出力ノード３０３と負の供給電圧との間に結合さ
れているかのいずれかである。
【００３８】本発明の好ましい実施例は、比較器用に高
インピーダンスのノードを必要とした先行技術の方法よ
りも構成が単純なことである。本回路は、あまり複雑で
ないだけではなく、小さな回路配置にも向いており、ま
た単純なトランジスタ４個の比較器のほかに２つの部品
（リセットを含まない）しか必要としない。
インピーダンスのノードを必要とした先行技術の方法よ
りも構成が単純なことである。本回路は、あまり複雑で
ないだけではなく、小さな回路配置にも向いており、ま
た単純なトランジスタ４個の比較器のほかに２つの部品
（リセットを含まない）しか必要としない。
【００３９】比較器のリセット信号は、比較器に付随す
る回路から肯定応答としても作用する。このメカニズム
により回路の全体的信頼性が改善される。比較器内部の
ラッチング作用の正帰還と、比較器に付随する回路によ
る比較器の必要なリセットにより、閾値交差の偽検出ま
たは不完全な検出が行われないようにすることができ
る。単純な比較器では、偽検出または不完全な検出が起
こり得る。
る回路から肯定応答としても作用する。このメカニズム
により回路の全体的信頼性が改善される。比較器内部の
ラッチング作用の正帰還と、比較器に付随する回路によ
る比較器の必要なリセットにより、閾値交差の偽検出ま
たは不完全な検出が行われないようにすることができ
る。単純な比較器では、偽検出または不完全な検出が起
こり得る。
【００４０】以上が、高速全ＣＭＯＳ閾値交差検出器の
説明である。上記回路はまた、回路内の各部品の極性を
逆にすることにより、またＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを互いに取り替えることにより、実
施することもできる。さらに、フィードバック・トラン
ジスタＭ15と直流クランプ・トランジスタＭ16を比較器
回路内でそれぞれ単独か、または組合わせるかのいずれ
かにより用いて、先行技術を上回る時間応答の改善を行
うことができる。本発明はＶＣＯでの使用に限定される
ものではない。全ＣＭＯＳ比較器を必要とするどの回路
でも利用することができる。
説明である。上記回路はまた、回路内の各部品の極性を
逆にすることにより、またＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを互いに取り替えることにより、実
施することもできる。さらに、フィードバック・トラン
ジスタＭ15と直流クランプ・トランジスタＭ16を比較器
回路内でそれぞれ単独か、または組合わせるかのいずれ
かにより用いて、先行技術を上回る時間応答の改善を行
うことができる。本発明はＶＣＯでの使用に限定される
ものではない。全ＣＭＯＳ比較器を必要とするどの回路
でも利用することができる。
【００４１】たとえば、本発明の高速比較器は、さらに
書込み補償前回路で用いられる。可変的時間遅延機構を
磁気記録環境下で互いに近接しているために信号間干渉
を受けやすい信号を前もって歪ませるために、書込み補
償前回路で用いる。可変的時間遅延により、各信号を制
御可能なやり方で時間遅延によって分離することができ
る。この可変的時間遅延回路は、閾値交差検出器を利用
するワンショット回路で構成されている。時間遅延回路
の一例を図１０に示した。
書込み補償前回路で用いられる。可変的時間遅延機構を
磁気記録環境下で互いに近接しているために信号間干渉
を受けやすい信号を前もって歪ませるために、書込み補
償前回路で用いる。可変的時間遅延により、各信号を制
御可能なやり方で時間遅延によって分離することができ
る。この可変的時間遅延回路は、閾値交差検出器を利用
するワンショット回路で構成されている。時間遅延回路
の一例を図１０に示した。
【００４２】図１０では、ＰＭＯＳトランジスタＭ20が
正電圧源ＶPOSとノード１６０との間に結合されてい
る。また、ＮＭＯＳトランジスタＭ21がノード１６０
と、定電流ＩTを供給する定電流源（CONSTANT CURRENT
SOURCE）１００との間に結合されている。トランジスタ
Ｍ20とＭ21の各ゲートは入力パルスＶINに結合されてい
る。タイミング・キャパシタＣTがノード１６０と正電
圧源ＶPOSとの間に結合されている。本発明の設計から
成る比較器１５０には、ノード１６０に結合した負入力
端子と、電圧基準値ＶTRIPに結合した正入力端子があ
る。比較器１５０の出力は出力信号ＶOUTである。
正電圧源ＶPOSとノード１６０との間に結合されてい
る。また、ＮＭＯＳトランジスタＭ21がノード１６０
と、定電流ＩTを供給する定電流源（CONSTANT CURRENT
SOURCE）１００との間に結合されている。トランジスタ
Ｍ20とＭ21の各ゲートは入力パルスＶINに結合されてい
る。タイミング・キャパシタＣTがノード１６０と正電
圧源ＶPOSとの間に結合されている。本発明の設計から
成る比較器１５０には、ノード１６０に結合した負入力
端子と、電圧基準値ＶTRIPに結合した正入力端子があ
る。比較器１５０の出力は出力信号ＶOUTである。
【００４３】このタイマー遅延回路では、ＶINが低いと
きは、トランジスタＭ20によって低インピーダンス経路
が得られ、キャパシタＣTを正の電源電圧値に充電す
る。同時に、トランジスタＭ21は高インピーダンス状態
にある。比較器１５０の負入力は正の電源電圧値にあ
り、また比較器の正の入力は基準値にあるため、出力Ｖ
OUTは低い値にある。ＶINがハイに切り替わると、トラ
ンジスタＭ20は停止し、トランジスタＭ21はノード１６
０から定電流ＩTを導通する低インピーダンス経路にな
る。したがって、キャパシタＣTは一定の割合で放電さ
れる。ＶCAPがＶTRIP下で交差すると、比較器１５０は
ハイの値を出力する。
きは、トランジスタＭ20によって低インピーダンス経路
が得られ、キャパシタＣTを正の電源電圧値に充電す
る。同時に、トランジスタＭ21は高インピーダンス状態
にある。比較器１５０の負入力は正の電源電圧値にあ
り、また比較器の正の入力は基準値にあるため、出力Ｖ
OUTは低い値にある。ＶINがハイに切り替わると、トラ
ンジスタＭ20は停止し、トランジスタＭ21はノード１６
０から定電流ＩTを導通する低インピーダンス経路にな
る。したがって、キャパシタＣTは一定の割合で放電さ
れる。ＶCAPがＶTRIP下で交差すると、比較器１５０は
ハイの値を出力する。
【００４４】この回路のタイミング遅延は入力パルスの
立上がりエッジに影響を及ぼす。この遅延は、次の式に
よって示される。 Ｔdel＝ＶTRIP・ＣT／ＩT＋ＴCOMP ここで、Ｔdelは総タイミング遅延に等しく、ＴCOMPは
比較器遅延に等しい。有用であるためには、総遅延が大
きすぎないことである。したがって、ＴCOMPが最小限で
あることが望ましい。ＣＭＯＳ比較器を必要とする全Ｃ
ＭＯＳ回路のために、本発明の比較器により、その他の
ＣＭＯＳ比較器では遅すぎる場合に全ＣＭＯＳを使った
解決が得られる。上記式の左半分の特性、ＶTRIP・ＣT/
ＩTを改善するための方法は、１９９１年１０月２１日
に出願され本発明の譲受人に譲渡され出願係属中の「FR
EQUENCY AND CAPACITOR BASED CONSTANT CURRENT SOURC
E」と題された米国特許出願No.７８０,１５３に述べら
れている。
立上がりエッジに影響を及ぼす。この遅延は、次の式に
よって示される。 Ｔdel＝ＶTRIP・ＣT／ＩT＋ＴCOMP ここで、Ｔdelは総タイミング遅延に等しく、ＴCOMPは
比較器遅延に等しい。有用であるためには、総遅延が大
きすぎないことである。したがって、ＴCOMPが最小限で
あることが望ましい。ＣＭＯＳ比較器を必要とする全Ｃ
ＭＯＳ回路のために、本発明の比較器により、その他の
ＣＭＯＳ比較器では遅すぎる場合に全ＣＭＯＳを使った
解決が得られる。上記式の左半分の特性、ＶTRIP・ＣT/
ＩTを改善するための方法は、１９９１年１０月２１日
に出願され本発明の譲受人に譲渡され出願係属中の「FR
EQUENCY AND CAPACITOR BASED CONSTANT CURRENT SOURC
E」と題された米国特許出願No.７８０,１５３に述べら
れている。
【００４５】時間遅延回路の電圧と時間特性の関係を図
１１に示した。時刻Ｔ20で、下降ランピング電圧信号、
ＶCAPによってわかるように、ＶINでの入力パルスの立
上がりエッジが一定の割合でキャパシタＣTの放電を開
始させる。時刻Ｔ25で、ＶCAPが電圧信号ＶTRIPと交差
する。Ｔ20からＴ25までの時間は理想的な遅延、ＶTRIP
・ＣT/ＩTを構成し、ＶTRIPはパルス全体にわたり一定
であるが、実際には理想的な遅延を変更するために変化
させることができる。時刻Ｔ27で、比較器の出力ＶOUT
はハイの値に引き寄せられる。Ｔ25からＴ27までの時間
は比較器の遅延、ＴCOMPを構成する。したがって、Ｔ20
からＴ27までの時間が総遅延、Ｔdelを形成する。有用
な回路とするためには、時間遅延Ｔ27−Ｔ25を最小にす
べきである。
１１に示した。時刻Ｔ20で、下降ランピング電圧信号、
ＶCAPによってわかるように、ＶINでの入力パルスの立
上がりエッジが一定の割合でキャパシタＣTの放電を開
始させる。時刻Ｔ25で、ＶCAPが電圧信号ＶTRIPと交差
する。Ｔ20からＴ25までの時間は理想的な遅延、ＶTRIP
・ＣT/ＩTを構成し、ＶTRIPはパルス全体にわたり一定
であるが、実際には理想的な遅延を変更するために変化
させることができる。時刻Ｔ27で、比較器の出力ＶOUT
はハイの値に引き寄せられる。Ｔ25からＴ27までの時間
は比較器の遅延、ＴCOMPを構成する。したがって、Ｔ20
からＴ27までの時間が総遅延、Ｔdelを形成する。有用
な回路とするためには、時間遅延Ｔ27−Ｔ25を最小にす
べきである。
【００４６】
【効果】ＶINでの入力パルスの立下がりエッジは時刻Ｔ
30で発生し、キャパシタＣTの放電経路を遮断するのに
役立つと同時に、正の電圧源への低インピーダンス経路
を開く。したがって、電圧信号ＶCAPが正の供給値に向
って速やかに上昇する。時刻Ｔ31で、ＶCAPはＶTRIPと
逆に交差する。 比較器の正帰還設計により、ＶOUTは、
比較器が一部の外部回路によってリセットされるまで
は、ハイの状態にとどまる。図１１のリセット信号ＲＳ
Ｔの立上がりエッジは、時刻Ｔ32で発生する。時刻Ｔ33
で、出力信号ＶOUTはローの状態に戻る。Ｔ32からＴ33
までの時間はゼロよりも大きいが、必ずしもＴCOMPと同
等ではない。ＲＳＴの立下がりエッジは、時刻Ｔ34で発
生する。回路を正確に機能させるためには、Ｔ32はＴ27
のあとに生じることが必要であり、さもなければ出力パ
ルスは発生しない。また、Ｔ34はＴ31のあとに生じるこ
とが必要であり、さもなければ比較器はリセットしな
い。本発明の比較器により、遅延回路を補償前回路内で
有効な周波数で操作することができる。
30で発生し、キャパシタＣTの放電経路を遮断するのに
役立つと同時に、正の電圧源への低インピーダンス経路
を開く。したがって、電圧信号ＶCAPが正の供給値に向
って速やかに上昇する。時刻Ｔ31で、ＶCAPはＶTRIPと
逆に交差する。 比較器の正帰還設計により、ＶOUTは、
比較器が一部の外部回路によってリセットされるまで
は、ハイの状態にとどまる。図１１のリセット信号ＲＳ
Ｔの立上がりエッジは、時刻Ｔ32で発生する。時刻Ｔ33
で、出力信号ＶOUTはローの状態に戻る。Ｔ32からＴ33
までの時間はゼロよりも大きいが、必ずしもＴCOMPと同
等ではない。ＲＳＴの立下がりエッジは、時刻Ｔ34で発
生する。回路を正確に機能させるためには、Ｔ32はＴ27
のあとに生じることが必要であり、さもなければ出力パ
ルスは発生しない。また、Ｔ34はＴ31のあとに生じるこ
とが必要であり、さもなければ比較器はリセットしな
い。本発明の比較器により、遅延回路を補償前回路内で
有効な周波数で操作することができる。
【図１】本発明の閾値交差検出器を実施できるＶＣＯの
構成図。
構成図。
【図２】ＣＭＯＳＶＣＯの周波数と電圧応答の関係を示
すグラフ。
すグラフ。
【図３】先行技術のＣＭＯＳ比較器の回路図。
【図４】図３の回路のタイミング図。
【図５】トランジスタ４個の比較器の回路図。
【図６】本発明のフィードバック手段を組込んだ比較器
の回路図。
の回路図。
【図７】本発明の一つの可能な実施例の回路図。
【図８】図５・図６・図７の回路の出力特性のグラフ。
【図９】本発明の好ましい実施例の回路図。
【図１０】本発明の閾値交差検出器を利用した時間可変
遅延回路のブロック図。
遅延回路のブロック図。
【図１１】図１０の遅延時間可変のタイミング特性図。
１０１ コンダクタンス変換器 ２０２，２０８ ＶＣＯ部 ２０５，２０６ 比較器 ２０７ ラッチ ２１０，２１１ 差動増幅器 ２１９，２２０ トラック−アンド−ホールド回路
Claims (29)
- 【請求項１】 第１電圧入力信号を受け、第１ノードに
結合された第１入力手段と；第２電圧入力を受け、前記
第１ノードと出力ノードに結合された第２入力手段と；
前記出力ノードで第１電圧源と前記第２入力手段に結合
され、第１電流を受け、前記第１電流に等しい第２電流
を発生させるカレントミラー手段と；前記第１入力手段
と前記カレントミラー手段に結合され、前記出力ノード
で出力電圧により制御される正帰還手段とによって構成
される閾値交差検出回路。 - 【請求項２】 出力ノードとカレントミラー手段の間に
結合され、最低出力電圧レベルを上昇させる直流クラン
プ手段を含むことを特徴とする請求項１記載の閾値交差
検出回路。 - 【請求項３】 出力ノードに結合されたリセット手段を
さらに含むことを特徴とする請求項１記載の閾値交差検
出回路。 - 【請求項４】 カレントミラー手段と第１電圧源との間
に結合され、最低出力電圧レベルを上昇させる直流クラ
ンプ手段をさらに含むことを特徴とする請求項１記載の
閾値交差検出回路。 - 【請求項５】 第１ノードに結合された第２電圧源をさ
らに含むことを特徴とする請求項１記載の閾値交差検出
回路。 - 【請求項６】 第１ノードに結合された電流源をさらに
含むことを特徴とする請求項１記載の閾値交差検出回
路。 - 【請求項７】 第１入力手段、第２入力手段及び正帰還
手段が、第１の種類のトランジスタによって構成され、
前記カレントミラー手段が第２の種類のトランジスタに
よって構成されることを特徴とする請求項１記載の閾値
交差検出回路。 - 【請求項８】 第１電圧入力信号を受け、第１ノードに
結合される第１入力手段と；第２電圧入力を受け、前記
第１ノードと出力ノードに結合される第２入力手段と；
第１電圧源と、前記第１入力手段と、前記第２入力手段
に結合され、第１電流を受け、前記第１電流に等しい第
２電流を発生させるカレントミラー手段と；最低出力電
圧レベルを上昇させる直流クランプ手段とによって構成
されていることを特徴とする閾値交差検出回路。 - 【請求項９】 第１入力手段とカレントミラー手段に結
合され、出力ノードで出力電圧によって制御される正帰
還手段をさらに含むことを特徴とする請求項８記載の閾
値交差検出回路。 - 【請求項１０】 直流クランプ手段が出力ノードとカレ
ントミラー手段の間に結合されていることを特徴とする
請求項８記載の閾値交差検出回路。 - 【請求項１１】 出力ノードに結合されたリセット手段
をさらに含むことを特徴とする請求項８記載の閾値交差
検出回路。 - 【請求項１２】 直流クランプ手段が、カレントミラー
手段と第１電圧源の間に結合されていることを特徴とす
る請求項８記載の閾値交差検出回路。 - 【請求項１３】 第１ノードに結合された第２電圧源を
さらに含むことを特徴とする請求項８記載の閾値交差検
出回路。 - 【請求項１４】 第１ノードに結合された電流源をさら
に含むことを特徴とする請求項８記載の閾値交差検出回
路。 - 【請求項１５】 第１入力手段及び第２入力手段が第１
の種類のトランジスタによって構成され、カレントミラ
ー手段及び直流クランプ手段が第２の種類のトランジス
タによって構成されることを特徴とする請求項８記載の
閾値交差検出回路。 - 【請求項１６】 第１電圧入力信号を受け、第１ノード
に結合された第１入力手段と；第２電圧入力を受け、前
記第１ノードと出力ノードに結合された第２入力手段
と；前記出力ノードで第１電圧源と前記第２入力手段に
結合され、第１電流を受けて第１電流に等しい第２電流
を発生させるカレントミラー手段と；前記第１入力手段
と前記カレントミラー手段に結合され、前記出力ノード
での出力電圧によって制御される正帰還手段と；最低出
力電圧レベルを上昇させる直流クランプ手段とによって
構成される閾値交差検出回路。 - 【請求項１７】 直流クランプ手段が、出力ノードとカ
レントミラー手段の間に結合されていることを特徴とす
る請求項１６記載の閾値交差検出回路。 - 【請求項１８】 出力ノードに結合されたリセット手段
をさらに含むことを特徴とする請求項１６記載の閾値交
差検出回路。 - 【請求項１９】 直流クランプ手段がカレントミラー手
段と第１電圧源の間に結合されていることを特徴とする
請求項１６記載の閾値交差検出回路。 - 【請求項２０】 第１ノードに結合された第２電圧源を
さらに含むことを特徴とする請求項１６記載の閾値交差
検出回路。 - 【請求項２１】 第１ノードに結合された電流源をさら
に含むことを特徴とする請求項１６記載の閾値交差検出
回路。 - 【請求項２２】 第１入力手段と第２入力手段と正帰還
手段が、第１の種類のトランジスタによって構成され、
カレントミラー手段と直流クランプ手段が第２の種類の
トランジスタによって構成されることを特徴とする請求
項１６記載の閾値交差検出回路。 - 【請求項２３】 第１トランジスタが電圧源にソース結
合され、第２トランジスタが定電流源にソース結合され
たチャネルタイプの異なった第１及び第２ドレイン結合
ＭＯＳトランジスタが電圧入力を受け；前記第１及び第
２トランジスタの各ドレインと前記電圧源に結合された
キャパシタと；閾値電圧に結合された第１入力手段と、
前記キャパシタに結合された第２入力手段を有して遅延
出力を発生する閾値交差検出器とからなり；前記閾値交
差検出器が；第１電圧入力信号を受け、第１ノードに結
合される第１入力手段と；第２電圧入力を受け、前記第
１ノードと出力ノードに結合される第２入力手段と；前
記出力ノードで前記第２入力手段に結合され、第１電流
を受け、第１電流に等しい第２電流を発生させるカレン
トミラー手段と；前記第１入力手段と前記カレントミラ
ー手段に結合され、前記出力ノードでの出力電圧により
制御される正帰還手段と；最低出力電圧レベルを上昇さ
せる直流クランプ手段とによって構成されていることを
特徴とする遅延時間可変回路。 - 【請求項２４】 直流クランプ手段が、出力ノードとカ
レントミラー手段の間に結合されることを特徴とする請
求項２３記載の遅延時間可変回路。 - 【請求項２５】 出力ノードに結合されたリセット手段
をさらに含むことを特徴とする請求項２３記載の遅延時
間可変回路。 - 【請求項２６】 直流クランプ手段がカレントミラー手
段と第２電圧源の間に結合されていることを特徴とする
請求項２３記載の遅延時間可変回路。 - 【請求項２７】 第１ノードが電圧源ノードによって構
成されていることを特徴とする請求項２３記載の遅延時
間可変回路。 - 【請求項２８】 第１ノードに結合された電流源をさら
に含むことを特徴とする請求項２３記載の遅延時間可変
回路。 - 【請求項２９】 第１入力手段、第２入力手段及び正帰
還手段が、第１の種類のトランジスタによって構成さ
れ、カレントミラー手段と直流クランプ手段が第２の種
類のトランジスタによって構成されていることを特徴と
する請求項２３記載の遅延時間可変回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/779,963 | 1991-10-21 | ||
| US07/779,963 US5311071A (en) | 1991-10-21 | 1991-10-21 | High speed threshold crossing detector with reset |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774599A true JPH0774599A (ja) | 1995-03-17 |
| JP3546065B2 JP3546065B2 (ja) | 2004-07-21 |
Family
ID=25118137
Family Applications (1)
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