KR100253667B1 - 선형화 및 지연 보상된 전 씨모오스 전압제어발진기 - Google Patents

선형화 및 지연 보상된 전 씨모오스 전압제어발진기 Download PDF

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윌리엄 비. 켐플러
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    • H03K3/0231—Astable circuits

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Abstract

본 발명은 선형화 및 지연보상된 전 씨모오스 전압제어발진기를 제공한다. 트랜스콘덕턴스는 제어전압입력을 수신하여 두 비교기의 정입력에 두 램핑 전압출력을 공급하기 위한 전류제어램핑회로에 제어전류를 제공한다. 상기 비교기들은 상기 램핑전압과 드래쉬홀드 전압을 비교하여 상기 램핑전압이 상기 드래쉬홀드 전압과 교차할때 래치에 펄스를 인가한다. 상기 래치는 상기 회로의 발진출력을 제공하며, 상기 발진출력은 상기 전류제어램핑회로를 절환시킬 목적을 귀환된다. 보상루프는 상기 래치의 발진출력과 상기 제어전류를 입력으로서 수신하여 상기 드래쉬홀드 전압을 상기 비교기들에 제공한다. 상기 보상루프는 유사한 전류제어램핑회로를 포함하고 있는데, 상기 램핑회로는 상기 첫번째의 전류제어램핑회로와 거의 동일한 램핑출력들을 제공한다. 상기 발진출력들에 의해 트리거되어지는 트랙 및 홀드회로는 상기 램핑출력들의 피크전압들을 저역통과필터를 통하여 차동증폭기의 부입력에 공급한다. 외부의 기준전압은 상기 차동증폭기의 정입력으로 인가되며, 상기 차동증폭기의 출력은 상기 비교기들에게로 상기 드래쉬홀드 전압으로서 제공된다. 상기 비교기 및 상기 래치의 지연영향은 상기 보상루프에 의해 상쇄된다.

Description

선형화 및 지연 보상된 전 씨모오스 전압제어발진기
제1도는 간단한 전압제어발진기의 블럭도.
제2도는 간단한 전압제어발진기의 주파수 대 전압 특성그래프
제3도는 보상루프를 가지는 종래의 전압제어발진기(VCO)의 블럭도.
제4도는 본발명의 바람직한 실시예에 따른 지연보상된 VCO 의블럭도
제5a도-제5b도는 본발명의 지연보상된 VCO 및 종래의 보상된 VCO 의 신호타이밍도
제6a도-제6b도는 본발명의 바람직한 실시예에 따른 VCO 블럭의 구체회로도
제7a도-제7b도는 본발명의 바람직한 실시예에 따른 보상루프의 구체회로도.
본 발명은 전압제어발진기(voltage controlled oscillators)의 분야에 관한 것이다.
데이타 복구회로에 있어서, 디지탈 데이타는 소정의 데이타 주파수로 발생되는 펄스들의 직렬 스트림(stream)으로서 제공되어질 수 있을것이다. 상기 복구회로는 동기 방식에 있어서의 상기 디지탈 정보를 추출하기 위하여 상기 데이타 주파수상에 고정시키는 능력을 가져야한다. 이러한것을 수행하기위한 하나의 방법은 위상동기루프(phase lock loop)내의 전압제어발진기(이하 " VCO " 라칭함)를 이용하는 것이다.
상기의 VCO 는 일정한 발진주파수 에서 출력신호를 생성한다. 이 발진출력은 그때마다 두신호들 사이의 위상 및 주파수차를 결정하기 위하여 상기 인가되는 데이타 신호와 비교되어진다. 상기의 차는 제어전압으로 변환되는데, 이 제어전압은 상기 인가되는 데이타 주파수에 맞추어지기 위해 상승 또는 하강되어 상기 출력주파수를 구동하는 상기 VCO 에 공급된다. 보다 높은 주파수에서 최적을 동작실행을 위해, 상기 VCO 는 전압 전이 함수에 대하여 선형성의 주파수를 가져야한다. 전 씨모오스(all CMOS)처리방법으로 설계된 회로에 있어, VCO의 종래기술은 보다 높은 동작주파수를 수용할수있는 응답을 가지고 있지 못하였다. 일반적인 VCO설계의 일예에 대한 블럭도가 제1도에 도시되어있다.
제어전압 VIN(10)은 램핑수단(11)에 인가된다. 상기 램핑수단(11)은 비교기블럭(13)에 연결되며, 또한 래치(15)와 선회하여 연결되어 있다. 상기 래치(15)는 상기 램핑수단(11)과 상기 위상동기루프에 상기 발진출력을 제공한다.
상기 램핑수단(11)은 제1램핑 전압신호를 상기 비교기블럭(13)에 인가한다. 상기 램핑전압은 라인(16)상의 신호인 상기 발진출력이 그 램핑신호의 리셋을 트리거 할때까지 하강하거나 상승한다. 바로 이때, 제2램핑신호가 나타난다. 상기 제2램핑신호가 상기 발진출력에 의해 리셋되면, 상기 제1램핑신호가 다시 하강 또는 상승을 시작한다. 비교기블럭(13)에서, 비교기는 드래쉬홀드교차(crossing)검출기로서 이용된다. 상기 비교기가 상기 램핑수단(11)으로부터 인가되는 상기 램핑전압이 드래쉬홀드 전압과 교차되는것을 검출하면, 상기 비교기블럭(13)은 상기 래치(15)의 상태를 변경하기위한 펄스를 상기 래치(15)에 인가한다. 상기 래치의 상태는 상기 위상동기루프 및 상기 램핑신호의 스위칭을 제어하는 상기 램핑수단(11)에게 그때마다 상기 라인(16)상의 발진출력(Fout)으로서 제공된다.
상기 램핑수단(11)내에서, 상기 램핑신호가 원래의 위치에서 상기 드래쉬 홀드 전압까지 하강 또는 상승하는데 소요되는 이상적인 시간은 상기 VCO 의 반주기 TH가 되는데, 여기서 상기 반주기를 상기 제어전압 VN 과 반비례 하도록 설계 되어진다. 따라서 상기 이상적인 주파수 함수는 제1식으로서 주어진다.
그렇지만, 상기 램핑수단(11)은 상기 래치(15)의 상태가 변화될때까지는 상기 램핑전압을 절환시키지 않는다. 그러므로, 상기 램핑전압이 일단 상기 드래쉬홀드 전압에 교차되면, 상기 비교기는 상기 교차를 검출하고 상기 래치는 상기 실제적인 반주기가 만료되기전에 상태를 변화 시켜야 한다. 따라서 상기 비교기와 상기 래치에 의해 일어나는 본질적인 지연이 상기 VCO 의 상기 주파수함수에 영향을 미친다. 이에따라 상기 VCO 의 실제적인 반주기 TH는 TH+delv(여기서, 상기 delv는 상기 비교기 및 래치의 지연임)가 되어, 상기 회로의 상기 주파수함수는 제2식이된다.
이러한 지연항(delay term)은 상기 이상적인 반주기가 상기 지연항의 크기와 동일 치수를 가지는 레벨까지 주파수들이 상승함에 따라 상기 회로의 전이 함수내에서 비선형성을 유발시킨다. 전 씨모오스 VCO 에 있어서, 이러한 지연은 중요한 요인이다. 그러므로, 상기 VCO 의 주파수 대 전압전이 함수와 그에따르는 상기 위상동기루프의 위상동기능력은 다소간의 응용에 사용하기 어렵다.
제2도는 상기 제1도의 VCO 와 이상적인 VCO의 주파수에 대한 전압특성을 나타낸다. 제2도에 나타난 바와 같이, 상기 이상적인 주파수응답은 1/(2TH)의 경사를 가지는 실선으로 나타난다. 상기 실제적인 주파수 응답은 1/(2delv)의 주파수 한계쪽에 편평한 파선으로 나타난다. 따라서 상기 실제적인 VCO의 가용 주파수 범위는 감소됨을 알수있다.
보상루프를 가지는 종래기술의 VCO 는 제3도에 나타난다. 이러한 회로는 IEEE의 간행물 (IEEE journal of Solide State Electroncis, VOL.SC-22,NO.6, December,1987,pgs.1074-1080) 에서 와까야마(Wakayama)와 아비디(Abidi)에 의해 제안된 " A 30 MHz Low-Jitter, High-Linearity CMOS Voltage-Controlled Oscillator"의 기사에 개시되어 있다.
트랜스콘덕턴스(GM)변환기(101)는 제어전압 입력신호(100)를 수신하여 제어전류신호(130,113)들을 출력한다. 상기 제어전류(130)는 VCO 코어(102)에 인가된다. VCO 코어(102)는 램프 노드(117)를 통하여 커패시터(114)에 연결되며, 레벨시프터(103) 및 램핑 노드(118)를 통하여 커패시터(114)에 연결되며, 레벨시프터(104) 및 비교기(106)의 부입력에 연결된다. 레벨시프터(103)는 라인(119)를 통하여 비교기(106)의 정(positive)입력에 연결되며, 레벨시프터(104)는 라인(120)을 통하여 비교기(105)의 정입력에 연결된다. 비교기(105)의 출력(121)은 래치(107)의 셋트(set)입력에 연결되며, 비교기(106)의 출력(122)는 래치(107)의 리셋(reset)입력에 연결된다. 상기 래치(107)의 출력(Q)은 클럭출력(115.clk+)을 제공하며, 이는 VCO 코어(102)에 귀환된다. 상기 래치(107)의출력(Q*)는 반전된 클럭출력(116,clk-)을 제공하며, 이는 또한 VCO 코어(102)에 귀환된다. 이러한 회로의 대표적인 VCO 블럭은 VCO 코어(102), 레벨 시프터(103,104), 비교기(105,106) 그리고 래치(107)를 포함한다.
이러한 종래기술에 대한 보상 루프는 4분주회로(108), 클럭 발생기(109), 주파수/전압 변환기(110), 그리고 차동 증폭기(111)를 구비한다. 상기 4분주회로(108)는 클럭출력(115) 및 반전된 클럭출력(116)에 연결되며, 또한 클럭 발생기(109)에 연결된다. 클럭 발생기(109)는 다중 위상(multi-phase)클럭신호들을 버스(123)를 통해 F/V 변환기(110)에 인가한다. F/V 변환기(110)는 상기 트랜스콘덕턴스 변환기(101)의 전류제어신호(113)를 수신하여 차동 증폭기(111)의 부입력 및 커패시터(112)에 전압 신호(126)를 인가한다. 밴드갭(bandgap) 기준전압은 상기 차동 증폭기(111)의 정입력에 인가된다. 상기 차동 증폭기(111)의 출력은 노드(125)에 인가되며, 이 노드(125)는 커패시터(112) 및 레벨 시프터(103,104)에 연결된다.
상기 트랜스콘덕턴스 변환기(101)는 이 발진기의 VCO 코어(102)를 구동하게 되는데, 이상적으로, 제3식을 충족시킨다.
여기서, 상기 gm 은 상기 변환기(101)의 트랜스콘덕턴스 값(transconductance value)이다. 따라서, 입력전압의 변화에 따라 출력전류가 비례하여 변환된다.
상기 VCO 코어(102)는 하나의 출력 노드가 정 전압 공급에 대하여 저 임피던스 경로를 가지고 있게하는 한편, 다른 하나의 출력노드는 제어전류(130)에 의해 설정된 비율로 부유된 커패시터(114)를 재충전 하도록 구성되어 있다. 반전 및 비반전된 클럭신호(116, 115)는 상기 출력 노드들이 상기한 상태들 사이를 변경하도록 하기위해 상기 회로의 스위칭을 담당한다. 상기 노드들(117,118)은 이에따라 변경되는 램핑 전압을 전달한다.
레벨 시프터(103,104)는 조정가능한 DC값에의해 노드(117,118)의 입력 전압을 시프트 하기위해 이용된다. 상기 값은 라인 (125)상의 상기 레벨 시프트 제어전압에 의해 결정된다. 비교기(105)는 라인 (125)상의 상기 레벨 시프트 제어전압에 의해 결정된다. 비교기(105)는 라인(117)상의 상기 램핑 전압의 라인(120)에 인가되는 상기 레벨 시프트된 전압신호(118)아래로 떨어질때 진리값을 출력한다. 비교기(106)는 램핑 전압신호(118)가 라인(119)상에 인가되는 레벨 시프트된 전압신호(117)아래로 떨어질때 진리 출력값을 제공한다.
래치(107)는 하기의 진리 테이블에 따르는 세트-리셋 플립플롭이다.
여기서, 0 는 논리 부정값을 나타내며, 1 은 논리 진리값을 나타낸다. 상기의 진리 테이블에서 나타난 바와 같이, 상태의 변화는 상기 Q 출력이 로우(low)인 동안에는 상기 세트(S)입력이 들어오거나, 상기 Q 출력이 하이인 동안에는 상기리셋(R)입력이 들어올때만 일어난다. 상기 세트-리셋 플립플롭의 출력 Q,Q*는 상기 시스템의 발진출력이 되며, FOUT로 명칭된다.
상기 VCO 코어 회로의 반 주기는 C△V/ I 가 되는데 여기서 C는 커패시터(114)의 커패시턴스이고, △V는 상기 비교기로써 나타낸 바와 같이 상기 레벨 시프트된 카운터부에 의해 인가되는 드래쉬홀드 전압과 신호(117,118)의 최대전압 사이의 전압차이며, I는 상기 제어전류(130)이다. 상기 이상적인 VCO의 전이 함수는 제4식으로 나타난다.
여기서, 상기 FOUT는 발진출력(115,116)의 주파수이다. 그렇지만, 상기 비교기와 래치의 본질적인 지연으로 인하여, 상기 VCO의 실제적인 반주기는 제5식이 된다.
여기서, delv는 상기 비교기와 래치의 지연이 된다. 따라서, 상기 VCO의 실제적인 전이 함수는 제6식으로 나타난다.
상기 VCO 내의 상기 비교기와 래치의 지연은 상기 전이 함수의 비선형성을 유발시키는데, 이는 상기 항 C△V/ I 이 delv 와 동일크기의 차수를 가지는 곳에서 주파수들이 그점을 접근하므로 매우 중요하게 된다.
상기 보상루프가 없는 이러한 형태의 VCO는 1미크론의 씨모오스공정을 고려하면, 대략 20 MHz이상에서만 선형적인 동작을 수행할 것이다. 하나의 시그마(sigma)중심 주파수 분배는 4MHz 이상일수 있으며, 온도 디스토션은 섭씨 온도당 1퍼센트 이상일수있다. 제한된 주파수 범위와 특성내에서의 변화는 거의 모든 응용에 있어 비수용적이다. 이러한 이유들 때문에, 선형화 시키는 보상루프가 필요해진다. 이러한 보상루프의 주된 목적은 보다 높은 주파수 에서의 상기 지연 항을 보상하기 위하여 상기 VCO 코어의 반 주기를 감소 시키는 것이다.
제3도의 종래기술에서, 보상 계획은 F/V 변환기를 중심으로 한다. 상기 F/V변환기는 상기 비교기를 위해 효과적인 트립 점(trip point)을 발생하는데 사용된다. 상기 변환기는 상기 VCO 주파수의 4분주에서 생성되는 6개의 위상클럭을 사용한다. 상기 변환기의 출력 전압은 보상된 레벨 시프트 제어전압을 발생하기 위해 모아져서 프리셋 기준 전압과 비교된다.
제3도의 보상 루프에서,블럭(108)은 발진출력(115,116)을 수신하여 클럭발생기(109)에 상기 발진 출력 주파수의 4분의 1이 되는 클럭 신호를 공급한다. 클럭 발생기(109)는 6개의 다른 위상을 가지는 클럭 신호를 상기 F/V 변환기에 인가한다.
상기 F/V 변환기는 상기 주파수 입력에 관련된 전압 출력을 발생하기 위해 제어전류(130)에 비례하는 전류신호(113)를 활용한다. 상기 변환기에 대한 전이 함수(transfer function)는 제7식으로 나타난다.
여기서, VF/V는 전압 출력이며, K는 상기 신호(130,113)사이의 비례상수이고, VPOS는 정 전압 공급값이고, Cp는 상기 F/V 변환기 내부의 기생 커패시턴스이며, C'는 상기 변환기 내부의 상기 CP와 충전 커패시턴스 CF와의 합이다. T'는 상기 변환기 내의 충전 시간인 1 / FOUT+ delf와 동일하며, 여기서 delf는 상기 변환기의 본질적인 지연에 대한 지연항인데, 이것은 상기 변환기를 턴온 대 턴오프, 상승시간 대 하강시간등으로 절환하는 상기 전류의 비동시적인 스위칭 시간들에 의해 일어난다.
이러한 변환기는 커패시터(114)에 대하여 비율분배된 제2커패시터 에서 제어전류(130)에 비례하는 기준전류(113)를 집적하는 동작을 한다. 상기의 집적시간은 상기 VCO의 발진출력(115,116)의 주기에의해 결정되어진다.
상기 제2커패시터상에 집적된 상기 전압은 상기 차동 증폭기(111)에 출력으로 인가된다. 상기 차동증폭기는 상기 변환기의 출력과 기준전압(124)을 비교하여, 레벨 시프터(103,104)를 위한 레벨 시프트 제어전압(125)을 발생한다. 상기 차동 증폭기(111)에 의해 생성되는 상기 레벨 시프트 제어전압은 제8식으로 나타난다.
여기서, VCOMP는 보상된 레벨 시프트 제어전압이고, (CF/CH)는 상기 차동증폭기으 이득이며, CH는 커패시터(112)의 커패시턴스이고, Ref는 기준전압이다. 상기 발진기의 주파수가 증가함에 따라, 상기 F/V 변환기의 출력전압은 감소하며, 상기 식에 따르는 상기 레벨 제어전압을 감소시키기 위해 이용된다.
상기 레벨 시프트 제어전압이 감소함에 따라, 상기 비교기내의 드래쉬홀드전압은 상기 VCO 코어의 반 주기를 감소시키기 위해 동작하므로 하강하는 램핑전압과 근접하게된다. 이것은 상기 비교기와 래치의 지연 시간을 보상해주는데 사용된다.
상기 VCO의 램프를 위해 VCOMP에 도달하기까지 걸리는 시간은 제9식으로 나타난다.
간편하게 k=1, CH 《CF,CP《C' 로 두면, 상기 VCO의 보상된 전이함수에 대한 근사식은 하기의 제10식이 된다.
여기서, 상기 인수 Cv / CH》1 인 경우, 제9식은 상기 VCO의 지연항 delv이 상기 인수에 의해 감소됨을 보여준다. 그러나, 두개의 새로운 지연항은 상기 보상회로에 의해 채용되어 왔다. 상기 "delf"는 비선형성에 대하여 비보상된 제공인자를 인가하는데, 이러한 비선형성은 RefCF/ I 가 delf에 접근 하는데 에서의 주파수의 임게를 가져온다. "CPVPOS"는 주파수관계에 대한 상기 전압의 설계목표로 부터 변경을 유발시키며, 그의 전압 공급에 의존하게되는 PSRR을 퇴화시켰다.
본 발명은 선형화 및 지연보상된 전 씨모오스 전압제어발진기를 제공한다.
트랜스콘덕턴스 변환기는 제어전압입력을 수신하여 두 비교기의 정입력에 두 램핑전압출력을 공급하기위한 전류제어램핑회로에 제어전류를 제공한다. 이러한 비교기들은 상기 램핑전압과 드래쉬홀드 전압을 비교하여 상기 램핑전압이 상기 드래쉬홀드 전압과 교차할때 래치에 펄스를 인가한다. 상기 래치는 상기 회로의 발진출력을 제공하며, 상기 발진출력은 절환시킬 목적으로 전류제어램핑회로에 귀환된다.
보상루프는 상기 래치의 발진출력과 상기 제어전류를 입력으로서 수신하여 상기 드래쉬홀드 전압을 상기 비교기들에 제공한다. 상기 보상루프는 유사한 전류제어램핑회로를 포함하고 있는데, 상기 램핑회로는 상기 첫번째의 전류제어램핑회로와 실제적으로 거의 동일한 램핑출력들을 제공한다. 상기 발진출력들에 의해 트리거되어지는 트랙 및 홀드회로는 상기 램핑출력들의 피크전압들을 저역통과필터를 통하여 차동증폭기의 부입력에 공급한다. 외부의 기준전압은 상기 차동증폭기의 정입력으로 인가되며, 상기 차동증폭기의 출력은 상기 비교기들에게로 상기 드래쉬홀드 전압으로서 제공된다. 상기 비교기 및 상기 래치의 지연영향은 상기 보상루프에 의해 상쇄된다.
선형화 및 지연보상된 전 씨모오스 전압제어발진기(A linearized and delay-compensated all CMOS voltage-controlled oscillator)는 설명되어진다. 이하의 설명에서, 많은 특유의 상세한 설명은 본발명의 보다 완전한 이해를 돕기위해 설명되어질 것이다. 그것은 명백해질 수 있지만, 본분야의 숙련된 자에게 있어 본발명은 이러한 상세한 설명없이도 실시되어질 수 있을것이다. 다른 실시예에 있어, 잘 알려진 회로는 본발명을 불명료하지 않도록 하기위해 설명을 약한다.
본발명은 보상루프를 가지는 VCO인데, 이것은 상기 VCO의 전이함수의 선형화 및 상기 VCO 회로내부의 비교기와 래치의 내부적인 지연의 보상을 제공한다. 제어전압은 트랜스콘덕턴스 변환기에 인가되며, 상기 변환기는 전류제어 발진기와 보상루프에 제어전류를 공급한다. 상기 전류제어 발진기는 상기 보상 루프에 발진출력을 제공하며, 상기 보상루프로 부터 드래쉬홀드 "트립" 전압신호를 수신한다. 상기 보상루프는 이전의 발진 드래쉬홀드 전압을 차동증폭기에 공급하기위해 피크 검출기회로를 활용한다. 상기 이전의 드래쉬홀드 전압은 외부의 기준전압과 비교된다. 상기 차동 증폭기의 출력은 상기 전류제어 발진기에 상기 드래쉬홀드 트립 전압으로서 제공되어진다. 이러한 귀환 설계는 온도 및 제조공정에 의해 유발되는 FET의 스위칭 속도변동에 기인하는 상기 VCO 전이함수내에서의 변동에대한 민감성을 감소시키는데 대처한다. 이는 또한 비교기 및 래치의 지연영향을 최소화 시킴으로써 상기 VCO의 보다 높은 동작범위를 증가시키는데 도움이 된다. 상기 본발명은 상기 트랜스콘덕턴스 변환기를 방치함에의해 전류제어 발진기로서도 활용될 수 있을것이다.
본발명의 해결방법은 주파수 대 전압식인 제10식에서 상기 지연항인 delf 가 제거되어지는 그러한 방법으로서 피크검출기를 사용한다. 또한 본발명의 상기 보상루프는 공급 종속적(supply-dependent)인 기생적 지연항을 채용하지 않는다. 본발명의 블럭도는 제4도에 나타나 있다.
트랜스콘덕턴스 변환기(101)는 입력전압 VIN(100)을 수신하여 제어전류(130,113)를 공급한다. 제어전류(113)는 이러한 방법에서 제어전류(130)와 등가량이다. VCO 코어(202)는 제어전류(130)를 수신하여 노드(217,218)각각에 교번 램핑전압 VCOA 및 VCOB 를 발생시킨다. 이러한 램핑전압의 스위칭(절환)은 클럭신호(215,clk+) 및 반전된 클럭신호(216,clk-)로써 제어된다. 종래기술의 설계와는 반대로, 본발명은 부유 커패시터(114)를 사용하지않는다. 그러나 노드(217,218)로부터 정 전압원에 각기 부착된 두개의 독특한 커패시터(203,204)를 활용한다. 노드(217,218)는 따라서 비교기(205,206)의 부 입력에 각기 직접적으로 연결되어진다. 비교기(205,206)는 정 비교기 입력으로 라인(225)상의 드래쉬홀드 전압신호를 수신한다. 비교기(205)는 라인(221)을 통하여 set/reset 플립플롭(207)의 세트입력에 연결된다. 비교기(206)는 라인(222)을 통하여 S/R 플립플롭(207)의 리셋입력에 연결된다. 플립플롭(207)의 Q 및 Q* 출력은 라인(215,216)상에 상기 시스템의 발진출력(FOUT)으로서 각기 인가된다. 이러한 발진출력(215,216)들은 VCO 코어(202)에 귀환된다. 이러한 시스템의 상기 VCO 블럭은 VCO 코어(202), 커패시터(203,204), 비교기(205,206) 및 래치(207)를 포함한다. 레벨 시프터는 이러한 설계에 요구될 필요가 없다. 이러한 회로를 위하여 보상루프는 제어전류(113) 및 클럭신호(215,216)를 수신하는 VCO 코어블럭(208)으로 시작된다. VCO 코어회로(208)의 출력은 노드(229,230)에 인가되어 상기 일차적인 VCO 블럭(202) 내의 VCOA 및 VCOB에서 상기 전압들을 대표하므로 MIRA 및 MIRB가 나타나게 된다. 노드(229,230)는 커패시터(227,228)에 각기 연결되어 있다. 커패시터(227,228)는 또한 정 전압공급에 연결되어 있다. 노드(229,230)는 트랙 및 홀드회로(219,220)에 각기 제공된다. 트랙 및 홀드회로(219)는 클럭신호(215)의 상승에지 상에서 취해진 노드(229)의 피크 값을 홀드하기 위해 설계되어진다. 반대로, 트랙 및 홀드회로(220)는 클럭신호(216)의 상승에지 상에서 취해진 노드(230)의 피크 값을 홀드하기 위해 설계되어진다. 각기 PKA 및 PKB로 명칭된 트랙 및 홀드회로(219,220)의 출력은 노드(212)를 통하여 저역통과필터(low pass filter : 210) 에 번갈아 인가된다. 저역통과필터(210)는 차동 증포기(211)의 부 입력에 필터링된 출력을 인가한다. 차동 증폭기(211)는 그의 양 입력으로 기준전압(224)를 수신하여 출력라인(225)상에 드래쉬홀드 전압을 발생한다. 상기 드래쉬홀드 전압(225)은 상기 발진기를 위하여 상기 비교기(205,206)의 정 입력에 상기 트립 전압으로서 인가된다.
본발명의 상기 VCO 코어는 커패시터(203)에 연결된 노드(217)가 정 전압 공급값으로 충전되어 있게하는 한편, 노드(218)가 제어전류 I 에 의해 결정되는 비율만큼의 부 전압 공급값을 향해 정전압 공급값으로 부터 램핑 다운되게 하는 동작을 수행한다. 노드(218)에서의 VCOB가 드래쉬홀드 전압 아래로 떨어진후, 비교기(206)는 노드(218)가 정전압 공급에 대하여 충전하고 노드(217)가 부 전압 공급쪽으로 램프다운 되기시작하는 VCO 코어를 번갈아 절환시킬 래치(207)를 리셋할것이다. 일단 노드(2170상의 상기 전압 VCOA이 상기 드래쉬홀드 전압(225)아래로 떨어지면, 비교기(205)는 래치)207)를 세트할것이므로 이에따라 상기 VCO 코어내의 또다른 사이클이 개시될것이다. 상기 VCOA 및 VCOB는 서로 비교되지 않지만, 상기 보상루프에 의해 제공되는 세트 드래쉬홀드 전압 신호로서 비교된다. 따라서, 본발명은 종래의 기술에서와 같이 여분의 레벨시프팅회로가 요구되지 않는다는 점에서 종래기술의 VCO 블럭이상의 이점을 가진다.
본발명의 보상루프 내에서 VCO 코어(208) 및 커패시터(227,228)는 상기 VCO 블럭내의 VCO 코어(202) 및 커패시터(203,204)와 동일하게 동작한다. 따라서, 노드(229,230)에서의 전압(MIRA 및 MIRB로 명칭됨)은 노드(217,218)에서의 전압(VCOA 및 VCOB로 명칭됨)을 추적한다. 상기 트랙 및 홀드블럭(219, 220)은 각기 노드(229,223)에서 상기 램핑전압의 피크 값을 홀드하는 동작을 해낸다. 이러한 실시예에서 상기 피크 전압은 높은값에서 보다 낮은 트리거 점까지 하강하는 동안이므로 실제적으로 극소이다. (상기 회로는 낮은 점에서 보다 높은 트리거점까지 진행하는 램핑전압 으로서도 설계되어질 수 있을것이다.) 상기 트랙 및 홀드회로에 의해 얻어진 상기전압은 라인(225)상의 드래쉬홀드 전압값과 교차할당시의 노드(217,218)상의 상기 전압값이 아니라 상기 비교기 및 래치의 지연후 의 상기 노드들상의 전압값이다. 따라서, 이들전압은 상기 회로의 지연에러를 의미한다. 상기 차동 증폭기에 공급되기전에, 상기 트랙 및 홀드회로내부에 홀드되어진 상기 값은 귀환을 적당히 하여 불안정을 방지하기 위해 저역통과필터를 통과하게된다.
차동 증폭기(211)는 상기 회로의 외부 전원으로 부터 일정한 기준전압을 수신하고, 이러한 기준전압으로써 트랙 및 홀드회로(219,220)에 의해 공급되는 상기 필터링된 피크 전압을 서로 비교한다. 상기 차동 증폭기의 출력은 상기 드래쉬홀드 전압신호(225)를 나타내며, 이는 상기 기준전압신호와 증폭된 에러(차이)구간의 합이된다. 본발명에서의 상기 차동 증폭기의 이득(gain)은 상기 지연을 양호하게 제거하기 위해 1이상이다. 상기 보상루프는 상기 비교기 및 래치의 지연이 상기 기준전압과 동일하게 취해진후부터 상기 VCO 코어의 출력에 의해 얻어진 상기 전압이 될때까지 상기 드래쉬홀드 전압을 증가시키는 동작을 수행한다.
본발명에 대한 상기 전이(전달)함수는 제11식으로 나타난다.
여기서, C는 커패시터(203, 204, 227, 228)의 커패시턴스이며, Ref는 이상적인 전압 편이(vpos-"외부적인 기준"과 동일)이고, N은 상기 차동 증폭기의 이득이다. 새로운 보상루프의 사용이 보다 적은 지연을 초래한다는것은 분명하다. 상기 보상루프가 가지는 실제적인 지연은 비 보상되는 회로에비해 (N+1)의 인수만큼 감소되어진다. 상기 N 이 10과같이 작은값이라해도 상기 지연의 영향은 매우 만족하리만큼 감소된다. 일예로서, 11 나노초 (nanosecond)의 지연은 1 나노초의 실제적인 지연까지 감소된다. 이러한 것은 5MHz 에서 50MHz까지(지연이 상기 발진주기의 5퍼센트 이하로 되어질경우)상기 VCO의 최대 선형 주파수동작의 증가를 변동시킨다. 종래기술방법의 제10식에서, 상기 VCO의 지연(delv)은 인수 CH/CV에 의해 김소되었지만 상기 F/V 변환기의 지연항(delf) 및 상기 공급의존성의 기생 지연항(CpVPOS/I)을 감수해야만 하였다.
종래기술의 보상방법이 공정 의존적인 VCO 파라메터, 기생, 및 공급 의존적인 지연등에 영향을 받아왔던 것임에 반하여, 본발명에서는, 온도와 공정의 영향이 최소화된다. 본발명은 상기 전 씨모오스 VCO의 상위 주파수 범위를 확장하는 방법을 제공하며, 공정 의존성의 VCO 파라메타의 영향(중심 주파수)을 제거하는 방법을 제공한다. 또한 일정한 VCO 이득(선형성)의 유지방법과 공급 및 온도의 영향을 제거하는 방법을 제공한다.
제5a도는 종래기술의 도식과 본발명의 방법에 있어서의 전압신호에 대한 타이밍도를 나타낸다. 제5a도의 상부에서, 전압 신호(117)는 실선으로 나타나고, 레벨 시프트된 전압 신호(120)는 파선으로 나타나 있다. 전압신호(117)는 상기 정 전압 공급값 아래에서 하나의 다이오드 전압강하와 근사하게 충전상태를 시작하여, 커패시터(114)의 타 노드상에 있는 전압신호(118 : 도시되지 않음)의 전압레벨의 점프에 기인하여 상기 레벨시프트의 개략적인 양이되어지는 전압 스파이크와 직면한다. 전압신호(117)는 이에따라 레벨 시프트된 신호(120)와 교차하고, 상기 비교기 및 래치 지연 delv과 동일한 시간주기동안에 하강을 계속하여 아래쪽으로 경사를 만든다. 전압신호(117)는 따라서 상기의 사이클을 지속하기 위해 다시 상기 정 전압 공급값 아래에서 대략 하나의 다이오드 강하까지 위로 점프한다. 이러한 발진기의 반주기는 전압신호(117)가 아래쪽으로 램핑되어져 있는 곳의 시간구간과 동일하다. 전압신호(118,119)는 하나의 반 사이클에 오프셋되어 상기 전압 신호(117,120)와 각기 동일한 파형으로 나타난다.
전압신호(217)는 정 전압 공급값에서 시작하여 전압 신호(218 : 도시되지 않음)가 상기 정 전압 공급값으로 충전되어지는 동일순간에서 램핑 다운되기 시작한다. 전압신호(217)는 드래쉬홀드 전압신호(225)를 지나 아래쪽으로 경사하여, 상기 비교기 및 래치의 지연과 동등한 시간 주기까지 아래쪽으로 램핑을 유지한후, 다른 사이클을 시작하기 위해 상기 전압 공급레벨 까지 역으로 충전한다. 전압신호(218)는 하나의 반주기의 오프셋 동안을 제외하고는 전압신호(217)와 동일하다. 비교기(105,205)는 상기 트립 전압의 교차후에 다수의 시간지연을 갖는 하이를 맥동시킨다. 이러한 지연은 상기 비교기의 지연과 등가이다. 신호(115,215)는 상기 드래쉬홀드의 교차후에 하나의 비교기 및 래치의 지연 delv 인 상승 에지를 발생한다. 트랙 및 홀드회로(219)는 신호(217)가 아래쪽으로 경사되어져 있는동안에 전압신호(217)를 추적한다. 신호(215)의 상승에지에서, 상기 트랙 및 홀드(219)는 신호(215)의 하강 에지 동안에 홀드 모드를 유지한다. 트랙 및 홀드(220)는 하나의 반주기 만큼 오프셋되어 유사하게 동작한다.
제5b도는 상기 신호의 보상을 보여주는 전압신호(217)의 확대도이다. 실선은 비 보상된 시스템의 신호를 나타낸다. 램핑 전압(217)은 시각 T0에서 아래쪽으로 램핑하기 시작형, 시각 T2에서 상기 기준전압과 교차하고 시각 T3에서 비교기 및 래치의 지연후에 상기 정 전압 공급값만큼 거꾸로 상승한다. 파선은 보상된 시스템 에서의 신호(217)를 나타낸다. 상기 드래쉬홀드 신호(225)는 상기 기준 전압값보다 약간 위로 조정되어져있다. 이러한 것은 상기 시각T1에서 상기 램핑신호(217)를 상기 드래쉬홀드 전압과 교차시켜, 상기 비교기 및 래치의 지연후 전압신호(217)가 시각 T2에서 상기 정전압 공급값 까지 상승되도록 한다. 따라서, 이상적인 반 주기는 얻어진다. 상기 보상된 도식에서 T2-T1 = T3-T2 = delv 이다.
제6a도 및 제6b도는 바람직한 실시예에 따른 상기 VCO 블럭의 구체회로를 나타낸다. 제6a도에서, NMOS 트랜지스터(632,633)는 노드(60)와 부 전압 공급사이에 병렬로 연결된다. 트랜지스터(632,633)는 VISRCH(637) 및 VISRCL(636)을 입력으로서 수신한다. 트랜지스터(632,633)를 통하여 흐르는 전류는 제어전류 I(130)이다. NMOS 트랜지스터(620,622)는 노드(61)와 노드(60)간에 병렬로 연결된다. PMOS 트랜지스터(618,619)는 정 전압 공급과 노드(61)사이에 직렬로 연결된다. 상기 트랜지스터(618,620)의 게이트는 노드(62)에 연결된다. 상기 트랜지스터(619,622)의 게이트는 노드(63)에 연결된다. PMOS 트랜지스터(621)는 게이트를 노드(642)에 연결한채 상기 정 전압공급과 노드(61) 사이에 연결된다. PMOS 트랜지스터(616)와 커패시터(617)는 상기 정 전압공급과 노드(61 : 또한 641로 명칭)사이에 병렬로 연결된다. 트랜지스터(616)의 게이트는 상기 정 전압 공급에 연결되어있다. NMOS 트랜지스터(626,627)는 노드(60)과 노드(65)간에 병렬로 연결된다.
PMOS 트랜지스터(624,625)는 정 전압 공급과 노드(65 : 또한 640으로명칭)사이에 직렬로 연결 된다. 상기 트랜지스터(625,626)의 게이트는 노드(64)에 연결된 반면, 트랜지스터(624,627)의 게이트는 노드(66)에 연결된다. PMOS 트랜지스터(629,623)및 커패시터(628)는 상기 정 전압 공급과 노드(65)사이에 병렬로 연결된다. 트랜지스터(623)의 게이트는 노드(639)에 연결되고, 트랜지스터(629)의 게이트는 노드(644)에 연결된다. 노드(644)에 연결되는 것은 상기 회로를 외부적으로 리셋되게하는 RST*입력이다. 제4도의 상기 VCO 코어블럭(202)는 상기 소자(616-629)를 포함한다.
PMOS 트랜지스터(600)는 상기 정전압 공급과 노드(64)사이에 연결된다. PMOS 트랜지스터(601,602)는 상기 정 전압공급과 노드(64)사이에 직렬로 연결딘다. NMOS 트랜지스터(603,604)는 노드(64)와 상기 부 전압 공급사이에 직렬로 연결된다. NMOS 트랜지스터(605)는 상기 노드(64)와 상기 부 전압 공급사이에 또한 연결된다. 트랜지스터(600,604)의 게이트는 상기 정 전압 공급에 연결되며, 트랜지스터(601,603)의 게이트는 노드(63)에 연결되고, 트랜지스터(602,605)의 게이트는 노드(62)에 연결된다. 인버터(606)의 입력은 노드(64)에 연결되며 그 출력은 노드(638)에 연결된다. 인버터(607)의 입력은 노드(639)에 연결되며 그 출력은 노드(62)에 연결된다.
인버터(608)의 입력은 노드(63)에 연결되며 그 출력은 노드(643)에 연결된다. 인버터(609)의 입력은 노드(642)에 연결되며 그 출력은 노드(66)에 연결된다. PMOS 트랜지스터(610,611)는 상기 정 전압 공급과 노드(63)사이에 또한 연결된다. NMOS 트랜지스터(613,615)는 노드(63)과 상기 부 전압 공급사이에 직렬로 연결된다. NMOS 트랜지스터(614)또한 노드(63)과 상기 부 전압 공급사이에 연결된다. 트랜지스터(610,613)의 게이트는 노드(64)에 연결되며, 트랜지스터(611,614)의 게이트는 노드(66)에 연결되고, 트랜지스터(612,615)의 게이트는 노드(644)에 연결된다. 인버터(630)의 입력은 노드(63)에 연결되며 그 출력은 신호(216 : clk-)를 제공한다. 인버터(631)의 입력은 노드(64)에 연결되며 그 출력은 신호(215 : clk+)를 제공한다. 제4도의 래치(207)는 상기 소자(600-615)를 포함한다.
제6b도에서, PMOS 트랜지스터(648-651)는 정 전압 공급과 입력노드(646 : NREF)사이에 직렬로 연결된다. NMOS 트랜지스터(654)는 입력노드(647 : PREF)와 부 전압공급 사이에 연결된다. NMOS 트랜지스터(668)는 정 전압 공급과 기준노드(645 : REFB)사이에 연결된다. 트랜지스터(668)의 게이트는 상기 보상회로의 드래쉬홀드 신호(225)에 연결된다. NMOS 트랜지스터(655)는 기준노드(645)와 부 전압 공급 사이에 연결된다. PMOS 트랜지스터(652)는 상기 정 전압공급과 노드(67)사이에 연결된다. PMOS 트랜지스터(669,671)및 NMOS 트랜지스터(656)는 노드(67)와 부 전압 공급 사이에 직렬로 연결된다. 트랜지스터(669)의 게이트는 기준노드(645)에 연결되며, 트랜지스터(671)의 게이트는 노드(68)에 연결되고, 트랜지스터(656)의 게이트는 트랜지스터(656)의 드레인에 연결된다. PMOS 트랜지스터(670)는 노드(67)와 노드(70)사이에 연결되며, 그의 게이트는 노드(69)에 연결된다.
NMOS 트랜지스터(672)는 노드(70)와 노드(68)사이에 연결되며, 그의 게이트는 노드(70)에 연결된다. NMOS 트랜지스터(657)는 노드(68)와 부 전압 공급사이에 연결디며, 그의 게이트는 트랜지스터(656)의 게이트에 연결된다. NMOS 트랜지스터(673)는 정 전압 공급과 노드(69)사이에 연결되며, 그의 게이트는 노드(640)에 연결된다. 커패시터(674)는 노드(640)와 노드(69)사이에 연결딘다. NMOS 트랜지스터(658)는 노드(69)와 부 전압 공급 사이에 연결된다. PMOS 트랜지스터(675,676)는 노드(639)와 정 전압 공급 사이에 병렬로 연결된다. NMOS 트랜지스터(660,677)는 노드(639)와 부 전압 공급 사이에 직렬로 연결된다.
NMOS 트랜지스터(661,678)도 또한 노드(639)와 상기 부 전압 공급 사이에 직렬로 연결된다. NMOS 트랜지스터(659)는 노드(70)와 부 전압 공급 사이에 연결된다. 트랜지스터(675,677,678)는 노드(70)에 게이트 연결된다. 트랜지스터(660,661,676)는 상기정 전압 공급에 게이트 연결된다. 트랜지스터(659)는 노드(638)에 게이트가 연결된다. PMOS 트랜지스터(679,680)는 상기 정 전압 공급과 노드(642)사이에 병렬로 연결된다. NMOS 트랜지스터(662,681)는 노드(642)와 부 전압 공급 사이에 직렬로 연결된다. NMOS 트랜지스터(663,682)도 또한 노드(642)와 부 전압 공급 사이에 직렬로 연결된다. 트랜지스터(664)는 노드(74)와 부 전압 공급 사이에 연결된다. 트랜지스터(662,663,679)의 게이트는 노드(644)에 게이트 연결된다.
트랜지스터(680,681,682)는 노드(74)에 게이트 연결된다. 트랜지스터(664)는 노드(643)에 게이트 연결된다. 커패시터(683)는 노드(641)와 노드(73)사이에 연결된다. NMOS 트랜지스터(684)는 정 전압 공급과 노드(73)사이에 연결된다. NMOS 트랜지스터(665)는 노드(73)와 부 전압 공급 사이에 연결된다. 트랜지스터(684)의 게이트는 노드(641)에 연결된다. PMOS 트랜지스터(653)는 정 전압 공급과 노드(71)사이에 연결된다. PMOS 트랜지스터(685)는 노드(71)와 노드(74)사이에 연결된다. NMOS 트랜지스터(687)는 노드(74)와 노드(72)사이에 연결된다. NMOS 트랜지스터(6660는 노드(72)와 부 전압 공급 사이에 연결된다. PMOS 트랜지스터(686,688)및 NMOS 트랜지스터(667)는 노드(71)와 부 전압 공급사이에 직렬로 연결된다.
트랜지스터(685)의 게이트는 노드(73)에 연결되며, 트랜지스터(687)의 게이트는 노드(74)에 연결되고, 트랜지스터(688)의 게이트는 노드(72)에 연결된다. 트랜지스터(686)의 게이트는 기준전압 REFB을 수신하기 위해 기준노드(645)에 연결된다. 트랜지스터(666,667)의 게이트는 트랜지스터(667)의 드레인에 연결된다. 트랜지스터(648-653)의 게이트는 노드(646)에 연결된다. 트랜지스터(654,655,665)의 게이트는 노드(647)에 연결된다.
트랜지스터(652,656,657,669-672)는 제4도의 비교기(205)를 형성한다. 트랜지스터(653,666,667,685-688)는비교기(206)를형성한다. 트랜지스터(655,658,665,668,673,684)는 상기 비교기의 실행을 향상시키기 위하여 레벨시프팅 회로를 형성한다. 상기 레벨시프팅의 값은 노드(647)의 상기 값 PREF에 의해 결정 되어진다. 트랜지스터(648-653)는 노드(646)의 상기 값NREF에 의존하는 비교기(205,206)에 대하여 동작 전류를 결정해준다. 트랜지스터(662-664,679-682)는 비교기(206)를 위한 출력 및 리셋회로를 형성한다. 이러한 도면으로 나타난 상기 비교기들은 고속 드래쉬홀드 교차 검출기들인데, 이러한 것은 본 출원인에게 양도되어 1991년 10월 21일자로 출원되고 미합중국 특허출원번호 제 07/779,963 호로서 계류중인 발명의 명칭 "High Speed Threshold Corssing Dector with Reset"의 특허출원에 개시되어있다.
제7a도-제7b도는 본발명의 바람직한 실시예에 따른 상기 보상 회로의 구체회로도를 나타낸다. 제7a도에서, NMOS 트랜지스터(716,718)는 노드(80)와 부 전압 공급 사이에 병렬로 연결된다. NMOS 트랜지스터(717,719)는 노드(79)와 부 전압 공급 사이에 병렬로 연결된다. 트랜지스터(716,717)의 게이트는 전압신호 VISRCL 를 수신하기 위해 입력노드(636)에 연결된다. 트랜지스터(718,719)의 게이트는 입력신호 VISRCH 를 수신하기위해 입력노드(637)에 연결된다. VISRCL 및 VISRCH 는 전압입력 VIN을 만든다. 노드(80)에서 부 전압 공급까지 흐르는 전류및 노드(79)에서 부 전압 공급까지 흐르는 전류는 제4도의 전류신호(113) 와 동일하다. NMOS 트랜지스터(705,706)는 노드(75)와 노드(80)사이에 직렬로 연결된다. 트랜지스터(705,706)의 벌크(bulk)는 노드(79)에 연결된다. NMOS 트랜지스터(708)는 노드(75)와 노드(79)사이에 연결된다. PMOS 트랜지스터(704)는 정 전압 공급과 노드(75)사이에 연결된다.
트랜지스터(704,706,708)의 게이트는 노드(78)에 연결된다. 인버터(701,702,703)는 그의 최초입력이 노드(78)에 연결되고 그의 최종입력이 트랜지스터(705)의 게이트에 연결된채 서로 직렬연결된다. 인버터(714)는 터미널(215 : clk+)에 연결된 입력과 노드(77)에 연결된 출력을 가진다. 인버터(715)는 노드(77)에 연결된 입력과 노드(78)에 연결된 출력을 가진다. 커패시터(707)는 정 전압 공급과 노드(75)사이에 연결된다. 인버터(720)는 터미널(216 : clk-)에 연결된 입력과 노드(81)에 연결된 출력을 가진다. 인버터(721)는 노드(81)에 연결된 입력과 노드(82)에 연결된 출력을 가진다. NMOS 트랜지스터(722,723)는 노드들(80,83)사이에 직렬로 연결된다. NMOS 트랜지스터(722,723)는 노드들(80,83)사이에 직렬로 연결된다. NMOS 트랜지스터(724)는 노드들(79,83)사이에 연결된다. PMOS 트랜지스터(732)는 노드(83)와 정 전압 공급 사이의 커패시터(733)와 병렬로 연결된다. 트랜지서터(722,724,732)의 게이트는 노드(82)에 연결된다. 트랜지스터(722,723)의 벌크는 노드(79)에 연결된다. 인버터(729-731)는 그의 최초입력이 노드(82)에 연결되고 그의 최종출력이 트랜지스터(723)의 게이트에 연결된채 서로 직렬연결된다. 상기 소자들(701-708, 714-724, 729-733)은 제4도의 상기 VCO 코어(208)를 형성한다.
스위치(709)의 N 채널제어와 스위치(710)의 P 채널제어는 노드(77)에 연결된다. 스위치(709)의 P 채널제어와 스위치(710)의 N 채널제어는 노드(81)에 연결된다. 스위치(709)는 노드(76)와 개방회로 사이에 연결된다. 스위치(710)는 노드(76)와 노드(75)사이에 연결된다. 커패시터(711)는 상기 정 전압과 노드(76)사이에 연결된다. 스위치(712)의 N 채널제어와 스위치(713)의 P 채널제어는 노드(215)에 연결된다. 스위치(712)의 P 채널제어와 스위치(713)의 N 채널제어는 노드(216)에 연결된다. 스위치(712)는 노드(735)와 개방회로 사이에 연결된다. 스위치(713)는 노드(735)와 노드(76)사이에 연결된다. 스위치(725)의 P 채널제어와 스위치(726)의 N 채널제어는 노드(81)에 연결된다. 스위치(725)의 N 채널제어와 스위치(726)의 P 채널제어는 노드(77)에 연결된다. 스위치(725)는 노드(83)와 노드(84)사이에 연결된다. 스위치(726)는 노드(84)와 개방회로 사이에 연결된다. 커패시터(734)는 상기 정 전압 공급과 노드(84)사이에 연결된다. 스위치(727)의 P 채널제어와 스위치(728)의 N 채널제어는 노드(216)에 연결된다. 스위치(727)의 N 채널제어와 스위치(728)의 P 채널제어는 노드(215)에 연결된다. 스위치(727)는 노드(84)와 노드(735)사이에 연결되며, 스위치(728)는 노드(735)와 개방회로 사이에 연결된다. 상기 호로소자(709-713,725-728,734)및 커피새터(738 : 제7b도에 도시)는 제4도의 상기 트랙및 홀드회로(219,220)를 형성시킨다.
제7b도에서, 커패시터(738)는 상기 정 전압 공급과 노드(735)사이에 연결된다. NMOS 트랜지스터(739)는 그의 게이트를 노드(735)에 연결한채 정 전압공급과 노드(85)사이에 연결된다. NMOS 트랜지스터(743)는 노드(85)와 부 전압 공급사이에 연결된다. NMOS 트랜지스터(740)는 정 전압 공급과 노드(86)사이에 연결된다. PMOS 트랜지스터(741)는 그의 게이트를 노드(85)에 연결한채 노드(86)와 노드(88)사이에 연결된다. PMOS 트랜지스터(742)는 그의 게이트를 노드(94)에 연결한채 노드(86)와 노드(87)사이에 연결된다. NMOS 트랜지스터(744)는 노드(88)와 부 전압 공급 사이에 연결된다. NMOS 트랜지스터(745)는 노드(87)와 부 전압 공급 사이에 연결된다. 트랜지스터(744,745)의 게이트는 노드(87)에 연결된다. NMOS 트랜지스터(747)는 그의 게이트를 노드(89)에 연결한채 정 전압 공급과 노드(94)사이에 연결된다. NMOS 트랜지스터(746)는 노드(94)와 부 전압 공급사이에 연결된다. 커패시터(748)는 노드(89)와 노드(88)사이에 연결된다. PMOS 트랜지스터(749)는 정전압 공급과 노드(89)사이에 연결된다. 트랜지스터(750)는 그의 게이트를 노드(88)에 연결한채 노드(89)와 부 전압 공급사이에 연결된다. 저항(751)은 노드들(89,91)사이에 연결된다. 노드(91)는 트랜지스터(752)의 게이트와 저항(755)에 연결된다. PMOS 트랜지스터(753)는 정전압 공급과 노드(90)사이에 연결된다. PMOS 트랜지스터(752)는 노드(90)와 노드(92)사이에 연결된다. PMOS 트랜지스터(754)는 그의 게이트를 기준 입력단(224)에연결한채 노드(90)와 노드(93)사이에 연결된다. NMOS트랜지스터(756)는 노드(92)와 부 전압 공급 사이에 연결된다.
NMOS 트랜지스터(757)는 노드(93)와 부 전압 공급 사이에 연결된다. 트랜지스터(756,757)의 게이트는 노드(92)에 연결된다. 저항(755)는 드래쉬홀드 노드(225)와 노드(91)사이에 연결된다. PMOS 트랜지스터(758)는 그의 게이트를 노드(93)에 연결한채 정 전압 공급과 노드(225)사이에 연결된다. NMOS 트랜지스터(760)는 노드(225)와 부 전압 공급 사이에 연결된다. 트랜지스터(761)는 입력단(763 : PREF)과 부 전압 공급 사이에 연결된다. 트랜지스터(759)는 입력단(762 : NREF)과 정 전압 공급 사이에 연결된다. 트랜지스터(740,749,753,759)의 게이트도 또한 상기 입력단(762)에 연결된다. 트랜지스터(743,746,760,761)의 게이트는 입력단(763)에 연결된다. 트랜지스터(740,749,753,759,743,746,760,761)들은 상기 회로내에서 동작 전류를 세팅 해주는 기능을 수행한다. 제7b도의 기타 회로소자들은 저역통과필터(210)와 차동증폭기(211)를 구성한다.
상술한 바와 같이 선형화되고 지연 보상된 전압 제어 발진기는 개시되어져 있다.

Claims (10)

  1. 발진 회로에 있어서 : 관련된 실제적인 전압범위 및 이상적인 전압범위를 갖는 적어도 하나의 내부적인 램핑전압신호를 가지며, 상기 실제적인 전압범위와 상기 이상적인 전압범위간의 전압차를 생성하는 지연항에 기인한 비성형 전이함수를 갖고, 제어신호와 전압 드래쉬홀드 신호를 수신하며, 적어도 하나의 클럭출력을 제공하는 제어발진수단과; 상기 적어도 하나의 클럭출력에 연결되며 상기 제어신호를 수신하고, 상기 실제적인 전압범위를 추적하여 상기 실제적인 전압범위와 이상적인 전압범위간의 상기 차를 최소화시키는 전압성분을 갖는 상기 전압 드래쉬홀드 신호를 상기 제어발진수단에 인가하는 보상수단을 포함하여 이루어지는 회로.
  2. 제1항에 있어서, 상기 제어발진수단은; 전류출력과 상기 적어도 하나의 클럭출력에 연결되어, 상기 적어도 하나의 램핑전압신호를 제공하는 제1발진코어와; 상기 적어도 하나의 램핑전압신호를 수신하기 위하여 제1발진코어에 연결된 제1입력을 가지며, 상기 전압 드래쉬홀드 신호를 수신하기 위하여 상기 보상수단에 연결된 제2입력을 가지는 적어도 하나의 비교기와; 상기 적어도 하나의 비교기에 연결되며, 상기 적어도 하나의 클럭출력을 제공하고, 상기 전이기능내에서 상기 비선형성에 의해 유발된 상기지연항을 상기 적어도 하나의 비교기와 함께 발생하는 래치를 구비함을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 보상수단은; 상기 적어도 하나의 클럭출력과 상기 전류출력에 연결되어, 상기 적어도 하나의 램핑전압신호와 유사한 방식으로 형성되는 적어도 하나의 미러전압출력을 제공하는 제2발진코어와; 상기 적어도 하나의 미러전압출력과 상기 적어도 하나의 클럭출력에 연결되어, 상기 실제적인 전압범위를 추적하기 위한 적어도 하나의 피크 검출기와; 상기 적어도 하나의 피크 검출기와 기준전압원에 연결되어, 상기 전압 드래쉬홀드 신호를 발생하기 위한 차동증폭기를 구비함을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 적어도 하나의 램핑전압신호와 상기 적어도 하나의 미러전압출력은 각기 제1,2커패시터를 통하여 전압원에 용량적으로 연결됨을 특징으로 하는 회로.
  5. 제3항에 있어서, 상기 적어도 하나의 피크 검출기와 상기 차동증폭기의 사이에 연결된 저역통과필터를 더 구비함을 특징으로 하는 회로.
  6. 발진회로에 있어서; 외부의 제어신호와 적어도 하나의 클러킹신호를 수신하여, 제1램핑신호를 발생하는 제1램핑회로와; 상기 제1램핑회로에 연결되며, 상기 제1램핑신호 및 램프 드래쉬홀드 신호를 수신하고, 상기 제1램핑신호로써 상기 램프 드래쉬홀드 신호의 교차를 검출하여 검출신호를 발생하는 적어도 하나의 비교기와; 상기 적어도 하나의 비교기에 연결되어 상기 검출신호를 수신하고 상기 적어도 하나의 클러킹신호를 발생하는 래치와; 상기 외부의 제어신호와 상기 적어도 하나의 클러킹신호를 수신하여, 상기 제1램핑신호와 거의 근사한 제2램핑신호를 발생하는 제2램핑회로와; 상기 제2램핑신호를 수신하기위해 상기 제2램핑회로에 연결되며, 피크치신호를 공급하는 적어도 하나의 피크 검출기와; 상기 적어도 하나의 피크 검출기와 상기 적어도 하나의 비교기에 연결되며, 상기 피크치신호 및 외부의 기준신호를 수신하여 상기 램프 드래쉬홀드 신호를 발생하는 차동증폭기를 구비함을 특징으로 하는 회로.
  7. 제6항에 있어서, 상기 적어도 하나의 피크 검출기와 상기 차동증폭기 사이에 연결된 저역통과필터를 더 구비함을 특징으로 하는 회로.
  8. 교번하는 제1및 제2상태로 이루어진 클럭신호를 제공하기 위한 방법에 있어서; 제1램핑수단내에서 제1램핑신호를 발생하는 단계와; 비교수단내에서, 상기 제1램핑신호가 드래쉬홀드 값에 교차할때를 검출하기위해 상기 제1램핑신호와 상기 드래쉬홀드 값을 비교하는 단계와; 상기 검출이 발생될경우, 다른 상태로 클럭출력신호를 래치하고 상기 제1램핑신홀흘 리세트하는 단계와; 상기 제1램핑신호와 거의 근사한 제2램핑신호를 제2램핑수단내에서 발생하는 단계와; 제1트랙 및 홀드수단으로써 상기 제2램핑신호를 추적하는 단계와; 제2트랙 및 홀드수단내에서, 이전상태에서의 상기 제2램핑신호의 리크치를 홀딩하는 단계와; 차 수단으로써 상기 피크치 및 기준치를 제공하는 단계와; 상기 차 수단내에서 상기 드래쉬홀드 값을 발생하는 단계를 가짐을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 차 수단으로써 상기 피크치를 제공하기 이전에 상기 피크치를 필터링하는 단계를 더 가짐을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 제2램핑신호를 추적하는 단계가 상기 제2트랙 및 홀드수단에 의해 수행되며; 상기 이전상태에서의 상기 피크치를 홀딩하는 단계가 상기 제1트랙 및 홀드수단에 의해 수행됨을 특징으로 하는 방법.
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