JPH06152399A - 電圧制御発振回路及び電圧制御発振方法 - Google Patents

電圧制御発振回路及び電圧制御発振方法

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JPH06152399A
JPH06152399A JP4272895A JP27289592A JPH06152399A JP H06152399 A JPH06152399 A JP H06152399A JP 4272895 A JP4272895 A JP 4272895A JP 27289592 A JP27289592 A JP 27289592A JP H06152399 A JPH06152399 A JP H06152399A
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signal
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ramp
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Kwai-Kwong Lam
ラム クウエイ−クォン
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 直線化され、遅延補償された全ＣＭＯＳＶＣ
Ｏを提供する。 【構成】 トランスコンダクタンス変換器は、制御電圧
入力を受けて２つの比較器の正入力端子に２つのランプ
電圧出力を出す電圧制御ランプ回路に制御電流を供給
し、比較器はランプ電圧を閾値電圧と比較してランプ電
圧が閾値電圧と交差するときにラッチにパルスを出す。
ラッチは回路の発振出力を出し、これは切替えのため電
流制御ランプ回路へフィードバックされる。補償ループ
はラッチの発振出力と制御電流を入力として受けて閾値
電圧を各比較器に与え、また、同様の電流制御ランプ回
路を含み、この回路は第１電流制御ランプ回路のものと
同じランプ出力を出す。発振出力によってトリガされる
トラックホールド回路は低域フィルタを通して差動増幅
器の負の入力部にランプ出力のピーク電圧を与える。外
部基準電圧が差動増幅器の正の入力部へ供給され、差動
増幅器の出力が各比較器に閾値電圧として出され、比較
器の遅延及びラッチの遅延の影響は補償ループによりキ
ャンセルされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器及び電
圧制御発振方法の分野に関するものである。
【０００２】
【従来の技術】データ回復回路では、デジタルデータを
一定のデータ周波数で発生するパルスの逐次ストリーム
として得ることができる。回復回路は同期的にデジタル
情報を抽出するためには、このデータ周波数に一致させ
る能力を備えなければならない。これを実行する一つの
方法は位相同期ループの電圧制御発振器（Voltage Cont
rolled Oscillator＝ＶＣＯ）を利用することである。
【０００３】ＶＣＯは一定の振動周波数で一定の出力信
号を発生する。次にこの発振出力を入信データ信号と比
較し、その２つの信号の間の位相及び周波数の差を調べ
る。この差は制御電圧に変換されてＶＣＯへ送られ、出
力周波数を入信データ周波数に対応するように上げるか
又は下げる。高い周波数で最適性能を得るために、ＶＣ
Ｏは電圧伝達関数に対応する直線的周波数を有するべき
である。全ＣＭＯＳプロセスで設計された回路に対し
て、先行技術のＶＣＯは高い動作周波数では受け入れ可
能な応答をしない。ＶＣＯ設計のブロックダイアグラム
の一例を図１に示す。
【０００４】制御電圧ＶIN１０はランプ手段（RAMPING
MEANS）１１へ送られる。ランプ手段は比較器ブロック
（COMPARATOR BLOCK）１３に結合され、これは次にラッ
チ（LATCH）１５に結合される。ラッチは発振出力をラ
ンプ手段１１と位相同期ループ（PHASE LOCK LOOP）へ
送る。
【０００５】ランプ手段１１は第１ランプ電圧信号を比
較器ブロック１３へ送る。そのランプ電圧はライン１６
上の信号、すなわち発振出力がそのランプ信号のリセッ
トをトリガーするまで下がる（又は上がる）。この時点
で第２ランプ信号が開始される。第２ランプ信号が発振
出力によってリセットされると、第１ランプ信号は再度
下がり（上り）始める。比較器ブロック１３では比較器
が閾値交差検出器として用いられる。ランプ手段１１か
ら送られたランプ電圧が閾値電圧と交差したことを比較
器が検出すると、比較器ブロック１３はパルスをラッチ
１５へ送り、ラッチの状態を変える。次にラッチの状態
はライン１６上の発振出力ＦOUTを位相同期ループ回路
とランプ手段へ送り、ランプ信号の切替えを制御する。
【０００６】ランプ手段１１内のランプ信号がそのもと
の位置から閾値電圧へ下がる（上がる）のに要する時間
はＶＣＯの半サイクルＴHの理想時間である。ここで、
半サイクルは制御電圧ＶNに反比例するよう設計されて
いる。したがって、理想周波数関数は次の式によって与
えられる： ＦOUT＝１／２ＴH （１）
【０００７】しかし、ランプ手段はラッチ１５が状態を
変えるまでランプ電圧の切替えを行わない。したがっ
て、一旦ランプ電圧が閾値電圧と交差したら、比較器は
その交差を検出しなければならず、またラッチは実際の
半サイクルが完了する前に状態を変えなければならな
い。そのため、比較器とラッチによって生じる固有の遅
延がＶＣＯの周波数関数にもたらされる。したがって、
ＶＣＯの実際の半サイクルはＴH'＝ＴH＋ｄｅｌｖであ
る。ここでｄｅｌｖは比較器／ラッチ遅延である。回路
の周波数関数は次のようになる： ＦOUT＝１／２ＴH'＝１／２（ＴH＋ｄｅｌｖ） （２）
【０００８】この遅延期間は理想半サイクルが遅延期間
と同じ大きさとなるレベルまで周波数が上がるにつれ
て、回路の伝達関数の非直線性を引き起こす。全ＣＭＯ
Ｓ型ＶＣＯではこの遅延はかなりのものとなる。その結
果、ＶＣＯの電圧伝達関数に対する周波数の関係、した
がって位相同期ループの位相同期能力は用途によっては
許容できないものとなる。
【０００９】図２は、理想ＶＣＯと図１のＶＣＯの周波
数と電圧特性の関係を示している。図でわかるように、
理想周波数応答は傾斜１／（２ＴH）の実線で示されて
いる。実際の周波数応答は１／（２ｄｅｌｖ）の周波数
限界の方へ平らになっている点線で示されている。した
がって、実際のＶＣＯの使用可能な周波数範囲は狭まっ
てしまう。
【００１０】補償ループ付きＶＣＯの先行技術の一例を
図３に示す。この回路は文献、ＷａｋａｙａｍａとＡｂ
ｉｄｉ：「３０ＭHzロージッター、高直線性ＣＭＯＳ型
ＶＣＯ」（IEEE Journal of Solid State Electronic
s，Vol.SC-22，No.6,1987-12,pp.1074-1080）に述べら
れている。
【００１１】トランスコンダクタンス（ＧＭ）変換器
（GM CONVERTER）１０１は制御電圧入力信号１００を受
け出力制御電流信号１３０及び１１３を出力する。制御
電流１３０はＶＣＯ部（VCO CORE）のブロック１０２へ
送られる。ＶＣＯ部１０２はランプノード１１７を通し
てキャパシタ１１４（ＣV）・レベルシフタ（LEBEL SHI
FTER）１０３及び比較器１０５の負入力端子に結合され
る。ＶＣＯ部１０２はまた、ランプノード１１８を通し
てキャパシタ１１４，レベルシフタ１０４及び比較器１
０６の負入力端子にも結合される。レベルシフタ１０３
はライン１１９を通して比較器１０６の正入力端子に結
合される。レベルシフタ１０４はライン１２０を通して
比較器１０５の正の入力部に結合される。比較器１０５
の出力１２１はラッチ１０７の「セット」入力に結合さ
れる。比較器１０６の出力１２２はラッチ１０７の「リ
セット」入力に結合される。ラッチ１０７の「Ｑ」出力
はクロック出力１１５（ｃｌｋ+）を発生し、それはＶ
ＣＯ部１０２にフィードバックされる。ラッチ１０７の
「Ｑ*」出力は逆クロック出力１１６（ｃｌｋ-）を発生
し、これもまたＶＣＯ部１０２にフィードバックされ
る。この回路の標準的なＶＣＯのブロックには、ＶＣＯ
部１０２・レベルシフタ１０３と１０４・比較器１０５
と１０６・ラッチ１０７が含まれる。
【００１２】このような先行技術の回路のための補償ル
ープ（COMPENSATION LOOP）には、４分割回路１０８、
クロック発生回路１０９、周波数／電圧変換器ブロック
１１０及び差動増幅器１１１が含まれている。４分周回
路１０８はクロック出力１１５と逆クロック出力１１６
に結合され、またクロック発生器１０９にも結合され
る。クロック発生器１０９はバス１２３を通して多重位
相クロック信号を周波数／電圧変換器１１０へ送る。周
波数／電圧変換器１１０はトランスコンダクタンス変換
器１０１から電流制御信号１１３を受け、電圧信号１２
６を差動増幅器１１１の負入力端子とキャパシタ１１２
（Ｃhold）へ送る。バンドギャップ基準電圧が差動増幅
器の正入力端子へ送られる。差動増幅器１１１の出力は
キャパシタ１１２とレベルシフタ１０３及び１０４にも
結合されているノード１２５へ送られる。
【００１３】トランスコンダクタンス変換器１０１はこ
の発振器のＶＣＯ部を駆動する働きをする。理想的には
トランスコンダクタンス変換器は次の式を満足すること
が望ましい： Ｉ（ｔ）＝ｇｍＶIN（ｔ） （３） ここで、ｇｍはブロック１０１のトランスコンダクタン
ス値である。したがって、入力電圧の変化はこれに比例
した出力電流の変化を引き起こす。
【００１４】ＶＣＯ部ブロック１０２はその他の出力ノ
ードが制御電流１３０により定まるレートで浮動キャパ
シタ１１４（ＣV）に放電している間、１つの出力ノー
ドが正の電圧供給への低インピダンス経路を有するよう
な構造となっている。逆及び非逆クロック信号１１６と
１１５は回路を切替える働きをし、それによって出力ノ
ードは上記条件の間で交番する。その結果、ノード１１
７と１１８が交番ランプ電圧を伝達する。
【００１５】レベルシフタ１０３と１０４は入力電圧、
ノード１１７又は１１８を、調整可能な直流値によって
シフトするために用いる。この値はライン１２５上のレ
ベルシフト制御電圧により定まる。比較器１０５はライ
ン１１７上のランプ電圧がライン１２０上に送られたレ
ベルシフト電圧信号１１８より下になると、真の値を出
力する。比較器１０６はランプ電圧信号１１８がライン
１１９上に送られたレベルシフト電圧信号１１７より下
になると、真の出力値を出す。
【００１６】ラッチ１０７は次の真理値表に適合するセ
ット・リセット・フリップフロップである： Ｓ ／ ０ ０ １ １ Ｒ ／ ０ １ ０ １ Ｑ(n+1) ／ Ｑ(n) ０ １ − Ｑ*(n＋1) ／ Ｑ*(n) １ ０ − ここで、０は偽を示し、１は真を示す。真理値表からわ
かるように、状態の変化が起きるのは、Ｑ出力が低いと
きにＳ（セット）入力が表明されるか、又はＱ出力が高
いときにＲ（リセット）入力が表明される場合だけであ
る。セット・リセット・フリップフロップのＱ及びＱ*
出力は装置の発振出力であり、ＦOUTと標識される。
【００１７】ＶＣＯ回路の半サイクルはＣΔＶ／Ｉであ
る。ここでＣはキャパシタ１１４のキャパシタンスであ
り、ΔＶは信号１１７及び１１８の最大電圧と比較器か
ら見てそのレベルシフトした対応部によって得られる閾
値電圧との間の電圧差であり、Ｉは制御電流１３０であ
る。理想的なＶＣＯの伝達関数は次の式で表される。 ＦOUT＝Ｉ／２ＣΔＶ （４） ここで、ＦOUTは発振出力１１５と１１６の周波数であ
る。
【００１８】しかし、比較器とラッチの固有の遅延によ
り、ＶＣＯの実際の半サイクルは次のようになる： ＴH＝ＣΔＶ／Ｉ＋ｄｅｌｖ （５） ここでｄｅｌｖは比較器とラッチの遅延である。
【００１９】 ＦOUT＝Ｉ／２（ＣΔＶ＋Ｉｄｅｌｖ） （６） ＶＣＯの比較器とラッチの遅延によって伝達関数は非直
線になり、これはＣΔＶ／Ｉの項がｄｅｌｖと同じ大き
さとなる点に周波数が近づくほど重要になる。
【００２０】補償ループ付きでないこの形態のＶＣＯは
１ミクロンＣＭＯＳプロセスを考慮すると、約２０ＭHz
までだけは直線的に作動することができる。１シグマの
中心周波数分布は４ＭHzより大きいことがあり、また温
度歪みは１℃あたり１％より大きいことがある。制限周
波数範囲と特性曲線のバラツキはほぼすべての用途に許
容できないものである。こうした理由により、直線化補
償ループが必要となる。補償ループの主な目的はＶＣＯ
部の半サイクルを短くしてより高い周波数での遅延期間
を補償することである。
【００２１】図３の先行技術では、補償構成は周波数／
電圧変換器周辺を中心に据えている。周波数／電圧変換
器は比較器のために有効なトリップポイント電圧を発生
するために用いる。周波数／電圧変換器はＶＣＯの周波
数の１／４で作動する６相クロックを使用している。次
に周波数／電圧変換器の出力電圧を統合し、設定基準電
圧と比較して、補償ずみレベルシフト制御電圧を発生す
る。
【００２２】図３の補償ループでは、ブロック１０８は
発振出力１１５と１１６を受け、クロック発生器１０９
に出力振動周波数の１／４のクロック信号を送る。クロ
ック発生器１０９は６つの異なる位相のクロック信号を
周波数／電圧変換器１１０へ送る。
【００２３】周波数／電圧変換器は制御電流１３０に比
例する電流信号１１３を用いて、周波数入力に対応する
電圧出力を発生する。周波数／電圧変換器の伝達関数は
次の式で表される： ＶF/V＝［ＫＩＴ'＋（ＶPOS）ＣP］／Ｃ' （７） ここで、ＶF/Vは電圧出力、Ｋは信号１３０と１１３と
の間の比例定数、ＶPOSは正の電圧供給値、ＣPは周波数
／電圧変換器内の非励振キャパシタンス、Ｃ'はＣPと周
波数／電圧変換器内の充電キャパシタンスＣFの合計で
ある。Ｔ'は変換器内の充電時間１／ＦOUT＋ｄｅｌｆに
等しく、ここでｄｅｌｆは変換器の電流スイッチの非対
称切替え時間へ、スイッチのオン対オフ、立上り時間対
立下がり時間などにより生じる周波数／電圧変換器内固
有の遅延に対する遅延期間である。
【００２４】この変換器は制御電流１３０に比例する基
準電流１１３をキャパシタ１１４に比例する第２キャパ
シタに統合することによって作動する。この統合時間は
ＶＣＯの発振出力１１５と１１６の周期により定まる。
【００２５】第２キャパシタに統合された電圧は出力１
２６として差動増幅器１１１へ送られる。差動増幅器は
周波数／電圧変換器の出力と基準電圧１２４を比較し
て、レベルシフタ１０３と１０４のためのレベルシフト
制御電圧１２５を発生する。差動増幅器１１１により出
されるレベルシフト制御電圧は次の式で表される： Ｖcomp＝Ｒｅｆ−（ＣF／ＣH）（ＶF/V−Ｒｅｆ） （８） ここで、Ｖcompは補償されたレベルシフト制御電圧、
（ＣF／ＣH）は差動増幅器のゲイン、ＣHはキャパシタ
１１２のキャパシタンス、Ｒｅｆは基準電圧である。
発振器の周波数が上昇するにつれて周波数／電圧変換器
の出力電圧は下がり、上の式にしたがってレベルシフト
制御電圧を下げる働きをする。レベルシフト制御電圧が
下がるにつれて比較器の閾値電圧は低下するランプ電圧
に近づき、その結果、ＶＣＯ部の半サイクルを短くする
働きをする。これにより、比較器とラッチの遅延時間を
補償することができる。
【００２６】ＶＣＯのランプがＶcompに達する時間は次
のようになる： １／ＦOUT−ｄｅｌｖ＝（ＣVＶcomp）／Ｉ （９） 簡単にするため、Ｋ＝１，ＣH＜＜ＣF，ＣP＜＜Ｃ'と仮
定すると、ＶＣＯの補償伝達関数の概数は、ＣV／ＣH＞
＞１の場合、次の式で表される： ＦOUT＝Ｉ／（２｛［ＲｅｆＣF−ＣPＶPOS］ ＋Ｉ［（ＣH／ＣV）ｄｅｌｖ−ｄｅｌｆ］｝） （１０） 式９はＶＣＯの遅延期間ｄｅｌｖが因子ＣH／ＣVによっ
て減少することを示している。しかし、２つの新しい遅
延期間がすでに補償回路に導入されている。”ｄｅｌ
ｆ”によって未補償関与因子は非直線性となり、Ｒｅｆ
ＣF／Ｉがｄｅｌｆに達する場合の周波数で臨界値とな
り、また”ＣPＶPOS”によって電圧・周波数関係の設計
目標へシフトし、電源への依存のためＰＳＲＲが縮退す
る。
【００２７】
【発明の概要】本発明は直線化され、遅延を補償された
全ＣＭＯＳ型ＶＣＯに関するものである。トランスコン
ダクタンス変換器は制御電圧入力を受け、制御電流を電
流制御ランプ回路へ送る。この回路は２つのランプ出力
を２個の比較器の正の入力部に送る。これらの比較器は
ランプ電圧と閾値電圧を比較し、ランプ電圧が閾値電圧
と交差するときのラッチにパルスを発生する。ラッチは
その回路の発振出力を発生し、それは切替えのために電
流制御ランプ回路へフィードバックされる。補償ループ
はラッチの発振出力と入力としての制御電流の両方を受
け、閾値電圧を比較器に送る。
【００２８】補償ループには同様の電流制御ランプ回路
が含まれており、これは第１電流制御ランプ回路と実質
的に同じランプ出力を発生する。発振出力によりトリガ
ーされるトラックホールド（TRACK-AND-HOLD）回路は低
域フィルターを通してランプ出力のピーク電圧を差動増
幅器の負の入力部へ送る。外部基準電圧は差動増幅器の
正の入力部に供給され、差動増幅器の出力は閾値電圧と
して比較器へ送られる。比較器遅延及びラッチ遅延の影
響は補償ループによってキャンセルされる。
【００２９】
【実施例】直線化、遅延補償式の、全ＣＭＯＳＶＣＯに
ついて説明する。以下の説明では本発明をより完全に理
解するために、多くの特殊な細部について述べる。しか
し、これらの特殊な細部なしに本発明を実施することは
技術精通者にとって自明であろう。その他の場合には本
発明を理解しやすくするために、既知の回路については
説明しない。
【００３０】本発明はＶＣＯ伝達機能を直線化し、ＶＣ
Ｏ回路内の比較器とラッチの内部遅延を補償できるよう
な、補償ループ付ＶＣＯを提供する。制御電圧がトラン
スコンダクタンス変換器に供給され、制御電流が電流制
御発振器ブロックと補償ループに送られる。電流制御発
振器は補償ループへ発振出力を供給し、補償ループから
閾値「トリップ」電圧信号を受ける。補償ループはピー
ク検出回路を用いて、先行の発振器閾値電圧を差動増幅
器へ供給する。この先行閾値電圧は外部基準電圧と比較
される。差動増幅器の出力は閾値「トリップ」電圧とし
て電流制御発振器に与えられる。このフィードバック構
成は温度及び製造プロセスによって生じるＦＥＴスイッ
チング速度のバラツキによるＶＣＯ伝達機能のバラツキ
に対して感度を低下させる。また、比較器／ラッチ遅延
の効果を最小限に押さえることによってＶＣＯの作動範
囲上限を高めるのに役立つ。本発明はトランスコンダク
タンス変換器を無視することによって電流制御発振器と
して用いることもできる。
【００３１】本発明の方法は周波数・電圧方程式（式１
０）の遅延期間（ｄｅｌｆ）をなくすようにピーク検出
器を用いる。また本発明の補償回路は電源依存性の非励
振遅延期間を導入しない。本発明のブロック図を図４に
示す。
【００３２】トランスコンダクタンス変換器１０１は入
力電圧ＶIN１００を受け、制御電流１３０及び１１３を
送出する。この方法において、制御電流１１３は制御電
流１３０に等しい。ＶＣＯ部２０２は制御電流１３０を
受け、ノード２１７と２１８上でそれぞれ交流ランプ電
圧ＶＣＯAとＶＣＯBを発生させる。これらのランプ電圧
の切替はクロック信号２１５（ｃｌｋ+）と逆クロック
信号２１６（ｃｌｋ-）によって制御される。先行技術
の設計とは反対に、本発明は浮動キャパシタ１１４を用
いず、それぞれノード２１７と２１８からの正電圧源に
取付けた２個の個別キャパシタ２０３と２０４を利用す
る。次にノード２１７と２１８がそれぞれ比較器２０５
と２０６の負の入力部に結合される。比較器２０５と２
０６は正の比較器入力部でライン２２５上に閾値電圧信
号を受ける。比較器２０５はライン２２１を通じてセッ
ト／リセット・フリップフロップ２０７のセット入力部
に結合される。比較器２０６がライン２２２を通じてＳ
／Ｒフリップ・フロップ２０７のリセット入力部に結合
される。フリップ・フロップ２０７のＱ及びＱ*出力は
システムの発振出力（ＦOUT）としてそれぞれライン２
１５及び２１６へ出される。これらの発振出力２１５と
２１６はＶＣＯ部２０２へフィードバックされる。この
システムのＶＣＯブロックはＶＣＯ部２０２、キャパシ
タ２０３と２０４、比較器２０５と２０６及びラッチ２
０７によって構成されている。この設計ではレベルシフ
タは不要である。
【００３３】この回路の補償ループは制御電流１１３及
びクロック信号２１５と２１６を受けるＶＣＯ部ブロッ
クで始まる。ＶＣＯ部回路２０８の出力はノード２２９
と２３０へ出され、ＶＣＯA及びＶＣＯBでの電圧を一次
ＶＣＯブロック２０２へ反射するためにＭＩＲA及びＭ
ＩＲBで示される。ノード２２９と２３０はそれぞれキ
ャパシタ２２７と２２８に結合される。またキャパシタ
２２７と２２８は正電圧源に結合される。ノード２２９
と２３０はそれぞれトラックホールド回路２１９へ与え
られる。トラックホールド回路２１９はクロック信号２
１５の立上がり縁でのノード２２９のピーク値を保持す
るよう設計されている。逆に、トラックホールド回路２
２０はクロック信号２１６の立上がり縁でのノード２３
０ピーク値を保持するよう設計されている。トラックホ
ールド回路２１９と２２０の出力はＰＫA及びＰＫBで示
されるが、これらはノード２１２を通して交互に低域フ
ィルタ（LPF）２１０へ送られる。低域フィルタ２１０
はフィルタされた出力を差動増幅器２１１の負の入力部
へ送る。差動増幅器２１１はその正入力部で基準電圧
（REFFERENCE）２２４を受け、ライン２２５上のその出
力部で閾値電圧を発生する。この閾値電圧２２５は発振
器のためのトリップ電圧として比較器２０５及び２０６
の正入力端子に与えられる。
【００３４】本発明のＶＣＯ部はキャパシタ２０３に結
合されたノード２１７が正電源電圧値へ上げられ、一方
ノード２１８が正電源電圧値から負電源電圧値へと制御
電流Ｉによって定まる速度で下がるように作動する。ノ
ード２１８でのＶＣＯBが閾値電圧２２５より下へ下り
たあと、比較器２０６はラッチ２０７をリセットし、ラ
ッチはＶＣＯ部を切替えて、ノード２１８は正電圧源ま
で上昇し、ノード２１７は負電圧源へと下がり始める。
ノード２１７での電圧ＶＣＯAが閾値電圧２２５より下
になると、比較器２０５はラッチ２０７をセットし、Ｖ
ＣＯ部の別のサイクルをトリガする。ＶＣＯAとＶＣＯB
は互いに比較されないが、補償ループによって与えられ
る閾値電圧信号と比較される。したがって本発明は先行
技術のような特別なレベルシフト回路を必要としない点
で従来のＶＣＯブロックよりも有効である。
【００３５】本発明の補償ループではＶＣＯ部２０８及
びキャパシタ２２７と２２８はＶＣＯブロック内のＶＣ
Ｏ部２０２及びキャパシタ２０３と２０４と同様に機能
する。したがって、ノード２２９と２３０での電圧（Ｍ
ＩＲA及びＭＩＲBで示される）はノード２１７と２１８
での電圧（ＶＣＯA及びＶＣＯBで示される）に追従す
る。トラックホールドブロック２１９と２２０はそれぞ
れノード２２９と２３０でのランプ電圧のピーク値を保
持するようにクロックされる。この実施例のためのピー
ク電圧は電圧が高い値から低いトリガ点へ降下するた
め、実際には最小値である。（ランプ電圧が低い点から
高いトリガ点へ進むように回路を設計してもよい。）ト
ラックホールド回路によって得られる電圧はライン２２
５上で閾値電圧値と交差するときのノード２１７及び２
１８の電圧値ではなく、比較器及びラッチ遅延後のこれ
らのノードの電圧値である。したがって、これらの電圧
値は回路の遅延エラーを示す。差動増幅器へ供給される
前に、トラックホールド回路内に保持される値は低域フ
ィルターへ供給され、フィードバックを調節し不安定性
を防止する。
【００３６】差動増幅器２１１は回路外部から来る一定
の基準電圧を受け、この基準電圧をトラックホールド回
路２１９及び２２０により供給されるフィルタードピー
ク電圧と比較する。差動増幅器の出力は閾値電圧信号２
２５であり、これは基準電圧信号と増幅されたエラー
（差）の和である。本発明の差動増幅器のゲインは遅延
の取消をよりよく行えるものよりも大きい。補償ループ
は閾値電圧が比較器とラッチ遅延のあとのＶＣＯ部出力
によって達成される電圧が基準電圧に等しくなるまで閾
値電圧が増加するように作動する。
【００３７】本発明のための伝達関数は次の通りであ
る。 ＦOUT＝Ｉ／｛２［ＣRef＋Ｉｄｅｌｖ／（Ｎ＋１）］｝ （１１） ここで、Ｃはキャパシタ２０３、２０４、２２７及び２
２９のキャパシタンス、Ｒｅｆは理想電圧偏位（「外部
基準」ＶPOSに等しい）、Ｎは差動増幅器の利得であ
る。新しい補償ループの使用によって現実の遅延が小さ
くなることは明らかである。補償ループでの現実の遅延
は非補償回路に比べて（Ｎ＋１）倍低下する。Ｎ＝１０
などのようにＮの値が小さいときも、遅延の効果は大き
く低下させることができる。１例として、１１ナノ秒の
遅延を１ナノ秒の有効遅延へ低下させることができる。
これにより、ＶＣＯの最大直線周波数動作は５ＭHzから
５０ＭHzとなる。（遅延は発振周期の５％未満とすべき
である。）先行技術の方法の式１０から、ＶＣＯ（ｄｅ
ｌｖ）の遅延はＣH／ＣV倍低下するが、これは周波数−
電圧変換器の遅延期間（ｄｅｌｆ）及び電源依存性非励
振遅延期間（ＣpＶPOS／Ｉ）を導入することによって行
われる。
【００３８】先行技術の補償方法はプロセス依存性ＶＣ
Ｏパラメータ、非励振及び電源依存性遅延に左右される
が、本発明では温度及びプロセスの影響は最小限に押さ
えられる。本発明は全ＣＭＯＳＶＣＯの周波数上限範囲
を広げ、プロセス依存性ＶＣＯパラメータ（中心周波
数）の影響をなくし、一定のＶＣＯ利得（直線性）を維
持し、電源と温度の影響をなくす方法を提供する。
【００３９】図５（ａ）は、先行技術の方法と、本発明
の方法における電圧信号のタイミング図を示す。図５Ａ
の上部では、電圧信号１１７は実線により、またレベル
シフト電圧信号１２０は破線によって示されている。電
圧信号１１７は正電源電圧値より約１ダイオード電圧下
の「充電」状態で始まり、キャパシタ１１４の別のノー
ド上の電圧信号１１８（図示せず）の電圧レベルのジャ
ンプによる大略レベルシフト量の電圧スパイクを受け
る。次に電圧信号１１７は下がり、レベルシフト信号１
２０と交差し、比較器／ラッチ遅延ｄｅｌｖに等しい時
間下がり続ける。次に電圧信号１１７は正電源電圧値の
約１ダイオード下までジャンプし、再びサイクルを続け
る。この発振器の半サイクルは電圧信号１１７が下がる
時間間隔に等しい。電圧信号１１８及び１１９はそれぞ
れ半サイクルずれて信号１１７及び１２０と同じ波形を
示す。
【００４０】電圧信号２１７は正電源電圧値で開始し、
電圧信号２１８（図示せず）が正電圧源レベルになると
同時に下がり始める。電圧信号２１７は閾値電圧信号２
２５をこえて下がり、比較器／ラッチ遅延に等しい時間
のあいた下がり続け、電圧源レベルにもどって別のサイ
クルを開始する。電圧信号２１８は半サイクルずれてい
る点を除けば電圧信号２１７と同じである。比較器１０
５及び２０５はトリップ電圧の交差後いくらか遅れてパ
ルスを出す。この遅延は比較器遅延に等しい。信号１１
５と２１５は閾値交差後に立上がり縁１比較器／ラッチ
遅延（ｄｅｌｖ）を発生させる。トラックホールド回路
２１９は電圧信号２１７を追跡し、信号２１７は下が
る。信号２１５の立上がり縁ではトラックホールド回路
２１９は信号２１５の立下がり縁までホールドモードに
はいる。トラックホールド回路２２０は半サイクルずれ
て同じように作動する。
【００４１】図５（ｂ）は、電圧信号２１７の拡大図
で、信号の補償を示している。実線は非補償システムを
表している。ランプ電圧２１７は時刻Ｔ0で下がり始
め、時刻Ｔ2で基準電圧と交差し、時刻Ｔ3で比較器／ラ
ッチ遅延のあと正電源電圧値にもどる。破線は補償シス
テムでの信号２１７を表している。閾値信号２２５は基
準電圧のやや上となるように調節してある。これによ
り、ランプ信号２１７は時刻Ｔ1に閾値電圧と交差し、
比較／ラッチ遅延の後、電圧信号２１７は時刻Ｔ2に正
電源電圧値へと上昇する。こうして、理想的な半サイク
ルが達成される。補償構成では、Ｔ2−Ｔ1＝Ｔ3−Ｔ2＝
ｄｅｌｖである。
【００４２】図６及び図７は本発明の好ましい実施例の
ＶＣＯブロックの詳細な回路図である。図６ではＮＭＯ
Ｓトランジスタ６３２と６３３はノード６０と負電圧電
源の間に並列に結合されている。トランジスタ６３２と
６３３は入力としてＶＩＳＲＣH６３７とＶＩＳＲＣL６
３６を受ける。トランジスタ６３２と６３３を通る電流
は制御電流Ｉ１３０である。ＮＭＯＳトランジスタ６２
０と６２２はノード６１と６０の間で並列に結合され
る。ＰＭＯＳトランジスタ６１８と６１９は正電圧源と
ノード６１の間で直列に結合される。トランジスタ６１
８と６２０の各ゲートはノード６２に結合される。トラ
ンジスタ６１９と６２２の各ゲートはノード６３に結合
される。ＰＭＯＳトランジスタ６２１は正電圧電源とノ
ード６１の間に結合され、そのゲートはノード６４２に
結合される。ＰＭＯＳトランジスタ６１６とキャパシタ
６１７は正電圧電源とノード６１（６４１で示される）
の間に並列に結合される。トランジスタ６１６のゲート
は正電圧電源に結合される。ＮＭＯＳトランジスタ６２
６と６２７はノード６０と６５の間で並列に結合され
る。
【００４３】ＰＭＯＳトランジスタ６２４と６２５は正
電圧電源とノード６５（６４０で示される）の間で直列
に結合される。トランジスタ６２５と６２６の各ゲート
はノード６４に結合され、トランジスタ６２４と６２７
の各ゲートはノード６６に結合される。ＰＭＯＳトラン
ジスタ６２９と６２３及びキャパシタ６２８は正電圧源
とノード６５の間で並列に結合される。トランジスタ６
２３のゲートはノード６３９に、トランジスタ６２９の
ゲートはノード６４４に結合される。ノード６４４には
回路を外部にリセットするＲＳＴ*入力部が結合され
る。図４のＶＣＯ部ブロック２０２は素子６１６〜６２
９により構成されている。
【００４４】ＰＭＯＳトランジスタ６００は正電圧源と
ノード６４の間に結合される。ＰＭＯＳトランジスタ６
０１と６０２は正電圧源とノード６４の間で直列に結合
される。ＮＭＯＳトランジスタ６０３と６０４はノード
６４と負電圧電源の間で直列に結合される。またＮＭＯ
Ｓトランジスタ６０５はノード６４と負電圧電源の間に
結合される。トランジスタ６００と６０４の各ゲートは
正電圧電源に、トランジスタ６０１と６０３の各ゲート
はノード６３に、トランジスタ６０２と６０５の各ゲー
トはノード６２に結合される。インバータ６０６の入力
部はノード６４に、出力部はノード６３８に結合され
る。インバータ６０７の入力部はノード６３９に、出力
部はノード６２に結合される。
【００４５】インバータ６０８の入力部をノード６３に
結合され、出力部をノード６４３に結合される。インバ
ータ６０９の入力部がノード６４２に結合され、出力部
がノード６６に結合される。ＰＭＯＳトランジスタ６１
０及び６１１を、正電圧電源とノード６３の間で直列に
結合される。またＰＭＯＳトランジスタ６１２が正電圧
電源とノード６３の間に結合される。ＮＭＯＳトタンジ
スタ６１３及び６１５が、ノード６３と負電圧電源の間
で直列に結合される。またＮＭＯＳトランジタ６１４を
ノード６３と負電圧電源の間に結合される。トランジス
タ６１０と６１３のゲートがノード６４に結合されトラ
ンジスタ６１１と６１４のゲートがノード６６に結合さ
れトランジスタ６１２と６１５のゲートをノード６４４
に結合される。インバータ６３０の入力部をノード６３
に結合され、出力部は信号２１６（ｃｌｋ-）を出す。
インバータ６３１の入力部をノード６４に結合され、出
力部は信号２１５（ｃｌｋ+）を出す。図４のラッチ２
０７は素子６００〜６１５により構成されている。
【００４６】図７で、ＰＭＯＳトランジスタ６４８〜６
５１が正電圧源と入力ノード６４６（ＮREF）の間に直
列に結合される。ＮＭＯＳトランジスタ６５４が入力ノ
ード６４７（ＰREF）と負電圧電源の間で結合される。
ＮＭＯＳトランジスタ６６８が正電圧電源と基準ノード
６４５（ＲＥＦB）の間に結合される。トランジスタ６
６８のゲートが補償回路からの閾値信号２２５に結合さ
れる。ＮＭＯＳトランジスタ６５５が基準ノード６４５
と負電圧電源の間に結合される。ＰＭＯＳトランジスタ
６５２が正電圧電源とノード６７の間に結合される。Ｐ
ＭＯＳトランジスタ６６９、６７１及びＮＭＯＳトラン
ジタ６５６が、ノード６７と負電圧電源の間で直列に結
合される。トランジスタ６６９のゲートが基準ノード６
４５に結合され、トランジスタ６７１のゲートがノード
６８に結合され、トランジスタ６５６のゲートがトラン
ジスタ６５６のドレインに結合される。ＰＭＯＳトラン
ジスタ６７０がノード６９とノード７０の間に結合さ
れ、そのゲートがノード６９に結合される。
【００４７】ＮＭＯＳトランジスタ６７２がノード７０
とノード６８の間に結合され、そのゲートをノード７０
に結合される。ＮＭＯＳトランジスタ６５７がノード６
８と負電圧電源の間に結合され、そのゲートがトランジ
スタ６５６のゲートに結合される。ＮＭＯＳトランジス
タ６７３が正電圧電源とノード６９の間に結合され、そ
のゲートがノード６４０に結合される。キャパシタ６７
４がノード６４０とノード６９の間に結合される。ＮＭ
ＯＳトランジスタ６５８がノード６９と負電圧電源の間
に結合される。ＰＭＯＳトランジスタ６７５と６９６が
ノード６３９と正電圧電源の間で並列に結合される。Ｎ
ＭＯＳトランジスタ６６０と６７７がノード６３９と負
電圧電源の間で直列に結合される。
【００４８】ＮＭＯＳトランジスタ６６１と６７８がノ
ード６３９と負電圧電源の間に直列に結合される。ＮＭ
ＯＳトランジスタ６５９がノード７０と負電圧電源の間
に結合される。トランジスタ６７５・６７７及び６７８
がノード７０にゲート結合される。トランジスタ６６０
・６６１及び６７６が正電圧電源にゲート結合される。
トランジスタ６５９がノード６３８にゲート結合され
る。ＰＭＯＳトランジスタ６７９と６８０が正電圧電源
とノード６４２の間で並列に結合される。ＮＭＯＳトラ
ンジスタ６６２と６８１がノード６４２と負電圧電源の
間で直列に結合される。またＮＭＯＳトランジスタ６６
３と６８２がノード６４２と負電圧電源の間に直列に結
合される。トランジスタ６６４がノード７４と負電圧電
源の間に結合される。トランジスタ６６２・６６３及び
６７９の各ゲートがノード６４４にゲート結合される。
【００４９】トランジスタ６８０・６８１及び６８２が
ノード７４にゲート結合される。トランジスタ６６４が
ノード６４３にゲート結合される。キャパシタ６８３が
ノード６４１とノード７３の間に結合される。ＮＭＯＳ
トランジスタ６８４が正電圧電源とノード７３の間に結
合される。ＮＭＯＳトランジスタ６６５がノード７３と
負電圧電源の間に結合される。トランジスタ６８４のゲ
ートがノード６４１に結合される。ＰＭＯＳトランジス
タ６５３が正電圧電源とノード７１の間に結合される。
ＰＭＯＳトランジスタ６８５がノード７１とノード７４
の間に結合される。ＮＭＯＳトランジスタ６８７がノー
ド７４とノード７２の間に結合される。ＮＭＯＳトラン
ジスタ６６６がノード７２と負電圧電源の間に結合され
る。ＰＭＯＳトランジスタ６８６・６８８及びＮＭＯＳ
トランジスタ６６７がノード７１と負電圧電源の間に直
列に結合される。
【００５０】トランジスタ６８５のゲートがノード７３
に結合され、トランジスタ６８７のゲートがノード７４
に結合され、トランジスタ６８８のゲートがノード７２
に結合される。トランジスタ６８６のゲートが基準ノー
ド６４５に結合されて基準電圧ＲＥＦBを受ける。トラ
ンジスタ６６６と６６７の各ゲートがトランジスタ６６
７のドレインに結合される。トランジスタ６４８〜６５
３の各ゲートがノード６４６に結合される。トランジス
タ６５４・６５５・６５８及び６６５の各ゲートがノー
ド６４７に結合される。
【００５１】トランジスタ６５２・６５６・６５７・６
６９〜６７２は図４の比較器２０５を形成する。トラン
ジスタ６５３・６６６・６６７・６８５〜６８８は比較
器２０６を形成する。トランジスタ６５５・６５８・６
６１・６６８・６７３及び６８４はレベルシフト回路を
形成し、各比較器の性能を高める。レベルシフトの値は
ノード６４７での値ＰREFによって定まる。トランジス
タ６４８〜６５３は比較器２０５と２０６の動作電流を
決定し、この値はノード６４６での値ＮREFによって定
まる。トランジスタ６５９−６６１及び６７５−６７８
は比較器２０５のための出力及びリセット回路を形成す
る。トランジスタ６６２−６６４及び６７９−６８２は
比較器２０６のための出力及びリセット回路を形成す
る。この概略図に示されている比較器は同時係属出願の
米国特許出願Ｎｏ．０７／７７９９６３［「リセットつ
き高速閾値交差検出器」；１９９１年１０月２１日出
願；現在の譲受人へ譲渡］に開示された高速閾値交差検
出器である。
【００５２】図８及び図９は本発明の好ましい実施例の
補償回路の詳細な回路図である。図８ではＮＭＯＳトラ
ンジスタ７１６と７１８はノード８０と負電圧電源の間
で並列に結合されている。ＮＭＯＳトランジスタ７１７
と７１９はノード７９と負電圧電源の間で並列に結合さ
れている。トランジスタ７１６と７１７の各ゲートは入
力ノード６３６に結合され、電圧信号ＶＩＳＲＣLを受
ける。トランジスタ ７１８と７１９の各ゲートは入力
ノード６３７に結合され、入力信号ＶＩＳＲＣHを受け
る。ＶＩＳＲＣLとＶＩＳＲＣHは電力入力ＶIN を形成
する。ノード８０から負電圧電源へ、またノード７９か
ら負電圧電源へ流れる電流は図４の電流信号１１３と同
等である。ＮＭＯＳトランジスタ７０５と７０６はノー
ド７５とノード８０の間で直列に結合される。トランジ
スタ７０５及び７０６のバルクはノード７９に結合され
る。ＮＭＯＳトランジスタ７０８はノード７５とノード
７９の間に結合される。ＰＭＯＳトランジスタ７０４は
正電圧電源とノード７５の間に結合される。
【００５３】トランジスタ７０４・７０６及び７０８の
各ゲートはノード７８に結合される。インバータ７０１
・７０２及び７０３は直列に結合され、初期入力はノー
ド７８に結合され、最終出力はトランジスタ７０５のゲ
ートに結合される。インバータ７１４の入力部はｃｌｋ
+端子２１５に結合され、出力部はノード７７に結合さ
れる。インバータ７１５の入力部はノード７７に結合さ
れ、出力部はノード７８に結合される。キャパシタ７０
７は正電圧電源とノード７５の間に結合される。インバ
ータ７２０の入力部はｃｌｋ-端子２１６に結合され、
出力部はノード８１に結合される。インバータ７２１の
入力部はノード８１に結合され、出力部はノード８２に
結合される。ＮＭＯＳトランジスタ７２２と７２３はノ
ード８０と８３の間に直列に結合される。ＮＭＯＳトラ
ンジスタ７２４はノード７９と８３の間に結合される。
ＰＭＯＳトランジスタ７３２はノード８３と正電圧電源
の間でキャパシタ７３３と並列に結合される。トランジ
スタ７２２・７２４及び７３２の各ゲートはノード８２
に結合される。トランジスタ７２２と７２３のバルクは
ノード７９に結合される。インバータ７２９〜７３１は
直列に結合され、初期入力はノード８２に結合され、最
終出力はトランジスタ７２３のゲートに結合される。素
子７０１〜７０８、７１４〜７２４及び７２９〜７３３
は図４のＶＣＯ部２０８を形成する。
【００５４】スイッチ７０９のＮチャネルコントロール
と、スイッチ７１０のＰチャネルコントロールはノード
７７に結合される。スイッチ７０９のＰチャネルコント
ロールとスイッチ７１０のＮチャネルコントロールはノ
ード８１に結合される。スイッチ７０９はノード７６と
開放回路の間に結合される。スイッチ７１０はノード７
６とノード７５の間に結合される。キャパシタ７１１は
正電圧電源とノード７６の間に結合される。スイッチ７
１２のＮチャネルコントロールとスイッチ７１３のＰチ
ャネルコントロールはノード２１５に結合される。スイ
ッチ７１２のＰチャネルコントロールとスイッチ７１３
のＮチャネルコントロールはノード２１６に結合され
る。スイッチ７１２はノード７３５と開放回路の間に結
合される。スイッチ７１３はノード７３５とノード７６
の間に結合される。スイッチ７２５のＰチャネルコント
ロールとスイッチ７２６のＮチャネルコントロールはノ
ード８１に結合される。スイッチ７２５のＮチャネルコ
ントロールとスイッチ７２６のＰチャネルコントロール
はノード７７に結合される。スイッチ７２５はノード８
３とノード８４の間に結合される。スイッチ７２６はノ
ード８４と開放回路の間に結合される。キャパシタ７３
４は正電圧電源とノード８４の間に結合される。スイッ
チ７２７のＰチャネルコントロールとスイッチ７２８の
Ｎチャネルコントロールはノード２１６に結合される。
スイッチ７２７のＮチャネルコントロールとスイッチ７
２８のＰチャネルコントロールはノード２１５に結合さ
れる。スイッチ７２７はノード８４とノード７３５の間
に結合され、スイッチ７２８はノード７３５と開放回路
の間に結合される。回路素子７０９〜７１３・７２５〜
５２８・７３４及び７３８（図９のキャパシタ参照）は
図４のトラックホールド回路２１９と２２０を形成す
る。
【００５５】図９でキャパシタ７３８は正電圧電源とノ
ード７３５の間に結合される。ＮＭＯＳトランジスタ７
３９は正電圧電源とノード８５の間に結合され、そのゲ
ートはノード７３５に結合される。ＮＭＯＳトランジス
タ７４３はノード８５と負電圧電源の間に結合される。
ＮＭＯＳトランジスタ７４０は正電圧電源とノード８６
の間に結合される。ＰＭＯＳトランジスタ７４１はノー
ド８６とノード８８の間に結合され、そのゲートはノー
ド８５に結合される。ＰＭＯＳトランジスタ７４２はノ
ード２６とノード８７の間に結合され、そのゲートはノ
ード９４に結合される。ＮＭＯＳトランジスタ７４４は
ノード８８と負電圧電源の間に結合される。ＮＭＯＳト
ランジスタ７４５はノード８７と負電圧電源の間に結合
される。トランジスタ７４４と７４５の各ゲートはノー
ド８７に結合される。ＮＭＯＳトランジスタ７４７は正
電圧電源とノード９４の間に結合され、そのゲートはノ
ード８９に結合される。ＮＭＯＳトランジスタ７４６は
ノード９４と負電圧電源の間に結合される。キャパシタ
７４８はノード８９とノード８８の間に結合される。Ｐ
ＭＯＳトランジスタ７４９は正電圧電源とノード８９の
間に結合される。トランジスタ７５０はノード８９と負
電圧電源の間に結合され、そのゲートはノード８８に結
合される。抵抗７５１はノード８９と９１の間に結合さ
れる。ノード９１はトランジスタ７５２のゲートと抵抗
７５５の間に結合される。ＰＭＯＳトランジスタ７５３
は正電圧電源とノード９０の間に結合される。ＰＭＯＳ
トランジスタ７５２はノード９０とノード９２の間に結
合される。ＰＭＯＳトランジスタ７５４はノード９０と
９３の間に結合され、そのゲートは基準入力端子２２４
に結合される。ＮＭＯＳトランジスタ７５６はノード９
２と負電圧電源の間に結合される。
【００５６】ＮＭＯＳトランジスタ７５７はノード９３
と負電圧電源の間に結合される。トランジスタ７５６と
７５７の各ゲートはノード９２に結合される。抵抗７５
５は閾値ノード２２５とノード９１の間に結合される。
ＰＭＯＳトランジスタ７５８は正電圧電源とノード２２
５の間に結合され、そのゲートはノード９３に結合され
る。ＮＭＯＳトランジスタ７６０はノード２２５と負電
圧電源の間に結合される。トランジスタ７６１は入力端
子７６３（ＰREF）と負電圧電源の間に結合される。ト
ランジスタ７５９は入力端子７６２（ＮREF）と正電圧
電源の間に結合される。またトランジスタ７４０・７４
９・７５３及び７５９の各ゲートは端子７６２に結合さ
れる。トランジスタ７４３・７４６・７６０及び７６１
の各ゲートは端子７６３に結合される。トランジスタ７
４０・７４９・７５３・７５９・７４３・７４６・７６
０及び７６１は回路内の動作電流を設定する役を果た
す。図９の他の回路素子は低域フィルタ２１０と差動増
幅器２１１を構成する。以上、直線化され、遅延補償さ
れたＶＣＯについて説明した。
【図面の簡単な説明】
【図１】簡単なＶＣＯのブロック図。
【図２】簡単なＶＣＯの周波数と電圧特性の関係を示す
グラフ。
【図３】補償ループつきの先行技術のＶＣＯのブロック
図。
【図４】本発明の遅延補償ＶＣＯの好ましい実施例のブ
ロック図。
【図５】先行技術の補償式ＶＣＯと、本発明の補償式Ｖ
ＣＯからの信号のタイミング図。
【図６】本発明の実施例のＶＣＯブロックの詳細な回路
図。
【図７】本発明の他の実施例のＶＣＯブロックの詳細な
回路図。
【図８】本発明の実施例の補償ループの詳細な回路図。
【図９】本発明の他の実施例の補償ループの詳細な回路
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クウエイ−クォン ラム アメリカ合衆国 92688 カリフォルニア 州 ランチョ サンタ マルガリータ モ ハールウエイ ９ (72)発明者 クレイグ ロバートソン アメリカ合衆国 94043 カリフォルニア 州 マウンテンヴュー ＃３ ロック ス トリート 1909

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 制御信号と電圧閾値信号を受け、前記制
    御発振手段が少なくとも１個の内部ランプ電圧信号を有
    し、前記少なくとも１個の内部ランプ電圧信号が実関連
    電圧範囲と理想関連電圧範囲を有し、少なくとも１個の
    クロック出力を出し、前記制御発振手段が前記実電圧範
    囲と前記理想電圧範囲の間の電圧差を生じる遅延期間に
    もとづく非直線伝達関数を備えた前記制御発振手段と；
    前記少なくとも１個のクロック出力に結合され、前記制
    御信号を受け、前記実電圧範囲を追跡し、前記電圧閾値
    信号を前記制御発振手段に送り、前記電圧閾値信号が前
    記実電圧範囲と理想電圧範囲の間の差を最小限に抑える
    電圧成分を有する補償手段；とによって構成される電圧
    制御発振回路。
  2. 【請求項２】 電流出力と少なくとも１個のクロック出
    力に結合され、前記少なくとも１個のランプ電圧信号を
    与える第１発振部と；前記少なくとも１個のランプ電圧
    信号を受けるために前記第１発振部に結合される第１入
    力部を備え、電圧閾値信号を受けるために補償手段に結
    合された第２入力部を備える少なくとも１個の比較器
    と；前記少なくとも１個の比較器に結合され、前記少な
    くとも１個のクロック出力を与え、前記少なくとも１個
    の比較器とラッチが伝達関数の遅延期間を発生し、前記
    遅延期間が非直線性を引き起こすラッチ；とを制御発振
    手段が含むことを特徴とする請求項１記載の電圧制御発
    振回路。
  3. 【請求項３】 少なくとも１個のクロック出力部と電流
    出力に結合され、少なくとも１個のミラー電圧出力を与
    え、前記ミラー電圧出力が前記少なくとも１個のランプ
    電圧信号と同様に働く第２発振部と；前記少なくとも１
    個のミラー電圧出力に結合され、実電圧範囲を追跡する
    ために、前記少なくとも１個のクロック出力とも結合さ
    れる少なくとも１個のピーク検出器と；前記少なくとも
    １個のピーク検出器と基準電源に結合され、電圧閾値信
    号を発生する差動増幅器；とを補償手段が含むことを特
    徴とする請求項２記載の電圧制御発振回路。
  4. 【請求項４】 少なくとも１個のランプ電圧信号と少な
    くとも１個のミラー電圧出力が、それぞれ第１及び第２
    キャパシタを通して電源と容量的に結合されることを特
    徴とする請求項３記載の電圧制御発振回路。
  5. 【請求項５】 少なくとも１個のピーク検出器と差動増
    幅器の間に結合される低域フィルターをさらに含むこと
    を特徴とする請求項３記載の電圧制御発振回路。
  6. 【請求項６】 外部制御信号と少なくとも１個のクロッ
    ク信号を受け、第１ランプ信号を発生する第１ランプ回
    路と；前記第１ランプ回路に結合され、前記第１ランプ
    信号とランプ閾値信号を受け、前記第１ランプ信号によ
    って前記ランプ閾値信号の交差を検出し、検出信号を発
    生する少なくとも１個の比較器と；前記検出信号を受け
    るために前記少なくとも１個の比較器に結合され、前記
    少なくとも１個のクロック信号を発生するラッチと；前
    記外部制御信号と前記少なくとも１個のクロック信号を
    受け、前記第１ランプ信号に密接に近い第２ランプ信号
    を発生する第２ランプ回路と；前記第２ランプ信号を受
    けるために前記第２ランプ回路に結合され、ピーク値信
    号を発生する少なくとも１個のピーク検出器と；前記少
    なくとも１個のピーク検出器と前記少なくとも１個の比
    較器に結合され、前記ピーク値信号と外部基準信号を受
    け、前記ランプ閾値信号を発生する差動増幅器；とを含
    む電圧制御発振回路。
  7. 【請求項７】 少なくとも１個のピーク検出器と差動増
    幅器との間に結合される低域フィルターをさらに含むこ
    とを特徴とする請求項６記載の電圧制御発振回路。
  8. 【請求項８】 第１ランプ手段内で第１ランプ信号を発
    生する段階と；比較手段において、前記第１ランプ信号
    が閾値と交差するときを検出するために前記第１ランプ
    信号を閾値と比較する段階と；前記検出が起きるとき、
    クロック出力信号を別の状態にラッチし、前記第１ラン
    プ信号をリセットする段階と；第２ランプ手段内で第２
    ランプ信号を発生し、前記第２ランプ信号を前記第１ラ
    ンプ信号に密接に近づける段階と；前記第２ランプ信号
    を第１トラックホールド手段で追跡する段階と；第２ト
    ラックホールド手段において、前記トラックホールド手
    段の先行状態から前記第２ランプ信号のピーク値を保持
    する段階と；前記ピーク値と基準値を差動手段に与える
    段階と；前記差動手段に前記閾値を発生する段階；とを
    含む第１及び第２状態の交替によって構成されるクロッ
    ク信号を出すための電圧制御発振方法。
  9. 【請求項９】 差動手段にピーク値を与える前に前記ピ
    ーク値をフィルタする段階をさらに含むことを特徴とす
    る請求項８記載の電圧制御発振方法。
  10. 【請求項１０】 第２ランプ信号を追跡する段階が第２
    トラックホールド手段によって行われ；先行状態からピ
    ーク値を保持する段階が第１トラックホールド手段によ
    って行われる；ことを特徴とする請求項８記載の電圧制
    御発振方法。
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