JP3779843B2 - 電圧制御発振回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電圧制御発振回路に関し、特に高い周波数で発振する電圧制御発振回路に関する。電圧制御発振回路は、携帯無線機器やクロック周波数変換等に利用されるPLL(フェーズロックドループ)の構成要素として使用され、2つのコンパレータを内蔵しているものがある。電圧制御発振回路の発振周波数は、内蔵するコンパレータの遅延時間の影響を受けるため、発振周波数の高い電圧制御発振回路を得るには、高速で動作するコンパレータを用いる必要がある。
【0002】
【従来の技術】
図5は、従来の電圧制御発振回路の構成を示す概略図である。この電圧制御発振回路は、2つの差動型コンパレータ10,11と、それら2つのコンパレータ10,11に比較電圧Vcを供給するためのキャパシタ12と、そのキャパシタ12を充電または放電させるための2つの電流源13,14と、それら2つの電流源13,14に、入力電圧に比例した電流を生成させるための変換回路15と、2つの電流源13,14のオン/オフを制御するための2つのスイッチング素子16,17およびインバータ18と、2つのコンパレータ10,11の出力信号をラッチし、電圧制御発振回路の発振信号を出力するラッチ回路19を備えた構成となっている。
【0003】
変換回路15は、図5に示す電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧を入力電圧Vinとする。そして、変換回路15は、2つの電流源13,14に作用し、入力電圧Vinに比例した電流Iをそれぞれの電流源13,14に生成させる。
【0004】
2つの電流源13,14は、変換回路15の出力に基づいて駆動し、入力電圧Vinに比例した電流Iを生成する。一方の電流源13は、その正極側の端子を電源端子に接続し、また負極側の端子を一方のスイッチング素子16に接続する。もう一方の電流源14は、その正極側の端子をもう一方のスイッチング素子16に接続し、また負極側の端子を接地端子に接続する。
【0005】
そして、2つのスイッチング素子16,17は直列に接続されている。したがって、電源端子と接地端子との間で、電流源13、スイッチング素子16、スイッチング素子17および電流源14が直列に接続されていることになる。
【0006】
スイッチング素子16およびスイッチング素子17は、ラッチ回路19の出力電圧Vout、すなわち図5に示す電圧制御発振回路の発振信号に基づいてオン/オフする。ただし、スイッチング素子16とスイッチング素子17が同時に両方ともオンしないように、すなわちいずれか一方が排他的にオンするように、スイッチング素子16とスイッチング素子17は、電圧制御発振回路の発振信号が互いに180°ずれた位相で入力されるようになっている。具体的には、たとえば電圧制御発振回路の発振信号は、スイッチング素子16にはそのまま入力され、一方、スイッチング素子17にはインバータ18により反転されて入力される。
【0007】
2つのスイッチング素子16,17の接続点(ノード)はキャパシタ12の一方の電極に接続し、かつ2つのコンパレータ10,11のそれぞれの非反転入力端子に接続する。キャパシタ12のもう一方の電極は接地端子に接続しており、したがって、電流源13により流れる電流(スイッチング素子16が閉じている時)によってキャパシタ12が充電され、その充電により発生する電圧Vcが比較電圧としてコンパレータ10,11のそれぞれの非反転入力端子に印加される。
【0008】
一方、スイッチング素子17が閉じている時には、電流源14により流れる電流によってキャパシタ12が放電し、その放電により発生する電圧Vcが比較電圧としてコンパレータ10,11のそれぞれの非反転入力端子に印加される。
【0009】
一方のコンパレータ10は、相対的に高い電位レベルの基準電圧VRH(以下、高基準電圧VRHとする)をその反転入力端子の入力信号とし、その高基準電圧VRHと比較電圧Vcとの比較をおこなう。コンパレータ10の出力端子は、ラッチ回路19のリセット端子Resetに接続する。
【0010】
もう一方のコンパレータ11は、相対的に低い電位レベルの基準電圧VRL(以下、低基準電圧VRLとする)をその反転入力端子の入力信号とし、その低基準電圧VRLと比較電圧Vcとの比較をおこなう。コンパレータ11の出力端子は、ラッチ回路19のセット端子/Setに接続する。このセット端子/Setは、入力信号が相対的に低い電位レベルの時に有効となる。
【0011】
つぎに、図5に示す電圧制御発振回路の動作について説明する。図6は、その動作を説明するためのタイミングチャートである。スイッチング素子16が開き(オフ)、かつスイッチング素子17が閉じた(オン)状態では、電流源17により電流が流れ、その電流によりキャパシタ12は放電する。したがって、そのキャパシタ12の端子電圧、すなわちコンパレータ10,11の比較電圧Vcは徐々に下降する。
【0012】
この間では、コンパレータ10の出力電圧は、相対的に低い電位レベル(以下、「L」レベルとする)となり、一方コンパレータ11の出力電圧は、相対的に高い電位レベル(以下、「H」レベルとする)となる。したがって、ラッチ回路19は、その出力電圧Vout、すなわち電圧制御回路の発振信号をその前の状態である「L」レベルに保持する。なお、図6には、コンパレータ10,11のそれぞれの出力電圧の変化の様子が、図5のノードA,B(コンパレータ10,11の出力端子)の電圧変化として示されている。
【0013】
比較電圧Vcがさらに下降し、低基準電圧VRL以下になると(タイミングT1)、コンパレータ11の出力電圧は「L」レベルに切り替わる。ただし、実際には、コンパレータ11の動作に遅延が生じるため、比較電圧Vcが低基準電圧VRL以下になった時点(タイミングT1)から、遅延時間tdが経過した後(タイミングT2)、コンパレータ11の出力電圧が「L」レベルに切り替わる。
【0014】
この時、コンパレータ10の出力電圧は「L」レベルのままである。したがって、ラッチ回路19はセットされ、その出力電圧VoutはタイミングT2において「H」レベルに切り替わる。
【0015】
ラッチ回路19の出力電圧Voutが「H」レベルに切り替わったことにより、タイミングT2においてスイッチング素子17がオフに切り替わるとともに、スイッチング素子16が閉じる(オン)。それによって、電流源13により電流が流れ、その電流によりキャパシタ12が充電され始める。
【0016】
したがって、キャパシタ12の端子電圧、すなわちコンパレータ10、11の比較電圧Vcは上昇に転ずる。そして、その比較電圧Vcが低基準電圧VRLを超えると(タイミングT3)、コンパレータ11の出力電圧は、「H」レベルに切り替わる。ただし、実際には、コンパレータ11の動作に遅延が生じるため、タイミングT3から遅延時間tdが経過した後(タイミングT4)、コンパレータ11の出力電圧が「H」レベルに切り替わる。
【0017】
この時、コンパレータ10の出力電圧は「L」レベルのままである。したがって、ラッチ回路19は、出力電圧Voutを「H」レベルに保持する。そして、キャパシタ12の端子電圧、すなわち比較電圧Vcがさらに上昇し、高基準電圧VRHを超えると(タイミングT5)、コンパレータ10の出力電圧は「H」レベルに切り替わる。
【0018】
ただし、実際には、コンパレータ10の動作に遅延が生じるため、タイミングT5から遅延時間tdが経過した後(タイミングT6)、コンパレータ10の出力電圧が「H」レベルに切り替わる。この時、コンパレータ11の出力電圧は「H」レベルのままである。したがって、ラッチ回路19はリセットされ、その出力電圧VoutはタイミングT6において「L」レベルに切り替わる。
【0019】
ラッチ回路19の出力電圧Voutが「L」レベルに切り替わったことにより、タイミングT6においてスイッチング素子16がオフに切り替わるとともに、スイッチング素子17が再び閉じる(オン)。それによって、電流源14により流れる電流によってキャパシタ12が放電し始める。したがって、キャパシタ12の端子電圧、すなわちコンパレータ10,11の比較電圧Vcは下降に転ずる。
【0020】
そして、その比較電圧Vcが高基準電圧VRH以下になると(タイミングT7)、コンパレータ10の出力電圧は、「L」レベルに切り替わる。ただし、実際には、コンパレータ10の動作に遅延が生じるため、タイミングT7から遅延時間tdが経過した後(タイミングT8)、コンパレータ10の出力電圧が「L」レベルに切り替わる。
【0021】
この時、コンパレータ11の出力電圧は「H」レベルのままである。したがって、ラッチ回路19は、出力電圧Voutを「L」レベルに保持する。図5に示す電圧制御発振回路は、このような動作を繰り返す。
【0022】
ところで、図5に示す電圧制御発振回路の周期Tは、単位時間Δtあたりの比較電圧Vcの変化量をΔVとすると、つぎの(1)式で表される。
【0023】
T={2・(VRH−VRL)/(ΔV/Δt)}+4・td ・・・(1)
【0024】
上記(1)式のΔV/Δtは、キャパシタ12の容量をC、電流源13,14を流れる電流をIとすると、つぎの(2)式で表される。
【0025】
ΔV/Δt=I/C ・・・(2)
【0026】
また、入力電圧Vinに比例した電流Iを電流源13,14に流させる変換回路15の、入力電圧Vinと電流Iとの間の比例定数をKとすると、電流Iはつぎの(3)式で表される。したがって、この(3)式より、上記(2)式はつぎの(4)式のように変形される。そして、上記(1)式はつぎの(5)式のように表される。
【0027】
I=K・Vin ・・・(3)
【0028】
ΔV/Δt=K・Vin/C ・・・(4)
【0029】
T={2・(VRH−VRL)/(K・Vin)}+4・td ・・・(5)
【0030】
【発明が解決しようとする課題】
電圧制御発振回路の周期Tは、上記(5)式に示すように、本来の発振周期に対してコンパレータ10,11の遅延時間tdの4倍の時間(4・td)が加算された周期となってしまう。したがって、計算上は、電圧制御発振回路の発振周波数(周期Tの逆数)の最大値は、4・tdの逆数で表される周波数となる。
【0031】
ここで、一般的な差動型コンパレータの遅延時間tdは50ns程度であるため、従来の電圧制御発振回路では、その発振周波数の上限は、計算上、20MHz程度である。したがって、実際の回路設計においては、発振周波数は10MHz程度が限界となってしまい、高速で電圧制御発振回路を動作させるには不十分であった。
【0032】
本発明は、上記問題点に鑑みてなされたものであって、高速で動作するチョッパ型のコンパレータを用いることにより、高速で動作可能な電圧制御発振回路を提供することを目的とする。
【0033】
【課題を解決するための手段】
以下に、本発明の原理を説明する。図1は、本発明に係る電圧制御発振回路の原理を説明するための回路構成を示す概略図であり、図2は、その電圧制御発振回路の動作を説明するためのタイミングチャートである。
【0034】
本発明に係る電圧制御発振回路は、図1に示すように、2つのチョッパ型コンパレータ20,21(第1のチョッパ型コンパレータ、第2のチョッパ型コンパレータ)と、それら2つのコンパレータ20,21に比較電圧Vcを供給するためのキャパシタ22と、そのキャパシタ22を充電または放電させるための2つの電流源23,24と、それら2つの電流源23,24に、入力電圧Vinに比例した電流Iを生成させるための変換回路25を備えた構成となっている。
【0035】
さらに、2つの電流源23,24のオン/オフを制御するための2つのスイッチング素子26,27およびインバータ28と、2つのコンパレータ20,21の出力信号をラッチし、本発明に係る電圧制御発振回路の発振信号となる出力電圧Voutを出力するとともに、チョッパ型コンパレータ20,21の動作を切り替えるためのクロック信号Φ1,/Φ1(/Φ1はΦ1の反転信号)を生成する論理回路29を備えた構成となっている。この論理回路29は、出力切り替え回路としての機能を有する。
【0036】
変換回路25は、本発明に係る電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧を入力電圧Vinとする。そして、変換回路25は、2つの電流源23,24に作用し、入力電圧Vinに比例した電流Iをそれぞれの電流源23,24に生成させる。
【0037】
2つの電流源23,24は、変換回路25の出力に基づいて駆動し、入力電圧Vinに比例した電流Iを生成する。一方の電流源23は、その正極側の端子を電源端子に接続し、また負極側の端子を一方のスイッチング素子26に接続する。もう一方の電流源24は、その正極側の端子をもう一方のスイッチング素子27に接続し、また負極側の端子を接地端子に接続する。
【0038】
そして、2つのスイッチング素子26,27は直列に接続されている。したがって、電源端子と接地端子との間で、電流源23、スイッチング素子26、スイッチング素子27および電流源24が直列に接続されていることになる。
【0039】
スイッチング素子26およびスイッチング素子27は、論理回路29の出力電圧Vout、すなわち本発明に係る電圧制御発振回路の発振信号に基づいてオン/オフする。ただし、スイッチング素子26とスイッチング素子27が同時に両方ともオンしないように、すなわちいずれか一方が排他的にオンするように、スイッチング素子26とスイッチング素子27は、そのオン/オフ制御のための入力信号すなわち電圧制御発振回路の発振信号が互いに180°ずれた位相で入力されるようになっている。
【0040】
具体的には、たとえば電圧制御発振回路の発振信号は、スイッチング素子26にはそのまま入力され、一方、スイッチング素子27にはインバータ28により反転されて入力される。
【0041】
2つのスイッチング素子26,27の接続点(ノード)はキャパシタ22の一方の電極に接続し、かつ2つのコンパレータ20,21のそれぞれの非反転入力端子に接続する。
【0042】
キャパシタ22のもう一方の電極は接地端子に接続しており、したがって、スイッチング素子26が閉じている時には、電流源23により流れる電流によってキャパシタ22が充電され、その充電により発生する電圧Vcが比較電圧としてコンパレータ20,21に入力される。一方、スイッチング素子27が閉じている時には、電流源24により流れる電流によってキャパシタ22が放電し、その放電により発生する電圧Vcが比較電圧としてコンパレータ20,21に入力される。
【0043】
チョッパ型コンパレータ20,21は、クロック信号Φ1,/Φ1により交互に比較動作をおこなう状態と、オートゼロ状態とを切り替えるようになっている。たとえば、クロック信号Φ1が「H」レベルの時、相対的に電位レベルが高いVRHを基準電圧とするコンパレータ20が比較動作をおこない、一方、相対的に電位レベルが低いVRLを基準電圧とするコンパレータ21はオートゼロ状態となる。
【0044】
この状態の時、スイッチング素子26が閉じ、かつスイッチング素子27は開き、その結果、それによってキャパシタ22が充電されるので、キャパシタ22の端子電圧、すなわちコンパレータ20,21の比較電圧Vcは上昇していく。したがって、基準電圧VRHのコンパレータ20が、比較電圧Vcと基準電圧VRHの比較動作をおこなっていれば十分であり、基準電圧VRLのコンパレータ21はオートゼロ状態でも全く不都合は生じない。
【0045】
逆に、クロック信号Φ1が「L」レベルの時、基準電圧VRHのコンパレータ20はオートゼロ状態となり、一方、基準電圧VRLのコンパレータ21は比較動作をおこなう。この状態の時、スイッチング素子26が開き、スイッチング素子27は閉じ、その結果、キャパシタ22が放電するので、キャパシタ22の端子電圧、すなわちコンパレータ20,21の比較電圧Vcは下降していく。
【0046】
したがって、基準電圧VRLのコンパレータ21が、比較電圧Vcと基準電圧VRLの比較動作をおこなっていれば十分であり、基準電圧VRHのコンパレータ20がオートゼロ状態でも全く不都合は生じない。
【0047】
論理回路29は、2つのコンパレータ20,21の出力信号をラッチする図示しないラッチ回路を内蔵しているとともに、クロック信号Φ1,/Φ1を生成する図示しないクロック信号生成回路を内蔵する。そのクロック信号生成回路は、論理回路29の出力電圧Vout、すなわち本発明に係る電圧制御発振回路の発振信号に対して、少し遅れたタイミングで同期したクロック信号Φ1を生成し、それを基準電圧VRHのコンパレータ20に供給する。
【0048】
また、クロック信号生成回路は、そのクロック信号Φ1の位相を180°ずらして基準電圧VRLのコンパレータ21に供給する。したがって、論理回路29のクロック信号生成回路は、論理回路29の出力電圧Voutを所定のタイミングだけ遅延させて出力する遅延回路の機能を有する。
【0049】
つぎに、図1に示す電圧制御発振回路の動作について、図2を参照しながら説明する。スイッチング素子26が開き(オフ)、かつスイッチング素子27が閉じた(オン)状態では、電流源27により電流が流れ、その電流によりキャパシタ22は放電する。したがって、そのキャパシタ22の端子電圧、すなわちコンパレータ21の比較電圧Vcは徐々に下降する。
【0050】
この状態の時は、基準電圧VRLのコンパレータ21が比較動作をおこない、基準電圧VRHのコンパレータ20はオートゼロ状態となる。コンパレータ21の出力電圧は「H」レベルであり、論理回路29の出力電圧Voutは「L」レベルとなる。なお、図2には、コンパレータ20,21のそれぞれの出力電圧の変化の様子が、図1のノードA,B(コンパレータ20,21の出力端子)の電圧変化として示されている。
【0051】
比較電圧Vcがさらに下降して低基準電圧VRL以下になり(タイミングT11)、さらにコンパレータ21による遅延時間が経過すると(タイミングT12)、コンパレータ21の出力電圧は「L」レベルに切り替わる。それによって、論理回路29の出力電圧VoutはタイミングT12において「H」レベルに切り替わる。
【0052】
論理回路29の出力電圧Voutが「H」レベルに切り替わったことにより、タイミングT12においてスイッチング素子27がオフに切り替わるとともに、スイッチング素子26が閉じる(オン)。それによって、電流源23により電流が流れ、その電流によりキャパシタ22が充電され始める。
【0053】
したがって、キャパシタ22の端子電圧、すなわちコンパレータ20の比較電圧Vcは上昇に転ずる。この状態の時は、基準電圧VRHのコンパレータ20が比較動作をおこない、基準電圧VRLのコンパレータ21はオートゼロ状態となる。コンパレータ20の出力電圧は「L」レベルであり、論理回路29の出力電圧Voutは「H」レベルである。
【0054】
さらにキャパシタ22の端子電圧、すなわち比較電圧Vcがさらに上昇して高基準電圧VRHを超え(タイミングT13)、さらにコンパレータ20による遅延時間が経過すると(タイミングT14)、コンパレータ20の出力電圧は「H」レベルに切り替わる。それによって、論理回路29の出力電圧VoutはタイミングT14において「L」レベルに切り替わる。
【0055】
論理回路29の出力電圧Voutが「L」レベルに切り替わったことにより、タイミングT14においてスイッチング素子26がオフに切り替わるとともに、スイッチング素子27が再び閉じる(オン)。それによって、再びキャパシタ22が放電し始める。
【0056】
したがって、キャパシタ22の端子電圧、すなわちコンパレータ21の比較電圧Vcは再び下降に転じ、基準電圧VRHのコンパレータ20はオートゼロ状態となり、一方、基準電圧VRLのコンパレータ21が比較動作をおこなう。そして、コンパレータ21の出力電圧は「H」レベルのままであり、論理回路29の出力電圧Voutは「L」レベルである。図1に示す電圧制御発振回路は、このような動作を繰り返す。
【0057】
本発明によれば、電圧制御発振回路の発振周波数を制御するための制御電圧に基づく比較電圧と、基準電圧との比較を、高速で動作するチョッパ型のコンパレータを用いておこなうことにより、電圧制御発振回路を高速で動作させることができる。
【0058】
【発明の実施の形態】
以下に、本発明の実施の形態について図3および図4を参照しつつ詳細に説明する。図3は、本発明に係る電圧制御発振回路の一実施の形態を示す概略図であり、図4は、その電圧制御発振回路の動作を説明するためのタイミングチャートである。
【0059】
この電圧制御発振回路は、図3に示すように、2つのチョッパ型コンパレータ3,4と、それら2つのコンパレータ3,4に比較電圧Vcを供給するためのキャパシタ5と、そのキャパシタ5を充電または放電させるための2つの電流源61,62と、それら2つの電流源61,62に、入力電圧Vinに比例した電流Iを生成させるための変換回路7と、2つの電流源61,62のオン/オフを制御するための2つのスイッチング素子66,67およびインバータ65と、2つのコンパレータ3,4の出力信号をラッチし、電圧制御発振回路の発振信号となる出力電圧Voutを出力する出力切り替え回路としての機能を有するとともに、チョッパ型コンパレータ3,4の動作を切り替えるためのクロック信号Φ1,Φ2(Φ2はΦ1の反転信号)を生成する論理回路8を備えた構成となっている。ここで、入力電圧Vinは、電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧である。
【0060】
変換回路7は、たとえば、演算増幅器71、2つのPMOSトランジスタ72,73、NMOSトランジスタ74および抵抗75を備えた構成となっている。演算増幅器71は、その反転入力端子に入力電圧Vinが入力され、また、非反転入力端子に、抵抗75によって発生する電圧(抵抗75の抵抗値により決まる)が入力される構成となっている。
【0061】
抵抗75の一端は、第1のPMOSトランジスタ72のドレイン端子に接続されており、また、他端は接地端子に接続されている。第1のPMOSトランジスタ72は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器71の出力端子に接続する。
【0062】
一方、第2のPMOSトランジスタ73は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器71の出力端子に接続し、ドレイン端子をNMOSトランジスタ74のドレインに接続する。NMOSトランジスタ74は、そのソース端子を接地端子に接続し、ゲート端子を、電流源62を構成するたとえば第2のNMOSトランジスタTr2のゲート端子に接続する。NMOSトランジスタ74のゲート端子とドレイン端子とは短絡しており、NMOSトランジスタ74およびNMOSトランジスタTr2はカレントミラー回路を構成している。
【0063】
電流源61は、たとえば第3のPMOSトランジスタTr1により構成されている。そのPMOSトランジスタTr1は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器71の出力端子に接続し、ドレイン端子を第1のスイッチング素子66の一端に接続する。
【0064】
電流源62を構成するたとえば第2のNMOSトランジスタTr2は、そのソース端子を接地端子に接続し、ドレイン端子を第2のスイッチング素子67の一端に接続し、ゲート端子を、上述したように、変換回路7のNMOSトランジスタ74のゲート端子およびドレイン端子に接続する。
【0065】
第1のスイッチング素子66は、論理回路8の出力電圧Vout、すなわち電圧制御発振回路の発振信号により、そのオン/オフの切り替えが制御される。第2のスイッチング素子67は、論理回路8の出力電圧Voutがインバータ65により反転されてなる信号によって、そのオン/オフの切り替えが制御される。したがって、第1のスイッチング素子66と第2のスイッチング素子67は、そのオン/オフ制御のための入力信号が互いに180°ずれた位相で入力されるため、常にいずれか一方のみが排他的にオンする。
【0066】
第1および第2のスイッチング素子66,67は、特に限定しないが、たとえば、オン/オフの切り替え制御信号が、相対的に電位が高い「H」レベルの時にオン状態となり、相対的に電位が低い「L」レベルの時にオフ状態となる。
【0067】
第1および第2のスイッチング素子66,67の他端どうしは、一方の電極が接地されたキャパシタ5のもう一方の電極に共通接続されている。したがって、第1のスイッチング素子66が閉じている時には、第2のスイッチング素子67が開いており、電流源61によりキャパシタ5に注入される電流によってキャパシタ5が充電される。
【0068】
一方、第2のスイッチング素子67が閉じている時には、第1のスイッチング素子66が開いており、電流源62によりキャパシタ5から引き抜かれる電流によってキャパシタ5が放電する。
【0069】
第1のチョッパ型コンパレータ3は、たとえば、第2のインバータ31、オアゲート32、第2のキャパシタ33および第3乃至第5の3つのスイッチング素子34,35,36を備えた構成となっている。第2のキャパシタ33の一方の電極は第3および第4のスイッチング素子34,35の一端に接続されており、もう一方の電極は第2のインバータ31の入力端子に接続されている。
【0070】
第3のスイッチング素子34の他端は、キャパシタ5の接地されていない側の電極に接続されている。第4のスイッチング素子35の他端は、高基準電圧VRHが印加される端子に接続されている。
【0071】
したがって、第2のキャパシタ33の一方の電極には、第3のスイッチング素子34が閉じると、キャパシタ5の充電または放電により発生する端子電圧Vcが印加され、一方、第4のスイッチング素子35が閉じると、高基準電圧VRHが印加される。
【0072】
第3のスイッチング素子34は、論理回路8から出力されるクロック信号Φ1によりオン/オフが制御されており、一方、第4のスイッチング素子35は、論理回路8から出力されるクロック信号Φ2によりオン/オフが制御されている。
【0073】
特に限定しないが、たとえば、第3のスイッチング素子34は、クロック信号Φ1が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となり、一方、第4のスイッチング素子35は、クロック信号Φ2が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となる。
【0074】
第2のインバータ31の出力端子は、オアゲート32の一方の入力端子に接続されている。また、第2のインバータ31の入力端子と出力端子との間には、第5のスイッチング素子36が接続されている。すなわち、第2のインバータ31と第5のスイッチング素子36とは、並列に接続されている。
【0075】
この第5のスイッチング素子36は、クロック信号Φ2によりオン/オフが制御されている。第5のスイッチング素子36は、特に限定しないが、たとえば、クロック信号Φ2が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となる。
【0076】
したがって、クッロク信号Φ1が「H」レベルの時(クッロク信号Φ2は「L」レベル)、キャパシタ5の端子電圧Vcが比較電圧として第1のチョッパ型コンパレータ3に入力される。そして、第1のチョッパ型コンパレータ3は、その比較電圧に対し、第2のインバータ31のスレショルド電圧VthAに基づいて比較動作をおこなう。
【0077】
一方、クッロク信号Φ2が「H」レベルの時(クッロク信号Φ1は「L」レベル)には、高基準電圧VRHが第1のチョッパ型コンパレータ3に入力され、キャパシタ5の端子電圧Vcは入力されない。したがって、この状態の時、第1のチョッパ型コンパレータ3は比較動作をおこなわずに、オートゼロ状態となり、オアゲート32の一方の入力端子には、第2のインバータ31のスレショルド電圧VthAが印加されることになる。オアゲート32のもう一方の入力端子には、クロック信号Φ2が入力される。
【0078】
第2のチョッパ型コンパレータ4は、たとえば、第3のインバータ41、ナンドゲート42、第3のキャパシタ43および第6乃至第8の3つのスイッチング素子44,45,46を備えた構成となっている。第3のキャパシタ43の一方の電極は第6および第7のスイッチング素子44,45の一端に接続されており、もう一方の電極は第3のインバータ41の入力端子に接続されている。第6のスイッチング素子44の他端は、キャパシタ5の接地されていない側の電極に接続されている。第7のスイッチング素子45の他端は、低基準電圧VRLが印加される端子に接続されている。
【0079】
したがって、第3のキャパシタ43の一方の電極には、第6のスイッチング素子44が閉じると、キャパシタ5の端子電圧Vcが印加され、一方、第7のスイッチング素子45が閉じると、低基準電圧VRLが印加される。第6のスイッチング素子44は、クロック信号Φ2によりオン/オフが制御されており、一方、第7のスイッチング素子45は、クロック信号Φ1によりオン/オフが制御されている。
【0080】
特に限定しないが、たとえば、第6のスイッチング素子44は、クロック信号Φ2が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となり、一方、第7のスイッチング素子45は、クロック信号Φ1が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となる。
【0081】
第3のインバータ41の出力端子は、ナンドゲート42の一方の入力端子に接続されている。また、第3のインバータ41の入力端子と出力端子との間には、第8のスイッチング素子46が接続されている。すなわち、第3のインバータ41と第8のスイッチング素子46とは、並列に接続されている。
【0082】
この第8のスイッチング素子46は、クロック信号Φ1によりオン/オフが制御されており、特に限定しないが、たとえば、クロック信号Φ1が「H」レベルまたは「L」レベルの時にそれぞれオン状態またはオフ状態となる。
【0083】
したがって、クッロク信号Φ2が「H」レベルの時(クッロク信号Φ1は「L」レベル)、キャパシタ5の端子電圧Vcが比較電圧として第2のチョッパ型コンパレータ4に入力される。そして、第2のチョッパ型コンパレータ4は、その比較電圧に対し、第3のインバータ41のスレショルド電圧VthBに基づいて比較動作をおこなう。
【0084】
一方、クッロク信号Φ1が「H」レベルの時(クッロク信号Φ2は「L」レベル)には、低基準電圧VRLが第2のチョッパ型コンパレータ4に入力され、キャパシタ5の端子電圧Vcは入力されない。したがって、この状態の時、第2のチョッパ型コンパレータ4は比較動作をおこなわずに、オートゼロ状態となり、ナンドゲート42の一方の入力端子には、第3のインバータ41のスレショルド電圧VthBが印加されることになる。ナンドゲート42のもう一方の入力端子には、クロック信号Φ2が入力される。
【0085】
論理回路8は、第1のチョッパ型コンパレータ3のオアゲート32の出力信号、および第2のチョッパ型コンパレータ4のナンドゲート42の出力信号をラッチするためのラッチ回路を構成する、第2および第3の2つのナンドゲート81,82と、遅延回路83と、第4のインバータ84を備えた構成となっている。
【0086】
第2のナンドゲート81は、その一方の入力端子を第1のチョッパ型コンパレータ3のオアゲート32の出力端子に接続し、また、もう一方の入力端子を第3のナンドゲート82の出力端子に接続している。一方、第3のナンドゲート82は、その一方の入力端子を第2のチョッパ型コンパレータ4のナンドゲート42の出力端子に接続し、また、もう一方の入力端子を第2のナンドゲート81の出力端子に接続している。
【0087】
第3のナンドゲート82は、電圧制御発振回路の発振信号となる出力電圧Voutを外部へ出力するとともに、出力電圧Voutを前記第1および第2のスイッチング素子66,67に出力し、さらに遅延回路83にも出力する。遅延回路83は、出力電圧Voutを所定のタイミングだけ遅延させて(遅延時間:TD)、クロック信号Φ1として出力する。
【0088】
また、そのクロック信号Φ1は、第4のインバータ84により反転され、クロック信号Φ2として出力される。したがって、第2および第3のナンドゲート81,82(ラッチ回路)、遅延回路83および第4のインバータ84はクロック信号生成回路の機能を有する。
【0089】
つぎに、上述した構成の電圧制御発振回路の動作について、図4を参照しながら説明する。なお、図4に、第1のチョッパ型コンパレータ3において、キャパシタ33の一方の電極とスイッチング素子34,35との接続点、キャパシタ33のもう一方の電極とインバータ31の入力端子との接続点、およびインバータ31の出力端子とオアゲート32の入力端子との接続点の各電圧変化を、それぞれVA1、VA2およびVA3として示すとともに、オアゲート32の出力電圧の変化を図3のノードAの電圧変化として示す。
【0090】
また、第2のチョッパ型コンパレータ4において、キャパシタ43の一方の電極とスイッチング素子44,45との接続点、キャパシタ43のもう一方の電極とインバータ41の入力端子との接続点、およびインバータ41の出力端子とナンドゲート42の入力端子との接続点の各電圧変化を、それぞれVB1、VB2およびVB3として図4に示すとともに、ナンドゲート42の出力電圧の変化を図3のノードBの電圧変化として示す。
【0091】
出力電圧Voutが「H」レベルから「L」レベルに切り替わると(タイミングT21)、そのタイミングT21から遅延回路83の遅延時間TDが経過した後(タイミングT22)、クロック信号Φ1は「H」レベルから「L」レベルに切り替わり、また、クロック信号Φ2は「L」レベルから「H」レベルに切り替わる。そして、第2のチョッパ型コンパレータ4は比較動作をおこなう状態となり、一方、第1のチョッパ型コンパレータ3はオートゼロ状態となる。
【0092】
オートゼロ状態において、第1のチョッパ型コンパレータ3では、つぎの比較動作に備えるために、コンパレータ3内のインバータ31のスレショルド電圧VthAと高基準電圧VRHとの電位差ΔVAが、キャパシタ33の両端に貯えられる。一方、第2のチョッパ型コンパレータ4では、タイミングT22において、キャパシタ43の、キャパシタ5に接続された側の電極の電圧、すなわちVB1はVcとなる。
【0093】
また、第2のチョッパ型コンパレータ4では、その直前のオートゼロ状態においてコンパレータ4内のインバータ41のスレショルド電圧VthBと低基準電圧VRLとの電位差ΔVBが、キャパシタ43の両端に貯えられているので、タイミングT22において、キャパシタ43の、インバータ41側の電極の電圧、すなわちVB2はVc+ΔVBとなる。
【0094】
そして、キャパシタ5の放電によりその端子電圧Vcが下降していくのに伴って、VB1およびVB2も下降し、Vcが低基準電圧VRLに達する、すなわちVc=VRLになると、VB2の電圧は、つぎの(6)式で表されるように、インバータ41のスレショルド電圧VthBに等しくなる。
【0095】
VB2=Vc+ΔVB=Vc+(VthB−VRL)=VthB ・・・(6)
【0096】
そして、インバータ41が、僅かに動作遅延した後(タイミングT23)、論理が反転し、その出力(VB3)は「L」レベルから「H」レベルに切り替わる。それによって、コンパレータ4の出力、すなわちノードBの電圧レベルが反転し、ラッチ回路をセットするため、そのラッチ回路の出力となる出力電圧Voutの論理も反転し、「L」レベルから「H」レベルに切り替わる。
【0097】
タイミングT23において、出力電圧Voutが「L」レベルから「H」レベルに切り替わると、そのタイミングT23から遅延回路83の遅延時間TDが経過した後(タイミングT24)、クロック信号Φ1は「L」レベルから「H」レベルに切り替わり、また、クロック信号Φ2は「H」レベルから「L」レベルに切り替わる。そして、第2のチョッパ型コンパレータ4はオートゼロ状態に切り替わり、代わって、第1のチョッパ型コンパレータ3が比較動作をおこなう状態となる。
【0098】
オートゼロ状態において、第2のチョッパ型コンパレータ4では、つぎの比較動作に備えるために、コンパレータ4内のインバータ41のスレショルド電圧VthBと低基準電圧VRLとの電位差ΔVBが、キャパシタ43の両端に貯えられる。一方、第1のチョッパ型コンパレータ3では、タイミングT24において、キャパシタ33の、キャパシタ5に接続された側の電極の電圧、すなわちVA1はVcとなる。
【0099】
また、第1のチョッパ型コンパレータ3では、その直前のオートゼロ状態においてコンパレータ3内のインバータ31のスレショルド電圧VthAと高基準電圧VRHとの電位差ΔVAが、キャパシタ33の両端に貯えられているので、タイミングT24において、キャパシタ33の、インバータ31側の電極の電圧、すなわちVA2はVc+ΔVAとなる。
【0100】
そして、キャパシタ5の充電によりその端子電圧Vcが上昇していくのに伴って、VA1およびVA2も上昇し、Vcが高基準電圧VRHに達する(Vc=VRH)と、VA2の電圧は、つぎの(7)式で表されるように、インバータ31のスレショルド電圧VthAに等しくなる。
【0101】
VA2=Vc+ΔVA=Vc+(VthA−VRH)=VthA ・・・(7)
【0102】
そして、インバータ31が、僅かに動作遅延した後(タイミングT25)、論理が反転し、その出力(VA3)は「H」レベルから「L」レベルに切り替わる。それによって、コンパレータ3の出力、すなわちノードAの電圧レベルが反転し、ラッチ回路をリセットするため、そのラッチ回路から出力される出力電圧Voutの論理も反転し、「H」レベルから「L」レベルに切り替わる。図3に示す電圧制御発振回路は、以上のような動作を繰り返す。
【0103】
以上詳述したように、この実施の形態によれば、第1および第2のチョッパ型コンパレータ3,4を用いており、また一般にチョッパ型コンパレータの遅延時間は、従来より用いられ散る差動型コンパレータの遅延時間のおおよそ10分の1程度、すなわち数ns程度であるため、電圧制御発振回路を高速で動作させることができ、従来よりも高速動作が可能な電圧制御発振器が得られる。
【0104】
たとえば、第1および第2のチョッパ型コンパレータ3,4の遅延時間を5nsとすると、その遅延時間は、一般的な差動型コンパレータの遅延時間(50ns)の10分の1であるため、本実施の形態による電圧制御発振回路の発振周波数の上限は、計算上、200MHz程度となる。したがって、実際の回路設計においては、発振周波数を100MHz程度まで設定することができ、従来に比べて発振周波数の上限を10倍程度にすることができる。
【0105】
また、上記実施の形態によれば、第1および第2のチョッパ型コンパレータ3,4の動作状態、すなわち比較動作状態とオートゼロ状態とを切り替えるためのクロック信号Φ1,Φ2が、電圧制御発振回路の発振信号に基づいて生成されるため、それらコンパレータ3,4の動作が高精度で切り替えられる。したがって、高精度で、かつ高周波数の信号を発振する電圧制御発振回路が得られる。
【0106】
以上において、本発明は上記実施の形態に限らず、種々設計変更可能である。
【0107】
【発明の効果】
本発明によれば、電圧制御発振回路の発振周波数を制御するための制御電圧に基づく比較電圧と、基準電圧との比較を、高速で動作するチョッパ型のコンパレータを用いておこなうことにより、電圧制御発振回路を高速で動作させることができるので、高速で動作する電圧制御発振回路が得られる。
【図面の簡単な説明】
【図1】本発明に係る電圧制御発振回路の原理を説明するための回路構成を示す概略図である。
【図2】図1に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【図3】本発明に係る電圧制御発振回路の実施の形態の回路構成を示す概略図である。
【図4】図3に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【図5】従来の電圧制御発振回路の構成を示す概略図である。
【図6】図5に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【符号の説明】
3,20 第1のチョッパ型コンパレータ
4,21 第2のチョッパ型コンパレータ
5,22 キャパシタ
7,25 変換回路
8,29 論理回路(出力切り替え回路)
23,24,61,62 電流源
83 遅延回路
Claims (3)
- 基準電圧の電位レベルが相対的に高く、かつ入力電圧に基づく比較電圧が上昇または下降していく時にそれぞれ比較動作状態またはオートゼロ状態となる第1のチョッパ型コンパレータと、
基準電圧の電位レベルが相対的に低く、かつ前記比較電圧が上昇または下降していく時にそれぞれオートゼロ状態または比較動作状態となる第2のチョッパ型コンパレータと、
前記比較電圧が前記第1のチョッパ型コンパレータの基準電圧を超えた後、前記第1のチョッパ型コンパレータの遅延時間が経過したタイミングで、出力電圧を第1の電位レベルから第2の電位レベルに切り替え、また、前記比較電圧が前記第2のチョッパ型コンパレータの基準電圧以下になった後、前記第2のチョッパ型コンパレータの遅延時間が経過したタイミングで、出力電圧を第2の電位レベルから第1の電位レベルに切り替えるように構成された出力切り替え回路と、
前記出力切り替え回路から出力される出力電圧に同期し、かつ所定のタイミングだけ遅れたクロック信号を生成する論理回路と、を具備し、
前記クロック信号により前記第1のチョッパ型コンパレータの動作状態を制御し、また、前記クロック信号の反転信号により前記第2のチョッパ型コンパレータの動作状態を制御することを特徴とする電圧制御発振回路。 - 前記第1のチョッパ型コンパレータおよび前記第2のチョッパ型コンパレータは、前記出力切り替え回路から出力される出力電圧に同期して、比較動作状態とオートゼロ状態とが切り替わることを特徴とする請求項1に記載の電圧制御発振回路。
- 電流源と、
前記入力電圧に比例した電流を前記電流源に生成させる変換回路と、
前記電流源により充電または放電され、その充電または放電により前記比較電圧を発生するキャパシタと、
をさらに具備することを特徴とする請求項1または2に記載の電圧制御発振回路。
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