JP3461036B2 - 周波数位相比較器 - Google Patents
周波数位相比較器Info
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- JP3461036B2 JP3461036B2 JP17631694A JP17631694A JP3461036B2 JP 3461036 B2 JP3461036 B2 JP 3461036B2 JP 17631694 A JP17631694 A JP 17631694A JP 17631694 A JP17631694 A JP 17631694A JP 3461036 B2 JP3461036 B2 JP 3461036B2
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ回路や
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
【０００２】
【従来の技術】近年、衛星放送などのディジタル・オー
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
【０００３】このような周波数位相比較器としては、従
来、図５に示すような回路を用いることが一般的であっ
た。図５において、２０、２１は周期的パルス信号をク
ロック端子に受けるフリップフロップ、２２はインバー
タ、２３はアンド回路、２６はＰ型のメタル・オキサイ
ド・セミコンダクタ電界効果型トランジスタ（以下「Ｍ
ＯＳＦＥＴ」と略す）、２７はＮ型のＭＯＳＦＥＴであ
る。２８は電源端子であり、電源ＶDDに接続されてい
る。尚、トランジスタ２６、２７はプッシュプル接続さ
れている。
来、図５に示すような回路を用いることが一般的であっ
た。図５において、２０、２１は周期的パルス信号をク
ロック端子に受けるフリップフロップ、２２はインバー
タ、２３はアンド回路、２６はＰ型のメタル・オキサイ
ド・セミコンダクタ電界効果型トランジスタ（以下「Ｍ
ＯＳＦＥＴ」と略す）、２７はＮ型のＭＯＳＦＥＴであ
る。２８は電源端子であり、電源ＶDDに接続されてい
る。尚、トランジスタ２６、２７はプッシュプル接続さ
れている。
【０００４】以上のように構成された従来の周波数位相
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。フリップフロップ２０のＱ出力端子はノードＡ
を通ってインバータ２２に入力され、アンド回路２３の
一方の入力端子に接続されている。インバータ２２の出
力はＰ型ＭＯＳＦＥＴのゲートに入力される。
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。フリップフロップ２０のＱ出力端子はノードＡ
を通ってインバータ２２に入力され、アンド回路２３の
一方の入力端子に接続されている。インバータ２２の出
力はＰ型ＭＯＳＦＥＴのゲートに入力される。
【０００５】一方、フリップフロップ２１も一方の入力
Ｄ端子を電源電圧ＶDDに吊られており、クロック端子Ｃ
には信号ＦVCOが入力されている。このフリップフロッ
プ２１のＱ出力端子はノードＢを通ってアンド回路２３
の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥＴ２
７のゲートに入力される。アンド回路２３の出力は、フ
リップフロップ２０及び２１のリセット入力端子に接続
されている。ノードＡとＢの両方がハイのときにはアン
ド回路２３の出力はハイとなり、フリップフロップ２０
と２１はリセットされる。
Ｄ端子を電源電圧ＶDDに吊られており、クロック端子Ｃ
には信号ＦVCOが入力されている。このフリップフロッ
プ２１のＱ出力端子はノードＢを通ってアンド回路２３
の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥＴ２
７のゲートに入力される。アンド回路２３の出力は、フ
リップフロップ２０及び２１のリセット入力端子に接続
されている。ノードＡとＢの両方がハイのときにはアン
ド回路２３の出力はハイとなり、フリップフロップ２０
と２１はリセットされる。
【０００６】さて、図６には図５の回路の各部の信号波
形図を示している。波形ＦREFはフリップフロップ２０
の入力であり、波形ＦVCOはフリップフロップ２１の入
力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃにそ
れぞれ対応する。同図において波形ＦREFに対して波形
ＦVCOが、区間ｔ1では位相が遅れている場合、区間ｔ2
は両者の位相が一致する場合、そして区間ｔ3では位相
が進んでいる場合を示す。
形図を示している。波形ＦREFはフリップフロップ２０
の入力であり、波形ＦVCOはフリップフロップ２１の入
力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃにそ
れぞれ対応する。同図において波形ＦREFに対して波形
ＦVCOが、区間ｔ1では位相が遅れている場合、区間ｔ2
は両者の位相が一致する場合、そして区間ｔ3では位相
が進んでいる場合を示す。
【０００７】フリップフロップ２０及び２１のＱ端子出
力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いられ
る。ノードＣに現れるこの周波数位相比較器の出力は、
ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1では
電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけがオ
ンのとき、即ち区間ｔ3ではグランドの出力が現れ、両
方のＭＯＳＦＥＴ２６と２７がオフの場合には、即ち区
間ｔ2やフリップフロップ２０、２１のいずれにも入力
がない場合には常に高インピーダンス状態となる。
力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いられ
る。ノードＣに現れるこの周波数位相比較器の出力は、
ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1では
電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけがオ
ンのとき、即ち区間ｔ3ではグランドの出力が現れ、両
方のＭＯＳＦＥＴ２６と２７がオフの場合には、即ち区
間ｔ2やフリップフロップ２０、２１のいずれにも入力
がない場合には常に高インピーダンス状態となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図７
に示すような不感帯を生じるという問題点がある。
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図７
に示すような不感帯を生じるという問題点がある。
【０００９】このような周波数位相比較器を、例えばＰ
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈する、即ち「バンバン・
モード」が発生することがあるという問題点がある。
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈する、即ち「バンバン・
モード」が発生することがあるという問題点がある。
【００１０】本発明は上記の問題点を解決するもので、
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の周波数位相比較器は、第１の周期的パルス信
号を受けるリセット端子付きの第１のフリップフロップ
と；第２の周期的パルス信号を受けるリセット端子付き
の第２のフリップフロップと；この第２のフリップフロ
ップ及び上記第１のフリップフロップの出力の間の論理
積演算を行ない、その論理積演算出力を第１、第２のフ
リップフロップのそれぞれのリセット端子に印加して第
１、第２フリップフロップをリセットする論理回路と；
プッシュプル接続された第１、第２のトランジスタの一
方に第１フリップフロップからの出力信号が入力され、
他方に第２フリップフロップからの出力信号が入力され
る出力回路と；から成る周波数位相比較器において、上
記第１の周期的パルス信号と上記第２の周期的パルス信
号を受けて、それらの周期的パルス信号の各周期におい
て両者のパルス信号が共に存する最初の時点をタイミン
グとして所定の幅のパルス信号を発生するパルス発生手
段と、このパルス信号を上記第１のフリップフロップと
上記第２のフリップフロップのそれぞれの出力パルスに
付加して上記出力回路の第１、第２のトランジスタに与
えるパルス付加手段と、を備えることを特徴とするもの
である。
に本発明の周波数位相比較器は、第１の周期的パルス信
号を受けるリセット端子付きの第１のフリップフロップ
と；第２の周期的パルス信号を受けるリセット端子付き
の第２のフリップフロップと；この第２のフリップフロ
ップ及び上記第１のフリップフロップの出力の間の論理
積演算を行ない、その論理積演算出力を第１、第２のフ
リップフロップのそれぞれのリセット端子に印加して第
１、第２フリップフロップをリセットする論理回路と；
プッシュプル接続された第１、第２のトランジスタの一
方に第１フリップフロップからの出力信号が入力され、
他方に第２フリップフロップからの出力信号が入力され
る出力回路と；から成る周波数位相比較器において、上
記第１の周期的パルス信号と上記第２の周期的パルス信
号を受けて、それらの周期的パルス信号の各周期におい
て両者のパルス信号が共に存する最初の時点をタイミン
グとして所定の幅のパルス信号を発生するパルス発生手
段と、このパルス信号を上記第１のフリップフロップと
上記第２のフリップフロップのそれぞれの出力パルスに
付加して上記出力回路の第１、第２のトランジスタに与
えるパルス付加手段と、を備えることを特徴とするもの
である。
【００１２】また、本発明の周波数位相比較器は、第１
の周期的パルス信号をクロック端子に受けるリセット端
子付きの第１のフリップフロップと、この第１のフリッ
プフロップの出力を所定時間τ1だけ遅延する第１の遅
延手段と、第２の周期的パルス信号をクロック端子に受
けるリセット端子付きの第２のフリップフロップと、こ
の第２のフリップフロップの出力を所定時間τ2だけ遅
延する第２の遅延手段と、この第２の遅延手段及び上記
第１の遅延手段の出力の間の論理積演算を行ない、その
論理積演算出力を第１、第２のフリップフロップのそれ
ぞれのリセット端子に印加して第１、第２フリップフロ
ップをリセットする論理回路と、プッシュプル接続され
た第１、第２のトランジスタの一方に第１の遅延手段か
らの出力信号がインバータを介して入力され、他方に第
２の遅延手段からの出力信号が入力される出力回路と、
から成ることを特徴とするものである。
の周期的パルス信号をクロック端子に受けるリセット端
子付きの第１のフリップフロップと、この第１のフリッ
プフロップの出力を所定時間τ1だけ遅延する第１の遅
延手段と、第２の周期的パルス信号をクロック端子に受
けるリセット端子付きの第２のフリップフロップと、こ
の第２のフリップフロップの出力を所定時間τ2だけ遅
延する第２の遅延手段と、この第２の遅延手段及び上記
第１の遅延手段の出力の間の論理積演算を行ない、その
論理積演算出力を第１、第２のフリップフロップのそれ
ぞれのリセット端子に印加して第１、第２フリップフロ
ップをリセットする論理回路と、プッシュプル接続され
た第１、第２のトランジスタの一方に第１の遅延手段か
らの出力信号がインバータを介して入力され、他方に第
２の遅延手段からの出力信号が入力される出力回路と、
から成ることを特徴とするものである。
【００１３】
【作用】請求項１の構成によると、パルス発生手段によ
ってパルスを生成して上記第１のフリップフロップ及び
第２のフリップフロップのそれぞれの出力にパルス付加
手段によって上記パルスを付加することにより、プッシ
ュプル接続された第１、第２のトランジスタが確実に応
答する。
ってパルスを生成して上記第１のフリップフロップ及び
第２のフリップフロップのそれぞれの出力にパルス付加
手段によって上記パルスを付加することにより、プッシ
ュプル接続された第１、第２のトランジスタが確実に応
答する。
【００１４】また請求項３の構成によれば、第１のフリ
ップフロップの出力に第１の遅延手段を、また第２のフ
リップフロップの出力に第２の遅延手段を設けたことに
より、第１のフリップフロップ及び第２のフリップフロ
ップのリセット端子に加わるパルスの伝播が遅れて第１
のフリップフロップ及び第２のフリップフロップの出力
するパルスの幅が広くなり、プッシュプル接続された第
１、第２のトランジスタが確実に応答する。
ップフロップの出力に第１の遅延手段を、また第２のフ
リップフロップの出力に第２の遅延手段を設けたことに
より、第１のフリップフロップ及び第２のフリップフロ
ップのリセット端子に加わるパルスの伝播が遅れて第１
のフリップフロップ及び第２のフリップフロップの出力
するパルスの幅が広くなり、プッシュプル接続された第
１、第２のトランジスタが確実に応答する。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の第１の実施例におけ
る周波数位相比較器の回路図を示すものである。同図に
おいて、Ｄタイプのフリップフロップ２０、２１、イン
バータ２２、アンド回路２３及びＭＯＳＦＥＴ２６、２
７は、従来例におけるそれらと同一であり、この部分の
詳しい説明は省略する。１０はパルス発生回路であり、
ナンド回路１０ａ、インバータ１０ｂ、ノア回路１０
ｃ、コンデンサ１０ｄ及び抵抗１０ｅから構成される。
１１はパルス付加回路であり、オア回路１１ａ、１１ｂ
から構成される。
ながら説明する。図１は、本発明の第１の実施例におけ
る周波数位相比較器の回路図を示すものである。同図に
おいて、Ｄタイプのフリップフロップ２０、２１、イン
バータ２２、アンド回路２３及びＭＯＳＦＥＴ２６、２
７は、従来例におけるそれらと同一であり、この部分の
詳しい説明は省略する。１０はパルス発生回路であり、
ナンド回路１０ａ、インバータ１０ｂ、ノア回路１０
ｃ、コンデンサ１０ｄ及び抵抗１０ｅから構成される。
１１はパルス付加回路であり、オア回路１１ａ、１１ｂ
から構成される。
【００１６】以上のように構成された本実施例につき、
図２の信号波形図を参照しながらその動作を説明する。
信号ＦREFと信号ＦVCOは、ナンド回路１０ａに入力さ
れ、その出力はノア回路１０ｃの一方の入力端子とイン
バータ１０ｂに送られる。インバータ１０ｂの出力は抵
抗１０ｅとコンデンサ１０ｄから構成される時定数τ0
で遅延され、ノア回路１０ｃの他方の入力端子に送られ
る。
図２の信号波形図を参照しながらその動作を説明する。
信号ＦREFと信号ＦVCOは、ナンド回路１０ａに入力さ
れ、その出力はノア回路１０ｃの一方の入力端子とイン
バータ１０ｂに送られる。インバータ１０ｂの出力は抵
抗１０ｅとコンデンサ１０ｄから構成される時定数τ0
で遅延され、ノア回路１０ｃの他方の入力端子に送られ
る。
【００１７】これにより、パルス発生回路１０の出力に
は基準信号ＦREFと目標信号ＦVCOの両者がハイになった
瞬間にパルス幅τ0のパルス信号Ｄが出力されることと
なる。このパルス信号Ｄは、ノア回路１１ａ、１１ｂの
一方の入力端子に入力される。これらノア回路１１ａ、
１１ｂの他方の入力端子にはノードＡ、Ｂがそれぞれ接
続されており、これらノア回路１１ａ、１１ｂの出力
Ｅ、Ｆには、それぞれ時間幅τ0のパルス信号Ｄが付加
される。これにより、ＭＯＳＦＥＴ２６、２７には、位
相差が如何に小さくとも、確実に動作するパルス幅の信
号を供給することが出来ることとなる。
は基準信号ＦREFと目標信号ＦVCOの両者がハイになった
瞬間にパルス幅τ0のパルス信号Ｄが出力されることと
なる。このパルス信号Ｄは、ノア回路１１ａ、１１ｂの
一方の入力端子に入力される。これらノア回路１１ａ、
１１ｂの他方の入力端子にはノードＡ、Ｂがそれぞれ接
続されており、これらノア回路１１ａ、１１ｂの出力
Ｅ、Ｆには、それぞれ時間幅τ0のパルス信号Ｄが付加
される。これにより、ＭＯＳＦＥＴ２６、２７には、位
相差が如何に小さくとも、確実に動作するパルス幅の信
号を供給することが出来ることとなる。
【００１８】以上のように本実施例によれば、出力段
（出力回路）を構成するプッシュプル接続されたＭＯＳ
ＦＥＴ２６、２７が確実に動作するパルスを供給できる
ので、入出力特性に不感帯を生じることがなくなる。
（出力回路）を構成するプッシュプル接続されたＭＯＳ
ＦＥＴ２６、２７が確実に動作するパルスを供給できる
ので、入出力特性に不感帯を生じることがなくなる。
【００１９】図３は、本発明の第２の実施例における周
波数位相比較器の回路図を示すものである。同図におい
て、フリップフロップ２０、２１、インバータ２２、ア
ンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例に
おけるそれらと同一であり、詳しい説明は省略する。１
３は第１の遅延回路、１４は第２の遅延回路である。
波数位相比較器の回路図を示すものである。同図におい
て、フリップフロップ２０、２１、インバータ２２、ア
ンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例に
おけるそれらと同一であり、詳しい説明は省略する。１
３は第１の遅延回路、１４は第２の遅延回路である。
【００２０】以上のように構成された本実施例につき、
図４の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１２は、フリップフロップ２０の出力を
時間τ1だけ遅延し、第２の遅延回路１３は、フリップ
フロップ２１の出力を時間τ2だけ遅延する。このよう
に遅延時間をそれぞれ異ならせる理由は、フリップフロ
ップ２０、２１の出力からＭＯＳＦＥＴ２６、２７への
伝達までの時間がマスク上の配置によって異なるため、
これを補正するためである。従って、実質的には同一の
遅延時間τ3（＝τ1＝τ2）と考えても良い。
図４の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１２は、フリップフロップ２０の出力を
時間τ1だけ遅延し、第２の遅延回路１３は、フリップ
フロップ２１の出力を時間τ2だけ遅延する。このよう
に遅延時間をそれぞれ異ならせる理由は、フリップフロ
ップ２０、２１の出力からＭＯＳＦＥＴ２６、２７への
伝達までの時間がマスク上の配置によって異なるため、
これを補正するためである。従って、実質的には同一の
遅延時間τ3（＝τ1＝τ2）と考えても良い。
【００２１】これにより、アンド回路２３によって論理
積をとった結果は、時間τ3だけ遅れるので、フリップ
フロップ２０、２１のリセットのタイミングはτ3だけ
遅れる。その結果、フリップフロップ２０、２１から出
力されるパルスの幅は、それぞれ時間τ3だけ延びるこ
ととなる。従って、このような第１の遅延回路１３及び
第２の遅延回路１３を設けたことにより、実質的に第１
の実施例におけるパルス発生回路１０とパルス付加回路
１１を設けたのと同様の効果を得ることができる。
積をとった結果は、時間τ3だけ遅れるので、フリップ
フロップ２０、２１のリセットのタイミングはτ3だけ
遅れる。その結果、フリップフロップ２０、２１から出
力されるパルスの幅は、それぞれ時間τ3だけ延びるこ
ととなる。従って、このような第１の遅延回路１３及び
第２の遅延回路１３を設けたことにより、実質的に第１
の実施例におけるパルス発生回路１０とパルス付加回路
１１を設けたのと同様の効果を得ることができる。
【００２２】なお、以上の実施例では、論理回路はアン
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
【００２３】なおまた、以上の実施例では、フリップフ
ロップ２０、２１のリセット端子をハイ・アクティブと
したが、ロー・アクティブとしてアンド回路をナンド回
路と置き換えても良い。また、第２の実施例における第
１の遅延回路１２及び第２の遅延回路１３は、ゲート遅
延で実現しても良いし、フリップフロップ２０、２１の
出力インピーダンスに対して容量負荷を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
ロップ２０、２１のリセット端子をハイ・アクティブと
したが、ロー・アクティブとしてアンド回路をナンド回
路と置き換えても良い。また、第２の実施例における第
１の遅延回路１２及び第２の遅延回路１３は、ゲート遅
延で実現しても良いし、フリップフロップ２０、２１の
出力インピーダンスに対して容量負荷を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
【００２４】
【発明の効果】以上のように本発明の請求項１の構成の
周波数位相比較器では、パルス発生手段によって第１の
フリップフロップ及び第２のフリップフロップを通さず
に直接パルスを生成して上記第１のフリップフロップ及
び第２のフリップフロップのそれぞれの出力にパルス付
加手段によって上記パルスを付加して出力回路に与える
ことにより、出力回路を構成する第１、第２トランジス
タが確実に動作するパルスを供給できるので、入出力特
性に不感帯を生じることがなくなる。
周波数位相比較器では、パルス発生手段によって第１の
フリップフロップ及び第２のフリップフロップを通さず
に直接パルスを生成して上記第１のフリップフロップ及
び第２のフリップフロップのそれぞれの出力にパルス付
加手段によって上記パルスを付加して出力回路に与える
ことにより、出力回路を構成する第１、第２トランジス
タが確実に動作するパルスを供給できるので、入出力特
性に不感帯を生じることがなくなる。
【００２５】また、請求項３の構成では、第１のフリッ
プフロップの出力に第１の遅延手段を、また第２のフリ
ップフロップの出力に第２の遅延手段を設けたことによ
り、第１のフリップフロップ及び第２のフリップフロッ
プのリセット端子に加わるパルスの伝播が遅れて第１の
フリップフロップ及び第２のフリップフロップの出力す
るパルスの幅が広くなり、出力回路を構成する第１、第
２トランジスタを確実に応答させるパルスを供給できる
ので、入出力特性に不感帯を生じることがなくなる。
プフロップの出力に第１の遅延手段を、また第２のフリ
ップフロップの出力に第２の遅延手段を設けたことによ
り、第１のフリップフロップ及び第２のフリップフロッ
プのリセット端子に加わるパルスの伝播が遅れて第１の
フリップフロップ及び第２のフリップフロップの出力す
るパルスの幅が広くなり、出力回路を構成する第１、第
２トランジスタを確実に応答させるパルスを供給できる
ので、入出力特性に不感帯を生じることがなくなる。
【００２６】更にまた、集積回路化に際してはマスク上
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。
【００２７】従って、本発明の周波数位相比較器を、例
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
【図１】 本発明の第１の実施例における周波数位相比
較器の回路図である。
較器の回路図である。
【図２】 同実施例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図３】 本発明の第２の実施例における周波数位相比
較器の回路図である。
較器の回路図である。
【図４】 同実施例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図５】 本発明の従来例における周波数位相比較器の
回路図である。
回路図である。
【図６】 同従来例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図７】 同従来例における周波数位相比較器の入出力
特性図である。
特性図である。
１０ パルス発生回路
１１ パルス付加回路
２０、２１ フリップフロップ
２２ インバータ
２３ アンド回路
２６、２７ ＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 第１の周期的パルス信号を受けるリセッ
ト端子付きの第１のフリップフロップと；第２の周期的
パルス信号を受けるリセット端子付きの第２のフリップ
フロップと；この第２のフリップフロップ及び上記第１
のフリップフロップの出力の間の論理積演算を行ない、
その論理積演算出力を第１、第２のフリップフロップの
それぞれのリセット端子に印加して第１、第２フリップ
フロップをリセットするＡＮＤ回路と；プッシュプル接
続された第１、第２のトランジスタの一方に第１フリッ
プフロップからの出力信号が入力され、他方に第２フリ
ップフロップからの出力信号が入力される出力回路と；
から成る周波数位相比較器において、 上記第１の周期的パルス信号と上記第２の周期的パルス
信号を受けて、それらの周期的パルス信号の各周期にお
いて両者のパルス信号が共に存する最初の時点をタイミ
ングとして所定の幅のパルス信号を発生するパルス発生
手段と、 このパルス信号を上記第１のフリップフロップと上記第
２のフリップフロップのそれぞれの出力パルスに付加し
て上記出力回路の第１、第２のトランジスタに与えるパ
ルス付加手段と、 を備えることを特徴とする周波数位相比較器。 - 【請求項２】 上記パルス発生手段は、 上記第１の周期的パルス信号と上記第２の周期的パルス
信号との間の論理演算を行なう論理回路と、 この論理回路の出力を積分する積分回路と、 から成る請求項１に記載の周波数位相比較器。 - 【請求項３】 第１の周期的パルス信号をクロック端子
に受けるリセット端子付きの第１のフリップフロップ
と、 この第１のフリップフロップの出力を所定時間τ1だけ
遅延する第１の遅延手段と、 第２の周期的パルス信号をクロック端子に受けるリセッ
ト端子付きの第２のフリップフロップと、 この第２のフリップフロップの出力を所定時間τ2だけ
遅延する第２の遅延手段と、 この第２の遅延手段及び上記第１の遅延手段の出力の間
の論理積演算を行ない、その論理積演算出力を第１、第
２のフリップフロップのそれぞれのリセット端子に印加
して第１、第２フリップフロップをリセットする論理回
路と、 プッシュプル接続された第１、第２のトランジスタの一
方に第１の遅延手段からの出力信号がインバータを介し
て入力され、他方に第２の遅延手段からの出力信号が入
力される出力回路と、 から成る周波数位相比較器。 - 【請求項４】 上記所定時間τ1と上記所定時間τ2は、
互いに異なることを特徴とする請求項３に記載の周波数
位相比較器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631694A JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
| TW84106561A TW275163B (ja) | 1994-07-28 | 1995-06-27 | |
| KR1019950022188A KR960006292A (ko) | 1994-07-28 | 1995-07-26 | 주파수위상비교기 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631694A JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
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| Publication Number | Publication Date |
|---|---|
| JPH0846497A JPH0846497A (ja) | 1996-02-16 |
| JP3461036B2 true JP3461036B2 (ja) | 2003-10-27 |
Family
ID=16011459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17631694A Expired - Fee Related JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
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| Country | Link |
|---|---|
| JP (1) | JP3461036B2 (ja) |
| TW (1) | TW275163B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978194B1 (ko) * | 2003-06-25 | 2010-08-25 | 모사이드 테크놀로지스, 인코포레이티드 | 지연 락 루프와 이를 초기화하기 위한 방법, 및 위상 검출 회로 |
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| KR100706623B1 (ko) * | 2005-01-14 | 2007-04-11 | 삼성전자주식회사 | 반도체 장치의 지연 조절회로 및 지연 조절방법 |
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| WO2013018274A1 (ja) * | 2011-08-01 | 2013-02-07 | パナソニック株式会社 | 時間差調整回路およびそれを備えた時間差デジタル変換器 |
-
1994
- 1994-07-28 JP JP17631694A patent/JP3461036B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-27 TW TW84106561A patent/TW275163B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978194B1 (ko) * | 2003-06-25 | 2010-08-25 | 모사이드 테크놀로지스, 인코포레이티드 | 지연 락 루프와 이를 초기화하기 위한 방법, 및 위상 검출 회로 |
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| JPH0846497A (ja) | 1996-02-16 |
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