JP3546065B2 - 電子回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、高速比較器回路の分野に関するものである。
【０００２】
【従来の技術】
データ回復回路（data recovery circuits）では、同期データ抽出を容易にするために回復させたデータのコード化されたタイミングパルスをロックするのに、位相ロックループ（phase lock loop）が用いられる。位相ロックループの一部が電圧制御発振器（ＶＣＯ）である。ＶＣＯの直線応答は安定な位相ロックループを得るための条件である。
【０００３】
全ＣＭＯＳ-ＶＣＯを操作する場合高周波作動で直線応答を達成することは困難である。高周波での非直線性は、回路に内因する遅延によって生じる。１９９１年１１月１２日に出願され本発明の譲受人に譲渡され出願係属中の「LINEARLIZED AND DELAY CONPENSATED ALL-CMOS VCO」と題された米国特許出願No.７９２,２２２（日本国特許出願特願平４-２７２,８９５）には、全ＣＭＯＳ-ＶＣＯが開示されている。全ＣＭＯＳ-ＶＣＯのブロック図を図１に示す。
【０００４】
変換コンダクタンス変換（GM CONVERTER）ブロック１０１は、制御電圧ＶIN１００を受けて制御電流１１３及び１３０を出す。これらの回路は、制御電圧ＶINに比例している。制御電流（Ｉ）１３０は、ＶＣＯ部（VCO CORE）ブロック２０２へ送られる。ＶＣＯ部ブロック２０２には２個の出力ノード２１７と２１８があり、これらはそれぞれキャパシタ２０３と２０４を通じて正電圧源に接続されている。
【０００５】
ノード２１７と２１８は、２つの作動状態の間を交替し、一方のノードが第１の状態にあれば、他方のノードは第２の状態にある。第１の作動状態では出力ノードは正電源電圧値に充電され、作動状態が変わるまでこの値を維持する。第２の作動状態では出力ノードは、状態の変化がトリガされるまで制御電流１３０（Ｉ）によって定められる割合で正電源電圧値から下がる。ＶＣＯ部２０２は、ｃｌｋ＋入力２１５とｃｌｋ−入力２１６とを受けて、出力ノード２１７と２１８の状態切替えを制御する。出力ノード２１７と２１８はそれぞれ比較器２０５と２０６の負入力端子に接続される。ライン２２５上の比較器２０５と２０６の正入力端子には、トリップ電圧が与えられる。比較器２０５と２０６は、それぞれセット／リセット・フリップフロップ２０７の、「セット」及び「リセット」入力端子に接続される。Ｓ-Ｒフリップフロップ（ラッチ）２０７は、Ｑ及びＱ＊出力を出し、これらはそれぞれｃｌｋ＋２１５及びｃｌｋ−２１６出力信号である。信号２１５と２１６は、ＶＣＯシステムの発振出力である。
【０００６】
ノード２１７がランプ（RAMP）ダウン状態にあり、トリップ電圧値に達すると、比較器２０５はラッチ２０７のセット入力端子に、ハイパルスを出す。これにより、ラッチ２０７（Ｑ，Ｑ＊）の出力は（０, １）から（１, ０）へと変化する。ｃｌｋ＋及びｃｌｋ−信号によってＶＣＯ部２０２は出力ノード２１７と２１８の作動状態を切替える。ノード２１８がトリップ電圧値より下がると、比較器２０６はラッチ２０７のリセット入力をトリガし、出力を（１, ０）から（０, １）へと変化させ、ｃｌｋ＋及びｃｌｋ−は別のサイクルをトリガする。
【０００７】
このＶＣＯブロックの半サイクルは、理想的にはランプ電圧が正電源電圧値からトリップ電圧値へ降下するに要する時間である。しかし、いったんランプ電圧がトリップ電圧値と交差すると、ランプ電圧は、比較器及びラッチがＶＣＯ部を切替えることができるまで降下し続ける。ＶＣＯの半サイクルは、ランプダウン時間と比較器／ラッチ遅延の和である。したがって、このＶＣＯ回路の周波数応答は（補償ループ（COMPENSATION LOOP）がないときは）次のようになる。
ＦＯＵＴ＝１／２（ＣＶ／Ｉ＋ｄｅｌｖ）
ここで、Ｖは電圧源とトリップ電圧値の間の電位差であり、Ｃはキャパシタ２０３と２０４のキャパシタンスであり、Ｉは制御電流１３０であり、ｄｅｌｖは比較器／ラッチ遅延である。したがって、理想的半サイクルの項ＣＶ／Ｉが比較器／ラッチ遅延ｄｅｌｖと同程度の大きさにある高周波では、比較器とラッチの遅延により周波数対電圧の応答に非直線性がもたらされる。
【０００８】
図２は、ＶＣＯの周波数と電圧特性の関係を示すグラフである。実線は周波数が単にＶＣＯ部のランプダウン時間の関数（ＦＯＵＴ＝１／（２ＴＨ））であるようなＶＣＯの理想的周波数応答を表わしている。破線カーブはＶＣＯの未補償出力であり、これは破線の限界線（ＦＯＵＴ＝１／（２ｄｅｌｖ）に等しい）に向かって平らになる。破線カーブによって表される周波数応答を有するＶＣＯを用いた位相ロックループは解析できず、不安定であるか、またはグラフの非直線部分内の周波数で入信データに対して同期にロックできない。そのため、ＶＣＯ回路では比較器／ラッチ遅延の影響を最小限まで押さえることが望まれる。
【０００９】
先行技術のＣＭＯＳ比較器がWakayama及びAbidiによる"A 30MHzLow-jitter,High-Linearity CMOS Voltage-Controlled Oscillator"(IEEE Journal of Solid State Electronics,Vol.SC-22,No.6；1987-12;pp.1074-1080)に開示されている。Wakayamaらの比較器を図３に示す。
【００１０】
ＰＭＯＳトランジスタＭ５が正電圧源とノード３００の間に接続され、そのゲートは負電圧源に接続されている。ＰＭＯＳトランジスタＭ１がノード３００と負電圧源の間に接続され、そのゲートは正入力端子３０４の役割を果している。ＰＭＯＳトランジスタＭ２がノード３００と出力ノード３０３の間に接続され、そのゲートは負入力端子３０６の役割を果している。ＮＭＯＳトランジスタＭ４が出力ノード３０３と負電圧源の間に接続され、そのゲートは高インピーダンスノードＨＩＺ３０２に接続されている。ＮＭＯＳトランジスタＭ３が高インピーダンスノード３０２と負電圧源の間に接続されそのゲートは出力ノード３０３に接続されている。ＮＭＯＳトランジスタＭ６が入力ノード３０３と負電圧源の間に接続され、そのゲートはリセットＲＳＴ入力端子３０１の役割を果している。
【００１１】
図３の比較器は、正帰還比較器と呼ばれる。トランジスタＭ３とＭ４は交差結合され、したがってトランジスタＭ４は強くＯＮにすべきではない。ＨＩＺ３０２には、トランジスタＭ２がＯＦＦのときトランジスタＭ１を通って流れる電流をトランジスタＭ４が半分に下降させるに充分な電圧を有するべきである。ＩＮ−電圧がＩＮ＋電圧と交差すると、トランジスタＭ２を流れる電流はトランジスタＭ４を流れる電流よりも大きくなり、出力ノードＯＵＴ３０３での電圧は上昇しはじめ、トランジスタＭ３はＯＮになる。ＨＩＺノード３０２がトランジスタＭ３を通してローになり、トランジスタＭ４は閉じはじめる。正帰還が取って代わり、ＯＵＴ３０３ノードがハイにラッチする。この回路の電圧と時間特性の関係を図４に示す。
【００１２】
図４（ａ）のライン４１０と４１１は、この比較器が上述のＶＣＯに使用されるときに生じるＩＮ＋及びＩＮ-についての電圧と時間特性の関係を表している。ＩＮ＋は安定基準電圧を、ＩＮ-はランプ電圧を示す。ＩＮ＋は電圧ＶＴＲＩＰでは一定である。時刻Ｔ１の前は、ＩＮ-は電圧ＶＰＯＳで一定である。時刻Ｔ１では、ＩＮ-は一定の割合で下がり始める。時刻Ｔ２に、ＩＮ−はＩＮ＋と交差する。時刻Ｔ６には、ＩＮ-は電圧ＶＰＯＳへともどる。
【００１３】
図４（ｂ）のライン４１２と４１３は、ＨＩＺ入力ノード３０２と出力ノード３０３での電圧と時間特性の関係を表している、時刻Ｔ３より前は、ＨＩＺノード３０２は外部回路に発生される定電圧ＶＢＩＡＳを維持し、ＯＵＴノード３０３は負電源電圧値と同等の電圧を維持する。時刻Ｔ３ではＩＮ−がＩＮ＋の下で交差することによりトリガされて、ＯＵＴはＶＰＯＳに向かって上昇しはじめ、トランジスタＭ３はＯＮになり、ＨＩＺ３０２を負電源電圧値の方へ引っ張る。時刻Ｔ４では、ＨＩＺ入力３０２は負電源電圧値へ引かれ、トランジスタＭ４はＯＦＦになり、ＯＵＴノード３０３での出力電圧を急速にＶＰＯＳに向けて充電上昇させ、時刻Ｔ５にＶＰＯＳに達する。ＩＮ−がＩＮ＋の上で交差する時刻Ｔ６では、出力ノード３０３での電圧は電圧ＶＰＯＳにとどまる。これは正帰還がトランジスタＭ４を高インピーダンス状態で維持するからである。
【００１４】
時刻Ｔ７では、リセット信号ＲＳＴ３０１が外部回路（図４（ｃ）のライン４１４）によって出力される。信号ＲＳＴが出力されると、トランジスタＭ６は出力ノード３０３と負電圧源の間の低インピーダンス通路となり、出力ノード３０３を放電させる。出力電圧が負電圧源へと降下するにつれて、トランジスタＭ３のインピーダンスは増加しはじめ、ＨＩＺノード３０２での電圧はＶＢＩＡＳへと上昇する。時刻Ｔ８では、リセット信号ＲＳＴが最大振幅となり、出力ノード３０３は負電圧源まで完全に放電される。これによってトランジスタＭ３は完全にＯＦＦとなりＨＩＺノード３０２がＶＢＩＡＳに向かって上昇する割合を増加させる。時刻Ｔ９では、ＨＩＺノード３０２は電圧ＶＢＩＡＳに達する。
【００１５】
図３の比較器設計には短所がある。たとえば高インピーダンスノードＨＩＺ３０２のためのＶBIASには、トランジスタＭ２がＯＦＦのときトランジスタＭ１を流れる電流をトランジスタＭ４が半分に低下させるに充分な電圧がなければならない。そうでなく、ＨＩＺでの電圧が大きすぎると、トランジスタＭ４がより多くの電流を通し回路のバランスが崩れる。言い換えると、トランジスタＭ２が出力ノードを充電しはじめるに充分な電流を通すためには、ＩＮ−はＶＢＩＡＳオフセットによって定まるオフセット電圧だけＩＮ＋よりも高くなければならない。ＨＩＺでの電圧が低すぎると、トランジスタＭ４を通って流れる電流は少なくなり、比較器は、ＨＩＺでの電圧エラーによって定まる電圧オフセットだけ、ＩＮ＋よりも高い電圧にＩＮ−があるときに状態を切替えはじめる。本来の電圧が維持されないときは比較器は平衡を失う。
【００１６】
第２に、ＨＩＺはきわめて高いインピーダンスでなければならない。実際、トランジスタＭ３に対しては、ノードＨＩＺは開放回路のようでなければならない。しかし、ＨＩＺでの電圧はトランジスタＭ３がＯＦＦの間はドリフトしてはならない。
【００１７】
第３に、ＨＩＺはキャパシタンスが小さくなければならない。ノードＨＩＺでのキャパシタンスが大きいと、トランジスタＭ３はＨＩＺを低くするのに時間がかかり、比較器出力の立上がり時間を短くするための回路内の正帰還の有効性が低下する。
【００１８】
さらに、ＨＩＺノードは信号ノイズから分離しなくてはならない。ＨＩＺは高インピーダンスノードであるから、ノイズに対してきわめて敏感である。またＨＩＺでのノイズは、この比較器のオフセットに悪影響を与える。
【００１９】
高出力インピーダンスで低キャパシタンスのＨＩＺ電圧（ＶＢＩＡＳ）を発生させるにはかなりの量の回路を必要とし、集積回路チップ上でかなりの面積を必要とする。またＨＩＺノードは雑音信号から分離しなくてはならず、これがさらに設計に制約を与える。
【００２０】
比較器／ラッチ遅延の影響を最小限に抑えるための技術が、１９９１年１１月１２日に出願され本発明の譲受人に譲渡され出願係属中の「LINEARLIZED AND DELAY CONPENSATED ALL C-MOS VCO」と題された米国特許出願No.７９２,２２２（日本国特許出願特願平４-２７２,８９５）に述べられている。この技術は、図１に示したような補償ループを用いている。
【００２１】
ＶＣＯ部ブロック２０８は、ライン１１３上でｃｌｋ＋及びｃｌｋ−信号で制御電流Ｉを受ける。ＶＣＯ部２０８の出力部２２９と２３０は、キャパシタ２２７及び２２８を通じて正電圧源へ接続される。ＶＣＯ部２０８は、ＶＣＯ部２０２と同じように作動し、出力ノード２２９と２３０で電圧信号を発生し、これら各ノードはそれぞれノード２１７及び２１８にこの電圧をそのまま反映させる。トラック-アンド-ホールド（track-and-hold）回路２１９と２２０が出力ノード２２９及び２３０に接続され、また制御記号としてそれぞれｃｌｋ＋及びｃｌｋ−信号を受ける。これらのトラック-アンド-ホールド回路はトラック（追跡）作動状態中に各入力ノードでの電圧を追跡し、次にピーク電圧値（ランプダウン最小値）を保持しホールド（保持）作動状態の間、このピーク値をノード２１２に供給する。トラック-アンド-ホールド回路内の切替回路によって、回路２１９と２２０は各ホールド状態にある間だけノード２１２に接続される。ノード２１２は保持されたピーク値を低域フィルタ２１０を通じて差動増幅器２１１の負入力端子へ送る。差動増幅器２１１はフィルタずみのピーク値を、外部から与えられた基準電圧２２４と比較し、ワイヤ２２５上にトリップ電圧信号を発生する。こうして、補償ループが形成される。
【００２２】
補償ループは作動周波数が増加するにつれて正電源電圧値とトリップ電圧の間の電圧差Ｖが低下するようにトリップ電圧を変える。したがって、比較器／ラッチ遅延によって生じたＶＣＯ部の電圧のオーバーシュートが、トリップ電圧に対応する変化で補償される。この補償された回路の周波数応答は次の通りである。
ＦＯＵＴ＝１／２［ＣＶ'／Ｉ＋ｄｅｌｖ／（Ｎ＋１）］
ここで、Ｎは差動増幅器２１１のゲインであり、Ｖ'は電源電圧値と基準電圧の差である。ゲインがＮ＝１０のときには、補償回路の直線部分は（測定方法に応じて）１１倍増加させることができる。これによってＶＣＯの範囲が大きく広がる。しかし、変化したトリップ電圧が電源電圧値の近くに上昇すると、回路のノイズ免疫度が低下する。そのため高周波作動の場合には、この補償回路には電圧源からのノイズにより位相ジッターが発生することがある。
【００２３】
【発明の概要】
本発明は正帰還と電圧クランピングを用いた。高速の全ＣＭＯＳ比較器を提供する。この回路は、ソース結合された２個のＰＭＯＳトランジスタによって構成され、その各ソースは電流源または電源電圧に接続されている。第１ＰＭＯＳトランジスタのゲートは正電圧入力端子であり、第２ＰＭＯＳトランジスタのゲートは負電圧入力端子である。回路の出力は第２ＰＭＯＳトランジスタのドレインから取られる。第２ＰＭＯＳトランジスタのドレインは、さらにカレントミラーの１個の端子に接続される。第３ＰＭＯＳトランジスタは第１ＰＭＯＳトランジスタのドレインとカレントミラーの第２端子の間に接続される。
【００２４】
この第３ＰＭＯＳトランジスタのゲートは、回路に正帰還を送るように出力ノードに接続される。負入力電圧が正入力電圧より低くなると第２ＰＭＯＳトランジスタを通る電流が増加し、第１ＰＭＯＳトランジスタを通る電流が減少する。第２ＰＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間の電流差によって出力ノードが充電される。出力ノードでの電圧が上昇するにつれて、第３ＰＭＯＳトランジスタの等価抵抗が増加し、その結果、第１ＰＭＯＳトランジスタを通る電流が低下する。これによって出力ノードへ送られる電流が増加し、回路の駆動特性が向上する。
【００２５】
この回路に対するもう一つの改良として、電圧クランプ装置が設計に含まれる。１個のＮＭＯＳトランジスタのドレインとゲートがカレントミラーの各ソースに接続され、ＮＭＯＳトランジスタのソースが負電圧源に接続される。このＮＭＯＳトランジスタの追加によって出力電圧がＮＭＯＳトランジスタの閾値電圧であるＶＴＨより下に落ちることを防止し、こうして出力により必要とされる電圧を、したがって出力の立上がり時間を下げる。出力を下げるためにリセット手段が設けられている。
【００２６】
【実施例】
ＣＭＯＳ高速閾値交差検出器について説明する。以下の説明では、本発明がさらに理解しやすいように、多数の詳細な事項について述べる。しかし、技術に精通した者にとっては、これらの詳細な事項なしに本発明を実施できることは明らかである。その他の場合には、本発明の説明が分かりにくくなるのを避けるため、既知の回路については説明しなかった。
【００２７】
本発明の比較器回路では正帰還を利用して出力電圧の立上がり時間を短縮する。しかし、先行技術において要求されるような高インピーダンスのノードを備える複雑な回路は必要としない。トランジスタ４個の比較器回路を図５に示す。
【００２８】
ＰＭＯＳ第１トランジスタ Ｍ１１が第１ノード５００と第２ノード５０１の間に接続されており、そのゲートは正の第１信号入力端子ＩＮ＋３０４として作用する。ＰＭＯＳ第２トランジスタＭ１２が出力ノード３０３と第１ノード５００の間に接続されており、そのゲートは負の第２信号入力端子ＩＮ−３０６として作用する。ＮＭＯＳ第３トランジスタＭ１３が第２ノード５０１と第３ノード５０３の間に接続されており、第３ノード５０３は負の第１電圧源ＶＮＥＧに接続されている。また、ＮＭＯＳ第４トランジスタＭ１４が出力ノード３０３と第３ノード５０３の間に接続されており、第３ノード５０３は負の第１電圧源ＶＮＥＧのにされている。第３トランジスタＭ１３と第４トランジスタＭ１４の各ゲートがともに第２ノード５０１に接続されており、カレントミラーを形成している。第１ノード５００が電流源（CURRENT SOURCE）または正の第２電圧源ＶＰＯＳのいずれかに接続されている。（第１ノード５００を電流源に接続すると、電流は制限され、回路内に散逸される電力が制限されるため、回路を低電力用途に使用することができる）。出力信号 ＯＵＴ５は出力ノード３０３から取られる。
【００２９】
比較器の動作は次の通りである。第３トランジスタＭ１３と第４トランジスタＭ１４とで構成されるカレントミラーにより、第２ノード５０１から負の第１電圧源ＶＮＥＧへ流れる電流が、出力ノード３０３から負の第１電圧源ＶＮＥＧへ流れる電流と等価である状態がセットアップされる。正の第１入力信号ＩＮ＋の電圧が負の第２入力信号ＩＮ−の電圧よりも大きい場合を考慮し、また電流２ＩＣが第１ノード５００に送られることを仮定すると、第１トランジスタＭ１１は電流ＩＣから一定量の電流△ＩＣを差引いた量の電流を導通していることになり、第２トランジスタＭ１２は電流ＩＣに一定量の電流△ＩＣを加えた量の電流を導通していることになる。第３トランジスタＭ１３はＩＣ−△ＩＣを導通しているだけであり、また第４トランジスタＭ１４は等価の電流ＩＣ−△ＩＣを導通しているはずなので、２△ＩＣと同等の正味電流が出力ノード３０３に残されて寄生容量ＣＰを充電し、回路が飽和するまで ＯＵＴ５の電圧を上昇させる。逆に第１入力信号ＩＮ＋の電位が第２入力信号ＩＮ−の電位よりも低い場合には、出力ノード３０３での電流は−２△ＩＣであり、これが寄生容量を放電させ、電圧信号ＯＵＴ５を負の供給値に低下させる。
【００３０】
図６は、本発明のフィードバック手段を追加した比較器である。図６の回路は図５の回路と同じであるが、その特徴として、第２ノード５０１と第１トランジスタＭ１１の間に、さらに、第４ノード５０２でＰＭＯＳ第５トランジスタＭ１５が接続されている。第５トランジスタＭ１５のゲートは出力ノード３０３に接続されており、正帰還を与えている。この正帰還により比較器の固有遅延が縮小されることはない。しかし、出力電圧レベルまたは比較器の立上がり時間は改善される。第５トランジスタＭ１５を含む回路は、同じ入力駆動電圧のための単純な比較器よりも速く反応する。したがって、この回路の総遅延は図５の回路のものよりも少ない。
【００３１】
第５トランジスタＭ１５を通る正帰還の作用は、第２トランジスタＭ１２が出力ノード３０３をハイに駆動し始めると、第３トランジスタＭ１３と第４トランジスタＭ１４を止めることである。ほかの場合には、第４トランジスタＭ１４を通過する電流が代わりに用いられて出力ノード３０３をハイに駆動するため、ＯＵＴ６の電圧はＯＵＴ５よりも速く上昇する。第５トランジスタＭ１５は第２トランジスタＭ１２が導通を開始するまでは反応できないため、新しい回路の固有遅延はトランジスタ４個の比較器と同じである。
【００３２】
正帰還が作動し第４トランジスタＭ１４を止めると、出力ノード３０３の第２トランジスタＭ１２の有効駆動が実質的に増加する。このように、図６の回路には図５の標準的比較器の設計よりもすぐれた動的駆動特性があり、その出力部上でより大きな負荷を駆動させることができる。結果として、高速比較器が得られる。
【００３３】
駆動可能出力が高いことの利点は、強力な出力駆動を用いて比較器の出力に対する負荷の影響を小さくできるため、比較器に付随する回路を大きくできるということでもある。したがって、正帰還の利点は次の２つのやり方で用いることができる。 すなわち、（１）増大した駆動が同じ寄生容量に対する出力の立上がり時間を短縮するか、 または（２）増大した出力駆動を利用し、大きさを増すことによって、それ自体が短い応答時間を持ち得るような大きな回路を駆動することができる。
【００３４】
図７は、ＮＭＯＳ第６トランジスタＭ１６が追加されている図６の回路図である。ＮＭＯＳ第６トランジスタＭ１６は第４トランジスタＭ１４と出力ノード３０３との間に接続されている。また、第６トランジスタＭ１６のゲートは出力ノード３０３にも接続している。回路に対する第６トランジスタＭ１６の効果は、出力電圧がトランジスタのゲート・ソース閾値電圧である設定電圧以下に下がらないようにすることである。第６トランジスタＭ１６はクランプとして作用するため、出力信号ＯＵＴ７が高い出力電圧で起動し、その結果、第６トランジスタＭ１６が比較器に付随する回路の閾値電圧に達するために必要な時間を短縮する。クランプのその他の手段はこの回路で利用することができる。しかし、比較器の起動出力電圧が付随回路の閾値電圧に近くなると、雑音免疫度が減少する。ドレーン・ゲート結合型ＮＭＯＳトランジスタにより、トランジスタのゲート・ソース閾値電圧と同等のクランプが得られる。このクランプ値は充分に大きいため、回路の立上がり時間をかなり短縮することができ、さらに最少限の部品により充分な雑音免疫度が得られる。
【００３５】
図８は、出力信号ＯＵＴ５・ＯＵＴ６・ＯＵＴ７（図５・図６・図７のそれぞれの各出力）の電圧と時間特性の関係を示している。Ｔ０は第２入力信号ＩＮ−が第１入力電圧ＩＮ＋下で交差する時間を示している。ＶＦＦは比較器に付随する回路（前記ＶＣＯの場合のフリップフロップ）の閾値電圧を表わす。ＶＴＨは、ＮＭＯＳトランジスタのゲート・ソース閾値電圧に対応する。時刻Ｔ０から時刻Ｔ１０までは、すべての出力信号は一定の電圧を維持する。この時間は、比較器回路の固有遅延、または第２トランジスタＭ１２がＯＦＦ状態から戻り、電流の導通を開始するまでにかかる時間に対応する。出力信号ＯＵＴ５は時刻Ｔ１０で上昇し始め、時刻Ｔ１３で閾値電圧ＶFFと交差する。出力信号ＯＵＴ６は時刻Ｔ１０で上昇し始め、正帰還により、出力信号ＯＵＴ５より先に時刻Ｔ１２で閾値電圧ＶＦＦと交差する。出力信号ＯＵＴ７はクランプ電圧ＶＴＨから時刻Ｔ１０で上昇し始め、オフセット電圧ＶT Ｈによる出力ＯＵＴ６と同じ割合で上昇し、時刻Ｔ１２またはＴ１３よりもかなり前の時刻Ｔ１１で閾値電圧ＶＦＦと交差する。前記ＶＣＯで利用される図６の回路により、周波数範囲が拡大する。
【００３６】
第１トランジスタＭ１１と第２トランジスタＭ１２で構成される異なるペアのトランジスタの一端子に第６トランジスタＭ１６を配置することにより、図７の回路は、第２入力信号ＩＮ−が入力オフセットによって第１入力信号ＩＮ＋下で交差するまでは出力が状態を変更しないよう、入力オフセットを受ける。これは、比較器がもはや平衡を保っていないためである。
【００３７】
図９で示した本発明の好ましい実施例では、カレントミラーを構成する第３トランジスタＭ１３と第４トランジスタＭ１４の各結合ソースが接続された第３ノードと負の第１電圧源ＶＮＥＧとの間に第６トランジスタＭ１６が配置される。効果としては、さらに第６トランジスタＭ１６が必要なクランプ電圧を発生するだけではなく、クランプ電圧のオフセットを除去することでもある。また、図９には第４トランジスタＭ１４と並列に接続されたＮＭＯＳ第７トランジスタＭ１７が示されている。このトランジスタにより、出力が高くなったあとに回路がリセットされる。このリセット手段により、状態の変化がうまく検出されたあとに比較器に付随する回路が比較器をリセットするために役立つような「ハンドシェーキング」構成が見込まれる。各リセット・トランジスタは前の各図では示されていないが、図７のリセット・トランジスタの適切な位置は、第６トランジスタＭ１６と並列であるか、または出力ノード３０３と負の供給電圧との間に接続されているかのいずれかである。
【００３８】
本発明の好ましい実施例は、比較器用に高インピーダンスのノードを必要とした先行技術の方法よりも構成が単純なことである。本回路は、あまり複雑でないだけではなく、小さな回路配置にも向いており、また単純なトランジスタ４個の比較器のほかに２つの部品（リセットを含まない）しか必要としない。
【００３９】
比較器のリセット信号は、比較器に付随する回路から肯定応答としても作用する。このメカニズムにより回路の全体的信頼性が改善される。比較器内部のラッチング作用の正帰還と、比較器に付随する回路による比較器の必要なリセットにより、閾値交差の偽検出または不完全な検出が行われないようにすることができる。単純な比較器では、偽検出または不完全な検出が起こり得る。
【００４０】
以上が、高速全ＣＭＯＳ閾値交差検出器の説明である。上記回路はまた、回路内の各部品の極性を逆にすることにより、またＰＭＯＳトランジスタとＮＭＯＳトランジスタとを互いに取り替えることにより、実施することもできる。さらに、フィードバック第５トランジスタＭ１５とクランプ第６トランジスタＭ１６を比較器回路内でそれぞれ単独か、または組合わせるかのいずれかにより用いて、先行技術を上回る時間応答の改善を行うことができる。本発明はＶＣＯでの使用に限定されるものではない。全ＣＭＯＳ比較器を必要とするどの回路でも利用することができる。
【００４１】
たとえば、本発明の高速比較器は、さらに書込み補償前回路で用いられる。可変的時間遅延機構を磁気記録環境下で互いに近接しているために信号間干渉を受けやすい信号を前もって歪ませるために、書込み補償前回路で用いる。可変的時間遅延により、各信号を制御可能なやり方で時間遅延によって分離することができる。この可変的時間遅延回路は、閾値交差検出器を利用するワンショット回路で構成されている。時間遅延回路の一例を図１０に示した。
【００４２】
図１０では、ＰＭＯＳ第８トランジスタＭ２０が正の第２電圧源ＶＰＯＳとノード１６０との間に接続されている。また、ＮＭＯＳ第９トランジスタＭ２１がノード１６０と、定電流ＩＴを供給する定電流源（COSTANT CURRENT SOURCE）１００との間に接続されている。第８トランジスタＭ２０と第９トランジスタＭ２１の各ゲートは入力パルスＶＩＮに接続されている。タイミング・キャパシタＣＴがノード１６０と正の第２電圧源ＶＰＯＳとの間に接続されている。本発明の設計から成る比較器１５０には、ノード１６０に接続された反転入力端子と、電圧基準値ＶＴＲＩＰに接続された非反転正入力端子がある。比較器１５０の出力は出力信号ＶＯＵＴである。
【００４３】
この時間遅延回路では、入力パルスＶＩＮが低いときは、第８トランジスタＭ２０によって低インピーダンス経路が得られ、キャパシタＣTを正の電源電圧値に充電する。同時に、第９トランジスタＭ２１は高インピーダンス状態にある。比較器１５０の負入力は正の電源電圧値にあり、また比較器の正の入力は基準値にあるため、出力ＶＯＵＴは低い値にある。入力パルスＶＩＮがハイに切り替わると、第８トランジスタＭ２０は停止し、第９トランジスタＭ２１はノード１６０から定電流ＩＴを導通する低インピーダンス経路になる。したがって、キャパシタＣＴは一定の割合で放電される。ＶＣＡＰがＶＴＲＩＰ下で交差すると、比較器１５０はハイの値を出力する。
【００４４】
この回路のタイミング遅延は入力パルスの立上がりエッジに影響を及ぼす。この遅延は、次の式によって示される。
Ｔdel＝ＶＴＲＩＰ・ＣT／ＩT＋ＴＣＯＭＰ
ここで、Ｔｄｅｌは総タイミング遅延に等しく、ＴＣＯＭＰは比較器遅延に等しい。 有用であるためには、総遅延が大きすぎないことである。したがって、ＴＣＯＭＰが最小限であることが望ましい。ＣＭＯＳ比較器を必要とする全ＣＭＯＳ回路のために、本発明の比較器により、その他のＣＭＯＳ比較器では遅すぎる場合に全ＣＭＯＳを使った解決が得られる。上記式の左半分の特性、ＶＴＲＩＰ・ＣＴ/ＩＴを改善するための方法は、１９９１年１０月２１日に出願され本発明の譲受人に譲渡され出願係属中の「FREQUENCY AND CAPACITOR BASED CONSTANT CURRENT SOURCE」と題された米国特許出願No.７８０,１５３に述べられている。
【００４５】
時間遅延回路の電圧と時間特性の関係を図１１に示した。時刻Ｔ２０で、下降ランピング電圧信号、ＶＣＡＭＰによってわかるように、入力パルスＶＩＮでの入力パルスの立上がりエッジが一定の割合でキャパシタＣTの放電を開始させる。時刻Ｔ２５で、ＶＣＡＰが電圧信号ＶＴＲＩＰと交差する。Ｔ２０からＴ２５までの時間は理想的な遅延、ＶＴＲＩＰ・ＣＴ/ＩＴを構成し、ＶＴＲＩＰはパルス全体にわたり一定であるが、実際には理想的な遅延を変更するために変化させることができる。時刻Ｔ２７で、比較器の出力ＶＯＵＴはハイの値に引き寄せられる。Ｔ２５からＴ２７までの時間は比較器の遅延、ＴＣＯＭＰを構成する。したがって、Ｔ２０からＴ２７までの時間が総遅延、Ｔｄｅｌを形成する。有用な回路とするためには、時間遅延Ｔ２７−Ｔ２５を最小にすべきである。
【００４６】
【効果】
入力パルスＶＩＮでの入力パルスの立下がりエッジは時刻Ｔ３０で発生し、キャパシタＣＴの放電経路を遮断するのに役立つと同時に、正の電圧源への低インピーダンス経路を開く。したがって、電圧信号ＶＣＡＰが正の供給値に向って速やかに上昇する。時刻Ｔ３１で、ＶＣＡＰはＶＴＲＩＰと逆に交差する。比較器の正帰還設計により、ＶＯＵＴは、比較器が一部の外部回路によってリセットされるまでは、ハイの状態にとどまる。図１１のリセット信号ＲＳＴの立上がりエッジは、時刻Ｔ３２で発生する。時刻Ｔ３３で、出力信号ＶＯＵＴはローの状態に戻る。Ｔ３２からＴ３３までの時間はゼロよりも大きいが、必ずしもＴＣＯＭＰと同等ではない。ＲＳＴの立下がりエッジは、時刻Ｔ３４で発生する。回路を正確に機能させるためには、Ｔ３２はＴ２７のあとに生じることが必要であり、さもなければ出力パルスは発生しない。また、Ｔ３４はＴ３１のあとに生じることが必要であり、さもなければ比較器はリセットしない。本発明の比較器により、遅延回路を補償前回路内で有効な周波数で操作することができる。
【図面の簡単な説明】
【図１】本発明の閾値交差検出器を実施できるＶＣＯの構成図。
【図２】ＣＭＯＳＶＣＯの周波数と電圧応答の関係を示すグラフ。
【図３】先行技術のＣＭＯＳ比較器の回路図。
【図４】図３の回路のタイミング図。
【図５】トランジスタ４個の比較器の回路図。
【図６】本発明のフィードバック手段を組込んだ比較器の回路図。
【図７】本発明の一つの可能な実施例の回路図。
【図８】図５・図６・図７の回路の出力特性のグラフ。
【図９】本発明の好ましい実施例の回路図。
【図１０】本発明の閾値交差検出器を利用した時間可変遅延のブロック図。
【図１１】図１０の遅延時間可変のタイミング特性図。
【符号の説明】
Ｍ１１ 第１トランジスタ
Ｍ１２ 第２トランジスタ
Ｍ１３ 第３トランジスタ
Ｍ１４ 第４トランジスタ
Ｍ１５ 第５トランジスタ
Ｍ１６ 第６トランジスタ
Ｍ１７ 第７トランジスタ
Ｍ２０ 第８トランジスタ
Ｍ２１ 第９トランジスタ
３０３ 出力ノード
５００ 第１ノード
５０１ 第２ノード
５０２ 第４ノード
５０３ 第３ノード
５０４ 第５ノード
ＶＮＥＧ 第１電圧源
ＶＰＯＳ 第２電圧源
【産業上の利用分野】
本発明は、高速比較器回路の分野に関するものである。
【０００２】
【従来の技術】
データ回復回路（data recovery circuits）では、同期データ抽出を容易にするために回復させたデータのコード化されたタイミングパルスをロックするのに、位相ロックループ（phase lock loop）が用いられる。位相ロックループの一部が電圧制御発振器（ＶＣＯ）である。ＶＣＯの直線応答は安定な位相ロックループを得るための条件である。
【０００３】
全ＣＭＯＳ-ＶＣＯを操作する場合高周波作動で直線応答を達成することは困難である。高周波での非直線性は、回路に内因する遅延によって生じる。１９９１年１１月１２日に出願され本発明の譲受人に譲渡され出願係属中の「LINEARLIZED AND DELAY CONPENSATED ALL-CMOS VCO」と題された米国特許出願No.７９２,２２２（日本国特許出願特願平４-２７２,８９５）には、全ＣＭＯＳ-ＶＣＯが開示されている。全ＣＭＯＳ-ＶＣＯのブロック図を図１に示す。
【０００４】
変換コンダクタンス変換（GM CONVERTER）ブロック１０１は、制御電圧ＶIN１００を受けて制御電流１１３及び１３０を出す。これらの回路は、制御電圧ＶINに比例している。制御電流（Ｉ）１３０は、ＶＣＯ部（VCO CORE）ブロック２０２へ送られる。ＶＣＯ部ブロック２０２には２個の出力ノード２１７と２１８があり、これらはそれぞれキャパシタ２０３と２０４を通じて正電圧源に接続されている。
【０００５】
ノード２１７と２１８は、２つの作動状態の間を交替し、一方のノードが第１の状態にあれば、他方のノードは第２の状態にある。第１の作動状態では出力ノードは正電源電圧値に充電され、作動状態が変わるまでこの値を維持する。第２の作動状態では出力ノードは、状態の変化がトリガされるまで制御電流１３０（Ｉ）によって定められる割合で正電源電圧値から下がる。ＶＣＯ部２０２は、ｃｌｋ＋入力２１５とｃｌｋ−入力２１６とを受けて、出力ノード２１７と２１８の状態切替えを制御する。出力ノード２１７と２１８はそれぞれ比較器２０５と２０６の負入力端子に接続される。ライン２２５上の比較器２０５と２０６の正入力端子には、トリップ電圧が与えられる。比較器２０５と２０６は、それぞれセット／リセット・フリップフロップ２０７の、「セット」及び「リセット」入力端子に接続される。Ｓ-Ｒフリップフロップ（ラッチ）２０７は、Ｑ及びＱ＊出力を出し、これらはそれぞれｃｌｋ＋２１５及びｃｌｋ−２１６出力信号である。信号２１５と２１６は、ＶＣＯシステムの発振出力である。
【０００６】
ノード２１７がランプ（RAMP）ダウン状態にあり、トリップ電圧値に達すると、比較器２０５はラッチ２０７のセット入力端子に、ハイパルスを出す。これにより、ラッチ２０７（Ｑ，Ｑ＊）の出力は（０, １）から（１, ０）へと変化する。ｃｌｋ＋及びｃｌｋ−信号によってＶＣＯ部２０２は出力ノード２１７と２１８の作動状態を切替える。ノード２１８がトリップ電圧値より下がると、比較器２０６はラッチ２０７のリセット入力をトリガし、出力を（１, ０）から（０, １）へと変化させ、ｃｌｋ＋及びｃｌｋ−は別のサイクルをトリガする。
【０００７】
このＶＣＯブロックの半サイクルは、理想的にはランプ電圧が正電源電圧値からトリップ電圧値へ降下するに要する時間である。しかし、いったんランプ電圧がトリップ電圧値と交差すると、ランプ電圧は、比較器及びラッチがＶＣＯ部を切替えることができるまで降下し続ける。ＶＣＯの半サイクルは、ランプダウン時間と比較器／ラッチ遅延の和である。したがって、このＶＣＯ回路の周波数応答は（補償ループ（COMPENSATION LOOP）がないときは）次のようになる。
ＦＯＵＴ＝１／２（ＣＶ／Ｉ＋ｄｅｌｖ）
ここで、Ｖは電圧源とトリップ電圧値の間の電位差であり、Ｃはキャパシタ２０３と２０４のキャパシタンスであり、Ｉは制御電流１３０であり、ｄｅｌｖは比較器／ラッチ遅延である。したがって、理想的半サイクルの項ＣＶ／Ｉが比較器／ラッチ遅延ｄｅｌｖと同程度の大きさにある高周波では、比較器とラッチの遅延により周波数対電圧の応答に非直線性がもたらされる。
【０００８】
図２は、ＶＣＯの周波数と電圧特性の関係を示すグラフである。実線は周波数が単にＶＣＯ部のランプダウン時間の関数（ＦＯＵＴ＝１／（２ＴＨ））であるようなＶＣＯの理想的周波数応答を表わしている。破線カーブはＶＣＯの未補償出力であり、これは破線の限界線（ＦＯＵＴ＝１／（２ｄｅｌｖ）に等しい）に向かって平らになる。破線カーブによって表される周波数応答を有するＶＣＯを用いた位相ロックループは解析できず、不安定であるか、またはグラフの非直線部分内の周波数で入信データに対して同期にロックできない。そのため、ＶＣＯ回路では比較器／ラッチ遅延の影響を最小限まで押さえることが望まれる。
【０００９】
先行技術のＣＭＯＳ比較器がWakayama及びAbidiによる"A 30MHzLow-jitter,High-Linearity CMOS Voltage-Controlled Oscillator"(IEEE Journal of Solid State Electronics,Vol.SC-22,No.6；1987-12;pp.1074-1080)に開示されている。Wakayamaらの比較器を図３に示す。
【００１０】
ＰＭＯＳトランジスタＭ５が正電圧源とノード３００の間に接続され、そのゲートは負電圧源に接続されている。ＰＭＯＳトランジスタＭ１がノード３００と負電圧源の間に接続され、そのゲートは正入力端子３０４の役割を果している。ＰＭＯＳトランジスタＭ２がノード３００と出力ノード３０３の間に接続され、そのゲートは負入力端子３０６の役割を果している。ＮＭＯＳトランジスタＭ４が出力ノード３０３と負電圧源の間に接続され、そのゲートは高インピーダンスノードＨＩＺ３０２に接続されている。ＮＭＯＳトランジスタＭ３が高インピーダンスノード３０２と負電圧源の間に接続されそのゲートは出力ノード３０３に接続されている。ＮＭＯＳトランジスタＭ６が入力ノード３０３と負電圧源の間に接続され、そのゲートはリセットＲＳＴ入力端子３０１の役割を果している。
【００１１】
図３の比較器は、正帰還比較器と呼ばれる。トランジスタＭ３とＭ４は交差結合され、したがってトランジスタＭ４は強くＯＮにすべきではない。ＨＩＺ３０２には、トランジスタＭ２がＯＦＦのときトランジスタＭ１を通って流れる電流をトランジスタＭ４が半分に下降させるに充分な電圧を有するべきである。ＩＮ−電圧がＩＮ＋電圧と交差すると、トランジスタＭ２を流れる電流はトランジスタＭ４を流れる電流よりも大きくなり、出力ノードＯＵＴ３０３での電圧は上昇しはじめ、トランジスタＭ３はＯＮになる。ＨＩＺノード３０２がトランジスタＭ３を通してローになり、トランジスタＭ４は閉じはじめる。正帰還が取って代わり、ＯＵＴ３０３ノードがハイにラッチする。この回路の電圧と時間特性の関係を図４に示す。
【００１２】
図４（ａ）のライン４１０と４１１は、この比較器が上述のＶＣＯに使用されるときに生じるＩＮ＋及びＩＮ-についての電圧と時間特性の関係を表している。ＩＮ＋は安定基準電圧を、ＩＮ-はランプ電圧を示す。ＩＮ＋は電圧ＶＴＲＩＰでは一定である。時刻Ｔ１の前は、ＩＮ-は電圧ＶＰＯＳで一定である。時刻Ｔ１では、ＩＮ-は一定の割合で下がり始める。時刻Ｔ２に、ＩＮ−はＩＮ＋と交差する。時刻Ｔ６には、ＩＮ-は電圧ＶＰＯＳへともどる。
【００１３】
図４（ｂ）のライン４１２と４１３は、ＨＩＺ入力ノード３０２と出力ノード３０３での電圧と時間特性の関係を表している、時刻Ｔ３より前は、ＨＩＺノード３０２は外部回路に発生される定電圧ＶＢＩＡＳを維持し、ＯＵＴノード３０３は負電源電圧値と同等の電圧を維持する。時刻Ｔ３ではＩＮ−がＩＮ＋の下で交差することによりトリガされて、ＯＵＴはＶＰＯＳに向かって上昇しはじめ、トランジスタＭ３はＯＮになり、ＨＩＺ３０２を負電源電圧値の方へ引っ張る。時刻Ｔ４では、ＨＩＺ入力３０２は負電源電圧値へ引かれ、トランジスタＭ４はＯＦＦになり、ＯＵＴノード３０３での出力電圧を急速にＶＰＯＳに向けて充電上昇させ、時刻Ｔ５にＶＰＯＳに達する。ＩＮ−がＩＮ＋の上で交差する時刻Ｔ６では、出力ノード３０３での電圧は電圧ＶＰＯＳにとどまる。これは正帰還がトランジスタＭ４を高インピーダンス状態で維持するからである。
【００１４】
時刻Ｔ７では、リセット信号ＲＳＴ３０１が外部回路（図４（ｃ）のライン４１４）によって出力される。信号ＲＳＴが出力されると、トランジスタＭ６は出力ノード３０３と負電圧源の間の低インピーダンス通路となり、出力ノード３０３を放電させる。出力電圧が負電圧源へと降下するにつれて、トランジスタＭ３のインピーダンスは増加しはじめ、ＨＩＺノード３０２での電圧はＶＢＩＡＳへと上昇する。時刻Ｔ８では、リセット信号ＲＳＴが最大振幅となり、出力ノード３０３は負電圧源まで完全に放電される。これによってトランジスタＭ３は完全にＯＦＦとなりＨＩＺノード３０２がＶＢＩＡＳに向かって上昇する割合を増加させる。時刻Ｔ９では、ＨＩＺノード３０２は電圧ＶＢＩＡＳに達する。
【００１５】
図３の比較器設計には短所がある。たとえば高インピーダンスノードＨＩＺ３０２のためのＶBIASには、トランジスタＭ２がＯＦＦのときトランジスタＭ１を流れる電流をトランジスタＭ４が半分に低下させるに充分な電圧がなければならない。そうでなく、ＨＩＺでの電圧が大きすぎると、トランジスタＭ４がより多くの電流を通し回路のバランスが崩れる。言い換えると、トランジスタＭ２が出力ノードを充電しはじめるに充分な電流を通すためには、ＩＮ−はＶＢＩＡＳオフセットによって定まるオフセット電圧だけＩＮ＋よりも高くなければならない。ＨＩＺでの電圧が低すぎると、トランジスタＭ４を通って流れる電流は少なくなり、比較器は、ＨＩＺでの電圧エラーによって定まる電圧オフセットだけ、ＩＮ＋よりも高い電圧にＩＮ−があるときに状態を切替えはじめる。本来の電圧が維持されないときは比較器は平衡を失う。
【００１６】
第２に、ＨＩＺはきわめて高いインピーダンスでなければならない。実際、トランジスタＭ３に対しては、ノードＨＩＺは開放回路のようでなければならない。しかし、ＨＩＺでの電圧はトランジスタＭ３がＯＦＦの間はドリフトしてはならない。
【００１７】
第３に、ＨＩＺはキャパシタンスが小さくなければならない。ノードＨＩＺでのキャパシタンスが大きいと、トランジスタＭ３はＨＩＺを低くするのに時間がかかり、比較器出力の立上がり時間を短くするための回路内の正帰還の有効性が低下する。
【００１８】
さらに、ＨＩＺノードは信号ノイズから分離しなくてはならない。ＨＩＺは高インピーダンスノードであるから、ノイズに対してきわめて敏感である。またＨＩＺでのノイズは、この比較器のオフセットに悪影響を与える。
【００１９】
高出力インピーダンスで低キャパシタンスのＨＩＺ電圧（ＶＢＩＡＳ）を発生させるにはかなりの量の回路を必要とし、集積回路チップ上でかなりの面積を必要とする。またＨＩＺノードは雑音信号から分離しなくてはならず、これがさらに設計に制約を与える。
【００２０】
比較器／ラッチ遅延の影響を最小限に抑えるための技術が、１９９１年１１月１２日に出願され本発明の譲受人に譲渡され出願係属中の「LINEARLIZED AND DELAY CONPENSATED ALL C-MOS VCO」と題された米国特許出願No.７９２,２２２（日本国特許出願特願平４-２７２,８９５）に述べられている。この技術は、図１に示したような補償ループを用いている。
【００２１】
ＶＣＯ部ブロック２０８は、ライン１１３上でｃｌｋ＋及びｃｌｋ−信号で制御電流Ｉを受ける。ＶＣＯ部２０８の出力部２２９と２３０は、キャパシタ２２７及び２２８を通じて正電圧源へ接続される。ＶＣＯ部２０８は、ＶＣＯ部２０２と同じように作動し、出力ノード２２９と２３０で電圧信号を発生し、これら各ノードはそれぞれノード２１７及び２１８にこの電圧をそのまま反映させる。トラック-アンド-ホールド（track-and-hold）回路２１９と２２０が出力ノード２２９及び２３０に接続され、また制御記号としてそれぞれｃｌｋ＋及びｃｌｋ−信号を受ける。これらのトラック-アンド-ホールド回路はトラック（追跡）作動状態中に各入力ノードでの電圧を追跡し、次にピーク電圧値（ランプダウン最小値）を保持しホールド（保持）作動状態の間、このピーク値をノード２１２に供給する。トラック-アンド-ホールド回路内の切替回路によって、回路２１９と２２０は各ホールド状態にある間だけノード２１２に接続される。ノード２１２は保持されたピーク値を低域フィルタ２１０を通じて差動増幅器２１１の負入力端子へ送る。差動増幅器２１１はフィルタずみのピーク値を、外部から与えられた基準電圧２２４と比較し、ワイヤ２２５上にトリップ電圧信号を発生する。こうして、補償ループが形成される。
【００２２】
補償ループは作動周波数が増加するにつれて正電源電圧値とトリップ電圧の間の電圧差Ｖが低下するようにトリップ電圧を変える。したがって、比較器／ラッチ遅延によって生じたＶＣＯ部の電圧のオーバーシュートが、トリップ電圧に対応する変化で補償される。この補償された回路の周波数応答は次の通りである。
ＦＯＵＴ＝１／２［ＣＶ'／Ｉ＋ｄｅｌｖ／（Ｎ＋１）］
ここで、Ｎは差動増幅器２１１のゲインであり、Ｖ'は電源電圧値と基準電圧の差である。ゲインがＮ＝１０のときには、補償回路の直線部分は（測定方法に応じて）１１倍増加させることができる。これによってＶＣＯの範囲が大きく広がる。しかし、変化したトリップ電圧が電源電圧値の近くに上昇すると、回路のノイズ免疫度が低下する。そのため高周波作動の場合には、この補償回路には電圧源からのノイズにより位相ジッターが発生することがある。
【００２３】
【発明の概要】
本発明は正帰還と電圧クランピングを用いた。高速の全ＣＭＯＳ比較器を提供する。この回路は、ソース結合された２個のＰＭＯＳトランジスタによって構成され、その各ソースは電流源または電源電圧に接続されている。第１ＰＭＯＳトランジスタのゲートは正電圧入力端子であり、第２ＰＭＯＳトランジスタのゲートは負電圧入力端子である。回路の出力は第２ＰＭＯＳトランジスタのドレインから取られる。第２ＰＭＯＳトランジスタのドレインは、さらにカレントミラーの１個の端子に接続される。第３ＰＭＯＳトランジスタは第１ＰＭＯＳトランジスタのドレインとカレントミラーの第２端子の間に接続される。
【００２４】
この第３ＰＭＯＳトランジスタのゲートは、回路に正帰還を送るように出力ノードに接続される。負入力電圧が正入力電圧より低くなると第２ＰＭＯＳトランジスタを通る電流が増加し、第１ＰＭＯＳトランジスタを通る電流が減少する。第２ＰＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間の電流差によって出力ノードが充電される。出力ノードでの電圧が上昇するにつれて、第３ＰＭＯＳトランジスタの等価抵抗が増加し、その結果、第１ＰＭＯＳトランジスタを通る電流が低下する。これによって出力ノードへ送られる電流が増加し、回路の駆動特性が向上する。
【００２５】
この回路に対するもう一つの改良として、電圧クランプ装置が設計に含まれる。１個のＮＭＯＳトランジスタのドレインとゲートがカレントミラーの各ソースに接続され、ＮＭＯＳトランジスタのソースが負電圧源に接続される。このＮＭＯＳトランジスタの追加によって出力電圧がＮＭＯＳトランジスタの閾値電圧であるＶＴＨより下に落ちることを防止し、こうして出力により必要とされる電圧を、したがって出力の立上がり時間を下げる。出力を下げるためにリセット手段が設けられている。
【００２６】
【実施例】
ＣＭＯＳ高速閾値交差検出器について説明する。以下の説明では、本発明がさらに理解しやすいように、多数の詳細な事項について述べる。しかし、技術に精通した者にとっては、これらの詳細な事項なしに本発明を実施できることは明らかである。その他の場合には、本発明の説明が分かりにくくなるのを避けるため、既知の回路については説明しなかった。
【００２７】
本発明の比較器回路では正帰還を利用して出力電圧の立上がり時間を短縮する。しかし、先行技術において要求されるような高インピーダンスのノードを備える複雑な回路は必要としない。トランジスタ４個の比較器回路を図５に示す。
【００２８】
ＰＭＯＳ第１トランジスタ Ｍ１１が第１ノード５００と第２ノード５０１の間に接続されており、そのゲートは正の第１信号入力端子ＩＮ＋３０４として作用する。ＰＭＯＳ第２トランジスタＭ１２が出力ノード３０３と第１ノード５００の間に接続されており、そのゲートは負の第２信号入力端子ＩＮ−３０６として作用する。ＮＭＯＳ第３トランジスタＭ１３が第２ノード５０１と第３ノード５０３の間に接続されており、第３ノード５０３は負の第１電圧源ＶＮＥＧに接続されている。また、ＮＭＯＳ第４トランジスタＭ１４が出力ノード３０３と第３ノード５０３の間に接続されており、第３ノード５０３は負の第１電圧源ＶＮＥＧのにされている。第３トランジスタＭ１３と第４トランジスタＭ１４の各ゲートがともに第２ノード５０１に接続されており、カレントミラーを形成している。第１ノード５００が電流源（CURRENT SOURCE）または正の第２電圧源ＶＰＯＳのいずれかに接続されている。（第１ノード５００を電流源に接続すると、電流は制限され、回路内に散逸される電力が制限されるため、回路を低電力用途に使用することができる）。出力信号 ＯＵＴ５は出力ノード３０３から取られる。
【００２９】
比較器の動作は次の通りである。第３トランジスタＭ１３と第４トランジスタＭ１４とで構成されるカレントミラーにより、第２ノード５０１から負の第１電圧源ＶＮＥＧへ流れる電流が、出力ノード３０３から負の第１電圧源ＶＮＥＧへ流れる電流と等価である状態がセットアップされる。正の第１入力信号ＩＮ＋の電圧が負の第２入力信号ＩＮ−の電圧よりも大きい場合を考慮し、また電流２ＩＣが第１ノード５００に送られることを仮定すると、第１トランジスタＭ１１は電流ＩＣから一定量の電流△ＩＣを差引いた量の電流を導通していることになり、第２トランジスタＭ１２は電流ＩＣに一定量の電流△ＩＣを加えた量の電流を導通していることになる。第３トランジスタＭ１３はＩＣ−△ＩＣを導通しているだけであり、また第４トランジスタＭ１４は等価の電流ＩＣ−△ＩＣを導通しているはずなので、２△ＩＣと同等の正味電流が出力ノード３０３に残されて寄生容量ＣＰを充電し、回路が飽和するまで ＯＵＴ５の電圧を上昇させる。逆に第１入力信号ＩＮ＋の電位が第２入力信号ＩＮ−の電位よりも低い場合には、出力ノード３０３での電流は−２△ＩＣであり、これが寄生容量を放電させ、電圧信号ＯＵＴ５を負の供給値に低下させる。
【００３０】
図６は、本発明のフィードバック手段を追加した比較器である。図６の回路は図５の回路と同じであるが、その特徴として、第２ノード５０１と第１トランジスタＭ１１の間に、さらに、第４ノード５０２でＰＭＯＳ第５トランジスタＭ１５が接続されている。第５トランジスタＭ１５のゲートは出力ノード３０３に接続されており、正帰還を与えている。この正帰還により比較器の固有遅延が縮小されることはない。しかし、出力電圧レベルまたは比較器の立上がり時間は改善される。第５トランジスタＭ１５を含む回路は、同じ入力駆動電圧のための単純な比較器よりも速く反応する。したがって、この回路の総遅延は図５の回路のものよりも少ない。
【００３１】
第５トランジスタＭ１５を通る正帰還の作用は、第２トランジスタＭ１２が出力ノード３０３をハイに駆動し始めると、第３トランジスタＭ１３と第４トランジスタＭ１４を止めることである。ほかの場合には、第４トランジスタＭ１４を通過する電流が代わりに用いられて出力ノード３０３をハイに駆動するため、ＯＵＴ６の電圧はＯＵＴ５よりも速く上昇する。第５トランジスタＭ１５は第２トランジスタＭ１２が導通を開始するまでは反応できないため、新しい回路の固有遅延はトランジスタ４個の比較器と同じである。
【００３２】
正帰還が作動し第４トランジスタＭ１４を止めると、出力ノード３０３の第２トランジスタＭ１２の有効駆動が実質的に増加する。このように、図６の回路には図５の標準的比較器の設計よりもすぐれた動的駆動特性があり、その出力部上でより大きな負荷を駆動させることができる。結果として、高速比較器が得られる。
【００３３】
駆動可能出力が高いことの利点は、強力な出力駆動を用いて比較器の出力に対する負荷の影響を小さくできるため、比較器に付随する回路を大きくできるということでもある。したがって、正帰還の利点は次の２つのやり方で用いることができる。 すなわち、（１）増大した駆動が同じ寄生容量に対する出力の立上がり時間を短縮するか、 または（２）増大した出力駆動を利用し、大きさを増すことによって、それ自体が短い応答時間を持ち得るような大きな回路を駆動することができる。
【００３４】
図７は、ＮＭＯＳ第６トランジスタＭ１６が追加されている図６の回路図である。ＮＭＯＳ第６トランジスタＭ１６は第４トランジスタＭ１４と出力ノード３０３との間に接続されている。また、第６トランジスタＭ１６のゲートは出力ノード３０３にも接続している。回路に対する第６トランジスタＭ１６の効果は、出力電圧がトランジスタのゲート・ソース閾値電圧である設定電圧以下に下がらないようにすることである。第６トランジスタＭ１６はクランプとして作用するため、出力信号ＯＵＴ７が高い出力電圧で起動し、その結果、第６トランジスタＭ１６が比較器に付随する回路の閾値電圧に達するために必要な時間を短縮する。クランプのその他の手段はこの回路で利用することができる。しかし、比較器の起動出力電圧が付随回路の閾値電圧に近くなると、雑音免疫度が減少する。ドレーン・ゲート結合型ＮＭＯＳトランジスタにより、トランジスタのゲート・ソース閾値電圧と同等のクランプが得られる。このクランプ値は充分に大きいため、回路の立上がり時間をかなり短縮することができ、さらに最少限の部品により充分な雑音免疫度が得られる。
【００３５】
図８は、出力信号ＯＵＴ５・ＯＵＴ６・ＯＵＴ７（図５・図６・図７のそれぞれの各出力）の電圧と時間特性の関係を示している。Ｔ０は第２入力信号ＩＮ−が第１入力電圧ＩＮ＋下で交差する時間を示している。ＶＦＦは比較器に付随する回路（前記ＶＣＯの場合のフリップフロップ）の閾値電圧を表わす。ＶＴＨは、ＮＭＯＳトランジスタのゲート・ソース閾値電圧に対応する。時刻Ｔ０から時刻Ｔ１０までは、すべての出力信号は一定の電圧を維持する。この時間は、比較器回路の固有遅延、または第２トランジスタＭ１２がＯＦＦ状態から戻り、電流の導通を開始するまでにかかる時間に対応する。出力信号ＯＵＴ５は時刻Ｔ１０で上昇し始め、時刻Ｔ１３で閾値電圧ＶFFと交差する。出力信号ＯＵＴ６は時刻Ｔ１０で上昇し始め、正帰還により、出力信号ＯＵＴ５より先に時刻Ｔ１２で閾値電圧ＶＦＦと交差する。出力信号ＯＵＴ７はクランプ電圧ＶＴＨから時刻Ｔ１０で上昇し始め、オフセット電圧ＶT Ｈによる出力ＯＵＴ６と同じ割合で上昇し、時刻Ｔ１２またはＴ１３よりもかなり前の時刻Ｔ１１で閾値電圧ＶＦＦと交差する。前記ＶＣＯで利用される図６の回路により、周波数範囲が拡大する。
【００３６】
第１トランジスタＭ１１と第２トランジスタＭ１２で構成される異なるペアのトランジスタの一端子に第６トランジスタＭ１６を配置することにより、図７の回路は、第２入力信号ＩＮ−が入力オフセットによって第１入力信号ＩＮ＋下で交差するまでは出力が状態を変更しないよう、入力オフセットを受ける。これは、比較器がもはや平衡を保っていないためである。
【００３７】
図９で示した本発明の好ましい実施例では、カレントミラーを構成する第３トランジスタＭ１３と第４トランジスタＭ１４の各結合ソースが接続された第３ノードと負の第１電圧源ＶＮＥＧとの間に第６トランジスタＭ１６が配置される。効果としては、さらに第６トランジスタＭ１６が必要なクランプ電圧を発生するだけではなく、クランプ電圧のオフセットを除去することでもある。また、図９には第４トランジスタＭ１４と並列に接続されたＮＭＯＳ第７トランジスタＭ１７が示されている。このトランジスタにより、出力が高くなったあとに回路がリセットされる。このリセット手段により、状態の変化がうまく検出されたあとに比較器に付随する回路が比較器をリセットするために役立つような「ハンドシェーキング」構成が見込まれる。各リセット・トランジスタは前の各図では示されていないが、図７のリセット・トランジスタの適切な位置は、第６トランジスタＭ１６と並列であるか、または出力ノード３０３と負の供給電圧との間に接続されているかのいずれかである。
【００３８】
本発明の好ましい実施例は、比較器用に高インピーダンスのノードを必要とした先行技術の方法よりも構成が単純なことである。本回路は、あまり複雑でないだけではなく、小さな回路配置にも向いており、また単純なトランジスタ４個の比較器のほかに２つの部品（リセットを含まない）しか必要としない。
【００３９】
比較器のリセット信号は、比較器に付随する回路から肯定応答としても作用する。このメカニズムにより回路の全体的信頼性が改善される。比較器内部のラッチング作用の正帰還と、比較器に付随する回路による比較器の必要なリセットにより、閾値交差の偽検出または不完全な検出が行われないようにすることができる。単純な比較器では、偽検出または不完全な検出が起こり得る。
【００４０】
以上が、高速全ＣＭＯＳ閾値交差検出器の説明である。上記回路はまた、回路内の各部品の極性を逆にすることにより、またＰＭＯＳトランジスタとＮＭＯＳトランジスタとを互いに取り替えることにより、実施することもできる。さらに、フィードバック第５トランジスタＭ１５とクランプ第６トランジスタＭ１６を比較器回路内でそれぞれ単独か、または組合わせるかのいずれかにより用いて、先行技術を上回る時間応答の改善を行うことができる。本発明はＶＣＯでの使用に限定されるものではない。全ＣＭＯＳ比較器を必要とするどの回路でも利用することができる。
【００４１】
たとえば、本発明の高速比較器は、さらに書込み補償前回路で用いられる。可変的時間遅延機構を磁気記録環境下で互いに近接しているために信号間干渉を受けやすい信号を前もって歪ませるために、書込み補償前回路で用いる。可変的時間遅延により、各信号を制御可能なやり方で時間遅延によって分離することができる。この可変的時間遅延回路は、閾値交差検出器を利用するワンショット回路で構成されている。時間遅延回路の一例を図１０に示した。
【００４２】
図１０では、ＰＭＯＳ第８トランジスタＭ２０が正の第２電圧源ＶＰＯＳとノード１６０との間に接続されている。また、ＮＭＯＳ第９トランジスタＭ２１がノード１６０と、定電流ＩＴを供給する定電流源（COSTANT CURRENT SOURCE）１００との間に接続されている。第８トランジスタＭ２０と第９トランジスタＭ２１の各ゲートは入力パルスＶＩＮに接続されている。タイミング・キャパシタＣＴがノード１６０と正の第２電圧源ＶＰＯＳとの間に接続されている。本発明の設計から成る比較器１５０には、ノード１６０に接続された反転入力端子と、電圧基準値ＶＴＲＩＰに接続された非反転正入力端子がある。比較器１５０の出力は出力信号ＶＯＵＴである。
【００４３】
この時間遅延回路では、入力パルスＶＩＮが低いときは、第８トランジスタＭ２０によって低インピーダンス経路が得られ、キャパシタＣTを正の電源電圧値に充電する。同時に、第９トランジスタＭ２１は高インピーダンス状態にある。比較器１５０の負入力は正の電源電圧値にあり、また比較器の正の入力は基準値にあるため、出力ＶＯＵＴは低い値にある。入力パルスＶＩＮがハイに切り替わると、第８トランジスタＭ２０は停止し、第９トランジスタＭ２１はノード１６０から定電流ＩＴを導通する低インピーダンス経路になる。したがって、キャパシタＣＴは一定の割合で放電される。ＶＣＡＰがＶＴＲＩＰ下で交差すると、比較器１５０はハイの値を出力する。
【００４４】
この回路のタイミング遅延は入力パルスの立上がりエッジに影響を及ぼす。この遅延は、次の式によって示される。
Ｔdel＝ＶＴＲＩＰ・ＣT／ＩT＋ＴＣＯＭＰ
ここで、Ｔｄｅｌは総タイミング遅延に等しく、ＴＣＯＭＰは比較器遅延に等しい。 有用であるためには、総遅延が大きすぎないことである。したがって、ＴＣＯＭＰが最小限であることが望ましい。ＣＭＯＳ比較器を必要とする全ＣＭＯＳ回路のために、本発明の比較器により、その他のＣＭＯＳ比較器では遅すぎる場合に全ＣＭＯＳを使った解決が得られる。上記式の左半分の特性、ＶＴＲＩＰ・ＣＴ/ＩＴを改善するための方法は、１９９１年１０月２１日に出願され本発明の譲受人に譲渡され出願係属中の「FREQUENCY AND CAPACITOR BASED CONSTANT CURRENT SOURCE」と題された米国特許出願No.７８０,１５３に述べられている。
【００４５】
時間遅延回路の電圧と時間特性の関係を図１１に示した。時刻Ｔ２０で、下降ランピング電圧信号、ＶＣＡＭＰによってわかるように、入力パルスＶＩＮでの入力パルスの立上がりエッジが一定の割合でキャパシタＣTの放電を開始させる。時刻Ｔ２５で、ＶＣＡＰが電圧信号ＶＴＲＩＰと交差する。Ｔ２０からＴ２５までの時間は理想的な遅延、ＶＴＲＩＰ・ＣＴ/ＩＴを構成し、ＶＴＲＩＰはパルス全体にわたり一定であるが、実際には理想的な遅延を変更するために変化させることができる。時刻Ｔ２７で、比較器の出力ＶＯＵＴはハイの値に引き寄せられる。Ｔ２５からＴ２７までの時間は比較器の遅延、ＴＣＯＭＰを構成する。したがって、Ｔ２０からＴ２７までの時間が総遅延、Ｔｄｅｌを形成する。有用な回路とするためには、時間遅延Ｔ２７−Ｔ２５を最小にすべきである。
【００４６】
【効果】
入力パルスＶＩＮでの入力パルスの立下がりエッジは時刻Ｔ３０で発生し、キャパシタＣＴの放電経路を遮断するのに役立つと同時に、正の電圧源への低インピーダンス経路を開く。したがって、電圧信号ＶＣＡＰが正の供給値に向って速やかに上昇する。時刻Ｔ３１で、ＶＣＡＰはＶＴＲＩＰと逆に交差する。比較器の正帰還設計により、ＶＯＵＴは、比較器が一部の外部回路によってリセットされるまでは、ハイの状態にとどまる。図１１のリセット信号ＲＳＴの立上がりエッジは、時刻Ｔ３２で発生する。時刻Ｔ３３で、出力信号ＶＯＵＴはローの状態に戻る。Ｔ３２からＴ３３までの時間はゼロよりも大きいが、必ずしもＴＣＯＭＰと同等ではない。ＲＳＴの立下がりエッジは、時刻Ｔ３４で発生する。回路を正確に機能させるためには、Ｔ３２はＴ２７のあとに生じることが必要であり、さもなければ出力パルスは発生しない。また、Ｔ３４はＴ３１のあとに生じることが必要であり、さもなければ比較器はリセットしない。本発明の比較器により、遅延回路を補償前回路内で有効な周波数で操作することができる。
【図面の簡単な説明】
【図１】本発明の閾値交差検出器を実施できるＶＣＯの構成図。
【図２】ＣＭＯＳＶＣＯの周波数と電圧応答の関係を示すグラフ。
【図３】先行技術のＣＭＯＳ比較器の回路図。
【図４】図３の回路のタイミング図。
【図５】トランジスタ４個の比較器の回路図。
【図６】本発明のフィードバック手段を組込んだ比較器の回路図。
【図７】本発明の一つの可能な実施例の回路図。
【図８】図５・図６・図７の回路の出力特性のグラフ。
【図９】本発明の好ましい実施例の回路図。
【図１０】本発明の閾値交差検出器を利用した時間可変遅延のブロック図。
【図１１】図１０の遅延時間可変のタイミング特性図。
【符号の説明】
Ｍ１１ 第１トランジスタ
Ｍ１２ 第２トランジスタ
Ｍ１３ 第３トランジスタ
Ｍ１４ 第４トランジスタ
Ｍ１５ 第５トランジスタ
Ｍ１６ 第６トランジスタ
Ｍ１７ 第７トランジスタ
Ｍ２０ 第８トランジスタ
Ｍ２１ 第９トランジスタ
３０３ 出力ノード
５００ 第１ノード
５０１ 第２ノード
５０２ 第４ノード
５０３ 第３ノード
５０４ 第５ノード
ＶＮＥＧ 第１電圧源
ＶＰＯＳ 第２電圧源
Claims (52)
- 入力端子と、第１ノード(500)と第４ノード(502)の間に接続された電流通路とを具え、該入力端子に第１入力信号(IN+)が入力される第１トランジスタ(M11)；
前記入力端子と、第１ノード(500)と出力ノード(303)の間に接続された電流通路を具え、該入力端子に第２入力信号(IN-)が入力される第２トランジスタ(M12)；
入力端子と、第２ノード(501)と第３ノード(503)との間に接続された電流通路を具えた第３トランジスタ(M13)，入力端子と、前記出力ノード(303)と前記第３ノード(503)の間に接続された電流通路とを具えた第４トランジスタ(M14)から成り、前記第３トランジスタ(M13)の入力端子と、第４トランジスタ(M14)の入力端子が前記第２ノード(501)に接続されたカレントミラー回路を有し；
入力端子と、前記第１トランジスタ（M11)と前記第３トランジスタ（M13)との間に接続された電流通路とを具え、該入力端子が出力ノード(303)に接続された第５トランジスタ(M15)から成る正帰還回路：を有する電子回路。 - 入力端子と、前記出力ノード(303)と前記第４トランジスタ(M14)の間に接続された電流通路とを具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項１の電子回路。
- 入力端子と、前記第４トランジスタ(M14)の電流通路に並列に接続された電流通路とを具え、該入力端子にリセット信号が入力される第７トランジスタ(M17)から成るリセット回路を有する：請求項１の電子回路。
- 入力端子と、前記第３ノード(503)と第１電圧源（VNEG)との間に接続される電流通路を具え、該入力端子が前記第３ノード(503)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項１の電子回路。
- 前記第１ノード(500)に第２電圧源(VPOS)が接続される：請求項１の電子回路。
- 前記第１ノードに電流源(CURRENT SOURCE)が接続される：請求項１の電子回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)及び前記第５トランジスタ(M15)と、前記第３トランジスタ(M13),及び前記第４トランジスタ(M14)が異なる型のトランジスタである：請求項１の電子回路。
- 前記第６トランジスタ(M16)が、前記第３トランジスタ(M13),及び前記第４トランジスタ(M14)と同じ型のトランジスタである：請求項２又は請求項４の電子回路。
- 入力端子と、第１ノード(500)と第２ノード(501)の間に接続された電流通路とを具え、該入力端子に第１入力信号(IN+)が入力される第１トランジスタ(M11)；
入力端子と、第１ノード(500)と出力ノード(303)の間に接続された電流通路を具え、該入力端子に第２入力信号(IN-)が入力される第２トランジスタ(M12)；
入力端子と、前記第２ノード(501)と第３ノード(503)との間に接続された電流通路とを具えた第３トランジスタ(M13)，入力端子と、第５ノード(701)と前記第３ノード(503)と間に接続された第４トランジスタ(M14)から成り、前記第３トランジスタ(M13)の入力端子と、第４トランジスタ(M14)の入力端子が前記第２ノード(501)に接続されたカレントミラー回路；
入力端子と、前記出力ノード(303)と前記第５ノード(701)との間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：電子回路。 - 入力端子と、前記第１トランジスタ（M11)と前記第３トランジスタ（M13)との間に接続された電流通路とを具え、該入力端子に出力ノード(303)が接続された第５トランジスタ(M15)から成る正帰還回路を有する：請求項９の電子回路。
- 入力端子と、前記出力ノード(303)と前記第５ノード(701)との間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項９の電子回路。
- 入力端子と、前記第３ノード(503)と第１電圧源(VNEG)との間に接続された電流通路を具え、該入力端子が前記第３ノード(503)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項９の電子回路。
- 入力端子と、前記第４トランジスタ(M14)の電流通路に並列に接続された電流通路とを具え、該入力端子にリセット信号が入力される第７トランジスタ(M17)から成るリセット回路を有する：請求項９の電子回路。
- 前記第１ノード(500)に第２電圧源(VPOS)が接続される：請求項９の電子回路。
- 前記第１ノードに電流源(CURRENT SOURCE)が接続される：請求項９の電子回路。
- 前記第１トランジスタ(M11)及び前記第２トランジスタ(M12)と、前記第３トランジスタ(M13)，前記第４トランジスタ(M14)及び前記第５トランジスタ(M15)とが各々異なる型のトランジスタである、請求項８の閾値交差検出回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)及び前記第５トランジスタ(M15)と、前記第３トランジスタ(M13),前記第４トランジスタ(M14)及び前記第６トランジスタ(M16)が異なる型のトランジスタである：請求項９の電子回路。
- コントロールターミナルと電流路を含み、該電流路が第１ノード(500)と第２ノード(501)の間に接続され、コントロールターミナルで第１入力信号(IN+)が入力される第１トランジスタ(M11)；
コントロールターミナルと電流路を含み、該電流路が前記第１ノードと出力ノード(303)の間に接続され、コントロールターミナルで第２入力信号(IN-)が入力される第２トランジスタ(M12)；
コントロールターミナルと電流路を含み、該電流路が前記第１トランジスタと第１電圧源(VNEG)が接続される第３ノード(503)の間に接続され、第１電流を前記第１トランジスタに供給する第３トランジスタ(M13)，コントロールターミナルと電流路を含み、該電流路が前記第２トランジスタと前記第３ノードの間に接続された第４トランジスタ(M14)から成り、前記第４トランジスタが前記前記第１電流に等しい第２電流を前記第２トランジスタに供給し、前記第３トランジスタ及び第４トランジスが互いに接続し第２ノードに接続されるコントロールターミナルを有するカレントミラー回路；
コントロールターミナルと電流路を含み、該電流路が前記第１トランジスタ(M11)と前記第３トランジスタ(M13)の電流路の間に接続され、コントロールターミナルで前記出力ノード(303)に接続された第５トランジスタ(M15)から成る正帰還回路；
コントロールターミナルと電流路を含み、該電流路が第２トランジスタ(M12)と第４トランジスタ(M14)との間に接続されコントロールターミナルが出力ノードに接続される第６トランジスタ(M16)から成るクランプ回路；
を具える、電子回路。 - 前記クランプ回路が前記出力ノードと前記第４トランジスタとの間に接続され、前記出力ノードの出力電圧が入力される、請求項１８の電子回路。
- 前記第４トランジスタと並列に接続され、リセット信号が入力される第７トランジスタから成るリセット回路を具える、請求項１８の電子回路。
- 前記クランプ回路が前記第３ノードと前記第１電圧源との間に接続され、前記第３ノードの電圧が入力される、請求項１８の電子回路。
- 前記第１ノードに第２電圧源が接続される、請求項１８の閾値交差検出回路。
- 前記第１ノードに電流源が接続される、請求項１８の電子回路。
- 前記第１トランジスタ及び前記第２トランジスタ及び前記第５トランジスタと、前記第３トランジスタ，前記第４トランジスタ及び前記第６トランジスタとが各々異なる型のトランジスタである、請求項１８の電子回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)及び前記第５トランジスタ(M15)と、前記第３トランジスタ(M13)，前記第４トランジスタ(M14)及び前記第６トランジスタ(M16)とが各々異なる型のトランジスタである、請求項２４の電子回路。
- 入力端子と、第１ノード(500)と第４ノード(502)の間に接続された電流通路とを具え、該入力端子に第１入力信号(IN+)が入力される第１トランジスタ(M11)；
入力端子と、第１ノード(500)と出力ノード(303)の間に接続された電流通路を具え、該入力端子に第２入力信号(IN-)が入力される第２トランジスタ(M12)；
入力端子と、前記第２ノード(501)と第３ノード(503)との間に接続された電流通路とを具えた第３トランジスタ(M13)，入力端子と、第５ノード(504)と前記第３ノード(503)と間に接続された第４トランジスタ(M14)から成り、前記第３トランジスタ(M13)の入力端子と、第４トランジスタ(M14)の入力端子が前記第２ノード(501)に接続されたカレントミラー回路；
入力端子と、前記第３ノード(503)と前記第１電圧源(VNEG)との間に接続された電流通路とを具え、該入力端子が前記第３ノードに接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：電子回路。 - 入力端子と、前記出力ノード(303)と前記第５ノード(701)との間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項２６の電子回路。
- 入力端子と、前記第４ノード(502)と前記第２ノード(501)の間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第５トランジスタ(M15)から成る正帰還回路：を有する請求項２６の電子回路。
- 入力端子と、前記第４トランジスタ(M14)の電流通路に並列に接続された電流通路とを具え、該入力端子にリセット信号が入力される第７トランジスタ(M17)から成るリセット回路：を有する請求項２６の電子回路。
- 前記第１ノード(500)に第２電圧源(VPOS)が接続される：請求項２６の電子回路。
- 前記第１ノードに電流源(CURRENT SOURCE)が接続される：請求項２６の電子回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)と、前記第３トランジスタ(M13),前記第４トランジスタ(M14)及び前記第６トランジスタ(M16)が異なる型のトランジスタである：請求項２６の電子回路。
- 前記第５トランジスタ(M15)が、前記第１トランジスタ(M11),及び前記第２トランジスタ(M12)と同じ型のトランジスタである：請求項２６の電子回路。
- 前記第６トランジスタ(M16)が、前記第３トランジスタ(M13),及び前記第４トランジスタ(M14)と同じ型のトランジスタである：請求項２６の電子回路。
- 入力端子と、第１ノード(500)と第４ノード(502)の間に接続された電流通路とを具え、該入力端子に第１入力信号(IN+)が入力される第１トランジスタ(M11)；
入力端子と、第１ノード(500)と出力ノード(303)の間に接続された電流通路を具え、該入力端子に第２入力信号(IN-)が入力される第２トランジスタ(M12)；
入力端子と、前記第２ノード(501)と第３ノード(503)との間に接続された電流通路とを具えた第３トランジスタ(M13)，入力端子と、第５ノード(701)と前記第３ノード(503)と間に接続された第４トランジスタ(M14)から成り、前記第３トランジスタ(M13)の入力端子と、第４トランジスタ(M14)の入力端子が前記第２ノード(501)に接続されたカレントミラー回路；
入力端子と、前記第４トランジスタ(M14)の電流通路に並列に接続された電流通路とを具え、該入力端子にリセット信号が入力される第７トランジスタ(M17)から成るリセット回路を有する：電子回路。 - 入力端子と、前記第４ノード(502)と前記第２ノード(501)の間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第５トランジスタ(M15)から成る正帰還回路を有する：請求項３５の電子回路。
- 入力端子と、前記出力ノード(303)と前記第５ノード(701)との間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項３５の電子回路。
- 入力端子と、前記第３ノード(503)と前記第１電圧源(VNEG)との間に接続された電流通路とを具え、該入力端子が前記第３ノードに接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項３５の電子回路。
- 前記第１ノード(500)に第２電圧源(VPOS)が接続される：請求項３５の電子回路。
- 前記第１ノードに電流源(CURRENT SOURCE)が接続される：請求項３５の電子回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)及び前記第５トランジスタ(M15)と、前記第３トランジスタ(M13),前記第４トランジスタ(M14)が異なる型のトランジスタである：請求項３５の電子回路。
- 前記第６のトランジスタ(M16)が、前記第３トランジスタ(M13),及び前記第４トランジスタ(M14)と同じ型のトランジスタである：請求項３５の電子回路。
- 入力端子と、第２電圧源(VPOS)と第６ノード(160)との間に接続された電流通路を具え、該入力端子に入力パルス（VIN)が入力される第１の導電タイプの第８トランジスタ(M20)；
入力端子と、前記第６ノード(160)と定電流源との間に接続された電流通路を具え、該入力端子に入力パルス（VIN)が入力される第１の導電タイプと異なる第２の導電タイプの第９トランジスタ(M21)；
前記第６ノードと前記第２電圧源（VPOS)の間に接続されたキャパシタ（CT)を具え；
入力端子と、第１ノード(500)と第４ノード(502)の間に接続された電流通路とを具え、該入力端子に第１入力信号(IN+)が入力される第１トランジスタ(M11)；入力端子と、第１ノード(500)と出力ノード(303)の間に接続された電流通路を具え、該入力端子に第２入力信号(IN-)が入力される第２トランジスタ(M12)；入力端子と、第２ノード(501)と第３ノード(503)との間に接続された電流通路を具えた第３トランジスタ(M13)，入力端子と、前記出力ノード(303)と前記第３ノード(503)の間に接続された電流通路とを具えた第４トランジスタ(M14)から成り、前記第３トランジスタ(M13)の入力端子と、第４トランジスタ(M14)の入力端子が前記第２ノード(501)に接続されたカレントミラー回路；から構成される比較回路(150)から成り；
前記比較回路(150)の第１入力信号が入力される入力端子(304)に前記第２電圧源(VPOS)が接続され；
前記比較回路(150)の第２入力信号が入力される入力端子(306)に前記第６ノード(160)が接続される：電子回路。 - 入力端子と、前記第４ノード(502)と前記第２ノード(501)の間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第５トランジスタ(M15)から成る正帰還回路：を有する請求項４３の電子回路。
- 入力端子と、前記出力ノード(303)と前記第５ノード(701)との間に接続された電流通路を具え、該入力端子が前記出力ノード(303)に接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項４３の電子回路。
- 入力端子と、前記第３ノード(503)と前記第１電圧源(VNEG)との間に接続された電流通路とを具え、該入力端子が前記第３ノードに接続された第６トランジスタ(M16)から成る直流クランプ回路を有する：請求項４３の電子回路。
- 入力端子と、前記第４トランジスタ(M14)の電流通路に並列に接続された電流通路とを具え、該入力端子にリセット信号が入力される第７トランジスタ(M17)からなるリセット回路を有する：請求項４３の電子回路。
- 前記第１ノード(500)に第２電圧源(VPOS)が接続される：請求項４３の電子回路。
- 前記第１ノードに電流源(CURRENT SOURCE)が接続される：請求項４３の電子回路。
- 前記第１トランジスタ(M11)，前記第２トランジスタ(M12)及び前記第５トランジスタ(M15)と、前記第３トランジスタ(M13),前記第４トランジスタ(M14)及び前記第６トランジスタ(M16)が異なる型のトランジスタである：請求項４３の電子回路。
- 前記第５トランジスタ(M15)が、前記第１トランジスタ(M11),及び前記第２トランジスタ(M12)と同じ型のトランジスタである：請求項４３の電子回路。
- 前記第６トランジスタ(M16)が、前記第３トランジスタ(M13),及び前記第４トランジスタ(M14)と同じ型のトランジスタである：請求項４３の電子回路。
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