JP3201043B2

JP3201043B2 - 位相周波数比較回路

Info

Publication number: JP3201043B2
Application number: JP02067993A
Authority: JP
Inventors: 英志津村
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-01-13
Filing date: 1993-01-13
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH06216766A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相周波数比較回路に関
する。より詳細には、本発明は、GaAsＭＥＳＦＥＴ集積
回路として形成することができる新規な位相周波数比較
回路の構成に関する。

【０００２】

【従来の技術】図９は、従来の位相周波数比較回路の典
型的な構成を示す図である。

【０００３】同図に示すように、この位相周波数比較回
路は、３つのＪ−Ｋフリップフロップ91、92、93により
構成されており、Ｊ端子入力の "ＯＲ" をとったパルス
の立ち上がりでＱ₂端子、Ｑ₃端子を "１" にし、Ｋ端子
入力のＯＲでＱ₁ ^*端子、Ｑ₂ ^*端子を "０" にする構成と
なっている。

【０００４】

【発明が解決しようとする課題】上述のような従来の位
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、ＮＲＺデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsＭＥＳＦＥＴによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。

【０００５】そこで、本発明は、上記従来技術の問題点
を解決し、GaAsＭＥＳＦＥＴによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。

【０００６】

【課題を解決するための手段】本発明に従うと、電圧制
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第１の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第２
の位相比較部と、該第１および第２の位相比較部の位相
比較出力を周波数比較出力に変換する正相および逆相の
１対の変換部と、該位相比較部の位相比較出力と該１対
の変換部の周波数比較出力とを受けてそれらの和を出力
する重ね合わせ部とを備えることを特徴とする位相周波
数比較回路が提供される。

【０００７】

【作用】本発明に係る位相周波数比較回路は、特に、Ga
AsＭＥＳＦＥＴ集積回路において利用し易く構成されて
いることと、その出力に含まれる高周波成分が少ないこ
とに主要な特徴がある。

【０００８】図１は、本発明に係る位相周波数比較回路
の基本的な構成を示す図である。

【０００９】同図に示すように、この回路は、第１の位
相比較部10、重ね合わせ部20、１対の変換部30、60、第
２の位相比較部40および90度移相器50から主に構成され
ている。尚、図中でこの回路に入力されるＶＣＯ、ＶＣ
Ｏ^*は電圧制御発振器の相補的な出力を表し、Ｄ、Ｄ^*
は相補的な入力データ信号を表している。また、位相同
期しているときは、ＶＣＯおよびＶＣＯ^*の周波数ｆ
_VCOとデータ信号の基準クロック周波数ｆ_Dとは一致し
ている。

【００１０】位相比較部10は、電圧制御発振器出力ＶＣ
Ｏ、ＶＣＯ^*（周波数ｆ_VCO）およびデータ信号Ｄ、Ｄ
^*（データレートｆ_D）をそのまま受ける。また、位相
比較部40は、データ信号Ｄ、Ｄ^*と共に移相器50により
移相が90度シフトされたＶＣＯ、ＶＣＯ^*を受ける。こ
こで、周波数ｆ_VCOと周波数ｆ_Dとが一致していないと
き、位相比較部10、40は周波数｜ｆ_VCO−ｆ_D｜のビー
ト信号を発生する。また、両者が一致したときには位相
のずれに対応した出力が発生する。

【００１１】図２は、図１に示した回路において位相比
較部10または40として使用できる回路の構成例および動
作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。

【００１２】図２(a) に示すように、この位相比較部は
１対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力ＶＣＯ、ＶＣＯ^*（ＶＣＯ
₉₀、ＶＣＯ₉₀ ^*）はラッチ11、12の入力に接続されてお
り、データ信号Ｄ、Ｄ^*はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Ｄが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力Ｐ
Ｄ、ＰＤ^*（ＱＰＤ、ＱＰＤ^*）となる。

【００１３】以上のように構成された位相比較部に入力
されるＶＣＯ（ＶＣＯ^*）およびＤ（Ｄ^*）は図２(b)
に示すような関係にある。従って、位相比較部の出力
は、ＶＣＯ周波数ｆ_VCOとＤの周波数ｆ_Dとの関係に応
じて下記のように変化する。

【００１４】(1) ｆ_VCOがｆ_Dよりも小さいとき；ＰＤ
は周波数（ｆ_D−ｆ_VCO）のパルスである。また、ＱＰ
Ｄは、ＰＤよりも位相が90度進んだ、周波数（ｆ_D−ｆ
_VCO）のパルスである。 (2) ｆ_VCOがｆ_Dよりも大きいとき；ＰＤは周波数（ｆ
_VCO−ｆ_D）のパルスである。また、ＱＰＤは、ＰＤよ
りも位相が90度遅れた、周波数（ｆ_VCO−ｆ_D）のパル
スである。 (3) ｆ_VCOとｆ_Dとが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；ＰＤは "Ｈ" レベルに、ＱＰＤは
"Ｈ" レベルになる。 (4) ｆ_VCOとｆ_Dとが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；ＰＤは "Ｌ" レベルに、ＱＰＤは
"Ｈ" レベルになる。

【００１５】図３は、図１に示した回路において変換部
30または60として使用できる回路の構成および動作を説
明するための図である。

【００１６】同図に示すように、変換部は、１対のラッ
チ31、32と１対のＮＡＮＤ33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部40の出力であるＱＰＤ、ＱＰＤ ^*が入力されてい
る。また、各ラッチ31、32の制御端子には、位相比較部
10の出力であるＰＤまたはＰＤ^*が入力されている。更
に、ラッチ31の出力は、ＰＤ^* （ＰＤ）と共にＮＡＮＤ3
3に入力される。また、ラッチ32の出力はＰＤ（ＰＤ ^* ）
と共にＮＡＮＤ34に入力される。ＮＡＮＤ33、34の出力
がこの変換部の出力ＴＲ₊ （ＴＲ _- ）、ＴＲ₊ ^* （Ｔ
Ｒ _- ^* ）となる。

【００１７】

【００１８】以上のように構成された変換部30、60の出
力は、電圧制御発振器出力ＶＣＯの周波数ｆ_VCOとデー
タ信号Ｄの周波数ｆ_Dとの関係に応じて下記のように変
化する。

【００１９】(1) ｆ_VCOがｆ_Dよりも小さいとき；ＴＲ
₊はＰＤと、ＴＲ_-はＰＤ^*とそれぞれ同期したパルス
であり、ＴＲ₊ ^*およびＴＲ_- ^*は、 "Ｈ" レベルにな
る。 (2) ｆ_VCOがｆ_Dよりも大きいとき；ＴＲ₊ ^*はＰＤ^*
は、ＴＲ_- ^*はＰＤとそれぞれ同期したパルスであり、
ＴＲ₊、ＴＲ_-は "Ｈ" レベルになる。 (3) ｆ_VCOとｆ_Dとが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；（ｆ_VCO＜ｆ_Dの状態からｆ_VCO
＝ｆ_Dに近づいたとき）ＴＲ₊、ＴＲ₊ ^*およびＴＲ_-
^*は共に "Ｈ" レベルになり、ＴＲ_-は "Ｌ"レベルに
なる。 (4) ｆ_VCOとｆ_Dとが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；（ｆ_VCO＞ｆ_Dの状態からｆ_VCO
＝ｆ_Dに近づいたとき）ＴＲ₊、ＴＲ₊ ^*およびＴＲ_-
は共に "Ｈ" レベルになり、ＴＲ_- ^*は "Ｌ"レベルに
なる。

【００２０】図４は、図１に示した回路において重ね合
わせ部20として使用できる回路の構成および動作を説明
するための図である。

【００２１】同図に示すように、この回路は、各々１対
の相補的な入力および出力を有する３つの差動増幅器2
1、22、23により構成された１対の単位重ね合わせ部
Ｘ、Ｙを組み合わせて構成されている。即ち、各単位重
ね合わせ部Ｘ、Ｙでは、差動増幅器21、23の反転入力は
所定の参照電圧Ｖ_refを共通に受けている。また、差動
増幅器21および23の非反転入力は、変換部30の出力ＴＲ
₊、ＴＲ₊ ^*または変換部60の出力ＴＲ_-、ＴＲ_- ^*を
受けている。更に、差動増幅器22の入力は、位相比較部
10の相補的な出力ＰＤ^*、ＰＤを受けている。一方、差
動増幅器22の反転出力は、差動増幅器21の反転出力と加
算された後、更に差動増幅器23の非反転出力と加算され
る。また、差動増幅器22の非反転出力は、差動増幅器23
の反転出力と加算された後、更に差動増幅器21の非反転
出力と加算される。このような単位重ね合わせ部Ｘ、Ｙ
の出力は、更に互いに加算されて、この重ね合わせ部の
出力Ｑ、Ｑ^*として出力される。尚、実際には、各出力
Ｑ、Ｑ^*には、直流バイアス電圧Ｖ₀が更に加算されて
出力される。

【００２２】以上のように構成された重ね合わせ部の出
力Ｑ、Ｑ^*は、周波数ｆ_VCOと周波数ｆ_Dとの関係によ
り変化する。図５は、周波数ｆ_VCOと周波数ｆ_Dとの関
係により変化するこの回路の出力Ｑ、Ｑ^*を示す図であ
る。

【００２３】表１に、各状態における各増幅器21、22、
23の出力レベルを示す。

【００２４】

【表１】

【００２５】(1) ｆ_VCOがｆ_Dよりも小さいとき（図５
(a) に示す）；Ｑ＝Ｖ₀ −Ｖ_of、Ｑ^* ＝Ｖ₀ ＋Ｖ_of (2) ｆ_VCOがｆ_Dよりも大きいとき（図５(b)に示す）；Ｑ＝Ｖ₀ ＋Ｖ_of、Ｑ^* ＝Ｖ₀ −Ｖ_of (3) ｆ_VCOとｆ_Dとが等しく、ＶＣＯの方がＤよりも位相
が遅れているとき；（ｆ_VCO ＜ｆ_D の状態からｆ_VCO ＝ｆ_D に近づいたと
き、図５(a)および(c)に示す）Ｑ＝Ｖ₀ −Ｖ_of、Ｑ^* ＝Ｖ₀ ＋Ｖ_of (4) ｆ_VCOとｆ_Dとが等しく、Ｄの方がＶＣＯよりも位相
が遅れているとき；（ｆ_VCO ＞ｆ_D の状態からｆ_VCO ＝ｆ_D に近づいたと
き、図５(b)および(c)に示す）Ｑ＝Ｖ₀ ＋Ｖ_of、Ｑ^* ＝Ｖ₀ −Ｖ_of

【００２６】以上のように構成された本発明に係る位相
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。

【００２７】また、この方式では、データ信号からクロ
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsＭＥＳＦＥＴ集積回路においても使用することが
できる。

【００２８】更に、図５からも判るように、この位相周
波数比較器の構成においては、非同期時からの周波数引
込み過程においてビート信号等に起因する高周波成分が
一切出力されない。従って、出力信号の高周波成分に起
因する移相同期ループの誤動作が生じる恐れがない。ま
た、図５(c) に示すようにこの位相周波数比較回路は理
想的な出力波形を有しており、これに接続する位相同期
ループの設計は容易である。

【００２９】尚、本発明の一態様に従うと、図１に示し
た位相周波数比較回路において、位相比較部10、40をＤ
型フリップフロップにより構成することもできる。図10
は、Ｄ型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。

【００３０】図10(a) に示すように、Ｄ型フリップフロ
ップに対して、電圧制御発振器の出力ＶＣＯ、ＶＣＯ^*
をデータ入力に入力し、データの基準クロック信号をＤ
型フリップフロップの制御入力に入力する。ここで、Ｄ
型フリップフロップに入力されるＶＣＯ（ＶＣＯ^*）お
よびクロック信号ＣＫ（ＣＫ^*）は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力ＤＦＦは、
ＶＣＯの周波数ｆ_VCOおよびクロック信号ＣＫの周波数
ｆ_CKにより以下のように変化する。

【００３１】(1) ｆ_VCO がｆ_CKよりも小さいとき；ＤＦ
Ｆは周波数（ｆ_CK−ｆ_VCO ）のパルスである。また、Ｑ
ＤＦＦは、ＤＦＦよりも位相が90度進んだ、周波数（ｆ
_CK−ｆ_VCO ）のパルスである。 (2) ｆ_VCO がｆ_CKよりも大きいとき；ＤＦＦは周波数
（ｆ_VCO −ｆ_CK）のパルスである。また、ＱＤＦＦは、
ＤＦＦよりも位相が90度遅れた、周波数（ｆ_VCO −
ｆ_CK）のパルスである。 (3) ｆ_VCO とｆ_CKとが等しく、ＶＣＯの方がＣＫよりも
位相が遅れているとき；ＤＦＦは”Ｈ”レベルに、ＱＤ
ＦＦは”Ｌ”レベルになる。 (4) ｆ_VCO とｆ_CKとが等しく、ＣＫの方がＶＣＯよりも
位相が遅れているとき；ＤＦＦは”Ｌ”レベルに、ＱＤ
ＦＦは”Ｌ”レベルになる。

【００３２】従って、図１に示した位相周波数比較回路
の位相比較部10、40としてＤ型フリップフロップを用
い、位相比較部10、40の出力ＰＤ、ＰＤ^*、ＱＰＤ、Ｑ
ＰＤ^*に代わって、Ｄ型フリップフロップの出力ＤＦ
Ｆ、ＤＦＦ^*、ＱＤＦＦ、ＱＤＦＦ^*を用いることによ
り、この位相周波数比較部は図１に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、Ｄ型フリップフロップに供給するためのクロック信
号ＣＫが必要になる。

【００３３】以下、実施例を参照して本発明を具体的に
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。

【００３４】

【実施例】図６は図２に示した位相比較部の、より具体
的な構成例を示す図である。

【００３５】同図に示すように、この回路の各入力端
は、電圧制御発振器の相補な出力ＶＣＯ、ＶＣＯ^*をそ
れぞれゲートに受ける各１対のＦＥＴＱ₁₁−Ｑ₁₂、Ｑ₂₁
−Ｑ₂₂と、データ信号Ｄ、Ｄ^*をゲートに受ける１対の
ＦＥＴＱ₃₁−Ｑ₃₂とを備えている。

【００３６】また、ＦＥＴ対Ｑ₁₁−Ｑ₁₂、Ｑ₂₁−Ｑ₂₂に
は、ＦＥＴＱ₁₅、Ｑ₂₅を含む電流路をゲートに接続され
たＦＥＴＱ₁₄、Ｑ₂₄がＦＥＴＱ₁₁、Ｑ₂₁側に、ＦＥＴＱ
₁₆、Ｑ₂₆を含む電流路をゲートに接続されたＦＥＴ
Ｑ₁₃、Ｑ₂₃がＦＥＴＱ₁₂、Ｑ₂₂側にそれぞれ接続されて
いる。

【００３７】更に、ＦＥＴＱ₁₅、Ｑ₂₅を含む電流路には
ＦＥＴＱ₁₇、Ｑ₂₇のゲートが、ＦＥＴＱ₁₆、Ｑ₂₆を含む
電流路にはＦＥＴＱ₁₈、Ｑ₂₈のゲートがそれぞれ接続さ
れている。ＦＥＴＱ₁₇およびＱ₂₇の一端はＦＥＴＱ₃₃の
ゲートに、ＦＥＴＱ₁₈およびＱ₁₈の一端はＦＥＴＱ₃₄の
ゲートにそれぞれ接続されており、この回路の出力端
は、ＦＥＴＱ₃₃、Ｑ₃₄とレベルシフトダイオード群とに
より構成されている。

【００３８】尚、データ信号Ｄ ^* はマルチプレクサの制
御信号としてＦＥＴＱ ₁₉ 、Ｑ ₂₉ のゲートに、また、デー
タ信号Ｄはマルチプレクサの制御信号としてＦＥＴ
Ｑ₂₀、Ｑ₃₀のゲートにも印加されている。また、ＦＥＴ
対Ｑ₁₉−Ｑ₂₀、Ｑ₃₁−Ｑ₃₂、Ｑ₂₉−Ｑ₃₀およびＦＥＴＱ
₁₅、Ｑ₁₆、Ｑ₂₅、Ｑ₂₆、Ｑ₃₃、Ｑ₃₄は、それぞれＦＥＴ
Ｑ₃₅〜Ｑ₄₃により構成された電流源を個別に備えてい
る。

【００３９】以上のように構成された回路において、電
圧制御発振器出力ＶＣＯ、ＶＣＯ^*によりＦＥＴＱ₁₁−
Ｑ₂₁、Ｑ₁₂−Ｑ₂₂の何れか一方が導通すると、それに応
じてＦＥＴＱ₁₆−Ｑ₂₆、Ｑ₁₅−Ｑ₂₅の何れか一方が導通
する。更に、ＦＥＴＱ₁₆−Ｑ₂₆、Ｑ₁₅−Ｑ₂₅の何れか一
方が導通すると、ＦＥＴＱ₁₃−Ｑ₁₈−Ｑ₂₃−Ｑ₂₈、Ｑ₁₄
−Ｑ₁₇−Ｑ₂₄−Ｑ₂₇の何れか一方が導通する。ここで、
各ＦＥＴ対Ｑ₁₃−Ｑ₁₄、Ｑ₁₇−Ｑ₁₈、Ｑ₂₁−Ｑ₂₂とＦＥ
Ｔ対Ｑ₁₁−Ｑ₁₂、Ｑ₂₃−Ｑ₂₄、Ｑ₂₇−Ｑ₂₈とはデータ信
号Ｄ、Ｄ^*に応じて択一的に有効になるので、ＦＥＴＱ
₃₃、Ｑ₃₄は択一的に導通する。即ち、電圧制御発振器出
力ＶＣＯ、ＶＣＯ^*は、データ信号Ｄ、Ｄ^*によりラッ
チされ、更に、データ信号Ｄ、Ｄ^*に応じて出力され
る。従って出力ＰＤ、ＰＤ^*には相補的な位相比較出力
が得られる。

【００４０】図11は、図10に示したＤ型フリップフロッ
プを用いた場合の位相比較部の具体的な構成例を示す図
である。

【００４１】同図に示すように、この回路は、互いに同
じ構成の回路Ａおよび回路Ｂの２段構成となっており、
回路Ａの入力は電圧制御発振器出力ＶＣＯ、ＶＣＯ
^*を、回路Ｂの入力は回路Ａの出力をそれぞれ受けてい
る。回路Ａ（Ｂ）の入力端は、入力信号をゲートに受け
る１対のＦＥＴＱ₁₁−Ｑ₁₂（Ｑ₂₁−Ｑ₂₂）と、クロック
信号ＣＫ、ＣＫ^*をゲートに受ける各１対のＦＥＴＱ₁₉
−Ｑ₂₀（Ｑ₂₉−Ｑ₃₀）とにより構成されている。尚、Ｆ
ＥＴ対Ｑ₁₉−Ｑ₂₀（Ｑ₂₉−Ｑ₃₀）およびＦＥＴＱ₁₅、Ｑ
₁₆（Ｑ₂₅、Ｑ₂₆）はそれぞれＦＥＴＱ₃₅〜Ｑ₃₇（Ｑ₃₉〜
Ｑ₄₁）により構成された電流源を備えている。

【００４２】更に、ＦＥＴＱ₁₅（Ｑ₂₅）を含む電流路に
はＦＥＴＱ₁₄（Ｑ₂₄）のゲートが、ＦＥＴＱ₁₆（Ｑ₂₆）
を含む電流路にはＦＥＴＱ₁₃（Ｑ₂₃）のゲートがそれぞ
れ接続されている。また、ＦＥＴＱ₁₄（Ｑ₂₄）の一端は
ＦＥＴＱ₁₁（Ｑ₂₁）の一端に、ＦＥＴＱ₁₃ （Ｑ ₂₃ ）の一
端はＦＥＴＱ₁₂（Ｑ₂₂）の一端にそれぞれ接続されてい
る。従って、例えばＦＥＴＱ₁₁（Ｑ₂₁）が導通するとＦ
ＥＴＱ ₁₂ （Ｑ ₂₂ ）およびＦＥＴＱ₁₆（Ｑ₂₆）が非導通に
なり、このときＦＥＴＱ₁₃ （Ｑ ₂₃ ）も非導通になるの
で、回路Ａ（Ｂ）の出力端には相補的な出力が発生す
る。尚、この回路Ａ（Ｂ）の出力端は、ダイオード群を
介してＦＥＴＱ₁₅（Ｑ₂₅）、Ｑ₁₆（Ｑ₂₆）の一端に接続
されている。

【００４３】以上のように構成された回路は、典型的な
Ｄ型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る回路
において、図６に示した位相比較部に代えて使用するこ
とができる。

【００４４】図７は図１に示した回路における変換部30
の具体例を示す図である。尚、以下の説明において、括
弧で囲まれた記号は変換部60における信号を、括弧で囲
まれていない記号は変換部30における信号をそれぞれ意
味している。

【００４５】尚、図３にも示したように、この回路は、
位相比較部10の出力ＰＤ、ＰＤ^*によって、位相比較部
40の出力ＱＰＤ、ＱＰＤ^*をラッチする１対のラッチ回
路と、各ラッチの出力とＰＤ、ＰＤ^*とのＮＡＮＤをと
るＮＡＮＤゲートとから構成されている。従って、図６
に比較すると、データ信号Ｄ、Ｄ^*に代わって位相比較
部10の出力ＰＤ、ＰＤ^*を受け、電圧制御発振器出力Ｖ
ＣＯ、ＶＣＯ^*に代わって位相比較部40の出力ＱＰＤ、
ＱＰＤ^*を受けていることを除いては、ラッチ回路の構
成は共通である。一方、図３のＮＡＮＤ回路に相当す
る、２対のＦＥＴＱ₅₁−Ｑ₅₂、Ｑ₅₃−Ｑ₅₄と出力端とに
関連した部分ではこの回路は独自の構成を有している。

【００４６】即ち、各ＦＥＴ対Ｑ₅₁−Ｑ₅₂、Ｑ₅₃−Ｑ₅₄
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力ＰＤ、ＰＤ^*により選択的に有効にされるように
構成されている。従って、ＦＥＴ対Ｑ₅₁−Ｑ₅₂、Ｑ₅₃−
Ｑ₅₄の出力からは、互いに相補的な変換信号ＴＲ、ＴＲ
^*が出力される。

【００４７】図８は重ね合わせ部の具体的な構成例を示
す図である。

【００４８】同図に示すように、この回路は、各々１対
のＦＥＴＱ₆₁〜Ｑ₆₆により構成された３つの差動増幅器
21、22、23と、ＦＥＴＱ₆₇〜Ｑ₆₉によりそれぞれ構成さ
れた電流源部81とからそれぞれが構成された１対の単位
重ね合わせ部Ｘ、Ｙを組み合わせて構成されている。

【００４９】各単位重ね合わせ部Ｘ、Ｙにおいて、差動
増幅器22の一方の出力は、差動増幅器21および23の各一
方の出力と結合されており、各差動増幅器21、22、23の
他方の出力も相互に結合されている。また、各差動増幅
器21、22、23はＦＥＴＱ₆₇〜Ｑ₆₉による電流源81にそれ
ぞれ接続されている。各々がこのような構成を有する単
位重ね合わせ部Ｘ、Ｙは、相互に出力を結合されると共
に、さらに、抵抗Ｒ' ₀、Ｒ ₁ '、ダイオード群Ｄ₀ ' およ
びＦＥＴＱ₀ ' により構成された基準電圧発生部Ｇを共
通に接続されている。

【００５０】以上のように構成された重ね合わせ部にお
いて、単位重ね合わせ部Ｘにおいては、差動増幅器22の
１対の入力であるＦＥＴＱ₆₄、Ｑ₆₃の各ゲートには、位
相比較部10の出力信号ＰＤ、ＰＤ^*が印加される。ま
た、差動増幅器21のＦＥＴＱ₆₁のゲートおよび差動増幅
器23のＦＥＴＱ₆₆のゲートには、変換部30の出力Ｔ
Ｒ₊、ＴＲ₊ ^*がそれぞれ印加される。更に、差動増幅
器21のＦＥＴＱ₆₂および差動増幅器23のＦＥＴＱ₆₅のゲ
ートには、基準電圧発生部Ｇが発生する基準電圧が印加
されている。

【００５１】一方、単位重ね合わせ部Ｙにおいては、差
動増幅器22の１対の入力であるＦＥＴＱ₆₄、Ｑ₆₃の各ゲ
ートには、位相比較部10の出力信号ＰＤ、ＰＤ^*が印加
される。また、差動増幅器21のＦＥＴＱ₆₁のゲートおよ
び差動増幅器23のＦＥＴＱ₆₆のゲートには変換部60の出
力ＴＲ_-、ＴＲ_- ^*がそれぞれ印加される。更に、差動
増幅器21のＦＥＴＱ₆₂および差動増幅器23のＦＥＴＱ₆₅
のゲートには、基準電圧発生部Ｇが発生する基準電圧が
印加されている。

【００５２】以上のように構成された回路では、信号Ｐ
Ｄ、ＰＤ^*および信号ＴＲ₊、ＴＲ₊ ^*の和と、信号Ｐ
Ｄ、ＰＤ^*および信号ＴＲ_-、ＴＲ_- ^*の和が更に加算
されたものが、信号Ｑ、Ｑ^*として出力される。

【００５３】尚、図７および図８に示す回路の基準電圧
発生部Ｇにおいて、図中に示すように、抵抗の抵抗値を
Ｒ₀、Ｒ₁、ダイオードのアノード幅をＤ₀、ＦＥＴの
ゲート幅をＱ₀としたときに、Ｑ₀'、Ｄ₀'およびＲ₀'が
それぞれ下記の式１、式２を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。

【００５４】

【式１】Ｑ₀'＝ｎＱ₀、Ｄ₀'＝ｎＤ₀、Ｒ₁'＝（１／ｎ）Ｒ₁

【００５５】

【式２】Ｒ₀'・Ｉ₀'＝Ｒ₀・Ｉ₀＋Ｒ₀Ｉ₁／２

【００５６】

【発明の効果】以上説明したように、本発明による位相
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsＭＥＳＦＥＴ集積回路
において有利に使用することができる。

【００５７】更に、本発明に係る位相周波数比較器にお
いては、非同期時からの周波数引込み過程においてビー
ト信号等に起因する高周波成分が一切出力されないの
で、出力信号の高周波成分に起因する移相同期ループの
誤動作が生じる恐れがない。このため、この位相周波数
比較回路に接続する位相同期ループの設計が容易になる
という効果がある。

【図面の簡単な説明】

【図１】本発明に係る位相周波数比較回路の基本的な構
成を示す図である。

【図２】図１に示した回路において位相比較部10または
40として使用できる回路の構成例および動作を説明する
ための図である。

【図３】図１に示した回路において変換部30および60と
して使用できる回路の構成および動作を説明するための
図である。

【図４】図１に示した回路において重ね合わせ部20とし
て使用できる回路の構成および動作を説明するための図
である。

【図５】図１に示した位相周波数比較回路の出力信号を
示す図である。

【図６】位相比較部として使用できる回路の具体的な構
成例を示す図である。

【図７】変換部として使用できる回路の具体的な構成例
を示す図である。

【図８】重ね合わせとして使用できる回路の具体的な構
成例を示す図である。

【図９】従来の位相周波数比較回路の典型的な構成を示
す図である。

【図１０】Ｄ型フリップフロップを使用して構成する位
相比較部の機能を説明するための図である。

【図１１】図10に示した位相比較部の具体的な構成例を
示す図である。

Claims

(57)【特許請求の範囲】

【請求項１】電圧制御発振器の発生する所定の周波数の
参照信号および所定のクロック信号を基準とするデータ
信号を受ける第１の位相比較部と、該参照信号の位相を
90度シフトする移相器と、該移相器の出力および該デー
タ信号を受ける第２の位相比較部と、該第１および第２
の位相比較部の位相比較出力を周波数比較出力に変換す
る正相変換部および逆相変換部と、該位相比較部の位相
比較出力と該変換部の周波数比較出力とを受けてそれら
の和を出力する重ね合わせ部とを備え、更に、該重ね合わせ部が、該位相比較部の出力信号と正
相変換部の出力信号を重ね合わせる第１の単位重ね合わ
せ部と、該位相比較部の出力信号と該逆相変換部の出力
信号を重ね合わせる第２の単位重ね合わせ部とを備え、
該第１および第２の単位重ね合わせ部の出力を加算して
出力するように構成されていることを特徴とする位相周
波数比較回路。