CN106603070B - 低杂散快速锁定的锁相环电路 - Google Patents

低杂散快速锁定的锁相环电路 Download PDF

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Abstract

本发明公开了一种低杂散快速锁定的锁相环电路，该锁相环电路消除了传统电荷泵锁相环中鉴频鉴相器延迟失配和电荷泵电流失配引起的杂散，使得无线通信收发机系统的相邻信道的干扰极大减弱，同时采用了Dummy采样器电路，参考杂散有了极大程度的减少；此外，通过增加锁频环路电荷泵的电流可以加快锁定速度，使得锁相环电路整体性能得到全面的提升。

Description

低杂散快速锁定的锁相环电路
技术领域
本发明涉及射频集成电路技术领域，尤其涉及一种低杂散快速锁定的锁相环电路。
背景技术
许多应用，例如无线通信系统的上下变频、高速模数转换器ADC(Analog-to-Digital Converters)的采样、高速串行数据通信Serdes等，都需要一个稳定的高纯度的时钟以及本征信号。时钟源的频谱纯度对于系统的整体影响重大。对于通信系统而言，为了获得低噪声，时钟源必须获得较低的杂散，因为杂散会导致相邻信号的频谱混叠。对于高速ADC而言，杂散会转换成确定的抖动，降低的信噪比。
在无线通信收发机中，锁相环电路PLL(Phase-locked Loop)提供精确的本征时钟信号，其杂散性能至关重要。较大的杂散可能会引起相邻信道间以及上下变频引起的频谱混叠。对于传统的电荷泵锁相环，由于电荷泵的各种失配，导致注入环路滤波器LPF(Low-pass filter)的电流纹波较大，从而导致控制电压的纹波较大，这使得输出的杂散较大，从而会影响收发机系统的整体性能。
现有的PLL电路为了减少杂散基本是牺牲环路的带宽，这样会引起锁相环锁定时间的增加以及环路滤波器LPF面积的增加，这会造成性能变差以及芯片成本增高。所以，低杂散的时钟产生电路锁相环PLL变成了设计的热点。
传统的电荷泵锁相环CPPLL(Charge Pump Phase-locked Loop)的电路结构如图1所示，包括：鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider。
如图2所示，传统电荷泵锁相环参考杂散的主要来源就是PFD/CP的各种失配，包括CP静态电流失配，上下开关管导通时间失配等。这些失配会导致CP输出电流上存在纹波，该电流注入到环路滤波器转换成控制电压的纹波，这个纹波是以参考信号的周期为周期反复出现。
假设CP的输出电流纹波的基波幅度是iCP,fref，相应的VCO的参考杂散SPfref,CP,CPPLL可以表示为：
Figure GDA0002319837090000021
其中，FLF(s)是环路滤波器的跨阻传输函数，KVCO是VCO的调谐增益。
对于一个二阶的环路滤波器，
Figure GDA0002319837090000022
其中，fzero＝1/2πR1C1，fpole＝1/(2πR1C1C2/(C1+C2))是环路滤波器的零点和极点频率。
所以，VCO的杂散可以近似表示为：
Figure GDA0002319837090000023
PLL开环带宽可以表示为
Figure GDA0002319837090000024
代入上式中，得
Figure GDA0002319837090000025
由式(4)可知，传统CPPLL为了得到比较好的参考杂散可以牺牲相位裕度以及带宽，但这样会影响系统的稳定性以及锁定时间。与此同时，也可以通过减少电荷泵的电流失配来减少参考杂散，但是由于传统电荷泵CPPLL的PFD/CP一定存在静态失配，这导致控制电压致纹波肯定是存在的，而且随着工艺的进步会变得更加明显，因为先进工艺的沟道长度调制等效应更加明显，这会导致电荷泵CP电流失配更加大。
发明内容
本发明的目的是提供一种低杂散快速锁定的锁相环电路，可以加快锁定过程，并减少杂散。
本发明的目的是通过以下技术方案实现的：
一种低杂散快速锁定的锁相环电路，包括：差分缓冲器、Dummy采样器电路、亚采样环路与锁频环路；其中：
差分缓冲器将晶振的参考信号Ref_In变成差分的两路信号Ref+、Ref-，所述Ref+与Ref_In频率相同、相位相同，所述Ref-与Ref_In频率相同、相位相反；其中的Ref-信号输入至Dummy采样器电路，Ref+信号输入至亚采样环路；
所述Dummy采样器电路包括：第一脉冲发生器、第一亚采样鉴相器以及第一亚采样电荷泵；所述第一亚采样鉴相器与第一亚采样电荷泵相连，所述第一脉冲发生器与第一亚采样电荷泵相连；
所述亚采样环路包括：第二亚采样鉴相器、第二亚采样电荷泵、第二脉冲发生器、压控振荡器以及隔离Buff；所述第二亚采样鉴相器、第二亚采样电荷泵与压控振荡器依次相连，所述第二脉冲发生器与第二亚采样电荷泵相连，所述压控振荡器通过Buff与第二亚采样鉴相器相连；
所述锁频环路包括：依次连接的分频器、鉴频鉴相器、死区产生器与电荷泵；
所述压控振荡器还分别与所述第一亚采样鉴相器以及分频器相连，所述电荷泵还与第二亚采样电荷泵及压控振荡器连线上的一节点相连。
所述亚采样环路还包括：由第一与第二电容，以及一个电阻组成的环路滤波器；
其中，第二亚采样电荷泵及压控振荡器连线还具有另外两个节点，其中一个节点依次连接电阻与第一电容，第一电容另一端接地；另一个节点还连有第二电容，第二电容另一端接地。
所述第二亚采样电荷泵包括：13个MOS管，其中6个NMOS管记为NM1～NM6，7个PMOS管记为PM1～PM7，以及一个电容C；连接关系如下：
PM3的栅端接偏置电压Vbias，漏端接PM1和PM2的源端，PM1和PM2的栅端分别接采样输出电压Vsam+、Vsam-，PM1、PM2的漏端分别接NM1、NM2的栅端和漏端，NM1、NM2的栅端分别连接NM3、NM4的栅端形成电流镜结构，PM4的栅端和漏端连接，再与PM7的栅端连接形成电流镜结构，PM4的漏端与NM3的漏端连接，NM5、NM6、PM5、PM6接脉冲发生器产生的脉冲信号Pul+、Pul-，PM5的漏端和NM5的漏端连接电容C，PM6和NM6的漏端连接并输出信号至环路滤波器中，NM1～NM4的源端接地GDN，PM3～PM4以及PM7的源端接电源VDD。
由上述本发明提供的技术方案可以看出，消除了传统电荷泵锁相环中鉴频鉴相器延迟失配和电荷泵电流失配引起的杂散，使得无线通信收发机系统的相邻信道的干扰极大减弱，同时采用了Dummy采样器电路，参考杂散有了极大程度的减少；此外，通过增加锁频环路电荷泵的电流可以加快锁定速度，使得锁相环电路整体性能得到全面的提升。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的传统电荷泵锁相环结构示意图；
图2为本发明背景技术提供的传统电荷泵杂散原理结构图；
图3为本发明实施例提供的一种低杂散快速锁定的锁相环电路结构示意图；
图4为本发明实施例提供的第二SSCP晶体管级电路结构示意图；
图5为本发明实施例提供的第二SSPD与第二SSCP结构示意图；
图6为本发明实施例提供的为不带Dummy采样器VCO的输出示意图以及带有Dummy采样器的VCO输出示意图；
图7为本发明实施例提供的本发明锁相环电路杂散性能仿真示意图；
图8为本发明实施例提供的传统CPPLL锁相环电路杂散性能仿真示意图；
图9为本发明实施例提供的本发明锁相环电路动态仿真示意图；
图10为本发明实施例提供的本发明锁相环电路输出频率仿真示意图；
图11为本发明实施例提供的增加FLL的CP电流后锁定过程仿真示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
图3为本发明实施例提供的一种低杂散快速锁定的锁相环电路结构示意图。如图3所示，其主要包括：差分缓冲器(Differential buffer)、Dummy采样器电路、亚采样环路(Core Sub-Sampling Loop)与锁频环路FLL(Frequency-locked Loop)；其中，
所述差分缓冲器将晶振的参考信号Ref_In变成差分的两路信号Ref+、Ref-，所述Ref+与Ref_In频率相同、相位相同，所述Ref-与Ref_In频率相同、相位相反；其中的Ref+信号输入至亚采样环路，Ref-信号输入Dummy采样器电路；
所述Dummy采样器电路包括：第一脉冲发生器(Pulser)、第一亚采样鉴相器(SSPD)以及第一亚采样电荷泵(SSCP)；所述第一亚采样鉴相器与第一亚采样电荷泵相连，所述第一脉冲发生器与第一亚采样电荷泵相连；
所述亚采样环路包括：第二SSPD、第二SSCP、第二Pulser、、压控振荡器(VCO)以及隔离Buff；所述第二SSPD、第二SSCP与VCO依次相连，所述第二Pulser与第二SSCP相连，所述VCO与Buff相连，所述Buff与第二SSPD相连；
所述锁频环路包括：依次连接的分频器(Divider)、鉴频鉴相器(PFD)、死区产生器(DZ)与电荷泵(CP)；
所述VCO还分别与所述第一SSPD以及Divider相连，所述CP还与第二SSCP及VCO上的一节点相连。
此外，所述亚采样环路还包括：由第一与第二电容(C1与C2)，以及一个电阻(R1)组成的环路滤波器；
其中，第二SSCP及VCO连线还具有另外两个节点，其中一个节点依次连接电阻R1与第一电容C1，第一电容C1另一端接地；另一个节点还连有第二电容C2，第二电容C2另一端接地。
由于第二SSPD的捕获范围有限，如果仅使用核心环电路，在采样的过程中，第二SSPD无法区分采样频率是所需的N·fREF或是fREF的其它谐波，可能会导致锁定到错误的频率。故加入FLL电路，以确保得到所需的锁定频率。当电路开始工作还未锁定时，由于FLL中电荷泵输出的电流非常大，这使得FLL的增益极大，FLL起主要作用，将VCO的输出频率调节接近至N·fREF频率处。当输入参考信号Ref+与分频器输出Div信号相位差小于阈值π时，PLL中的PFD的输出会掉入预先设定的死区，使得电荷泵无法开启，电荷泵的输出电流为0，FLL停止工作，仅仅只有亚采样环路工作，直至锁定。电路锁定后，FLL停止工作，不会对VCO的杂散造成影响，而且不会增加额外的功耗。
如图4所示，为第二SSCP晶体管级电路结构示意图。所述第二SSCP包括：13个MOS管，其中6个NMOS管记为NM1～NM6，7个PMOS管记为PM1～PM7，以及一个电容C。连接关系如下：PM3的栅短接偏置电压Vbias，漏端接PM1和PM2的源端，PM1和PM2的栅端分别接采样输出电压Vsam+、Vsam-，PM1、PM2的漏端分别接NM1、NM2的栅端和漏端，NM1、NM2的栅端分别连接NM3、NM4的栅端形成电流镜结构，PM4的栅端和漏端连接，再与PM7的栅端连接形成电流镜结构，PM4的漏端与NM3的漏端连接，NM5、NM6、PM5、PM6接脉冲发生器产生的脉冲信号Pul+、Pul-，PM5的漏端和NM5的漏端连接电容C，PM6和NM6的漏端连接并输出信号至环路滤波器中。NM1～NM4的源端接地GDN，PM3～PM4以及PM7的源端接电源VDD。
电容C的作用是为了保持PM6、NM6导通或者NM5、PM6导通时，Vd和Vctrl相等。核心的亚采样环路中，VCO的输出信号即为PLL的输出信号。VCO的输出信号被第二SSPD采样，采样信号为输入参考信号Ref+。采样输出电压Vsam+，Vsam-分别连接到第二SSCP输入对管的正负两端。第二亚SSCP第一级输入对管将采样电压转换为电流，通过电流镜将电流复制给第二级，得到第二SSCP的上下电流IUP＝gmVsam+，IDN＝gmVsam-，其中gm为输入管的跨导。当本发明提供的低杂散快速锁定的锁相环电路(简称锁相环电路)锁定时，采样电压Vsam+＝Vsam-＝Vdc，所以可以得到IUP＝IDN，从而由第二SSCP输入到环路滤波器的净电流icp＝0，环路滤波器的输出控制电压Vcont保持不变，从而VCO的输出频率不变。
当锁相环电路锁定时，Ref+的采样上升沿与VCO输出波形的零交调点对齐。如图5所示，为第二SSPD与第二SSCP结构示意图，VCO的输出经过第二SSPD采样后，第二SSCP将采样的电压转化为上下电流IUP和IDN。锁相环电路在锁定状态时，没有静电荷流入环路滤波器，如果CP的上下两路电流相等，第二SSCP的上下开关导通时间相等，就能使VCO的控制电压保持恒定不变，从而使锁相环输出频率保持不变。
在锁定后，如果没有增加Dummy采样电路的话，VCO的输出信号的负载在亚采样核心环路的SSPD采样和保持过程中是不同的，这样会导致BFSK效应、时钟溃通以及电荷注入等，这使得VCO输出的参考杂散变差。如图6所示，为不带Dummy采样器VCO的输出示意图以及带有Dummy采样器的VCO输出示意图，由图可知采用Dummy采样器消除了BFSK效应，图中，L、C为VCO的LCtank的电感和电容，Tref是参考信号的周期，采样信号是周期性的方波信号；图6(a)中，在采样过程中，如果没有Dummy采样器，第二SSPD有一半的时间导通、一半的时间关断，会导致VCO的负载发生周星期的变化，从而导致VCO的输出频率fVCO产生周期性的改变，导致BFSK效应；图6(b)中，增加了Dummy采样器，不管是采样过程以及保持过程，VCO的输出负载在任何时刻都相同，VCO的输出频率fVCO保持不变，消除了BFSK效应。同时，隔离buff可以抵消第二SSPD对VCO的时钟溃通和电荷注入，使得VCO输出的参考杂散极大的减少。Dummy采样电路的结构和图4所示的第二亚采样鉴相器与第二亚采样电荷泵结构类似。
本发明实施例中，PPL中CP的电流是由采样电压幅度决定的，不由开关脉冲控制，所以在锁定状态时，不会存在电流失配。基于亚采样技术的PLL由于结构的改善，在稳定状态时，流入到CP的净电荷为零，SSCP的上下管的导通时间相同，电流也一定相等，所以SSCP不存在静态电流失配，这是传统CPPLL无法比拟的优势。
PLL的由于BFSK效应导致的杂散为：
Figure GDA0002319837090000071
其中Dref为参考信号的占空比，fVCO是VCO的输出频率，fref是参考信号的频率，N＝fVCO/fref，Csam为采样电容，Ctank为LCtank的总电容，包括MOS管的寄生电容。
锁相环电路杂散的主要来源是由于第二SSPD对VCO的周期性扰动，最显著的就是BFSK效应，本发明提出的Dummy采样器可以消除BFSK的效应。但是由于实际的电路制造过程中，采样电容会存在一定的失配，参考杂散可以表示为：
Figure GDA0002319837090000072
AC表示第一SSPD和第二SSPD的采样电容失配系数，此值非常小。在相同的功耗和带宽情况下，式6的值远远小于式4的值，本发明提出的基于亚采样技术的PLL的杂散远远低于传统CPPLL的杂散，通过仿真可以验证。
为了进一步减少杂散，本发明在VCO与第二SSPD之间加入了隔离Buff，有效抑制了第二SSPD对VCO的时钟溃通、电荷注入、电荷分享等效应。
图7为本发明实施例提出的锁相环电路杂散性能仿真，图8为传统CPPLL锁相环电路杂散性能仿真，很明显可以看出杂散极大减少。通过对比，可以看出来，参考杂散减少了31dBc，有了极大的改善。
此外，本发明实施例提供的锁相环电路动态仿真如图9所示，在频率捕获期间，锁相环电路输出频率fVCO同于N·fREF，FLL起主要作用，给环路滤波器迅速充电，改变输出频率fVCO，当输入参考信号Ref+与分频器输出Div信号相位差小于π时，FLL落入死区，停止工作，不会注入电流到环路滤波器。核心环路单独工作，一旦相位差又大于π或者频率发生偏移，FLL继续工作，锁相环输出迅速回到所需频率。这个过程可能持续多次，在动态仿真图中可以看出来。当锁相环电路进入锁定状态，输出频率fVCO保持不变，如图10所示。
为了加速环路的锁定，因为在锁相环电路的输出频率不等于N·fREF时，或者输入参考信号Ref+与分频器输出Div信号相位差大于π时，FLL起主要作用，在环路锁定过后，FLL停止工作，不会增加额外的功耗。通过增加FLL中电荷泵CP的电流大小，可以增加FLL环路的增益，从而加速锁定过程，如图11所示，相比于没有增加CP电流时，锁定时间快了7.5us，锁定时间快了1倍多。
本发明实施例的上述方案，消除了传统电荷泵锁相环中鉴频鉴相器延迟失配和电荷泵电流失配引起的杂散，使得无线通信收发机系统的相邻信道的干扰极大减弱，同时采用了Dummy采样器电路，参考杂散有了极大程度的减少；此外，通过增加锁频环路电荷泵的电流可以加快锁定速度，使得锁相环电路整体性能得到全面的提升。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种低杂散快速锁定的锁相环电路，其特征在于，包括：差分缓冲器、Dummy采样器电路、亚采样环路与锁频环路；其中：
差分缓冲器将晶振的参考信号Ref_In变成差分的两路信号Ref+、Ref-，所述Ref+与Ref_In频率相同、相位相同，所述Ref-与Ref_In频率相同、相位相反；其中的Ref-信号输入至Dummy采样器电路，Ref+信号输入至亚采样环路；
所述Dummy采样器电路包括：第一脉冲发生器、第一亚采样鉴相器以及第一亚采样电荷泵；所述第一亚采样鉴相器与第一亚采样电荷泵相连，所述第一脉冲发生器与第一亚采样电荷泵相连；
所述亚采样环路包括：第二亚采样鉴相器、第二亚采样电荷泵、第二脉冲发生器、压控振荡器以及隔离Buff；所述第二亚采样鉴相器、第二亚采样电荷泵与压控振荡器依次相连，所述第二脉冲发生器与第二亚采样电荷泵相连，所述压控振荡器通过Buff与第二亚采样鉴相器相连；
所述锁频环路包括：依次连接的分频器、鉴频鉴相器、死区产生器与电荷泵；
所述压控振荡器还分别与所述第一亚采样鉴相器以及分频器相连，所述电荷泵还与第二亚采样电荷泵及压控振荡器连线上的一节点相连；
所述第二亚采样电荷泵包括：13个MOS管，其中6个NMOS管记为NM1～NM6，7个PMOS管记为PM1～PM7，以及一个电容C；连接关系如下：
PM3的栅端接偏置电压Vbias，漏端接PM1和PM2的源端，PM1和PM2的栅端分别接采样输出电压Vsam+、Vsam-，PM1、PM2的漏端分别接NM1、NM2的栅端和漏端，NM1、NM2的栅端分别连接NM3、NM4的栅端形成电流镜结构，PM4的栅端和漏端连接，再与PM7的栅端连接形成电流镜结构，PM4的漏端与NM3的漏端连接，NM5、NM6、PM5、PM6接脉冲发生器产生的脉冲信号Pul+、Pul-，PM5的漏端和NM5的漏端连接电容C，PM6和NM6的漏端连接并输出信号至环路滤波器中，NM1～NM4的源端接地GDN，PM3～PM4以及PM7的源端接电源VDD。
2.根据权利要求1所述的一种低杂散快速锁定的锁相环电路，其特征在于，所述亚采样环路还包括：由第一与第二电容，以及一个电阻组成的环路滤波器；
其中，第二亚采样电荷泵及压控振荡器连线还具有另外两个节点，其中一个节点依次连接电阻与第一电容，第一电容另一端接地；另一个节点还连有第二电容，第二电容另一端接地。
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