JP2006521745A - 周波数検出器または位相検出器で使用するための回路 - Google Patents
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Abstract
Description
第1のマルチプレクサに結合された一対のトラック及びホールド回路と、
レートを有するデータ信号の受信を決定するため、各トラック及びホールド回路において実質的に逆位相で入力されるクロック信号と、
を備え、
上記トラック及びホールド回路がほぼハーフレートを有する出力信号を供給するトラッキングデータセル(10)、
を使用して得られる。
2、2′ 線形増幅器
3 疑似ラッチ回路
5 第1のマルチプレクサ
10 第1のトラッキングデータセル
10′ 第2のトラッキングデータセル
11 ハードリミッタ
12 遅延素子
25 マルチプレクサ
30 第1のトラック及びホールド回路
30′ 第2のトラック及びホールド回路
35 スライサ
50 周波数エラー検出器
60 インバータ
250 ハードリミッタ
500 第1の入力回路
500′第2の入力回路
T1、T2、T4、T5 トランジスタ
T3 コモンドレイントランジスタ
S1 第1のスイッチ
S2 第2のスイッチ
Claims (9)
- 第1のマルチプレクサに結合された一対のトラック及びホールド回路と、
レートを有するデータ信号(D+,D−)の受信を決定するため、各トラック及びホールド回路において実質的に逆位相で入力されるクロック信号(H+,H−)と、
を備え、
前記トラック及びホールド回路は、ほぼハーフレートを有する出力信号(O)を供給する、トラッキングデータセル。 - 前記トラック及びホールド回路は、
差動アナログ信号(D+,D−)を受けるとともに、第1の位相を有する第1のバイナリクロック信号(H+)によって制御される線形増幅器を備え、
前記線形増幅器は、差動アナログ信号(D+,D−)とほぼ等しいフィードフォーワード入力信号を、前記第1のバイナリクロック信号(H+)の第1の位相で、擬似ラッチ回路に対して供給し、
前記擬似ラッチ回路は、入力信号を記憶するために第2のバイナリクロック信号(H−)によって制御されるとともに、前記第1のバイナリクロック信号(H−)の第2の位相の間、前記フィードフォーワード入力信号とほぼ等しい差動出力信号(LD+,LD−)を供給し、前記第2のバイナリクロック信号は、前記第1のバイナリクロック信号(H+)とほぼ逆位相である、請求項1に記載のトラッキングデータセル。 - 前記線形増幅器は、前記第1のバイナリクロック信号(H+)によって制御される第1のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられるとともに、そのゲートで差動アナログ信号(D+,D−)を受けるトランジスタ(T1,T2)の第1のコモンソース対を備え、前記線形増幅器は、前記トランジスタ対(T1,T2)を通じて流れるドレイン電流を決定するために前記トランジスタ(T1,T2)の第1のコモンソース対のゲートに対してほぼ等しいレジスタにより結合されたゲートを有するコモンドレイントランジスタ(T3)を更に備えている、請求項1に記載のトラッキングデータセル。
- 前記擬似ラッチ回路は、前記第2のバイナリクロック信号(H−)によって制御される第2のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられるとともに、そのゲートで前記線形増幅器によって供給される信号を受ける第2のトランジスタ(T4,T5)の第2のコモンソース対を備え、前記擬似ラッチ回路は、前記第2のトランジスタ対(T4,T5)を通じたバイアス電流を減少するために前記第2の差動トランジスタ対(T4,T5)のそれぞれ対応するゲートに対しほぼ等しいレジスタを介して結合されたゲートを有するコモンドレイントランジスタ(T6)を更に備えており、前記第2のトランジスタ対は交差結合されている、請求項2に記載のトラッキングデータセル。
- 前記線形増幅器は、増幅器の出力でのクロストーク電流を減少させるために前記第1のトランジスタ対(T1,T2)の一方のトランジスタのドレインと前記第1のトランジスタ対(T1,T2)の他方のトランジスタのゲートとの間で交差結合された一対のキャパシタを更に備えている、請求項3に記載のトラッキングデータセル。
- 2つの略同一の線形増幅器のカスケード結合を備えている、請求項5に記載のトラッキングデータセル。
- 請求項1に記載の第1のトラッキングデータセルおよび第2のトラッキングデータセルとを備え、これらのトラッキングデータセルは、入力信号(D+,D−)を受けるとともに、電圧制御発振器によって生成されたそれぞれ対応する直交クロック信号(Hi,Hq)によって制御され、前記第1のトラッキングデータセルは、バイナリデータ出力信号(DO)を供給するハードリミッタに結合され、前記第2のトラッキングデータセルは、一対のトラック及びホールド回路のための入力信号を供給する遅延素子に結合され、前記トラック及びホールド回路は、バイナリ出力信号(DO)によって制御されるとともに、ローパスフィルタを介して前記電圧制御発振器のための周波数補正信号を供給するフェーズロックドループ。
- 請求項1に記載の第1のトラック及びホールド回路および第2のトラック及びホールド回路を有する入力回路を備える周波数エラー検出器を更に備え、前記トラック及びホールド回路は、周波数補正信号(E)を受けるとともに、バイナリ出力信号(DO)によって制御され、前記第1および第2のトラック及びホールド回路は、バイナリ出力信号(DO)によって制御されるマルチプレクサ手段に対して結合され、前記マルチプレクサ手段は、減算器において周波数補正信号(E)から差し引かれる信号を供給するスライサに結合され、前記減算器(S)は、周波数補正信号(E)とバイナリ出力信号(DO)との間の周波数エラーを示す信号(FD)を供給する、請求項7に記載のフェーズロックドループ。
- 請求項8に記載の第1の入力回路および第2の入力回路を備え、前記第1および第2の入力回路は、対応する直交クロック信号(Hq,Hi)を受けるとともに、入力データ信号(D)によって制御され、それぞれ対応する第1の出力信号(A)および第2の出力信号(B)を供給し、前記第1の出力信号(A)及びその反転されたレプリカは、ハードリミッタを介して第2の出力信号(B)によって制御されかつ前記入力データ信号と前記クロック信号との間のフェーズエラーを示す信号(PD)を供給する出力マルチプレクサに対して入力される位相検出器。
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