JP2006521745A

JP2006521745A - 周波数検出器または位相検出器で使用するための回路

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Publication number: JP2006521745A
Application number: JP2006506751A
Authority: JP
Inventors: ミハイ、アー．テー．サンドゥレアヌ; エドゥアルド、エフ．スティクフォールト
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-03-28
Filing date: 2004-03-22
Publication date: 2006-09-21
Also published as: US7285999B2; ATE347732T1; CN1764986B; DE602004003574D1; EP1611583B1; EP1611583A1; CN1764986A; WO2004086409A1; US20060208769A1; DE602004003574T2

Abstract

トラッキングデータセル（１０）は、第１のマルチプレクサ（５）に結合された一対のトラック及びホールド回路（１，１’）と、レートを有するデータ信号（Ｄ＋，Ｄ−）の受信を決定するために各トラック及びホールド回路（１，１’）において実質的に逆位相で入力されるクロック信号（Ｈ＋，Ｈ−）とを備え、上記トラック及びホールド回路（１，１’）は、ほぼハーフレートを有する出力信号（Ｏ）を供給する。

Description

本発明は、トラッキングデータセル、および、そのようなセルを備えるフェーズロックドループ回路に関する。また、本発明は、そのようなフェーズロックドループ回路に含まれるトラック及びホールド回路に関する。

フェーズロックドループ（ＰＬＬ）は、最新の技術において幅広く使用されている。ＰＬＬは、一般に、少なくとも１つの電圧制御発振器（ＶＯＣ）と位相検出器とローパスフィルタとのループ接続を備えている。また、ＰＬＬは、周波数検出器および他のローパスフィルタに結合されたＶＣＯを有する、いわゆる周波数ループを備えている場合もある。ＶＣＯは、正弦波、矩形、三角形等の様々な形状を有する信号を生成することができる。

米国特許出願公開第５，００６，８１９号は、プラスおよびマイナスの交互のスループを有する二重スロープランプ信号すなわち三角形状の信号を生成するためのランプ生成回路をＶＣＯとして備えるＰＬＬを開示している。制御信号のレベルは、スロープを制御する。また、ＰＬＬは、サンプリング時に二重ランプ信号のレベルを示すサンプル出力を供給するためにサンプルコマンドパルスに応答するサンプリング回路を備えている。米国特許出願公開第５，００６，８１９号に開示されたＰＬＬの主な欠点は、比較的高い周波数、例えばＧＨｚ範囲で三角形状の信号を得ることが非常に困難であるという点である。そのため、比較的低いレベルで回路の複雑度を維持するために比較的高い周波数範囲でＰＬＬ回路を得ること、すなわち、適正価格で比較的容易に実施できることが必要である。

この目的は、
第１のマルチプレクサに結合された一対のトラック及びホールド回路と、
レートを有するデータ信号の受信を決定するため、各トラック及びホールド回路において実質的に逆位相で入力されるクロック信号と、
を備え、
上記トラック及びホールド回路がほぼハーフレートを有する出力信号を供給するトラッキングデータセル（１０）、
を使用して得られる。

クロック信号形状は三角形状に限定されず、したがって、実質的に任意のタイプの信号形状をもって回路が使用されても良い。データ・クロック修復（ＤＣＲ）回路は、ＧＨｚ範囲にある周波数で光通信ネットワークにおいて最近使用される非ゼロ復帰（ＮＲＺ）信号のためのＰＬＬと見なされても良い。この周波数範囲においては、例えばフリップフロップと同程度の低周波範囲で同じハードウェアを使用してＤＣＲ回路を実施することが比較的困難である。任意のフリップフロップは、クロック信号によって決定される遅延や、決定遅延すなわち出力が安定になるために必要な時間のように、幾つかの基本的な遅延を有している。これらの遅延は、技術に依存しており、したがって、あまり小さくすることができない。そのため、ＤＣＲのような比較的高い周波数装置の装置においてフリップフロップに取って代えることができる装置を見出す必要がある。フルレートの入力信号で作動する高速決定回路、すなわちフリップフロップやラッチにおいては、最も難しい機能が記憶である。例えばラッチやフリップフロップ等の決定回路のセットアップ条件およびホールド条件が破られないように、決定回路は、入力データ信号を全速で決定して十分に速くトラッキングしなければならない。そのため、これらの条件において、トラック及びホールド回路は、入力データがローレベルであるか或いはハイレベルであるかの決定を行なわないため、役に立つ。

一実施形態において、トラッキングデータセルは、第１のトラッキングデータセルと第２のトラッキングデータセルとを備えるＰＬＬにおいて使用される。これらのトラッキングデータセルは、入力信号を受けるとともに、電圧制御発振器によって生成されたそれぞれ対応する直交クロック信号によって制御される。第１のトラッキングデータセルは、バイナリデータ出力信号を供給するハードリミッタに結合されている。第２のトラッキングデータセルは、一対のトラック及びホールド回路のための入力信号を供給する遅延素子に結合されている。トラック及びホールド回路は、バイナリ出力信号によって制御されるとともに、ローパスフィルタを介して電圧制御発振器のための周波数補正信号を供給する。前述した実施形態は、非ゼロ復帰信号のためのフェーズロックドループである上記データ・クロック修復回路の光通信ネットワークにおいて有益である。なぜなら、ここに含まれている周波数が１０〜６６ＧＨｚのようにＩＥＥＥ８０２．１６に従うことができ、また、発信器（エミッタ）および受信器の両方においてハーフレート概念が非常に役立つからである。

本発明の他の実施形態において、ＰＬＬは、第１のトラック及びホールド回路および第２のトラック及びホールド回路を有する周波数エラー検出器を更に備えている。これらのトラック及びホールド回路は、周波数補正信号を受けるとともに、バイナリ出力信号によって制御される。上記第１および第２のトラック及びホールド回路は、バイナリ出力信号によって制御されるマルチプレクサ手段に対して結合されている。マルチプレクサ手段は、減算器において周波数補正信号から差し引かれる信号を供給するスライサに結合されている。減算器は、周波数補正信号とバイナリ出力信号との間の周波数エラーを示す信号を供給する。位相検出器出力は、位相検出器出力の勾配を測定しかつ位相検出器出力信号においてサイクルスリップが生じた時に正のエラーまたは負のエラーを生成する作業を有する第１のトラックホールド・多重化組み合わせの後に記憶されて差し引かれる。ロック時、周波数検出器の出力は、ローパスフィルタの後、ゼロ平均信号を生成する負の値と正の値との間でトグルを切り替える。これこそが、可能なゲート機構を考慮して周波数ロック状態を検出するとともに周波数エラーが閾値よりも小さい場合に周波数ループを遮断する理由である。

本発明の一実施形態においては、トラック及びホールド回路を使用して位相検出器が実施される。位相検出器は、第１の入力回路と第２の入力回路とを備えている。第１および第２の入力回路は、それぞれ対応する直交クロック信号を受けるとともに、入力データ信号によって制御される。上記第１および第２の入力回路は、対応する第１の出力信号および第２の出力信号を供給する。第１の出力信号及びその逆のレプリカは、ハードリミッタを介して第２の出力信号によって制御される出力マルチプレクサに対して入力される。出力マルチプレクサは、入力データ信号とクロック信号との間のフェーズエラーを示す信号を供給する。

第２の信号の値においては、位相検出器出力が第１の信号または第１の信号の逆レプリカである。第２の信号が正の値すなわちｘ軸上への投影を有している場合、例えば＋Δの時には、位相検出器の出力が第１の信号の値に等しい。第２の信号が負の値を有している場合、例えば−Δの時には、位相検出器の出力において第１の信号の値を反転することが必要である。そのため、我々は、フェーズエラーと線形で比例する出力信号を得る。

トラック及びホールド回路は、差動アナログ信号を受ける線形増幅器を備えていることが好ましい。線形増幅器は、ある位相を有する第１のバイナリクロック信号によって制御され、また、線形増幅器は、差動アナログ信号とほぼ等しい入力信号を、第１のバイナリクロック信号の第１の位相で、擬似ラッチ回路に対して供給する。上記擬似ラッチ回路は、入力信号を記憶するために第２のバイナリクロック信号によって制御されるとともに、第１のバイナリクロック信号の第２の位相の間、入力信号とほぼ等しい差動出力信号を供給する。第２のバイナリクロック信号は、第１のバイナリクロック信号とほぼ逆位相であり、すなわち、９０度位相シフトされている。Ｔ／Ｈ回路はクロック信号の両方の位相を使用し、したがって、その作動周波数は、シングルエンドアーキテクチャを使用するＴ／Ｈ回路と比べてほぼ２倍になる。また、フィードバックが無いため、Ｔ／Ｈ回路はフィードバックだけ速度が遅くなる。その代わり、線形増幅器によって供給される信号が擬似ラッチ回路に対して直接にフィードフォワードされる。

本発明の一実施形態において、線形増幅器は、第１のバイナリクロック信号によって制御される第１のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられかつそのゲートで差動アナログ信号を受けるトランジスタの第１のコモンソース対を備えている。線形増幅器は、トランジスタ対を通じて流れるドレイン電流を決定するために差動入力信号に対してほぼ等しいレジスタにより結合されたゲートを有するコモンドレイントランジスタを更に備えている。トランジスタの対が同じ面積を有しかつコモンドレイントランジスタが異なる面積を有していると考え、また、コモンレジスタＲおよびこれを流れる電流ｉを考えると、以下の関係を書き表すことができる。

関係（１）において、β_１およびβ_３は、トランジスタの対およびコモンドレイントランジスタのそれぞれの寸法に関与する係数である。Ｖ_Ｔはトランジスタの閾値電圧である。ｉ_１およびｉ_２は、トランジスタの対を通じて流れる電流である。Ｖ_ｉＤは差動入力信号であり、Ｉ_Ｂは、切り換え可能な電流源によって供給される電流である。ｉ_３は、方程式（２）のような入力差動電圧Ｖ_ｉＤに関する二次方程式である。

差動出力電流は、方程式（３）に示されるように、差動入力電圧に依存している。

ここで、項β_１Ｖ_ｉＤ ^２が電流の次元を有している点について言及しなければならない。また、β_１Ｖ_ｉＤ ^２＜＜Ｉ_ＢとなるようにＩ_Ｂが選択される場合には、関係（３）が関係（４）に変形するのが分かる。

そのため、電流は、差動入力電圧に線形従属している。

本発明の他の実施形態において、擬似ラッチ回路は、第２のバイナリクロック信号によって制御される第２のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられかつ線形増幅器によって供給される信号をそのゲートで受けるトランジスタの第２のコモンソース対を備えている。擬似ラッチ回路は、第２のトランジスタ対を通じたバイアス電流を減少するために第２の差動トランジスタ対の対応するゲートに対しほぼ等しいレジスタを介して結合されたゲートを有するコモンドレイントランジスタを更に備えている。第２のトランジスタ対は交差結合されている。交差結合トランジスタ対、すなわち、トランジスタのドレインは、他のトランジスタのゲートに対して結合され、擬似ラッチ回路における正のフィードバックを相互に決定する。同様に、先の関係１〜４に示されるように、コモンドレイントランジスタを通じて流れる電流は、第２のトランジスタ対を通じて流れる電流を決定した。電流は、ステージの全体の増幅がほぼ１となるように選択される。そのため、擬似ラッチ回路は、トランジスタ対を通じて流れる電流が実質的に大きな値を有する場合であってトランジスタ対の一方のドレインが高電圧を有しかつ他方のドレインが低電圧を有する標準的なラッチ回路の代わりにならない。したがって、擬似ラッチ回路は、入力信号とほぼ等しい信号を供給する。

本発明の他の実施形態において、線形増幅器は、増幅器の出力でのクロストーク電流（漏話電流）を減少させるために第１のトランジスタ対の一方のトランジスタのドレインと第１のトランジスタ対の他方のトランジスタのゲートとの間で交差結合された一対のキャパシタを更に備えている。この場合、トラッキングトランジスタのドレイン−ゲート容量に等しい寄生容量を生成するための２つの付加的なダミートランジスタが加えられた。容量は、トランジスタの第１の対のドレインにおいて注入された電荷をとる。そのため、出力部を流れる正味のクロストーク電流はほぼゼロである。

本発明の一実施形態において、トラック及びホールド回路は、擬似ラッチ回路から入力データをうまく分離させるため、２つの略同一の線形増幅器のカスケード結合を備えている。加えられた線形ステージの機能は、ホールド期間中に出力信号から入力信号をうまく分離することである。加えられたステージのゲイン（増幅率）は１に等しくなるように選択され、したがって、トラッキングモードにおいて、２つの線形ステージの組み合わせの出力は入力信号をトラッキングする。入力と出力との間の全体の寄生容量は、２つのステージのカスケード接続および加えられたキャパシタの中性咬合（ｎｅｕｔｒｏｄｉｎａｔｉｏｎ）作用に起因して減少される。実用的な実施においては、ホールドモード中の精度を高めるため、差動出力に例えば５００ｆＦの付加的なキャパシタが加えられても良い。

本発明の前述した特徴および他の特徴並びに利点は、添付図面に関する本発明の典型的な実施形態の以下の説明から明らかである。

図１は、本発明に係るトラッキングデータセル１０を示している。トラッキングデータセル１０は、第１のマルチプレクサ５に結合された一対のトラック及びホールド回路１，１’を備えている。クロック信号Ｈ＋，Ｈ−は、レートを有するデータ信号Ｄ＋，Ｄ−の受信を決定するため、各トラック及びホールド回路１，１’において実質的に逆位相で入力される。トラック及びホールド回路１，１’は、ほぼハーフレートを有する出力信号Ｏを供給する。フルレートの入力信号で例えばフリップフロップやラッチとして作動する高速決定回路においては、最も難しい機能が記憶である。例えばラッチやフリップフロップ等の決定回路のセットアップ条件およびホールド条件が破られないように、決定回路は、入力データ信号を全速で決定して十分に速くトラッキングしなければならない。そのため、これらの条件において、トラック及びホールド回路は、入力データを保持するのに役立つが、入力データがローレベルであるか或いはハイレベルであるかの決定を行なうのに役立たない。ここで、マルチプレクサ５の出力信号Ｏは、入力信号Ｄ＋，Ｄ−とほぼ等しい。この回路は、クロック信号Ｈ＋，Ｈ−が逆位相で送られる２つのトラック及びホールド回路１，１’を加えることにより、トラック及びホールド回路１，１’の出力を使用して入力信号のハーフレートバージョンを生成することができるという利点を有している。

図４は、本発明に係るフェーズロックドループ（ＰＬＬ）１００を示している。ここでは、直交入力信号Ｄ＋，Ｄ−が存在するとしよう。また、入力信号を帯域制限するための図示しないリミッタ／バッファがシステムの入力部に設けられ、その結果、図２に示されるように入力データの形状がほぼ正弦波を成していると仮定した。図２において、クロックが早い場合には、直交サンプルは負であり、クロックが時間通りの場合には、直交サンプルはゼロであり、クロックが遅い場合には、直交サンプルは正である。この状況は、入力信号のプラス移行に対応している。次の規則にしたがってフェーズエラーを形成することができる。

−入力信号が移行を行なわない場合には、前回のフェーズエラー値を保持する。

−入力データ信号がローレベルからハイレベルへ移行する場合には、直交サンプルを送る。

−入力データがハイレベルからローレベルへ移行する場合には、負の直交サンプルを位相検出器の出力へ送る。

位相検出器の出力は、図３に示されるように、ビット周期にわたって単調な特性を有している。フェーズエラーを形成するための前述した規則に基づいて、図４に示されるようにＰＬＬ１００が得られても良い。ＰＬＬは、第１のトラッキングデータセル１０と第２のトラッキングデータセル１０’とを備えている。トラッキングデータセル１０，１０’は、入力信号Ｄ＋．Ｄ−を受けるとともに、電圧制御発振器（ＶＣＯ）によって生成された対応する直交クロック信号Ｈｉ，Ｈｑによって制御される。第１のトラッキングデータセル１０は、バイナリデータ出力信号ＤＯを供給するハードリミッタ１１に結合されている。第２のトラッキングデータセル１０’は、一対のトラック及びホールド回路１，１’のための入力信号を供給する遅延素子１２に結合されている。トラック及びホールド回路１，１’は、バイナリ出力信号ＤＯによって制御されるとともに、ローパスフィルタＬＰＦを介して電圧制御発振器ＶＣＯのための周波数補正信号Ｅを供給する。一対のトラック及びホールド回路１，１’は、前述したように位相検出器を実施するためにマルチプレクサ５に対して結合されている。図５には、ＰＬＬで使用される位相検出器の出力信号Ｅが示されている。前述した実施形態は、非ゼロ復帰信号のためのフェーズロックドループである上記データ・クロック修復回路の光通信ネットワークにおいて有益である。なぜなら、ここに含まれている周波数が１０〜６６ＧＨｚのようにＩＥＥＥ８０２．１６に従うことができ、また、発信器（エミッタ）および受信器の両方においてハーフレート概念が非常に役立つからである。

図６は、本発明に係る周波数エラー検出器５０を示している。周波数エラー検出器５０は、周波数補正信号Ｅを受ける第１のトラック及びホールド回路３０および第２のトラック及びホールド回路３０’を有している。トラック及びホールド回路３０，３０’はバイナリ出力信号ＤＯによって制御される。第１および第２のトラック及びホールド回路３０，３０’は、バイナリ出力信号ＤＯによって制御されるマルチプレクサ２５に対して結合されている。マルチプレクサ２５は、減算器Ｓにおいて周波数補正信号Ｅから差し引かれる信号を供給するスライサ３５に結合されている。減算器Ｓは、周波数補正信号Ｅとバイナリ出力信号ＤＯとの間の周波数エラーを示す信号ＦＤを供給する。位相検出器出力Ｅは、位相検出器出力Ｅの勾配を測定しかつ位相検出器出力信号においてサイクルスリップが生じた時に正のエラーまたは負のエラーを生成する作業を有する第１のトラックホールド・多重化処理の後に記憶されて差し引かれる。ロック時、周波数検出器の出力は、ローパスフィルタＬＰＦの後、ゼロ平均信号を生成する負の値と正の値との間でトグルを切り替える。これこそが、可能なゲート機構を考慮して周波数ロック状態を検出するとともに周波数エラーが閾値よりも小さい場合に周波数ループを遮断する理由である。

図７は、本発明に係るフェーズエラー検出器を示している。この位相検出器は、第１の入力回路５００と第２の入力回路５００’とを備えている。第１および第２の入力回路５００，５００’は、対応する直交クロック信号Ｈｑ，Ｈｉを受ける。第１および第２の入力回路５００，５００’は、入力データ信号Ｄによって制御されるとともに、対応する第１の出力信号Ａおよび第２の出力信号Ｂを供給する。第１の出力信号Ａ及びその逆の複製すなわちインバータ６０によって得られる逆レプリカは、ハードリミッタ２５０を介して第２の出力信号Ｂによって制御される出力マルチプレクサＯＭに対して入力される。出力マルチプレクサＯＭは、入力データ信号Ｈｑ，Ｈｉとクロック信号Ｄとの間のフェーズエラーを示す信号ＰＤを供給する。出力マルチプレクサの選択信号は、Ｂ信号の量子化されたバージョンである。したがって、我々は、リミッタまたはデジタルマルチプレクサを使用して信号Ｂを生成することができる。図８は、３つの可能な状態、すなわち、遅い状態、同相状態、早い状態におけるベクトル図を示している。第２の信号Ｂの値によると、位相検出器出力がＡまたはＡの逆値である。第２の信号Ｂがプラスの値すなわちｘ軸上への投影を有している場合、例えばＢ＝Δの時には、位相検出器の出力がＡの値に等しい。第２の信号Ｂが負の値を有している場合、例えばＢ＝−Δの時には、第１の信号を反転することが必要である。そのため、我々は、フェーズエラーと正比例する出力信号を得る。フェーズエラーの生成の論理が表１に示されている。

図８には、Ｂ＝ΔおよびＢ＝−Δにおけるベクトル図が示されている。

図９は、本発明に係る好ましいトラック及びホールド回路１のブロック図を示している。トラック及びホールド回路１は、差動アナログ信号Ｄ＋，Ｄ−を受ける線形増幅器２を備えている。線形増幅器２は、第１の位相を有する第１のバイナリクロック信号Ｈ＋によって制御される。線形増幅器２は、差動アナログ信号Ｄ＋，Ｄ−とほぼ等しいフィードフォーワード入力信号を、第１のバイナリクロック信号Ｈ＋の第１の位相で、擬似ラッチ回路３に対して供給する。擬似ラッチ回路３は、入力信号を記憶するために第２のバイナリクロック信号Ｈ−によって制御される。擬似ラッチ回路３は、第２のバイナリクロック信号Ｈ−の第２の位相の間、入力信号Ｄ＋，Ｄ−とほぼ等しい差動出力信号ＬＤ＋，ＬＤ−を供給する。第２のバイナリクロック信号は、第１のバイナリクロック信号Ｈ＋とほぼ逆位相であり、すなわち、９０度位相シフトされている。Ｔ／Ｈ回路はクロック信号の両方の位相を使用し、したがって、その作動周波数は、米国特許出願公開第６，４８９，８１４号のＴ／Ｈ回路と比べてほぼ２倍になる。また、フィードバックが無いため、Ｔ／Ｈ回路はフィードバックだけ速度が遅くなる。その代わり、線形増幅器によって供給される信号が擬似ラッチ回路に対して直接に正方向送りされる。

図１０は、本発明に係るトランジスタレベルの好ましい線形増幅器２を示している。線形増幅器２は、第１のバイナリクロック信号Ｈ＋によって制御される第１のスイッチＳ１を介して切り換え可能な電流源Ｉ_ＤＣによりそのコモンソース端子でバイアスがかけられるトランジスタＴ１，Ｔ２の第１のコモンソース対を備えている。トランジスタＴ１，Ｔ２の第１のコモンソース対は、トランジスタのゲートで、差動入力信号Ｄ＋，Ｄ−を受ける。線形増幅器２は、トランジスタ対を通じて流れるドレイン電流を決定するために差動入力信号Ｄ＋，Ｄ−に対してほぼ等しいレジスタＲにより結合されたゲートを有するコモンドレイントランジスタＴ３を更に備えている。関係１〜４で示されているように、出力電流は、入力での差動電圧に線形従属している。レジスタＲ_Ｌは、出力電流を、擬似ラッチ回路３に対して更に供給される電圧に変換する。図１１に示されるように、擬似ラッチ回路３は、第２のバイナリクロック信号Ｈ−によって制御される第２のスイッチＳ２を介して切り換え可能な電流源Ｉ_ＤＣによりそのコモンソース端子でバイアスがかけられるトランジスタＴ４，Ｔ５の第２のコモンソース対を備えている。トランジスタＴ４，Ｔ５の第２のコモンソース対は、トランジスタのゲートで、例えばコモンソーストランジスタＴ１，Ｔ２の第１の対のドレインから、線形増幅器２によって供給される信号を受ける。擬似ラッチ回路３は、トランジスタ対Ｔ４，Ｔ５を通じたバイアス電流を減少するためにトランジスタＴ４，Ｔ５の第２のコモンソース対の対応するゲートに対しほぼ等しいレジスタＲｇを介して結合されたゲートを有するコモンドレイントランジスタＴ６を更に備えている。第２のトランジスタ対Ｔ４，Ｔ５は交差結合されている。すなわち、例えばトランジスタのドレインは、他のトランジスタ、例えばＴ５のゲートに対して相互に結合されている。先の関係１〜４で示されているように、コモンドレイントランジスタＴ６を通じて流れる電流は、第２のトランジスタ対Ｔ４，Ｔ５を通じて流れる電流を決定する。電流は、ステージの全体の増幅がほぼ１となるように選択される。そのため、擬似ラッチ回路は、トランジスタ対を通じて流れる電流が実質的に大きな値を有する場合であってトランジスタ対の一方のドレインが高電圧を有しかつ他方のドレインが低電圧を有する標準的なラッチ回路の代わりにならない。したがって、擬似ラッチ回路３は、入力信号Ｄ＋，Ｄ−とほぼ等しい信号ＯＵＴＰ，ＯＵＴＮを供給する。キャパシタＣＡＰは、トラック及びホールド回路の後のステージの入力容量（入力キャパシタンス）を示す。比較的低い周波数が含まれている場合には、ホールド状態での記憶処理を向上させるため、更なる容量ＣＡＰが加えられても良い。

図１２は、本発明に係るトラック及びホールド回路１の第２の実施形態を示している。線形増幅器２は、増幅器の出力でのクロストーク電流（漏話電流）を減少させるために第１のトランジスタ対Ｔ１，Ｔ２の一方のトランジスタのドレインと第１のトランジスタ対Ｔ１，Ｔ２の他方のトランジスタのゲートとの間で交差結合された一対のキャパシタを更に備えている。この場合、トラッキングトランジスタＴ１，Ｔ２のドレイン−ゲート容量に等しい寄生容量を生成するための２つの付加的なダミートランジスタＣが加えられた。容量は、トランジスタＴ１，Ｔ２の第１の対のドレインにおいて注入された電荷をとる。そのため、出力部、例えばＴ１，Ｔ２のドレインを流れる電流の正味のクロストーク電流はほぼゼロである。

図１３は、本発明に係るトラック及びホールド回路１の第３の実施形態を示している。トラック及びホールド回路１は、擬似ラッチ回路３から入力信号Ｄ＋，Ｄ−をうまく分離させるため、２つの略同一の線形増幅器２，２’のカスケード結合を備えている。加えられたステージのゲイン（増幅率）は１に等しくなるように選択され、したがって、トラッキングモードにおいて、２つの線形ステージの組み合わせの出力は入力信号をトラッキングする。入力と出力との間の全体の寄生容量は、２つのステージ２，２’のカスケード接続および加えられたキャパシタＣの中性咬合（ｎｅｕｔｒｏｄｉｎａｔｉｏｎ）作用に起因して減少される。実用的な実施においては、ホールドモード中の精度を高めるため、差動出力に例えば５００ｆＦの付加的なキャパシタＣＡＰが加えられても良い。

なお、本発明の保護範囲は、ここで説明した実施形態に限定されない。本発明の保護範囲は、請求項の参照符号によっても限定されない。用語「備える（含む）」は、請求項に記載された部品以外の部品を排除しない。要素に先行する用語「１つの」は、それらの要素が複数あることを排除しない。本発明の部品を形成する手段は、専用のハードウェアの形態またはプログラム目的のプロセッサの形態で実施されても良い。本発明は、新たなそれぞれの特徴または特徴の組み合わせに内在している。示されているが請求項に記載されていない態様は、同時係属出願で請求されても良い。

本発明に係るトラッキングデータセルを示している。本発明に係るデータ移行トラッキングループの波形を示している。本発明に係る位相検出器の出力波形を示している。本発明に係るフェーズロックドループを示している。本発明に係るフェーズロックドループで使用される位相検出器の出力信号を示している。本発明に係る周波数エラー検出器を示している。本発明に係るフェーズエラー検出器を示している。本発明に係る位相検出器によって生成された直交ベクトルを示している。本発明に係るトラック及びホールド回路のブロック図を示している。本発明に係るトランジスタレベルの線形増幅器を示している。本発明に係るトラック及びホールド回路の第１の実施形態のトランジスタレベルを示している。本発明に係るトラック及びホールド回路の第２の実施形態を示している。本発明に係るトラック及びホールド回路の第３の実施形態を示している。

符号の説明

１、１′ トラック及びホールド回路
２、２′ 線形増幅器
３疑似ラッチ回路
５第１のマルチプレクサ
１０第１のトラッキングデータセル
１０′ 第２のトラッキングデータセル
１１ハードリミッタ
１２遅延素子
２５マルチプレクサ
３０第１のトラック及びホールド回路
３０′ 第２のトラック及びホールド回路
３５スライサ
５０周波数エラー検出器
６０インバータ
２５０ハードリミッタ
５００第１の入力回路
５００′第２の入力回路
Ｔ１、Ｔ２、Ｔ４、Ｔ５トランジスタ
Ｔ３コモンドレイントランジスタ
Ｓ１第１のスイッチ
Ｓ２第２のスイッチ

Claims

第１のマルチプレクサに結合された一対のトラック及びホールド回路と、
レートを有するデータ信号（Ｄ＋，Ｄ−）の受信を決定するため、各トラック及びホールド回路において実質的に逆位相で入力されるクロック信号（Ｈ＋，Ｈ−）と、
を備え、
前記トラック及びホールド回路は、ほぼハーフレートを有する出力信号（Ｏ）を供給する、トラッキングデータセル。
前記トラック及びホールド回路は、
差動アナログ信号（Ｄ＋，Ｄ−）を受けるとともに、第１の位相を有する第１のバイナリクロック信号（Ｈ＋）によって制御される線形増幅器を備え、
前記線形増幅器は、差動アナログ信号（Ｄ＋，Ｄ−）とほぼ等しいフィードフォーワード入力信号を、前記第１のバイナリクロック信号（Ｈ＋）の第１の位相で、擬似ラッチ回路に対して供給し、
前記擬似ラッチ回路は、入力信号を記憶するために第２のバイナリクロック信号（Ｈ−）によって制御されるとともに、前記第１のバイナリクロック信号（Ｈ−）の第２の位相の間、前記フィードフォーワード入力信号とほぼ等しい差動出力信号（ＬＤ＋，ＬＤ−）を供給し、前記第２のバイナリクロック信号は、前記第１のバイナリクロック信号（Ｈ＋）とほぼ逆位相である、請求項１に記載のトラッキングデータセル。
前記線形増幅器は、前記第１のバイナリクロック信号（Ｈ＋）によって制御される第１のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられるとともに、そのゲートで差動アナログ信号（Ｄ＋，Ｄ−）を受けるトランジスタ（Ｔ１，Ｔ２）の第１のコモンソース対を備え、前記線形増幅器は、前記トランジスタ対（Ｔ１，Ｔ２）を通じて流れるドレイン電流を決定するために前記トランジスタ（Ｔ１，Ｔ２）の第１のコモンソース対のゲートに対してほぼ等しいレジスタにより結合されたゲートを有するコモンドレイントランジスタ（Ｔ３）を更に備えている、請求項１に記載のトラッキングデータセル。
前記擬似ラッチ回路は、前記第２のバイナリクロック信号（Ｈ−）によって制御される第２のスイッチを介して切り換え可能な電流源によりそのコモンソース端子でバイアスがかけられるとともに、そのゲートで前記線形増幅器によって供給される信号を受ける第２のトランジスタ（Ｔ４，Ｔ５）の第２のコモンソース対を備え、前記擬似ラッチ回路は、前記第２のトランジスタ対（Ｔ４，Ｔ５）を通じたバイアス電流を減少するために前記第２の差動トランジスタ対（Ｔ４，Ｔ５）のそれぞれ対応するゲートに対しほぼ等しいレジスタを介して結合されたゲートを有するコモンドレイントランジスタ（Ｔ６）を更に備えており、前記第２のトランジスタ対は交差結合されている、請求項２に記載のトラッキングデータセル。
前記線形増幅器は、増幅器の出力でのクロストーク電流を減少させるために前記第１のトランジスタ対（Ｔ１，Ｔ２）の一方のトランジスタのドレインと前記第１のトランジスタ対（Ｔ１，Ｔ２）の他方のトランジスタのゲートとの間で交差結合された一対のキャパシタを更に備えている、請求項３に記載のトラッキングデータセル。
２つの略同一の線形増幅器のカスケード結合を備えている、請求項５に記載のトラッキングデータセル。
請求項１に記載の第１のトラッキングデータセルおよび第２のトラッキングデータセルとを備え、これらのトラッキングデータセルは、入力信号（Ｄ＋，Ｄ−）を受けるとともに、電圧制御発振器によって生成されたそれぞれ対応する直交クロック信号（Ｈｉ，Ｈｑ）によって制御され、前記第１のトラッキングデータセルは、バイナリデータ出力信号（ＤＯ）を供給するハードリミッタに結合され、前記第２のトラッキングデータセルは、一対のトラック及びホールド回路のための入力信号を供給する遅延素子に結合され、前記トラック及びホールド回路は、バイナリ出力信号（ＤＯ）によって制御されるとともに、ローパスフィルタを介して前記電圧制御発振器のための周波数補正信号を供給するフェーズロックドループ。
請求項１に記載の第１のトラック及びホールド回路および第２のトラック及びホールド回路を有する入力回路を備える周波数エラー検出器を更に備え、前記トラック及びホールド回路は、周波数補正信号（Ｅ）を受けるとともに、バイナリ出力信号（ＤＯ）によって制御され、前記第１および第２のトラック及びホールド回路は、バイナリ出力信号（ＤＯ）によって制御されるマルチプレクサ手段に対して結合され、前記マルチプレクサ手段は、減算器において周波数補正信号（Ｅ）から差し引かれる信号を供給するスライサに結合され、前記減算器（Ｓ）は、周波数補正信号（Ｅ）とバイナリ出力信号（ＤＯ）との間の周波数エラーを示す信号（ＦＤ）を供給する、請求項７に記載のフェーズロックドループ。
請求項８に記載の第１の入力回路および第２の入力回路を備え、前記第１および第２の入力回路は、対応する直交クロック信号（Ｈｑ，Ｈｉ）を受けるとともに、入力データ信号（Ｄ）によって制御され、それぞれ対応する第１の出力信号（Ａ）および第２の出力信号（Ｂ）を供給し、前記第１の出力信号（Ａ）及びその反転されたレプリカは、ハードリミッタを介して第２の出力信号（Ｂ）によって制御されかつ前記入力データ信号と前記クロック信号との間のフェーズエラーを示す信号（ＰＤ）を供給する出力マルチプレクサに対して入力される位相検出器。