JP3640422B2 - クロック再生回路及び周波数誤差推定回路 - Google Patents
クロック再生回路及び周波数誤差推定回路 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、受信したデータ信号を再生する場合等に必要とされるクロック信号（送信クロック信号）を、受信したデータ信号自身から再生する（抽出）するためのクロック再生回路、および、このようなクロック再生回路等に使用される周波数誤差推定回路に関する。
【０００２】
【従来の技術】
従来のクロック再生回路の一例・・図３４
従来、受信したデータ信号を再生する場合等に必要とされるクロック信号を、受信したデータ信号自身から再生するためのクロック再生回路として、図３４に、その回路図を示すようなものが提案されている。
【０００３】
このクロック再生回路は、位相周波数同期ループ（ＰＦＬＬ）からなるものであり、図３４中、１はデータ信号としてＮＲＺ（Ｎo-Ｒeturn to Ｚero）信号が入力されるデータ入力端子である。
【０００４】
また、２は電圧制御発振器（ＶＣＯ）、３は電圧制御発振器２から出力される信号ＳVCOの位相を９０°遅延させてなる遅延信号ＳVCOQを得るための遅延線である。
【０００５】
また、４はワンチップ化されてなる位相周波数検出器（ＰＦＤ）であり、５はＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOとの位相誤差を検出する位相検出器（ＰＤ）、６はＮＲＺ信号と遅延線３により得られる遅延信号ＳVCOQとの位相誤差を検出する位相検出器（ＱＰＤ）である。
【０００６】
また、７は位相検出器５から出力される位相誤差検出信号Ｑ１と位相検出器６から出力される位相誤差検出信号Ｑ２に基づいて、ＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOとの周波数誤差を検出する周波数検出器（ＦＤ）である。
【０００７】
また、８は位相検出器５から出力される位相誤差検出信号Ｑ１と周波数検出器７から出力される周波数誤差検出信号Ｑ３との合成信号Ｑ１＋Ｑ３に対してローパスフィルタとして機能するループフィルタ（ＬＦ）であり、９はＮＰＮトランジスタ、１０、１１は抵抗、１２はコンデンサである。
【０００８】
このループフィルタ８から出力される電圧Ｖcは、制御電圧として電圧制御発振器２に供給され、電圧制御発振器２は、この制御電圧Ｖcに応じた周波数の信号ＳVCOを出力することになる。
【０００９】
このクロック再生回路は、電圧制御発振器２の出力信号ＳVCOをＮＲＺ信号自身から再生したクロック信号ＣＬＫとして出力するというものであり、サイクルスリップごとに、即ち、ＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOの位相誤差が３６０°に広がるごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出し、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との一致を図るとしている。
【００１０】
従来の位相検出器及びチャージポンプの一例・・図３５
従来、位相同期ループに使用される位相検出器及びチャージポンプとして、図３５に、その回路図を示すようなものが提案されている。
【００１１】
図３５中、１４は位相検出器であり、１５はデータ入力端子Ｄに電圧制御発振器の出力信号ＳVCOが入力され、同期信号入力端子Ｃに入力信号ＩＮが入力されるラッチ回路（Ｄフリップフロップ回路）である。
【００１２】
また、１６は入力信号ＩＮを入力し、ワンショットパルスＯＳを発生するワンショットパルス発生回路である。
【００１３】
また、１７はラッチ回路１５の逆相出力／Ｑとワンショットパルス発生回路１６から出力されるワンショットパルスＯＳとをＮＡＮＤ処理し、電圧制御発振器の出力信号ＳVCOの周波数を上げるためのアップ信号ＵＰを出力するＮＡＮＤ回路である。
【００１４】
また、１８はラッチ回路１５の正相出力Ｑとワンショットパルス発生回路１６から出力されるワンショットパルスＯＳとをＡＮＤ処理し、電圧制御発振器の出力信号ＳVCOの周波数を下げるためのダウン信号ＤＷＮを出力するＡＮＤ回路である。
【００１５】
また、１９はチャージポンプであり、ＶＣＣは電源電圧、２０はＮＡＮＤ回路１７から出力されるアップ信号ＵＰによりＯＮ、ＯＦＦが制御されるＰＮＰトランジスタ、２１はＡＮＤ回路１８から出力されるダウン信号ＤＷＮによりＯＮ、ＯＦＦが制御されるＮＰＮトランジスタである。
【００１６】
ここに、位相検出器１４においては、電圧制御発振器の出力信号ＳVCOの位相が入力信号ＩＮの位相よりも進んでいる場合には、ラッチ回路１５の正相出力Ｑ＝高レベル（以下、Ｈレベルという）、ラッチ回路１５の逆相出力／Ｑ＝低レベル（以下、Ｌレベルという）となる。
【００１７】
この結果、この場合には、ワンショットパルス発生回路１６からワンショットパルスＯＳが発生されている間、アップ信号ＵＰ＝Ｈレベル、ダウン信号ＤＷＮ＝Ｈレベルとなる。
【００１８】
したがって、この場合には、チャージポンプ１９においては、ＰＮＰトランジスタ２０＝ＯＦＦ、ＮＰＮトランジスタ２１＝ＯＮとなり、ループフィルタ側からチャージポンプ１９に電流が流れ込むことになる。
【００１９】
これに対して、電圧制御発振器の出力信号ＳVCOの位相が入力信号ＩＮの位相よりも遅れている場合には、ラッチ回路１５の正相出力Ｑ＝Ｌレベル、ラッチ回路１５の逆相出力／Ｑ＝Ｈレベルとなる。
【００２０】
この結果、この場合には、ワンショットパルス発生回路１６からワンショットパルスＯＳが発生されている間、アップ信号ＵＰ＝Ｌレベル、ダウン信号ＤＷＮ＝Ｌレベルとなる。
【００２１】
したがって、この場合には、チャージポンプ１９においては、ＰＮＰトランジスタ２０＝ＯＮ、ＮＰＮトランジスタ２１＝ＯＦＦとなり、チャージポンプ１９からループフィルタ側に電流が流れ出すことになる。
【００２２】
【発明が解決しようとする課題】
図３４に示すクロック再生回路が有する問題点
図３４に示すクロック再生回路においては、サイクルスリップごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出するとしているので、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差が小さくなってくると、ループフィルタ８から出力される電圧ＶCが余りに低くなってしまい、このため、周波数引き込みに時間がかかりすぎ、クロック再生の高速化を図ることができないという問題点があった。
【００２３】
ここに、位相検出器５及び周波数検出器７のゲインを上げるようにする場合には、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差が小さくなってきた場合においても、ループフィルタ８から出力される電圧Ｖcを高めることができるが、このようにすると、データ通信中のタイミング・ジッタが増加してしまうという問題点があった。
【００２４】
図３４に示す周波数検出器７が有する問題点
図３４に示す周波数検出器７においては、サイクルスリップごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出しているので、周波数誤差検出の高速化を図ることができず、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化して、クロック再生の高速化を図ることができないという問題点があった。
【００２５】
図３５に示す位相検出器１４が有する問題点
図３５に示す位相検出器１４においては、ワンショットパルス発生回路１６からワンショットパルスＯＳを発生させ、チャージポンプ駆動信号（アップ信号ＵＰ、ダウン信号ＤＷＮ）のパルス幅を決定するようにしているが、入力信号ＩＮが高速になると、ワンショットパルスＯＳの発生が困難になり、入力信号ＩＮの高速化に対応することができないという問題点があった。
【００２６】
図３５に示すチャージポンプ１９が有する問題点
図３５に示すチャージポンプ１９においては、入力信号ＩＮが高速化し、ワンショットパルスＯＳのパルス幅が短くなり、チャージポンプ駆動信号のパルス幅が短くなると、これに応答した動作が困難になり、入力信号ＩＮの高速化に対応することができないという問題点があった。
【００２７】
本発明は、かかる点に鑑み、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック再生の高速化を図ることができるようにしたクロック再生回路を提供することを第１の目的とする。
【００２８】
また、本発明は、周波数誤差検出の高速化を図り、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化し、クロック再生の高速化を図ることができるようにした周波数誤差推定回路を提供することを第２の目的とする。
【００２９】
また、参考例として、入力信号の高速化に対応することができるようにした位相検出器を提供する。
【００３０】
更に、参考例として、チャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができるようにしたチャージポンプを提供する。
【００３１】
【課題を解決するための手段】
本発明のクロック再生回路・・図１
図１は本発明のクロック再生回路の原理説明図であり、図１中、２６は位相同期ループ、２７は位相同期ループ制御回路、２８は電圧制御発振器、ＣＬＫは電圧制御発振器２８が出力するクロック信号、ＤＡＴＡはＮＲＺ信号からなるデータ信号である。
【００３２】
第１の発明は、位相同期ループ２６と、位相同期ループ制御回路２７とを有し、位相同期ループ２６は、クロック信号ＣＬＫを出力する電圧制御発振器２８と、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（図示せず）と、該位相検出器の出力信号及び位相同期ループ制御回路２７の出力信号を入力して電圧制御発振器２８を制御する電圧制御発振器制御回路（図示せず）を有し、位相同期ループ制御回路２７は、クロック信号ＣＬＫの０［ rad ］〜２π［ rad ］の位相を複数の位相域に分割して量子化し、データ信号ＤＡＴＡが遷移する毎に、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、クロック信号ＣＬＫをデータ信号ＤＡＴＡから再生したクロック信号ＣＬＫとして出力するように構成されているというものである。
【００３３】
第２の発明は、位相同期ループ２６と、位相同期ループ制御回路２７とを有し、位相同期ループ２６は、クロック信号ＣＬＫを出力する電圧制御発振器２８と、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（図示せず）と、該位相検出器の出力信号及び位相同期ループ制御回路２７の出力信号を入力して電圧制御発振器２８を制御する電圧制御発振器制御回路（図示せず）を有し、位相同期ループ制御回路２７は、データ信号ＤＡＴＡが遷移する毎に、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、クロック信号ＣＬＫをデータ信号ＤＡＴＡから再生したクロック信号ＣＬＫとして出力するように構成されるクロック再生回路であって、電圧制御発振器２８は、クロック信号ＣＬＫと同相の信号を含む、ｍ相クロック信号（但し、ｍ＝４以上の整数）を出力するリングオシレータ（図示せず）を設けて構成され、位相同期ループ制御回路２７は、前記ｍ相クロック信号をデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時にラッチする第１のラッチ回路（図示せず）と、前記ｍ相クロック信号をデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時にラッチする第２のラッチ回路（図示せず）と、これら第１、第２のラッチ回路の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力する周波数誤差推定信号出力回路（図示せず）とを有しているというものである。
【００３４】
本発明の周波数誤差推定回路・・図２
図２は本発明の周波数誤差推定回路の原理説明図であり，本発明の周波数誤差推定回路は、多相化回路３０と、ラッチ回路３１、３２と、周波数誤差推定信号出力回路３３とを有している。
【００３５】
ここに、多相化回路３０は、クロック信号ＣＬＫをｍ相クロック信号φ１〜φｍ（但し、ｍ＝４以上の整数）に多相化するものである。
【００３６】
また、ラッチ回路３１は、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時（例えば、ＨレベルからＬレベルへの遷移時）にラッチするものである。
【００３７】
また、ラッチ回路３２は、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時（例えば、ＬレベルからＨレベルへの遷移時）にラッチするものである。
【００３８】
また、周波数誤差推定信号出力回路３３は、ラッチ回路３１、３２の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力するものである。
【００３９】
参考例の位相検出器・・図３
図３は参考例の位相検出器の原理説明図であり、参考例の位相検出器は、ラッチ回路３５と、論理積回路３６、３７とを有し、これら論理積回路３６、３７の出力信号をチャージポンプ駆動信号として出力するというものである。
【００４０】
ここに、ラッチ回路３５は、電圧制御発振器の出力信号ＳVCOを入力信号ＩＮでラッチし、正相出力信号と逆相出力信号とを出力するものである。
【００４１】
また、論理積回路３６は、ラッチ回路３５の正相出力信号と入力信号ＩＮとを論理積処理し、チャージポンプ駆動信号として、例えば、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを出力するものである。
【００４２】
また、論理積回路３７は、ラッチ回路３５の逆相出力信号と入力信号ＩＮとを論理積処理し、チャージポンプ駆動信号として、例えば、アップ信号ＵＰ及び反転アップ信号／ＵＰを出力するものである。
【００４３】
参考例のチャージポンプ・・図４
図４は参考例のチャージポンプの原理説明図であり、参考例のチャージポンプは、電流の流し出し又は流し込みを行うポンプ部４０と、このポンプ部４０に駆動電圧を供給する駆動電圧発生回路４１とを有している。なお、４２は出力端である。
【００４４】
また、ポンプ部４０において、４３は端部４３Ａから端部４３Ｂへの方向を順方向（電流が流れやすい方向）とする一方向性素子、４４は端部４４Ａから端部４４Ｂへの方向を順方向とする一方向性素子、４５は端部４５Ａから端部４５Ｂへの方向を順方向とする一方向性素子である。
【００４５】
また、４６は端部４６Ａから端部４６Ｂへの方向を順方向とする一方向性素子、４７は端部４７Ａから端部４７Ｂへの方向を順方向とする一方向性素子、４８は端部４８Ａから端部４８Ｂへの方向を順方向とする一方向性素子である。
【００４６】
これら一方向性素子４３〜４８には、ダイオード又はダイオード接続した電界効果トランジスタを使用することができる。
【００４７】
ここに、一方向性素子４３は、端部４３Ａを駆動電圧発生回路４１に接続され、一方向性素子４４は、端部４４Ａを一方向性素子４３の端部４３Ｂに接続され、一方向性素子４５は、端部４５Ａを一方向性素子４４の端部４４Ｂに接続され、端部４５Ｂを出力端４２に接続されている。
【００４８】
また、一方向性素子４６は、端部４６Ａを出力端４２に接続され、一方向性素子４７は、端部４７Ａを一方向性素子４６の端部４６Ｂに接続され、一方向性素子４８は、端部４８Ａを一方向性素子４７の端部４７Ｂに接続され、端部４８Ｂを駆動電圧発生回路４１に接続されている。
【００４９】
また、４９〜５２はキャパシタ、ＵＰは電圧制御発振器の出力信号の周波数を上げるために位相検出器から供給されるアップ信号、／ＵＰはアップ信号と反転関係にある反転アップ信号である。
【００５０】
また、ＤＷＮは電圧制御発振器の出力信号の周波数を下げるために位相検出器から供給されるダウン信号、／ＤＷＮはダウン信号と反転関係にある反転ダウン信号である。
【００５１】
ここに、キャパシタ４９は、端部４９Ａを一方向性素子４４の端部４４Ａに接続され、端部４９Ｂに、例えば、反転アップ信号／ＵＰが供給されるように構成されている。
【００５２】
また、キャパシタ５０は、端部５０Ａを一方向性素子４５の端部４５Ａに接続され、端部５０Ｂに、例えば、アップ信号ＵＰが供給されるように構成されている。
【００５３】
また、キャパシタ５１は、端部５１Ａを一方向性素子４７の端部４７Ａに接続され、端部５１Ｂに、例えば、反転ダウン信号／ＤＷＮが供給されるように構成されている。
【００５４】
また、キャパシタ５２は、端部５２Ａを一方向性素子４８の端部４８Ａに接続され、端部５２Ｂに、例えば、ダウン信号ＤＷＮが供給されるように構成されている。
【００５５】
【作用】
本発明のクロック再生回路・・図１
本発明のクロック再生回路においては、位相同期ループ制御回路２７を設け、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ２６を制御するとしている。
【００５６】
即ち、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ２６を制御するとしている。
【００５７】
したがって、サイクルスリップごとに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を検出するとしている従来例の場合と異なり、周波数の引き込みを高速化することができる。
【００５８】
本発明の周波数誤差推定回路・・図２
本発明の周波数誤差推定回路においては、多相化回路３０により、クロック信号ＣＬＫをｍ相クロック信号φ１〜φｍに多相化し、ラッチ回路３１において、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時にラッチし、ラッチ回路３２において、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時にラッチするとしている。
【００５９】
これにより、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差とを記憶することができる。
【００６０】
そして、周波数誤差推定信号出力回路３３において、ラッチ回路３１、３２の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力させるとしている。
【００６１】
したがって、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数と、データ信号ＤＡＴＡのビット転送周波数との誤差を推定することができ、周波数誤差検出の高速化を図ることができ、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化することができる。
【００６２】
参考例の位相検出器・・図３
参考例の位相検出器においては、ラッチ回路３５の出力信号と入力信号ＩＮとを論理積処理することにより、チャージポンプ駆動信号を得るように構成されており、ワンショットパルス発生回路を必要としていないので、入力信号ＩＮの高速化に対応することができる。
【００６３】
参考例のチャージポンプ・・図４
参考例のチャージポンプにおいては、アップ信号ＵＰをＨレベルとすることにより、あるいは、アップ信号ＵＰ及び反転アップ信号／ＵＰを交互にＨレベルとすることにより、出力端４２側に電流を流し出させることができる。
【００６４】
また、ダウン信号ＤＷＮをＨレベルとすることにより、あるいは、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを交互にＨレベルとすることにより、出力端４２側から電流を流し込むことができる。
【００６５】
ここに、アップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮの一方向性素子４５、４４、４８、４７の端部４５Ａ、４４Ａ、４８Ａ、４７Ａに対する印加は、それぞれ、キャパシタ５０、４９、５２、５１を介して行われる。
【００６６】
この結果、アップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ、反転ダウン信号／ＤＷＮに必要なパルス幅は、これらキャパシタ５０、４９、５２、５１により決定されるので、これらチャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができる。
【００６７】
また、参考例のチャージポンプにおいては、駆動電圧発生回路４１を、一方向性素子４３の端部４３Ａの電圧及び一方向性素子４８の端部４８Ｂの電圧が出力端４２の電圧と同一ないし略同一の電圧になるように制御する構成とする場合には、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【００６８】
ここに、一方向性素子４３〜４５を、例えば、ダイオード接続した電界効果トランジスタで構成した場合において、これら電界効果トランジスタのスレッショルド電圧をＶTH、一方向性素子４３の端部４３Ａの電圧をＶ43A、出力端４２の電圧をＶ42、アップ信号ＵＰ及び反転アップ信号／ＵＰの振幅をＭとすると、一方向性素子４４の端部４４Ａの電圧Ｖ44Aは、Ｖ43A−ＶTH＋Ｍ〜Ｖ43A−ＶTHとなり、一方向性素子４５の端部４５Ａの電圧Ｖ45Aは、Ｖ45A＝Ｖ42＋ＶTH〜Ｖ42＋ＶTH−Ｍとなる。
【００６９】
そこで、Ｖ43A＝Ｖ42となるように制御する場合には、一方向性素子４４を通る電荷Ｑpumpは、Ｃ（Ｖ44A−Ｖ45A−ＶTH）＝Ｃ｛Ｖ43A−ＶTH＋Ｍ−（Ｖ42＋ＶTH−Ｍ）−ＶTH｝＝Ｃ（２Ｍ−３ＶTH）となる。但し、Ｃは、キャパシタ４９、５０の容量である。
【００７０】
したがって、出力端４２に流れ出る電流Ｉpumpは、ｆpump×Ｑpumpとなる。但し、ｆpumpはｂｐｓ（bit per second）×ＤＴＤ（data transition density）である。
【００７１】
また、参考例のチャージポンプを２個使用する場合には、相補的に駆動する回路構成が可能となり、電圧制御発振器の出力信号が電源ノイズの影響を受けないようにすることができる。
【００７２】
【実施例】
以下、図５〜図３３を参照して、本発明のクロック再生回路の第１実施例〜第４実施例につき、本発明の周波数誤差推定回路の実施例を含めて説明する。
【００７３】
本発明のクロック再生回路の第１実施例・・図５〜図２２
図５は本発明のクロック再生回路の第１実施例の構成を示す回路図であり、図５中、５５はクロック信号を再生すべきデータ信号ＤＡＴＡが入力されるデータ入力端子である。
【００７４】
また、５６は位相同期ループ（ＰＬＬ）であり、５７はクロック信号ＣＬＫを出力する電圧制御発振器（ＶＣＯ）、５８はクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（ＰＤ）である。
【００７５】
この位相検出器５８は、図６に示すように構成されており、図６中、６０はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃにデータ信号ＤＡＴＡが入力される。
【００７６】
また、６１はラッチ回路６０の正相出力Ｑとデータ信号ＤＡＴＡとからダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを生成する反転出力端子を有するＡＮＤ回路である。
【００７７】
また、６２はラッチ回路６０の逆相出力／Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ及び反転アップ信号／ＵＰを生成する反転出力端子を有するＡＮＤ回路である。
【００７８】
ここに、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路６０の正相出力Ｑ＝Ｈレベル、ラッチ回路６０の逆相出力／Ｑ＝Ｌレベルとなる。
【００７９】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ＝Ｈレベル、反転ダウン信号／ＤＷＮ＝Ｌレベル、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなる。
【００８０】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベルとなり、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルが維持される。
【００８１】
これに対して、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路６０の正相出力Ｑ＝Ｌレベル、ラッチ回路６０の逆相出力／Ｑ＝Ｈレベルとなる。
【００８２】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなる。
【００８３】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベルが維持され、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなる。
【００８４】
このように、位相検出器５８は、電圧制御発振器５７から出力されるクロック信号ＣＬＫをデータ信号ＤＡＴＡでラッチしてなる信号とデータ信号ＤＡＴＡとを論理積処理することにより、チャージポンプ駆動信号であるアップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ、反転ダウン信号／ＤＷＮを得ることができるようにされており、ワンショットパルス発生回路を必要としていないので、データ信号ＤＡＴＡの高速化に対応することができる。
【００８５】
また、図５において、６３はクロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ５６を制御する位相同期ループ制御回路である。
【００８６】
また、６４はデータ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡの位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡの位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数の誤差を推定する周波数誤差推定回路である。
【００８７】
この周波数誤差推定回路６４においては、クロック信号ＣＬＫの位相０〜２πは、図７及び表１に示すように量子化される。以下、量子化された位相を量子化位相、量子化位相で比較された位相誤差を量子化位相誤差と言う。
【００８８】
【表１】
【００８９】
また、周波数誤差推定回路６４において、６５は遅延同期ループ（ＤＬＬ）であり、この遅延同期ループ６５は、図７に示すように、クロック信号ＣＬＫの位相を８分割し、クロック信号ＣＬＫを、クロック信号ＣＬＫと同相のクロック信号φ１を含む、π／４ずつ位相を異にする８相のクロック信号φ１〜φ８に多相化するものである。
【００９０】
この遅延同期ループ６５は、図８に示すように構成されており、クロック信号ＣＬＫはクロック信号φ１、クロック信号ＣＬＫを反転してなる反転クロック信号／ＣＬＫはクロック信号φ５として扱われる。
【００９１】
また、図８中、６７はクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫを遅延してクロック信号φ２、φ６を得るための遅延セル、６８はクロック信号φ２、φ６を遅延してクロック信号φ３、φ７を得るための遅延セルである。
【００９２】
また、６９はクロック信号φ３、φ７を遅延してクロック信号φ４、φ８を得るための遅延セル、７０はクロック信号φ８を遅延してクロック信号φ１と位相同期させるクロック信号φ９を得るための遅延セルである。
【００９３】
また、７１は位相同期を取るべきクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、７２はチャージポンプ（ＣＰ）、７３はループフィルタ（ＬＦ）である。
【００９４】
ここに、遅延セル６７〜７０としては、例えば、図９に示すような遅延セルを使用することができる。
【００９５】
図９中、７５は遅延の対象となる信号ｉｎが入力される信号入力端子、７６は信号ｉｎと反転関係にあり、かつ、遅延の対象となる信号／ｉｎが入力される反転信号入力端子である。
【００９６】
この遅延セルを、例えば、図８に示す初段の遅延セル６７に使用する場合には、信号入力端子７５にクロック信号ＣＬＫを入力し、反転信号入力端子７６に反転クロック信号／ＣＬＫを入力する。
【００９７】
また、７７は遅延部であり、７８は遅延制御電圧ＶＣが入力される遅延制御電圧入力端子、７９は遅延制御電圧ＶＣと反転関係にある反転遅延制御電圧／ＶＣが入力される反転遅延制御電圧入力端子、８０、８１はエンハンスメント形のＭＥＳ ＦＥＴ、８２〜８４は抵抗である。
【００９８】
この遅延セルを図８に示す遅延セル６７〜７０に使用する場合には、遅延制御電圧入力端子７８にはループフィルタ７３の非反転出力電圧を入力し、反転遅延制御電圧入力端子７９にはループフィルタ７３の反転出力電圧を入力する。
【００９９】
また、８５はバッファ部であり、８６はソースホロア部、８７は差動増幅部、８８は出力部である。
【０１００】
また、８９〜９５はデプレッション形のＭＥＳ ＦＥＴ、９６〜１０１はエンハンスメント形のＭＥＳ ＦＥＴ、１０２、１０３は抵抗、１０４、１０５はダイオードである。
【０１０１】
また、ｏｕｔは入力信号ｉｎに対応した出力信号、／ｏｕｔは入力信号／ｉｎに対応した出力信号、ｏｕｔｄは出力信号ｏｕｔをダイオード１０４でシフトしてなる出力信号、／ｏｕｔｄは出力信号／ｏｕｔをダイオード１０５でシフトしてなる出力信号である。
【０１０２】
この遅延セルを、例えば、図８に示す遅延セル６７に使用する場合には、出力信号ｏｕｔとしてクロック信号φ２を得ることができ、出力信号／ｏｕｔとしてクロック信号φ６を得ることができる。
【０１０３】
また、遅延同期ループ６５は、図１０に示すように構成することもでき、この例では、クロック信号ＣＬＫはクロック信号φ１として扱われる。
【０１０４】
また、図１０中、１０７はクロック信号ＣＬＫを遅延してクロック信号φ２を得るための遅延セル、１０８はクロック信号φ２を遅延してクロック信号φ３を得るための遅延セルである。
【０１０５】
また、１０９はクロック信号φ３を遅延してクロック信号φ４を得るための遅延セル、１１０はクロック信号φ４を遅延してクロック信号φ５を得るための遅延セルである。
【０１０６】
また、１１１はクロック信号φ１を反転してクロック信号φ５を得るためのインバータ、１１２はクロック信号φ２を反転してクロック信号φ６を得るためのインバータである。
【０１０７】
また、１１３はクロック信号φ３を反転してクロック信号φ７を得るためのインバータ、１１４はクロック信号φ４を反転してクロック信号φ８を得るためのインバータである。
【０１０８】
また、１１５は遅延セル１１０から出力されるクロック信号φ５を反転してクロック信号φ１と位相同期させるクロック信号φ９を得るためのインバータである。
【０１０９】
また、１１６は位相同期を取るべきクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、１１７はチャージポンプ（ＣＰ）、１１８はループフィルタ（ＬＦ）である。
【０１１０】
また、図５において、１２０はデータ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号φ１〜φ８のレベルをラッチすることによって、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを記憶するネガティブ・エッジ型のラッチ回路である。
【０１１１】
また、１２１はデータ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号φ１〜φ８のレベルをラッチすることによって、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを記憶するポジティブ・エッジ型のラッチ回路である。
【０１１２】
図１１は、これらラッチ回路１２０、１２１をより詳しく示す図であり、これらラッチ回路１２０、１２１においては、データ入力端子Ｄ１〜Ｄ８には、それぞれ、クロック信号φ１〜φ８が入力され、同期入力端子Ｃには、データ信号ＤＡＴＡが入力される。
【０１１３】
この結果、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lと、ラッチ回路１２０の正相出力Ｑ１〜Ｑ８との関係は、表２に示すようになる。
【０１１４】
【表２】
【０１１５】
また、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hと、ラッチ回路１２１の正相出力Ｑ１〜Ｑ８との関係は、表３に示すようになる。
【０１１６】
【表３】
【０１１７】
また、図５において、１２２はラッチ回路１２０、１２１の正相出力Ｑ１〜Ｑ８をデコードして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数を超過していることを示す周波数超過信号Ｓ＋又はクロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足していることを示す周波数不足信号Ｓ−を周波数誤差推定信号として出力する周波数過不足信号出力回路である。
【０１１８】
この周波数過不足信号出力回路１２２は、図１２に示すように構成されており、図１２中、１２４はラッチ回路１２０の正相出力Ｑ１〜Ｑ８をデコードして、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを示す量子化位相誤差信号Ｘ１〜Ｘ８を出力するデコーダである。
【０１１９】
また、１２５はラッチ回路１２１の正相出力Ｑ１〜Ｑ８をデコードし、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを示す量子化位相誤差信号Ｙ１〜Ｙ８を出力するデコーダである。
【０１２０】
また、１２６はデコーダ１２４、１２５から出力される量子化位相誤差信号Ｘ１〜Ｘ８、Ｙ１〜Ｙ８をデコードして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−を出力するデコーダである。
【０１２１】
これらデコーダ１２４〜１２６のうち、デコーダ１２４、１２５は、図１３に示すように構成されており、図１３中、１２８〜１４３はＬ能動入力端子を有するＡＮＤ回路である。
【０１２２】
ここに、ラッチ回路１２０の正相出力Ｑ１〜Ｑ８と量子化位相誤差信号Ｘ１〜Ｘ８との関係は表４に示すようになり、したがって、量子化位相誤差ΔβH-Lと量子化位相誤差信号Ｘ１〜Ｘ８との関係は、表５に示すようになる。
【０１２３】
【表４】
【０１２４】
【表５】
【０１２５】
これに対して、ラッチ回路１２１の正相出力Ｑ１〜Ｑ８と、量子化位相誤差信号Ｙ１〜Ｙ８との関係は、表６に示すようになり、したがって、また、量子化位相誤差ΔβL-Hと、量子化位相誤差信号Ｙ１〜Ｙ８との関係は、表７に示すようになる。
【０１２６】
【表６】
【０１２７】
【表７】
【０１２８】
また、デコーダ１２６は、図１４に示すように構成されており、図１４中、１４５〜１６０はＯＲ回路、１６１〜１７６はＡＮＤ回路、１７７、１７８はＯＲ回路、１７９〜１８２はＡＮＤ回路、１８３、１８４はＯＲ回路である。
【０１２９】
ここに、表８は、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを前回の量子化位相誤差Δβn-1とし、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを今回の量子化位相誤差Δβnとする場合のデコーダ１２６の機能を示す機能表である。
【０１３０】
【表８】
【０１３１】
また、表９は、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを前回の量子化位相誤差Δβn-1とし、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを今回の量子化位相誤差Δβnとする場合のデコーダ１２６の機能を示す機能表である。
【０１３２】
【表９】
【０１３３】
このように、周波数誤差推定回路６４によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定することができるので、周波数誤差検出の高速化を図ることができる。
【０１３４】
また、図５において、１８６はローパスフィルタ（ＬＰＦ）であり、クロック信号ＣＬＫの周波数を上げるためのアップ信号ＵＰｆ又はクロック信号ＣＬＫの周波数を下げるためのダウン信号ＤＷＮｆを出力するものである。
【０１３５】
このローパスフィルタ１８６は、図１５に示すように構成されており、図１５中、１８８は非反転出力端子及び反転出力端子を有する完全差動増幅器、１８９、１９０は抵抗、１９１、１９２はキャパシタである。
【０１３６】
また、図５において、１９４はロック状態を検出するロック検出回路であり、図１６は、このロック検出回路１９４の第１構成例に示す回路図である。
【０１３７】
図１６中、１９６は量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８をＯＲ処理するＯＲ回路、１９７は抵抗、１９８は定電流源、１９９は差動増幅回路、２００はキャパシタ、２０１はインバータ、ＵＮＬＯＣＫはアンロック状態を示すアンロック信号、ＬＯＣＫはロック状態を示すロック信号である。
【０１３８】
この第１構成例のロック検出回路１９４においては、量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８が同時にＬレベルとなる場合が頻繁に起こる場合には、アンロック状態と判断される。
【０１３９】
この場合、ノード２０２のレベル＝Ｌレベル、差動増幅回路１９９の出力＝Ｈレベル、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１４０】
これに対して、量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８のいずれかが頻繁にＨレベルとなる場合には、ロック状態と判断される。
【０１４１】
この場合、ノード２０２のレベル＝Ｈレベル、差動増幅回路１９９の出力＝Ｌレベル、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとなる。
【０１４２】
また、図１７は、ロック検出回路１９４の第２構成例を示す回路図であり、図１７中、２０４1〜２０４8はＯＲ回路、２０５1〜２０５8はＡＮＤ回路、２０６はＯＲ回路、２０７はインバータである。
【０１４３】
この第２構成例のロック検出回路１９４では、量子化位相誤差信号Ｘi≠１、Ｙi及びＹi+4≠１（但し、ｉ＝１、２、３、４）、量子化位相誤差信号Ｘk≠１、Ｙk及びＹk-4≠１（但し、ｋ＝５、６、７、８）の場合には、アンロック状態と判断される。
【０１４４】
この場合、ＡＮＤ回路２０５1〜２０５8の出力＝Ｌレベル、ＯＲ回路２０６の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１４５】
これに対して、量子化位相誤差信号Ｘ１＝１、Ｙ１又はＹ５＝１の場合、又は、量子化位相誤差信号Ｘ２＝１、Ｙ２又はＹ６＝１の場合、又は、・・・、量子化位相誤差信号Ｘ８＝１、Ｙ８又はＹ４＝１の場合には、ロック状態と判断される。
【０１４６】
この場合、ＡＮＤ回路２０５1〜２０５8のいずれか又は全部の出力＝Ｈレベル、ＯＲ回路２０６の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとなる。
【０１４７】
また、図１８は、ロック検出回路１９４の第３構成例を示す回路図であり、図１８中、２０９は周波数超過信号Ｓ＋が入力される周波数超過信号入力端子、２１０は周波数不足信号Ｓ−が入力される周波数不足信号入力端子、２１１、２１２は抵抗、２１３はキャパシタ、２１４、２１５はインバータである。
【０１４８】
この第３構成例のロック検出回路１９４においては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−が頻繁にＨレベルとなる場合には、アンロック状態と判断される。
【０１４９】
この場合、キャパシタ２１３は充電され、インバータ２１４の入力＝Ｈレベル、インバータ２１４の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１５０】
これに対して、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロック状態と判断される。
【０１５１】
この場合には、キャパシタ２１３は抵抗２１１、２１２を介して放電され、インバータ２１４の入力＝Ｌレベル、インバータ２１４の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとされる。
【０１５２】
また、図１９は、ロック検出回路１９４の第４構成例を示す回路図であり、図１９中、２１７は周波数超過信号Ｓ＋が入力される周波数超過信号入力端子、２１８は周波数不足信号Ｓ−が入力される周波数不足信号入力端子、２１９、２２０はダイオード、２２１は抵抗、２２２はキャパシタ、２２３、２２４はインバータである。
【０１５３】
この第４構成例のロック検出回路１９４においては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−が頻繁にＨレベルとなる場合には、アンロック状態と判断される。
【０１５４】
この場合、キャパシタ２２２は充電され、インバータ２２３の入力＝Ｈレベル、インバータ２２３の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１５５】
これに対して、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロック状態と判断される。
【０１５６】
この場合には、キャパシタ２２２は抵抗２２１を介して放電され、インバータ２２３の入力＝Ｌレベル、インバータ２２３の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとされる。
【０１５７】
また、図５において、２２６はローパスフィルタ１８６から出力されるアップ信号ＵＰｆとロック検出回路１９４から出力されるアンロック信号ＵＮＬＯＣＫとをＮＡＮＤ処理するＮＡＮＤ回路、ＭＥ１はＮＡＮＤ回路２２６の出力信号である。
【０１５８】
また、２２７はローパスフィルタ１８６から出力されるダウン信号ＤＷＮｆとロック検出回路１９４から出力されるアンロック信号ＵＮＬＯＣＫとをＮＡＮＤ処理するＮＡＮＤ回路、ＭＥ２はＮＡＮＤ回路２２７の出力信号である。
【０１５９】
また、図５において、２２８はマルチプライング・チャージポンプ（ＭＣＰ）であり、このマルチプライング・チャージ・ポンプ２２８は、図２０に示すように構成されている。
【０１６０】
図２０中、２３０は出力端、２３１は出力端２３０側へ電流を流し出すための電流流し出し回路、２３２は出力端２３０側から電流を流し込むための電流流し込み回路である。
【０１６１】
また、電流流し出し回路２３１において、２３３はポンプ部、２３４はポンプ部２３３に駆動電圧ＶＢ１を供給する駆動電圧発生回路、／ＭＥ１はＮＡＮＤ回路２２６の出力信号ＭＥ１を反転してなる信号、２３５はキャパシタである。
【０１６２】
また、ポンプ部２３３において、２３６〜２３８はエンハンスメント形のＭＥＳ ＦＥＴ、２３９、２４０はキャパシタである。
【０１６３】
ここに、ＭＥＳ ＦＥＴ２３６は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路２３４の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０１６４】
また、ＭＥＳ ＦＥＴ２３７、２３８は、ポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ２３７は、ドレインをＭＥＳ ＦＥＴ２３６のソースに接続され、ＭＥＳ ＦＥＴ２３８は、ドレインをＭＥＳ ＦＥＴ２３７のソースに接続され、ソースを出力端２３０に接続されている。
【０１６５】
また、キャパシタ２３９は、一端をＭＥＳ ＦＥＴ２３７のゲート及びドレインに接続され、他端に位相検出器５８から出力される反転アップ信号／ＵＰが供給されるように構成されている。
【０１６６】
また、キャパシタ２４０は、一端をＭＥＳ ＦＥＴ２３８のゲート及びドレインに接続され、他端に位相検出器５８から出力されるアップ信号ＵＰが供給されるように構成されている。
【０１６７】
ここに、駆動電圧発生回路２３４は、図２１に示すように構成されており、図２１中、２４２は信号ＭＥ１が入力される入力端子、２４３は信号／ＭＥ１が入力される入力端子である。
【０１６８】
また、２４４〜２５０はデプレッション形のＭＥＳ ＦＥＴ、２５１〜２５４はエンハンスメント形のＭＥＳ ＦＥＴ、２５５〜２５８は抵抗、２５９はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０１６９】
ここに、ＭＥＳ ＦＥＴ２４７、２４８及び抵抗２５７からなる回路と、ＭＥＳ ＦＥＴ２４９、２５０及び抵抗２５８からなる回路とは同一の回路構成とされると共に、ＭＥＳ ＦＥＴ２４８のゲートには、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴが印加され、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと、駆動電圧ＶＢ１とが同一電圧となるようにされている。
【０１７０】
また、図２０中、電流流し込み回路２３２において、２６１はポンプ部であり、２６２はポンプ部２６１に駆動電圧ＶＢ２を供給する駆動電圧発生回路、／ＭＥ２はＮＡＮＤ回路２２７の出力信号ＭＥ２を反転してなる信号である。
【０１７１】
また、ポンプ部２６１において、２６３〜２６５はエンハンスメント形のＭＥＳ ＦＥＴ、２６６、２６７はキャパシタである。
【０１７２】
ここに、ＭＥＳ ＦＥＴ２６３、２６４は、ポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ２６３は、ソースを駆動電圧発生回路２６２の出力端に接続され、ＭＥＳ ＦＥＴ２６４は、ソースをＭＥＳ ＦＥＴ２６３のドレインに接続されている。
【０１７３】
また、ＭＥＳ ＦＥＴ２６５は、ソースをＭＥＳ ＦＥＴ２６４のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端２３０に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０１７４】
また、キャパシタ２６６は、一端をＭＥＳ ＦＥＴ２６３のゲート及びドレインに接続され、他端に位相検出器５８から出力されるダウン信号ＤＷＮが供給されるように構成されている。
【０１７５】
また、キャパシタ２６７は、一端をＭＥＳ ＦＥＴ２６４のゲート及びドレインに接続され、他端に位相検出器５８から出力される反転ダウン信号／ＤＷＮが供給されるように構成されている。
【０１７６】
また、駆動電圧発生回路２６２において、２６８〜２７０はデプレッション形のＭＥＳ ＦＥＴ、２７１はエンハンスメント形のＭＥＳ ＦＥＴであり、ＭＥＳＦＥＴ２６８のゲートには、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴが印加され、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと、駆動電圧ＶＢ２とが同一電圧となるようにされている。
【０１７７】
ここに、このマルチプライング・チャージポンプ２２８において、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＮ、ＭＥＳ ＦＥＴ２４５＝ＯＦＦ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ２５４＝ＯＦＦとなり、ＭＥＳ ＦＥＴ２４７〜２５０及び抵抗２５７、２５８からなる回路は、ＭＥＳ ＦＥＴ２４６、２５４からなる前段の回路と切り離され、駆動電圧ＶＢ１は、電源電圧ＶＤＤの１／２とされる。
【０１７８】
また、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとなり、駆動電圧ＶＢ２は、電源電圧ＶＤＤの１／２とされる。
【０１７９】
これに対して、信号ＭＥ１＝Ｌレベル、信号／ＭＥ１＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｈレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合には、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＦＦ、ＭＥＳ ＦＥＴ２４５＝ＯＮ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｈレベル、ＭＥＳＦＥＴ２５４＝ＯＮとなり、ＭＥＳ ＦＥＴ２５０のソース電圧は上昇する。
【０１８０】
この結果、この駆動電圧発生回路２３４から出力される駆動電圧ＶＢ１は、電源電圧ＶＤＤの１／２以上になり、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴも上昇する。
【０１８１】
なお、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとされ、駆動電圧ＶＢ２は、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと同一の電圧となるように制御される。
【０１８２】
また、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベル、信号／ＭＥ２＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｈレベルの場合には、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＮとなり、この駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は、電源電圧ＶＤＤの１／２よりも低い電圧に下がり、この結果、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴは下降する。
【０１８３】
なお、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＮ、ＭＥＳ ＦＥＴ２４５＝ＯＦＦ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｌレベル、ＭＥＳＦＥＴ２５４＝ＯＦＦとなり、ＭＥＳ ＦＥＴ２４７〜２５０及び抵抗２５７、２５８からなる回路は、ＭＥＳ ＦＥＴ２４６、２５４からなる前段の回路と切り離され、駆動電圧ＶＢ１は、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと同一の電圧となるように制御される。
【０１８４】
ここに、図２２はマルチプライング・チャージポンプ２２８の動作を説明するためのタイムチャートであり、図２２Ａはアンロック信号ＵＮＬＯＣＫ、図２２Ｂはアップ信号ＵＰｆ及びダウン信号ＤＷＮｆ、図２２Ｃはアップ信号ＵＰ、図２２Ｄはダウン信号ＤＷＮ、図２２Ｅは出力端２３０側に流れ出る電流ｉUP、図２２Ｆは出力端２３０側から流れ込む電流ｉDWN、図２２Ｇはデータ信号ＤＡＴＡを示している。
【０１８５】
ここに、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）、アップ信号ＵＰｆ＝Ｈレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合には、駆動電圧発生回路２３４から出力される駆動電圧ＶＢ１は上昇し、出力端２３０の電圧ＣＰ−ＯＵＴは上昇する。
【０１８６】
この状態で、アップ信号ＵＰがＨレベルになると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電流流し出し回路２３１側から出力端２３０に電流ｉUPが流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に、この電流ｉUPによる電圧上昇分と、アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを加算した電圧値となる。
【０１８７】
その後、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｈレベルになると、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低くなると、駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は下降し、出力端２３０の電圧ＣＰ−ＯＵＴは下降する。
【０１８８】
この状態で、アップ信号ＵＰがＨレベルになると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電流流し出し回路２３１側から出力端２３０に電流ｉUPが流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に、電流ｉUPによる電圧上昇分と、アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを加算した電圧値から、ダウン信号ＤＷＮｆ＝Ｈレベルによる電圧下降分を減算した電圧値となる。
【０１８９】
この状態で、ダウン信号ＤＷＮがＨレベルになると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、出力端２３０側から電流流し込み回路２３２側に電流ｉDWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値から、電流ｉDWNによる電圧下降分と、ダウン信号ＤＷＮｆ＝Ｈレベルによる電圧下降分とを減算した電圧値となる。
【０１９０】
その後、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）となると、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致ないし略一致の状態になると、駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に戻る。
【０１９１】
この状態で、ダウン信号ＤＷＮがＨレベルになると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、出力端２３０側から電流流し込み回路２３２側に電流ｉDWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値から、電流ｉDWNによる電圧下降分を減算した電圧値となる。
【０１９２】
ここに、このマルチプライング・チャージポンプ２２８によれば、チャージポンプ駆動信号に必要なパルス幅は、キャパシタ２３９、２４０、２６６、２６７により決定されるので、チャージポンプ駆動信号のパルス幅をデータ信号ＤＡＴＡから生成したワンショットパルスにより決定することを不要とし、データ信号ＤＡＴＡの高速化に対応することができる。
【０１９３】
また、このマルチプライング・チャージポンプ２２８によれば、駆動電圧ＶＢ１、ＶＢ２は、出力端２３０の電圧ＣＰ−ＯＵＴと同一電圧になるように制御されるので、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【０１９４】
このように構成された第１実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器５７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ５６は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０１９５】
この場合、位相同期ループ制御回路６３では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０１９６】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するようにマルチプライング・チャージポンプ２２８が制御される。
【０１９７】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０１９８】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０１９９】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２００】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０２０１】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ５６は、位相同期ループ制御回路６３に制御されず、位相同期動作を継続させる。
【０２０２】
このように、この第１実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器５８のゲインを高めることなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２０３】
本発明のクロック再生回路の第２実施例・・図２３〜図２８
図２３は本発明のクロック再生回路の第２実施例の構成を示す回路図であり、本実施例は、図５に示す第１実施例のクロック再生回路が設ける位相同期ループ５６と回路構成の異なる位相同期ループ２８２を設け、その他については、図５に示す第１実施例のクロック再生回路と同様に構成したものである。
【０２０４】
この位相同期ループ２８２において、２８３は位相検出器（ＰＤ）、２８４、２８５はマルチプライング・チャージポンプ（ＭＣＰ）、２８６はループフィルタ（ＬＦ）、２８７は電圧制御発振器（ＶＣＯ）である。
【０２０５】
ここに、位相検出器２８３は、図２４に示すように構成されており、図２４中、２８９はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃにデータ信号ＤＡＴＡが入力されるように構成されている。
【０２０６】
また、２９０はラッチ回路２８９の正相出力Ｑとデータ信号ＤＡＴＡとからダウン信号ＤＷＮ１及び反転ダウン信号／ＤＷＮ１を生成する反転出力端子を有するＡＮＤ回路である。
【０２０７】
また、２９１はラッチ回路２８９の逆相出力／Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ１及び反転アップ信号／ＵＰ１を生成する反転出力端子を有するＡＮＤ回路である。
【０２０８】
ここに、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路２８９においては、正相出力Ｑ＝Ｈレベル、逆相出力／Ｑ＝Ｌレベルとなる。
【０２０９】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウン信号／ＤＷＮ１＝Ｌレベル、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルとなる。
【０２１０】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベルとなり、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルが維持される。
【０２１１】
これに対して、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路２８９においては、正相出力Ｑ＝Ｌレベル、逆相出力／Ｑ＝Ｈレベルとなる。
【０２１２】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベル、アップ信号ＵＰ１＝Ｈレベル、反転アップ信号／ＵＰ１＝Ｌレベルとなる。
【０２１３】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベルが維持され、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルとなる。
【０２１４】
また、２９２はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃに反転データ信号／ＤＡＴＡが入力される。
【０２１５】
また、２９３はラッチ回路２９２の正相出力Ｑと反転データ信号／ＤＡＴＡとからダウン信号ＤＷＮ２及び反転ダウン信号／ＤＷＮ２を生成する反転出力端子を有するＡＮＤ回路である。
【０２１６】
また、２９４はラッチ回路２９２の逆相出力／Ｑと反転データ信号／ＤＡＴＡとからアップ信号ＵＰ２及び反転アップ信号／ＵＰ２を生成する反転出力端子を有するＡＮＤ回路である。
【０２１７】
ここに、反転データ信号／ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路２９２においては、正相出力Ｑ＝Ｈレベル、逆相出力／Ｑ＝Ｌレベルとなる。
【０２１８】
この結果、反転データ信号／ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ２＝Ｈレベル、反転ダウン信号／ＤＷＮ２＝Ｌレベル、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルとなる。
【０２１９】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベルとなり、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルが維持される。
【０２２０】
これに対して、反転データ信号／ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路２９２においては、正相出力Ｑ＝Ｌレベル、逆相出力／Ｑ＝Ｈレベルとなる。
【０２２１】
この結果、反転データ信号／ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベル、アップ信号ＵＰ２＝Ｈレベル、反転アップ信号／ＵＰ２＝Ｌレベルとなる。
【０２２２】
そして、その後、反転データ信号／ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベルが維持され、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルとなる。
【０２２３】
即ち、ラッチ回路２８９及びＡＮＤ回路２９０、２９１からなる回路と、ラッチ回路２９２及びＡＮＤ回路２９３、２９４からなる回路とは、相補的な動作を行うことになる。
【０２２４】
また、マルチプライング・チャージポンプ２８４、２８５は、図２５に示すように構成されており、マルチプライング・チャージポンプ２８４において、２９６は出力端、２９７はポンプ部、２９８はポンプ部２９７に駆動電圧ＶＢ３を供給する駆動電圧発生回路、２９９はキャパシタである。
【０２２５】
また、ポンプ部２９７において、３００〜３０５はエンハンスメント形のＭＥＳ ＦＥＴ、３０６〜３０９はキャパシタである。
【０２２６】
ここに、ＭＥＳ ＦＥＴ３００は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路２９８の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２２７】
また、ＭＥＳ ＦＥＴ３０１、３０２は、出力端２９６側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３０１は、ドレインをＭＥＳ ＦＥＴ３００のソースに接続され、ＭＥＳ ＦＥＴ３０２は、ドレインをＭＥＳ ＦＥＴ３０１のソースに接続され、ソースを出力端２９６に接続されている。
【０２２８】
また、キャパシタ３０６は、一端をＭＥＳ ＦＥＴ３０１のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転アップ信号／ＵＰ１が供給されるように構成されている。
【０２２９】
また、キャパシタ３０７は、一端をＭＥＳ ＦＥＴ３０２のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるアップ信号ＵＰ１が供給されるように構成されている。
【０２３０】
また、ＭＥＳ ＦＥＴ３０３、３０４は、出力端２９６側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３０３は、ソースを駆動電圧発生回路２９８の出力端に接続され、ＭＥＳ ＦＥＴ３０４は、ソースをＭＥＳ ＦＥＴ３０３のドレインに接続されている。
【０２３１】
また、ＭＥＳ ＦＥＴ３０５は、ソースをＭＥＳ ＦＥＴ３０４のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端２９６に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２３２】
また、キャパシタ３０８は、一端をＭＥＳ ＦＥＴ３０３のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるダウン信号ＤＷＮ１が供給されるように構成されている。
【０２３３】
また、キャパシタ３０９は、一端をＭＥＳ ＦＥＴ３０４のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転ダウン信号／ＤＷＮ１が供給されるように構成されている。
【０２３４】
また、マルチプライング・チャージポンプ２８５において、３１０は出力端、３１１はポンプ部、３１２はポンプ部３１１に駆動電圧ＶＢ４を供給する駆動電圧発生回路、３１３はキャパシタである。
【０２３５】
また、ポンプ部３１１において、３１４〜３１９はエンハンスメント形のＭＥＳ ＦＥＴ、３２０〜３２３はキャパシタである。
【０２３６】
ここに、ＭＥＳ ＦＥＴ３１４は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路３１２の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２３７】
また、ＭＥＳ ＦＥＴ３１５、３１６は、出力端３１０側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３１５は、ドレインをＭＥＳ ＦＥＴ３１４のソースに接続され、ＭＥＳ ＦＥＴ３１６は、ドレインをＭＥＳ ＦＥＴ３１５のソースに接続され、ソースを出力端３１０に接続されている。
【０２３８】
また、キャパシタ３２０は、一端をＭＥＳ ＦＥＴ３１５のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転ダウン信号／ＤＷＮ２が供給されるように構成されている。
【０２３９】
また、キャパシタ３２１は、一端をＭＥＳ ＦＥＴ３１６のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるダウン信号ＤＷＮ２が供給されるように構成されている。
【０２４０】
また、ＭＥＳ ＦＥＴ３１７、３１８は、出力端３１０側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３１７は、ソースを駆動電圧発生回路３１２の出力端に接続され、ＭＥＳ ＦＥＴ３１８は、ソースをＭＥＳ ＦＥＴ３１７のドレインに接続されている。
【０２４１】
また、ＭＥＳ ＦＥＴ３１９は、ソースをＭＥＳ ＦＥＴ３１８のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端３１０に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２４２】
また、キャパシタ３２２は、一端をＭＥＳ ＦＥＴ３１７のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるアップ信号ＵＰ２が供給されるように構成されている。
【０２４３】
また、キャパシタ３２３は、一端をＭＥＳ ＦＥＴ３１８をゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転アップ信号／ＵＰ２が供給されるように構成されている。
【０２４４】
ここに、駆動電圧発生回路２９８は、図２６に示すように構成されており、図２６中、３２５〜３３１はデプレッション形のＭＥＳ ＦＥＴ、３３２〜３３５はエンハンスメント形のＭＥＳ ＦＥＴ、３３６〜３３９は抵抗、３４０はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０２４５】
また、駆動電圧発生回路３１２は、図２７に示すように構成されており、図２７中、３４２〜３４８はデプレッション形のＭＥＳ ＦＥＴ、３４９〜３５２はエンハンスメント形のＭＥＳ ＦＥＴ、３５３〜３５６は抵抗、３５７はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０２４６】
これら駆動電圧発生回路２９８、３１２は、図２１に示す駆動電圧発生回路２３４と同一の回路構成とされており、駆動電圧発生回路２９８においては、ＭＥＳ ＦＥＴ３２５、３２６にそれぞれ信号ＭＥ１、／ＭＥ１が入力され、ＭＥＳ ＦＥＴ３２９にマルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが印加されるように構成されている。
【０２４７】
また、駆動電圧発生回路３１２においては、ＭＥＳ ＦＥＴ３４２、３４３にそれぞれ信号ＭＥ２、／ＭＥ２が入力され、ＭＥＳ ＦＥＴ３４６にマルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが印加されるように構成されている。
【０２４８】
ここに、駆動電圧発生回路２９８においては、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合には、ＭＥＳ ＦＥＴ３２５＝ＯＮ、ＭＥＳ ＦＥＴ３２６＝ＯＦＦ、ＭＥＳ ＦＥＴ３３５のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３３５＝ＯＦＦとなり、ＭＥＳ ＦＥＴ３２８〜３３１及び抵抗３３８、３３９からなる回路は、ＭＥＳ ＦＥＴ３２７、３３５からなる前段の回路と切り離され、駆動電圧ＶＢ３は、電源電圧ＶＤＤの１／２とされる。
【０２４９】
これに対して、信号ＭＥ１＝Ｌレベル、信号／ＭＥ１＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３２５＝ＯＦＦ、ＭＥＳ ＦＥＴ３２６＝ＯＮ、ＭＥＳ ＦＥＴ３３５のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３３５＝ＯＮとなり、ＭＥＳ ＦＥＴ３３１のソース電圧は上昇し、駆動電圧ＶＢ３は電源電圧ＶＤＤの１／２よりも上昇する。
【０２５０】
また、駆動電圧発生回路３１２においては、信号ＭＥ２＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合には、ＭＥＳ ＦＥＴ３４２＝ＯＮ、ＭＥＳ ＦＥＴ３４３＝ＯＦＦ、ＭＥＳ ＦＥＴ３５２のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３５２＝ＯＦＦとなり、ＭＥＳ ＦＥＴ３４５〜３４８及び抵抗３５５、３５６からなる回路は、ＭＥＳ ＦＥＴ３４４、３５２からなる前段の回路と切り離され、駆動電圧ＶＢ４は、電源電圧ＶＤＤの１／２とされる。
【０２５１】
これに対して、信号ＭＥ２＝Ｌレベル、信号／ＭＥ２＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、ダウン信号ＤＷＮｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３４２＝ＯＦＦ、ＭＥＳ ＦＥＴ３４３＝ＯＮ、ＭＥＳ ＦＥＴ３５２のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３５２＝ＯＮとなり、ＭＥＳ ＦＥＴ３４８のソース電圧は上昇し、駆動電圧ＶＢ４は電源電圧ＶＤＤの１／２よりも上昇する。
【０２５２】
ここに、図２８は、マルチプライング・チャージポンプ２８４、２８５の動作を説明するためのタイムチャートであり、図２８Ａはデータ信号ＤＡＴＡ、図２８Ｂはクロック信号ＣＬＫ、図２８Ｃはアップ信号ＵＰ１、図２８Ｄはアップ信号ＵＰ２、図２８Ｅはダウン信号ＤＷＮ１、図２８Ｆはダウン信号ＤＷＮ２、図２８Ｇはマルチプライング・チャージポンプ２８４の出力電流ｉ284、図２８Ｈはマルチプライング・チャージポンプ２８５の出力電流ｉ285を示している。
【０２５３】
即ち、データ信号ＤＡＴＡがＬレベルからＨレベルに反転した場合において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウン信号／ＤＷＮ１＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３０３がポンプ動作を行い、出力端２９６側からマルチプライング・チャージポンプ２８４に電流が流れ込み、出力端２９６の電圧ＣＰ−ＯＵＴは下降する。
【０２５４】
また、データ信号ＤＡＴＡがＨレベルからＬレベルに反転した場合（反転データ信号／ＤＡＴＡがＬレベルからＨレベルに反転した場合）において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、アップ信号ＵＰ２＝Ｈレベル、反転アップ信号／ＵＰ２＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３１７がポンプ動作を行い、出力端３１０側からマルチプライング・チャージポンプ２８５に電流が流れ込み、出力端３１０の電圧／ＣＰ−ＯＵＴは下降する。
【０２５５】
また、データ信号ＤＡＴＡがＬレベルからＨレベルに反転した場合において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、アップ信号ＵＰ１＝Ｈレベル、反転アップ信号／ＵＰ１＝Ｌレベルとされ、ＭＥＳＦＥＴ３０２がポンプ動作を行い、マルチプライング・チャージポンプ２８４から出力端２９６に電流が流れ出し、出力端２９６の電圧ＣＰ−ＯＵＴは上昇する。
【０２５６】
また、データ信号ＤＡＴＡがＨレベルからＬレベルに反転した場合（反転データ信号／ＤＡＴＡがＬレベルからＨレベルに反転した場合）において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ダウン信号ＤＷＮ２＝Ｈレベル、反転ダウン信号／ＤＷＮ２＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３１６がポンプ動作を行い、マルチプライング・チャージポンプ２８５から出力端３１０に電流が流れ出し、出力端３１０の電圧／ＣＰ−ＯＵＴは上昇する。
【０２５７】
また、ループフィルタ２８６は、図２９に示すように構成されており、図２９中、３５９は完全差動増幅器、３６０、３６１は抵抗、３６２、３６３はキャパシタ、ＶＣ、／ＶＣは電圧制御発振器２８７に供給すべき反転関係にある制御電圧である。
【０２５８】
電圧制御発振器２８７は、このループフィルタ２８６から出力される制御電圧ＶＣ、／ＶＣに応じた周波数のクロック信号ＣＬＫを出力するように構成されている。
【０２５９】
ここに、マルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが上昇し、又は、マルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが下降する場合には、制御電圧ＶＣが上昇し、制御電圧／ＶＣが下降する。
【０２６０】
これに対して、マルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが下降し、又は、マルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが上昇する場合には、制御電圧ＶＣが下降し、制御電圧／ＶＣが上昇する。
【０２６１】
このように構成された第２実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器２８３においては、電圧制御発振器２８７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ２８２は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０２６２】
この場合、位相同期ループ制御回路６３では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０２６３】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するようにマルチプライング・チャージポンプ２８４、２８５が制御される。
【０２６４】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０２６５】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２８４の出力電圧ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが高められ、制御電圧／ＶＣが低められ、クロック信号ＣＬＫの周波数が高められる。
【０２６６】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２６７】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２８５の出力電圧／ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが低められ、制御電圧／ＶＣが高められ、クロック信号ＣＬＫの周波数が低められる。
【０２６８】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ２８２は、位相同期ループ制御回路６３に制御されず、位相同期動作を継続させる。
【０２６９】
このように、この第２実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器２８３のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２７０】
本発明のクロック再生回路の第３実施例・・図３０、図３１
図３０は本発明のクロック再生回路の第３実施例の構成を示す回路図であり、図３０中、３６５は位相同期ループ、３６６は位相同期ループ制御回路である。
【０２７１】
ここに、位相同期ループ３６５は、図５に示す電圧制御発振器５７と回路構成の異なる電圧制御発振器３６７を設け、その他については、図５に示す位相同期ループ５６と同様に構成したものである。
【０２７２】
この電圧制御発振器３６７は図３１に示すように構成されており、図３１中、３６９〜３７２はリングオシレータを構成する遅延セルであり、遅延セル３６９からクロック信号φ１、φ５が出力され、遅延セル３７０からクロック信号φ２、φ６が出力され、遅延セル３７１からクロック信号φ３、φ７が出力され、遅延セル３７２からクロック信号φ４、φ８が出力されるように構成されている。
【０２７３】
また、３７３はクロック信号φ５を反転して、クロック信号φ１と同期させるべきクロック信号φ９を出力するインバータ、３７４はクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、３７５はチャージポンプ（ＣＰ）、３７６はループフィルタ（ＬＦ）であり、このループフィルタ３７６の出力電圧により遅延セル３６９〜３７２の遅延時間が制御される。
【０２７４】
また、位相同期ループ制御回路３６６は、図５に示す周波数誤差推定回路６４と回路構成の異なる周波数誤差推定回路３７８を設け、その他については、図５に示す位相同期ループ制御回路６３と同様に構成したものである。
【０２７５】
この周波数誤差推定回路３７８は、図５に示す遅延同期ループ６５を設けず、電圧制御発振器３６７から出力されるクロック信号φ１〜φ８を使用するようにしたものであり、図５に示す遅延同期ループ６５を設けない点を除き、図５に示す周波数誤差推定回路６４と同様に構成したものである。
【０２７６】
このように構成された第３実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器３６７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ３６５は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０２７７】
この場合、位相同期ループ制御回路３６６では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０２７８】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ３６５が制御される。
【０２７９】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０２８０】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０２８１】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２８２】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０２８３】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ３６５は、位相同期ループ制御回路３６６に制御されず、位相同期動作を継続させる。
【０２８４】
このように、この第３実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器３７４のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２８５】
本発明のクロック再生回路の第４実施例・・図３２、図３３
図３２は本発明のクロック再生回路の第４実施例の構成を示す回路図であり、図３２中、３８０は位相同期ループ、３８１は位相同期ループ３８０を制御する位相同期ループ制御回路である。
【０２８６】
ここに、位相同期ループ３８０は、図５に示すマルチプライング・チャージポンプ２２８と回路構成の異なるマルチプライング・チャージポンプ３８２を設け、その他については、図５に示す位相同期ループ５６と同様に構成したものである。
【０２８７】
また、位相同期ループ制御回路３８１は、図５に示すロック検出回路１９４、ＮＡＮＤ回路２２６、２２７及びローパスフィルタ１８６を設けず、この代わりに、図５に示すローパスフィルタ１８６と回路構成の異なるローパスフィルタ（ＬＰＦ）３８３、３８４を設け、その他については、図５に示す位相同期ループ制御回路６３と同様に構成したものである。
【０２８８】
ここに、ローパスフィルタ３８３、３８４及びマルチプライング・チャージポンプ３８２は、図３３に示すように構成されている。
【０２８９】
ローパスフィルタ３８３、３８４において、３８６、３８７は完全差動増幅器、３８８、３８９は抵抗、３９０、３９１はキャパシタである。
【０２９０】
また、マルチプライング・チャージポンプ３８２において、３９２は出力端、３９３、３９４は掛算器（例えば、ギルバート・セル）、３９５はポンプ部であり、３９６、３９７はポンプ部３９５に駆動電圧ＶＢ５、ＶＢ６を供給する駆動電圧発生回路である。
【０２９１】
また、ポンプ部３９５において、３９８〜４０３はエンハンスメント形のＭＥＳ ＦＥＴ、４０４〜４０７はキャパシタである。
【０２９２】
ここに、ＭＥＳ ＦＥＴ３９８は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路３９６の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２９３】
また、ＭＥＳ ＦＥＴ３９９、４００は、出力端３９２側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３９９は、ドレインをＭＥＳ ＦＥＴ３９８のソースに接続され、ＭＥＳ ＦＥＴ４００は、ドレインをＭＥＳ ＦＥＴ３９９のソースに接続され、ソースを出力端３９２に接続されている。
【０２９４】
また、キャパシタ４０４は、一端をＭＥＳ ＦＥＴ３９９のゲート及びドレインに接続され、他端に掛算器３９４から出力される反転アップ信号／ＵＰＢが供給されるように構成されている。
【０２９５】
また、キャパシタ４０５は、一端をＭＥＳ ＦＥＴ４００のゲート及びドレインに接続され、他端に掛算器３９４から出力されるアップ信号ＵＰＢが供給されるように構成されている。
【０２９６】
また、ＭＥＳ ＦＥＴ４０１、４０２は、出力端３９２側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ４０１は、ソースを駆動電圧発生回路３９７の出力端に接続され、ＭＥＳ ＦＥＴ４０２は、ソースをＭＥＳ ＦＥＴ４０１のドレインに接続されている。
【０２９７】
また、ＭＥＳ ＦＥＴ４０３は、ソースをＭＥＳ ＦＥＴ４０２のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端３９２に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２９８】
また、キャパシタ４０６は、一端をＭＥＳ ＦＥＴ４０１のゲート及びドレインに接続され、他端に掛算器３９３から出力されるダウン信号ＤＷＮＢが供給されるように構成されている。
【０２９９】
また、キャパシタ４０７は、一端をＭＥＳ ＦＥＴ４０２のゲート及びドレインに接続され、他端に掛算器３９３から出力される反転ダウン信号／ＤＷＮＢが供給されるように構成されている。
【０３００】
また、駆動電圧発生回路３９６、３９７において、４０８〜４１１はデプレッション形のＭＥＳ ＦＥＴであり、これら駆動電圧発生回路３９６、３９７は、駆動電圧ＶＢ５、ＶＢ６が出力端３９２の電圧ＣＰ−ＯＵＴと同一電圧となるように動作するものである。
【０３０１】
ここに、周波数超過信号Ｓ＋＝Ｌレベル、周波数不足信号Ｓ−＝Ｌレベルの場合には、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなり、掛算器３９３は、ダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して非活性状態、掛算器３９４は、アップ信号ＵＰ及び反転アップ信号／ＵＰ＝に対して非活性状態となる。
【０３０２】
この場合において、ダウン信号ＤＷＮ＝Ｈレベル、反転ダウン信号／ＤＷＮ＝Ｌレベルになると、掛算器３９３から出力されるダウン信号ＤＷＮＢ＝Ｈレベルになり、ＭＥＳ ＦＥＴ４０２がポンプ動作を行い、出力端３９２側からＭＥＳ ＦＥＴ４０３側に電流が流れ込む。
【０３０３】
また、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮが交互にＨレベルになると、ダウン信号ＤＷＮＢ及び反転ダウン信号／ＤＷＮＢが交互にＨレベルになり、ＭＥＳ ＦＥＴ４０１、４０２が交互にポンプ動作を行い、出力端３９２側からＭＥＳ ＦＥＴ４０３側に電流が流れ込む。
【０３０４】
また、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルになると、掛算器３９４から出力されるアップ信号ＵＰＢがＨレベルになり、ＭＥＳ ＦＥＴ４００がポンプ動作を行い、ＭＥＳ ＦＥＴ４００側から出力端３９２側に電流が流れ出す。
【０３０５】
また、アップ信号ＵＰ及び反転アップ信号／ＵＰが交互にＨレベルになると、アップ信号ＵＰＢ及び反転アップ信号／ＵＰＢが交互にＨレベルになり、ＭＥＳＦＥＴ４００、３９９が交互にポンプ動作を行い、ＭＥＳ ＦＥＴ４００側から出力端３９２側に電流が流れ出す。
【０３０６】
また、周波数超過信号Ｓ＋＝Ｈレベル、周波数不足信号Ｓ−＝Ｌレベルの場合、ダウン信号ＤＷＮｆ＝Ｌレベル、反転ダウン信号／ＤＷＮｆ＝Ｈレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなり、掛算器３９３は、ダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して活性状態、掛算器３９４は、アップ信号ＵＰ及び反転アップ信号／ＵＰに対して非活性状態となる。
【０３０７】
この場合、ダウン信号ＤＷＮ＝Ｈレベルになると、ダウン信号ＤＷＮｆとダウン信号ＤＷＮ、及び、反転ダウン信号／ＤＷＮｆと反転ダウン信号／ＤＷＮが掛け算され、出力端３９２からＭＥＳ ＦＥＴ４０３側により多くの電流が流れ込む。
【０３０８】
また、周波数超過信号Ｓ＋＝Ｌレベル、周波数不足信号Ｓ−＝Ｈレベルの場合には、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベル、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなり、掛算器３９３はダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して非活性状態、掛算器３９４はアップ信号ＵＰ及び反転アップ信号／ＵＰに対して活性状態となる。
【０３０９】
この場合、アップ信号ＵＰ＝Ｈレベルになると、アップ信号ＵＰｆとアップ信号ＵＰ、及び、反転アップ信号／ＵＰｆと反転アップ信号／ＵＰが掛け算され、ＭＥＳ ＦＥＴ４００側から出力端３９２により多くの電流が流れ出る。
【０３１０】
このように構成された第４実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器５７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ３８０は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０３１１】
この場合、位相同期ループ制御回路３８１では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０３１２】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ３８０が制御される。
【０３１３】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０３１４】
この結果、アップ信号ＵＰｆ＝Ｈレベル、反転アップ信号／ＵＰｆ＝Ｌレベルにされ、マルチプライング・チャージポンプ３８２の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０３１５】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０３１６】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベルにされ、マルチプライング・チャージポンプ３８２の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０３１７】
このように、この第４実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器５８のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０３１８】
【発明の効果】
本発明のクロック再生回路・・図１
本発明のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、周波数の引き込みを高速化し、クロック再生の高速化を図ることができる。
【０３１９】
本発明の周波数誤差推定回路・・図２
本発明の周波数誤差推定回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数と、データ信号ＤＡＴＡのビット転送周波数との誤差を推定することができるので、周波数誤差検出の高速化を図ることができ、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化し、クロック再生の高速化を図ることができる。
【０３２０】
参考例の位相検出器・・図３
参考例の位相検出器によれば、電圧制御発振器の出力信号を入力信号でラッチしてなる信号と入力信号ＩＮとを論理積処理することにより、チャージポンプ駆動信号を得ることができるように構成し、ワンショットパルス発生回路を必要としていないので、入力信号の高速化に対応することができる。
【０３２１】
参考例のチャージポンプ・・図４
参考例のチャージポンプによれば、チャージポンプ駆動信号に必要なパルス幅をキャパシタによって決定するように構成されているので、チャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができる。
【０３２２】
また、参考例のチャージポンプによれば、駆動電圧をチャージポンプの出力端の電圧と同一電圧になるように制御する場合には、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【０３２３】
また、参考例のチャージポンプを２個使用する場合には、相補的に駆動する回路構成が可能となり、電圧制御発振器の出力信号が電源ノイズの影響を受けないようにすることができる。
【図面の簡単な説明】
【図１】本発明のクロック再生回路の原理説明図である。
【図２】本発明の周波数誤差推定回路の原理説明図である。
【図３】 参考例の位相検出器の原理説明図である。
【図４】 参考例のチャージポンプの原理説明図である。
【図５】本発明のクロック再生回路の第１実施例の構成を示す回路図である。
【図６】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成する位相検出器の構成を示す回路図である。
【図７】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの動作を説明するためのタイムチャートである。
【図８】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの第１構成例を示す回路図である。
【図９】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループを構成する遅延セルに使用することができる遅延セルの一例の構成を示す回路図である。
【図１０】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの第２構成例を示す回路図である。
【図１１】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設けるラッチ回路を示す回路図である。
【図１２】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路の構成を示す回路図である。
【図１３】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路のデコーダのうち、位相誤差信号を出力するデコーダの構成を示す回路図である。
【図１４】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路のデコーダのうち、周波数過不足信号を出力するデコーダの構成を示す回路図である。
【図１５】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するローパスフィルタの構成を示す回路図である。
【図１６】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第１構成例を示す回路図である。
【図１７】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第２構成例を示す回路図である。
【図１８】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第３構成例を示す回路図である。
【図１９】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第４構成例を示す回路図である。
【図２０】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図２１】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける駆動電圧発生回路の構成を示す回路図である。
【図２２】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの動作を説明するためのタイムチャートである。
【図２３】本発明のクロック再生回路の第２実施例の構成を示す回路図である。
【図２４】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成する位相検出器の構成を示す回路図である。
【図２５】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図２６】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける一方の駆動電圧発生回路の構成を示す回路図である。
【図２７】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける他方の駆動電圧発生回路の構成を示す回路図である。
【図２８】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの動作を説明するためのタイムチャートである。
【図２９】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するループフィルタの構成を示す回路図である。
【図３０】本発明のクロック再生回路の第３実施例の構成を示す回路図である。
【図３１】本発明のクロック再生回路の第３実施例が設ける位相同期ループを構成する電圧制御発振器の構成を示す回路図である。
【図３２】本発明のクロック再生回路の第４実施例の構成を示す回路図である。
【図３３】本発明のクロック再生回路の第４実施例が設ける位相同期ループ制御回路を構成するローパスフィルタの構成及び位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図３４】従来のクロック再生回路の一例の構成を示す回路図である。
【図３５】従来の位相検出器及びチャージポンプの一例の構成を示す回路図である。
【符号の説明】
ＰＤ 位相検出器
ＣＰ チャージポンプ
ＬＦ ループフィルタ
ＬＰＦ ローパスフィルタ
ＶＣＯ 電圧制御発振器
【産業上の利用分野】
本発明は、受信したデータ信号を再生する場合等に必要とされるクロック信号（送信クロック信号）を、受信したデータ信号自身から再生する（抽出）するためのクロック再生回路、および、このようなクロック再生回路等に使用される周波数誤差推定回路に関する。
【０００２】
【従来の技術】
従来のクロック再生回路の一例・・図３４
従来、受信したデータ信号を再生する場合等に必要とされるクロック信号を、受信したデータ信号自身から再生するためのクロック再生回路として、図３４に、その回路図を示すようなものが提案されている。
【０００３】
このクロック再生回路は、位相周波数同期ループ（ＰＦＬＬ）からなるものであり、図３４中、１はデータ信号としてＮＲＺ（Ｎo-Ｒeturn to Ｚero）信号が入力されるデータ入力端子である。
【０００４】
また、２は電圧制御発振器（ＶＣＯ）、３は電圧制御発振器２から出力される信号ＳVCOの位相を９０°遅延させてなる遅延信号ＳVCOQを得るための遅延線である。
【０００５】
また、４はワンチップ化されてなる位相周波数検出器（ＰＦＤ）であり、５はＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOとの位相誤差を検出する位相検出器（ＰＤ）、６はＮＲＺ信号と遅延線３により得られる遅延信号ＳVCOQとの位相誤差を検出する位相検出器（ＱＰＤ）である。
【０００６】
また、７は位相検出器５から出力される位相誤差検出信号Ｑ１と位相検出器６から出力される位相誤差検出信号Ｑ２に基づいて、ＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOとの周波数誤差を検出する周波数検出器（ＦＤ）である。
【０００７】
また、８は位相検出器５から出力される位相誤差検出信号Ｑ１と周波数検出器７から出力される周波数誤差検出信号Ｑ３との合成信号Ｑ１＋Ｑ３に対してローパスフィルタとして機能するループフィルタ（ＬＦ）であり、９はＮＰＮトランジスタ、１０、１１は抵抗、１２はコンデンサである。
【０００８】
このループフィルタ８から出力される電圧Ｖcは、制御電圧として電圧制御発振器２に供給され、電圧制御発振器２は、この制御電圧Ｖcに応じた周波数の信号ＳVCOを出力することになる。
【０００９】
このクロック再生回路は、電圧制御発振器２の出力信号ＳVCOをＮＲＺ信号自身から再生したクロック信号ＣＬＫとして出力するというものであり、サイクルスリップごとに、即ち、ＮＲＺ信号と電圧制御発振器２の出力信号ＳVCOの位相誤差が３６０°に広がるごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出し、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との一致を図るとしている。
【００１０】
従来の位相検出器及びチャージポンプの一例・・図３５
従来、位相同期ループに使用される位相検出器及びチャージポンプとして、図３５に、その回路図を示すようなものが提案されている。
【００１１】
図３５中、１４は位相検出器であり、１５はデータ入力端子Ｄに電圧制御発振器の出力信号ＳVCOが入力され、同期信号入力端子Ｃに入力信号ＩＮが入力されるラッチ回路（Ｄフリップフロップ回路）である。
【００１２】
また、１６は入力信号ＩＮを入力し、ワンショットパルスＯＳを発生するワンショットパルス発生回路である。
【００１３】
また、１７はラッチ回路１５の逆相出力／Ｑとワンショットパルス発生回路１６から出力されるワンショットパルスＯＳとをＮＡＮＤ処理し、電圧制御発振器の出力信号ＳVCOの周波数を上げるためのアップ信号ＵＰを出力するＮＡＮＤ回路である。
【００１４】
また、１８はラッチ回路１５の正相出力Ｑとワンショットパルス発生回路１６から出力されるワンショットパルスＯＳとをＡＮＤ処理し、電圧制御発振器の出力信号ＳVCOの周波数を下げるためのダウン信号ＤＷＮを出力するＡＮＤ回路である。
【００１５】
また、１９はチャージポンプであり、ＶＣＣは電源電圧、２０はＮＡＮＤ回路１７から出力されるアップ信号ＵＰによりＯＮ、ＯＦＦが制御されるＰＮＰトランジスタ、２１はＡＮＤ回路１８から出力されるダウン信号ＤＷＮによりＯＮ、ＯＦＦが制御されるＮＰＮトランジスタである。
【００１６】
ここに、位相検出器１４においては、電圧制御発振器の出力信号ＳVCOの位相が入力信号ＩＮの位相よりも進んでいる場合には、ラッチ回路１５の正相出力Ｑ＝高レベル（以下、Ｈレベルという）、ラッチ回路１５の逆相出力／Ｑ＝低レベル（以下、Ｌレベルという）となる。
【００１７】
この結果、この場合には、ワンショットパルス発生回路１６からワンショットパルスＯＳが発生されている間、アップ信号ＵＰ＝Ｈレベル、ダウン信号ＤＷＮ＝Ｈレベルとなる。
【００１８】
したがって、この場合には、チャージポンプ１９においては、ＰＮＰトランジスタ２０＝ＯＦＦ、ＮＰＮトランジスタ２１＝ＯＮとなり、ループフィルタ側からチャージポンプ１９に電流が流れ込むことになる。
【００１９】
これに対して、電圧制御発振器の出力信号ＳVCOの位相が入力信号ＩＮの位相よりも遅れている場合には、ラッチ回路１５の正相出力Ｑ＝Ｌレベル、ラッチ回路１５の逆相出力／Ｑ＝Ｈレベルとなる。
【００２０】
この結果、この場合には、ワンショットパルス発生回路１６からワンショットパルスＯＳが発生されている間、アップ信号ＵＰ＝Ｌレベル、ダウン信号ＤＷＮ＝Ｌレベルとなる。
【００２１】
したがって、この場合には、チャージポンプ１９においては、ＰＮＰトランジスタ２０＝ＯＮ、ＮＰＮトランジスタ２１＝ＯＦＦとなり、チャージポンプ１９からループフィルタ側に電流が流れ出すことになる。
【００２２】
【発明が解決しようとする課題】
図３４に示すクロック再生回路が有する問題点
図３４に示すクロック再生回路においては、サイクルスリップごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出するとしているので、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差が小さくなってくると、ループフィルタ８から出力される電圧ＶCが余りに低くなってしまい、このため、周波数引き込みに時間がかかりすぎ、クロック再生の高速化を図ることができないという問題点があった。
【００２３】
ここに、位相検出器５及び周波数検出器７のゲインを上げるようにする場合には、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差が小さくなってきた場合においても、ループフィルタ８から出力される電圧Ｖcを高めることができるが、このようにすると、データ通信中のタイミング・ジッタが増加してしまうという問題点があった。
【００２４】
図３４に示す周波数検出器７が有する問題点
図３４に示す周波数検出器７においては、サイクルスリップごとに、ＮＲＺ信号のビット転送周波数と電圧制御発振器２の出力信号ＳVCOの周波数との誤差を検出しているので、周波数誤差検出の高速化を図ることができず、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化して、クロック再生の高速化を図ることができないという問題点があった。
【００２５】
図３５に示す位相検出器１４が有する問題点
図３５に示す位相検出器１４においては、ワンショットパルス発生回路１６からワンショットパルスＯＳを発生させ、チャージポンプ駆動信号（アップ信号ＵＰ、ダウン信号ＤＷＮ）のパルス幅を決定するようにしているが、入力信号ＩＮが高速になると、ワンショットパルスＯＳの発生が困難になり、入力信号ＩＮの高速化に対応することができないという問題点があった。
【００２６】
図３５に示すチャージポンプ１９が有する問題点
図３５に示すチャージポンプ１９においては、入力信号ＩＮが高速化し、ワンショットパルスＯＳのパルス幅が短くなり、チャージポンプ駆動信号のパルス幅が短くなると、これに応答した動作が困難になり、入力信号ＩＮの高速化に対応することができないという問題点があった。
【００２７】
本発明は、かかる点に鑑み、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック再生の高速化を図ることができるようにしたクロック再生回路を提供することを第１の目的とする。
【００２８】
また、本発明は、周波数誤差検出の高速化を図り、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化し、クロック再生の高速化を図ることができるようにした周波数誤差推定回路を提供することを第２の目的とする。
【００２９】
また、参考例として、入力信号の高速化に対応することができるようにした位相検出器を提供する。
【００３０】
更に、参考例として、チャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができるようにしたチャージポンプを提供する。
【００３１】
【課題を解決するための手段】
本発明のクロック再生回路・・図１
図１は本発明のクロック再生回路の原理説明図であり、図１中、２６は位相同期ループ、２７は位相同期ループ制御回路、２８は電圧制御発振器、ＣＬＫは電圧制御発振器２８が出力するクロック信号、ＤＡＴＡはＮＲＺ信号からなるデータ信号である。
【００３２】
第１の発明は、位相同期ループ２６と、位相同期ループ制御回路２７とを有し、位相同期ループ２６は、クロック信号ＣＬＫを出力する電圧制御発振器２８と、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（図示せず）と、該位相検出器の出力信号及び位相同期ループ制御回路２７の出力信号を入力して電圧制御発振器２８を制御する電圧制御発振器制御回路（図示せず）を有し、位相同期ループ制御回路２７は、クロック信号ＣＬＫの０［ rad ］〜２π［ rad ］の位相を複数の位相域に分割して量子化し、データ信号ＤＡＴＡが遷移する毎に、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、クロック信号ＣＬＫをデータ信号ＤＡＴＡから再生したクロック信号ＣＬＫとして出力するように構成されているというものである。
【００３３】
第２の発明は、位相同期ループ２６と、位相同期ループ制御回路２７とを有し、位相同期ループ２６は、クロック信号ＣＬＫを出力する電圧制御発振器２８と、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（図示せず）と、該位相検出器の出力信号及び位相同期ループ制御回路２７の出力信号を入力して電圧制御発振器２８を制御する電圧制御発振器制御回路（図示せず）を有し、位相同期ループ制御回路２７は、データ信号ＤＡＴＡが遷移する毎に、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、クロック信号ＣＬＫをデータ信号ＤＡＴＡから再生したクロック信号ＣＬＫとして出力するように構成されるクロック再生回路であって、電圧制御発振器２８は、クロック信号ＣＬＫと同相の信号を含む、ｍ相クロック信号（但し、ｍ＝４以上の整数）を出力するリングオシレータ（図示せず）を設けて構成され、位相同期ループ制御回路２７は、前記ｍ相クロック信号をデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時にラッチする第１のラッチ回路（図示せず）と、前記ｍ相クロック信号をデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時にラッチする第２のラッチ回路（図示せず）と、これら第１、第２のラッチ回路の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力する周波数誤差推定信号出力回路（図示せず）とを有しているというものである。
【００３４】
本発明の周波数誤差推定回路・・図２
図２は本発明の周波数誤差推定回路の原理説明図であり，本発明の周波数誤差推定回路は、多相化回路３０と、ラッチ回路３１、３２と、周波数誤差推定信号出力回路３３とを有している。
【００３５】
ここに、多相化回路３０は、クロック信号ＣＬＫをｍ相クロック信号φ１〜φｍ（但し、ｍ＝４以上の整数）に多相化するものである。
【００３６】
また、ラッチ回路３１は、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時（例えば、ＨレベルからＬレベルへの遷移時）にラッチするものである。
【００３７】
また、ラッチ回路３２は、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時（例えば、ＬレベルからＨレベルへの遷移時）にラッチするものである。
【００３８】
また、周波数誤差推定信号出力回路３３は、ラッチ回路３１、３２の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力するものである。
【００３９】
参考例の位相検出器・・図３
図３は参考例の位相検出器の原理説明図であり、参考例の位相検出器は、ラッチ回路３５と、論理積回路３６、３７とを有し、これら論理積回路３６、３７の出力信号をチャージポンプ駆動信号として出力するというものである。
【００４０】
ここに、ラッチ回路３５は、電圧制御発振器の出力信号ＳVCOを入力信号ＩＮでラッチし、正相出力信号と逆相出力信号とを出力するものである。
【００４１】
また、論理積回路３６は、ラッチ回路３５の正相出力信号と入力信号ＩＮとを論理積処理し、チャージポンプ駆動信号として、例えば、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを出力するものである。
【００４２】
また、論理積回路３７は、ラッチ回路３５の逆相出力信号と入力信号ＩＮとを論理積処理し、チャージポンプ駆動信号として、例えば、アップ信号ＵＰ及び反転アップ信号／ＵＰを出力するものである。
【００４３】
参考例のチャージポンプ・・図４
図４は参考例のチャージポンプの原理説明図であり、参考例のチャージポンプは、電流の流し出し又は流し込みを行うポンプ部４０と、このポンプ部４０に駆動電圧を供給する駆動電圧発生回路４１とを有している。なお、４２は出力端である。
【００４４】
また、ポンプ部４０において、４３は端部４３Ａから端部４３Ｂへの方向を順方向（電流が流れやすい方向）とする一方向性素子、４４は端部４４Ａから端部４４Ｂへの方向を順方向とする一方向性素子、４５は端部４５Ａから端部４５Ｂへの方向を順方向とする一方向性素子である。
【００４５】
また、４６は端部４６Ａから端部４６Ｂへの方向を順方向とする一方向性素子、４７は端部４７Ａから端部４７Ｂへの方向を順方向とする一方向性素子、４８は端部４８Ａから端部４８Ｂへの方向を順方向とする一方向性素子である。
【００４６】
これら一方向性素子４３〜４８には、ダイオード又はダイオード接続した電界効果トランジスタを使用することができる。
【００４７】
ここに、一方向性素子４３は、端部４３Ａを駆動電圧発生回路４１に接続され、一方向性素子４４は、端部４４Ａを一方向性素子４３の端部４３Ｂに接続され、一方向性素子４５は、端部４５Ａを一方向性素子４４の端部４４Ｂに接続され、端部４５Ｂを出力端４２に接続されている。
【００４８】
また、一方向性素子４６は、端部４６Ａを出力端４２に接続され、一方向性素子４７は、端部４７Ａを一方向性素子４６の端部４６Ｂに接続され、一方向性素子４８は、端部４８Ａを一方向性素子４７の端部４７Ｂに接続され、端部４８Ｂを駆動電圧発生回路４１に接続されている。
【００４９】
また、４９〜５２はキャパシタ、ＵＰは電圧制御発振器の出力信号の周波数を上げるために位相検出器から供給されるアップ信号、／ＵＰはアップ信号と反転関係にある反転アップ信号である。
【００５０】
また、ＤＷＮは電圧制御発振器の出力信号の周波数を下げるために位相検出器から供給されるダウン信号、／ＤＷＮはダウン信号と反転関係にある反転ダウン信号である。
【００５１】
ここに、キャパシタ４９は、端部４９Ａを一方向性素子４４の端部４４Ａに接続され、端部４９Ｂに、例えば、反転アップ信号／ＵＰが供給されるように構成されている。
【００５２】
また、キャパシタ５０は、端部５０Ａを一方向性素子４５の端部４５Ａに接続され、端部５０Ｂに、例えば、アップ信号ＵＰが供給されるように構成されている。
【００５３】
また、キャパシタ５１は、端部５１Ａを一方向性素子４７の端部４７Ａに接続され、端部５１Ｂに、例えば、反転ダウン信号／ＤＷＮが供給されるように構成されている。
【００５４】
また、キャパシタ５２は、端部５２Ａを一方向性素子４８の端部４８Ａに接続され、端部５２Ｂに、例えば、ダウン信号ＤＷＮが供給されるように構成されている。
【００５５】
【作用】
本発明のクロック再生回路・・図１
本発明のクロック再生回路においては、位相同期ループ制御回路２７を設け、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ２６を制御するとしている。
【００５６】
即ち、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ２６を制御するとしている。
【００５７】
したがって、サイクルスリップごとに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を検出するとしている従来例の場合と異なり、周波数の引き込みを高速化することができる。
【００５８】
本発明の周波数誤差推定回路・・図２
本発明の周波数誤差推定回路においては、多相化回路３０により、クロック信号ＣＬＫをｍ相クロック信号φ１〜φｍに多相化し、ラッチ回路３１において、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベルから第２のレベルへの遷移時にラッチし、ラッチ回路３２において、ｍ相クロック信号φ１〜φｍをデータ信号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時にラッチするとしている。
【００５９】
これにより、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差とを記憶することができる。
【００６０】
そして、周波数誤差推定信号出力回路３３において、ラッチ回路３１、３２の出力信号をデコードして、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定する周波数誤差推定信号を出力させるとしている。
【００６１】
したがって、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数と、データ信号ＤＡＴＡのビット転送周波数との誤差を推定することができ、周波数誤差検出の高速化を図ることができ、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化することができる。
【００６２】
参考例の位相検出器・・図３
参考例の位相検出器においては、ラッチ回路３５の出力信号と入力信号ＩＮとを論理積処理することにより、チャージポンプ駆動信号を得るように構成されており、ワンショットパルス発生回路を必要としていないので、入力信号ＩＮの高速化に対応することができる。
【００６３】
参考例のチャージポンプ・・図４
参考例のチャージポンプにおいては、アップ信号ＵＰをＨレベルとすることにより、あるいは、アップ信号ＵＰ及び反転アップ信号／ＵＰを交互にＨレベルとすることにより、出力端４２側に電流を流し出させることができる。
【００６４】
また、ダウン信号ＤＷＮをＨレベルとすることにより、あるいは、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを交互にＨレベルとすることにより、出力端４２側から電流を流し込むことができる。
【００６５】
ここに、アップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮの一方向性素子４５、４４、４８、４７の端部４５Ａ、４４Ａ、４８Ａ、４７Ａに対する印加は、それぞれ、キャパシタ５０、４９、５２、５１を介して行われる。
【００６６】
この結果、アップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ、反転ダウン信号／ＤＷＮに必要なパルス幅は、これらキャパシタ５０、４９、５２、５１により決定されるので、これらチャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができる。
【００６７】
また、参考例のチャージポンプにおいては、駆動電圧発生回路４１を、一方向性素子４３の端部４３Ａの電圧及び一方向性素子４８の端部４８Ｂの電圧が出力端４２の電圧と同一ないし略同一の電圧になるように制御する構成とする場合には、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【００６８】
ここに、一方向性素子４３〜４５を、例えば、ダイオード接続した電界効果トランジスタで構成した場合において、これら電界効果トランジスタのスレッショルド電圧をＶTH、一方向性素子４３の端部４３Ａの電圧をＶ43A、出力端４２の電圧をＶ42、アップ信号ＵＰ及び反転アップ信号／ＵＰの振幅をＭとすると、一方向性素子４４の端部４４Ａの電圧Ｖ44Aは、Ｖ43A−ＶTH＋Ｍ〜Ｖ43A−ＶTHとなり、一方向性素子４５の端部４５Ａの電圧Ｖ45Aは、Ｖ45A＝Ｖ42＋ＶTH〜Ｖ42＋ＶTH−Ｍとなる。
【００６９】
そこで、Ｖ43A＝Ｖ42となるように制御する場合には、一方向性素子４４を通る電荷Ｑpumpは、Ｃ（Ｖ44A−Ｖ45A−ＶTH）＝Ｃ｛Ｖ43A−ＶTH＋Ｍ−（Ｖ42＋ＶTH−Ｍ）−ＶTH｝＝Ｃ（２Ｍ−３ＶTH）となる。但し、Ｃは、キャパシタ４９、５０の容量である。
【００７０】
したがって、出力端４２に流れ出る電流Ｉpumpは、ｆpump×Ｑpumpとなる。但し、ｆpumpはｂｐｓ（bit per second）×ＤＴＤ（data transition density）である。
【００７１】
また、参考例のチャージポンプを２個使用する場合には、相補的に駆動する回路構成が可能となり、電圧制御発振器の出力信号が電源ノイズの影響を受けないようにすることができる。
【００７２】
【実施例】
以下、図５〜図３３を参照して、本発明のクロック再生回路の第１実施例〜第４実施例につき、本発明の周波数誤差推定回路の実施例を含めて説明する。
【００７３】
本発明のクロック再生回路の第１実施例・・図５〜図２２
図５は本発明のクロック再生回路の第１実施例の構成を示す回路図であり、図５中、５５はクロック信号を再生すべきデータ信号ＤＡＴＡが入力されるデータ入力端子である。
【００７４】
また、５６は位相同期ループ（ＰＬＬ）であり、５７はクロック信号ＣＬＫを出力する電圧制御発振器（ＶＣＯ）、５８はクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差を検出する位相検出器（ＰＤ）である。
【００７５】
この位相検出器５８は、図６に示すように構成されており、図６中、６０はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃにデータ信号ＤＡＴＡが入力される。
【００７６】
また、６１はラッチ回路６０の正相出力Ｑとデータ信号ＤＡＴＡとからダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮを生成する反転出力端子を有するＡＮＤ回路である。
【００７７】
また、６２はラッチ回路６０の逆相出力／Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ及び反転アップ信号／ＵＰを生成する反転出力端子を有するＡＮＤ回路である。
【００７８】
ここに、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路６０の正相出力Ｑ＝Ｈレベル、ラッチ回路６０の逆相出力／Ｑ＝Ｌレベルとなる。
【００７９】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ＝Ｈレベル、反転ダウン信号／ＤＷＮ＝Ｌレベル、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなる。
【００８０】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベルとなり、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルが維持される。
【００８１】
これに対して、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路６０の正相出力Ｑ＝Ｌレベル、ラッチ回路６０の逆相出力／Ｑ＝Ｈレベルとなる。
【００８２】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなる。
【００８３】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン信号／ＤＷＮ＝Ｈレベルが維持され、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなる。
【００８４】
このように、位相検出器５８は、電圧制御発振器５７から出力されるクロック信号ＣＬＫをデータ信号ＤＡＴＡでラッチしてなる信号とデータ信号ＤＡＴＡとを論理積処理することにより、チャージポンプ駆動信号であるアップ信号ＵＰ、反転アップ信号／ＵＰ、ダウン信号ＤＷＮ、反転ダウン信号／ＤＷＮを得ることができるようにされており、ワンショットパルス発生回路を必要としていないので、データ信号ＤＡＴＡの高速化に対応することができる。
【００８５】
また、図５において、６３はクロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ５６を制御する位相同期ループ制御回路である。
【００８６】
また、６４はデータ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡの位相誤差と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡの位相誤差との関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数の誤差を推定する周波数誤差推定回路である。
【００８７】
この周波数誤差推定回路６４においては、クロック信号ＣＬＫの位相０〜２πは、図７及び表１に示すように量子化される。以下、量子化された位相を量子化位相、量子化位相で比較された位相誤差を量子化位相誤差と言う。
【００８８】
【表１】
また、周波数誤差推定回路６４において、６５は遅延同期ループ（ＤＬＬ）であり、この遅延同期ループ６５は、図７に示すように、クロック信号ＣＬＫの位相を８分割し、クロック信号ＣＬＫを、クロック信号ＣＬＫと同相のクロック信号φ１を含む、π／４ずつ位相を異にする８相のクロック信号φ１〜φ８に多相化するものである。
【００９０】
この遅延同期ループ６５は、図８に示すように構成されており、クロック信号ＣＬＫはクロック信号φ１、クロック信号ＣＬＫを反転してなる反転クロック信号／ＣＬＫはクロック信号φ５として扱われる。
【００９１】
また、図８中、６７はクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫを遅延してクロック信号φ２、φ６を得るための遅延セル、６８はクロック信号φ２、φ６を遅延してクロック信号φ３、φ７を得るための遅延セルである。
【００９２】
また、６９はクロック信号φ３、φ７を遅延してクロック信号φ４、φ８を得るための遅延セル、７０はクロック信号φ８を遅延してクロック信号φ１と位相同期させるクロック信号φ９を得るための遅延セルである。
【００９３】
また、７１は位相同期を取るべきクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、７２はチャージポンプ（ＣＰ）、７３はループフィルタ（ＬＦ）である。
【００９４】
ここに、遅延セル６７〜７０としては、例えば、図９に示すような遅延セルを使用することができる。
【００９５】
図９中、７５は遅延の対象となる信号ｉｎが入力される信号入力端子、７６は信号ｉｎと反転関係にあり、かつ、遅延の対象となる信号／ｉｎが入力される反転信号入力端子である。
【００９６】
この遅延セルを、例えば、図８に示す初段の遅延セル６７に使用する場合には、信号入力端子７５にクロック信号ＣＬＫを入力し、反転信号入力端子７６に反転クロック信号／ＣＬＫを入力する。
【００９７】
また、７７は遅延部であり、７８は遅延制御電圧ＶＣが入力される遅延制御電圧入力端子、７９は遅延制御電圧ＶＣと反転関係にある反転遅延制御電圧／ＶＣが入力される反転遅延制御電圧入力端子、８０、８１はエンハンスメント形のＭＥＳ ＦＥＴ、８２〜８４は抵抗である。
【００９８】
この遅延セルを図８に示す遅延セル６７〜７０に使用する場合には、遅延制御電圧入力端子７８にはループフィルタ７３の非反転出力電圧を入力し、反転遅延制御電圧入力端子７９にはループフィルタ７３の反転出力電圧を入力する。
【００９９】
また、８５はバッファ部であり、８６はソースホロア部、８７は差動増幅部、８８は出力部である。
【０１００】
また、８９〜９５はデプレッション形のＭＥＳ ＦＥＴ、９６〜１０１はエンハンスメント形のＭＥＳ ＦＥＴ、１０２、１０３は抵抗、１０４、１０５はダイオードである。
【０１０１】
また、ｏｕｔは入力信号ｉｎに対応した出力信号、／ｏｕｔは入力信号／ｉｎに対応した出力信号、ｏｕｔｄは出力信号ｏｕｔをダイオード１０４でシフトしてなる出力信号、／ｏｕｔｄは出力信号／ｏｕｔをダイオード１０５でシフトしてなる出力信号である。
【０１０２】
この遅延セルを、例えば、図８に示す遅延セル６７に使用する場合には、出力信号ｏｕｔとしてクロック信号φ２を得ることができ、出力信号／ｏｕｔとしてクロック信号φ６を得ることができる。
【０１０３】
また、遅延同期ループ６５は、図１０に示すように構成することもでき、この例では、クロック信号ＣＬＫはクロック信号φ１として扱われる。
【０１０４】
また、図１０中、１０７はクロック信号ＣＬＫを遅延してクロック信号φ２を得るための遅延セル、１０８はクロック信号φ２を遅延してクロック信号φ３を得るための遅延セルである。
【０１０５】
また、１０９はクロック信号φ３を遅延してクロック信号φ４を得るための遅延セル、１１０はクロック信号φ４を遅延してクロック信号φ５を得るための遅延セルである。
【０１０６】
また、１１１はクロック信号φ１を反転してクロック信号φ５を得るためのインバータ、１１２はクロック信号φ２を反転してクロック信号φ６を得るためのインバータである。
【０１０７】
また、１１３はクロック信号φ３を反転してクロック信号φ７を得るためのインバータ、１１４はクロック信号φ４を反転してクロック信号φ８を得るためのインバータである。
【０１０８】
また、１１５は遅延セル１１０から出力されるクロック信号φ５を反転してクロック信号φ１と位相同期させるクロック信号φ９を得るためのインバータである。
【０１０９】
また、１１６は位相同期を取るべきクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、１１７はチャージポンプ（ＣＰ）、１１８はループフィルタ（ＬＦ）である。
【０１１０】
また、図５において、１２０はデータ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号φ１〜φ８のレベルをラッチすることによって、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを記憶するネガティブ・エッジ型のラッチ回路である。
【０１１１】
また、１２１はデータ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号φ１〜φ８のレベルをラッチすることによって、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを記憶するポジティブ・エッジ型のラッチ回路である。
【０１１２】
図１１は、これらラッチ回路１２０、１２１をより詳しく示す図であり、これらラッチ回路１２０、１２１においては、データ入力端子Ｄ１〜Ｄ８には、それぞれ、クロック信号φ１〜φ８が入力され、同期入力端子Ｃには、データ信号ＤＡＴＡが入力される。
【０１１３】
この結果、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lと、ラッチ回路１２０の正相出力Ｑ１〜Ｑ８との関係は、表２に示すようになる。
【０１１４】
【表２】
また、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hと、ラッチ回路１２１の正相出力Ｑ１〜Ｑ８との関係は、表３に示すようになる。
【０１１６】
【表３】
また、図５において、１２２はラッチ回路１２０、１２１の正相出力Ｑ１〜Ｑ８をデコードして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数を超過していることを示す周波数超過信号Ｓ＋又はクロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足していることを示す周波数不足信号Ｓ−を周波数誤差推定信号として出力する周波数過不足信号出力回路である。
【０１１８】
この周波数過不足信号出力回路１２２は、図１２に示すように構成されており、図１２中、１２４はラッチ回路１２０の正相出力Ｑ１〜Ｑ８をデコードして、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを示す量子化位相誤差信号Ｘ１〜Ｘ８を出力するデコーダである。
【０１１９】
また、１２５はラッチ回路１２１の正相出力Ｑ１〜Ｑ８をデコードし、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを示す量子化位相誤差信号Ｙ１〜Ｙ８を出力するデコーダである。
【０１２０】
また、１２６はデコーダ１２４、１２５から出力される量子化位相誤差信号Ｘ１〜Ｘ８、Ｙ１〜Ｙ８をデコードして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−を出力するデコーダである。
【０１２１】
これらデコーダ１２４〜１２６のうち、デコーダ１２４、１２５は、図１３に示すように構成されており、図１３中、１２８〜１４３はＬ能動入力端子を有するＡＮＤ回路である。
【０１２２】
ここに、ラッチ回路１２０の正相出力Ｑ１〜Ｑ８と量子化位相誤差信号Ｘ１〜Ｘ８との関係は表４に示すようになり、したがって、量子化位相誤差ΔβH-Lと量子化位相誤差信号Ｘ１〜Ｘ８との関係は、表５に示すようになる。
【０１２３】
【表４】
【表５】
これに対して、ラッチ回路１２１の正相出力Ｑ１〜Ｑ８と、量子化位相誤差信号Ｙ１〜Ｙ８との関係は、表６に示すようになり、したがって、また、量子化位相誤差ΔβL-Hと、量子化位相誤差信号Ｙ１〜Ｙ８との関係は、表７に示すようになる。
【０１２６】
【表６】
【表７】
また、デコーダ１２６は、図１４に示すように構成されており、図１４中、１４５〜１６０はＯＲ回路、１６１〜１７６はＡＮＤ回路、１７７、１７８はＯＲ回路、１７９〜１８２はＡＮＤ回路、１８３、１８４はＯＲ回路である。
【０１２９】
ここに、表８は、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを前回の量子化位相誤差Δβn-1とし、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを今回の量子化位相誤差Δβnとする場合のデコーダ１２６の機能を示す機能表である。
【０１３０】
【表８】
また、表９は、データ信号ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβL-Hを前回の量子化位相誤差Δβn-1とし、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差ΔβH-Lを今回の量子化位相誤差Δβnとする場合のデコーダ１２６の機能を示す機能表である。
【０１３２】
【表９】
このように、周波数誤差推定回路６４によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定することができるので、周波数誤差検出の高速化を図ることができる。
【０１３４】
また、図５において、１８６はローパスフィルタ（ＬＰＦ）であり、クロック信号ＣＬＫの周波数を上げるためのアップ信号ＵＰｆ又はクロック信号ＣＬＫの周波数を下げるためのダウン信号ＤＷＮｆを出力するものである。
【０１３５】
このローパスフィルタ１８６は、図１５に示すように構成されており、図１５中、１８８は非反転出力端子及び反転出力端子を有する完全差動増幅器、１８９、１９０は抵抗、１９１、１９２はキャパシタである。
【０１３６】
また、図５において、１９４はロック状態を検出するロック検出回路であり、図１６は、このロック検出回路１９４の第１構成例に示す回路図である。
【０１３７】
図１６中、１９６は量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８をＯＲ処理するＯＲ回路、１９７は抵抗、１９８は定電流源、１９９は差動増幅回路、２００はキャパシタ、２０１はインバータ、ＵＮＬＯＣＫはアンロック状態を示すアンロック信号、ＬＯＣＫはロック状態を示すロック信号である。
【０１３８】
この第１構成例のロック検出回路１９４においては、量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８が同時にＬレベルとなる場合が頻繁に起こる場合には、アンロック状態と判断される。
【０１３９】
この場合、ノード２０２のレベル＝Ｌレベル、差動増幅回路１９９の出力＝Ｈレベル、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１４０】
これに対して、量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８のいずれかが頻繁にＨレベルとなる場合には、ロック状態と判断される。
【０１４１】
この場合、ノード２０２のレベル＝Ｈレベル、差動増幅回路１９９の出力＝Ｌレベル、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとなる。
【０１４２】
また、図１７は、ロック検出回路１９４の第２構成例を示す回路図であり、図１７中、２０４1〜２０４8はＯＲ回路、２０５1〜２０５8はＡＮＤ回路、２０６はＯＲ回路、２０７はインバータである。
【０１４３】
この第２構成例のロック検出回路１９４では、量子化位相誤差信号Ｘi≠１、Ｙi及びＹi+4≠１（但し、ｉ＝１、２、３、４）、量子化位相誤差信号Ｘk≠１、Ｙk及びＹk-4≠１（但し、ｋ＝５、６、７、８）の場合には、アンロック状態と判断される。
【０１４４】
この場合、ＡＮＤ回路２０５1〜２０５8の出力＝Ｌレベル、ＯＲ回路２０６の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１４５】
これに対して、量子化位相誤差信号Ｘ１＝１、Ｙ１又はＹ５＝１の場合、又は、量子化位相誤差信号Ｘ２＝１、Ｙ２又はＹ６＝１の場合、又は、・・・、量子化位相誤差信号Ｘ８＝１、Ｙ８又はＹ４＝１の場合には、ロック状態と判断される。
【０１４６】
この場合、ＡＮＤ回路２０５1〜２０５8のいずれか又は全部の出力＝Ｈレベル、ＯＲ回路２０６の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとなる。
【０１４７】
また、図１８は、ロック検出回路１９４の第３構成例を示す回路図であり、図１８中、２０９は周波数超過信号Ｓ＋が入力される周波数超過信号入力端子、２１０は周波数不足信号Ｓ−が入力される周波数不足信号入力端子、２１１、２１２は抵抗、２１３はキャパシタ、２１４、２１５はインバータである。
【０１４８】
この第３構成例のロック検出回路１９４においては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−が頻繁にＨレベルとなる場合には、アンロック状態と判断される。
【０１４９】
この場合、キャパシタ２１３は充電され、インバータ２１４の入力＝Ｈレベル、インバータ２１４の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１５０】
これに対して、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロック状態と判断される。
【０１５１】
この場合には、キャパシタ２１３は抵抗２１１、２１２を介して放電され、インバータ２１４の入力＝Ｌレベル、インバータ２１４の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとされる。
【０１５２】
また、図１９は、ロック検出回路１９４の第４構成例を示す回路図であり、図１９中、２１７は周波数超過信号Ｓ＋が入力される周波数超過信号入力端子、２１８は周波数不足信号Ｓ−が入力される周波数不足信号入力端子、２１９、２２０はダイオード、２２１は抵抗、２２２はキャパシタ、２２３、２２４はインバータである。
【０１５３】
この第４構成例のロック検出回路１９４においては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−が頻繁にＨレベルとなる場合には、アンロック状態と判断される。
【０１５４】
この場合、キャパシタ２２２は充電され、インバータ２２３の入力＝Ｈレベル、インバータ２２３の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。
【０１５５】
これに対して、周波数超過信号Ｓ＋及び周波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロック状態と判断される。
【０１５６】
この場合には、キャパシタ２２２は抵抗２２１を介して放電され、インバータ２２３の入力＝Ｌレベル、インバータ２２３の出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとされる。
【０１５７】
また、図５において、２２６はローパスフィルタ１８６から出力されるアップ信号ＵＰｆとロック検出回路１９４から出力されるアンロック信号ＵＮＬＯＣＫとをＮＡＮＤ処理するＮＡＮＤ回路、ＭＥ１はＮＡＮＤ回路２２６の出力信号である。
【０１５８】
また、２２７はローパスフィルタ１８６から出力されるダウン信号ＤＷＮｆとロック検出回路１９４から出力されるアンロック信号ＵＮＬＯＣＫとをＮＡＮＤ処理するＮＡＮＤ回路、ＭＥ２はＮＡＮＤ回路２２７の出力信号である。
【０１５９】
また、図５において、２２８はマルチプライング・チャージポンプ（ＭＣＰ）であり、このマルチプライング・チャージ・ポンプ２２８は、図２０に示すように構成されている。
【０１６０】
図２０中、２３０は出力端、２３１は出力端２３０側へ電流を流し出すための電流流し出し回路、２３２は出力端２３０側から電流を流し込むための電流流し込み回路である。
【０１６１】
また、電流流し出し回路２３１において、２３３はポンプ部、２３４はポンプ部２３３に駆動電圧ＶＢ１を供給する駆動電圧発生回路、／ＭＥ１はＮＡＮＤ回路２２６の出力信号ＭＥ１を反転してなる信号、２３５はキャパシタである。
【０１６２】
また、ポンプ部２３３において、２３６〜２３８はエンハンスメント形のＭＥＳ ＦＥＴ、２３９、２４０はキャパシタである。
【０１６３】
ここに、ＭＥＳ ＦＥＴ２３６は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路２３４の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０１６４】
また、ＭＥＳ ＦＥＴ２３７、２３８は、ポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ２３７は、ドレインをＭＥＳ ＦＥＴ２３６のソースに接続され、ＭＥＳ ＦＥＴ２３８は、ドレインをＭＥＳ ＦＥＴ２３７のソースに接続され、ソースを出力端２３０に接続されている。
【０１６５】
また、キャパシタ２３９は、一端をＭＥＳ ＦＥＴ２３７のゲート及びドレインに接続され、他端に位相検出器５８から出力される反転アップ信号／ＵＰが供給されるように構成されている。
【０１６６】
また、キャパシタ２４０は、一端をＭＥＳ ＦＥＴ２３８のゲート及びドレインに接続され、他端に位相検出器５８から出力されるアップ信号ＵＰが供給されるように構成されている。
【０１６７】
ここに、駆動電圧発生回路２３４は、図２１に示すように構成されており、図２１中、２４２は信号ＭＥ１が入力される入力端子、２４３は信号／ＭＥ１が入力される入力端子である。
【０１６８】
また、２４４〜２５０はデプレッション形のＭＥＳ ＦＥＴ、２５１〜２５４はエンハンスメント形のＭＥＳ ＦＥＴ、２５５〜２５８は抵抗、２５９はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０１６９】
ここに、ＭＥＳ ＦＥＴ２４７、２４８及び抵抗２５７からなる回路と、ＭＥＳ ＦＥＴ２４９、２５０及び抵抗２５８からなる回路とは同一の回路構成とされると共に、ＭＥＳ ＦＥＴ２４８のゲートには、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴが印加され、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと、駆動電圧ＶＢ１とが同一電圧となるようにされている。
【０１７０】
また、図２０中、電流流し込み回路２３２において、２６１はポンプ部であり、２６２はポンプ部２６１に駆動電圧ＶＢ２を供給する駆動電圧発生回路、／ＭＥ２はＮＡＮＤ回路２２７の出力信号ＭＥ２を反転してなる信号である。
【０１７１】
また、ポンプ部２６１において、２６３〜２６５はエンハンスメント形のＭＥＳ ＦＥＴ、２６６、２６７はキャパシタである。
【０１７２】
ここに、ＭＥＳ ＦＥＴ２６３、２６４は、ポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ２６３は、ソースを駆動電圧発生回路２６２の出力端に接続され、ＭＥＳ ＦＥＴ２６４は、ソースをＭＥＳ ＦＥＴ２６３のドレインに接続されている。
【０１７３】
また、ＭＥＳ ＦＥＴ２６５は、ソースをＭＥＳ ＦＥＴ２６４のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端２３０に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０１７４】
また、キャパシタ２６６は、一端をＭＥＳ ＦＥＴ２６３のゲート及びドレインに接続され、他端に位相検出器５８から出力されるダウン信号ＤＷＮが供給されるように構成されている。
【０１７５】
また、キャパシタ２６７は、一端をＭＥＳ ＦＥＴ２６４のゲート及びドレインに接続され、他端に位相検出器５８から出力される反転ダウン信号／ＤＷＮが供給されるように構成されている。
【０１７６】
また、駆動電圧発生回路２６２において、２６８〜２７０はデプレッション形のＭＥＳ ＦＥＴ、２７１はエンハンスメント形のＭＥＳ ＦＥＴであり、ＭＥＳＦＥＴ２６８のゲートには、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴが印加され、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと、駆動電圧ＶＢ２とが同一電圧となるようにされている。
【０１７７】
ここに、このマルチプライング・チャージポンプ２２８において、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＮ、ＭＥＳ ＦＥＴ２４５＝ＯＦＦ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ２５４＝ＯＦＦとなり、ＭＥＳ ＦＥＴ２４７〜２５０及び抵抗２５７、２５８からなる回路は、ＭＥＳ ＦＥＴ２４６、２５４からなる前段の回路と切り離され、駆動電圧ＶＢ１は、電源電圧ＶＤＤの１／２とされる。
【０１７８】
また、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとなり、駆動電圧ＶＢ２は、電源電圧ＶＤＤの１／２とされる。
【０１７９】
これに対して、信号ＭＥ１＝Ｌレベル、信号／ＭＥ１＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｈレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合には、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＦＦ、ＭＥＳ ＦＥＴ２４５＝ＯＮ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｈレベル、ＭＥＳＦＥＴ２５４＝ＯＮとなり、ＭＥＳ ＦＥＴ２５０のソース電圧は上昇する。
【０１８０】
この結果、この駆動電圧発生回路２３４から出力される駆動電圧ＶＢ１は、電源電圧ＶＤＤの１／２以上になり、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴも上昇する。
【０１８１】
なお、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとされ、駆動電圧ＶＢ２は、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと同一の電圧となるように制御される。
【０１８２】
また、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベル、信号／ＭＥ２＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｈレベルの場合には、駆動電圧発生回路２６２においては、ＭＥＳ ＦＥＴ２７１＝ＯＮとなり、この駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は、電源電圧ＶＤＤの１／２よりも低い電圧に下がり、この結果、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴは下降する。
【０１８３】
なお、駆動電圧発生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＮ、ＭＥＳ ＦＥＴ２４５＝ＯＦＦ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｌレベル、ＭＥＳＦＥＴ２５４＝ＯＦＦとなり、ＭＥＳ ＦＥＴ２４７〜２５０及び抵抗２５７、２５８からなる回路は、ＭＥＳ ＦＥＴ２４６、２５４からなる前段の回路と切り離され、駆動電圧ＶＢ１は、マルチプライング・チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと同一の電圧となるように制御される。
【０１８４】
ここに、図２２はマルチプライング・チャージポンプ２２８の動作を説明するためのタイムチャートであり、図２２Ａはアンロック信号ＵＮＬＯＣＫ、図２２Ｂはアップ信号ＵＰｆ及びダウン信号ＤＷＮｆ、図２２Ｃはアップ信号ＵＰ、図２２Ｄはダウン信号ＤＷＮ、図２２Ｅは出力端２３０側に流れ出る電流ｉUP、図２２Ｆは出力端２３０側から流れ込む電流ｉDWN、図２２Ｇはデータ信号ＤＡＴＡを示している。
【０１８５】
ここに、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）、アップ信号ＵＰｆ＝Ｈレベル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合には、駆動電圧発生回路２３４から出力される駆動電圧ＶＢ１は上昇し、出力端２３０の電圧ＣＰ−ＯＵＴは上昇する。
【０１８６】
この状態で、アップ信号ＵＰがＨレベルになると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電流流し出し回路２３１側から出力端２３０に電流ｉUPが流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に、この電流ｉUPによる電圧上昇分と、アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを加算した電圧値となる。
【０１８７】
その後、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷＮｆ＝Ｈレベルになると、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低くなると、駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は下降し、出力端２３０の電圧ＣＰ−ＯＵＴは下降する。
【０１８８】
この状態で、アップ信号ＵＰがＨレベルになると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電流流し出し回路２３１側から出力端２３０に電流ｉUPが流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に、電流ｉUPによる電圧上昇分と、アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを加算した電圧値から、ダウン信号ＤＷＮｆ＝Ｈレベルによる電圧下降分を減算した電圧値となる。
【０１８９】
この状態で、ダウン信号ＤＷＮがＨレベルになると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、出力端２３０側から電流流し込み回路２３２側に電流ｉDWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値から、電流ｉDWNによる電圧下降分と、ダウン信号ＤＷＮｆ＝Ｈレベルによる電圧下降分とを減算した電圧値となる。
【０１９０】
その後、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）となると、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致ないし略一致の状態になると、駆動電圧発生回路２６２から出力される駆動電圧ＶＢ２は、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値に戻る。
【０１９１】
この状態で、ダウン信号ＤＷＮがＨレベルになると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、出力端２３０側から電流流し込み回路２３２側に電流ｉDWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値から、電流ｉDWNによる電圧下降分を減算した電圧値となる。
【０１９２】
ここに、このマルチプライング・チャージポンプ２２８によれば、チャージポンプ駆動信号に必要なパルス幅は、キャパシタ２３９、２４０、２６６、２６７により決定されるので、チャージポンプ駆動信号のパルス幅をデータ信号ＤＡＴＡから生成したワンショットパルスにより決定することを不要とし、データ信号ＤＡＴＡの高速化に対応することができる。
【０１９３】
また、このマルチプライング・チャージポンプ２２８によれば、駆動電圧ＶＢ１、ＶＢ２は、出力端２３０の電圧ＣＰ−ＯＵＴと同一電圧になるように制御されるので、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【０１９４】
このように構成された第１実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器５７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ５６は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０１９５】
この場合、位相同期ループ制御回路６３では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０１９６】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するようにマルチプライング・チャージポンプ２２８が制御される。
【０１９７】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０１９８】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０１９９】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２００】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０２０１】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ５６は、位相同期ループ制御回路６３に制御されず、位相同期動作を継続させる。
【０２０２】
このように、この第１実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器５８のゲインを高めることなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２０３】
本発明のクロック再生回路の第２実施例・・図２３〜図２８
図２３は本発明のクロック再生回路の第２実施例の構成を示す回路図であり、本実施例は、図５に示す第１実施例のクロック再生回路が設ける位相同期ループ５６と回路構成の異なる位相同期ループ２８２を設け、その他については、図５に示す第１実施例のクロック再生回路と同様に構成したものである。
【０２０４】
この位相同期ループ２８２において、２８３は位相検出器（ＰＤ）、２８４、２８５はマルチプライング・チャージポンプ（ＭＣＰ）、２８６はループフィルタ（ＬＦ）、２８７は電圧制御発振器（ＶＣＯ）である。
【０２０５】
ここに、位相検出器２８３は、図２４に示すように構成されており、図２４中、２８９はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃにデータ信号ＤＡＴＡが入力されるように構成されている。
【０２０６】
また、２９０はラッチ回路２８９の正相出力Ｑとデータ信号ＤＡＴＡとからダウン信号ＤＷＮ１及び反転ダウン信号／ＤＷＮ１を生成する反転出力端子を有するＡＮＤ回路である。
【０２０７】
また、２９１はラッチ回路２８９の逆相出力／Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ１及び反転アップ信号／ＵＰ１を生成する反転出力端子を有するＡＮＤ回路である。
【０２０８】
ここに、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路２８９においては、正相出力Ｑ＝Ｈレベル、逆相出力／Ｑ＝Ｌレベルとなる。
【０２０９】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウン信号／ＤＷＮ１＝Ｌレベル、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルとなる。
【０２１０】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベルとなり、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルが維持される。
【０２１１】
これに対して、データ信号ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路２８９においては、正相出力Ｑ＝Ｌレベル、逆相出力／Ｑ＝Ｈレベルとなる。
【０２１２】
この結果、データ信号ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベル、アップ信号ＵＰ１＝Ｈレベル、反転アップ信号／ＵＰ１＝Ｌレベルとなる。
【０２１３】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウン信号／ＤＷＮ１＝Ｈレベルが維持され、アップ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベルとなる。
【０２１４】
また、２９２はポジティブ・エッジ型のラッチ回路であり、データ入力端子Ｄにクロック信号ＣＬＫが入力され、同期入力端子Ｃに反転データ信号／ＤＡＴＡが入力される。
【０２１５】
また、２９３はラッチ回路２９２の正相出力Ｑと反転データ信号／ＤＡＴＡとからダウン信号ＤＷＮ２及び反転ダウン信号／ＤＷＮ２を生成する反転出力端子を有するＡＮＤ回路である。
【０２１６】
また、２９４はラッチ回路２９２の逆相出力／Ｑと反転データ信号／ＤＡＴＡとからアップ信号ＵＰ２及び反転アップ信号／ＵＰ２を生成する反転出力端子を有するＡＮＤ回路である。
【０２１７】
ここに、反転データ信号／ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路２９２においては、正相出力Ｑ＝Ｈレベル、逆相出力／Ｑ＝Ｌレベルとなる。
【０２１８】
この結果、反転データ信号／ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ２＝Ｈレベル、反転ダウン信号／ＤＷＮ２＝Ｌレベル、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルとなる。
【０２１９】
そして、その後、データ信号ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベルとなり、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルが維持される。
【０２２０】
これに対して、反転データ信号／ＤＡＴＡがＨレベルになった時点において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、ラッチ回路２９２においては、正相出力Ｑ＝Ｌレベル、逆相出力／Ｑ＝Ｈレベルとなる。
【０２２１】
この結果、反転データ信号／ＤＡＴＡ＝Ｈレベルにある間は、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベル、アップ信号ＵＰ２＝Ｈレベル、反転アップ信号／ＵＰ２＝Ｌレベルとなる。
【０２２２】
そして、その後、反転データ信号／ＤＡＴＡ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレベル、反転ダウン信号／ＤＷＮ２＝Ｈレベルが維持され、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルとなる。
【０２２３】
即ち、ラッチ回路２８９及びＡＮＤ回路２９０、２９１からなる回路と、ラッチ回路２９２及びＡＮＤ回路２９３、２９４からなる回路とは、相補的な動作を行うことになる。
【０２２４】
また、マルチプライング・チャージポンプ２８４、２８５は、図２５に示すように構成されており、マルチプライング・チャージポンプ２８４において、２９６は出力端、２９７はポンプ部、２９８はポンプ部２９７に駆動電圧ＶＢ３を供給する駆動電圧発生回路、２９９はキャパシタである。
【０２２５】
また、ポンプ部２９７において、３００〜３０５はエンハンスメント形のＭＥＳ ＦＥＴ、３０６〜３０９はキャパシタである。
【０２２６】
ここに、ＭＥＳ ＦＥＴ３００は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路２９８の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２２７】
また、ＭＥＳ ＦＥＴ３０１、３０２は、出力端２９６側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３０１は、ドレインをＭＥＳ ＦＥＴ３００のソースに接続され、ＭＥＳ ＦＥＴ３０２は、ドレインをＭＥＳ ＦＥＴ３０１のソースに接続され、ソースを出力端２９６に接続されている。
【０２２８】
また、キャパシタ３０６は、一端をＭＥＳ ＦＥＴ３０１のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転アップ信号／ＵＰ１が供給されるように構成されている。
【０２２９】
また、キャパシタ３０７は、一端をＭＥＳ ＦＥＴ３０２のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるアップ信号ＵＰ１が供給されるように構成されている。
【０２３０】
また、ＭＥＳ ＦＥＴ３０３、３０４は、出力端２９６側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３０３は、ソースを駆動電圧発生回路２９８の出力端に接続され、ＭＥＳ ＦＥＴ３０４は、ソースをＭＥＳ ＦＥＴ３０３のドレインに接続されている。
【０２３１】
また、ＭＥＳ ＦＥＴ３０５は、ソースをＭＥＳ ＦＥＴ３０４のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端２９６に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２３２】
また、キャパシタ３０８は、一端をＭＥＳ ＦＥＴ３０３のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるダウン信号ＤＷＮ１が供給されるように構成されている。
【０２３３】
また、キャパシタ３０９は、一端をＭＥＳ ＦＥＴ３０４のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転ダウン信号／ＤＷＮ１が供給されるように構成されている。
【０２３４】
また、マルチプライング・チャージポンプ２８５において、３１０は出力端、３１１はポンプ部、３１２はポンプ部３１１に駆動電圧ＶＢ４を供給する駆動電圧発生回路、３１３はキャパシタである。
【０２３５】
また、ポンプ部３１１において、３１４〜３１９はエンハンスメント形のＭＥＳ ＦＥＴ、３２０〜３２３はキャパシタである。
【０２３６】
ここに、ＭＥＳ ＦＥＴ３１４は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路３１２の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２３７】
また、ＭＥＳ ＦＥＴ３１５、３１６は、出力端３１０側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３１５は、ドレインをＭＥＳ ＦＥＴ３１４のソースに接続され、ＭＥＳ ＦＥＴ３１６は、ドレインをＭＥＳ ＦＥＴ３１５のソースに接続され、ソースを出力端３１０に接続されている。
【０２３８】
また、キャパシタ３２０は、一端をＭＥＳ ＦＥＴ３１５のゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転ダウン信号／ＤＷＮ２が供給されるように構成されている。
【０２３９】
また、キャパシタ３２１は、一端をＭＥＳ ＦＥＴ３１６のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるダウン信号ＤＷＮ２が供給されるように構成されている。
【０２４０】
また、ＭＥＳ ＦＥＴ３１７、３１８は、出力端３１０側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３１７は、ソースを駆動電圧発生回路３１２の出力端に接続され、ＭＥＳ ＦＥＴ３１８は、ソースをＭＥＳ ＦＥＴ３１７のドレインに接続されている。
【０２４１】
また、ＭＥＳ ＦＥＴ３１９は、ソースをＭＥＳ ＦＥＴ３１８のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端３１０に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２４２】
また、キャパシタ３２２は、一端をＭＥＳ ＦＥＴ３１７のゲート及びドレインに接続され、他端に位相検出器２８３から出力されるアップ信号ＵＰ２が供給されるように構成されている。
【０２４３】
また、キャパシタ３２３は、一端をＭＥＳ ＦＥＴ３１８をゲート及びドレインに接続され、他端に位相検出器２８３から出力される反転アップ信号／ＵＰ２が供給されるように構成されている。
【０２４４】
ここに、駆動電圧発生回路２９８は、図２６に示すように構成されており、図２６中、３２５〜３３１はデプレッション形のＭＥＳ ＦＥＴ、３３２〜３３５はエンハンスメント形のＭＥＳ ＦＥＴ、３３６〜３３９は抵抗、３４０はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０２４５】
また、駆動電圧発生回路３１２は、図２７に示すように構成されており、図２７中、３４２〜３４８はデプレッション形のＭＥＳ ＦＥＴ、３４９〜３５２はエンハンスメント形のＭＥＳ ＦＥＴ、３５３〜３５６は抵抗、３５７はデプレッション形のＭＥＳ ＦＥＴからなるダイオードである。
【０２４６】
これら駆動電圧発生回路２９８、３１２は、図２１に示す駆動電圧発生回路２３４と同一の回路構成とされており、駆動電圧発生回路２９８においては、ＭＥＳ ＦＥＴ３２５、３２６にそれぞれ信号ＭＥ１、／ＭＥ１が入力され、ＭＥＳ ＦＥＴ３２９にマルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが印加されるように構成されている。
【０２４７】
また、駆動電圧発生回路３１２においては、ＭＥＳ ＦＥＴ３４２、３４３にそれぞれ信号ＭＥ２、／ＭＥ２が入力され、ＭＥＳ ＦＥＴ３４６にマルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが印加されるように構成されている。
【０２４８】
ここに、駆動電圧発生回路２９８においては、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合には、ＭＥＳ ＦＥＴ３２５＝ＯＮ、ＭＥＳ ＦＥＴ３２６＝ＯＦＦ、ＭＥＳ ＦＥＴ３３５のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３３５＝ＯＦＦとなり、ＭＥＳ ＦＥＴ３２８〜３３１及び抵抗３３８、３３９からなる回路は、ＭＥＳ ＦＥＴ３２７、３３５からなる前段の回路と切り離され、駆動電圧ＶＢ３は、電源電圧ＶＤＤの１／２とされる。
【０２４９】
これに対して、信号ＭＥ１＝Ｌレベル、信号／ＭＥ１＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信号ＵＰｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３２５＝ＯＦＦ、ＭＥＳ ＦＥＴ３２６＝ＯＮ、ＭＥＳ ＦＥＴ３３５のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３３５＝ＯＮとなり、ＭＥＳ ＦＥＴ３３１のソース電圧は上昇し、駆動電圧ＶＢ３は電源電圧ＶＤＤの１／２よりも上昇する。
【０２５０】
また、駆動電圧発生回路３１２においては、信号ＭＥ２＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル（ロック状態）の場合には、ＭＥＳ ＦＥＴ３４２＝ＯＮ、ＭＥＳ ＦＥＴ３４３＝ＯＦＦ、ＭＥＳ ＦＥＴ３５２のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３５２＝ＯＦＦとなり、ＭＥＳ ＦＥＴ３４５〜３４８及び抵抗３５５、３５６からなる回路は、ＭＥＳ ＦＥＴ３４４、３５２からなる前段の回路と切り離され、駆動電圧ＶＢ４は、電源電圧ＶＤＤの１／２とされる。
【０２５１】
これに対して、信号ＭＥ２＝Ｌレベル、信号／ＭＥ２＝Ｈレベルの場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、ダウン信号ＤＷＮｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３４２＝ＯＦＦ、ＭＥＳ ＦＥＴ３４３＝ＯＮ、ＭＥＳ ＦＥＴ３５２のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３５２＝ＯＮとなり、ＭＥＳ ＦＥＴ３４８のソース電圧は上昇し、駆動電圧ＶＢ４は電源電圧ＶＤＤの１／２よりも上昇する。
【０２５２】
ここに、図２８は、マルチプライング・チャージポンプ２８４、２８５の動作を説明するためのタイムチャートであり、図２８Ａはデータ信号ＤＡＴＡ、図２８Ｂはクロック信号ＣＬＫ、図２８Ｃはアップ信号ＵＰ１、図２８Ｄはアップ信号ＵＰ２、図２８Ｅはダウン信号ＤＷＮ１、図２８Ｆはダウン信号ＤＷＮ２、図２８Ｇはマルチプライング・チャージポンプ２８４の出力電流ｉ284、図２８Ｈはマルチプライング・チャージポンプ２８５の出力電流ｉ285を示している。
【０２５３】
即ち、データ信号ＤＡＴＡがＬレベルからＨレベルに反転した場合において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウン信号／ＤＷＮ１＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３０３がポンプ動作を行い、出力端２９６側からマルチプライング・チャージポンプ２８４に電流が流れ込み、出力端２９６の電圧ＣＰ−ＯＵＴは下降する。
【０２５４】
また、データ信号ＤＡＴＡがＨレベルからＬレベルに反転した場合（反転データ信号／ＤＡＴＡがＬレベルからＨレベルに反転した場合）において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、アップ信号ＵＰ２＝Ｈレベル、反転アップ信号／ＵＰ２＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３１７がポンプ動作を行い、出力端３１０側からマルチプライング・チャージポンプ２８５に電流が流れ込み、出力端３１０の電圧／ＣＰ−ＯＵＴは下降する。
【０２５５】
また、データ信号ＤＡＴＡがＬレベルからＨレベルに反転した場合において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れている場合には、アップ信号ＵＰ１＝Ｈレベル、反転アップ信号／ＵＰ１＝Ｌレベルとされ、ＭＥＳＦＥＴ３０２がポンプ動作を行い、マルチプライング・チャージポンプ２８４から出力端２９６に電流が流れ出し、出力端２９６の電圧ＣＰ−ＯＵＴは上昇する。
【０２５６】
また、データ信号ＤＡＴＡがＨレベルからＬレベルに反転した場合（反転データ信号／ＤＡＴＡがＬレベルからＨレベルに反転した場合）において、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進んでいる場合には、ダウン信号ＤＷＮ２＝Ｈレベル、反転ダウン信号／ＤＷＮ２＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３１６がポンプ動作を行い、マルチプライング・チャージポンプ２８５から出力端３１０に電流が流れ出し、出力端３１０の電圧／ＣＰ−ＯＵＴは上昇する。
【０２５７】
また、ループフィルタ２８６は、図２９に示すように構成されており、図２９中、３５９は完全差動増幅器、３６０、３６１は抵抗、３６２、３６３はキャパシタ、ＶＣ、／ＶＣは電圧制御発振器２８７に供給すべき反転関係にある制御電圧である。
【０２５８】
電圧制御発振器２８７は、このループフィルタ２８６から出力される制御電圧ＶＣ、／ＶＣに応じた周波数のクロック信号ＣＬＫを出力するように構成されている。
【０２５９】
ここに、マルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが上昇し、又は、マルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが下降する場合には、制御電圧ＶＣが上昇し、制御電圧／ＶＣが下降する。
【０２６０】
これに対して、マルチプライング・チャージポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが下降し、又は、マルチプライング・チャージポンプ２８５の出力端３１０の電圧／ＣＰ−ＯＵＴが上昇する場合には、制御電圧ＶＣが下降し、制御電圧／ＶＣが上昇する。
【０２６１】
このように構成された第２実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器２８３においては、電圧制御発振器２８７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ２８２は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０２６２】
この場合、位相同期ループ制御回路６３では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０２６３】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するようにマルチプライング・チャージポンプ２８４、２８５が制御される。
【０２６４】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０２６５】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２８４の出力電圧ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが高められ、制御電圧／ＶＣが低められ、クロック信号ＣＬＫの周波数が高められる。
【０２６６】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２６７】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２８５の出力電圧／ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが低められ、制御電圧／ＶＣが高められ、クロック信号ＣＬＫの周波数が低められる。
【０２６８】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ２８２は、位相同期ループ制御回路６３に制御されず、位相同期動作を継続させる。
【０２６９】
このように、この第２実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器２８３のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２７０】
本発明のクロック再生回路の第３実施例・・図３０、図３１
図３０は本発明のクロック再生回路の第３実施例の構成を示す回路図であり、図３０中、３６５は位相同期ループ、３６６は位相同期ループ制御回路である。
【０２７１】
ここに、位相同期ループ３６５は、図５に示す電圧制御発振器５７と回路構成の異なる電圧制御発振器３６７を設け、その他については、図５に示す位相同期ループ５６と同様に構成したものである。
【０２７２】
この電圧制御発振器３６７は図３１に示すように構成されており、図３１中、３６９〜３７２はリングオシレータを構成する遅延セルであり、遅延セル３６９からクロック信号φ１、φ５が出力され、遅延セル３７０からクロック信号φ２、φ６が出力され、遅延セル３７１からクロック信号φ３、φ７が出力され、遅延セル３７２からクロック信号φ４、φ８が出力されるように構成されている。
【０２７３】
また、３７３はクロック信号φ５を反転して、クロック信号φ１と同期させるべきクロック信号φ９を出力するインバータ、３７４はクロック信号φ１、φ９が入力される位相検出器（ＰＤ）、３７５はチャージポンプ（ＣＰ）、３７６はループフィルタ（ＬＦ）であり、このループフィルタ３７６の出力電圧により遅延セル３６９〜３７２の遅延時間が制御される。
【０２７４】
また、位相同期ループ制御回路３６６は、図５に示す周波数誤差推定回路６４と回路構成の異なる周波数誤差推定回路３７８を設け、その他については、図５に示す位相同期ループ制御回路６３と同様に構成したものである。
【０２７５】
この周波数誤差推定回路３７８は、図５に示す遅延同期ループ６５を設けず、電圧制御発振器３６７から出力されるクロック信号φ１〜φ８を使用するようにしたものであり、図５に示す遅延同期ループ６５を設けない点を除き、図５に示す周波数誤差推定回路６４と同様に構成したものである。
【０２７６】
このように構成された第３実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器３６７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ３６５は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０２７７】
この場合、位相同期ループ制御回路３６６では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０２７８】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ３６５が制御される。
【０２７９】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０２８０】
この結果、アップ信号ＵＰｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０２８１】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０２８２】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベルにされ、マルチプライング・チャージポンプ２２８の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０２８３】
そして、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致又は近い周波数になると、ロック検出回路１９４から出力されるＵＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ３６５は、位相同期ループ制御回路３６６に制御されず、位相同期動作を継続させる。
【０２８４】
このように、この第３実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器３７４のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０２８５】
本発明のクロック再生回路の第４実施例・・図３２、図３３
図３２は本発明のクロック再生回路の第４実施例の構成を示す回路図であり、図３２中、３８０は位相同期ループ、３８１は位相同期ループ３８０を制御する位相同期ループ制御回路である。
【０２８６】
ここに、位相同期ループ３８０は、図５に示すマルチプライング・チャージポンプ２２８と回路構成の異なるマルチプライング・チャージポンプ３８２を設け、その他については、図５に示す位相同期ループ５６と同様に構成したものである。
【０２８７】
また、位相同期ループ制御回路３８１は、図５に示すロック検出回路１９４、ＮＡＮＤ回路２２６、２２７及びローパスフィルタ１８６を設けず、この代わりに、図５に示すローパスフィルタ１８６と回路構成の異なるローパスフィルタ（ＬＰＦ）３８３、３８４を設け、その他については、図５に示す位相同期ループ制御回路６３と同様に構成したものである。
【０２８８】
ここに、ローパスフィルタ３８３、３８４及びマルチプライング・チャージポンプ３８２は、図３３に示すように構成されている。
【０２８９】
ローパスフィルタ３８３、３８４において、３８６、３８７は完全差動増幅器、３８８、３８９は抵抗、３９０、３９１はキャパシタである。
【０２９０】
また、マルチプライング・チャージポンプ３８２において、３９２は出力端、３９３、３９４は掛算器（例えば、ギルバート・セル）、３９５はポンプ部であり、３９６、３９７はポンプ部３９５に駆動電圧ＶＢ５、ＶＢ６を供給する駆動電圧発生回路である。
【０２９１】
また、ポンプ部３９５において、３９８〜４０３はエンハンスメント形のＭＥＳ ＦＥＴ、４０４〜４０７はキャパシタである。
【０２９２】
ここに、ＭＥＳ ＦＥＴ３９８は、ゲートをドレインに接続され、ドレインを駆動電圧発生回路３９６の出力端に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２９３】
また、ＭＥＳ ＦＥＴ３９９、４００は、出力端３９２側に電流を流し出すためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ３９９は、ドレインをＭＥＳ ＦＥＴ３９８のソースに接続され、ＭＥＳ ＦＥＴ４００は、ドレインをＭＥＳ ＦＥＴ３９９のソースに接続され、ソースを出力端３９２に接続されている。
【０２９４】
また、キャパシタ４０４は、一端をＭＥＳ ＦＥＴ３９９のゲート及びドレインに接続され、他端に掛算器３９４から出力される反転アップ信号／ＵＰＢが供給されるように構成されている。
【０２９５】
また、キャパシタ４０５は、一端をＭＥＳ ＦＥＴ４００のゲート及びドレインに接続され、他端に掛算器３９４から出力されるアップ信号ＵＰＢが供給されるように構成されている。
【０２９６】
また、ＭＥＳ ＦＥＴ４０１、４０２は、出力端３９２側から電流を流し込むためのポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ４０１は、ソースを駆動電圧発生回路３９７の出力端に接続され、ＭＥＳ ＦＥＴ４０２は、ソースをＭＥＳ ＦＥＴ４０１のドレインに接続されている。
【０２９７】
また、ＭＥＳ ＦＥＴ４０３は、ソースをＭＥＳ ＦＥＴ４０２のドレインに接続され、ゲートをドレインに接続され、ドレインを出力端３９２に接続され、ソース側からドレイン側に電流が流れることを防止する逆流防止素子として機能するようにされている。
【０２９８】
また、キャパシタ４０６は、一端をＭＥＳ ＦＥＴ４０１のゲート及びドレインに接続され、他端に掛算器３９３から出力されるダウン信号ＤＷＮＢが供給されるように構成されている。
【０２９９】
また、キャパシタ４０７は、一端をＭＥＳ ＦＥＴ４０２のゲート及びドレインに接続され、他端に掛算器３９３から出力される反転ダウン信号／ＤＷＮＢが供給されるように構成されている。
【０３００】
また、駆動電圧発生回路３９６、３９７において、４０８〜４１１はデプレッション形のＭＥＳ ＦＥＴであり、これら駆動電圧発生回路３９６、３９７は、駆動電圧ＶＢ５、ＶＢ６が出力端３９２の電圧ＣＰ−ＯＵＴと同一電圧となるように動作するものである。
【０３０１】
ここに、周波数超過信号Ｓ＋＝Ｌレベル、周波数不足信号Ｓ−＝Ｌレベルの場合には、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなり、掛算器３９３は、ダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して非活性状態、掛算器３９４は、アップ信号ＵＰ及び反転アップ信号／ＵＰ＝に対して非活性状態となる。
【０３０２】
この場合において、ダウン信号ＤＷＮ＝Ｈレベル、反転ダウン信号／ＤＷＮ＝Ｌレベルになると、掛算器３９３から出力されるダウン信号ＤＷＮＢ＝Ｈレベルになり、ＭＥＳ ＦＥＴ４０２がポンプ動作を行い、出力端３９２側からＭＥＳ ＦＥＴ４０３側に電流が流れ込む。
【０３０３】
また、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮが交互にＨレベルになると、ダウン信号ＤＷＮＢ及び反転ダウン信号／ＤＷＮＢが交互にＨレベルになり、ＭＥＳ ＦＥＴ４０１、４０２が交互にポンプ動作を行い、出力端３９２側からＭＥＳ ＦＥＴ４０３側に電流が流れ込む。
【０３０４】
また、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルになると、掛算器３９４から出力されるアップ信号ＵＰＢがＨレベルになり、ＭＥＳ ＦＥＴ４００がポンプ動作を行い、ＭＥＳ ＦＥＴ４００側から出力端３９２側に電流が流れ出す。
【０３０５】
また、アップ信号ＵＰ及び反転アップ信号／ＵＰが交互にＨレベルになると、アップ信号ＵＰＢ及び反転アップ信号／ＵＰＢが交互にＨレベルになり、ＭＥＳＦＥＴ４００、３９９が交互にポンプ動作を行い、ＭＥＳ ＦＥＴ４００側から出力端３９２側に電流が流れ出す。
【０３０６】
また、周波数超過信号Ｓ＋＝Ｈレベル、周波数不足信号Ｓ−＝Ｌレベルの場合、ダウン信号ＤＷＮｆ＝Ｌレベル、反転ダウン信号／ＤＷＮｆ＝Ｈレベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌレベルとなり、掛算器３９３は、ダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して活性状態、掛算器３９４は、アップ信号ＵＰ及び反転アップ信号／ＵＰに対して非活性状態となる。
【０３０７】
この場合、ダウン信号ＤＷＮ＝Ｈレベルになると、ダウン信号ＤＷＮｆとダウン信号ＤＷＮ、及び、反転ダウン信号／ＤＷＮｆと反転ダウン信号／ＤＷＮが掛け算され、出力端３９２からＭＥＳ ＦＥＴ４０３側により多くの電流が流れ込む。
【０３０８】
また、周波数超過信号Ｓ＋＝Ｌレベル、周波数不足信号Ｓ−＝Ｈレベルの場合には、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベル、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルとなり、掛算器３９３はダウン信号ＤＷＮｆ及び反転ダウン信号／ＤＷＮｆに対して非活性状態、掛算器３９４はアップ信号ＵＰ及び反転アップ信号／ＵＰに対して活性状態となる。
【０３０９】
この場合、アップ信号ＵＰ＝Ｈレベルになると、アップ信号ＵＰｆとアップ信号ＵＰ、及び、反転アップ信号／ＵＰｆと反転アップ信号／ＵＰが掛け算され、ＭＥＳ ＦＥＴ４００側から出力端３９２により多くの電流が流れ出る。
【０３１０】
このように構成された第４実施例のクロック再生回路においては、データ信号ＤＡＴＡが入力されると、位相検出器５８においては、電圧制御発振器５７から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が検出され、位相同期ループ３８０は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に同期させるように動作する。
【０３１１】
この場合、位相同期ループ制御回路３８１では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相誤差が、サイクルステップを待たずに、データ信号ＤＡＴＡの遷移ごとに検出される。
【０３１２】
そして、データ信号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫとデータ信号との量子化位相誤差Δβn-1と、データ信号ＤＡＴＡの今回の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβnとの関係から、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数が、データ信号ＤＡＴＡのビット転送周波数に一致するように位相同期ループ３８０が制御される。
【０３１３】
ここに、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも低い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に対して不足している場合には、周波数不足信号Ｓ−＝Ｈレベルにされる。
【０３１４】
この結果、アップ信号ＵＰｆ＝Ｈレベル、反転アップ信号／ＵＰｆ＝Ｌレベルにされ、マルチプライング・チャージポンプ３８２の出力電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周波数が高められる。
【０３１５】
これに対して、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも高い場合、即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数よりも超過している場合には、周波数不足信号Ｓ＋＝Ｈレベルにされる。
【０３１６】
この結果、ダウン信号ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベルにされ、マルチプライング・チャージポンプ３８２の出力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低められる。
【０３１７】
このように、この第４実施例のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差が推定され、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、位相検出器５８のゲインを高める必要がなく、即ち、タイミング・ジッタを増加させることなく、周波数の引き込みを高速化し、クロック信号再生の高速化を図ることができる。
【０３１８】
【発明の効果】
本発明のクロック再生回路・・図１
本発明のクロック再生回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数との誤差を推定し、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数に一致するように動作するので、周波数の引き込みを高速化し、クロック再生の高速化を図ることができる。
【０３１９】
本発明の周波数誤差推定回路・・図２
本発明の周波数誤差推定回路によれば、サイクルスリップを待たずに、クロック信号ＣＬＫの周波数と、データ信号ＤＡＴＡのビット転送周波数との誤差を推定することができるので、周波数誤差検出の高速化を図ることができ、これを、例えば、クロック再生回路に使用する場合には、周波数の引き込みを高速化し、クロック再生の高速化を図ることができる。
【０３２０】
参考例の位相検出器・・図３
参考例の位相検出器によれば、電圧制御発振器の出力信号を入力信号でラッチしてなる信号と入力信号ＩＮとを論理積処理することにより、チャージポンプ駆動信号を得ることができるように構成し、ワンショットパルス発生回路を必要としていないので、入力信号の高速化に対応することができる。
【０３２１】
参考例のチャージポンプ・・図４
参考例のチャージポンプによれば、チャージポンプ駆動信号に必要なパルス幅をキャパシタによって決定するように構成されているので、チャージポンプ駆動信号のパルス幅を入力信号から生成したワンショットパルスにより決定することを不要とし、入力信号の高速化に対応することができる。
【０３２２】
また、参考例のチャージポンプによれば、駆動電圧をチャージポンプの出力端の電圧と同一電圧になるように制御する場合には、出力インピーダンスを高めることができ、電源ノイズの影響の低減化を図ることができる。
【０３２３】
また、参考例のチャージポンプを２個使用する場合には、相補的に駆動する回路構成が可能となり、電圧制御発振器の出力信号が電源ノイズの影響を受けないようにすることができる。
【図面の簡単な説明】
【図１】本発明のクロック再生回路の原理説明図である。
【図２】本発明の周波数誤差推定回路の原理説明図である。
【図３】 参考例の位相検出器の原理説明図である。
【図４】 参考例のチャージポンプの原理説明図である。
【図５】本発明のクロック再生回路の第１実施例の構成を示す回路図である。
【図６】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成する位相検出器の構成を示す回路図である。
【図７】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの動作を説明するためのタイムチャートである。
【図８】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの第１構成例を示す回路図である。
【図９】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループを構成する遅延セルに使用することができる遅延セルの一例の構成を示す回路図である。
【図１０】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける遅延同期ループの第２構成例を示す回路図である。
【図１１】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設けるラッチ回路を示す回路図である。
【図１２】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路の構成を示す回路図である。
【図１３】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路のデコーダのうち、位相誤差信号を出力するデコーダの構成を示す回路図である。
【図１４】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成する周波数誤差推定回路が設ける周波数過不足信号出力回路のデコーダのうち、周波数過不足信号を出力するデコーダの構成を示す回路図である。
【図１５】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するローパスフィルタの構成を示す回路図である。
【図１６】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第１構成例を示す回路図である。
【図１７】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第２構成例を示す回路図である。
【図１８】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第３構成例を示す回路図である。
【図１９】本発明のクロック再生回路の第１実施例が設ける位相同期ループ制御回路を構成するロック検出回路の第４構成例を示す回路図である。
【図２０】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図２１】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける駆動電圧発生回路の構成を示す回路図である。
【図２２】本発明のクロック再生回路の第１実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの動作を説明するためのタイムチャートである。
【図２３】本発明のクロック再生回路の第２実施例の構成を示す回路図である。
【図２４】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成する位相検出器の構成を示す回路図である。
【図２５】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図２６】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける一方の駆動電圧発生回路の構成を示す回路図である。
【図２７】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプが設ける他方の駆動電圧発生回路の構成を示す回路図である。
【図２８】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するマルチプライング・チャージポンプの動作を説明するためのタイムチャートである。
【図２９】本発明のクロック再生回路の第２実施例が設ける位相同期ループを構成するループフィルタの構成を示す回路図である。
【図３０】本発明のクロック再生回路の第３実施例の構成を示す回路図である。
【図３１】本発明のクロック再生回路の第３実施例が設ける位相同期ループを構成する電圧制御発振器の構成を示す回路図である。
【図３２】本発明のクロック再生回路の第４実施例の構成を示す回路図である。
【図３３】本発明のクロック再生回路の第４実施例が設ける位相同期ループ制御回路を構成するローパスフィルタの構成及び位相同期ループを構成するマルチプライング・チャージポンプの構成を示す回路図である。
【図３４】従来のクロック再生回路の一例の構成を示す回路図である。
【図３５】従来の位相検出器及びチャージポンプの一例の構成を示す回路図である。
【符号の説明】
ＰＤ 位相検出器
ＣＰ チャージポンプ
ＬＦ ループフィルタ
ＬＰＦ ローパスフィルタ
ＶＣＯ 電圧制御発振器
Claims (5)
- 位相同期ループと、位相同期ループ制御回路とを有し、
前記位相同期ループは、クロック信号を出力する電圧制御発振器と、前記クロック信号とＮＲＺ信号からなるデータ信号との位相誤差を検出する位相検出器と、該位相検出器の出力信号及び前記位相同期ループ制御回路の出力信号を入力して前記電圧制御発振器を制御する電圧制御発振器制御回路を有し、
前記位相同期ループ制御回路は、前記クロック信号の０［rad］〜２π［rad］の位相を複数の位相域に分割して量子化し、前記データ信号が遷移する毎に、前記データ信号の前回の遷移時における前記クロック信号と前記データ信号との量子化された位相誤差と、前記データ信号の今回の遷移時における前記クロック信号と前記データ信号との量子化された位相誤差との関係から、前記クロック信号の周波数と前記データ信号のビット転送周波数との誤差を推定し、前記クロック信号の周波数が前記データ信号のビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、
前記クロック信号を前記データ信号から再生したクロック信号として出力するように構成されていることを特徴とするクロック再生回路。 - 前記位相同期ループ制御回路は、前記クロック信号をｍ相クロック信号（但し、ｍ＝４以上の整数）に多相化する多相化回路と、前記ｍ相クロック信号を前記データ信号の第１のレベルから第２のレベルへの遷移時にラッチする第１のラッチ回路と、前記ｍ相クロック信号を前記データ信号の第２のレベルから第１のレベルへの遷移時にラッチする第２のラッチ回路と、これら第１、第２のラッチ回路の出力信号をデコードして、前記クロック信号の周波数と前記データ信号のビット転送周波数との誤差を推定する周波数誤差推定信号を出力する周波数誤差推定信号出力回路とを有していることを特徴とする請求項１記載のクロック再生回路。
- 位相同期ループと、位相同期ループ制御回路とを有し、
前記位相同期ループは、クロック信号を出力する電圧制御発振器と、前記クロック信号とＮＲＺ信号からなるデータ信号との位相誤差を検出する位相検出器と、該位相検出器の出力信号及び前記位相同期ループ制御回路の出力信号を入力して前記電圧制御発振器を制御する電圧制御発振器制御回路を有し、
前記位相同期ループ制御回路は、前記データ信号が遷移する毎に、前記データ信号の前回の遷移時における前記クロック信号と前記データ信号との量子化された位相誤差と、前記データ信号の今回の遷移時における前記クロック信号と前記データ信号との量子化された位相誤差との関係から、前記クロック信号の周波数と前記データ信号のビット転送周波数との誤差を推定し、前記クロック信号の周波数が前記データ信号のビット転送周波数に一致するように前記電圧制御発振器制御回路を制御する構成とされ、
前記クロック信号を前記データ信号から再生したクロック信号として出力する
ように構成されるクロック再生回路であって、
前記電圧制御発振器は、前記クロック信号と同相の信号を含む、ｍ相クロック信号（但し、ｍ＝４以上の整数）を出力するリングオシレータを設けて構成され、
前記位相同期ループ制御回路は、前記ｍ相クロック信号を前記データ信号の第１のレベルから第２のレベルへの遷移時にラッチする第１のラッチ回路と、前記ｍ相クロック信号を前記データ信号の第２のレベルから第１のレベルへの遷移時にラッチする第２のラッチ回路と、これら第１、第２のラッチ回路の出力信号をデコードして、前記クロック信号の周波数と前記データ信号のビット転送周波数との誤差を推定する周波数誤差推定信号を出力する周波数誤差推定信号出力回路とを有していることを特徴とするクロック再生回路。 - 前記位相同期ループ制御回路は、前記クロック信号の周波数が前記データ信号のビット転送周波数に一致する周波数となったか否かを判断する手段を設け、前記クロック信号の周波数が前記データ信号のビット転送周波数に一致する周波数となった場合には、前記位相同期ループのチャージポンプの出力電圧を制御しないように構成されていることを特徴とする請求項２又は３記載のクロック再生回路。
- クロック信号をｍ相クロック信号（但し、ｍ＝４以上の整数）に多相化する多相化回路と、
前記ｍ相クロック信号をＮＲＺ信号からなるデータ信号の第１のレベルから第２のレベルへの遷移時にラッチする第１のラッチ回路と、
前記ｍ相クロック信号を前記データ信号の第２のレベルから第１のレベルへの遷移時にラッチする第２のラッチ回路と、
これら第１、第２のラッチ回路の出力信号をデコードして、前記クロック信号の周波数と前記データ信号のビット転送周波数との誤差を推定する周波数誤差推定信号を出力する周波数誤差推定信号出力回路とを有していることを特徴とする周波数誤差推定回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00223295A JP3640422B2 (ja) | 1995-01-10 | 1995-01-10 | クロック再生回路及び周波数誤差推定回路 |
| EP95301534A EP0671829B1 (en) | 1994-03-11 | 1995-03-09 | Clock regeneration circuit |
| DE69535087T DE69535087T2 (de) | 1994-03-11 | 1995-03-09 | Schaltungsanordnung zur Taktrückgewinnung |
| US08/401,793 US5610954A (en) | 1994-03-11 | 1995-03-10 | Clock reproduction circuit and elements used in the same |
| KR1019950005044A KR0185474B1 (ko) | 1994-03-11 | 1995-03-11 | 클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들 |
| CN95102687A CN1128520C (zh) | 1994-03-11 | 1995-03-11 | 时钟再生电路及其所用元件 |
| TW084105052A TW271023B (ja) | 1994-03-11 | 1995-05-20 | |
| US08/757,982 US5889828A (en) | 1994-03-11 | 1996-11-27 | Clock reproduction circuit and elements used in the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00223295A JP3640422B2 (ja) | 1995-01-10 | 1995-01-10 | クロック再生回路及び周波数誤差推定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191294A JPH08191294A (ja) | 1996-07-23 |
| JP3640422B2 true JP3640422B2 (ja) | 2005-04-20 |
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ID=11523620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00223295A Expired - Lifetime JP3640422B2 (ja) | 1994-03-11 | 1995-01-10 | クロック再生回路及び周波数誤差推定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3640422B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3704121B2 (ja) * | 2002-11-28 | 2005-10-05 | Ｎｅｃディスプレイソリューションズ株式会社 | 画像信号中継装置、画像信号中継機能つき画像表示装置およびそれら装置の制御方法 |
| US8284148B2 (en) | 2007-03-09 | 2012-10-09 | Nec Corporation | Clockless transmission system and clockless transmission method |
-
1995
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| Publication number | Publication date |
|---|---|
| JPH08191294A (ja) | 1996-07-23 |
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