JPH08191294A - クロック再生回路、周波数誤差推定回路、位相検出器及びチャージポンプ - Google Patents

Abstract

(57)【要約】 【目的】受信したデータ信号を再生する場合等に必要と
されるクロック信号（送信クロック信号）を受信したデ
ータ信号自身から再生するためのクロック再生回路に関
し、タイミング・ジッタを増加させることなく、周波数
の引き込みを高速化し、クロック再生の高速化を図る。 【構成】位相同期ループ制御回路６３を設け、データ信
号ＤＡＴＡの前回の遷移時におけるクロック信号ＣＬＫ
とデータ信号ＤＡＴＡとの量子化された位相誤差Δβ
_n-1と、データ信号ＤＡＴＡの今回の遷移時におけるク
ロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化され
た位相誤差Δβ_nとの関係から、クロック信号ＣＬＫの
周波数とデータ信号ＤＡＴＡのビット転送周波数との誤
差を推定し、クロック信号ＣＬＫの周波数がデータ信号
ＤＡＴＡのビット転送周波数に一致させるように位相同
期ループ５６を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、受信したデータ信号を
再生する場合等に必要とされるクロック信号（送信クロ
ック信号）を、受信したデータ信号自身から再生（抽
出）するためのクロック再生回路、および、このような
クロック再生回路等に使用される周波数誤差推定回路、
位相検出器、チャージポンプに関する。

【０００２】

【従来の技術】

従来のクロック再生回路の一例・・図３４ 従来、受信したデータ信号を再生する場合等に必要とさ
れるクロック信号を、受信したデータ信号自身から再生
するためのクロック再生回路として、図３４に、その回
路図を示すようなものが提案されている。

【０００３】このクロック再生回路は、位相周波数同期
ループ（ＰＦＬＬ）からなるものであり、図３４中、１
はデータ信号としてＮＲＺ（Ｎo-Ｒeturn to Ｚero）信
号が入力されるデータ入力端子である。

【０００４】また、２は電圧制御発振器（ＶＣＯ）、３
は電圧制御発振器２から出力される信号Ｓ_VCOの位相を
９０°遅延させてなる遅延信号Ｓ_VCOQを得るための遅延
線である。

【０００５】また、４はワンチップ化されてなる位相周
波数検出器（ＰＦＤ）であり、５はＮＲＺ信号と電圧制
御発振器２の出力信号Ｓ_VCOとの位相誤差を検出する位
相検出器（ＰＤ）、６はＮＲＺ信号と遅延線３により得
られる遅延信号Ｓ_VCOQとの位相誤差を検出する位相検出
器（ＱＰＤ）である。

【０００６】また、７は位相検出器５から出力される位
相誤差検出信号Ｑ１と位相検出器６から出力される位相
誤差検出信号Ｑ２に基づいて、ＮＲＺ信号と電圧制御発
振器２の出力信号Ｓ_VCOとの周波数誤差を検出する周波
数検出器（ＦＤ）である。

【０００７】また、８は位相検出器５から出力される位
相誤差検出信号Ｑ１と周波数検出器７から出力される周
波数誤差検出信号Ｑ３との合成信号Ｑ１＋Ｑ３に対して
ローパスフィルタとして機能するループフィルタ（Ｌ
Ｆ）であり、９はＮＰＮトランジスタ、１０、１１は抵
抗、１２はコンデンサである。

【０００８】このループフィルタ８から出力される電圧
Ｖcは、制御電圧として電圧制御発振器２に供給され、
電圧制御発振器２は、この制御電圧Ｖcに応じた周波数
の信号Ｓ_VCOを出力することになる。

【０００９】このクロック再生回路は、電圧制御発振器
２の出力信号Ｓ_VCOをＮＲＺ信号自身から再生したクロ
ック信号ＣＬＫとして出力するというものであり、サイ
クルスリップごとに、即ち、ＮＲＺ信号と電圧制御発振
器２の出力信号Ｓ_VCOの位相誤差が３６０°に広がるご
とに、ＮＲＺ信号のビット転送周波数と電圧制御発振器
２の出力信号Ｓ_VCOの周波数との誤差を検出し、ＮＲＺ
信号のビット転送周波数と電圧制御発振器２の出力信号
Ｓ_VCOの周波数との一致を図るとしている。

【００１０】従来の位相検出器及びチャージポンプの一
例・・図３５ 従来、位相同期ループに使用される位相検出器及びチャ
ージポンプとして、図３５に、その回路図を示すような
ものが提案されている。

【００１１】図３５中、１４は位相検出器であり、１５
はデータ入力端子Ｄに電圧制御発振器の出力信号Ｓ_VCO
が入力され、同期信号入力端子Ｃに入力信号ＩＮが入力
されるラッチ回路（Ｄフリップフロップ回路）である。

【００１２】また、１６は入力信号ＩＮを入力し、ワン
ショットパルスＯＳを発生するワンショットパルス発生
回路である。

【００１３】また、１７はラッチ回路１５の逆相出力／
Ｑとワンショットパルス発生回路１６から出力されるワ
ンショットパルスＯＳとをＮＡＮＤ処理し、電圧制御発
振器の出力信号Ｓ_VCOの周波数を上げるためのアップ信
号ＵＰを出力するＮＡＮＤ回路である。

【００１４】また、１８はラッチ回路１５の正相出力Ｑ
とワンショットパルス発生回路１６から出力されるワン
ショットパルスＯＳとをＡＮＤ処理し、電圧制御発振器
の出力信号Ｓ_VCOの周波数を下げるためのダウン信号Ｄ
ＷＮを出力するＡＮＤ回路である。

【００１５】また、１９はチャージポンプであり、ＶＣ
Ｃは電源電圧、２０はＮＡＮＤ回路１７から出力される
アップ信号ＵＰによりＯＮ、ＯＦＦが制御されるＰＮＰ
トランジスタ、２１はＡＮＤ回路１８から出力されるダ
ウン信号ＤＷＮによりＯＮ、ＯＦＦが制御されるＮＰＮ
トランジスタである。

【００１６】ここに、位相検出器１４においては、電圧
制御発振器の出力信号Ｓ_VCOの位相が入力信号ＩＮの位
相よりも進んでいる場合には、ラッチ回路１５の正相出
力Ｑ＝高レベル（以下、Ｈレベルという）、ラッチ回路
１５の逆相出力／Ｑ＝低レベル（以下、Ｌレベルとい
う）となる。

【００１７】この結果、この場合には、ワンショットパ
ルス発生回路１６からワンショットパルスＯＳが発生さ
れている間、アップ信号ＵＰ＝Ｈレベル、ダウン信号Ｄ
ＷＮ＝Ｈレベルとなる。

【００１８】したがって、この場合には、チャージポン
プ１９においては、ＰＮＰトランジスタ２０＝ＯＦＦ、
ＮＰＮトランジスタ２１＝ＯＮとなり、ループフィルタ
側からチャージポンプ１９に電流が流れ込むことにな
る。

【００１９】これに対して、電圧制御発振器の出力信号
Ｓ_VCOの位相が入力信号ＩＮの位相よりも遅れている場
合には、ラッチ回路１５の正相出力Ｑ＝Ｌレベル、ラッ
チ回路１５の逆相出力／Ｑ＝Ｈレベルとなる。

【００２０】この結果、この場合には、ワンショットパ
ルス発生回路１６からワンショットパルスＯＳが発生さ
れている間、アップ信号ＵＰ＝Ｌレベル、ダウン信号Ｄ
ＷＮ＝Ｌレベルとなる。

【００２１】したがって、この場合には、チャージポン
プ１９においては、ＰＮＰトランジスタ２０＝ＯＮ、Ｎ
ＰＮトランジスタ２１＝ＯＦＦとなり、チャージポンプ
１９からループフィルタ側に電流が流れ出すことにな
る。

【００２２】

【発明が解決しようとする課題】

図３４に示すクロック再生回路が有する問題点 図３４に示すクロック再生回路においては、サイクルス
リップごとに、ＮＲＺ信号のビット転送周波数と電圧制
御発振器２の出力信号Ｓ_VCOの周波数との誤差を検出す
るとしているので、ＮＲＺ信号のビット転送周波数と電
圧制御発振器２の出力信号Ｓ_VCOの周波数との誤差が小
さくなってくると、ループフィルタ８から出力される電
圧Ｖ_Cが余りに低くなってしまい、このため、周波数引
き込みに時間がかかりすぎ、クロック再生の高速化を図
ることができないという問題点があった。

【００２３】ここに、位相検出器５及び周波数検出器７
のゲインを上げるようにする場合には、ＮＲＺ信号のビ
ット転送周波数と電圧制御発振器２の出力信号Ｓ_VCOの
周波数との誤差が小さくなってきた場合においても、ル
ープフィルタ８から出力される電圧Ｖcを高めることが
できるが、このようにすると、データ通信中のタイミン
グ・ジッタが増加してしまうという問題点があった。

【００２４】図３４に示す周波数検出器７が有する問題
点 図３４に示す周波数検出器７においては、サイクルスリ
ップごとに、ＮＲＺ信号のビット転送周波数と電圧制御
発振器２の出力信号Ｓ_VCOの周波数との誤差を検出して
いるので、周波数誤差検出の高速化を図ることができ
ず、これを、例えば、クロック再生回路に使用する場合
には、周波数の引き込みを高速化して、クロック再生の
高速化を図ることができないという問題点があった。

【００２５】図３５に示す位相検出器１４が有する問題
点 図３５に示す位相検出器１４においては、ワンショット
パルス発生回路１６からワンショットパルスＯＳを発生
させ、チャージポンプ駆動信号（アップ信号ＵＰ、ダウ
ン信号ＤＷＮ）のパルス幅を決定するようにしている
が、入力信号ＩＮが高速になると、ワンショットパルス
ＯＳの発生が困難になり、入力信号ＩＮの高速化に対応
することができないという問題点があった。

【００２６】図３５に示すチャージポンプ１９が有する
問題点 図３５に示すチャージポンプ１９においては、入力信号
ＩＮが高速化し、ワンショットパルスＯＳのパルス幅が
短くなり、チャージポンプ駆動信号のパルス幅が短くな
ると、これに応答した動作が困難になり、入力信号ＩＮ
の高速化に対応することができないという問題点があっ
た。

【００２７】本発明は、かかる点に鑑み、タイミング・
ジッタを増加させることなく、周波数の引き込みを高速
化し、クロック再生の高速化を図ることができるように
したクロック再生回路を提供することを第１の目的とす
る。

【００２８】また、本発明は、周波数誤差検出の高速化
を図り、これを、例えば、クロック再生回路に使用する
場合には、周波数の引き込みを高速化し、クロック再生
の高速化を図ることができるようにした周波数誤差推定
回路を提供することを第２の目的とする。

【００２９】また、本発明は、入力信号の高速化に対応
することができるようにした位相検出器を提供すること
を第３の目的とする。

【００３０】また、本発明は、チャージポンプ駆動信号
のパルス幅を入力信号から生成したワンショットパルス
により決定することを不要とし、入力信号の高速化に対
応することができるようにしたチャージポンプを提供す
ることを第４の目的とする。

【００３１】

【課題を解決するための手段】

本発明のクロック再生回路・・図１ 図１は本発明のクロック再生回路の原理説明図であり、
本発明のクロック再生回路は、位相同期ループ２６と、
位相同期ループ制御回路２７とを有している。

【００３２】ここに、位相同期ループ２６は、データ信
号ＤＡＴＡを入力信号とし、位相同期ループ２６内の電
圧制御発振器（ＶＣＯ）２８から出力されるクロック信
号ＣＬＫの位相をデータ信号ＤＡＴＡに同期させるもの
である。

【００３３】また、位相同期ループ制御回路２７は、デ
ータ信号ＤＡＴＡの前回の遷移時におけるクロック信号
ＣＬＫとデータ信号ＤＡＴＡとの量子化された位相差
と、データ信号ＤＡＴＡの今回の遷移時におけるクロッ
ク信号ＣＬＫとデータ信号ＤＡＴＡとの量子化された位
相差との関係から、クロック信号ＣＬＫの周波数とデー
タ信号ＤＡＴＡのビット転送周波数との誤差を推定し、
クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビ
ット転送周波数に一致するように位相同期ループ２６を
制御するものである。

【００３４】本発明の周波数誤差推定回路・・図２ 図２は本発明の周波数誤差推定回路の原理説明図であ
り，本発明の周波数誤差推定回路は、多相化回路３０
と、ラッチ回路３１、３２と、周波数誤差推定信号出力
回路３３とを有している。

【００３５】ここに、多相化回路３０は、クロック信号
ＣＬＫをｍ相クロック信号φ１〜φｍ（但し、ｍ＝４以
上の整数）に多相化するものである。

【００３６】また、ラッチ回路３１は、ｍ相クロック信
号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベルから
第２のレベルへの遷移時（例えば、ＨレベルからＬレベ
ルへの遷移時）にラッチするものである。

【００３７】また、ラッチ回路３２は、ｍ相クロック信
号φ１〜φｍをデータ信号ＤＡＴＡの第２のレベルから
第１のレベルへの遷移時（例えば、ＬレベルからＨレベ
ルへの遷移時）にラッチするものである。

【００３８】また、周波数誤差推定信号出力回路３３
は、ラッチ回路３１、３２の出力信号をデコードして、
クロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビ
ット転送周波数との誤差を推定する周波数誤差推定信号
を出力するものである。

【００３９】本発明の位相検出器・・図３ 図３は本発明の位相検出器の原理説明図であり、本発明
の位相検出器は、ラッチ回路３５と、論理積回路３６、
３７とを有し、これら論理積回路３６、３７の出力信号
をチャージポンプ駆動信号として出力するというもので
ある。

【００４０】ここに、ラッチ回路３５は、電圧制御発振
器の出力信号Ｓ_VCOを入力信号ＩＮでラッチし、正相出
力信号と逆相出力信号とを出力するものである。

【００４１】また、論理積回路３６は、ラッチ回路３５
の正相出力信号と入力信号ＩＮとを論理積処理し、チャ
ージポンプ駆動信号として、例えば、ダウン信号ＤＷＮ
及び反転ダウン信号／ＤＷＮを出力するものである。

【００４２】また、論理積回路３７は、ラッチ回路３５
の逆相出力信号と入力信号ＩＮとを論理積処理し、チャ
ージポンプ駆動信号として、例えば、アップ信号ＵＰ及
び反転アップ信号／ＵＰを出力するものである。

【００４３】本発明のチャージポンプ・・図４ 図４は本発明のチャージポンプの原理説明図であり、本
発明のチャージポンプは、電流の流し出し又は流し込み
を行うポンプ部４０と、このポンプ部４０に駆動電圧を
供給する駆動電圧発生回路４１とを有している。なお、
４２は出力端である。

【００４４】また、ポンプ部４０において、４３は端部
４３Ａから端部４３Ｂへの方向を順方向（電流が流れや
すい方向）とする一方向性素子、４４は端部４４Ａから
端部４４Ｂへの方向を順方向とする一方向性素子、４５
は端部４５Ａから端部４５Ｂへの方向を順方向とする一
方向性素子である。

【００４５】また、４６は端部４６Ａから端部４６Ｂへ
の方向を順方向とする一方向性素子、４７は端部４７Ａ
から端部４７Ｂへの方向を順方向とする一方向性素子、
４８は端部４８Ａから端部４８Ｂへの方向を順方向とす
る一方向性素子である。

【００４６】これら一方向性素子４３〜４８には、ダイ
オード又はダイオード接続した電界効果トランジスタを
使用することができる。

【００４７】ここに、一方向性素子４３は、端部４３Ａ
を駆動電圧発生回路４１に接続され、一方向性素子４４
は、端部４４Ａを一方向性素子４３の端部４３Ｂに接続
され、一方向性素子４５は、端部４５Ａを一方向性素子
４４の端部４４Ｂに接続され、端部４５Ｂを出力端４２
に接続されている。

【００４８】また、一方向性素子４６は、端部４６Ａを
出力端４２に接続され、一方向性素子４７は、端部４７
Ａを一方向性素子４６の端部４６Ｂに接続され、一方向
性素子４８は、端部４８Ａを一方向性素子４７の端部４
７Ｂに接続され、端部４８Ｂを駆動電圧発生回路４１に
接続されている。

【００４９】また、４９〜５２はキャパシタ、ＵＰは電
圧制御発振器の出力信号の周波数を上げるために位相検
出器から供給されるアップ信号、／ＵＰはアップ信号と
反転関係にある反転アップ信号である。

【００５０】また、ＤＷＮは電圧制御発振器の出力信号
の周波数を下げるために位相検出器から供給されるダウ
ン信号、／ＤＷＮはダウン信号と反転関係にある反転ダ
ウン信号である。

【００５１】ここに、キャパシタ４９は、端部４９Ａを
一方向性素子４４の端部４４Ａに接続され、端部４９Ｂ
に、例えば、反転アップ信号／ＵＰが供給されるように
構成されている。

【００５２】また、キャパシタ５０は、端部５０Ａを一
方向性素子４５の端部４５Ａに接続され、端部５０Ｂ
に、例えば、アップ信号ＵＰが供給されるように構成さ
れている。

【００５３】また、キャパシタ５１は、端部５１Ａを一
方向性素子４７の端部４７Ａに接続され、端部５１Ｂ
に、例えば、反転ダウン信号／ＤＷＮが供給されるよう
に構成されている。

【００５４】また、キャパシタ５２は、端部５２Ａを一
方向性素子４８の端部４８Ａに接続され、端部５２Ｂ
に、例えば、ダウン信号ＤＷＮが供給されるように構成
されている。

【００５５】

【作用】

本発明のクロック再生回路・・図１ 本発明のクロック再生回路においては、位相同期ループ
制御回路２７を設け、データ信号ＤＡＴＡの前回の遷移
時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡと
の量子化された位相差と、データ信号ＤＡＴＡの今回の
遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴ
Ａとの量子化された位相差との関係から、クロック信号
ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波
数との誤差を推定し、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数に一致するように
位相同期ループ２６を制御するとしている。

【００５６】即ち、サイクルスリップを待たずに、クロ
ック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット
転送周波数との誤差を推定し、クロック信号ＣＬＫの周
波数がデータ信号ＤＡＴＡのビット転送周波数に一致す
るように位相同期ループ２６を制御するとしている。

【００５７】したがって、サイクルスリップごとに、ク
ロック信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビッ
ト転送周波数との誤差を検出するとしている従来例の場
合と異なり、周波数の引き込みを高速化することができ
る。

【００５８】本発明の周波数誤差推定回路・・図２ 本発明の周波数誤差推定回路においては、多相化回路３
０により、クロック信号ＣＬＫをｍ相クロック信号φ１
〜φｍに多相化し、ラッチ回路３１において、ｍ相クロ
ック信号φ１〜φｍをデータ信号ＤＡＴＡの第１のレベ
ルから第２のレベルへの遷移時にラッチし、ラッチ回路
３２において、ｍ相クロック信号φ１〜φｍをデータ信
号ＤＡＴＡの第２のレベルから第１のレベルへの遷移時
にラッチするとしている。

【００５９】これにより、データ信号ＤＡＴＡの前回の
遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴ
Ａとの量子化された位相差と、データ信号ＤＡＴＡの今
回の遷移時におけるクロック信号ＣＬＫとデータ信号Ｄ
ＡＴＡとの量子化された位相差とを記憶することができ
る。

【００６０】そして、周波数誤差推定信号出力回路３３
において、ラッチ回路３１、３２の出力信号をデコード
して、クロック信号ＣＬＫの周波数とデータ信号ＤＡＴ
Ａのビット転送周波数との誤差を推定する周波数誤差推
定信号を出力させるとしている。

【００６１】したがって、サイクルスリップを待たず
に、クロック信号ＣＬＫの周波数と、データ信号ＤＡＴ
Ａのビット転送周波数との誤差を推定することができ、
周波数誤差検出の高速化を図ることができ、これを、例
えば、クロック再生回路に使用する場合には、周波数の
引き込みを高速化することができる。

【００６２】本発明の位相検出器・・図３ 本発明の位相検出器においては、ラッチ回路３５の出力
信号と入力信号ＩＮとを論理積処理することにより、チ
ャージポンプ駆動信号を得るように構成されており、ワ
ンショットパルス発生回路を必要としていないので、入
力信号ＩＮの高速化に対応することができる。

【００６３】本発明のチャージポンプ・・図４ 本発明のチャージポンプにおいては、アップ信号ＵＰを
Ｈレベルとすることにより、あるいは、アップ信号ＵＰ
及び反転アップ信号／ＵＰを交互にＨレベルとすること
により、出力端４２側に電流を流し出させることができ
る。

【００６４】また、ダウン信号ＤＷＮをＨレベルとする
ことにより、あるいは、ダウン信号ＤＷＮ及び反転ダウ
ン信号／ＤＷＮを交互にＨレベルとすることにより、出
力端４２側から電流を流し込むことができる。

【００６５】ここに、アップ信号ＵＰ、反転アップ信号
／ＵＰ、ダウン信号ＤＷＮ及び反転ダウン信号／ＤＷＮ
の一方向性素子４５、４４、４８、４７の端部４５Ａ、
４４Ａ、４８Ａ、４７Ａに対する印加は、それぞれ、キ
ャパシタ５０、４９、５２、５１を介して行われる。

【００６６】この結果、アップ信号ＵＰ、反転アップ信
号／ＵＰ、ダウン信号ＤＷＮ、反転ダウン信号／ＤＷＮ
に必要なパルス幅は、これらキャパシタ５０、４９、５
２、５１により決定されるので、これらチャージポンプ
駆動信号のパルス幅を入力信号から生成したワンショッ
トパルスにより決定することを不要とし、入力信号の高
速化に対応することができる。

【００６７】また、本発明のチャージポンプにおいて
は、駆動電圧発生回路４１を、一方向性素子４３の端部
４３Ａの電圧及び一方向性素子４８の端部４８Ｂの電圧
が出力端４２の電圧と同一ないし略同一の電圧になるよ
うに制御する構成とする場合には、出力インピーダンス
を高めることができ、電源ノイズの影響の低減化を図る
ことができる。

【００６８】ここに、一方向性素子４３〜４５を、例え
ば、ダイオード接続した電界効果トランジスタで構成し
た場合において、これら電界効果トランジスタのスレッ
ショルド電圧をＶ_TH、一方向性素子４３の端部４３Ａの
電圧をＶ_43A、出力端４２の電圧をＶ₄₂、アップ信号Ｕ
Ｐ及び反転アップ信号／ＵＰの振幅をＭとすると、一方
向性素子４４の端部４４Ａの電圧Ｖ_44Aは、Ｖ_43A−Ｖ_TH
＋Ｍ〜Ｖ_43A−Ｖ_THとなり、一方向性素子４５の端部４
５Ａの電圧Ｖ_45Aは、Ｖ_45A＝Ｖ₄₂＋Ｖ_TH〜Ｖ₄₂＋Ｖ_TH−
Ｍとなる。

【００６９】そこで、Ｖ_43A＝Ｖ₄₂となるように制御す
る場合には、一方向性素子４４を通る電荷Ｑ_pumpは、Ｃ
（Ｖ_44A−Ｖ_45A−Ｖ_TH）＝Ｃ｛Ｖ_43A−Ｖ_TH＋Ｍ−（Ｖ
₄₂＋Ｖ_TH−Ｍ）−Ｖ_TH｝＝Ｃ（２Ｍ−３Ｖ_TH）となる。
但し、Ｃは、キャパシタ４９、５０の容量である。

【００７０】したがって、出力端４２に流れ出る電流Ｉ
_pumpは、ｆ_pump×Ｑ_pumpとなる。但し、ｆ_pumpはｂｐｓ
（bit per second）×ＤＴＤ（data transition densit
y）である。

【００７１】また、本発明のチャージポンプを２個使用
する場合には、相補的に駆動する回路構成が可能とな
り、電圧制御発振器の出力信号が電源ノイズの影響を受
けないようにすることができる。

【００７２】

【実施例】以下、図５〜図３３を参照して、本発明のク
ロック再生回路の第１実施例〜第４実施例につき、本発
明の周波数誤差推定回路、位相検出器及びチャージポン
プの各実施例を含めて説明する。

【００７３】本発明のクロック再生回路の第１実施例・
・図５〜図２２ 図５は本発明のクロック再生回路の第１実施例の構成を
示す回路図であり、図５中、５５はクロック信号を再生
すべきデータ信号ＤＡＴＡが入力されるデータ入力端子
である。

【００７４】また、５６は位相同期ループ（ＰＬＬ）で
あり、５７はクロック信号ＣＬＫを出力する電圧制御発
振器（ＶＣＯ）、５８はクロック信号ＣＬＫとデータ信
号ＤＡＴＡとの位相誤差を検出する位相検出器（ＰＤ）
である。

【００７５】この位相検出器５８は、図６に示すように
構成されており、図６中、６０はポジティブ・エッジ型
のラッチ回路であり、データ入力端子Ｄにクロック信号
ＣＬＫが入力され、同期入力端子Ｃにデータ信号ＤＡＴ
Ａが入力される。

【００７６】また、６１はラッチ回路６０の正相出力Ｑ
とデータ信号ＤＡＴＡとからダウン信号ＤＷＮ及び反転
ダウン信号／ＤＷＮを生成する反転出力端子を有するＡ
ＮＤ回路である。

【００７７】また、６２はラッチ回路６０の逆相出力／
Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ及び反転
アップ信号／ＵＰを生成する反転出力端子を有するＡＮ
Ｄ回路である。

【００７８】ここに、データ信号ＤＡＴＡがＨレベルに
なった時点において、クロック信号ＣＬＫの位相がデー
タ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路
６０の正相出力Ｑ＝Ｈレベル、ラッチ回路６０の逆相出
力／Ｑ＝Ｌレベルとなる。

【００７９】この結果、データ信号ＤＡＴＡ＝Ｈレベル
にある間は、ダウン信号ＤＷＮ＝Ｈレベル、反転ダウン
信号／ＤＷＮ＝Ｌレベル、アップ信号ＵＰ＝Ｌレベル、
反転アップ信号／ＵＰ＝Ｈレベルとなる。

【００８０】そして、その後、データ信号ＤＡＴＡ＝Ｌ
レベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反
転ダウン信号／ＤＷＮ＝Ｈレベルとなり、アップ信号Ｕ
Ｐ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルが維持
される。

【００８１】これに対して、データ信号ＤＡＴＡがＨレ
ベルになった時点において、クロック信号ＣＬＫの位相
がデータ信号ＤＡＴＡよりも遅れている場合には、ラッ
チ回路６０の正相出力Ｑ＝Ｌレベル、ラッチ回路６０の
逆相出力／Ｑ＝Ｈレベルとなる。

【００８２】この結果、データ信号ＤＡＴＡ＝Ｈレベル
にある間は、ダウン信号ＤＷＮ＝Ｌレベル、反転ダウン
信号／ＤＷＮ＝Ｈレベル、アップ信号ＵＰ＝Ｈレベル、
反転アップ信号／ＵＰ＝Ｌレベルとなる。

【００８３】そして、その後、データ信号ＤＡＴＡ＝Ｌ
レベルに反転すると、ダウン信号ＤＷＮ＝Ｌレベル、反
転ダウン信号／ＤＷＮ＝Ｈレベルが維持され、アップ信
号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ＝Ｈレベルと
なる。

【００８４】このように、位相検出器５８は、電圧制御
発振器５７から出力されるクロック信号ＣＬＫをデータ
信号ＤＡＴＡでラッチしてなる信号とデータ信号ＤＡＴ
Ａとを論理積処理することにより、チャージポンプ駆動
信号であるアップ信号ＵＰ、反転アップ信号／ＵＰ、ダ
ウン信号ＤＷＮ、反転ダウン信号／ＤＷＮを得ることが
できるようにされており、ワンショットパルス発生回路
を必要としていないので、データ信号ＤＡＴＡの高速化
に対応することができる。

【００８５】また、図５において、６３はクロック信号
ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波
数との誤差を推定し、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数に一致するように
位相同期ループ５６を制御する位相同期ループ制御回路
である。

【００８６】また、６４はデータ信号ＤＡＴＡの前回の
遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴ
Ａの位相誤差と、データ信号ＤＡＴＡの今回の遷移時に
おけるクロック信号ＣＬＫとデータ信号ＤＡＴＡの位相
誤差との関係から、クロック信号ＣＬＫの周波数とデー
タ信号ＤＡＴＡのビット転送周波数の誤差を推定する周
波数誤差推定回路である。

【００８７】この周波数誤差推定回路６４においては、
クロック信号ＣＬＫの位相０〜２πは、図７及び表１に
示すように量子化される。以下、量子化された位相を量
子化位相、量子化位相で比較された位相誤差を量子化位
相誤差と言う。

【００８８】

【表１】

【００８９】また、周波数誤差推定回路６４において、
６５は遅延同期ループ（ＤＬＬ）であり、この遅延同期
ループ６５は、図７に示すように、クロック信号ＣＬＫ
の位相を８分割し、クロック信号ＣＬＫを、クロック信
号ＣＬＫと同相のクロック信号φ１を含む、π／４ずつ
位相を異にする８相のクロック信号φ１〜φ８に多相化
するものである。

【００９０】この遅延同期ループ６５は、図８に示すよ
うに構成されており、クロック信号ＣＬＫはクロック信
号φ１、クロック信号ＣＬＫを反転してなる反転クロッ
ク信号／ＣＬＫはクロック信号φ５として扱われる。

【００９１】また、図８中、６７はクロック信号ＣＬＫ
及び反転クロック信号／ＣＬＫを遅延してクロック信号
φ２、φ６を得るための遅延セル、６８はクロック信号
φ２、φ６を遅延してクロック信号φ３、φ７を得るた
めの遅延セルである。

【００９２】また、６９はクロック信号φ３、φ７を遅
延してクロック信号φ４、φ８を得るための遅延セル、
７０はクロック信号φ８を遅延してクロック信号φ１と
位相同期させるクロック信号φ９を得るための遅延セル
である。

【００９３】また、７１は位相同期を取るべきクロック
信号φ１、φ９が入力される位相検出器（ＰＤ）、７２
はチャージポンプ（ＣＰ）、７３はループフィルタ（Ｌ
Ｆ）である。

【００９４】ここに、遅延セル６７〜７０としては、例
えば、図９に示すような遅延セルを使用することができ
る。

【００９５】図９中、７５は遅延の対象となる信号ｉｎ
が入力される信号入力端子、７６は信号ｉｎと反転関係
にあり、かつ、遅延の対象となる信号／ｉｎが入力され
る反転信号入力端子である。

【００９６】この遅延セルを、例えば、図８に示す初段
の遅延セル６７に使用する場合には、信号入力端子７５
にクロック信号ＣＬＫを入力し、反転信号入力端子７６
に反転クロック信号／ＣＬＫを入力する。

【００９７】また、７７は遅延部であり、７８は遅延制
御電圧ＶＣが入力される遅延制御電圧入力端子、７９は
遅延制御電圧ＶＣと反転関係にある反転遅延制御電圧／
ＶＣが入力される反転遅延制御電圧入力端子、８０、８
１はエンハンスメント形のＭＥＳ ＦＥＴ、８２〜８４
は抵抗である。

【００９８】この遅延セルを図８に示す遅延セル６７〜
７０に使用する場合には、遅延制御電圧入力端子７８に
はループフィルタ７３の非反転出力電圧を入力し、反転
遅延制御電圧入力端子７９にはループフィルタ７３の反
転出力電圧を入力する。

【００９９】また、８５はバッファ部であり、８６はソ
ースホロア部、８７は差動増幅部、８８は出力部であ
る。

【０１００】また、８９〜９５はデプレッション形のＭ
ＥＳ ＦＥＴ、９６〜１０１はエンハンスメント形のＭ
ＥＳ ＦＥＴ、１０２、１０３は抵抗、１０４、１０５
はダイオードである。

【０１０１】また、ｏｕｔは入力信号ｉｎに対応した出
力信号、／ｏｕｔは入力信号／ｉｎに対応した出力信
号、ｏｕｔｄは出力信号ｏｕｔをダイオード１０４でシ
フトしてなる出力信号、／ｏｕｔｄは出力信号／ｏｕｔ
をダイオード１０５でシフトしてなる出力信号である。

【０１０２】この遅延セルを、例えば、図８に示す遅延
セル６７に使用する場合には、出力信号ｏｕｔとしてク
ロック信号φ２を得ることができ、出力信号／ｏｕｔと
してクロック信号φ６を得ることができる。

【０１０３】また、遅延同期ループ６５は、図１０に示
すように構成することもでき、この例では、クロック信
号ＣＬＫはクロック信号φ１として扱われる。

【０１０４】また、図１０中、１０７はクロック信号Ｃ
ＬＫを遅延してクロック信号φ２を得るための遅延セ
ル、１０８はクロック信号φ２を遅延してクロック信号
φ３を得るための遅延セルである。

【０１０５】また、１０９はクロック信号φ３を遅延し
てクロック信号φ４を得るための遅延セル、１１０はク
ロック信号φ４を遅延してクロック信号φ５を得るため
の遅延セルである。

【０１０６】また、１１１はクロック信号φ１を反転し
てクロック信号φ５を得るためのインバータ、１１２は
クロック信号φ２を反転してクロック信号φ６を得るた
めのインバータである。

【０１０７】また、１１３はクロック信号φ３を反転し
てクロック信号φ７を得るためのインバータ、１１４は
クロック信号φ４を反転してクロック信号φ８を得るた
めのインバータである。

【０１０８】また、１１５は遅延セル１１０から出力さ
れるクロック信号φ５を反転してクロック信号φ１と位
相同期させるクロック信号φ９を得るためのインバータ
である。

【０１０９】また、１１６は位相同期を取るべきクロッ
ク信号φ１、φ９が入力される位相検出器（ＰＤ）、１
１７はチャージポンプ（ＣＰ）、１１８はループフィル
タ（ＬＦ）である。

【０１１０】また、図５において、１２０はデータ信号
ＤＡＴＡのＨレベルからＬレベルへの遷移時におけるク
ロック信号φ１〜φ８のレベルをラッチすることによっ
て、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷
移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡ
との量子化位相誤差Δβ_H-Lを記憶するネガティブ・エ
ッジ型のラッチ回路である。

【０１１１】また、１２１はデータ信号ＤＡＴＡのＬレ
ベルからＨレベルへの遷移時におけるクロック信号φ１
〜φ８のレベルをラッチすることによって、データ信号
ＤＡＴＡのＬレベルからＨレベルへの遷移時におけるク
ロック信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相
誤差Δβ_L-Hを記憶するポジティブ・エッジ型のラッチ
回路である。

【０１１２】図１１は、これらラッチ回路１２０、１２
１をより詳しく示す図であり、これらラッチ回路１２
０、１２１においては、データ入力端子Ｄ１〜Ｄ８に
は、それぞれ、クロック信号φ１〜φ８が入力され、同
期入力端子Ｃには、データ信号ＤＡＴＡが入力される。

【０１１３】この結果、データ信号ＤＡＴＡのＨレベル
からＬレベルへの遷移時におけるクロック信号ＣＬＫと
データ信号ＤＡＴＡとの量子化位相誤差Δβ_H-Lと、ラ
ッチ回路１２０の正相出力Ｑ１〜Ｑ８との関係は、表２
に示すようになる。

【０１１４】

【表２】

【０１１５】また、データ信号ＤＡＴＡのＬレベルから
Ｈレベルへの遷移時におけるクロック信号ＣＬＫとデー
タ信号ＤＡＴＡとの量子化位相誤差Δβ_L-Hと、ラッチ
回路１２１の正相出力Ｑ１〜Ｑ８との関係は、表３に示
すようになる。

【０１１６】

【表３】

【０１１７】また、図５において、１２２はラッチ回路
１２０、１２１の正相出力Ｑ１〜Ｑ８をデコードして、
クロック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビ
ット転送周波数を超過していることを示す周波数超過信
号Ｓ＋又はクロック信号ＣＬＫの周波数がデータ信号Ｄ
ＡＴＡのビット転送周波数に対して不足していることを
示す周波数不足信号Ｓ−を周波数誤差推定信号として出
力する周波数過不足信号出力回路である。

【０１１８】この周波数過不足信号出力回路１２２は、
図１２に示すように構成されており、図１２中、１２４
はラッチ回路１２０の正相出力Ｑ１〜Ｑ８をデコードし
て、データ信号ＤＡＴＡのＨレベルからＬレベルへの遷
移時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡ
との量子化位相誤差Δβ_H-Lを示す量子化位相誤差信号
Ｘ１〜Ｘ８を出力するデコーダである。

【０１１９】また、１２５はラッチ回路１２１の正相出
力Ｑ１〜Ｑ８をデコードし、データ信号ＤＡＴＡのＬレ
ベルからＨレベルへの遷移時におけるクロック信号ＣＬ
Ｋとデータ信号ＤＡＴＡとの量子化位相誤差Δβ_L-Hを
示す量子化位相誤差信号Ｙ１〜Ｙ８を出力するデコーダ
である。

【０１２０】また、１２６はデコーダ１２４、１２５か
ら出力される量子化位相誤差信号Ｘ１〜Ｘ８、Ｙ１〜Ｙ
８をデコードして、データ信号ＤＡＴＡの前回の遷移時
におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡとの
量子化位相誤差Δβ_n-1と、データ信号ＤＡＴＡの今回
の遷移時におけるクロック信号ＣＬＫとデータ信号ＤＡ
ＴＡとの量子化位相誤差Δβ_nとの関係から、周波数超
過信号Ｓ＋及び周波数不足信号Ｓ−を出力するデコーダ
である。

【０１２１】これらデコーダ１２４〜１２６のうち、デ
コーダ１２４、１２５は、図１３に示すように構成され
ており、図１３中、１２８〜１４３はＬ能動入力端子を
有するＡＮＤ回路である。

【０１２２】ここに、ラッチ回路１２０の正相出力Ｑ１
〜Ｑ８と量子化位相誤差信号Ｘ１〜Ｘ８との関係は表４
に示すようになり、したがって、量子化位相誤差Δβ
_H-Lと量子化位相誤差信号Ｘ１〜Ｘ８との関係は、表５
に示すようになる。

【０１２３】

【表４】

【０１２４】

【表５】

【０１２５】これに対して、ラッチ回路１２１の正相出
力Ｑ１〜Ｑ８と、量子化位相誤差信号Ｙ１〜Ｙ８との関
係は、表６に示すようになり、したがって、また、量子
化位相誤差Δβ_L-Hと、量子化位相誤差信号Ｙ１〜Ｙ８
との関係は、表７に示すようになる。

【０１２６】

【表６】

【０１２７】

【表７】

【０１２８】また、デコーダ１２６は、図１４に示すよ
うに構成されており、図１４中、１４５〜１６０はＯＲ
回路、１６１〜１７６はＡＮＤ回路、１７７、１７８は
ＯＲ回路、１７９〜１８２はＡＮＤ回路、１８３、１８
４はＯＲ回路である。

【０１２９】ここに、表８は、データ信号ＤＡＴＡのＨ
レベルからＬレベルへの遷移時におけるクロック信号Ｃ
ＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δβ_H-L
を前回の量子化位相誤差Δβ_n-1とし、データ信号ＤＡ
ＴＡのＬレベルからＨレベルへの遷移時におけるクロッ
ク信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差
Δβ_L-Hを今回の量子化位相誤差Δβ_nとする場合のデコ
ーダ１２６の機能を示す機能表である。

【０１３０】

【表８】

【０１３１】また、表９は、データ信号ＤＡＴＡのＬレ
ベルからＨレベルへの遷移時におけるクロック信号ＣＬ
Ｋとデータ信号ＤＡＴＡとの量子化位相誤差Δβ_L-Hを
前回の量子化位相誤差Δβ_n-1とし、データ信号ＤＡＴ
ＡのＨレベルからＬレベルへの遷移時におけるクロック
信号ＣＬＫとデータ信号ＤＡＴＡとの量子化位相誤差Δ
β_H-Lを今回の量子化位相誤差Δβ_nとする場合のデコー
ダ１２６の機能を示す機能表である。

【０１３２】

【表９】

【０１３３】このように、周波数誤差推定回路６４によ
れば、サイクルスリップを待たずに、クロック信号ＣＬ
Ｋの周波数とデータ信号ＤＡＴＡのビット転送周波数と
の誤差を推定することができるので、周波数誤差検出の
高速化を図ることができる。

【０１３４】また、図５において、１８６はローパスフ
ィルタ（ＬＰＦ）であり、クロック信号ＣＬＫの周波数
を上げるためのアップ信号ＵＰｆ又はクロック信号ＣＬ
Ｋの周波数を下げるためのダウン信号ＤＷＮｆを出力す
るものである。

【０１３５】このローパスフィルタ１８６は、図１５に
示すように構成されており、図１５中、１８８は非反転
出力端子及び反転出力端子を有する完全差動増幅器、１
８９、１９０は抵抗、１９１、１９２はキャパシタであ
る。

【０１３６】また、図５において、１９４はロック状態
を検出するロック検出回路であり、図１６は、このロッ
ク検出回路１９４の第１構成例に示す回路図である。

【０１３７】図１６中、１９６は量子化位相誤差信号Ｘ
１、Ｘ８、Ｙ１、Ｙ８をＯＲ処理するＯＲ回路、１９７
は抵抗、１９８は定電流源、１９９は差動増幅回路、２
００はキャパシタ、２０１はインバータ、ＵＮＬＯＣＫ
はアンロック状態を示すアンロック信号、ＬＯＣＫはロ
ック状態を示すロック信号である。

【０１３８】この第１構成例のロック検出回路１９４に
おいては、量子化位相誤差信号Ｘ１、Ｘ８、Ｙ１、Ｙ８
が同時にＬレベルとなる場合が頻繁に起こる場合には、
アンロック状態と判断される。

【０１３９】この場合、ノード２０２のレベル＝Ｌレベ
ル、差動増幅回路１９９の出力＝Ｈレベル、アンロック
信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌ
レベルとなる。

【０１４０】これに対して、量子化位相誤差信号Ｘ１、
Ｘ８、Ｙ１、Ｙ８のいずれかが頻繁にＨレベルとなる場
合には、ロック状態と判断される。

【０１４１】この場合、ノード２０２のレベル＝Ｈレベ
ル、差動増幅回路１９９の出力＝Ｌレベル、アンロック
信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣＫ＝Ｈ
レベルとなる。

【０１４２】また、図１７は、ロック検出回路１９４の
第２構成例を示す回路図であり、図１７中、２０４₁〜
２０４₈はＯＲ回路、２０５₁〜２０５₈はＡＮＤ回路、
２０６はＯＲ回路、２０７はインバータである。

【０１４３】この第２構成例のロック検出回路１９４で
は、量子化位相誤差信号Ｘ_i≠１、Ｙ_i及びＹ_i+4≠１
（但し、ｉ＝１、２、３、４）、量子化位相誤差信号Ｘ
_k≠１、Ｙ_k及びＹ_k-4≠１（但し、ｋ＝５、６、７、
８）の場合には、アンロック状態と判断される。

【０１４４】この場合、ＡＮＤ回路２０５₁〜２０５₈の
出力＝Ｌレベル、ＯＲ回路２０６の出力＝Ｌレベル、即
ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル、ロック信
号ＬＯＣＫ＝Ｌレベルとなる。

【０１４５】これに対して、量子化位相誤差信号Ｘ１＝
１、Ｙ１又はＹ５＝１の場合、又は、量子化位相誤差信
号Ｘ２＝１、Ｙ２又はＹ６＝１の場合、又は、・・・、
量子化位相誤差信号Ｘ８＝１、Ｙ８又はＹ４＝１の場合
には、ロック状態と判断される。

【０１４６】この場合、ＡＮＤ回路２０５₁〜２０５₈の
いずれか又は全部の出力＝Ｈレベル、ＯＲ回路２０６の
出力＝Ｈレベル、即ち、アンロック信号ＵＮＬＯＣＫ＝
Ｌレベル、ロック信号ＬＯＣＫ＝Ｈレベルとなる。

【０１４７】また、図１８は、ロック検出回路１９４の
第３構成例を示す回路図であり、図１８中、２０９は周
波数超過信号Ｓ＋が入力される周波数超過信号入力端
子、２１０は周波数不足信号Ｓ−が入力される周波数不
足信号入力端子、２１１、２１２は抵抗、２１３はキャ
パシタ、２１４、２１５はインバータである。

【０１４８】この第３構成例のロック検出回路１９４に
おいては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−
が頻繁にＨレベルとなる場合には、アンロック状態と判
断される。

【０１４９】この場合、キャパシタ２１３は充電され、
インバータ２１４の入力＝Ｈレベル、インバータ２１４
の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ
＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。

【０１５０】これに対して、周波数超過信号Ｓ＋及び周
波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロ
ック状態と判断される。

【０１５１】この場合には、キャパシタ２１３は抵抗２
１１、２１２を介して放電され、インバータ２１４の入
力＝Ｌレベル、インバータ２１４の出力＝Ｈレベル、即
ち、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信
号ＬＯＣＫ＝Ｈレベルとされる。

【０１５２】また、図１９は、ロック検出回路１９４の
第４構成例を示す回路図であり、図１９中、２１７は周
波数超過信号Ｓ＋が入力される周波数超過信号入力端
子、２１８は周波数不足信号Ｓ−が入力される周波数不
足信号入力端子、２１９、２２０はダイオード、２２１
は抵抗、２２２はキャパシタ、２２３、２２４はインバ
ータである。

【０１５３】この第４構成例のロック検出回路１９４に
おいては、周波数超過信号Ｓ＋又は周波数不足信号Ｓ−
が頻繁にＨレベルとなる場合には、アンロック状態と判
断される。

【０１５４】この場合、キャパシタ２２２は充電され、
インバータ２２３の入力＝Ｈレベル、インバータ２２３
の出力＝Ｌレベル、即ち、アンロック信号ＵＮＬＯＣＫ
＝Ｈレベル、ロック信号ＬＯＣＫ＝Ｌレベルとなる。

【０１５５】これに対して、周波数超過信号Ｓ＋及び周
波数不足信号Ｓ−が頻繁にＬレベルとなる場合には、ロ
ック状態と判断される。

【０１５６】この場合には、キャパシタ２２２は抵抗２
２１を介して放電され、インバータ２２３の入力＝Ｌレ
ベル、インバータ２２３の出力＝Ｈレベル、即ち、アン
ロック信号ＵＮＬＯＣＫ＝Ｌレベル、ロック信号ＬＯＣ
Ｋ＝Ｈレベルとされる。

【０１５７】また、図５において、２２６はローパスフ
ィルタ１８６から出力されるアップ信号ＵＰｆとロック
検出回路１９４から出力されるアンロック信号ＵＮＬＯ
ＣＫとをＮＡＮＤ処理するＮＡＮＤ回路、ＭＥ１はＮＡ
ＮＤ回路２２６の出力信号である。

【０１５８】また、２２７はローパスフィルタ１８６か
ら出力されるダウン信号ＤＷＮｆとロック検出回路１９
４から出力されるアンロック信号ＵＮＬＯＣＫとをＮＡ
ＮＤ処理するＮＡＮＤ回路、ＭＥ２はＮＡＮＤ回路２２
７の出力信号である。

【０１５９】また、図５において、２２８はマルチプラ
イング・チャージポンプ（ＭＣＰ）であり、このマルチ
プライング・チャージ・ポンプ２２８は、図２０に示す
ように構成されている。

【０１６０】図２０中、２３０は出力端、２３１は出力
端２３０側へ電流を流し出すための電流流し出し回路、
２３２は出力端２３０側から電流を流し込むための電流
流し込み回路である。

【０１６１】また、電流流し出し回路２３１において、
２３３はポンプ部、２３４はポンプ部２３３に駆動電圧
ＶＢ１を供給する駆動電圧発生回路、／ＭＥ１はＮＡＮ
Ｄ回路２２６の出力信号ＭＥ１を反転してなる信号、２
３５はキャパシタである。

【０１６２】また、ポンプ部２３３において、２３６〜
２３８はエンハンスメント形のＭＥＳ ＦＥＴ、２３
９、２４０はキャパシタである。

【０１６３】ここに、ＭＥＳ ＦＥＴ２３６は、ゲート
をドレインに接続され、ドレインを駆動電圧発生回路２
３４の出力端に接続され、ソース側からドレイン側に電
流が流れることを防止する逆流防止素子として機能する
ようにされている。

【０１６４】また、ＭＥＳ ＦＥＴ２３７、２３８は、
ポンプ動作を行うトランジスタであり、ＭＥＳ ＦＥＴ
２３７は、ドレインをＭＥＳ ＦＥＴ２３６のソースに
接続され、ＭＥＳ ＦＥＴ２３８は、ドレインをＭＥＳ
ＦＥＴ２３７のソースに接続され、ソースを出力端２３
０に接続されている。

【０１６５】また、キャパシタ２３９は、一端をＭＥＳ
ＦＥＴ２３７のゲート及びドレインに接続され、他端
に位相検出器５８から出力される反転アップ信号／ＵＰ
が供給されるように構成されている。

【０１６６】また、キャパシタ２４０は、一端をＭＥＳ
ＦＥＴ２３８のゲート及びドレインに接続され、他端
に位相検出器５８から出力されるアップ信号ＵＰが供給
されるように構成されている。

【０１６７】ここに、駆動電圧発生回路２３４は、図２
１に示すように構成されており、図２１中、２４２は信
号ＭＥ１が入力される入力端子、２４３は信号／ＭＥ１
が入力される入力端子である。

【０１６８】また、２４４〜２５０はデプレッション形
のＭＥＳ ＦＥＴ、２５１〜２５４はエンハンスメント
形のＭＥＳ ＦＥＴ、２５５〜２５８は抵抗、２５９は
デプレッション形のＭＥＳ ＦＥＴからなるダイオード
である。

【０１６９】ここに、ＭＥＳ ＦＥＴ２４７、２４８及
び抵抗２５７からなる回路と、ＭＥＳ ＦＥＴ２４９、
２５０及び抵抗２５８からなる回路とは同一の回路構成
とされると共に、ＭＥＳ ＦＥＴ２４８のゲートには、
マルチプライング・チャージポンプ２２８の出力端２３
０の電圧ＣＰ−ＯＵＴが印加され、マルチプライング・
チャージポンプ２２８の出力端２２８の電圧ＣＰ−ＯＵ
Ｔと、駆動電圧ＶＢ１とが同一電圧となるようにされて
いる。

【０１７０】また、図２０中、電流流し込み回路２３２
において、２６１はポンプ部であり、２６２はポンプ部
２６１に駆動電圧ＶＢ２を供給する駆動電圧発生回路、
／ＭＥ２はＮＡＮＤ回路２２７の出力信号ＭＥ２を反転
してなる信号である。

【０１７１】また、ポンプ部２６１において、２６３〜
２６５はエンハンスメント形のＭＥＳ ＦＥＴ、２６
６、２６７はキャパシタである。

【０１７２】ここに、ＭＥＳ ＦＥＴ２６３、２６４
は、ポンプ動作を行うトランジスタであり、ＭＥＳ Ｆ
ＥＴ２６３は、ソースを駆動電圧発生回路２６２の出力
端に接続され、ＭＥＳ ＦＥＴ２６４は、ソースをＭＥ
Ｓ ＦＥＴ２６３のドレインに接続されている。

【０１７３】また、ＭＥＳ ＦＥＴ２６５は、ソースを
ＭＥＳ ＦＥＴ２６４のドレインに接続され、ゲートを
ドレインに接続され、ドレインを出力端２３０に接続さ
れ、ソース側からドレイン側に電流が流れることを防止
する逆流防止素子として機能するようにされている。

【０１７４】また、キャパシタ２６６は、一端をＭＥＳ
ＦＥＴ２６３のゲート及びドレインに接続され、他端
に位相検出器５８から出力されるダウン信号ＤＷＮが供
給されるように構成されている。

【０１７５】また、キャパシタ２６７は、一端をＭＥＳ
ＦＥＴ２６４のゲート及びドレインに接続され、他端
に位相検出器５８から出力される反転ダウン信号／ＤＷ
Ｎが供給されるように構成されている。

【０１７６】また、駆動電圧発生回路２６２において、
２６８〜２７０はデプレッション形のＭＥＳ ＦＥＴ、
２７１はエンハンスメント形のＭＥＳ ＦＥＴであり、
ＭＥＳＦＥＴ２６８のゲートには、マルチプライング・
チャージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵ
Ｔが印加され、マルチプライング・チャージポンプ２２
８の出力端２３０の電圧ＣＰ−ＯＵＴと、駆動電圧ＶＢ
２とが同一電圧となるようにされている。

【０１７７】ここに、このマルチプライング・チャージ
ポンプ２２８において、信号ＭＥ１＝Ｈレベル、信号／
ＭＥ１＝Ｌレベル、信号／ＭＥ２＝Ｌレベルの場合、即
ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロッ
ク状態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号
ＤＷＮｆ＝Ｌレベルの場合、又は、アンロック信号ＵＮ
ＬＯＣＫ＝Ｌレベル（ロック状態）の場合、駆動電圧発
生回路２３４においては、ＭＥＳ ＦＥＴ２４４＝Ｏ
Ｎ、ＭＥＳ ＦＥＴ２４５＝ＯＦＦ、ＭＥＳ ＦＥＴ２５
４のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ２５４＝ＯＦＦ
となり、ＭＥＳ ＦＥＴ２４７〜２５０及び抵抗２５
７、２５８からなる回路は、ＭＥＳ ＦＥＴ２４６、２
５４からなる前段の回路と切り離され、駆動電圧ＶＢ１
は、電源電圧ＶＤＤの１／２とされる。

【０１７８】また、駆動電圧発生回路２６２において
は、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとなり、駆動電圧Ｖ
Ｂ２は、電源電圧ＶＤＤの１／２とされる。

【０１７９】これに対して、信号ＭＥ１＝Ｌレベル、信
号／ＭＥ１＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの場
合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（ア
ンロック状態）で、アップ信号ＵＰｆ＝Ｈレベル、ダウ
ン信号ＤＷＮｆ＝Ｌレベルの場合には、駆動電圧発生回
路２３４においては、ＭＥＳ ＦＥＴ２４４＝ＯＦＦ、
ＭＥＳ ＦＥＴ２４５＝ＯＮ、ＭＥＳ ＦＥＴ２５４のゲ
ート＝Ｈレベル、ＭＥＳＦＥＴ２５４＝ＯＮとなり、Ｍ
ＥＳ ＦＥＴ２５０のソース電圧は上昇する。

【０１８０】この結果、この駆動電圧発生回路２３４か
ら出力される駆動電圧ＶＢ１は、電源電圧ＶＤＤの１／
２以上になり、マルチプライング・チャージポンプ２２
８の出力端２３０の電圧ＣＰ−ＯＵＴも上昇する。

【０１８１】なお、駆動電圧発生回路２６２において
は、ＭＥＳ ＦＥＴ２７１＝ＯＦＦとされ、駆動電圧Ｖ
Ｂ２は、マルチプライング・チャージポンプ２２８の出
力端２３０の電圧ＣＰ−ＯＵＴと同一の電圧となるよう
に制御される。

【０１８２】また、信号ＭＥ１＝Ｈレベル、信号／ＭＥ
１＝Ｌレベル、信号／ＭＥ２＝Ｈレベルの場合、即ち、
アンロック信号ＵＮＬＯＣＫ＝Ｈレベル（アンロック状
態）で、アップ信号ＵＰｆ＝Ｌレベル、ダウン信号ＤＷ
Ｎｆ＝Ｈレベルの場合には、駆動電圧発生回路２６２に
おいては、ＭＥＳ ＦＥＴ２７１＝ＯＮとなり、この駆
動電圧発生回路２６２から出力される駆動電圧ＶＢ２
は、電源電圧ＶＤＤの１／２よりも低い電圧に下がり、
この結果、マルチプライング・チャージポンプ２２８の
出力端２３０の電圧ＣＰ−ＯＵＴは下降する。

【０１８３】なお、駆動電圧発生回路２３４において
は、ＭＥＳ ＦＥＴ２４４＝ＯＮ、ＭＥＳ ＦＥＴ２４５
＝ＯＦＦ、ＭＥＳ ＦＥＴ２５４のゲート＝Ｌレベル、
ＭＥＳＦＥＴ２５４＝ＯＦＦとなり、ＭＥＳ ＦＥＴ２
４７〜２５０及び抵抗２５７、２５８からなる回路は、
ＭＥＳ ＦＥＴ２４６、２５４からなる前段の回路と切
り離され、駆動電圧ＶＢ１は、マルチプライング・チャ
ージポンプ２２８の出力端２３０の電圧ＣＰ−ＯＵＴと
同一の電圧となるように制御される。

【０１８４】ここに、図２２はマルチプライング・チャ
ージポンプ２２８の動作を説明するためのタイムチャー
トであり、図２２Ａはアンロック信号ＵＮＬＯＣＫ、図
２２Ｂはアップ信号ＵＰｆ及びダウン信号ＤＷＮｆ、図
２２Ｃはアップ信号ＵＰ、図２２Ｄはダウン信号ＤＷ
Ｎ、図２２Ｅは出力端２３０側に流れ出る電流ｉ_UP、図
２２Ｆは出力端２３０側から流れ込む電流ｉ_DWN、図２
２Ｇはデータ信号ＤＡＴＡを示している。

【０１８５】ここに、アンロック信号ＵＮＬＯＣＫ＝Ｈ
レベル（アンロック状態）、アップ信号ＵＰｆ＝Ｈレベ
ル、ダウン信号ＤＷＮｆ＝Ｌレベルの場合、即ち、クロ
ック信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット
転送周波数よりも低い場合には、駆動電圧発生回路２３
４から出力される駆動電圧ＶＢ１は上昇し、出力端２３
０の電圧ＣＰ−ＯＵＴは上昇する。

【０１８６】この状態で、アップ信号ＵＰがＨレベルに
なると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電
流流し出し回路２３１側から出力端２３０に電流ｉ_UPが
流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵ
Ｔは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの
場合における電圧値に、この電流ｉ_UPによる電圧上昇分
と、アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを
加算した電圧値となる。

【０１８７】その後、アップ信号ＵＰｆ＝Ｌレベル、ダ
ウン信号ＤＷＮｆ＝Ｈレベルになると、即ち、クロック
信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転送
周波数よりも低くなると、駆動電圧発生回路２６２から
出力される駆動電圧ＶＢ２は下降し、出力端２３０の電
圧ＣＰ−ＯＵＴは下降する。

【０１８８】この状態で、アップ信号ＵＰがＨレベルに
なると、ＭＥＳ ＦＥＴ２３８がポンプ動作を行い、電
流流し出し回路２３１側から出力端２３０に電流ｉ_UPが
流れ出るが、この場合、出力端２３０の電圧ＣＰ−ＯＵ
Ｔは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレベルの
場合における電圧値に、電流ｉ_UPによる電圧上昇分と、
アップ信号ＵＰｆ＝Ｈレベルによる電圧上昇分とを加算
した電圧値から、ダウン信号ＤＷＮｆ＝Ｈレベルによる
電圧下降分を減算した電圧値となる。

【０１８９】この状態で、ダウン信号ＤＷＮがＨレベル
になると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、
出力端２３０側から電流流し込み回路２３２側に電流ｉ
_DWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ
−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレ
ベルの場合における電圧値から、電流ｉ_DWNによる電圧
下降分と、ダウン信号ＤＷＮｆ＝Ｈレベルによる電圧下
降分とを減算した電圧値となる。

【０１９０】その後、アンロック信号ＵＮＬＯＣＫ＝Ｌ
レベル（ロック状態）となると、即ち、クロック信号Ｃ
ＬＫの周波数がデータ信号ＤＡＴＡのビット転送周波数
に一致ないし略一致の状態になると、駆動電圧発生回路
２６２から出力される駆動電圧ＶＢ２は、信号ＭＥ１＝
Ｈレベル、信号ＭＥ２＝Ｈレベルの場合における電圧値
に戻る。

【０１９１】この状態で、ダウン信号ＤＷＮがＨレベル
になると、ＭＥＳ ＦＥＴ２６３がポンプ動作を行い、
出力端２３０側から電流流し込み回路２３２側に電流ｉ
_DWNが流れ込むが、この場合、出力端２３０の電圧ＣＰ
−ＯＵＴは、信号ＭＥ１＝Ｈレベル、信号ＭＥ２＝Ｈレ
ベルの場合における電圧値から、電流ｉ_DWNによる電圧
下降分を減算した電圧値となる。

【０１９２】ここに、このマルチプライング・チャージ
ポンプ２２８によれば、チャージポンプ駆動信号に必要
なパルス幅は、キャパシタ２３９、２４０、２６６、２
６７により決定されるので、チャージポンプ駆動信号の
パルス幅をデータ信号ＤＡＴＡから生成したワンショッ
トパルスにより決定することを不要とし、データ信号Ｄ
ＡＴＡの高速化に対応することができる。

【０１９３】また、このマルチプライング・チャージポ
ンプ２２８によれば、駆動電圧ＶＢ１、ＶＢ２は、出力
端２３０の電圧ＣＰ−ＯＵＴと同一電圧になるように制
御されるので、出力インピーダンスを高めることがで
き、電源ノイズの影響の低減化を図ることができる。

【０１９４】このように構成された第１実施例のクロッ
ク再生回路においては、データ信号ＤＡＴＡが入力され
ると、位相検出器５８においては、電圧制御発振器５７
から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴ
Ａとの位相誤差が検出され、位相同期ループ５６は、ク
ロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相に
同期させるように動作する。

【０１９５】この場合、位相同期ループ制御回路６３で
は、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相
誤差が、サイクルステップを待たずに、データ信号ＤＡ
ＴＡの遷移ごとに検出される。

【０１９６】そして、データ信号ＤＡＴＡの前回の遷移
時におけるクロック信号ＣＬＫとデータ信号との量子化
位相誤差Δβ_n-1と、データ信号ＤＡＴＡの今回の遷移
時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡと
の量子化位相誤差Δβ_nとの関係から、クロック信号Ｃ
ＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数
との誤差が推定され、クロック信号ＣＬＫの周波数が、
データ信号ＤＡＴＡのビット転送周波数に一致するよう
にマルチプライング・チャージポンプ２２８が制御され
る。

【０１９７】ここに、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数よりも低い場合、
即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴ
Ａのビット転送周波数に対して不足している場合には、
周波数不足信号Ｓ−＝Ｈレベルにされる。

【０１９８】この結果、アップ信号ＵＰｆ＝Ｈレベルに
され、マルチプライング・チャージポンプ２２８の出力
電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周
波数が高められる。

【０１９９】これに対して、クロック信号ＣＬＫの周波
数がデータ信号ＤＡＴＡのビット転送周波数よりも高い
場合、即ち、クロック信号ＣＬＫの周波数がデータ信号
ＤＡＴＡのビット転送周波数よりも超過している場合に
は、周波数不足信号Ｓ＋＝Ｈレベルにされる。

【０２００】この結果、ダウン信号ＤＷＮｆ＝Ｈレベル
にされ、マルチプライング・チャージポンプ２２８の出
力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの
周波数が低められる。

【０２０１】そして、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数に一致又は近い周
波数になると、ロック検出回路１９４から出力されるＵ
ＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ５６
は、位相同期ループ制御回路６３に制御されず、位相同
期動作を継続させる。

【０２０２】このように、この第１実施例のクロック再
生回路によれば、サイクルスリップを待たずに、クロッ
ク信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転
送周波数との誤差が推定され、クロック信号ＣＬＫの周
波数がデータ信号ＤＡＴＡのビット転送周波数に一致す
るように動作するので、位相検出器５８のゲインを高め
ることなく、即ち、タイミング・ジッタを増加させるこ
となく、周波数の引き込みを高速化し、クロック信号再
生の高速化を図ることができる。

【０２０３】本発明のクロック再生回路の第２実施例・
・図２３〜図２８ 図２３は本発明のクロック再生回路の第２実施例の構成
を示す回路図であり、本実施例は、図５に示す第１実施
例のクロック再生回路が設ける位相同期ループ５６と回
路構成の異なる位相同期ループ２８２を設け、その他に
ついては、図５に示す第１実施例のクロック再生回路と
同様に構成したものである。

【０２０４】この位相同期ループ２８２において、２８
３は位相検出器（ＰＤ）、２８４、２８５はマルチプラ
イング・チャージポンプ（ＭＣＰ）、２８６はループフ
ィルタ（ＬＦ）、２８７は電圧制御発振器（ＶＣＯ）で
ある。

【０２０５】ここに、位相検出器２８３は、図２４に示
すように構成されており、図２４中、２８９はポジティ
ブ・エッジ型のラッチ回路であり、データ入力端子Ｄに
クロック信号ＣＬＫが入力され、同期入力端子Ｃにデー
タ信号ＤＡＴＡが入力されるように構成されている。

【０２０６】また、２９０はラッチ回路２８９の正相出
力Ｑとデータ信号ＤＡＴＡとからダウン信号ＤＷＮ１及
び反転ダウン信号／ＤＷＮ１を生成する反転出力端子を
有するＡＮＤ回路である。

【０２０７】また、２９１はラッチ回路２８９の逆相出
力／Ｑとデータ信号ＤＡＴＡとからアップ信号ＵＰ１及
び反転アップ信号／ＵＰ１を生成する反転出力端子を有
するＡＮＤ回路である。

【０２０８】ここに、データ信号ＤＡＴＡがＨレベルに
なった時点において、クロック信号ＣＬＫの位相がデー
タ信号ＤＡＴＡよりも進んでいる場合には、ラッチ回路
２８９においては、正相出力Ｑ＝Ｈレベル、逆相出力／
Ｑ＝Ｌレベルとなる。

【０２０９】この結果、データ信号ＤＡＴＡ＝Ｈレベル
にある間は、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウ
ン信号／ＤＷＮ１＝Ｌレベル、アップ信号ＵＰ１＝Ｌレ
ベル、反転アップ信号／ＵＰ１＝Ｈレベルとなる。

【０２１０】そして、その後、データ信号ＤＡＴＡ＝Ｌ
レベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、
反転ダウン信号／ＤＷＮ１＝Ｈレベルとなり、アップ信
号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈレベ
ルが維持される。

【０２１１】これに対して、データ信号ＤＡＴＡがＨレ
ベルになった時点において、クロック信号ＣＬＫの位相
がデータ信号ＤＡＴＡよりも遅れている場合には、ラッ
チ回路２８９においては、正相出力Ｑ＝Ｌレベル、逆相
出力／Ｑ＝Ｈレベルとなる。

【０２１２】この結果、データ信号ＤＡＴＡ＝Ｈレベル
にある間は、ダウン信号ＤＷＮ１＝Ｌレベル、反転ダウ
ン信号／ＤＷＮ１＝Ｈレベル、アップ信号ＵＰ１＝Ｈレ
ベル、反転アップ信号／ＵＰ１＝Ｌレベルとなる。

【０２１３】そして、その後、データ信号ＤＡＴＡ＝Ｌ
レベルに反転すると、ダウン信号ＤＷＮ１＝Ｌレベル、
反転ダウン信号／ＤＷＮ１＝Ｈレベルが維持され、アッ
プ信号ＵＰ１＝Ｌレベル、反転アップ信号／ＵＰ１＝Ｈ
レベルとなる。

【０２１４】また、２９２はポジティブ・エッジ型のラ
ッチ回路であり、データ入力端子Ｄにクロック信号ＣＬ
Ｋが入力され、同期入力端子Ｃに反転データ信号／ＤＡ
ＴＡが入力される。

【０２１５】また、２９３はラッチ回路２９２の正相出
力Ｑと反転データ信号／ＤＡＴＡとからダウン信号ＤＷ
Ｎ２及び反転ダウン信号／ＤＷＮ２を生成する反転出力
端子を有するＡＮＤ回路である。

【０２１６】また、２９４はラッチ回路２９２の逆相出
力／Ｑと反転データ信号／ＤＡＴＡとからアップ信号Ｕ
Ｐ２及び反転アップ信号／ＵＰ２を生成する反転出力端
子を有するＡＮＤ回路である。

【０２１７】ここに、反転データ信号／ＤＡＴＡがＨレ
ベルになった時点において、クロック信号ＣＬＫの位相
がデータ信号ＤＡＴＡよりも進んでいる場合には、ラッ
チ回路２９２においては、正相出力Ｑ＝Ｈレベル、逆相
出力／Ｑ＝Ｌレベルとなる。

【０２１８】この結果、反転データ信号／ＤＡＴＡ＝Ｈ
レベルにある間は、ダウン信号ＤＷＮ２＝Ｈレベル、反
転ダウン信号／ＤＷＮ２＝Ｌレベル、アップ信号ＵＰ２
＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベルとな
る。

【０２１９】そして、その後、データ信号ＤＡＴＡ＝Ｌ
レベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレベル、
反転ダウン信号／ＤＷＮ２＝Ｈレベルとなり、アップ信
号ＵＰ２＝Ｌレベル、反転アップ信号／ＵＰ２＝Ｈレベ
ルが維持される。

【０２２０】これに対して、反転データ信号／ＤＡＴＡ
がＨレベルになった時点において、クロック信号ＣＬＫ
の位相がデータ信号ＤＡＴＡよりも遅れている場合に
は、ラッチ回路２９２においては、正相出力Ｑ＝Ｌレベ
ル、逆相出力／Ｑ＝Ｈレベルとなる。

【０２２１】この結果、反転データ信号／ＤＡＴＡ＝Ｈ
レベルにある間は、ダウン信号ＤＷＮ２＝Ｌレベル、反
転ダウン信号／ＤＷＮ２＝Ｈレベル、アップ信号ＵＰ２
＝Ｈレベル、反転アップ信号／ＵＰ２＝Ｌレベルとな
る。

【０２２２】そして、その後、反転データ信号／ＤＡＴ
Ａ＝Ｌレベルに反転すると、ダウン信号ＤＷＮ２＝Ｌレ
ベル、反転ダウン信号／ＤＷＮ２＝Ｈレベルが維持さ
れ、アップ信号ＵＰ２＝Ｌレベル、反転アップ信号／Ｕ
Ｐ２＝Ｈレベルとなる。

【０２２３】即ち、ラッチ回路２８９及びＡＮＤ回路２
９０、２９１からなる回路と、ラッチ回路２９２及びＡ
ＮＤ回路２９３、２９４からなる回路とは、相補的な動
作を行うことになる。

【０２２４】また、マルチプライング・チャージポンプ
２８４、２８５は、図２５に示すように構成されてお
り、マルチプライング・チャージポンプ２８４におい
て、２９６は出力端、２９７はポンプ部、２９８はポン
プ部２９７に駆動電圧ＶＢ３を供給する駆動電圧発生回
路、２９９はキャパシタである。

【０２２５】また、ポンプ部２９７において、３００〜
３０５はエンハンスメント形のＭＥＳ ＦＥＴ、３０６
〜３０９はキャパシタである。

【０２２６】ここに、ＭＥＳ ＦＥＴ３００は、ゲート
をドレインに接続され、ドレインを駆動電圧発生回路２
９８の出力端に接続され、ソース側からドレイン側に電
流が流れることを防止する逆流防止素子として機能する
ようにされている。

【０２２７】また、ＭＥＳ ＦＥＴ３０１、３０２は、
出力端２９６側に電流を流し出すためのポンプ動作を行
うトランジスタであり、ＭＥＳ ＦＥＴ３０１は、ドレ
インをＭＥＳ ＦＥＴ３００のソースに接続され、ＭＥ
Ｓ ＦＥＴ３０２は、ドレインをＭＥＳ ＦＥＴ３０１の
ソースに接続され、ソースを出力端２９６に接続されて
いる。

【０２２８】また、キャパシタ３０６は、一端をＭＥＳ
ＦＥＴ３０１のゲート及びドレインに接続され、他端
に位相検出器２８３から出力される反転アップ信号／Ｕ
Ｐ１が供給されるように構成されている。

【０２２９】また、キャパシタ３０７は、一端をＭＥＳ
ＦＥＴ３０２のゲート及びドレインに接続され、他端
に位相検出器２８３から出力されるアップ信号ＵＰ１が
供給されるように構成されている。

【０２３０】また、ＭＥＳ ＦＥＴ３０３、３０４は、
出力端２９６側から電流を流し込むためのポンプ動作を
行うトランジスタであり、ＭＥＳ ＦＥＴ３０３は、ソ
ースを駆動電圧発生回路２９８の出力端に接続され、Ｍ
ＥＳ ＦＥＴ３０４は、ソースをＭＥＳ ＦＥＴ３０３の
ドレインに接続されている。

【０２３１】また、ＭＥＳ ＦＥＴ３０５は、ソースを
ＭＥＳ ＦＥＴ３０４のドレインに接続され、ゲートを
ドレインに接続され、ドレインを出力端２９６に接続さ
れ、ソース側からドレイン側に電流が流れることを防止
する逆流防止素子として機能するようにされている。

【０２３２】また、キャパシタ３０８は、一端をＭＥＳ
ＦＥＴ３０３のゲート及びドレインに接続され、他端
に位相検出器２８３から出力されるダウン信号／ＤＷＮ
１が供給されるように構成されている。

【０２３３】また、キャパシタ３０９は、一端をＭＥＳ
ＦＥＴ３０４のゲート及びドレインに接続され、他端
に位相検出器２８３から出力される反転ダウン信号／Ｄ
ＷＮ１が供給されるように構成されている。

【０２３４】また、マルチプライング・チャージポンプ
２８５において、３１０は出力端、３１１はポンプ部、
３１２はポンプ部３１１に駆動電圧ＶＢ４を供給する駆
動電圧発生回路、３１３はキャパシタである。

【０２３５】また、ポンプ部３１１において、３１４〜
３１９はエンハンスメント形のＭＥＳ ＦＥＴ、３２０
〜３２３はキャパシタである。

【０２３６】ここに、ＭＥＳ ＦＥＴ３１４は、ゲート
をドレインに接続され、ドレインを駆動電圧発生回路３
１２の出力端に接続され、ソース側からドレイン側に電
流が流れることを防止する逆流防止素子として機能する
ようにされている。

【０２３７】また、ＭＥＳ ＦＥＴ３１５、３１６は、
出力端３１０側に電流を流し出すためのポンプ動作を行
うトランジスタであり、ＭＥＳ ＦＥＴ３１５は、ドレ
インをＭＥＳ ＦＥＴ３１４のソースに接続され、ＭＥ
Ｓ ＦＥＴ３１６は、ドレインをＭＥＳ ＦＥＴ３１５の
ソースに接続され、ソースを出力端３１０に接続されて
いる。

【０２３８】また、キャパシタ３２０は、一端をＭＥＳ
ＦＥＴ３１５のゲート及びドレインに接続され、他端
に位相検出器２８３から出力される反転ダウン信号／Ｄ
ＷＮ２が供給されるように構成されている。

【０２３９】また、キャパシタ３２１は、一端をＭＥＳ
ＦＥＴ３１６のゲート及びドレインに接続され、他端
に位相検出器２８３から出力されるダウン信号ＤＷＮ２
が供給されるように構成されている。

【０２４０】また、ＭＥＳ ＦＥＴ３１７、３１８は、
出力端３１０側から電流を流し込むためのポンプ動作を
行うトランジスタであり、ＭＥＳ ＦＥＴ３１７は、ソ
ースを駆動電圧発生回路３１２の出力端に接続され、Ｍ
ＥＳ ＦＥＴ３１８は、ソースをＭＥＳ ＦＥＴ３１７の
ドレインに接続されている。

【０２４１】また、ＭＥＳ ＦＥＴ３１９は、ソースを
ＭＥＳ ＦＥＴ３１８のドレインに接続され、ゲートを
ドレインに接続され、ドレインを出力端３１０に接続さ
れ、ソース側からドレイン側に電流が流れることを防止
する逆流防止素子として機能するようにされている。

【０２４２】また、キャパシタ３２２は、一端をＭＥＳ
ＦＥＴ３１７のゲート及びドレインに接続され、他端
に位相検出器２８３から出力されるアップ信号ＵＰ２が
供給されるように構成されている。

【０２４３】また、キャパシタ３２３は、一端をＭＥＳ
ＦＥＴ３１８をゲート及びドレインに接続され、他端
に位相検出器２８３から出力される反転アップ信号／Ｕ
Ｐ２が供給されるように構成されている。

【０２４４】ここに、駆動電圧発生回路２９８は、図２
６に示すように構成されており、図２６中、３２５〜３
３１はデプレッション形のＭＥＳ ＦＥＴ、３３２〜３
３５はエンハンスメント形のＭＥＳ ＦＥＴ、３３６〜
３３９は抵抗、３４０はデプレッション形のＭＥＳ Ｆ
ＥＴからなるダイオードである。

【０２４５】また、駆動電圧発生回路３１２は、図２７
に示すように構成されており、図２７中、３４２〜３４
８はデプレッション形のＭＥＳ ＦＥＴ、３４９〜３５
２はエンハンスメント形のＭＥＳ ＦＥＴ、３５３〜３
５６は抵抗、３５７はデプレッション形のＭＥＳ ＦＥ
Ｔからなるダイオードである。

【０２４６】これら駆動電圧発生回路２９８、３１２
は、図２１に示す駆動電圧発生回路２３４と同一の回路
構成とされており、駆動電圧発生回路２９８において
は、ＭＥＳ ＦＥＴ３２５、３２６にそれぞれ信号ＭＥ
１、／ＭＥ１が入力され、ＭＥＳＦＥＴ３２９にマルチ
プライング・チャージポンプ２８４の出力端２９６の電
圧ＣＰ−ＯＵＴが印加されるように構成されている。

【０２４７】また、駆動電圧発生回路３１２において
は、ＭＥＳ ＦＥＴ３４２、３４３にそれぞれ信号ＭＥ
２、／ＭＥ２が入力され、ＭＥＳ ＦＥＴ３４６にマル
チプライング・チャージポンプ２８５の出力端２９６の
電圧／ＣＰ−ＯＵＴが印加されるように構成されてい
る。

【０２４８】ここに、駆動電圧発生回路２９８において
は、信号ＭＥ１＝Ｈレベル、信号／ＭＥ１＝Ｌレベルの
場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル
（アンロック状態）で、アップ信号ＵＰｆ＝Ｌレベルの
場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル
（ロック状態）の場合には、ＭＥＳ ＦＥＴ３２５＝Ｏ
Ｎ、ＭＥＳ ＦＥＴ３２６＝ＯＦＦ、ＭＥＳ ＦＥＴ３３
５のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３３５＝ＯＦＦ
となり、ＭＥＳ ＦＥＴ３２８〜３３１及び抵抗３３
８、３３９からなる回路は、ＭＥＳ ＦＥＴ３２７、３
３５からなる前段の回路と切り離され、駆動電圧ＶＢ３
は、電源電圧ＶＤＤの１／２とされる。

【０２４９】これに対して、信号ＭＥ１＝Ｌレベル、信
号／ＭＥ１＝Ｈレベルの場合、即ち、アンロック信号Ｕ
ＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、アップ信
号ＵＰｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３２５
＝ＯＦＦ、ＭＥＳ ＦＥＴ３２６＝ＯＮ、ＭＥＳ ＦＥＴ
３３５のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３３５＝Ｏ
Ｎとなり、ＭＥＳ ＦＥＴ３３１のソース電圧は上昇
し、駆動電圧ＶＢ３は電源電圧ＶＤＤの１／２よりも上
昇する。

【０２５０】また、駆動電圧発生回路３１２において
は、信号ＭＥ２＝Ｈレベル、信号／ＭＥ２＝Ｌレベルの
場合、即ち、アンロック信号ＵＮＬＯＣＫ＝Ｈレベル
（アンロック状態）で、ダウン信号ＤＷＮｆ＝Ｌレベル
の場合、又は、アンロック信号ＵＮＬＯＣＫ＝Ｌレベル
（ロック状態）の場合には、ＭＥＳ ＦＥＴ３４２＝Ｏ
Ｎ、ＭＥＳ ＦＥＴ３４３＝ＯＦＦ、ＭＥＳ ＦＥＴ３５
２のゲート＝Ｌレベル、ＭＥＳ ＦＥＴ３５２＝ＯＦＦ
となり、ＭＥＳ ＦＥＴ３４５〜３４８及び抵抗３５
５、３５６からなる回路は、ＭＥＳ ＦＥＴ３４４、３
５２からなる前段の回路と切り離され、駆動電圧ＶＢ４
は、電源電圧ＶＤＤの１／２とされる。

【０２５１】これに対して、信号ＭＥ２＝Ｌレベル、信
号／ＭＥ２＝Ｈレベルの場合、即ち、アンロック信号Ｕ
ＮＬＯＣＫ＝Ｈレベル（アンロック状態）で、ダウン信
号ＤＷＮｆ＝Ｈレベルの場合には、ＭＥＳ ＦＥＴ３４
２＝ＯＦＦ、ＭＥＳ ＦＥＴ３４３＝ＯＮ、ＭＥＳ ＦＥ
Ｔ３５２のゲート＝Ｈレベル、ＭＥＳ ＦＥＴ３５２＝
ＯＮとなり、ＭＥＳ ＦＥＴ３４８のソース電圧は上昇
し、駆動電圧ＶＢ４は電源電圧ＶＤＤの１／２よりも上
昇する。

【０２５２】ここに、図２８は、マルチプライング・チ
ャージポンプ２８４、２８５の動作を説明するためのタ
イムチャートであり、図２８Ａはデータ信号ＤＡＴＡ、
図２８Ｂはクロック信号ＣＬＫ、図２８Ｃはアップ信号
ＵＰ１、図２８Ｄはアップ信号ＵＰ２、図２８Ｅはダウ
ン信号ＤＷＮ１、図２８Ｆはダウン信号ＤＷＮ２、図２
８Ｇはマルチプライング・チャージポンプ２８４の出力
電流ｉ₂₈₄、図２８Ｈはマルチプライング・チャージポ
ンプ２８５の出力電流ｉ₂₈₅を示している。

【０２５３】即ち、データ信号ＤＡＴＡがＬレベルから
Ｈレベルに反転した場合において、クロック信号ＣＬＫ
の位相がデータ信号ＤＡＴＡよりも進んでいる場合に
は、ダウン信号ＤＷＮ１＝Ｈレベル、反転ダウン信号／
ＤＷＮ１＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３０３がポ
ンプ動作を行い、出力端２９６側からマルチプライング
・チャージポンプ２８４に電流が流れ込み、出力端２９
６の電圧ＣＰ−ＯＵＴは下降する。

【０２５４】また、データ信号ＤＡＴＡがＨレベルから
Ｌレベルに反転した場合（反転データ信号／ＤＡＴＡが
ＬレベルからＨレベルに反転した場合）において、クロ
ック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも遅れ
ている場合には、アップ信号ＵＰ２＝Ｈレベル、反転ア
ップ信号／ＵＰ２＝Ｌレベルとされ、ＭＥＳ ＦＥＴ３
１７がポンプ動作を行い、出力端３１０側からマルチプ
ライング・チャージポンプ２８５に電流が流れ込み、出
力端３１０の電圧／ＣＰ−ＯＵＴは下降する。

【０２５５】また、データ信号ＤＡＴＡがＬレベルから
Ｈレベルに反転した場合において、クロック信号ＣＬＫ
の位相がデータ信号ＤＡＴＡよりも遅れている場合に
は、アップ信号ＵＰ１＝Ｈレベル、反転アップ信号／Ｕ
Ｐ１＝Ｌレベルとされ、ＭＥＳＦＥＴ３０２がポンプ動
作を行い、マルチプライング・チャージポンプ２８４か
ら出力端２９６に電流が流れ出し、出力端２９６の電圧
ＣＰ−ＯＵＴは上昇する。

【０２５６】また、データ信号ＤＡＴＡがＨレベルから
Ｌレベルに反転した場合（反転データ信号／ＤＡＴＡが
ＬレベルからＨレベルに反転した場合）において、クロ
ック信号ＣＬＫの位相がデータ信号ＤＡＴＡよりも進ん
でいる場合には、ダウン信号ＤＷＮ２＝Ｈレベル、反転
ダウン信号／ＤＷＮ２＝Ｌレベルとされ、ＭＥＳ ＦＥ
Ｔ３１６がポンプ動作を行い、マルチプライング・チャ
ージポンプ２８５から出力端３１０に電流が流れ出し、
出力端３１０の電圧／ＣＰ−ＯＵＴは上昇する。

【０２５７】また、ループフィルタ２８６は、図２９に
示すように構成されており、図２９中、３５９は完全差
動増幅器、３６０、３６１は抵抗、３６２、３６３はキ
ャパシタ、ＶＣ、／ＶＣは電圧制御発振器２８７に供給
すべき反転関係にある制御電圧である。

【０２５８】電圧制御発振器２８７は、このループフィ
ルタ２８６から出力される制御電圧ＶＣ、／ＶＣに応じ
た周波数のクロック信号ＣＬＫを出力するように構成さ
れている。

【０２５９】ここに、マルチプライング・チャージポン
プ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが上昇し、
又は、マルチプライング・チャージポンプ２８５の出力
端３１０の電圧／ＣＰ−ＯＵＴが下降する場合には、制
御電圧ＶＣが上昇し、制御電圧／ＶＣが下降する。

【０２６０】これに対して、マルチプライング・チャー
ジポンプ２８４の出力端２９６の電圧ＣＰ−ＯＵＴが下
降し、又は、マルチプライング・チャージポンプ２８５
の出力端３１０の電圧／ＣＰ−ＯＵＴが上昇する場合に
は、制御電圧ＶＣが下降し、制御電圧／ＶＣが上昇す
る。

【０２６１】このように構成された第２実施例のクロッ
ク再生回路においては、データ信号ＤＡＴＡが入力され
ると、位相検出器２８３においては、電圧制御発振器２
８７から出力されるクロック信号ＣＬＫとデータ信号Ｄ
ＡＴＡとの位相誤差が検出され、位相同期ループ２８２
は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの
位相に同期させるように動作する。

【０２６２】この場合、位相同期ループ制御回路６３で
は、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相
誤差が、サイクルステップを待たずに、データ信号ＤＡ
ＴＡの遷移ごとに検出される。

【０２６３】そして、データ信号ＤＡＴＡの前回の遷移
時におけるクロック信号ＣＬＫとデータ信号との量子化
位相誤差Δβ_n-1と、データ信号ＤＡＴＡの今回の遷移
時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡと
の量子化位相誤差Δβ_nとの関係から、クロック信号Ｃ
ＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数
との誤差が推定され、クロック信号ＣＬＫの周波数が、
データ信号ＤＡＴＡのビット転送周波数に一致するよう
にマルチプライング・チャージポンプ２８４、２８５が
制御される。

【０２６４】ここに、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数よりも低い場合、
即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴ
Ａのビット転送周波数に対して不足している場合には、
周波数不足信号Ｓ−＝Ｈレベルにされる。

【０２６５】この結果、アップ信号ＵＰｆ＝Ｈレベルに
され、マルチプライング・チャージポンプ２８４の出力
電圧ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが高めら
れ、制御電圧／ＶＣが低められ、クロック信号ＣＬＫの
周波数が高められる。

【０２６６】これに対して、クロック信号ＣＬＫの周波
数がデータ信号ＤＡＴＡのビット転送周波数よりも高い
場合、即ち、クロック信号ＣＬＫの周波数がデータ信号
ＤＡＴＡのビット転送周波数よりも超過している場合に
は、周波数不足信号Ｓ＋＝Ｈレベルにされる。

【０２６７】この結果、ダウン信号ＤＷＮｆ＝Ｈレベル
にされ、マルチプライング・チャージポンプ２８５の出
力電圧／ＣＰ−ＯＵＴが高められ、制御電圧ＶＣが低め
られ、制御電圧／ＶＣが高められ、クロック信号ＣＬＫ
の周波数が低められる。

【０２６８】そして、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数に一致又は近い周
波数になると、ロック検出回路１９４から出力されるＵ
ＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ２８
２は、位相同期ループ制御回路６３に制御されず、位相
同期動作を継続させる。

【０２６９】このように、この第２実施例のクロック再
生回路によれば、サイクルスリップを待たずに、クロッ
ク信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転
送周波数との誤差が推定され、クロック信号ＣＬＫの周
波数がデータ信号ＤＡＴＡのビット転送周波数に一致す
るように動作するので、位相検出器２８３のゲインを高
める必要がなく、即ち、タイミング・ジッタを増加させ
ることなく、周波数の引き込みを高速化し、クロック信
号再生の高速化を図ることができる。

【０２７０】本発明のクロック再生回路の第３実施例・
・図３０、図３１ 図３０は本発明のクロック再生回路の第３実施例の構成
を示す回路図であり、図３０中、３６５は位相同期ルー
プ、３６６は位相同期ループ制御回路である。

【０２７１】ここに、位相同期ループ３６５は、図５に
示す電圧制御発振器５７と回路構成の異なる電圧制御発
振器３６７を設け、その他については、図５に示す位相
同期ループ５６と同様に構成したものである。

【０２７２】この電圧制御発振器３６７は図３１に示す
ように構成されており、図３１中、３６９〜３７２はリ
ングオシレータを構成する遅延セルであり、遅延セル３
６９からクロック信号φ１、φ５が出力され、遅延セル
３７０からクロック信号φ２、φ６が出力され、遅延セ
ル３７１からクロック信号φ３、φ７が出力され、遅延
セル３７２からクロック信号φ４、φ８が出力されるよ
うに構成されている。

【０２７３】また、３７３はクロック信号φ５を反転し
て、クロック信号φ１と同期させるべきクロック信号φ
９を出力するインバータ、３７４はクロック信号φ１、
φ９が入力される位相検出器（ＰＤ）、３７５はチャー
ジポンプ（ＣＰ）、３７６はループフィルタ（ＬＦ）で
あり、このループフィルタ３７６の出力電圧により遅延
セル３６９〜３７２の遅延時間が制御される。

【０２７４】また、位相同期ループ制御回路３６６は、
図５に示す周波数誤差推定回路６４と回路構成の異なる
周波数誤差推定回路３７８を設け、その他については、
図５に示す位相同期ループ制御回路６３と同様に構成し
たものである。

【０２７５】この周波数誤差推定回路３７８は、図５に
しめす遅延同期ループ６５を設けず、電圧制御発振器３
６７から出力されるクロック信号φ１〜φ８を使用する
ようにしたものであり、図５に示す遅延同期ループ６５
を設けない点を除き、図５に示す周波数誤差推定回路６
４と同様に構成したものである。

【０２７６】このように構成された第３実施例のクロッ
ク再生回路においては、データ信号ＤＡＴＡが入力され
ると、位相検出器５８においては、電圧制御発振器３６
７から出力されるクロック信号ＣＬＫとデータ信号ＤＡ
ＴＡとの位相誤差が検出され、位相同期ループ３６５
は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの
位相に同期させるように動作する。

【０２７７】この場合、位相同期ループ制御回路３６６
では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位
相誤差が、サイクルステップを待たずに、データ信号Ｄ
ＡＴＡの遷移ごとに検出される。

【０２７８】そして、データ信号ＤＡＴＡの前回の遷移
時におけるクロック信号ＣＬＫとデータ信号との量子化
位相誤差Δβ_n-1と、データ信号ＤＡＴＡの今回の遷移
時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡと
の量子化位相誤差Δβ_nとの関係から、クロック信号Ｃ
ＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数
との誤差が推定され、クロック信号ＣＬＫの周波数が、
データ信号ＤＡＴＡのビット転送周波数に一致するよう
に位相同期ループ３６５が制御される。

【０２７９】ここに、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数よりも低い場合、
即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴ
Ａのビット転送周波数に対して不足している場合には、
周波数不足信号Ｓ−＝Ｈレベルにされる。

【０２８０】この結果、アップ信号ＵＰｆ＝Ｈレベルに
され、マルチプライング・チャージポンプ２２８の出力
電圧ＣＰ−ＯＵＴが高められ、クロック信号ＣＬＫの周
波数が高められる。

【０２８１】これに対して、クロック信号ＣＬＫの周波
数がデータ信号ＤＡＴＡのビット転送周波数よりも高い
場合、即ち、クロック信号ＣＬＫの周波数がデータ信号
ＤＡＴＡのビット転送周波数よりも超過している場合に
は、周波数不足信号Ｓ＋＝Ｈレベルにされる。

【０２８２】この結果、ダウン信号ＤＷＮｆ＝Ｈレベル
にされ、マルチプライング・チャージポンプ２２８の出
力電圧ＣＰ−ＯＵＴが低められ、クロック信号ＣＬＫの
周波数が低められる。

【０２８３】そして、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数に一致又は近い周
波数になると、ロック検出回路１９４から出力されるＵ
ＮＬＯＣＫ信号＝Ｌレベルとされ、位相同期ループ３６
５は、位相同期ループ制御回路３６６に制御されず、位
相同期動作を継続させる。

【０２８４】このように、この第３実施例のクロック再
生回路によれば、サイクルスリップを待たずに、クロッ
ク信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転
送周波数との誤差が推定され、クロック信号ＣＬＫの周
波数がデータ信号ＤＡＴＡのビット転送周波数に一致す
るように動作するので、位相検出器３７４のゲインを高
める必要がなく、即ち、タイミング・ジッタを増加させ
ることなく、周波数の引き込みを高速化し、クロック信
号再生の高速化を図ることができる。

【０２８５】本発明のクロック再生回路の第４実施例・
・図３２、図３３ 図３２は本発明のクロック再生回路の第４実施例の構成
を示す回路図であり、図３２中、３８０は位相同期ルー
プ、３８１は位相同期ループ３８０を制御する位相同期
ループ制御回路である。

【０２８６】ここに、位相同期ループ３８０は、図５に
示すマルチプライング・チャージポンプ２２８と回路構
成の異なるマルチプライング・チャージポンプ３８２を
設け、その他については、図５に示す位相同期ループ５
６と同様に構成したものである。

【０２８７】また、位相同期ループ制御回路３８１は、
図５に示すロック検出回路１９４、ＮＡＮＤ回路２２
６、２２７及びローパスフィルタ１８６を設けず、この
代わりに、図５に示すローパスフィルタ１８６と回路構
成の異なるローパスフィルタ（ＬＰＦ）３８３、３８４
を設け、その他については、図５に示す位相同期ループ
制御回路６３と同様に構成したものである。

【０２８８】ここに、ローパスフィルタ３８３、３８４
及びマルチプライング・チャージポンプ３８２は、図３
３に示すように構成されている。

【０２８９】ローパスフィルタ３８３、３８４におい
て、３８６、３８７は完全差動増幅器、３８８、３８９
は抵抗、３９０、３９１はキャパシタである。

【０２９０】また、マルチプライング・チャージポンプ
３８２において、３９２は出力端、３９３、３９４は掛
算器（例えば、ギルバート・セル）、３９５はポンプ部
であり、３９６、３９７はポンプ部３９５に駆動電圧Ｖ
Ｂ５、ＶＢ６を供給する駆動電圧発生回路である。

【０２９１】また、ポンプ部３９５において、３９８〜
４０３はエンハンスメント形のＭＥＳ ＦＥＴ、４０４
〜４０７はキャパシタである。

【０２９２】ここに、ＭＥＳ ＦＥＴ３９８は、ゲート
をドレインに接続され、ドレインを駆動電圧発生回路３
９６の出力端に接続され、ソース側からドレイン側に電
流が流れることを防止する逆流防止素子として機能する
ようにされている。

【０２９３】また、ＭＥＳ ＦＥＴ３９９、４００は、
出力端３９２側に電流を流し出すためのポンプ動作を行
うトランジスタであり、ＭＥＳ ＦＥＴ３９９は、ドレ
インをＭＥＳ ＦＥＴ３９８のソースに接続され、ＭＥ
Ｓ ＦＥＴ４００は、ドレインをＭＥＳ ＦＥＴ３９９の
ソースに接続され、ソースを出力端３９２に接続されて
いる。

【０２９４】また、キャパシタ４０４は、一端をＭＥＳ
ＦＥＴ３９９のゲート及びドレインに接続され、他端
に掛算器３９４から出力される反転アップ信号／ＵＰＢ
が供給されるように構成されている。

【０２９５】また、キャパシタ４０５は、一端をＭＥＳ
ＦＥＴ４００のゲート及びドレインに接続され、他端
に掛算器３９４から出力されるアップ信号ＵＰＢが供給
されるように構成されている。

【０２９６】また、ＭＥＳ ＦＥＴ４０１、４０２は、
出力端３９２側から電流を流し込むためのポンプ動作を
行うトランジスタであり、ＭＥＳ ＦＥＴ４０１は、ソ
ースを駆動電圧発生回路３９７の出力端に接続され、Ｍ
ＥＳ ＦＥＴ４０２は、ソースをＭＥＳ ＦＥＴ４０１の
ドレインに接続されている。

【０２９７】また、ＭＥＳ ＦＥＴ４０３は、ソースを
ＭＥＳ ＦＥＴ４０２のドレインに接続され、ゲートを
ドレインに接続され、ドレインを出力端３９２に接続さ
れ、ソース側からドレイン側に電流が流れることを防止
する逆流防止素子として機能するようにされている。

【０２９８】また、キャパシタ４０６は、一端をＭＥＳ
ＦＥＴ４０１のゲート及びドレインに接続され、他端
に掛算器３９３から出力されるダウン信号ＤＷＮＢが供
給されるように構成されている。

【０２９９】また、キャパシタ４０７は、一端をＭＥＳ
ＦＥＴ４０２のゲート及びドレインに接続され、他端
に掛算器３９３から出力される反転ダウン信号／ＤＷＮ
Ｂが供給されるように構成されている。

【０３００】また、駆動電圧発生回路３９６、３９７に
おいて、４０８〜４１１はデプレッション形のＭＥＳ
ＦＥＴであり、これら駆動電圧発生回路３９６、３９７
は、駆動電圧ＶＢ５、ＶＢ６が出力端３９２の電圧ＣＰ
−ＯＵＴと同一電圧となるように動作するものである。

【０３０１】ここに、周波数超過信号Ｓ＋＝Ｌレベル、
周波数不足信号Ｓ−＝Ｌレベルの場合には、ダウン信号
ＤＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレ
ベル、アップ信号ＵＰ＝Ｈレベル、反転アップ信号／Ｕ
Ｐ＝Ｌレベルとなり、掛算器３９３は、ダウン信号ＤＷ
Ｎｆ及び反転ダウン信号／ＤＷＮｆに対して非活性状
態、掛算器３９４は、アップ信号ＵＰ及び反転アップ信
号／ＵＰ＝に対して非活性状態となる。

【０３０２】この場合において、ダウン信号ＤＷＮ＝Ｈ
レベル、反転ダウン信号／ＤＷＮ＝Ｌレベルになると、
掛算器３９３から出力されるダウン信号ＤＷＮＢ＝Ｈレ
ベルになり、ＭＥＳ ＦＥＴ４０２がポンプ動作を行
い、出力端３９２側からＭＥＳＦＥＴ４０３側に電流が
流れ込む。

【０３０３】また、ダウン信号ＤＷＮ及び反転ダウン信
号／ＤＷＮが交互にＨレベルになると、ダウン信号ＤＷ
ＮＢ及び反転ダウン信号／ＤＷＮＢが交互にＨレベルに
なり、ＭＥＳ ＦＥＴ４０１、４０２が交互にポンプ動
作を行い、出力端３９２側からＭＥＳ ＦＥＴ４０３側
に電流が流れ込む。

【０３０４】また、アップ信号ＵＰ＝Ｈレベル、反転ア
ップ信号／ＵＰ＝Ｌレベルになると、掛算器３９４から
出力されるアップ信号ＵＰＢがＨレベルになり、ＭＥＳ
ＦＥＴ４００がポンプ動作を行い、ＭＥＳ ＦＥＴ４０
０側から出力端３９２側に電流が流れ出す。

【０３０５】また、アップ信号ＵＰ及び反転アップ信号
／ＵＰが交互にＨレベルになると、アップ信号ＵＰＢ及
び反転アップ信号／ＵＰＢが交互にＨレベルになり、Ｍ
ＥＳＦＥＴ４００、３９９が交互にポンプ動作を行い、
ＭＥＳ ＦＥＴ４００側から出力端３９２側に電流が流
れ出す。

【０３０６】また、周波数超過信号Ｓ＋＝Ｈレベル、周
波数不足信号Ｓ−＝Ｌレベルの場合、ダウン信号ＤＷＮ
ｆ＝Ｌレベル、反転ダウン信号／ＤＷＮｆ＝Ｈレベル、
アップ信号ＵＰ＝Ｈレベル、反転アップ信号／ＵＰ＝Ｌ
レベルとなり、掛算器３９３は、ダウン信号ＤＷＮｆ及
び反転ダウン信号／ＤＷＮｆに対して活性状態、掛算器
３９４は、アップ信号ＵＰ及び反転アップ信号／ＵＰに
対して非活性状態となる。

【０３０７】この場合、ダウン信号ＤＷＮ＝Ｈレベルに
なると、ダウン信号ＤＷＮｆとダウン信号ＤＷＮ、及
び、反転ダウン信号／ＤＷＮｆと反転ダウン信号／ＤＷ
Ｎが掛け算され、出力端３９２からＭＥＳ ＦＥＴ４０
３側により多くの電流が流れ込む。

【０３０８】また、周波数超過信号Ｓ＋＝Ｌレベル、周
波数不足信号Ｓ−＝Ｈレベルの場合には、ダウン信号Ｄ
ＷＮｆ＝Ｈレベル、反転ダウン信号／ＤＷＮｆ＝Ｌレベ
ル、アップ信号ＵＰ＝Ｌレベル、反転アップ信号／ＵＰ
＝Ｈレベルとなり、掛算器３９３はダウン信号ＤＷＮｆ
及び反転ダウン信号／ＤＷＮｆに対して非活性状態、掛
算器３９４はアップ信号ＵＰ及び反転アップ信号／ＵＰ
に対して活性状態となる。

【０３０９】この場合、アップ信号ＵＰ＝Ｈレベルにな
ると、アップ信号ＵＰｆとアップ信号ＵＰ、及び、反転
アップ信号／ＵＰｆと反転アップ信号／ＵＰが掛け算さ
れ、ＭＥＳ ＦＥＴ４００側から出力端３９２により多
くの電流が流れ出る。

【０３１０】このように構成された第４実施例のクロッ
ク再生回路においては、データ信号ＤＡＴＡが入力され
ると、位相検出器５８においては、電圧制御発振器５７
から出力されるクロック信号ＣＬＫとデータ信号ＤＡＴ
Ａとの位相誤差が検出され、位相同期ループ３８０は、
クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相
に同期させるように動作する。

【０３１１】この場合、位相同期ループ制御回路３８１
では、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位
相誤差が、サイクルステップを待たずに、データ信号Ｄ
ＡＴＡの遷移ごとに検出される。

【０３１２】そして、データ信号ＤＡＴＡの前回の遷移
時におけるクロック信号ＣＬＫとデータ信号との量子化
位相誤差Δβ_n-1と、データ信号ＤＡＴＡの今回の遷移
時におけるクロック信号ＣＬＫとデータ信号ＤＡＴＡと
の量子化位相誤差Δβ_nとの関係から、クロック信号Ｃ
ＬＫの周波数とデータ信号ＤＡＴＡのビット転送周波数
との誤差が推定され、クロック信号ＣＬＫの周波数が、
データ信号ＤＡＴＡのビット転送周波数に一致するよう
に位相同期ループ３８０が制御される。

【０３１３】ここに、クロック信号ＣＬＫの周波数がデ
ータ信号ＤＡＴＡのビット転送周波数よりも低い場合、
即ち、クロック信号ＣＬＫの周波数がデータ信号ＤＡＴ
Ａのビット転送周波数に対して不足している場合には、
周波数不足信号Ｓ−＝Ｈレベルにされる。

【０３１４】この結果、アップ信号ＵＰｆ＝Ｈレベル、
反転アップ信号／ＵＰｆ＝Ｌレベルにされ、マルチプラ
イング・チャージポンプ３８２の出力電圧ＣＰ−ＯＵＴ
が高められ、クロック信号ＣＬＫの周波数が高められ
る。

【０３１５】これに対して、クロック信号ＣＬＫの周波
数がデータ信号ＤＡＴＡのビット転送周波数よりも高い
場合、即ち、クロック信号ＣＬＫの周波数がデータ信号
ＤＡＴＡのビット転送周波数よりも超過している場合に
は、周波数不足信号Ｓ＋＝Ｈレベルにされる。

【０３１６】この結果、ダウン信号ＤＷＮｆ＝Ｈレベ
ル、反転ダウン信号／ＤＷＮｆ＝Ｌレベルにされ、マル
チプライング・チャージポンプ３８２の出力電圧ＣＰ−
ＯＵＴが低められ、クロック信号ＣＬＫの周波数が低め
られる。

【０３１７】このように、この第４実施例のクロック再
生回路によれば、サイクルスリップを待たずに、クロッ
ク信号ＣＬＫの周波数とデータ信号ＤＡＴＡのビット転
送周波数との誤差が推定され、クロック信号ＣＬＫの周
波数がデータ信号ＤＡＴＡのビット転送周波数に一致す
るように動作するので、位相検出器５８のゲインを高め
る必要がなく、即ち、タイミング・ジッタを増加させる
ことなく、周波数の引き込みを高速化し、クロック信号
再生の高速化を図ることができる。

【０３１８】

【発明の効果】

本発明のクロック再生回路・・図１ 本発明のクロック再生回路によれば、サイクルスリップ
を待たずに、クロック信号ＣＬＫの周波数とデータ信号
ＤＡＴＡのビット転送周波数との誤差を推定し、クロッ
ク信号ＣＬＫの周波数がデータ信号ＤＡＴＡのビット転
送周波数に一致するように動作するので、周波数の引き
込みを高速化し、クロック再生の高速化を図ることがで
きる。

【０３１９】本発明の周波数誤差推定回路・・図２ 本発明の周波数誤差推定回路によれば、サイクルスリッ
プを待たずに、クロック信号ＣＬＫの周波数と、データ
信号ＤＡＴＡのビット転送周波数との誤差を推定するこ
とができるので、周波数誤差検出の高速化を図ることが
でき、これを、例えば、クロック再生回路に使用する場
合には、周波数の引き込みを高速化し、クロック再生の
高速化を図ることができる。

【０３２０】本発明の位相検出器・・図３ 本発明の位相検出器によれば、電圧制御発振器の出力信
号を入力信号でラッチしてなる信号と入力信号ＩＮとを
論理積処理することにより、チャージポンプ駆動信号を
得ることができるように構成し、ワンショットパルス発
生回路を必要としていないので、入力信号の高速化に対
応することができる。

【０３２１】本発明のチャージポンプ・・図４ 本発明のチャージポンプによれば、チャージポンプ駆動
信号に必要なパルス幅をキャパシタによって決定するよ
うに構成されているので、チャージポンプ駆動信号のパ
ルス幅を入力信号から生成したワンショットパルスによ
り決定することを不要とし、入力信号の高速化に対応す
ることができる。

【０３２２】また、本発明のチャージポンプによれば、
駆動電圧をチャージポンプの出力端の電圧と同一電圧に
なるように制御する場合には、出力インピーダンスを高
めることができ、電源ノイズの影響の低減化を図ること
ができる。

【０３２３】また、本発明のチャージポンプを２個使用
する場合には、相補的に駆動する回路構成が可能とな
り、電圧制御発振器の出力信号が電源ノイズの影響を受
けないようにすることができる。

【図面の簡単な説明】

【図１】本発明のクロック再生回路の原理説明図であ
る。

【図２】本発明の周波数誤差推定回路の原理説明図であ
る。

【図３】本発明の位相検出器の原理説明図である。

【図４】本発明のチャージポンプの原理説明図である。

【図５】本発明のクロック再生回路の第１実施例の構成
を示す回路図である。

【図６】本発明のクロック再生回路の第１実施例が設け
る位相同期ループを構成する位相検出器の構成を示す回
路図である。

【図７】本発明のクロック再生回路の第１実施例が設け
る位相同期ループ制御回路を構成する周波数誤差推定回
路が設ける遅延同期ループの動作を説明するためのタイ
ムチャートである。

【図８】本発明のクロック再生回路の第１実施例が設け
る位相同期ループ制御回路を構成する周波数誤差推定回
路が設ける遅延同期ループの第１構成例を示す回路図で
ある。

【図９】本発明のクロック再生回路の第１実施例が設け
る位相同期ループ制御回路を構成する周波数誤差推定回
路が設ける遅延同期ループを構成する遅延セルに使用す
ることができる遅延セルの一例の構成を示す回路図であ
る。

【図１０】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成する周波数誤差推定
回路が設ける遅延同期ループの第２構成例を示す回路図
である。

【図１１】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成する周波数誤差推定
回路が設けるラッチ回路を示す回路図である。

【図１２】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成する周波数誤差推定
回路が設ける周波数過不足信号出力回路の構成を示す回
路図である。

【図１３】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成する周波数誤差推定
回路が設ける周波数過不足信号出力回路のデコーダのう
ち、位相誤差信号を出力するデコーダの構成を示す回路
図である。

【図１４】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成する周波数誤差推定
回路が設ける周波数過不足信号出力回路のデコーダのう
ち、周波数過不足信号を出力するデコーダの構成を示す
回路図である。

【図１５】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成するローパスフィル
タの構成を示す回路図である。

【図１６】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成するロック検出回路
の第１構成例を示す回路図である。

【図１７】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成するロック検出回路
の第２構成例を示す回路図である。

【図１８】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成するロック検出回路
の第３構成例を示す回路図である。

【図１９】本発明のクロック再生回路の第１実施例が設
ける位相同期ループ制御回路を構成するロック検出回路
の第４構成例を示す回路図である。

【図２０】本発明のクロック再生回路の第１実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプの構成を示す回路図である。

【図２１】本発明のクロック再生回路の第１実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプが設ける駆動電圧発生回路の構成を示す回路
図である。

【図２２】本発明のクロック再生回路の第１実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプの動作を説明するためのタイムチャートであ
る。

【図２３】本発明のクロック再生回路の第２実施例の構
成を示す回路図である。

【図２４】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成する位相検出器の構成を示す
回路図である。

【図２５】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプの構成を示す回路図である。

【図２６】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプが設ける一方の駆動電圧発生回路の構成を示
す回路図である。

【図２７】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプが設ける他方の駆動電圧発生回路の構成を示
す回路図である。

【図２８】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成するマルチプライング・チャ
ージポンプの動作を説明するためのタイムチャートであ
る。

【図２９】本発明のクロック再生回路の第２実施例が設
ける位相同期ループを構成するループフィルタの構成を
示す回路図である。

【図３０】本発明のクロック再生回路の第３実施例の構
成を示す回路図である。

【図３１】本発明のクロック再生回路の第３実施例が設
ける位相同期ループを構成する電圧制御発振器の構成を
示す回路図である。

【図３２】本発明のクロック再生回路の第４実施例の構
成を示す回路図である。

【図３３】本発明のクロック再生回路の第４実施例が設
ける位相同期ループ制御回路を構成するローパスフィル
タの構成及び位相同期ループを構成するマルチプライン
グ・チャージポンプの構成を示す回路図である。

【図３４】従来のクロック再生回路の一例の構成を示す
回路図である。

【図３５】従来の位相検出器及びチャージポンプの一例
の構成を示す回路図である。

【符号の説明】

ＰＤ 位相検出器 ＣＰ チャージポンプ ＬＦ ループフィルタ ＬＰＦ ローパスフィルタ ＶＣＯ 電圧制御発振器

Claims (9)

【特許請求の範囲】
1. 【請求項１】データ信号を入力信号とし、電圧制御発振
   器から出力されるクロック信号の位相を前記データ信号
   に同期させる位相同期ループと、前記データ信号の前回
   の遷移時における前記クロック信号と前記データ信号と
   の量子化された位相誤差と、前記データ信号の今回の遷
   移時における前記クロック信号と前記データ信号との量
   子化された位相誤差との関係から、前記クロック信号の
   周波数と前記データ信号のビット転送周波数との誤差を
   推定し、前記クロック信号の周波数が前記データ信号の
   ビット転送周波数に一致するように前記位相同期ループ
   を制御する位相同期ループ制御回路とを有し、前記クロ
   ック信号を前記データ信号から再生したクロック信号と
   して出力するように構成されていることを特徴とするク
   ロック再生回路。
2. 【請求項２】前記位相同期ループは、前記クロック信号
   と前記データ信号との位相誤差を検出する前記位相同期
   ループ内の位相検出器及び前記位相同期ループ制御回路
   により出力電圧が制御されるチャージポンプを有してい
   ることを特徴とする請求項１記載のクロック再生回路。
3. 【請求項３】前記位相同期ループ制御回路は、前記クロ
   ック信号をｍ相クロック信号（但し、ｍ＝４以上の整
   数）に多相化する多相化回路と、前記ｍ相クロック信号
   を前記データ信号の第１のレベルから第２のレベルへの
   遷移時にラッチする第１のラッチ回路と、前記ｍ相クロ
   ック信号を前記データ信号の第２のレベルから第１のレ
   ベルへの遷移時にラッチする第２のラッチ回路と、これ
   ら第１、第２のラッチ回路の出力信号をデコードして、
   前記クロック信号の周波数と前記データ信号のビット転
   送周波数との誤差を推定する周波数誤差推定信号を出力
   する周波数誤差推定信号出力回路とを有していることを
   特徴とする請求項１又は２記載のクロック再生回路。
4. 【請求項４】前記電圧制御発振器は、前記クロック信号
   と同相の信号を含む、ｍ相クロック信号（但し、ｍ＝４
   以上の整数）を出力するリングオシレータを設けて構成
   され、前記位相同期ループ制御回路は、前記ｍ相クロッ
   ク信号を前記データ信号の第１のレベルから第２のレベ
   ルへの遷移時にラッチする第１のラッチ回路と、前記ｍ
   相クロック信号を前記データ信号の第２のレベルから第
   １のレベルへの遷移時にラッチする第２のラッチ回路
   と、これら第１、第２のラッチ回路の出力信号をデコー
   ドして、前記クロック信号の周波数と前記データ信号の
   ビット転送周波数との誤差を推定する周波数誤差推定信
   号を出力する周波数誤差推定信号出力回路とを有してい
   ることを特徴とする請求項１又は２記載のクロック再生
   回路。
5. 【請求項５】前記位相同期ループ制御回路は、前記クロ
   ック信号の周波数が前記データ信号のビット転送周波数
   に一致ないし近い周波数となったか否かを判断する手段
   を設け、前記クロック信号の周波数が前記データ信号の
   ビット転送周波数に一致ないし近い周波数となった場合
   には、前記位相同期ループのチャージポンプの出力電圧
   を制御しないように構成されていることを特徴とする請
   求項２、３又は４記載のクロック再生回路。
6. 【請求項６】クロック信号をｍ相クロック信号（但し、
   ｍ＝４以上の整数）に多相化する多相化回路と、前記ｍ
   相クロック信号をデータ信号の第１のレベルから第２の
   レベルへの遷移時にラッチする第１のラッチ回路と、前
   記ｍ相クロック信号を前記データ信号の第２のレベルか
   ら第１のレベルへの遷移時にラッチする第２のラッチ回
   路と、これら第１、第２のラッチ回路の出力信号をデコ
   ードして、前記クロック信号の周波数と前記データ信号
   のビット転送周波数との誤差を推定する周波数誤差推定
   信号を出力する周波数誤差推定信号出力回路とを有して
   いることを特徴とする周波数誤差推定回路。
7. 【請求項７】電圧制御発振器の出力信号を入力信号でラ
   ッチし、正相出力信号と逆相出力信号とを出力するラッ
   チ回路と、前記正相出力信号と前記入力信号とを論理積
   処理する第１の論理積回路と、前記逆相出力信号と前記
   入力信号とを論理積処理する第２の論理積回路とを有
   し、これら第１、第２の論理積回路の出力信号をチャー
   ジポンプ駆動信号として出力することを特徴とする位相
   検出器。
8. 【請求項８】駆動電圧発生回路と、第１の端部から第２
   の端部への方向を順方向とし、第１の端部を前記駆動電
   圧発生回路に接続された第１の一方向性素子と、第１の
   端部から第２の端部への方向を順方向とし、第１の端部
   を前記第１の一方向性素子の第２の端部に接続された第
   ２の一方向性素子と、第１の端部から第２の端部への方
   向を順方向とし、第１の端部を前記第２の一方向性素子
   の第２の端部に接続され、第２の端部を出力端に接続さ
   れた第３の一方向性素子と、第１の端部から第２の端部
   への方向を順方向とし、第１の端部を前記出力端に接続
   された第４の一方向性素子と、第１の端部から第２の端
   部への方向を順方向とし、第１の端部を前記第４の一方
   向性素子の第２の端部に接続された第５の一方向性素子
   と、第１の端部から第２の端部への方向を順方向とし、
   第１の端部を前記第５の一方向性素子の第２の端部に接
   続され、第２の端部を前記駆動電圧発生回路に接続され
   た第６の一方向性素子と、第１の端部を前記第２の一方
   向性素子の第１の端部に接続され、第２の端部に第１の
   チャージポンプ駆動信号が供給される第１のキャパシタ
   と、第１の端部を前記第３の一方向性素子の第１の端部
   に接続され、第２の端部に前記第１のチャージポンプ駆
   動信号と反転関係にある第２のチャージポンプ駆動信号
   が供給される第２のキャパシタと、第１の端部を前記第
   ５の一方向性素子の第１の端部に接続され、第２の端部
   に第３のチャージポンプ駆動信号が供給される第３のキ
   ャパシタと、第１の端部を前記第６の一方向性素子の第
   １の端部に接続され、第２の端部に前記第３のチャージ
   ポンプ駆動信号と反転関係にある第４のチャージポンプ
   駆動信号が供給される第４のキャパシタとを有している
   ことを特徴とするチャージポンプ。
9. 【請求項９】前記駆動電圧発生回路は、前記出力端の電
   圧を制御電圧として帰還され、前記第１の一方向性素子
   の第１の端部の電圧及び前記第６の一方向性素子の第２
   の端部の電圧が前記出力端の電圧と同一ないし略同一の
   電圧となるように制御する構成とされていることを特徴
   とする請求項８記載のチャージポンプ。