DE69535087T2 - Schaltungsanordnung zur Taktrückgewinnung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine Taktwiedergabeschaltung. In Systemen zur synchronen Übertragung digitaler Daten wird ein Informationssignal von einer Übertragungseinheit mit einer konstanten Geschwindigkeit übertragen und von einer Empfängereinheit mit derselben Geschwindigkeit empfangen. Da es im Allgemeinen unpraktisch ist, einen Takt getrennt von den Daten zu übertragen, wird die Timinginformation gewöhnlich vom Datenstrom selbst abgeleitet. Deshalb ist an der Empfängereinheit eine Schaltung zum Ableiten dieses implizierten Signals bereitgestellt. In der Spezifikation wird diese Schaltung Taktwiedergabeschaltung, der aus dem Datensignal wiedergegebene Takt an der Empfängereinheit Datentakt und die Frequenz des Datentakts Datentaktfrequenz genannt. Des Weiteren werden in den letzten Jahren in Datenkommunikationssystemen, die optische Kommunikationsanlagen usw. verwenden, Daten als ein nicht zu Null zurückkehrendes (NRZ-) Signal übertragen, um die Übertragungseffizienz zu erhöhen. Deshalb ist die Taktwiedergabeschaltung zum Wiedergeben des Takts vom NRZ-Signal erforderlich.
  • In der Vergangenheit wurde eine Taktwiedergabeschaltung unter Verwendung eines Resonators mit hohem Q-Wert verwendet. Jedoch kann diese herkömmliche Taktwiedergabeschaltung die Anforderung von Datenkommunikationssystemen, dass ein Taktsignal mit einem breiten Frequenzbereich aus einem Datensignal wiedergeben wird, nicht erfüllen, weshalb eine Taktwiedergabeschaltung mit einer Phaseneinrregelschleife-(PLL)-Schaltung vorgeschlagen wurde.
  • In der normalen PLL-Schaltung sind ein Phasendetektor, ein Schleifenfilter und ein spannungsgesteuerter Oszillator (VCO) kreisförmig verbunden. Ist jedoch der Frequenzfehler zwischen dem Taktausgang vom VCO und dem Datentakt groß, kann der Takt vom VCO nicht mit dem Datentakt synchronisiert werden. In der Patentschrift wird der Taktausgang vom VCO als VCO-Takt be zeichnet, des Weiteren wird die Frequenz des VCO-Takts als VCO-Frequenz bezeichnet. Deshalb wird eine Taktwiedergabeschaltung vorgeschlagen, die einen Phasendetektor (PD), einen Quadraturphasendetektor (QPD) und einen Frequenzdetektor (PFD), der die Schwebungen des PD und des QPD verarbeitet, umfasst. Der PFD gibt ein Frequenzfehlersignal aus. Sowohl der Phasenfehlersignalausgang vom PD und der Frequenzfehlersignalausgang vom PFD werden zum Schleifenfilter zurückgespeist.
  • Jedoch kann der PFD die Frequenzfehler nur ermitteln, wenn Zyklusversetzungen auftreten, und kann die Richtungen der Zyklusversetzungen ermitteln. Deshalb tritt, wenn die Zyklusversetzungen nicht häufig auftreten, ein Problem dahingehend auf, dass die Schaltung nicht in einen eingerasteten Zustand eintreten kann. Zum Überwinden des vorstehenden Nachteils können die Verstärkungen des PDs und des PFDs angehoben werden. In diesem Fall bleibt auch dann, wenn der Fehler zwischen der Datentaktfrequenz des Datensignals und der VCO-Taktfrequenz klein ist, die durch den Schleifenfilter zugeführte Spannung hoch. Jedoch wirft diese Technik ein Problem dahingehend auf, dass die Anzahl an während der Datenübertragung auftretenden Timingjitter zunehmen.
  • Des Weiteren schließt ein in einer herkömmlichen Taktwiedergabeschaltung eingesetzter herkömmlicher Phasendetektor (PD) eine Einrastung, einen monostabilen Impulsgenerator und NAND-Schaltungen ein. Jedoch wird, wenn das Datensignal eine hohe Frequenz aufweist, es bei diesem herkömmlichen PD schwierig, den monostabilen oder Einzelimpuls zu erzeugen. Dies wirft ein Problem dahingehend auf, dass die Impulserzeugung dem Hochfrequenzdatensignal nicht folgen kann.
  • Des Weiteren weist, wenn das Datensignal eine hohe Frequenz aufweist, in einer herkömmlichen Ladungspumpe, die in einer herkömmlichen Wiedergabeschaltung eingesetzt wird, der monostabile Impuls eine kürzere Impulsdauer auf, weisen die Ladungspumpenantriebssignale eine kurze Impulsdauer auf und wird es schwierig, auf diese korrelierten Änderungen zu reagieren. Folglich kann ein Hochfrequenzdatensignal nicht angemessen gehandhabt werden.
  • Des weiteren wurde in den letzten Jahren eine integrierte Halbleiterschaltung (IC), in welche der Fehlerkonvergenzimpulsgenerator, die Ladungspumpe, ein Operationsverstärker im Schleifenfilter und der VCO eingebracht sind, realisiert. Wird diese IC verwendet, werden die im Schleifenfilter enthaltenen Widerstände und ein Kondensator extern an die IC angeschlossen. Da jedoch der Ausgang der Ladungspumpe eine schädliche Induktivität oder Kapazität enthält, ist die schädliche Induktivität oder Kapazität vernachlässigbar, wenn die Datentaktfrequenz 1 Gbps oder höher beträgt. Dies führt zu einer verzerrten Wellenform.
  • Des Weiteren wird, da es schwierig ist, sowohl die Frequenz als auch die Phase in der Taktwiedergabeschaltung mit dem Datentakt direkt zu synchronisieren, eine andere Schaltung verwendet, in welcher die Frequenz des VCO-Takts zuerst mit derjenigen eines Bezugstakts in einem Schleifenfilter nahezu abgestimmt und dann die Phase des Takts mit der des Datensignals in einer zweiten Schleife synchronisiert wird. Da jedoch zwischen der ersten und der zweiten Schleife ein Versatz vorliegt, tritt ein Problem dahingehend auf, dass eine vergleichsweise lange Zeit benötigt wird, um den Takt mit dem Datensignal zu synchronisieren, nachdem die erste Schleife auf die zweite Schleife geschaltet wurde.
  • Ein System, in welchem eine herkömmliche Frequenzermittlungsschaltung vor einer PLL-Schaltung verwendet wird, ist durch DeVito in „A 52 MHz und 155 MHz CLOCK-RECOVERY RLL" IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE, Bd. 34, 1. Februar 1991 (01.02.1991), Seite 142–143, 306, XP000237831, beschrieben.
  • Die Taktwiedergabeschaltung gemäß einem ersten Aspekt der vorliegenden Erfindung schließt einen einen VCO-Takt erzeugen spannungsgesteuerten Oszillator; einen Phasendetektor; eine Frequenzfehlerermittlungsschaltung; eine Ladungspumpe, deren Ausgangssignal durch das Phasendifferenzsignal und das Frequenzfehlersignal gesteuert wird; und einen Schleifenfilter ein. In der Taktwiedergabeschaltung ermittelt die Frequenzfehlerermittlungsschaltung die Frequenzdifferenz zwischen dem Datentakt und dem VCO-Takt durch Ermitteln der Phasen des VCO-Takts an Übergangsrändern oder -flanken des Datensignals und durch Ermitteln von Änderungen in den ermittelten Phasen.
  • Stimmt die Frequenz des VCO-Takts mit derjenigen des Datentakts überein, ändern sich die Phasen des VCO-Takts an den Übergangsflanken des Datensignals nicht. Deshalb kann die Frequenzdifferenz zwischen dem Datentakt und dem VCO-Takt durch Ermitteln einer Änderung in den Phasen des VCO-Takts an den Übergangsflanken ermittelt werden.
  • Gemäß der vorliegenden Erfindung kann ein Frequenzfehler zwischen dem VCO-Takt und dem Datentakt ohne Warten auf eine Zyklusverschiebung ermittelt werden. Im Gegensatz zum Stand der Technik, in welchem ein Frequenzfehler an jeder Zyklusverschiebung ermittelt wird, ermöglicht die vorliegende Erfindung eine Beschleunigung der Frequenzfehlerermittlung.
  • Es ist erwünscht, die Differenz zwischen VCO-Taktphasen an zwei benachbarten Übergangsflanken zu ermitteln. Die Differenz zwischen VCO-Taktphasen an zwei benachbarten Übergangsflanken kann durch eine analoge Schaltung oder durch eine digitale Schaltung ermittelt werden.
  • Eine analoge Frequenzfehlermittlungsschaltung umfasst zwei oder mehrere Phasendifferenzermittlungs-/Halteschaltungen, von welchen jede eine Phase des VCO-Takts an einer Übergangsflanken ermittelt, die ermittelte Phase hält und den gehaltenen Wert löscht, und zwei oder mehrere Vergleichsschaltungen, von denen jede die gehaltenen Werte von zwei der Phasendifferenzermittlungs-/Halteschaltungen vergleicht, und die Phasendifferenzermittlungs-/Halteschaltungen die Phasen des VCO-Takts an Übergangsflanken zyklisch und seriell ermitteln und die ermittelten Phasen bis zur nächsten Übergangsflanke halten; und die Vergleichsschaltungen den von zwei entsprechenden Phasendifferenzermittlungs-/Halteschaltkreisen ermittelten Phasenausgang zyklisch und seriell vergleichen.
  • Eine digitale Frequenzfehlerermittlungsschaltung umfasst eine Mehrphasentakterzeugungsschaltung zum Erzeugen von m-phasenverschobenen Takten (wobei m eine ganze Zahl bedeutet) aus dem VCO-Takt, eine erste Einrastung zum Einrasten der m-phasenverschobenen Takte am Übergang vom ersten zum zweiten Level des Datensignals, eine zweite Einrastung zum Einrasten der m-phasenverschobenen Takte am Übergang des zweiten zum ersten Levels des Datensignals und eine Phasenvergleichsschaltung, die die Ausgangssignale der ersten und zweiten Einrastung decodiert und die Phasendifferenz berechnet.
  • In den m-phasenverschobenen Takten sind die Takte durch 1/m von einem Zyklus des VCO-Takts seriell verschoben. Deshalb kann die Phase durch Decodieren der eingerasteten m-phasenverschobenen Takte ermittelt werden.
  • Die vorliegende Erfindung ist klarer verständlich aus der Beschreibung, wie nachstehend mit Bezug auf die begleitenden Zeichnungen dargelegt, wobei:
  • 1 ein Blockdiagramm ist, das ein Beispiel einer herkömmlichen Taktwiedergabeschaltung zeigt;
  • 2 ein Zeitdiagramm ist, das Abläufe der in 1 gezeigten Schaltung zeigt;
  • 3 ein Schaltplan ist, der ein anderes Beispiel eines Schaltschemas einer herkömmlichen Taktwiedergabeschaltung zeigt.
  • 4 ein Schaltplan ist, der ein anderes Beispiel eines Schaltschemas eines herkömmlichen Phasendetektors und einer Ladungspumpe zeigt.
  • 5 ein Diagramm ist, das ein Beispiel einer herkömmlichen Taktwiedergabeschaltung zeigt.
  • 6 ein Diagramm ist, das ein Beispiel einer herkömmlichen Taktwiedergabeschaltung zeigt.
  • 7 ein Diagramm einer Taktwiedergabeschaltung einer ersten Ausführungsform ist;
  • 8 ein Schaltplan einer in 7 gezeigten Frequenzfehlerermittlungsschaltung ist;
  • 9 ein Zeitdiagramm ist, das die Abläufe der in 7 gezeigten Schaltung zeigt;
  • 10 ein Zeitdiagramm ist, das die Abläufe der in den 7 und 8 gezeigten Schaltungen zeigt.
  • Bevor mit einer detaillierten Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung fortgefahren wird, wird eine Taktwiedergabeschaltung des Standes der Technik und die in derselben verwendeten Elemente beschrieben, um ein klareres Verständnis der Unterschiede zwischen der vorliegenden Erfindung und dem Standes der Technik zu ermöglichen.
  • Ein digitaler sequentieller Datenstrom DATA wie ein RZ- (zu Null zurückkehrendes) Signal, ein NRZ- (nicht zu Null zurückkehrendes) Signal usw. umfasst verborgene Informationen in Bezug auf einen Datentakt, der zum Modulieren des Datenstroms verwendet wird. 1 zeigt eine herkömmliche Taktwiedergabeschaltung, die einen Filter mit einem großen Q-Wert zum Extrahieren des Datentakts von einem Datensignal bereitstellt und 2 zeigt ein Zeitdiagramm der Abläufe dieser Schaltung.
  • Wie in 1 gezeigt, umfasst die Taktwiedergabeschaltung eine T/2-Verzögerungsleitung 901, welche das Datensignal um einen halben Zyklus des vorher bekannten Datentakts verzögert, eine Antivalenzbaugruppe (EXOR) 902, welche ein logisches EXOR des Datensignals und des verzögerten Datensignals ausgibt, einen Filter 903, der einen hohen Q-Wert aufweist und der nur ein Signal mit Frequenzen nahe derjenigen des Datentakts durchlässt, und einen Verstärker 904, der den Ausgang des Filters verstärkt, und einen Phaseneinstellungsteil 905, der eine Phase des Taktausgangs vom Verstärker 904 ändert. Die Operationen dieser Taktwiedergabeschaltung sind mit Bezug auf 2 beschrieben.
  • Es wird vorausgesetzt, dass ein Datensignal und ein Datentakt, der zum Modulieren des Datensignals an einem Übertragungsgerät verwendet wird, in der Figur gezeigt sind. Ein an der T/2-Verzögerungsleitung 901 verzögertes Datensignal wird zu einem als „Knoten a" gezeigten Signal, weshalb ein als „EX-OR-Ausgang" gezeigtes Signal erhalten wird. Dieses Signal entspricht dem Datentakt, von welchem einige Impulse weggelassen wurden. Da ein Q-Wert des Filters 903 hoch ist, gibt der Filter ein Oszillationssignal aus, das dieselbe Frequenz wie dasjenige des Datentakts aufweist. Jedoch ist die Phase dieses Signals nicht mit dem Datentakt synchronisiert, weshalb der Phaseneinstellungsteil 905 die Phase dieses Signals derart verschiebt, dass sie mit dem Datentakt synchronisiert wird.
  • Die Einstellung an dem Phaseneinstellungsteil 905 wird durch Ändern der Länge einer Signalleitung durchgeführt.
  • Obwohl die in 1 gezeigte Taktwiedergabeschaltung einfach ist, ist eine reproduzierbare Frequenz auf einen sehr engen Frequenzbereich, entsprechend der Passbandbreite des Filters 903 beschränkt, weshalb der Filter entsprechend der Datentaktfrequenz geändert werden muss. Dies verursacht ein Problem dahingehend, dass die reproduzierbare Frequenz des Takts beschränkt ist. Des Weiteren muss der Verzögerungswert des Phaseneinstellungsteils 905 in jedem Gerät entsprechend justiert werden. Da die Länge der Signalleitung in einem Herstellungsarbeitsgang eingestellt wird, wird die Herstellung kompliziert. Dies erzeugt ein Problem dahingehend, das die Taktwiedergabeschaltung in Form einer integrierten Schaltung schwierig herzustellen ist.
  • In Datenübertragungssystemen ist es erforderlich, dass ein Takt mit einem breiten Frequenzbereich von einem Datensignal wiedergegeben werden kann. Jedoch kann die in 1 gezeigte Taktwiedergabeschaltung dieses Erfordernis nicht erfüllen.
  • Es wurde eine weitere herkömmliche Taktwiedergabeschaltung vorgeschlagen, die eine Phaseneinregelschleife (PLL) umfasst. In der normalen PLL-Schaltung sind eine Phasenvergleichsschaltung (Phasendetektor), ein Schleifenfilter und eine spannungsgesteuerte Oszillatorschaltung (VCO) kreisförmig verbunden. Ist der Frequenzfehler zwischen dem Taktausgang vom VCO und dem in dem Datensignal eingeschlossenen Datentakt groß, kann sich der Takt nicht dem Datentakt annähern.
  • Eine Schaltung mit dem in 3 gezeigten Schaltschema wurde als Taktwiedergabeschaltung zur Wiedergabe eines Takts vorgeschlagen, der zur Wiedergabe eines empfangenen Datensignals, von dem empfangenen Datensignal selbst erforderlich ist. Die Taktwiedergabeschaltung wird mit einer Phasen-/Frequenzeinrastschleife (PFLL) realisiert. In 3 bezeichnet Bezugsnummer 911 einen Dateneingangsanschluss, durch welchen ein als Datensignal dienendes NRZ-Signal empfangen wird; bezeichnet 912 einen spannungsgesteuerten Oszillator (VCO); bezeichnet 913 eine Verzögerungsleitung, über welche ein vom VCO 912 durch eine Phasendifferenz von 90 Grad zugeführtes Verzögerungssignal SvcoQ in Bezug auf ein VCO-Signal Svco, verzögert wird; bezeichnet 914 einen in einen Chip integrierten Phasenfrequenzdetektor (PFD); bezeichnet 915 einen Phasendetektor (PD) zum Ermitteln einer Phasendifferenz zwischen dem NRZ-Signal und dem VCO-Signal Svco vom VCO 912; bezeichnet 916 einen Quadraturphasendetektor (QPD) zum Ermitteln einer Phasendifferenz zwischen dem NRZ-Signal und dem über der Verzöge rungsleitung 913 gesandten Verzögerungssignal SvcoQ; bezeichnet 917 einen Frequenzdetektor (FD) zum Ermitteln eines Fehlers in der Frequenz zwischen dem NRZ-Signal und dem VCO-Signal Svco des VCO 912 auf der Basis eines von dem PD 915 zugeführten Phasendifferenzermittlungssignals Q1 und eines von dem QPD 916 zugeführten Phasendifferenzermittlungssignals Q2; bezeichnet 918 einen als Tiefpassfilter wirkenden Schleifenfilter (LF), der ein synthetisches Signal Q1+Q2 handhabt, das durch Synthetisieren des vom PD 915 zugeführten Phasendifferenzerkennungssignals Q1 und eines vom FD 917 zugeführten Frequenzfehlererkennungssignals Q3 hergestellt wurde; bezeichnet 919 einen npn-Transistor; bezeichnen 920 und 921 Widerstände; und bezeichnet 922 einen Kondensator.
  • Eine vom Schleifenfilter 8 zugeführte Spannung VC wird in den VCO 912 als Steuerspannung eingespeist. Der VCO 912 stellt ein VCO-Signal Svco bereit, dessen Frequenz derjenigen der Steuerspannung VC entspricht. Die Taktwiedergabeschaltung stellt das Ausgangssignal Svco des VCO 912 als einen vom NRZ-Signal wiedergegebenen Takt CLK bereit. An jedem Zyklusschlupf; d.h., immer wenn eine Phasendifferenz zwischen dem NRZ-Signal und dem VCO-Signal Svco vom VCO 912 360 Grad wird, wird ein Fehler zwischen dem Datentakt des NRZ-Signals und der Frequenz des VCO-Takts Svco des VCO 912 ermittelt, um eine Übereinstimmung zwischen dem Datentakt des NRZ-Signals und der Frequenz des VCO-Takts Svco des VCO 912 zu erlangen.
  • Soweit es die in 3 gezeigte Taktwiedergabeschaltung betrifft, wird ein Fehler zwischen dem Datentakt des NRZ-Signals und der Frequenz des VCO-Takts Svco des VCO 912 an jedem Zyklusschlupf ermittelt. Deshalb wird, wenn der Fehler zwischen dem Datentakt des NRZ-Signals und der Frequenz des VCO-Takts Svco des VCO 912 reduziert wird, eine vom Schleifen filter 918 zugeführte Spannung VC sehr niedrig. Infolgedessen dauert die Frequenzermittlung zu lange. Es wird deshalb unmöglich die Taktreproduktion zu beschleunigen.
  • Zum Bewältigen der vorstehenden Nachteile können die Zunahmen oder Verstärkungen des Phasendetektors 915 und des Frequenzdetektors 917 angehoben werden. In diesem Fall bleibt auch dann, wenn der Fehler zwischen dem Datentakt des NRZ-Signals und der Frequenz des VCO-Takts Svco des VCO 912 schrumpft, die vom Schleifenfilter 918 zugeführte Spannung VC hoch. Jedoch wirft diese Technik ein Problem dahingehend auf, dass die Anzahl an während der Datenkommunikation auftretenden Timingjitter oder -schwankungen ansteigt.
  • 4 ist ein Schaltplan, der einen herkömmlichen Phasendetektor und eine in einer herkömmlichen Phasenregelschleife (PLL) eingesetzte Ladungspumpe zeigt.
  • In 4 bezeichnet die Bezugsnummer 931 einen Phasendetektor; bezeichnet 932 eine Einrastung (D-Flip-Flop), die den VCO-Takt vom spannungsgesteuerten Oszillator (VCO) durch einen Dateneingangsanschluss D davon annimmt und ein Datensignal DATA IN (hier nachstehend DATA) durch einen Eingangsanschluss C für ein Synchronisationssignal (hier nachstehend Einrastsignal) annimmt; bezeichnet 933 einen monostabilen Impulsgenerator zum Eingeben des Datensignals DATA derart, dass ein monostabiler Impuls OS erzeugt wird; bezeichnet 934 eine NAND-Schaltung zum Berechnen des NAND eines der Einrastung 932 zugeführten negativen Phasenausgangs *Q (hier nachstehend, ein Sternchen * tragendes Signal ist der aktive Nullzustand) und eines von dem dem monostabilen Impulsgenerator 933 zugeführten monostabilen Impuls OS und Ausgeben eines Auf-Signals UP zur Verwendung zum Erhöhen der Frequenz des VCO-Takts; bezeichnet 935 eine UND-Schaltung zum Berechnen des UND eines von der Einrastung 932 zugeführten positiven Phasensignals Q, und des von dem monostabilen Impulsgenerator 933 zugeführten monosta bilen Impulses OS und Ausgeben eines Ab-Signals DWN zur Verwendung beim Senken der Frequenz des VCO-Takts; bezeichnet 936 eine Ladungspumpe; bezeichnet VCC eine Spannungszufuhrleitung; bezeichnet 937 einen pnp-Transistor, dessen Ein- und Auszustände mit dem von der NAND-Schaltung 934 gesandten Auf-Signal UP gesteuert werden; und bezeichnet 938 einen npn-Transistor, dessen Ein- und Auszustände mit dem von der UND-Schaltung 935 gesandten Ab-Signal DWN gesteuert werden.
  • Bestimmt der Phasendetektor 931, dass der VCO-Takt das Datensignal DATA führt, geht der positive Phasenausgang Q der Einrastung 932 hoch und der negative Phasenausgang *Q davon geht runter. Infolgedessen ist, während der monostabile Impulsgenerator 933 den monostabilen Impuls OS erzeugt, das Auf-Signal UP hoch und das Ab-Signal DWN im niedrig. Der pnp-Transistor 937 in der Ladungspumpe 936 wird deshalb abgeschaltet, und der npn-Transistor 938 darin wird eingeschaltet. Dies bewirkt, dass Strom vom Schleifenfilter in die Ladungspumpe 936 fließt. Im Gegensatz dazu geht, wenn der VCO-Takt hinter dem Datensignal DATA zurückbleibt, der Ausgang Q der Einrastung 932 runter und der Ausgang *Q davon hoch. Infolgedessen bleibt, während der monostabile Impulsgenerator 935 den monostabilen Impuls OS erzeugt, das Auf-Signal UP unten und das Ab-Signal DWN unten. In diesem Falle wird der pnp-Transistor 937 in der Ladungspumpe 936 eingeschaltet, und der npn-Transistor 938 darin wird ausgeschaltet. Dies bewirkt, dass Strom von der Ladungspumpe 936 zum Schleifenfilter fließt. Im Folgenden werden die Begriffe „positive Phase" und „negative Phase" weggelassen. Wie vorstehend beschrieben, wird ein Signal einer negativen Phase durch ein Sternchen ausgedrückt.
  • Soweit es den in 4 gezeigten Phasendetektor 931 betrifft, erzeugt der monostabile Impulsgenerator 933 den monostabilen Impuls OS, um die Impulsdauer für die Ladungspumpenantriebssignale (Auf-Signal UP und Ab-Signal DWN) zu bestim men. Weist das Datensignal DATA eine hohe Frequenz auf, wird es schwierig, den monostabilen Impuls OS zu erzeugen. Dies wirft ein Problem dahingehend auf, dass die Impulserzeugung mit dem Hochfrequenzdatensignal DATA nicht mithalten kann.
  • Soweit es die in 4 gezeigte Ladungspumpe 936 betrifft, weist, wenn das Datensignal DATA eine höhere Frequenz aufweist, der monostabile Impuls OS eine kürzere Impulsdauer auf und folglich weisen die Ladungspumpenantriebssignale eine kürzere Impulsdauer auf und es wird schwierig, auf diese entsprechenden Änderungen zu reagieren. Folglich kann das Hochfrequenzdatensignal DATA nicht angemessen gehandhabt werden.
  • Wie vorstehend beschrieben, wird eine PLL-Schaltung als Taktwiedergabeschaltung verwendet. 5 zeigt einen grundlegenden Aufbau der als die Taktwiedergabeschaltung verwendeten PLL-Schaltung.
  • Die PLL-Schaltung gibt einen in einem Seriensignal DATA IN verborgen enthaltenen Takt CLK wieder. In dieser Schaltung sind ein Fehlerannäherungsimpulsgenerator 941, eine Ladungspumpe 942, ein Schleifenfilter 945 und ein spannungsgesteuerter Oszillator (VCO) 950 ringförmig zusammengeschlossen. Der Fehlerannäherungsimpulsgenerator 941 kann entweder aus einem Phasendetektor (PD) oder einem Phasenfrequenzdetektor (PFD) bestehen.
  • In den letzten Jahren wurde eine integrierte Halbleiterschaltung 20, die den Fehlerannäherungsimpulsgenerator 941, die Ladungspumpe 942, einen Operationsverstärker 946 im Schleifenfilter 945 und den spannungsgesteuerten Oszillator (VCO) enthält, verwirklicht. Zum Definieren der Eigenschaften des Schleifenfilters 945 gemäß der Frequenz des Datensignals DATA sind die Widerstände 947 und 948 und der Kondensator 949, die im Schleifenfilter 945 enthalten sind, extern an die integrierte Halbleiterschaltung 951 angeschlossen. Die Bezugsnummern 952 bis 955 bezeichnen externe Anschlüsse der integrier ten Halbleiterschaltung 951. Ein Quarzresonator (nicht gezeigt) ist extern an den VCO 950 angeschlossen.
  • Der Fehlerannäherungsimpulsgenerator 941 erzeugt einen Auf-Impuls *UP und einen Ab-Impuls DWN zur Verwendung beim Annähern eines Fehlers in der Frequenz oder Phase eines wiedergegebenen Takts CLK, nämlich einen VCO-Takt, in Bezug auf ein Datensignal DATA in einem vorgegebenen Band oder einem bestimmten Wert (0 oder ½). Ist die Frequenz des VCO-Takts CLK kleiner als diejenige des Datentakts oder des Datensignals DATA oder bleibt der VCO-Takt CLK hinter dem Datentakt oder dem Datensignal DATA zurück, wird der Auf-Impuls *UP zugeführt. Dem entgegen wird der Ab-Impuls DWN zugeführt. Die Ladungspumpe 942 emittiert eine Ladung Q durch eine Menge, proportional zur Impulsdauer des Auf-Impulses *UP, und absorbiert eine Ladung Q durch eine Menge, proportional zur Impulsdauer des Ab-Impulses DWN. Zum Erleichtern dieser Funktion muss der Ausgang der Ladungspumpe 942 eine vollständige Schwingung zwischen der Spannung einer Stromversorgungsleitung VCC und der Spannung einer Stromversorgungsleitung -VCC aufweisen.
  • Aufgrund der Beziehung zwischen dem externen Anschluss 954 und einem mit dem externen Anschluss 954 gekoppelten Verbindungsdraht oder die Beziehungen zwischen dem externen Anschluss 954 und dem Verbindungsdraht, und anderen Verbindungsdrähten oder Anschlüssen oder einer Baugruppe, enthält der Ausgang der Ladungspumpe 942 parasitäre Induktivität oder Kapazität. Wird die Frequenz des Datentakts oder des Datensignals DATA 1 Gbps oder höher, ist die parasitäre Induktivität oder Kapazität nicht vernachlässigbar. Der Ausgang der Ladungspumpe 942 kann deshalb keine vollständige Schwingung aufweisen, was zu einer verzerrten Wellenform führt. Letztendlich versagt die Ladungspumpe 942 beim Erzielen der Funktion des Emittierens oder Absorbierens von Ladung durch eine zu einer Eingangsimplusdauer proportionalen Menge. Das vorstehende Pro blem entsteht im Schaltschema, in welchem ein vollständiger Schleifenfilter aus Gründen der Kompaktheit in einer integrierten Halbleiterschaltung eingebracht ist. Das heißt, da sobald eine Datenfrequenz einen bestimmten hohen Wert erreicht, ist eine schnellere Funktion auf Grund der parasitären Kapazität in einer Ausgangslinie der Ladungspumpe 942 unterdrückt.
  • Wie vorstehend beschrieben, ist es in Datenkommunikationssystemen erforderlich, dass ein Takt mit einem breiten Frequenzbereich aus einem Datentakt wiedergegeben werden kann. 6 ist ein Blockdiagramm, das einen Aufbau einer weiteren herkömmlichen Datenwiedergabeschaltung zeigt.
  • In der in 6 gezeigten Datenwiedergabeschaltung bezeichnet die Bezugsnummer 961 einen spannungsgesteuerten Oszillator (VCO); bezeichnet 963 einen Tiefpassfilter; bezeichnet 964 einen Phasenfrequenzvergleicher (PFD); bezeichnet 965 eine PFD-Ladungspumpe; bezeichnet 966 einen Phasenvergleicher (PD); bezeichnet 967 eine PD-Ladungspumpe; bezeichnet 968 einen ½-Frequenzteiler und bezeichnet 969 einen Phasenfehlerdetektor (Einrastdetektor). In dieser Taktwiedergabeschaltung bilden der VCO 961, der Tiefpassfilter 963, der PFD 964 und die PFD-Ladungspumpe 967 eine erste Schleife und bilden der VCO 161, der Tiefpassfilter 963, der PD 966 und die PD-Ladungspumpe 967 eine zweite Schleife. In der ersten Schleife vergleicht der PFD 964 einen Datenausgang vom VCO 961 mit einem Bezugstakt fr und wird das verglichene Ergebnis über die PFD-Ladungspumpe 965 und dem Tiefpassfilter 963 zum VCO 961 zurückgespeist. Auf diese Weise wird der Taktausgang vom VCO 961 mit dem Bezugstakt derart synchronisiert, dass ihre Frequenzen übereinstimmen. In der zweiten Schleife teilt der ½-Frequenzteiler den Taktausgang vom VCO 961, vergleicht der PD 966 Phasen des geteilten Takts und des Datensignals und wird das verglichene Ergebnis über die PD-Ladungspumpe 967 und dem Tiefpassfilter 963 zum VCO 961 zurückgespeist. Auf diese Weise wird der Taktausgang vom VCO 961 mit dem im Datensignal enthaltenen Datentakt synchronisiert.
  • Zuerst wird die zweite Schleife inaktiviert und die erste Schleife aktiviert. Der Taktausgang vom VCO 961 wird vollständig mit dem Bezugstakt fr in der ersten Schleife synchronisiert. Stimmt die Frequenz des Takts nahezu mit derjenigen des Bezugstakts fr überein, wird die erste Schleife inaktiviert und die zweite Schleife durch Inaktivieren des PFD 964 und Aktivieren des PD 966 aktiviert. Auf diese Weise wird der Taktausgang vom VCO 961 mit dem Datensignal synchronisiert. Das heißt, der zum Wiedergeben des Datensignals nötige Datentakt wird wiedergegeben. Wird der VCO-Taktausgang vom VCO 961 auf Grund von Änderungen der Frequenz und der Phase des Datensignals nicht mit dem Datensignal synchron, ermittelt der Einrastdetektor 969 diesen Zustand und inaktiviert die zweite Schleife und aktiviert die erste Schleife. Stimmt die Frequenz des VCO-Takts mit derjenigen des Bezugstakts fr überein, wird die erste Schleife zur zweiten Schleife umgeschaltet. Auf diese Weise wird der VCO-Takt mit dem Datensignal erneut synchronisiert.
  • Gibt die PLL-Schaltung den Takt vom NRZ-Datensignal wieder, ist es erforderlich, dass sowohl die Frequenz, als auch die Phase miteinander übereinstimmen. Es ist jedoch schwierig, sowohl die Frequenz, als auch die Phase mit dem Datentakt direkt zu synchronisieren. Deshalb wird, wie in 16 gezeigt, die Frequenz des VCO-Takts nahezu in Übereinstimmung mit der des Bezugstakts fr in der ersten Schleife gebracht, dann wird die Phase des VCO-Takts in Übereinstimmung mit der des Datensignals in der zweiten Schleife gebracht.
  • Wie vorstehend beschrieben, wird in der in 6 gezeigten Taktwiedergabeschaltung das Schalten von der ersten Schleife zur zweiten Schleife durch den Einrastdetektor durch geführt. Der Einrastdetektor führt dieses Schalten durch, indem er die aktiven Zustände des PFD und des PD ändert. Da jedoch zwischen dem PFD und dem PD ein Versatz besteht, tritt das Problem auf, dass eine vergleichsweise lange Zeit zum Synchronisieren des VCO-Takts mit dem Datensignal, nachdem die erste Schleife zur zweiten Schleife geschaltet wurde, notwendig ist. Des Weiteren wird, wenn der VCO-Takt nicht mit dem Datensignal synchron ist, die erste Schleife erneut aktiviert. Es ist jedoch auf Grund eines Überschwingens der Phase eine vergleichsweise lange Zeit nötig, um den VCO-Takt mit dem Bezugstakt zu synchronisieren. Das heißt, wenn der VCO-Takt nicht mit dem Datensignal synchron ist, wird eine vergleichsweise lange Zeit benötigt, bis der VCO-Takt mit dem Datensignal erneut synchron ist. Aufgrund dieses Problems sinkt die Kommunikationseffizienz, da die für die Synchronisierung benötigte Zeit lang ist.
  • Im Folgenden werden die Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Figuren beschrieben. In den Figuren werden Elemente mit gleichen Aufbauten oder ähnlichen Aufbauten durch einen gleichen Bezug bezeichnet.
  • 7 zeigt eine Taktwiedergabeschaltung der ersten Ausführungsform. Wie in 7 gezeigt, umfasst die Taktwiedergabeschaltung einen Phasendetektor 20; einen Schleifenfilter 30; eine Frequenzfehlermittlungsschaltung 40; einen spannungsgesteuerten Oszillator (VCO) 50; und eine Dreiphasentakterzeugungsschaltung 51. Der Phasendetektor 20 empfängt ein Datensignal DATA IN (hier nachstehend wird DATA verwendet) und gibt ein zeitlich neu gestimmtes Datensignal RDATA aus. Der VCO gibt ergänzende Takte CLK und *CLK, d.h. VCO-Takte aus.
  • In einer Phasenermittlungsschaltung 20 sind drei Flipflops vom D-Typ 21A und 21B seriell verbunden, sind Eingangsanschlüsse eines exklusiven ODER-Gatters Antivalenzbaugruppe 22A an Dateneingangs- und -ausgangsanschlüsse des Flipflops vom D- Typ 21A angeschlossen, sind Eingangsanschlüsse eines exklusiven ODER-Gatters 22B an Dateneingangs- und -ausgangsanschlüsse des Flipflops vom D-Typ 21B angeschlossen.
  • Das Datensignal DATA wird dem Eingangsanschluss D des Flipflops vom D-Typ 21A zugeführt, ein Takt mit positiver Phase CLK wird einem Takteingangsanschluss des Flipflops vom D-Typ 21B zugeführt und ein Takt mit negativer Phase *CLK, der ein umgekehrtes Signal des Takts CLK ist, wird Takteingangsanschlüssen des Flipflops vom D-Typ 21A zugeführt.
  • Signale von Datenausgangsanschlüssen Q der Flipflops vom D-Typ 21A und 21B werden zu QA und RDATA gemacht. Signale der Ausgangsanschlüsse des exklusiven ODER-Gatter 22A und 22B werden zu PDA und PDB gemacht.
  • Das Datensignal DATA kann ein Signal sein, das sich entweder als 0 oder 1 für eine Vielzahl an Zyklen, z.B. zwanzig Zyklen, fortsetzt. Ist jedoch das Datensignal DATA ein derartiges Signal, ist es schwierig, das Signal in der Figur darzustellen, da das Volumen der Wellenform groß wird. Deshalb ist, um die Daten einfach darzustellen, das Datensignal DATA als ein Impulsstrom, der sich für jeden Zyklus periodisch ändert, dargestellt. Diese Darstellung ist mit den anderen Ausführungsformen gemein.
  • Das Phasenfehlersignal PDA liegt bei einem hohen Level, von da an wenn das Datensignal DATA ansteigt, bis dahin, wenn der Takt mit negativer Phase *CLK ansteigt, und seine Impulsbreite stellt einen Phasenfehler des Datensignals DATA in Bezug auf den Takt mit negativer Phase *CLK dar. Ändert sich das Datensignal DATA bei einer hohen Frequenz, nähern sich die Impulse des Datensignals Sinuswellen an und die Teile mit niedrigem Level des Impulses überschneiden diejenigen von benachbarten Impulsen. Dieses Überschneiden verursacht Grenzverschiebungen des Datensignals DATA und diese Grenzverschiebungen verursachen eine Phasenschwankung im Takt mit ne gativer Phase *CLK. Das Signal PDB wird zum Verbessern der Phasenschwankung verwendet.
  • Der Ausgang des Phasendetektors 20 wird dem Schleifenfilter 30 und der Frequenzfehlerermittlungsschaltung 40 zugeführt.
  • Der Schleifenfilter 30 wird durch Kombinieren eines Tiefpassfilters mit einer Addierschaltung gebildet. Anschlüsse von Widerständen 31A, 31B, die ein Verhältnis der Addierfunktion bestimmen, sind entsprechend an Ausgangsanschlüssen von exklusiven ODER-Gattern 22A und 22B angeschlossen und der andere Anschluss des Widerstands 31A ist an einem nicht invertierenden Eingangsanschluss eines Operationsverstärkers 32 angeschlossen, und der andere Anschluss des Widerstands 31B ist an einen invertierenden Eingangsanschluss des Operationsverstärkers 32 angeschlossen. Ein Kondensator 33 und ein Widerstand 34 sind zwischen dem invertierenden Eingangsanschluss und Ausgangsanschluss des Operationsverstärkers 32 seriell angeschlossen, um diese Schaltung zu einem Tiefpassfilter zu machen. Ist der Widerstandswert des Widerstands 31B R, ist der Widerstandswert des Widerstands 31A ebenfalls R.
  • Deshalb lässt der Schleifenfilter 30 in Bezug auf das Phasenfehlersignal niedrige Frequenzkomponenten des Signals PDA-PDB durch.
  • Die Frequenzfehlerermittlungsschaltung 40 gibt ein Frequenzfehlersignal FD mit einem Wertverhältnis zur Phasendifferenz zwischen benachbarten Impulsen des Phasenfehlersignals PDA auf der Basis des Phasenfehlersignals PDA und den Takten CLK und *CLK aus.
  • Der spannungsgesteuerte Oszillator (VCO) 50 gibt die komplementären Takte CLK und *CLK aus, deren Frequenz einer Ausgangsspannung des Schleifenfilters 30 proportional ist. Der VCO 50 ist derart eingestellt, dass wenn die Eingangsspannung V ist, die Frequenz f des positiven Takts CLK als f = fo + aV dar gestellt wird. In dieser Formel ist a eine Konstante und fo eine selbstoszillierende Frequenz.
  • Die Takte CLK und *CLK werden einer Dreiphasentakterzeugungsschaltung 51 zugeführt und Takte Ø 1, Ø 2, Ø 3 werden erzeugt. Wie in 10 gezeigt, betragen die Frequenzen der Takte Ø 1, Ø 2 und Ø 3 jeweils das Dreifache derjenigen des Taktes CLK. Die Einschaltverhältnisse der Takte Ø 1, Ø 2 und Ø 3 betragen jeweils ein Drittel. Die Phasendifferenz zwischen dem Takt Ø 2 und Ø 1 und die Phasendifferenz zwischen dem Takt Ø 3 und Ø 2 sind jeweils gleich einem Zyklus des Takts CLK.
  • Die Takte Ø 1, Ø 2, Ø 3 werden in der Frequenzfehlerermittlungsschaltung 40 verwendet.
  • 8 zeigt ein Beispiel eines Aufbaus der Frequenzfehlerermittlungsschaltung 40. Die Frequenzfehlerermittlungsschaltung 40 weist drei parallel angeordnete Schaltungen auf, wobei jede davon den gleichen Aufbau aufweist.
  • Die Frequenzfehlerermittlungsschaltung 40 stellt eine Levelumsetzungsschaltung 132 an einem Eingangsteil bereit. Die Levelumsetzungsschaltung 132 ändert das Phasenfehlersignal PDA, dessen niedriger Level Null-Level ist, in ein Phasenfehlersignal PE, bei welchem der Mittelwert des niedrigen Levels und des hohen Levels wie in 3 gezeigt, ein Null-Level ist.
  • Die Genauigkeit der durch Integrierimpulse des Phasenfehlersignals PE während eines Zyklusses erhaltenen Phasenfehlerberechnung ist besser als diejenige, die durch Integrationsimpulse von nur einem hohen Level erhalten wird. Der Grund dafür ist folgender; werden die Zeiten t1, t2 und T wie in 4 gezeigt bestimmt, –t1 + t2 = – (T – t2) + t2 = 2t2 – T,wobei T einen Zyklus bezeichnet. T ändert sich nicht abrupt, da der Schleifenfilter 30 vorhanden ist. Werden die Werte der vorstehenden Formel von zwei benachbarten Impulsen jeweils für jeden Zyklus berechnet und wird eine Differenz zwischen den zwei Werten berechnet, wird T gelöscht, und die Differenz bezeichnet zweimal den Phasenfehler.
  • Ein Ausgangsanschluss der Levelumsetzungsschaltung 132 ist an die Integrationsschaltungen 110A, 110B und 110C über Schalter 101A, 101B bzw. 101C angeschlossen. In der Integrationsschaltung 110A ist ein Widerstand 111A an einen Eingangsanschluss einer invertierenden Verstärkerschaltung 112A angeschlossen, sind ein Kondensator 113A und ein Schalterelement 114A zwischen einem Eingangsanschluss und einem Ausgangsanschluss der invertierenden Verstärkerschaltung 112A parallel angeschlossen. Die Integrationsschaltungen 110B und 110C weisen den gleichen Aufbau wie die Integrationsschaltung 110A auf.
  • Der Ausgangsanschluss der Integrationsschaltung 110A ist an einen Eingangsanschluss der Addierschaltung 120A mit zwei Eingangsanschlüssen angeschlossen. Ein Ausgangsanschluss der Integrationsschaltung 110C ist an den anderen Eingangsanschluss der Addierschaltung 120A angeschlossen. Die beiden Eingangsanschlüsse der Addierschaltung 120A sind jeweils an zwei Kondensatoren 121A und 122A angeschlossen, und die beiden Kondensatoren 121A und 122A sind des Weiteren gemeinsam an einen Eingangsanschluss einer invertierenden Verstärkerschaltung 123A angeschlossen. Ein Kondensator 124A und ein Schalterelement 125A sind zwischen dem Eingangsanschluss und dem Ausgangsanschluss der invertierenden Verstärkerschaltung 123A parallel angeschlossen. Die Addierschaltungen 120B und 120C weisen den gleichen Aufbau auf wie die Integrationsschaltung 120A. Die Ausgangsanschlüsse der Integrierschaltungen 110B und 110A sind an zwei Eingangsanschlüsse der Addierschaltung 120B angeschlossen und die Ausgangsanschlüsse der Integrierschal tungen 110C und 110B sind an die beiden Eingangsanschlüsse der Addierschaltung 120C angeschlossen.
  • Jeder Ausgangsanschluss der Addierschaltungen 120A, 120B und 120C ist über jedes von Schalterelementen 130A, 130B und 130C und Widerständen 131A, 131B bzw. 131C an einen gemeinsamen Anschluss angeschlossen.
  • Die Schalterelemente 101A, 114B, 125B und 130C schalten ein, wenn der Takt Ø 1 auf einem hohen Level liegt, die Schalterelemente 101B, 114C, 125C und 130A schalten ein, wenn der Takt Ø 2 auf einem hohen Level liegt, und die Schalterelemente 101C, 114A, 125A und 130B schalten ein, wenn der Takt Ø 3 auf einem hohen Level liegt.
  • Als nächstes werden die Funktionen der Frequenzfehlerermittlungsschaltung 40 mit Bezug auf 10 beschrieben.
  • Befindet sich jeder der Takte Ø 1/Ø 2/Ø 3 auf einem hohen Level, schaltet jedes der Schalterelemente 101A/101B/101C entsprechend ein und jede der Integrierschaltungen 110A/110B/110C integriert entsprechend das Phasenfehlersignal PE. Diese Darstellung bedeutet, dass, wenn der Takt Ø 1 auf einem hohen Level ist, dass Schalterelement 101A einschaltet und die Integrationsschaltung 110A das Phasenfehlersignal PE integriert, und wenn der Takt Ø 2 auf einem hohen Level ist, das Schalterelement 101B einschaltet und die Integrationsschaltung 110B das Phasenfehlersignal PE integriert, usw. Im Folgenden wird diese Darstellung verwendet.
  • Befindet sich der Takt Ø 1 auf einem hohen Level, werden ein integrierter Wert S1A der Integrationsschaltung 110A und ein integrierter Wert S1C der Integrationsschaltung 110C der Addierschaltung 120A zugeführt. Obwohl sich der integrierte Wert S1A ändert, ist der integrierte Wert S1C konstant, da das Schalterelement 101C abschaltet. Deshalb beeinflusst S1C nicht den Ausgang der Addierschaltung 120A, die eine Änderung der Summe von S1A und S1C berechnet. Ändert sich jedoch der Takt Ø 1 auf einen niedrigen Level und der Takt Ø 2 auf einen hohen Level, schaltet das Schalterelement 114C ab, weshalb sich der integrierte wert S1C ändert. Der Ausgang der Addierschaltung 120A ändert sich zum Positiven, wenn der integrierte Wert S1C negativ ist und ändert sich zum Negativen, wenn der integrierte Wert S1C positiv ist. Das Schalterelement 114A schaltet ab und deshalb ändert sich der integrierte Wert S1A nicht und wird konstant gehalten. Folglich beeinflusst S1A nicht den Ausgang der Addierschaltung 120A. Deshalb ist der Ausgang der Addierschaltung 120A proportional dazu (S1A–S1C). Dies bedeutet, dass die Addierschaltungen 120A bis 120C bei der Zurücksetzzeit der Integrierschaltungen 110C, 110A und 110B jeweils als Subtraktoren funktionieren.
  • Auf diese Weise gibt, wenn jeder der Takte Ø 3/Ø 1/Ø 2 jeweils auf hohem Level liegt, jede der Addierschaltungen 120A/120B/120C jeden der Frequenzfehler S2A/S2B/S2C aus. In dieser Periode wird jeder der Frequenzfehler S2A/S2B/S2C konstant gehalten, da jedes der Schalterelemente 101A/101B/101C aus ist. Des Weiteren schaltet, wenn jeder Takt Ø 2/Ø 3/Ø 1 zu einem hohen Level wechselt, jeder Schalter 130A/130B/130C ein, weshalb Potentiale proportional zu jedem der Frequenzfehler S2A, S2B und S2C als Frequenzfehler FD ausgegeben werden.
  • Als nächstes werden, wenn jeder der Takte Ø 3/Ø 1/Ø 2 auf einem hohen Level liegt, die integrierten werte der Integrierschaltungen 110A, 110B und 110C und die addierten Werte der Addierschaltungen 120A, 120B und 120C zurückgesetzt und jeder der Kondensatoren 124A/124B/124C wird ebenso zurückgesetzt.
  • Als nächstes werden die Funktionen der in 7 gezeigten Taktwiedergabeschaltung beschrieben.
  • Zum Entfernen von Phasenschwankungen oder -jitter werden die Komponenten mit niedriger Frequenz einer Differenz zwi schen einem Phasenfehlersignal (PDA+PDC)-PDB und dem Frequenzfehlersignal FD einem Eingangsanschluss des spannungsgesteuerten Oszillators (VCO) 50 zugeführt. Ist der Frequenzfehler groß, ändert sich das Phasenfehlersignal (PDA+PDC)-PDB zufällig und sein Zeitdurchschnittswert wird 0. Deshalb trägt das Frequenzfehlersignal FD zur Frequenzannäherung bei.
  • Das heißt, wenn die Frequenz des Takts CLK größer ist als diejenige des im Datensignal DATA enthaltenen Datentakts CLK0, ist es aus 10 ersichtlich, dass das Frequenzfehlersignal FD negativ wird, die Eingangsspannung zum VCO 50 sinkt und die Frequenz des Takts CLK sinkt. Ist die Bedingung umgekehrt, sind die Funktionen ebenso umgekehrt.
  • Nähert sich die Frequenz des Takts CLK der Frequenz des Datentakts CLK0, nähert sich das Frequenzfehlersignal FD 0, und die Phasenannäherungsfunktion startet unter Verwendung des Phasenfehlersignals (PDA+PDC)-PDB.
  • In der ersten Ausführungsform wird die Differenz zwischen zwei benachbarten Impulsen des Frequenzfehlersignals für jeden Impuls des Frequenzfehlersignals berechnet. Deshalb kann in der vorliegenden Erfindung der Phasenfehler ohne die Zyklusschlupfe, welche beim Stand der Technik notwendig sind, ermittelt werden, wird die Ansprechzeit der Frequenzfehlerermittlungsschaltung 40 verbessert und kann eine niedrigere Grenze eines Frequenzfehlers, auf den die Frequenzfehlerermittlungsschaltung anspricht, gesenkt werden. Infolgedessen ist eine glatte Bewegung zur Phasenannäherungsfunktion möglich.

Claims (17)

  1. Taktwiedergabeschaltung zur Wiedergabe eines Datentakts von einem Datensignal, das durch den Datentakt moduliert wird, umfassend: einen spannungsgesteuerten Oszillator (50) zum Erzeugen eines VCO-Takts; einen Phasendetektor (20), zum Ausgeben eines Phasendifferenzsignals in Bezug auf die Phasendifferenz zwischen dem Datensignal und dem VCO-Takt an jeder Übergangsgrenze des Datensignals; gekennzeichnet durch eine Frequenzfehlerermittlungsschaltung (40) zum Ermitteln einer Frequenzdifferenz zwischen dem Datentakt und dem VCO-Takt durch Ermitteln und Halten von Phasen des VCO-Takts an Übergangsgrenzen des Datensignals und durch Ermitteln von Änderungen der Phasen des VCO-Takts und Ausgeben eines Frequenzfehlersignals in Bezug auf die ermittelte Frequenzdifferenz; eine Ladungspumpe (220), deren Ausgangssignal durch das Phasendifferenzsignal und das Frequenzfehlersignal gesteuert wird; und einen Schleifenfilter (30), der ein Schleifensignal durch Beseitigen der Hochfrequenzkomponenten vom Ausgangssignal der Ladungspumpe (220) erzeugt und das Schleifensignal an den spannungsgesteuerten Oszillator ausgibt.
  2. Taktwiedergabeschaltung nach Anspruch 1, umfassend eine Frequenzeinrastermittlungsschaltung zum Bestimmen dessen, ob die Frequenz des VCO-Takts innerhalb eines vorbestimmten Frequenzwerts des Datentakts liegt, und die, wenn die Frequenz des VCO-Takts innerhalb eines vorbestimmten Frequenzwerts des Datentakts liegt, ein Frequenzeinrastsignal ausgibt, und die Frequenzfehlerermittlungsschaltung (40) die Ausgabe des Frequenzfehlersignals an den Schleifenfilter (30) stoppt, wenn die Frequenzeinrastermittlungsschaltung das Frequenzeinrastsignal ausgibt.
  3. Taktwiedergabeschaltung nach Anspruch 1 oder 2, wobei die Frequenzfehlerermittlungsschaltung (40) einschließt: eine Phasendifferenzermittlungsschaltung (160), die die Phase des VCO-Takts an entsprechenden Übergangsgrenzen des Datensignals ermittelt; und eine Phasenvergleichsschaltung (200), die die ermittelten Phasen des VCO-Takts an zwei Übergangsgrenzen des Datensignals vergleicht, um ein Frequenzfehlersignal bereitzustellen, das eine Differenz zwischen den ermittelten Phasen darstellt.
  4. Taktwiedergabeschaltung nach Anspruch 3, wobei die Frequenzfehlerermittlungsschaltung (40) eine Steuerschaltung einschließt, und die Phasendifferenzermittlungsschaltung (160) mehrere Phasendifferenzermittlungs-/-halteschaltungen einschließt, wobei jede davon eine Phase des VCO-Takts an einer Übergangsgrenze des Datensignals ermittelt und die ermittelte Phase hält, die Phasenvergleichsschaltung (200) mehrere Vergleichsschaltungen einschließt, wobei deren Anzahl gleich derjenigen der Phasendifferenzermittlungs-/-halteschaltungen ist, wobei jede davon die gehaltenen Werte von zwei der Phasendifferenzermittlungs-/-halteschaltungen vergleicht, und die Steuerschaltung die Phasendifferenzermittlungs-/-halteschaltungen und die Vergleichsschaltungen derart steuert, dass jede der Phasendifferenzermittlungs-/-halteschaltungen zyklisch und seriell Phasen des VCO-Takts an Übergangsgrenzen des Datensignals ermittelt, und die ermittelten Daten hält, bis eine Übergangsgrenze im Anschluss an eine Übergangsgrenze, an der die Phasenermittlung durchgeführt ist, folgt; und die Vergleichsschaltungen zyklisch und seriell die von zwei entsprechenden Phasendifferenzermittlungs-/-halteschaltungen ausgegebenen ermittelten Phasen vergleicht.
  5. Taktwiedergabeschaltung nach Anspruch 4, wobei jede der Phasendifferenzermittlungs-/-halteschaltungen einschließt: eine Integrationsschaltung (110) mit einer integrierten Wertzurücknahmefunktion; und eine Ladungsschaltung, die die Integrationsschaltung während einer Periode von einer Übergangsgrenze des Datensignals zum nächsten Durchgang einer vorbestimmten Richtung des VCO-Takts ladet.
  6. Taktwiedergabeschaltung nach Anspruch 5, wobei die Ladungsschaltung einschließt: eine Konstantstromquelle; und einen Schalter, der zum Einschalten während der Ladedauer gesteuert ist und zwischen der konstanten Stromquelle und einer Eingangsklemme der Integrationsschaltung angeschlossen ist.
  7. Taktwiedergabeschaltung nach Anspruch 5, wobei jede der Vergleichsschaltungen eine betriebsbereite an zwei der Integrationsschaltungen der beiden entsprechenden Phasendifferenzermittlungs-/-halteschaltungen über zwei Kondensatoren angeschlossene Verstärkerschaltung einschließt.
  8. Taktwiedergabeschaltung nach Anspruch 4, wobei die Frequenzfehlerermittlungsschaltung (40) Speicherschaltungen einschließt, wobei jede davon einen analogen Signalausgang von jeder der Vergleichsschaltungen umwandelt und das Digitalsignal hält.
  9. Taktwiedergabeschaltung nach Anspruch 8, wobei die Frequenzfehlerermittlungsschaltung (40) eine Auswahlschaltung, die einen der digitalen Signalausgänge von den Speicherschaltungen gemäß einem Auswahlsignalausgang von der Steuerschaltung auswählt, einschließt.
  10. Taktwiedergabeschaltung nach Anspruch 8, wobei es sich bei jeder der Speicherschaltungen um einen Filpflop vom D-Typ handelt.
  11. Taktwiedergabeschaltung nach Anspruch 8, wobei jede der Speicherschaltungen einschließt: einen Fenster-Vergleicher, der bestimmt, ob ein Ausgangssignal V der betriebsbereiten Verstärkerschaltung größer als ein positiver Bezugswert VO ist, kleiner als -VO ist oder zwischen VO und -VO liegt; einen ersten Flipflop vom D-Typ, der das Ergebnis hält, dass V größer als VO ist; und einen zweiten Flipflop vom D-Typ, der das Ergebnis hält, dass V kleiner als -VO ist.
  12. Taktwiedergabeschaltung nach Anspruch 3, wobei die Phasendifferenzermittlungsschaltung einschließt: eine Mehrphasentakterzeugungsschaltung zum Erzeugen von m phasenverschobenen Takten, wobei m eine ganze Zahl bedeutet, aus einem Takt, wobei die m phasenverschobenen Takte durch einen Schritt von 1/m eines Zyklus des VCO-Takts sequenziell verschoben sind; eine erste Einrastung zum Einrasten der m phasenverschobenen Takte am Übergang vom ersten zum zweiten Niveau eines Datensignals; und eine zweite Einrastung zum Einrasten der m phasenverschobenen Takte am Übergang vom zweiten zum ersten Niveau des Datensignals; und wobei die Phasenvergleichsschaltung (200) die Ausgangssignale von der ersten und zweiten Einrastung entschlüsselt und die Phasendifferenz berechnet.
  13. Taktwiedergabeschaltung nach Anspruch 1, wobei der Phasendetektor (20) einschließt: eine Einrastung zum Einrasten des VCO-Takts an den Übergangsgrenzen des Datensignals zum Bereitstellen eines positiven Phasensignals und eines negativen Phasensignals; eine erste UND-Schaltung zum logischen Berechnen des UND des positiven Phasensignals und des Datensignals; und eine zweite UND-Schaltung zum logischen Berechnen des UND des negativen Phasensignals und des Datensignals; wobei die Ausgangssignale der ersten und zweiten UND-Schaltungen als Ladungspumpenantriebssignal bereitgestellt sind.
  14. Taktwiedergabeschaltung nach Anspruch 1, wobei der Phasendetektor (20) eine erste Signalgruppe, bestehend aus ersten Anstiegskomplementärsignalen und ersten Abfallkomplementärsignalen an die Ladungspumpe (220) ausgibt, und die Frequenzfehlerermittlungsschaltung (40) eine zweite Signalgruppe, bestehend aus einem zweiten Anstiegssignal und einem zweiten Abfallsignal an die Ladungspumpe (220) ausgibt, und wobei die Ladungspumpe (220) Folgendes einschließt: eine Stromausflussschaltung, einschließend einen Anstiegsantriebsspannungsgenerator und eine Anstiegspumpenschaltung; und eine Stromeinflussschaltung, einschließend eine Abfallpumpenschaltung und einen Abfallantriebsspannungsgenerator, wobei der Anstiegsantriebsspannungsgenerator die Ausgangsspannung an einer an einen ersten Knotenpunkt angeschlossenen Ausgangsklemme gemäß dem zweiten Anstiegssignal erhöht; die Anstiegspumpenschaltung zwischen dem ersten Knotenpunkt und der Ausgangsklemme angeschlossen ist und die Ausgangsspannung gemäß den ersten Anstiegskomplementärsignalen an der Ausgangsklemme erhöht; die Abfallpumpenschaltung zwischen der Ausgangsklemme und dem zweiten Knotenpunkt angeschlossen ist und die Ausgangsspannung gemäß den ersten Abfallkomplementärsignalen an der Ausgangsklemme erhöht; die Abfallpumpenschaltung zwischen der Ausgangsklemme und einem zweiten Knotenpunkt angeschlossen ist und die Ausgangsspannung gemäß den ersten Abfallkomplementärsignalen an der Ausgangsklemme vermindert; und der Abfallantriebsspannungsgenerator am zweiten Knotenpunkt angeschlossen ist und die Spannung am zweiten Knotenpunkt gemäß dem zweiten Abfallsignal vermindert.
  15. Taktwiedergabeschaltung nach Anspruch 14, wobei die Anstiegspumpenschaltung einschließt: drei in Reihe zwischen dem ersten Knotenpunkt und der Ausgangsklemme angeschlossene Gleichrichterelemente, wobei die Vorwärtsrichtungen der Gleichrichterelemente in einer Richtung vom ersten Knotenpunkt zur Ausgangsklemme liegen; und einen ersten Kondensator bzw. einen zweiten Kondensator, angeschlossen an zwei der Verbindungsknotenpunkte der drei Gleichrichterelemente, wobei die anderen Klemmen des ersten bzw. zweiten Kondensators mit den ersten Anstiegskomplementärsignalen versorgt werden, wobei die Abfallpumpenschaltung Folgendes einschließt: drei weitere in Reihe zwischen dem ersten Knotenpunkt und der Ausgangsklemme angeschlossene Gleichrichterelemente, wobei die Vorwärtsrichtungen der Gleichrichterelemente in einer Richtung von der Ausgangsklemme zum zweiten Knotenpunkt liegen; und einen dritten Kondensator bzw. einen vierten Kondensator, angeschlossen an zwei der Verbindungsknotenpunkte der drei weiteren Gleichrichterelemente, wobei die anderen Klemmen des dritten bzw. vierten Kondensators mit den ersten Abfallkomplementärsignalen versorgt werden.
  16. Taktwiedergabeschaltung nach Anspruch 14 oder 15, wobei die Ausgangsspannung an der Ausgangsklemme zu dem Anstiegsantriebsspannungsgenerator und zu dem Abfallantriebsspannungsgenerator zurück gespeist wird.
  17. Taktwiedergabeschaltung nach Anspruch 16, wobei der Anstiegsantriebsspannungsgenerator und der Abfallantriebsspannungsgenerator integral sind, und der erste Knotenpunkt und der zweite Knotenpunkt gemeinsam vorliegen.
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2312578B (en) * 1996-04-25 2000-07-05 Plessey Semiconductors Ltd Phase-locked loops
TW363305B (en) * 1996-09-06 1999-07-01 Koninkl Philips Electronics Nv A receiver, a frequency synthesis circuit and a charge pump
US6044123A (en) * 1996-10-17 2000-03-28 Hitachi Micro Systems, Inc. Method and apparatus for fast clock recovery phase-locked loop with training capability
US6115438A (en) * 1996-12-12 2000-09-05 Texas Instruments Incorporated Method and circuit for detecting a spurious lock signal from a lock detect circuit
US5970106A (en) * 1997-02-25 1999-10-19 Nec Corporation Phase locked loop having a phase/frequency comparator block
JP3308846B2 (ja) * 1997-03-14 2002-07-29 株式会社東芝 位相同期回路及び記録再生装置
US5818304A (en) * 1997-03-20 1998-10-06 Northern Telecom Limited Phase-locked loop
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
DE69832674T2 (de) * 1997-09-29 2006-07-20 Texas Instruments Inc., Dallas Phasenregelkreis und Verfahren zur Rückgewinnung eines Taktsignals
US6052010A (en) * 1997-10-24 2000-04-18 Cypress Semiconductor Corp. Circuit, apparatus and method for generating signals phase-separated by ninety degrees
US6229864B1 (en) * 1997-12-18 2001-05-08 Philips Electronics North America Corporation Phase locked loop lock condition detector
US6389090B2 (en) * 1998-02-06 2002-05-14 3Com Corporation Digital clock/data signal recovery method and apparatus
US6081572A (en) * 1998-08-27 2000-06-27 Maxim Integrated Products Lock-in aid frequency detector
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
FR2783986B1 (fr) * 1998-09-30 2000-12-15 St Microelectronics Sa Procede et dispositif de generation d'un signal d'horloge
US6587528B1 (en) * 1998-10-12 2003-07-01 Ericsson Inc. Systems and methods for extracting and digitizing phase and frequency information from an analog signal
US6100721A (en) * 1999-02-01 2000-08-08 Motorola, Inc. Circuit and method of extending the linear range of a phase frequency detector
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000278341A (ja) * 1999-03-25 2000-10-06 Sanyo Electric Co Ltd 直交位相復調回路
JP3327249B2 (ja) * 1999-05-11 2002-09-24 日本電気株式会社 Ｐｌｌ回路
US6853696B1 (en) * 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US20020140461A1 (en) * 2000-06-02 2002-10-03 Enam Syed K. Low voltage differential signaling output buffer
KR100374034B1 (ko) * 2000-09-05 2003-02-26 삼성전자주식회사 광 수신기의 자기 진단 장치 및 그 방법
JP2002124937A (ja) * 2000-10-16 2002-04-26 Nec Corp 同期はずれ検出回路
JP2002198808A (ja) * 2000-10-19 2002-07-12 Sony Corp Ｐｌｌ回路および光通信受信装置
JP3617456B2 (ja) * 2000-10-19 2005-02-02 ソニー株式会社 Ｐｌｌ回路および光通信受信装置
JP3450293B2 (ja) 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
US20020093986A1 (en) * 2000-12-30 2002-07-18 Norm Hendrickson Forward data de-skew method and system
WO2002054648A2 (en) 2000-12-30 2002-07-11 Vitesse Semiconductor Corporation Data de-skew method and system
US20020090045A1 (en) * 2001-01-10 2002-07-11 Norm Hendrickson Digital clock recovery system
US7136441B2 (en) * 2001-01-24 2006-11-14 Matsushita Electric Industrial Co., Ltd. Clock recovery circuit
US7123678B2 (en) 2001-02-01 2006-10-17 Vitesse Semiconductor Corporation RZ recovery
KR100418017B1 (ko) * 2001-05-24 2004-02-11 최우영 데이터 및 클럭 복원회로
US6509801B1 (en) * 2001-06-29 2003-01-21 Sierra Monolithics, Inc. Multi-gigabit-per-sec clock recovery apparatus and method for optical communications
US6990164B2 (en) 2001-10-01 2006-01-24 Freescale Semiconductor, Inc. Dual steered frequency synthesizer
US6781469B2 (en) 2002-09-13 2004-08-24 Mediatek Incorporation Phase-locked loop having phase detector error signal reshaping and method thereof
US7386084B2 (en) * 2002-11-06 2008-06-10 Broadcom Corporation Method and system for pattern-independent phase adjustment in a clock and data recovery (CDR) circuit
US6977959B2 (en) * 2003-01-17 2005-12-20 Xilinx, Inc. Clock and data recovery phase-locked loop
US7057435B2 (en) * 2003-05-30 2006-06-06 Regents Of The University Of California Distributed delay-locked-based clock and data recovery systems
US7168027B2 (en) * 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7983370B2 (en) * 2003-12-08 2011-07-19 Nec Corporation Clock and data recovery circuit
US7009436B2 (en) * 2004-04-09 2006-03-07 Pericom Technology (Shanghai) Co., Ltd. Pulsewidth control loop device with complementary signals
US7149145B2 (en) * 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7411426B2 (en) * 2004-07-20 2008-08-12 Exar Corporation Phase detector for RZ
US20060017471A1 (en) * 2004-07-20 2006-01-26 Exar Corporation Phase detector
KR100630336B1 (ko) * 2004-07-22 2006-09-29 삼성전자주식회사 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법
EP1786165B1 (de) * 2004-08-30 2010-11-03 NEC Corporation Taktregenerierungsschaltung
FR2878093B1 (fr) * 2004-11-15 2007-02-09 Commissariat Energie Atomique Circuit de conversion temps-tension symetrique
US7555089B2 (en) * 2005-05-20 2009-06-30 Honeywell International Inc. Data edge-to-clock edge phase detector for high speed circuits
US20070019350A1 (en) * 2005-06-24 2007-01-25 Power Analog Microelectronics, Inc. Short circuit protection for complementary circuit
US7330058B2 (en) * 2005-07-01 2008-02-12 Via Technologies, Inc. Clock and data recovery circuit and method thereof
US7461365B1 (en) * 2005-07-09 2008-12-02 Lightspeed Logic, Inc. Increased effective flip-flop density in a structured ASIC
CN101454620B (zh) * 2005-11-30 2012-07-04 开利公司 利用脉宽调制技术的多回路制冷剂系统
US20070139159A1 (en) * 2005-12-15 2007-06-21 Intelleflex Corporation Clock generation circuit
US8332793B2 (en) * 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
KR101301698B1 (ko) * 2006-08-24 2013-08-30 고려대학교 산학협력단 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로
JP5120375B2 (ja) * 2007-03-09 2013-01-16 日本電気株式会社 クロックレス伝送システムおよびクロックレス伝送方法
CN101207436B (zh) * 2007-12-12 2012-08-15 上海华为技术有限公司 一种反馈延时锁相装置及方法以及相位误差检测单元
JPWO2009116296A1 (ja) * 2008-03-21 2011-07-21 パナソニック株式会社 同期制御回路、及び映像表示装置
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
CN101431816B (zh) * 2008-11-19 2010-07-28 华为终端有限公司 一种频率差的获取方法及终端
TWI381646B (zh) * 2009-10-01 2013-01-01 Mstar Semiconductor Inc 鎖相迴路之迴路頻寬控制裝置及迴路頻寬控制方法
JP5558079B2 (ja) * 2009-11-06 2014-07-23 株式会社東芝 磁気共鳴画像診断装置
US8198927B2 (en) 2010-02-01 2012-06-12 Analog Devices, Inc. High speed charge pump
US8222932B2 (en) * 2010-02-23 2012-07-17 Agilent Technologies, Inc. Phase-locked loop with switched phase detectors
CN101841327A (zh) * 2010-03-05 2010-09-22 中兴通讯股份有限公司 一种信号处理系统和方法
KR20120081353A (ko) * 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 동기 회로
EP2512033B1 (de) * 2011-04-13 2013-09-11 Siemens Aktiengesellschaft Takterzeugungssystem
KR101947814B1 (ko) * 2012-09-06 2019-02-14 한국전자통신연구원 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법
KR101935832B1 (ko) * 2012-10-31 2019-01-07 한국전자통신연구원 신호의 듀티비 조절 장치
CN103138735B (zh) * 2013-01-25 2017-02-01 深圳市国微电子有限公司 积分速率可变的单位增益正反馈积分器及时钟恢复电路
KR20160037656A (ko) * 2014-09-29 2016-04-06 삼성전자주식회사 에러 검출기 및 발진기의 에러 검출 방법
US9479208B2 (en) * 2014-09-30 2016-10-25 Stmicroelectronics S.R.L. System for the correction of the phase error of two in-phase and quadrature signals, corresponding device and method
US9515669B2 (en) * 2015-03-23 2016-12-06 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range
TWI554037B (zh) * 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
CN109450439B (zh) * 2015-04-23 2022-06-07 群联电子股份有限公司 时脉数据恢复电路模块、存储器存储装置及相位锁定方法
US10069503B2 (en) * 2016-05-30 2018-09-04 Microsemi Semiconductor Ulc Method of speeding up output alignment in a digital phase locked loop
US10340919B2 (en) * 2017-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company Limited Circuit for monitoring transient time in analog and digital systems
CN112400279A (zh) * 2018-07-10 2021-02-23 株式会社索思未来 相位同步电路、收发电路以及集成电路
US10651861B2 (en) 2018-10-15 2020-05-12 Analog Devices, Inc. Filterless digital phase-locked loop
CN111697966B (zh) * 2019-03-13 2023-08-04 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112289357A (zh) * 2019-07-23 2021-01-29 华邦电子股份有限公司 存储器装置及其控制方法
TWI718774B (zh) * 2019-11-21 2021-02-11 連恩微電子有限公司 時脈資料回復電路與其頻率維持方法
US10972108B1 (en) * 2019-12-06 2021-04-06 Qualcomm Incorporated Systems and methods for reduction of in-phase and quadrature-phase (IQ) clock skew
US10840919B1 (en) * 2020-01-24 2020-11-17 Texas Instruments Incorporated Frequency domain-based clock recovery
CN111310393B (zh) * 2020-02-28 2023-08-04 Oppo广东移动通信有限公司 仿真时钟产生方法及相关产品
CN111404545B (zh) * 2020-04-20 2022-07-29 成都华微电子科技股份有限公司 带数字修调功能的振荡器电路和时钟信号生成方法
CN117294286B (zh) * 2023-11-27 2024-04-02 深圳新声半导体有限公司 射频开关控制电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4129748A (en) * 1975-09-10 1978-12-12 Idr, Inc. Phase locked loop for providing continuous clock phase correction
FR2523383B1 (fr) * 1982-03-15 1985-11-22 Thomson Csf Dispositif de recuperation de frequence d'horloge en transmission numerique
US4464771A (en) * 1982-04-02 1984-08-07 Motorola, Inc. Phase-locked loop circuit arrangement
JPS58182938A (ja) * 1982-04-21 1983-10-26 Toshiba Corp Ｐｌｌ形タイミング抽出回路
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
US4780844A (en) * 1986-07-18 1988-10-25 Commodore-Amiga, Inc. Data input circuit with digital phase locked loop
CA1284361C (en) * 1986-08-29 1991-05-21 Mitel Corporation Analog phase locked loop
US4773085A (en) * 1987-06-12 1988-09-20 Bell Communications Research, Inc. Phase and frequency detector circuits
JPS645351A (en) * 1987-06-26 1989-01-10 Sharp Kk Boosting circuit
US5173617A (en) * 1988-06-27 1992-12-22 Motorola, Inc. Digital phase lock clock generator without local oscillator
US5027085A (en) * 1989-10-03 1991-06-25 Analog Devices, Inc. Phase detector for phase-locked loop clock recovery system
US5276716A (en) * 1990-02-15 1994-01-04 Advanced Micro Devices Inc. Bi-phase decoder phase-lock loop in CMOS
FR2673344B1 (fr) * 1991-02-22 1993-05-28 Telecommunications Sa Comparateur de phase/frequence pour circuit de recuperation de rythme.
US5285483A (en) * 1992-04-07 1994-02-08 Seiko Epson Corporation Phase synchronization circuit
US5455540A (en) * 1994-10-26 1995-10-03 Cypress Semiconductor Corp. Modified bang-bang phase detector with ternary output

Also Published As

Publication number Publication date
KR950028348A (ko) 1995-10-18
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