CN1114809A - 时钟再生电路及其所用元件 - Google Patents

时钟再生电路及其所用元件 Download PDF

Info

Publication number
CN1114809A
CN1114809A CN95102687A CN95102687A CN1114809A CN 1114809 A CN1114809 A CN 1114809A CN 95102687 A CN95102687 A CN 95102687A CN 95102687 A CN95102687 A CN 95102687A CN 1114809 A CN1114809 A CN 1114809A
Authority
CN
China
Prior art keywords
signal
circuit
phase
output
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN95102687A
Other languages
English (en)
Other versions
CN1128520C (zh
Inventor
宫下工
止境伸明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP04714594A external-priority patent/JP3368971B2/ja
Priority claimed from JP22038594A external-priority patent/JP3418710B2/ja
Priority claimed from JP6329597A external-priority patent/JPH08163112A/ja
Priority claimed from JP00223295A external-priority patent/JP3640422B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1114809A publication Critical patent/CN1114809A/zh
Application granted granted Critical
Publication of CN1128520C publication Critical patent/CN1128520C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/15053—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of monostable devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

公开了一种从数据信号再生数据时钟的时钟再生电路。时钟再生电路包括一个电压控制振荡器，一个相位检测器，一个频率误差检测电路以及一个电荷泵，电荷泵的输出是由相位检测器和频率误差检测器电路的输出控制的。一个从电压控制振荡器输出的VCO时钟通过包括这些元件的反馈环而与数据时钟同步。频率误差检测电路通过检测在数据信号的过渡边VCO时钟的相位变化而检测在VCO时钟与数据时钟间的频率误差。

Description

时钟再生电路及其所用元件
本发明涉及时钟再生电路。用于同步传输数字式数据的系统中，信息信号是以固定速率由发送单元发送的，且该信息是以同一速率由接收单元所接收。由于与数据相分离地发送时钟一般是不实际的，故定时信息通常由数据流本身导出。因而用于导出这一隐式信号的电路是在接收单元处提供的。在本说明中这一电路称为时钟再生电路，由接收单元处的数据信号再生的时钟称为数据时钟，而数据时钟的频率称为数据时钟频率。又近年来应用光学通信设备等的数据通信系统中，为了增加传输效率，数据是作为非归零(NRZ)信号发送的。因而要求时钟再生电路由NRZ信号再生时钟。
以往所应用的时钟再生电路是使用高Q值的谐振器。但这一传统的时钟再生电路不能满足的数据通信系统的要求：具有宽频憾的时钟信号由数据信号再生，因而提出具有锁相环路(PLL)电路的时钟再生电路。
在常规PLL电路中，相位检测器，环路滤波器和压控振荡器(VCO)是环形连接的。但是如果来自VCO的时钟输出与数据时钟之间的频差很大，则来自VCO的时钟不能与该数据时钟同步。本说明书中，来自VCO的时钟输出称为VCO时钟，又VCO时钟的频率称为VCO频率。因而，现有所提出的时钟再生电路包括有相位检测器(PD)，正交相位检测器(QPD)。以及处理PD与QPD的拍音的频率检测器(PFD)。PFD输出频差信号。由PD输出的相位差信号及由PFD输出的频差信号都反馈给环路滤波器。
但是，PFD只有当出现周期转差(Vycle slips)出现时才能检测到频差并可检测到这些周期转差的方向。因而当周期转差不反复出现时，就出现了问题：即电路不能进入被锁定状态。为了克服上述缺点，可以提高PD与PFD的增益。这种情况下，即使当数据信号的数据时钟频率与VCO时钟频率之间的误差很小时，由环路滤波器供给的电压仍然是高的。但是这一技术造成的问题在于：在数据通信过程中所出现的定时抖动的数目就增加了。
进而，应用于传统的时钟再生电路中的传统的相位检测器(PD)包括一个锁存器，一个单次脉冲产生器和NAND(与非)电路。但是，这传统PD之中，当数据信号具有高频时，则产生单次脉冲就变得困难了。这就产生了这样的问题：即脉冲的产生并不能跟随高频数据信号。
而且，在传统的再生电路中所应用的传统电荷泵，当数据信号具有高频时，单次脉冲的持续时间较短，电荷泵驱动信号具有短的脉冲持续时间，于是难于对这些相关的变化作出响应。于是高频数据信号就不能正常地得到处理。
又近年来，将差错收钦脉冲产生器，电荷泵，环路滤波器中的运算放大器以及VCO集成在一起的半导体集成电路(IC)已经实现。当应用这种IC时，包含在环路滤波器中的电阻器和电容器是外接于IC的。但是因为电荷泵的输出包含有寄生电感或电容，该寄生电感或电容在数据时钟频率为1Gbps或更高时是不可忽略的。其结果是波形失真。
而且，由于使得时钟再生电路的频率和相位都与数据时钟同步是困难的，于是使用了另一种电路，其中使得VCO时钟频率几乎与一个第一环路中的参考时钟的频率相一致，并然后使得该时钟的相位与一个第二环路中的数据信号的相位同步。然而由于该第一与第二环路之间有一偏移，这就出现了以下的问题：即为了使得在第一环路切换到第二环路之后该时钟与数据信号同步就必须较长的时间。
本发明的第一个目的是提供一种频差检测电路以及应用这种频差检测电路的时钟再生电路，该频差检测电路可检测频差而没有周期转差，即该电路不必增加定时抖动而加速频率的检测，并达到时钟再生的加速。
本发明的第二个目的是提供一种可处理高频数据信号的相位检测器。
本发明的第三个目的是提供一种电荷泵，该电荷泵能够无须使用由数据信号产生的单次脉冲来确定对于电荷泵驱动信号的脉冲持续时间，并还可还可处理高频数据信号。
本发明的第四个目的是提供一种差错检测器，该检测器能够可靠地提供一种信号用来减少频率成相位中的差错，尽管数据信号的频率是高的，并且提供应用这种错差检测器的一种时钟再生电路和延时锁定电路。
本发明的第五个目的是提供一种改进的时钟再生电路，其中时钟频率受控而与参考时钟频率保持一致，而且这时相位受控与数据时钟的相位同步。
根据本发明的第一方面，该时钟再生电路包括：一个压控振荡器，它产生一VCO时钟；一个相位检测器；一个频差检测电路；一个充电泵，其输出信号受控于相位差信号和频差信号；以及一个环路滤波器。在该时钟再生电路中，频差检测电路检测数据时钟与VCO时钟之间的频差，这种检测是通过检测数据信号的过滤边处的VCO时钟的相位及检测被检测的相位中的变化而进行的。
当VCO时钟频率与数据时钟保持一致时，则在数据信号的过滤边处的VCO时钟的相位不变。因而数据时钟和VCO时钟之间的频差可通过检测过渡边处的VCO时钟相位中的变化而进行检测。
根据本发明，VCO时钟与数据时钟之间的频差不必等待一个周期转差就可被测定。先有技术中频差是在每一周期转差处被检测的，与此不同的是本发明能够加速频差的检测。
所希望的是要检测两个邻接过渡边处的VCO时钟相位之间的差。两邻接过渡边处的VCO时钟相位之间的差可通过模拟电路或数字电路来检测。
模拟频差检测电路包括两个或更多个相位差检测/保持电路，其中每个电路检测在一个过渡边处的VCO时钟相位，保持所检测的相位，并刚除所保留的数值；以及两个或更多个比较电路，其中每个比较电路对相位差检测/保持电路的两个电路的保持值进行比较，以及该相位差检测/保持电路周期性地并顺序地检测过渡边处的VCO时钟的相位，并保持该被检测的相位直到下一个过渡边；并且该比较电路周期地并顺序地对来自两个相应的相位差检测/保持电路输出的被检测的相位进行比较。
一个数字式频差检测电路包括：一个多相位时钟产生电路，用于从VCO时钟产生m个相移时钟(其中m代表一整数)；一个第一锁存器，用于锁存数据信号的第一到第二电平过渡处的m个相移时钟；一个第二锁存器，用于锁存数据信号的第二到第一电平过渡处的m个相移时钟；以及一个相位比较电路，它对第一与第二锁存器的输出信号进行译码并对相位差积分。
在m个相移时钟中，时钟被顺序地移动VCO时钟的一个周期的1/m。因而相位可通过对所锁存的m个相移时钟译码而被检测。
根据本发明第二方面的相位检测器包括一个锁存器和两个AND(与)电路。AND电路的输出信号是作为电荷泵驱动信号而被供给的。该锁存器锁存数据信号的过渡边处的VCO信号并输出互补信号。该AND电路分别使得由锁存电路输出的互补信号之一和数字信号同步。在根据本发明第二方面的相位检测器中，锁存器的输出信号和输入信号被同桌化以便产生电荷泵驱动信号。从而高频输入信号可被正确地处理。
基于本发明第三方面的电荷泵根据由第一上升互补信号和第一下降互补信号组成的第一信号组和由第二上升信号与第二下降信号组成的第二信号组而改变在输出端的输出电压。电荷泵包括：一个电流流出电路，它包括一个上升驱动电压产生器和一个上升泵电路；以及一个电流流入电路，它包括一个下降泵电路和一个下降驱动电压产生器。该上升驱动电压产生器其输出端是连接于一个第一结点，该产生器根据第二上升信号而增加一输出电压；该上升泵电路是连接在第一结点与输出端之间的并按照第一上升互补信号增加在输出端的输出电压；该下降泵电路连接在输出端与第二结点之间并按照第一下降互补信号而减少输出端的输出电压；并且该下降驱动电压产生器是连接于第二结点的并按照第二下降信号减少第二结点处的电压。
该上升泵电路实际上是这样实现的：由包括三个整流元件串连在第一结点和输出端之间，每一整流元件的前向是从第一结点到输出端，而且包括分别连接到该三个整流元件的两个连接结点上的第一电容器和第二电容器，该第一与第二电容器的另外的端子分别提供以第一上升互补信号。而且，下降泵电路是如下实现的：它包括串接在第一结点与输出端之间的三个整流元件，每一整流元件的前向是由输出端到第二结点的方向，并且第三电容器和第四电容器分别连接到此三个整流元件的两个连接结点上，该第三与第四电容器的另外的端子分别被供给以第一下降互补信号。
于是在本发明的电荷泵中，对于第一上升和下降互补信号所必须脉冲持续时间是由这些电容器决定的。这就避免了必须应用来自数据信号所产生的单次脉冲来确定对于这些电荷泵驱动信号的脉冲持续时间。高频数据信号可被正确地处理。
在电荷泵中，当上升和下降驱动电压产生器被设计成如下被控制时，则输出阻抗可被增加，其被控制使得加到第一与第二结点的电压是相同的或基本上是相同的。这有助于把电源噪声的影响减到最小。
根据本发明的第四方面的差错检测器包括：一差错收敛脉冲产生器，用于提供包括用于响应数据信号和数据时钟而减少VCO时钟相对于数据信号的频率或相位中的差错的信息的脉冲；一个电荷泵，用于响应该脉冲而通过其输出端使电荷运动；以及一个积分电路，其输入端连接到充电泵输出端，对通过其输入端而被移动的电荷量进行积分，并通过其输出端而提供一个差错信号。
差错收钦脉冲产生器分为两种类型：一种类型是其输出脉冲具有一定的持续时间并使用电荷泵发射或吸收与输出脉冲数成比例的电荷量；一种类型是其输出脉冲具有不定的持续时间并使用电荷泵发射或吸收与脉冲持续时间相关(通常是基本成比例)的电荷。
根据本发明的第四方面，电荷泵的输出是被积分电路所积分的。其结果是消除了不必要的高频成分而仅提供必要的信息。即使积分电路的输出包含由连线产生的寄生电容或电感，则该寄生电容与电感的影响也被减小最小。尽管数据时钟的高频率，用于使频率或相位中的差错收钦的信号可被可靠地供给。
根据本发明的第四方面的频率同步设备包括：一个压控振荡器，它可按所加的电压改变其振荡频率；一个参考相位检测装置，它将来自压控振荡器输出的振荡信号与第一参考时钟比较并输出对应于它们的差的一个信号；以及一个低通滤波器，它消除来自参考相位检测装置的输出信号的高频成份。通过把低通滤波器的输出反馈到压控振荡器，由压控振荡器输出的振荡信号而与第一参考时钟同步化。用于频率同步化设备的这一反馈回路具有这样的特征：在包括相位差零点的一个预定相位差错范围内并不改变该振荡信号，并且在上述范围之外进行操作而改变压控振荡器的振荡频率至第一参考时钟的频率。
在该预定包括相位差零点的范围内，低通滤通器的输出电压即到VCO的反馈电压并不改变该振荡信号的振荡频率。例如，这一范围是从十兀到一兀。当两个时钟(由VCO输出的时钟与第一参考时钟)的频率彼此重合而仅是它们的相位有差别时，则相位差是在预定的范围内，因为该相位差是固定的。于是VCO的振荡频率不变。当它们的频率不同时，则虽然它们的相位在开始时是彼此一致的，但相位差逐渐增加。当该相位差超过该预定范围时，则反馈回路动作，从而频率变得彼此一致。
附图的简要说明。
参见以下附图从所提交的说明会对本发明有更清晰的理解，这些附图是：
图1是说明传统时钟再生电路的一个例子的框图；
图2是说明图1中所示电路的操作的时间图示；
图3是说明传统时钟再生电路的原理电路的另一个例子的电路图；
图4是说明传统相位检测器和电荷泵电原理的另一例子的电路图；
图5是说明一传统的时钟再生电路的一个例子的简图；
图6是说明传统的时钟再生电路一例的一个简图；
图7是第一实施例的时钟再生电路的简图；
图8是图7所示频差检测电路的电路图；
图9是表示图7所示电路的操作的时序图；
图10是说明图7和图8所示电路的操作的时序图；
图11是第二实施例频差检测电路的电路图；
图12是说明图11中所示相位差检测与控制电路的电路图；
图13A是说明图11所示积分电路一例的电路图；
图13B是表示图11中所示差动放大电路一例的电路图；
图14是说明图11所示电路操作的时序图；
图15是说明第二实施例仿真结果的波形；
图16是表示第二实施例另一仿真结果的波形；
图17是第三实施例的频差检测器的电路图；
图18是说明图17中所示相位比较电路一例的电路图；
图19是说明图18中所示的相位比较电路的操作的时序图；
图20是表示图17中所示电荷泵电路一例的电路图；
图21是表示图17所示另一电荷泵电路一例的电路图；
图22是说明图1 7中所示单位值控制电路一例的电路图；
图23是说明图17中所示频差检测电路一例的电路图；
图24是表示图23中所示相位相检测控制电路一例的电路图；
图25是表示图23中所示第一电路的一例的电路图；
图26是说明图17中所示低通滤波器一例的电路图；
图27是说明图17中所示环路波波器一例的电路图；
图28是说明图23到25中所示电路的操作的时序图；
图29是说明第三实施例的一个仿真结果的曲线图；
图30是说明第三实施例另一仿真结果的曲线图；
图31是说明第三实施例另一仿真结果的曲线图；
图32是说明第四实施例的时钟再生电路的构成的框图；
图33是说明图32中所示相位检测器的电路图；
图34是说明装设在第四实施例的时钟再生电路中的频差检测电路中所包含的延时锁定回路操作的时序图；
图35是说明图32中所示延时锁定回路第一个例子的电路图；
图36是说明适用于图35中所示延时单元的延时单元一例的电路图；
图37是说明图32中所示延时锁定回路的第二个例子的电路图；
图38是说明图32中所示的锁存器的电路图；
图39是说明图32中所示的一个锁存器电路的关于被编码的相位差正相位输出的表格；
图40是说明示于图32中的另一锁存器电路相对于编码的相位差的正相位输出；
图41是说明图32中所示频率短/过信号输出电路的框图；
图42是说明图41中所示译码器的电路图；
图43是说明来自图42中所示的一个译码器关于编码相位差的编码相位差信号输出的一个表；
图44是说明来自图42所示的另一译码器的编码相位差信号输出关于编码相位差的一个表；
图45是说明图41所示的一个译码器的电路图；
图46是说明关于一对过渡处的编码相位差的频率短/过信号数值的表；
图47是说明关于另一对过渡处的编码相位差的频率短/过信号数值的表；
图48是说明图42中所示低通滤波器的电路图；
图49是说明图32中所示的锁定检测器的第一个例子的电路图；
图50是说明图32中所示锁定检测器的第二个例子的电路图；
图51是说明图32中所示锁定检测器的第三个例子的电路图；
图52是说明图32中所示锁定检测器的第四个例子的电路图；
图53是说明图32所示多重电荷泵的电路图；
图54是说明图53中所示驱动电压产生器的电路图；
图55是说明图32中所示多重电荷泵操作的时序图；
图56是第五实施例的时钟再生电路构成说明的电路图；
图57是表示图56中相位检测器的电路图；
图58是说明图56中所示多重电荷泵的电路图；
图59是说明图58中所示驱动电压产生器之一的电路图；
图60是说明图58中所示另一个驱动电压产生器的电路图；
图61是说明图58中所示多重电荷泵操作的时序图；
图62是表示图56中所示环路滤波器的电路图；
图63是表示第六实施例的时钟再生电路构成的电路图；
图64是说明图63中所示压控振荡器(VCO)的电路图；
图65是表示第七实施例的时钟再生电路的构成的电路图；
图66是说明图65中所示低通滤波器与多重电荷泵的电路图；
图67是说明第八实施例的时钟再生电路的电路图；
图68是说明图67时钟再生电路操作的时序图；
图69是说明第九实施例的相位检测器的电路图；
图70是说明图69中所示相位检测器操作的时序图；
图71是说明第十实施例的相位检测器的电路图；
图72是说明图71中所示相位差检测器操作的时序图；
图73是第十一实施例的延时锁定电路的电路图；
图74是表示图73中所示延时锁定电路操作的时序图；
图75是表示第十二实施例的差错检测器的电路图；
图76是表示第十三实施例频率同步电路的原理构成图；
图77是表示第十三实施例的频率同步电路基本特征的图示；
图78是说明第十三实施例频率同步电路整体构成的框图；
图79是图78中所示相位频率检测器(PFD)与其电荷泵的电路图；
图80是说明图79中所示PFD与电荷泵的操作的时序图；
图81是图78中所示相位比较器(PD)及其电荷泵的电路图；
图82是用于说明图81所示PD与电荷泵操作的时序图；
图83是图78中所示压控振荡器(VCO)的电路图；
图84是说明关于第十三实施例的频率同步电路的相位差的输出特性的图示；
图85是说明第十四实施例的时钟再生电路构成的框图；
图86是图85中所示数字信号PD与其电荷泵的电路图；
图87是表示第十五实施例的时钟再生电路的构成的框图；
图88是图87中所示模2预定标器(2—madulous prescaler)的电路；
图89是说明第十六实施例的时钟再生电路构成的框图；
图90是说明第十七实施例时钟再生电路构成的框图。
在详述本发明的各较佳实施例之前，先说明先有技术的时钟再生电路及其所用元件，以便对于本发明与先有技术之间的区别有一个清楚的理解。
诸如RZ(归零)信号，NRZ(不归零)信号等数字式顺序数据流DATA包含了有关数据时钟的潜在信息，它是用来调制调制该数据流的。图1表出了一个传统的时钟再生电路，这电路装有具有高Q值用于从数据信号中抽取数据时钟的滤波器，而图2则表示了这一电路的操作时序图。
如图1所示，该时钟再生电路包括：一个T/2延时线901，该线对数据信号以先前所知道的数据时钟的半周期进行延时；一个异(EXOR)门电路902，它输出数据信号的逻辑异及被延时的数据信号；一个具有高Q值的滤波器903，它只允许具有接近数据时钟频率的信号通过；以及放大该滤波器的输出的放大器904；还有相位调节部分905，它改变来自放大器904的时钟输出的相位。这一时钟再生电路的操作过程以图2为参照述进行了描述。
假设数据信号及用于在传输设备处调制这些数据信号的数据时钟如图中所示。在T/2延时线901处被延时的数据信号变成为如“结点a”所示的信号，从而得到在“EXOR Qouput”(异输出)所示的信号。这一信号对应于其中的某些脉冲被省略的数据时钟。由于滤器903的Q值很高，该滤波器输出一具有与该数据时钟相同频率的振荡信号。然而，这信号的相位却并不与该数据时钟同步，因而相位调节部分905对此信号的相位进行移动而使之与数据时钟同步。在该相位调节部分905处的调节是通过改变信号线的长度而进行的。
虽然图1所示的时钟再生电路是简洁的，但可再生的频率则是被限制在对应于滤波器903的通带宽度的很狭窄的频率范围内，因而该滤波器必须按照数据时钟的频率而改变。这就就引起了问题：时钟的可再生频率是受到限制。而且，相位调节部分905的延时数值必须在第一设备中分别设定。因为信号线的长度是在生产阶段进行调整的，这使生产变得复杂化。这就产生了以下问题：时钟再生电路难于以集成电路的形式进行生产。
在数据通信系统中，要求具有宽频率范围的时钟能够从数据信号中再生。但图1所示的时钟再生电路是不能满足这一要求的。
已提出过包含锁相环(PLL)另一种传统的时钟再生电路。在常规的PLL电路中，一个相位比较电路(相位检测器)，环路滤波器和压控振荡电路(VCO)进行电路连接。如果来自VCO的时钟输出与包含在数据信号中的数据时钟之间的频差很大，则该时钟不能收钦到数据时钟。
具有如图3所示电路图的电路已被提出作为再生时钟一种时钟再生电路，该电路被要求从所收到的数据信号本身再生接收的数据信号。时钟再生电路是以相位/频率锁定环(PFLL)而实现的。图3中，标号911表示数据输入端，NRZ信号通过该输入端作为数据信号而被接收；912表示压控振荡器(VCO)；913代表延时线路，通过该线路，延时信号SvooQ相对于来自VCO912的VCO信号Svco被延时90度的相位差；914代表被集成到芯片中的相位频率检测器(PFD)；915代表用于检测NRZ信号与来自VCO912的VCO信号Svco之间的相位差的相位检测器(PD)；916表示用于检测NRZ信号与经延时线913传输的延时信号SvcoQ之间的相位差的正交相位检测器(QPD)；917是一频率检测器(FD)，用于检测NRZ信号与VCO912的VCO信号Svco之间的频差，这一检测是基于由PD915提供的相位差检测信号Q1与由QPD916所提供的相位差检测信号Q2进行的；918表示一环路滤波器(LF)，其作用是作为一低通滤波器处理由来自PD915的相位差检测信号Q1以及由FD917提供的频率差检测信号Q3综合而形成的合成信号Q1＋Q3；919表示一芯电中的相位频率检测器(PFD)；915代表用于检测NRZ信号与来自VCO912的VCO信号Svco之间的相位差的相位检测器(PD)；916表919表示—npn晶体管；920与921表示电阻器；以及922是一电容器。
来自环路滤波器8的电压Vc作为控制电压馈送给VCO912。VCO912提供VCO信号Svco，其频率对应于控制电压Vc的频率。该时钟再生电路提供作为由NRZ信号再生的时钟信号CLK的VCO912的输出信号Svco。在每一周期转差，即每当NRZ信号与VCO912的VCO信号Svco之间的相位差变为360度时，则NRZ信号的数据时钟与VCO912的VCO时钟Svco的频率之间的差被检测，以便NRZ信号的数据时钟与VCO912的VCO时钟Svco的频率之间的一致性。
就图3所示的时钟再生电路而言，NRZ信号的数据时钟与VCO912的VCO时钟Svco的频率之间的差是在每一周期转差都被检测的。因而当NRZ信号的数据时钟与VCO912的VCO时钟Svco的频率之间的差减小时，来自环路滤波器918的电压Vc变低。结果是需要太长的时间进行频率检测。从而使得加速时钟再生是不可能的。
为了克服上述缺点，可增加相位检测器915与频率检测器917的增益。这种情况下，即使当NRZ信号的数据时钟与VCO912的VCO时钟Svco的频率之间的差缩减，由环路滤波器918所供给的电压Vc仍然是高的。但是这项技术产生了以下的问题：出现在数据通信过程中的定时抖动数增加了。
图4是表示用于传统的锁相环(PLL)中的传统的相位检测器与电荷泵的电路图。
图4中，标号931代表相位检测器；932表示一锁存器(D触发器)，它通过其数据输入端D接收来自压控制荡器(VCO)的VCO时钟，并通过同步信号(此后称锁存器信号)输入端C接收数据信号DATA IN(此后证DATA)；933表示单次脉冲产生器，用于输入数据信号DATA以便产生单次脉冲OS；934表示—NAND电路，用于计算由锁存器932提供负相位输出Q(此后具有星号*的信号是低态有效的)以及由单次脉冲产生器933提供单次脉冲OS，并输出一上升信号用于提升VCO时钟的频率；935表示—AND电路，用于计算来自锁存器932的正相位信号Q及来自单次脉冲产生器933的单次脉冲OS的AND，并输出一下降信号DWN用于降低VCO时钟的频率；936表示一电荷泵；VCC表示一供电电压线路；937表示—pnp晶体管，其通断状态由来自NAND电路934的上升信号UP控制；938表示—npn晶体管，其通断状态由来自AND电路935的下降信号DWN控制。
当相位检测器制定VCO时钟导前于数据时钟DATA时，锁存器932的正相位输出Q上升，且其负相位输出*Q下降。结果在单次脉冲产生器933正在产生单次脉冲OS时，上升信号UP是高位，并且下降信号DWN也是高位。在电荷泵936中的pnp晶体管937从而关断而其中的npn晶体管938导通。这引起电流从环路滤波器流向电荷泵936。反之，当VCO时钟滞后于数据信号DATA时，锁存器932的输出Q下降。从而输出*Q升高。其结果是，当单次脉冲产生器935正在生成单次脉冲OS时，上升信号UP保持低位而下降信号DWN保持低位。这种情况下，电荷泵936中的pnp晶体管937被导通并且其中的npn晶体管938被关断。这引起电流从充电泵936流向环路滤波器。以下文中省略术语“正相位”及“负相位”。如上所述，负相位的信号用附以星号来表示。
关于图4所示的相位检测器933，单次脉冲产生器933是产生单次脉冲OS的，以便判定对于电荷泵驱动信号(上升信号UP及下降信号DWN)的脉冲持续时间。当数据信号DATA有高频率时，产生单次脉冲就变得困难了。这就产生了这样的问题：脉冲的产生不能跟随高频数据信号DATA。
关于图4所示电荷泵936，当数据信号具有较高频率时，则单次脉冲OS具有较短的持续时间，从而电荷泵驱动信号具有较短的脉冲持续时间，于是响应这些相互关联的变化就变得困难。从而高频数据信号DATA不能得到正确的处理。
如上所述，PLL电路是用作时钟再生电路的。图5表示出用作时钟再生电路的PLL的电路的基本构成。
该PLL电路再生潜含于序列信号DATA IN中的时钟CLK。这一电路中，差错收钦脉冲产生器941，电荷泵942，环路滤波器945以及压控振荡器(VCO)950呈环形相互连接。差错脉冲产生器941可以是相位检测器(PD)或相位频率检测器(PFD)之一。
近年来，半导体集成电路20，其包含有差错收钦脉冲产生器941，电荷泵942，环路滤波器945中的运算放大器946，以及压控振荡器(VCO)，已经实现。为了根据数据信号DATA的频率确定环路滤波器945的特性，包含在环路滤波器945中的电阻器947与948及电容器949是从外部连接到半导体集成电路951上的。标号952到955表示半导体集成电路951的外接端子。
一只晶体谐振器(未示出)外接于VCO950。
差错收钦脉冲产生器941产生一上升脉冲*UP和一下降脉冲DWN用于使再生时钟CLK即VCO时钟的频率或相位中相对于给定频带中或一定数值(0或1/2)的数据信号DATA的差错收钦。当VCO时钟CLK的频率低于数据时钟或数据信号DATA的频率成是当VCO时钟CLK滞后于数据时钟或数据信号DATA时，则提供上升脉冲*UP。反之，提供下降脉冲DWN。电荷泵942以正比于上升脉冲*UP的脉冲持续时间的量发出电荷q，并以正比于下降脉冲DWN的脉冲持续时间的量吸收电荷q。为了便于这一操作，电荷泵942的输出必须在电源线VCC电压与电源线—VCC的电压之间全幅摆动。
因为外接端子954与连接外接端子的954的焊接线之间的关系，或者外接端子与焊接线及其他焊接线或端子，或组件之间的关系，电荷泵942的输出端含有寄生电感或电容。当数据时钟或数据信号DATA的频率达到1Gbps或更高时，寄生电感或电容就是不可忽略的了。因而电荷泵942的输出就不能具有全幅摆动。结果是波形畸变。最后是电荷泵942不能实现按正比于脉冲持续时间成比例的量发出或吸收电荷。上述问题是在为了紧凑而将全部的环路滤波器都装于一个半导体集成电路中引起的。这是由于一旦数据的频率达到一定大的数值，则由于电荷泵942的输出线路中的寄生电容而不能较快速地进行操作。
如上所述，在数据通信系统中，要求具有宽广的频率范围的时钟可从数据时钟再生。图6是表示另一传统时钟再生电路的构成的框图。
图6中所示的时钟再生电路中，标号961表示一压控振荡器(VCO)；963是一低通滤波器；964是一相位频比较器(PFD)；965是PFD电荷泵；966是相位比较器(PD)，967是PD电荷泵；968是1/2分频器；969是相位差检测器(锁定检测器)。在这个时钟再生电路中，VCO961。低通滤波器963，PFD964，以及PFD电荷泵967形成第一环路，又VCO961，低通滤波器963，PD966及PD电荷泵967形成第二个环路。在第一环路中，PFD964将来自VCO961的时钟输出与参考时钟fr作比较，而比较的结果通过PFD电荷泵965与低通滤波器963反馈给VCO961。这样从VCO输出的时钟是与参考时钟同步的，从而它们的频率一致。在第二环路中1/2分频器968把VCO961输出的时钟分频，PD966比较这一分了频的时钟的相位与数据信号的相位，其比较的结果通过PD电荷泵967与低通滤波器963反馈给VCO961。这样由VCO961输出的时钟是与包含在数据信号中的数据时钟同步的。
首先，第二环路成为非激活态而第一环路是激活态。由VCO961输出的时钟在第一环路中完全与参考时钟fr同步。当该时钟频率几乎与参考时钟fr频率一致时，第一环路变为非激活态，而第二环路通过使得PFD964成为非激活及PD966激活而变成激活的。这样来自VCO961输出的时钟与数据信号同步。即再生数据信号所必须的数据时钟被再生了。当VCO961输出的时钟由于数据信号的频率和相位的变化而变得不能与数据信号同步时，时钟检测器969检测到这种状态并使得第二环路非激活且第一环路激活。
当VCO时钟频率与参考时钟fr的频率一致时，第一环路切换到第二环路。这样，VCO时钟就再次与数据信号同步。
当PLL电路从NRZ数据信号再生时钟时，频率和相位都要求彼此一致。但是要使得频率和相位都与数据时钟都直接同步是困难的。因而，如图6中所示，首先使得VCO时钟的频率几乎与第一环路中的参考时钟fr的频一致，然后再使VCO时钟的相位在第二环路与数据信号的相位一致。
如上所述，图6中所示的时钟再生电路中，第一环路到第二环路的切换是由时钟检测器执行的。该时钟检测器是通过改PFD与PD的激活状态而执行这一切换的。然而，由于PFD与PD之间有一偏差，于是就出现这样的问题：在第一环路切换到第二环路后需要相当长的时间才能使得VCO时钟与数据信号同步。而且在VCO时钟未与数据信号同步时，第一环路会再渡被激活，然而由于相位的过调节而需要相当长的时间使得VCO时钟与参考时钟同步。即，当VCO时钟不与数据时钟同步时，到VCO时钟再度与数据信号同步需要相当长的时间。由于这一问题，同步化所需时间长而降低了通信的效率。
以下将参考附图对本发明的诸实施例进行说明。各图中，具有相同构成或类似构成的元件标以相同的标号。
图7表示了第一实施例的时钟再生电路。如图7中所示，该时钟再生电路包括一个相位检测电20；一个环路滤波器30；一个频差检测电路40；一个压控振荡器(VCO)50；以及三个相位时钟产生电路51。相位检测器20接收一数据信号DATA IN(以下用DATA)且输出一再定时的数据信号RDATA。该VCO输出互补时钟CLK与*CLK，而VCO时钟。
在相位检测电路20中，两个D—型触发器21A与21B串接，异门电路22A的输入端连接到D—型触发器21A的数据输入和输出端，异门电路22B的输入端接到D—型触发器21B的数据输入和输出端。
数据信号DATA供给D—型触发器21A的输入端D，正相位时钟CLK供给D—型触发器21B的输入端，而作为时钟CLK的反相信号的负相位时钟*CLK供给D—型触发器21A的时钟输入端。
D—型触发器21A与21B的数据输出端Q的信号被形成为QA与RDATA。异门22A与22B输出端的信号成为PDA与PDB。
数据信号DATA可以是连续为0或1的多周期的信号，例如二十个周期。但是，当数据信号DATA是这样的信号时，则由于波形数值变得很大而难于在图中表示出这信号。因而为了便于表示数据，数据信号DATA被表示成对每一周期周期变化的脉冲流。这一表示方式在其他实施例中是通用的。
相位差信号PDA从数据信号DATA上升时到负相位时钟*CLK上升时是高电平，且其脉宽表示数据信号DATA相对于负相位时钟*CLK的相位差。当数据信号DATA在高频变化时，该数据信号的脉冲接近正弦波，并且脉冲的低电位部分是与邻接的脉冲重叠的。这些重叠引起数据信号DATA的边缘位移，且这些边缘的位移引起负相位时钟*CLK中的相位抖动。信号PDB用于改善相位的抖动。
相位检测器20的输出提供给环路滤波器30和频差检测电路40。
环路滤波器30是通过把低通滤波器与一个加法电路联合构成的。决定该加法运算的比率的电阻器31A与31B的端子分别接到异门22A与22B的输出端，电阻器31A的另一端接到运算放大器32的非反相输入端，电阻器31B的另一端接到运算放大器32反相输入端。电容器33与电阻器34串接在运算放大器32反相输入端和输出端以便使这一电路形成一低通滤波器。当电阻器31B的阻值为R时，电阻器31A的阻值也为R。
于是对于相位差信号，环路滤波器30传递信号PDA—PDB的低频成份。
频差检测电路40输出一频差信号FD，其值正比于基于相位差信号PDA和时钟CLK与*CLK的相位差信号PDA的邻接脉冲之间的相位差。
压控振荡器(VCO)50输出互补时钟CLK与*CLK，它们的频率正比于环路滤波器30的输出电压。VCO50的设定使得当输入电压为V时，正时钟CLK的频率表示为f＝f0＋av0此公式中，a为一常数，f0是自振频率。
时钟CLK与*CLK提供给三相时钟产生电路51，又时钟φ1，φ2，φ3是所产生的。如图10中所示，时钟φ1，φ2与φ3的频率分别是时钟CLK频率的三倍。时钟φ1，φ2，φ3的占空比分别是三分之一。时钟φ2与φ1之间的相位差及时钟φ3与φ2之间的相位差分别等于时钟CLK的一个周期。时钟φ1，φ2，φ3是用于频差检测电路40的。
图8表示出频差检测电路40组成的一例。该频差检测电路40有三个并排设置的电路，其中，每一电路都有相同的构成。
频差检测电路40在一输入部分装有一个电平转换电路132。该电平转换电路132把其低电平为零电平的相位差信号PDA改变为如图3所示的其中低电平和高电平的平均值为零电平的相位差信号PE。
通过对一个周期中相位差信号PE的脉冲的积分所获得的相位差计算的精度要好于仅对一个高电位积分所获得的计算精度。其理由如下；当时间t1，t2与T如图4中所定义那样时，
-t1＋t2＝-(T－t2)＋t2＝2t2－T，
其中T表示一个周期。T不会突然改变，因为有环路滤波器30存在。当两邻接的脉冲上述公式的值对于第一周期分别进行计算，并且算出这两个值之间的差时，则T被消去而该差表示着两倍的相位差。
电平转换电路132的一个输出端通过开关101A，101B及101C分别接到积分电路110A，110B与110C。积分电路110A中，电阻器11A连接到反相放大器电路112A的一个输入端，一个电容器113A和开关元件114A被并连在反相放大电路112A的一个输入端与一输出端之间。积分电路110B与110C与积分电路110A具有相同的构成。
积分电路110A的输出端接到具有两个输入端的一个加法电路120A的一个输入端上。积分电路110C的一个输出端连接到加法电路120A的另一个输入端。加法电路120A的两个输入端分别接到两个电容器121A与122A上，而该两电容器121A与122A又进一步一起连接到反相放大器电路123A一个输入端。电容器124A与开关元件125A并连在反相放大器电路123A的输入端和输出端之间。加法电路120B与120C具有与加法电路120A相同的构成。积分电路110B与110A的输出端连接到加法电路12B的两个输入端，且积分电路110C与110B的输出端连接到加法电路120C的两个输入端。
加法电路120A，120B与120C的每一输出端通过开关元件130A，130B与130C以及电阻器131A，131B与131C的每一个分别连接到公共端上。
开关元件101A，114B，125B与130C当时钟φ1处于高电平时导通，开关元件101B，114C，125C与130A在时钟φ2处于高电平时导通，并且开关元件101C，114A，125A以及130B在射钟φ3处于高电平时导通。
以下，参考电路10对频差检测电路40的操作进行说明。
当时钟φ1/φ2/φ3的每一个处于高电平时，开半元件101A/101B/101C的每一个分别就导通，并且积分电路110A/110B/110C的每一个分别对相位差信号PE进行积分。这一表述意思是说：当时钟φ1为高电平时，开关元件101A导通，并且积分电路110A对相位差信号PE积分，并且当时钟φ2为高电平时，开关元件101B导通，并且积分电路110B对相位差信号PE积分，等等。以下将使用这种表述。
当时钟φ1处于高电位时，积分电路110A的被积分值S1A以及积分电路110C的被积分值S1C被提供给加法电路120A。虽然积分值S1A是变化的，但由于开关元件101C关断而积分值S1C是不变的。因而S1C不影响计算S1A与S1C的和的变化的加法电路120A的输出。但是，当时钟φ1变为低电平时，并且时钟φ2变为高电平时，开关元件114C导通，从而积分值S1C改变。当积分值S1C为负时加法电路120A的输出变为正，并且当积分值S1C为正时，该输出变为负。开关元件114A关断，因而积分值S1A不变并保持为常量。因而S1A不影响加法电路120A的输出。从而加法电路120A的输出是与(S1A—S1C)成比例的。这意味着各加法电路120A到120C的操作在积分电路110C，110A与110B复位时刻就象一个减法器。
这样，当时钟φ3/φ1/φ1的每一个分别为高电平时，每一加法电路120A/120B/120C输出频差S2A/S2B/S2C的每一个。在这一周期中，频差S2A/S2B/S2C的每一个保持不变，因为开关元件101A/101B/101C的每一个断开。而且，当每时钟φ2/φ3/φ1变为高电平，每一开关130A/130B/130C导通，从而与每一频差S2A，S2B与S2C成比例的电势是作为频差FD被输出的。
其次，当各个时钟φ3/φ1/φ2为高电平时，积分电路10A，110B与110C的积分值和加法电路120A，120B与120C的被加的值被复位，并且电容器124A/124B/124C的每一个边复位。
以下，将对图7中所示的时钟再生电路进行说明。
为了去除相位抖动，相位差信号(PDA＋PDC)－PDB与频差信号FD之间的差的低频成份提供给压控振荡器(VCO)50的一个输入端。当频差大时，相位差信号(PFA＋PDC)－PDB随机变化，并且其时间均值变为零。因而频差信号FD对频率收钦是有作用的。
即，当时钟CLK的频率大于包含在数据信号DATA中的数据时钟CLK0的频率时，由图10明显可见频差信号FD变为负的，对VCO50的输入电压减小，时钟CLK的频率减小。当条件相反时，操作也相反。
当时钟CLK的频率接近数据时钟CLKO的频率时，频差信号FDCLK的接近零而应用相位差信号(PDA＋PDC)－PDB的相位收频操作开始。
在本第一实施例中，频差信号的两个邻接脉冲之间的差是对于频差信号的每一脉冲进行计算的。因而本发明中，相位差可以无需周期转差而被检测到，在先有技术中这种周期转差是必须的，频差检测电路40的响应时间被改进，并可减小频差检测电路对其进行响应的频差低限。从而可平稳过渡到相位收频操作。
图11表示了第二实施例的频差检测电路。
该频差检测电路例如是适用于图7中所示的时钟再生电路的，并且它是用于频差检测电路40的位置。但该频差检测电路是以输入信号DATA与时钟CLK供给的。图2中所示的频差检测电路包括三个并连的电路，但本实施例的频差检测电路包括两个电路，它们由并连的第一电路140A与第二电路140B组成。
第一电路140A与第二电路140B有相同的结构。该第一电路140A由来自相位差检测/控制电路160及互补相位差信号PE1与*PE2所提供的定时信号φ1所驱动，而第二电路140B由来自相位差检测/控制电路160及互补相位差信号PE2与*PE2所提供的定时信号φ2驱动。
图12表示了该相位检测/控制电路160的构成的一个例子。
D—型触发器161保持输入信号DATA在时钟CLK的上升边并输出一个信号RDATA(再定时数据)，而延时电路162使输入信号DATA延时一个固定时间td，并输出一个信号φ2。互补相位差信号PE1与*PE2是由一个AND门163获得，信号RDATA与信号φ2加到该门电路上。AND门163有两个输出端，从这个两个输出端输出正相位信号和负相位信号。以下称这种类型的AND门为互补型AND门。时间td被确定为等于信号在时钟CLK上升之后在D—型触发器内从数据输入端D到正相位输出端Q的传输时间。互补相位差信号PE2与*PE2由互补型AND门164获得，其上加有信号RDATA与信号φ2。
图12中所示的电路中的重要信号示于图14中。为简化叙述，除了信号φ2相对于输入信号DATA的延时以外，在图8中忽略信号传输的延时。
相位差信号PE1的脉宽是从信号φ2的上升边到与时钟CLK的上升同步的信号RDATA的上升边的时间。相位差信号PE2的脉宽是从信号φ2的下降边到与时钟CLK上升同步的信号RDATA的下降边的时间。
虽然不出现周期转差，通过检测相位差信号PE1与PE2的邻接脉冲的差的符号，例如(t2－t1)和(t3－t2)的符号，频差检测电路60的响应速度可被改进，并且频差检测电路对其响应的频差的低限可以降低。
在第二实施例中，设定时钟CLK的频率约为1GHZ，从而在模拟电路中高速时频差必须进行计算。于是频差检测电路的构成包括MES晶体管，例如GaAs MES晶体管，电流开关电路和微分电路，以及两个由第一电路140A与第二电路140B并联而构成的电路。进而以下还要对电路技术的改进作出具体说明。
图8中所示的(t2－t1)与(t3－t2)分别在第二电路140B与第一电路140A被计算。
第一电路140A中的积分电路141A的构成的一个例子在图13A中表示出。
运算放大电路171除了运算放大电路外还包括输入/输出缓冲器，输出限幅电路和窗口比较器(未示出)。这电路具有互补的输入/输出端。电容器172连接在运算放大电路171的反相输入端和非反相输出端之间。装设电容器172是为了使运算放大电路作为一积分电路。开关元件173与电容器172并连。开关元件173释放存储在电容器172中的电荷。类似地，电容器174连接在运算放大电路171的一个非反相输入端与一个反相输出端之间，而开关元件175与电容器174并连。开关173与175由来自驱动器141所输出的输出信号φ1控制通断。开关元件173与175为MES晶体管开关。下述的其他开关也都是MES晶体管开关。驱动器176的一个输入端也是积分电路141A的一个控制输入端，又信号φ1是供给这些端子的。
图11中，开关元件142A的一个端子连接到积分电路141A的反相输入端，而开关元件143A的一个端子连接到供电线路Vcc。开关元件142A与143A的其他两端子都通过恒流源144A接到电源线Vee(图中所有的倒三解形都是电源线Vee)。积分电路141A的作用是作为将电荷积分的一个积分电路。例如，电源线Vee与Vee的电位分别为1.2V与—2.0V。积分电路141A的非反相输入端通过电容器145A连接到电源线路Vee。电容器145A使得积分电路141A的两个输入端的寄生电容彼此相平衡。
虽然分别连接到积分电路141A的两个输入端的电路是非对称的，如图14所示，但由于积分电路如图13A所示141A的输出经电容器172与174分别被反馈到输入端，互补输入信号S1A与S2A就变得对称了。
当相位差信号PE1变为高电水时，开关元件142A导通，开关元件142B关断，并且信号S1A的电势下降。因而信号S3A的电势上升，信号S4A的电势下降，信号S2A的电势上升。当相位差信号PE1变为低电平时，信号S1A，S2A，S3A以及S4A的电势这时保持不变。信号S3A的电势是正比于相位差信号PE1的脉宽的。
积分电路141A的非反相输出端和反相输出端通过电容器146A与147A分别连接到具有复位功能的差动放大电路148A的非反相输入端和反相输入端。如图13B所示，差动放大电路148A包括：一个运算放大电路181，用于复位的开关元件182与183，以及用于诸开关元件的驱动器184。即这电路148A具有积分电路141A的构成，除去电容器172与174之外。
图11中，在第二电路140B中差动放大电路148A的非反相输入端与反相输入端分别通过电容器151A与152A连接到积分电路141B的一个反相输入端与非反相输入端。类似地，在第二电路140B中的积分电路148B的一个反相输入端和一个非反相输入端通过电容器151B与152B连接到第一电路140A中的差动放大电路141A的非反向较出端和反向输出端
如同在积分电路141A中的方式一样，当相位差信号PE2变为高电平时，信号S3B的电势上升，信号S4B的电势下降。信号φ1在相位差信号PE2相同的定时变为高电平时，图13A与13B中所示开关元件713，715，763与765导通，并且存储在电容顺172，174与存储在图11中所示的诸电容器中的电荷放电。差动放大电路148B的反相和非反相端子的输入信号S5B与S6B变化如图14中所示，在相位差信号PE2的上升边处的信号S5B的符号与(t2－t1)的符号一致。差动放大电路146B放大信号S5B和S6B并从反相输出端及非反相输出端输出信号S7B与S8B。以同积分电路141B的输入与输出信号中相同的方式，差动放大电路148B的输入信号与输出信号被保持到信号φ2变为高电平。
差动放大电路148B的反相和非反相输出端分别连接到D—型触发器149B的互补数据输入端D与*D。D—型触发器149B的时钟输入端供给以信号φ2，而信号S7B与S8B在信号φ2的上升边处被转化为二进制数据并保持在D—型触发器之中。信号φ2还提供给积分电路141B与差动放大电路148B的控制输入端。当信号φ2为高电平时，存储在电容器146B与147B以及积分电路141B与差动放大电路148B中中的电容器中的电荷放电。因此当如图14所示例如相位差信号PE2与PE1的邻接脉冲之间的脉宽差(t2－t1)为负时，则D—型触发器149B的非反相输出端Q在信号φ2上升边处变为高电平，并且这一数据保持在D—型触发器149B直到信号φ2再将上开为止。这与D—型触发器149A中的情形相同。
D—型触发器149A与149B的非反相输出端分别连接到AND门150A与150B的输入端，且指示输出数据是有效还是无效的信号φ1与φ2提供给D—触发器149A与149B的其余输入端。D—型触发器149A与149B的输出端连接到AND门153的输入端。由AND门153输出的频差信号FD在以下情形为高电平：当信号φ2处于高电平且相位差信号PE2与PE1中的邻接脉冲之间的脉宽差，例如如图14中所示为(t2－t2)，是负的时，或者当信号φ1为高电平且相位差信号PE1与PE2的邻接脉冲之间的脉宽差，例如如图14所示为t3－t2)，为负。
当该频差检测电路用于时钟再生电路时，在频差信号FD为高电平时它增加时钟频率，而当频差信号FD为低电平时它减小时钟频率。
图15与16示出在第二实施例的上述频差检测电路用于(如图7中所示的频差检测电路之处时所得到的仿真结果。
该仿真过程的条件如下：
晶体管：GaAs晶体管；
时钟CLK频率：1.485 GHZ(不变)；
在控振荡电路50的初始振荡频率：1.000GHZ
图17表示出第三实施例的时钟再生电路。在此电路中，在由相位比较器200，环路滤波器210与压控振荡器(VCO)50组成的环路中，一对电荷泵电路220A与220B连接在相位比较器200与环路滤波器210之间。
如图27中所示，在环路滤波器210中，一个能有效去除信号的高频成份中的脉动成份的脉动滤波器27和一个低通滤器272串接。该脉动滤波器271的增益以及低通滤波器的增益为大约二十。
图18所示相位比较器200的构成，图19示出相位比较器200的操作。
一个D—型触发器201A保持在数据信号DATA上升边处的时钟CLK并输出一信号CK。互补上升信号UP1与*UP1通过向互补输出型AND门202A提供信号CK1与数据信号DATA而获得。互补下降信号通过向AND门203A提供信号*CK1与数据信号DATA而获得。同样地，互补上升信号UP2与*UP2及互补下降信号DWN2与*DWN2分别应用输入信号DATA与时钟CLK，以及D—型触发器201B与AND门202B与203B而获得。
上升信号UP1/UP2的每一个在时钟CLK在数据信号DATA/*DATA的每一上升边处的高电平时变为高电平，并与数据信号DATA/*DATA任一个同时变为低电平。当时钟CLK在数据信号DATA/*DATA的每一上升边处的低电平时，每一下降信号DWN1/DWN2变为高电平，并且与数据信号DATA/*DATA同时变为低电平。
于是，通过控制时钟CLK使之在上升信号UP1哉UP2的任一个为高电平时向前移其相位并且在下降信号DWN1或DWN2任一为高电平时延后其相位，就可控制时钟CLK使得时钟CLK的相位接近数据信号DATA(时钟CLKO)的相位
图20表示电荷泵电路220A与220B的构成。在电荷泵电路220A中，增强型MES(E—MES)晶体管TE1到TE6连接成一环路。每一E—MFS晶体管TE1到TE3的门和漏被短路，于是它们的每一个的作用犹如一个二极管，其正向由箭头X在图中示出。E—MES晶体管TE4到TE6的每一个的门和源被短路，从而它们的每一个的作用犹如一个二极管、其正向在图中的箭头X示出。
上升信号*UP1与UP1及下降信号*DWN1与DWN1分别通过电容器C2，C3，C5与C6提供给E—MES晶体管TE2，TE3，TE5与TE6的门。电荷泵电路220A的输入与输出端分别为E—MES晶体管TE1与TE4的漏，电荷泵电路220A的输入端供以信号S3，并且信号S5从电荷泵电路220A的输出端抽取。如图中所示，邻接的E—MFS晶体管之间的线路由标号a到f标出。
现设定信号S3与S5的电势相同。
对于每一对互补上升信号UP1与*UP1，该电路是以下述方式操作的。首先，E—MES晶体管TE1到TE6关断。当上升信号*UP1从高电平变为低电平且上升信号UP1从低电平变为高电平时，E—MES晶体管TE1与TE3导通，并且电荷q1从a流向b并从c流向d。其次，当上升信号*UP1变到高电平且上升信号UP1变为低电平时，E—MFS晶体管TE1与TE3关断，E—MES晶体管TE2导通，而电荷q1从b流向c。其结果是电荷q1从a流向b。
对于每一对互补下降信号DWN1与*DWN1，该电路的操作以如下方式进行。首先，E—MES晶体管TE1到TE6关断。当下降信号*DWN1从高电平变为低电平且下降信号DWN1从低电平变为高电平时，E—MFS晶体管TE4与TE6导通且电荷qz从d向e运动并从f向a运动。其次，当下降信号*DWN1变为高电平且下降信号DWN1变为低电平时，E—MES晶体管TE4与TE6关断，E—MES晶体管TE5导通且电荷q2从e向f运动。其结果则是电荷q2从d向a运动。
因为S3与S5的电势是相同的，故q1等于q2。
电荷泵电路220B与电荷泵电路220A有相同的构成。同电荷泵电路220A相比为了以相反的方式操作电荷泵电路220B，下降信号DWN2与*DWN2与上升信号UP2与*UP2以下述形式提供给电荷泵电路220B的控制输入端：使得下降信号DWN2与*DWN2对应于上升信号UP1与*UP1，并且上升信号UP2与*UP2对应于下降信号DWN1与*DWN1。电荷泵电路220B中的电荷q3与q4的单位对应于电荷泵电路220A中的运动电荷q1与q2的单位。并且，电荷泵电路220B的输入与输出信号由S4与S6标记。
如上所说，在时钟CLK频率近似等于包含在数据信号DATA中的时钟CLKO之后，在由相位比较器(PD)200，电荷泵电路220A，环路滤波器210组成的环路中，通过设定信号S3与S5相等并设定信号S4与S6相等时钟CLK的相位电钦到时钟CLKO相位。
当时钟CLK的频率低于时钟CLKO的频率时，通过设定信号S3的电势高于信号S5的电势使得q1大于q2，并且通过设定信号S4的电势高于信号S6的电势而使得Q4大于Q3。以这些设定，由上升信号UP1与*UP1进行的相位前向操作就大于由下降信号DWN1与*DWN1进行的相位延后操作。类似地，通过上升信号UP2与*UP2进行的相位前向操作大于由下降信号DWN2与*DWN2进行的延后操作。于是时钟CLK的频率增加而钦到时钟CLKO的频率。
反之，当时钟CLK的频率高于时钟CLKO时，信号S3与S5的电势之间的关系及信号S4与S6的电势之间的关系被设定为与上述情形相反。这样，操作是反过来的，因而时钟CLK的频率减小而收钦到时钟CLKO的频率。
当频差大时，上升信号UP1与UP2及下降信号DWN1与DWN2随机设定，每一电荷泵电路的功能由每一电路的输入与输出端子之间的电压来决定。
通过本实施例中频差与相位差的多重操作，频差必能比先有技术中的上述第一实施例中更易收钦，在第一实施例中频差与相位差两者是结合在一起的。
为了按照上述频差改变运动电荷的单位数量，应用了频差检测电路230，低通滤波器240A与240B，以及单位值控制电路250A与250B。
频差检测电路230的构成例子之一示于图23中。
这一检测电路包括由第一电路231到第四电路234组成的四个并连的电路。该第一电路231到第四电路234组成的四个并连的电路。该第一电路231到第四电路234由来自相位差检测/控制电路235的信号所驱动。
这一电路235的构成例子之一示于图24中。
在电路235中，四个并边电路的构成是通过向图12所示的电路添加新的结构而实现的。锁存器电路241与242，以及AND门243到250加到图12所示的D—型触发器161与延时电路162之中。图28中所示的相位差信号PE1到PE4以及互补信号*PE1到*PE4是产生自AND门243到246。相位差信号PE1的脉宽即是从信号DA-TA的上升边到与时钟CLK上开边同步的信号RDATA的下落边的时间。相位差信号PE2的脉宽即是从信号DATA的下落边到与时钟CLK上升边同步的信号RDATA的上升边的时间。相位差信号PE3的脉宽即是从与时钟CLK上升边同步的信号RDATA的上升边到信号DATA的下落边的时间。相位差信号PE4的脉宽即是从与信号CLK上升边同步的信号RDATA的下落边到信号DATA的上升边的时间。
锁存器电路241与242的作用是将输入信号DATA2分，使得相位差信号PE1到PE4以及信号CK1到CK4的每一个周期等于信号DATA的两个周期。
图24中，每一锁存器电路的T和L分别表示直通控制信号输入端和锁存控制信号输入端，互补时钟信号向这些端子输入。D—型触发器电路161由串连的两个锁存器电路构成，又延时电路162是通过串接两个锁存电路并在两电路中在高电平或低电平处装设控制信号输入端T与L而得到。通过这样装设控制信号输入端T与L，该锁存电路设定为直通状态。因而。D—型触发器161，延时电路162，以及由电路241与242组成的1/2分频电路的任一个都是由两级锁存电路构成的，于是这些电路输出端的时延是相同的。
图28中所示的下述每一脉宽差是分别由具有图23中所示结构的第一电路231到第四电路234的各个电路所计算的：相位差信号PE1与PE2的邻接脉中之间的脉宽差例如为t2－t1；相位差信号PE3与PE2的邻接脉冲之间的脉宽差例如t3－t2－OH；相位差信号PE4与PE3的邻接脉冲之间的脉宽差例如t4－t3；以及相位信号PE1与PE4邻接脉冲之间的脉宽差例如(t5－t4)。
如图28中所示，定时信号CK1与CK4是通过串行抽取信号RDATA的高电平部分及低电平部分而得到的。
图24中每一构成元件的输入输出信号是互补信号，但为了简化叙述，只对少数输出作为互补信号表述，而其他成对的信号只作为单独信表述。
图25示出图23中所示的第一电路231的构成例子之一。
这一电路的积分电路141，开关元件251与252，恒流源255分别与图11所示的积分电路141A开关元件142A与143A，以及恒流源144A具有相同的构成。接到积分电路141的非反相输入端的一个电路与接到反相输入端的一个电路有相同的构成。相位差信号PE1，*PE1PE2与*PE2提供给开关元件251到254的控制输入端A到D。
当相位差信号PE1与PE2分别处于高电平和低电平时，开关元件251与254导通，且开关元件252与253关断，因而在积分电路141的非反相输出端处的信号S31如图28中所示线性地增长。另外，当相位差信号PE1变为低电平时，开关元件251与252分别关断和导通，而积分电路141的输入和输出电势保持不变。这时，信号S31的电势与相位差信号PE1的脉宽成正比。
其次，当相位差信号PE2变为高电平时，开关元件253与254分别导通和关断，而信号S31线性地下降。当相位差信号变为低电平时，开关元件253与254分别关断和导通，而积分电路141的输入输出电势不变。这时，信号S31的电势正比于相位差信号PE1与PE2的邻接脉冲之间的脉宽差(t1－t2)。
另外，当信号CK1为高电平时，包括在积分电路141中的电容器被短路，积分电路141的互补输入与输出之间的电势差变为零。
积分电路141的非反相和反相输出端分别连接到差动放大电路261的非反相输入端和反相输入端。差动放大电路261具有与图13B所示运算放大电路181相同的构成。图25中每个构成元件的输入与输出信号与积分电路141的输入输出信号类似是互补信号。但为了简化表述，只讲作为单个信号的情形。
由于当差(t1－t2)小时差动放大电路261的互补输出之间的电势差V易引起误差，故电势差V提供给一个窗口比较器262以便去掉这一误差。只有当输入电势差V高于一个正参考值VO时，窗口比较器262才在输出端P输出一高电平信号；只有当V低于—VO时，窗口比较器才在输出端Q输出一高电平信号；而当V在—VO与VO之间范围时在输出端P与Q都输出低电平信号。该参考值VO确定了除去误差的范围，这值是可调的。例如这值为0.15V。
窗口比较器262的输出端P与Q分别连接到D—型触发器263与264的数据输入端D，且D—型触发器263与264在信号CK1的上升边(即在积分电路141复位时)保持这些值。
D—型触发器263与264的非反相输出端Q分别接到AND门255与256的输入端，指示D—型触发器263与264的输出是否为有效的的信号CK1分别接到AND门265与266的另外的输入端。
当信号CK2为高电平时由AND门265输出的上升信号FUP1为高电平，相位差信号PF2与PF1的邻接脉冲之间的脉宽差为负，且其绝对值大于按参考值VO所确定的值。
相应于信号S31的第二电路232，第三电路233与第四电路234的内部信号S32，S33与S34示于图28中。
图23中当信号CK1到CK4分别为高电平时，上升信号FUP1到FUP5与下降信号FDN1到FDN4分别变为有效的。
上升信号FUP1到FUP4提供给OR门236，上升信号FUP由OR门236输出。下降信号FDN1到FDN4提供给OR门237，下降信号FDN由OR门237输出。OR门236与237的输出提供给NOR门238，由NOR门238输出的频率一致信号FDO在上升信号FUP与下降信号FDN都为低电平时成为主电平。
如图17所示，为了使得上升信号FUP，下降信号FDN及频率一致信号FDO成为模拟信号，并使得单位值控制电路250A与250B的操作隐定，该上升信号FUP与频率一致信号FDO提供给一个低通滤波器240A的一对互补输入端，而下降信号FDN与频率一致信号FDO提供给低通滤波器240B的一对互补输入端。低通滤波器240A与240B有相同的构成，而低通滤波器240A具有如图26中所示的构成。低通滤波器240A的互补输出信号S1与*S1提供给单位值控制电路250A的互补输入端，而低通滤波器240的互补输出信号S2与*S2提供给单位值控制电路250B的一对互补输入端。
单位值控制电路250A与250B有相同的构成，而单位值控制电路250A的构成如图22中所示。
单位值控制电路250A由以下部件构成：一个输入缓冲器电路251，它把互补输入信号S1与*S1转换为一个信号输出；一个输出电路252，它隐定地生成按照输入缓冲器电路251的输出变而而线性变化的信号S3；以及一个限幅器253，它确定输入缓冲器电路251的输出电势的上限。
该输入缓冲器电路251包括：D—MFS晶体管TD11与TD12，电阻器R11与R12以及E—MES晶体管TE11与TE12，而输出电路252包括D—MFS晶体管TD13到TD17，一个E—MFS晶体管TE13，和电阻器R13与R14。上限幅器253包括一个E—MES晶体管TE14和一个肖特基二极管D1。D—MES晶体管TD13与TD14装设为了减小关于电源线Vcc的波动在信号S3中的影响。
E—MES晶体管TE11与TE12构成一个电流镜象电路，从而流径各晶体管的电流是相同的。每一这种电流都是I1。
当信号S1的电势变得高于信号*S1的电势时，通过D—MES晶体管TD12的电流12变得大于通过D—MES晶体管TD11的电流，电流(12－I1)流过E—MFS晶体管TE13，而E—MES晶体管TE13的门电势下降。E—MFS晶体管TE13的源电势小于其门电势，因而流径电阻器R14的电流减少，从而信号S3的电势增加。于是，在图20中，信号S3的电热变得到高于信号S5的电势，而信号S5被反馈给D—MES晶体管TD15的门，如图22中所示。当信号S5的电势下降时，流径D—MES晶体管TD15的电流增加，而信号S3的电势下降，且信号S3与S5的电势被控制而与对应于输出电路252的输入电势的值一致。
类似地，在图17中，来自单位值控制电路250B的输出信号S4提供给电荷泵电路220B的一个输入端，而电荷泵电路220B的一个输出反馈给单位值控制电路250B。
因而，以上进行的是关于频差的多重收钦操作。而且，频差检测电路230无需周期转差而可以检测频差，因而关于频差的收钦操作是对于小于传统值的数据而进行的。这意味着上述多重收钦操作比在传统设备中可更有效地进行。
通过使得频率一致信号FDO通过一个低通滤波器240C以及一个滞后型反相器260可获得一个锁定信号。
图29到31表示第三实施例的时钟再生电路的妨真结果。该妨真的条件与上述第二实施例的条件相同。但是，关于图31，输入信号DATA的“1”值的持续时间与“0”值的持续时间是随机变化的，而输入信号DATA重复由224个时钟周期构成的一个周期。交叉斜线标出了相位差随机变化的部分。
由图31明显可见，频差收钦操作在相位差可收钦的区域内是能有效地进行的，并且电路在短时间，例如10μs内，是锁定的。该收钦操作在第三实施例中比在第一和第二实施例中可更有效地进行。但是从操作运行原理来说显然第一与第二实施例与第三实施例的效果是类似的。
第三实施例的时钟再生电路可在1.0到1.9GHZ范围内再生时钟频率。
可进而作出各种变形。例如，频差检测电路在第一和第二实施例中分别有回级并连，而在第三实施例中是两级并连。多于两个的任意级数都是可行的。通过考虑时钟CLKO的频率和必须的充电复位时间来确定级数。
而且，替代单位值控制电路250A与250B的输入与输出端之间的电压控制，图18的每一AND门的输出振幅可按控制输入信号调节，该控制转入信号是基于频差检测电路230的输出而生成的，并且上升信号UP1，*UP1，UP2与*UP2和下降信号DWN1，*DWN1，DWN2与*DWN以第三实施例中相同的方法对运动电荷Q1到Q4的单位值进行调节。
又，各实施例元件的组合也是可行的。例如，差动放大电路148A与148B可输出模拟频差信号而无须输出的模—数转换。类似地，在图25所示的电路中，差动放大电路261的模拟频差信号可被直接输出而无须输出信号的模—数转换。而且，图8的加法电路120A到120C的模拟频差输出可转换为数字信号。在图17的输出级中信号被转换为二进制信号，该输出的的构成及图25的输出级的构成是可以交换的。
在第一到第三实施例中，频差检测电路是内模拟电路实现的。以下将说明其频差检测电路由数字电路实现的实施例。
将参照图32到55对第四实施例进行说明。图32是表示第四实施例时钟再生电路的构成的电路图。图32中，标号301表示数据输入端，一个数据信号DATA加到其上，而时钟是由该数据信号复制出来的；302表示相位锁定回路(PLL)；303表示用于输出时钟CLK，而VCO时钟的压控振荡器(VCO)；304表示一相位检测器(PD)，用于检测时钟CLK与数据信号DATA或包含在数据信号中的数据时钟之间的相位差；305表示多重电荷泵；306表示环路滤波器；而307表示相位锁定环(PLL)控制电量。频率检测电路308包含在PLL控制电路307之中。
相位检测器304具有如图33中所示的电路。图33中，标号320表示一正边型锁存器；而321与322表示AND电路。时钟CLK加到锁存器320的数据输入端D，而数据信号DATA加到锁存器320的锁存定时信号输入端C。AND电路321与322分别接收锁存器320的正相位输出Q和数据信号DATA。AND电路321输出互补的下降信号DWN与下降信号*DWN。AND电路322输入互补的一上升信号UP与上升信号*UP。
当数据信号DATA升高时，如果时钟CLK导前于数据信号DATA，则锁存器320的输出Q被驱动升高，而其输出Q被驱动下降。结果，当数据信号DATA保持为高电平时，下降信号DWN为高电平，下降信号*DWN为低电平，上升信号UP为低电平，上并信号*UP为高电平。此后当数据信号DATA下降时，下降信号DWN被驱动为低电平，下降信号*DWN被驱动为高电平。上升信号UP保持低电平，上升信号*UP保持高电平。
反之，当数据信号DATA上升时，如果时钟CLK滞后于数据信号DATA，则锁存器320的输出Q被驱动为低电平，从而输出*Q被驱动为高电平。结果，当数据信号DATA保持高电平时，下降信号DWN是低电平，下降信号*DWN为高电平，上升信号UP为高电平，而上升信号*UP为低电平。因而，当数据信号DATA下降时，下降信号DWN保持低电平，下降信号*DWN保持为高电平。上升信号UP被驱动为低电平，上升信号*UP驱动为高电平。
如上所述，相位检测器304计算由压控振荡器(VCO)303所提供的并被数据信号DATA锁存的时钟CLK与数据信号DATA的AND(与)，于是提供上升信号UP与*UP或下降信号DWN和*DWN作为电荷泵驱动信号。由于单次脉冲产生器不是必须的，故高频数据信号DATA可被正确地处理。
PLL控制电路307检测时钟CLK的频率与包含在数据信号DA-TA中的发送器时钟之间的差并控制PLL302使得时钟CLK的频率变得与数据信号DATA的数据频率相一致。
PLL控制电路307中的频差检测电路308检测时钟CLK与数据时钟CLKO的频率之间的差，这一检测是基于时钟CLK与数据信号DATA之间在上次数据信号DATA过渡时所检测到的相位差与当前数据信号DATA过渡中所检测到的时钟CLK与数据信号DATA之间的相位差之间的关系。
在频差检测电路308中，时钟CLK的相位被量化，该相位变化范围是从0到2，如图34中所示。此后，量化了的值将被当作量化了的相位，而量化了的相位之间的差将被作为量化了的相位差。
在频差检测电路308中，标号309表示延时锁定环(DLL)。DLL65把时钟CLK的一个脉冲占空分为如图34中所示的八个相位，然后产生八个相位移时钟φ1到φ8，这时以π/4为单位进行的位移，包括时钟φ1，它在时钟CLK的相位中。
DLL309具有如图35中所示的电路。时钟CLK作为时钟φ1而处理，通过将时钟CLK反相所产生的时钟*CLK是作为时钟φ5被处理的。
图35中，标号331表示延时单元用于使时钟CLK与*CLK延时而产生时钟φ2与φ6；332表示延时单元用于使时钟φ2与φ6延时而产生时钟φ3与φ7；333表示表示用于使φ3与φ7延时的延时单元而产生时钟φ4与φ8；334表示一延时单元用于使φ8延时而产生φ9，它与时钟φ1是相位一致的；335表示一相位检测器(PD)，它输入时钟φ1与φ9，它们彼此应是相位一致的；336表示一电荷泵(CP)；337表示—环路滤波器(LF)。
图36中所示的一个延时单元可用作延时单元331到334中的每一个。图336中，标号340表示一信号输入端，向该端施加待延时的信号in341表示一信号输入端，向其施加信号*in，该信号是与信号in成反相关系，该信号是待延时的。
为应用延时单元作为延时单元331，它位于图35中的第一级，时钟CLK被施加于信号输入端340，且时钟*CLK加于反相信号输入端341。
标号342表示一延时单元。343表示一延时控制电压输入端，一延时控制电压VC被施加于其上。344表示一负延时控制电压输入端，一个负的延时控制电压*VC加于它，即与延时控制电压VC反相关系的电压。345与346代表增强型MOS FET。347与348表示电阻。
为了应用延时单元堆积为图35中所示的延时单元331到334中的每一个，环路滤波器337的输出电压施加到其延时控制电压输入端343，以及它的一个负的输出电压加到负延时控制电压输入端344。
标号350表示一缓冲器；351表示一源跟随器；352是—差动放大器；353是—输出单元；354到360是耗尽型MOSFETs；361到366是增强型MOS FETs；367与368是电阻器；369与370是二极管。
标号字母out表示与输入信号in相关联的一个输出信号；*out表示一与输入信号*in相关联的输出信号；outd表示利用二极管369对输出信号out作相移所产生的一个输出信号；以及*outd表示对输出信号*out以二极管105作相移所产生的一个输出信号。
当具有上述电路的延时单元用作图35中所示的延时单元331时，时钟φ2可作为输出信号out被提供，而时钟φ6可作为输出信号*out被提供。
延时锁定回路(DLL)309可具有如图37中所示的电路。这情况下，时钟CLK作为时钟φ1被处理。
图37中，标号381表示一延时单元，用于使时钟CLK延时而产生时钟φ2。382表示一延时单元，用于延时时钟φ2而产生时钟φ3。
标号383表示一延时单元，用于延时时钟φ3而产生时钟φ4。384表示一延时单元，用于延时时钟φ4而产生时钟φ5。
标号385表示一反相器，用于使时钟φ1反相而产生时钟φ5；386表示一反相器，用于使时钟φ2反相而产生时钟φ6；387为一反相器用于使时钟φ3的反相而产生时钟φ7；388为一反相器用于使时钟φ4反相而产生时钟φ8；389是一反相器，用于使时钟φ5反相而产生时钟φ9，而φ9与时钟φ1应是时钟φ1相位一致的；390表示一相位检测器(PD)，它接收时钟φ1与φ9，它们应是彼此同步的；391表示一电荷泵(CP)；以及392表示一环路滤波器(LF)。
图32中，标号400表示一负边型锁存器，用于在数据信号DA-TA高到低过渡时锁存时钟φ1到φ8，从而得知时钟的电平，并从而存储在数据信号DATA由高到低过渡时检测到的时钟CLK与数据信号DATA之间的量化相位差ΔβH—L。
标号401表示一正边型锁存器，用于锁存数据信号DATA低到高过渡时的时钟φ1到φ8，从而得知时钟的电平，并从而存储数据信号DATA在由低到高过渡中所检测到的时钟CLK与数据信号DA-TA之间的量化相位差V—H。
图38表示锁存器400与401。在锁存器400与401中，时钟φ1到φ8被施加于数据输入端D1到D8。数据信号DATA加于锁存定时信号输入端C。结果。图39中所列的关系在量化的相位差ΔβH—L与锁存电路310的输出Q1到Q3之间形成。图40中所列关系是建立在量化的相位差ΔβL—H与锁存电路311的输出Q1到Q8之间的，其中ΔβL—H是时钟CLK与数据信号DATA之间在数据信号由低到高转移时所检测到的差。
图32中，标号312表示一频差信号输出电路，用于对锁存器400与401的输出Q1到Q8译码，从而提供—过频信号S＋或－欠频信号S－，S＋表示时钟CLK的频率超过数据信号DATA的数据频率，S－表示时钟CLK的频率低于数据信号DATA的频率。它们都作为频差信号。
频差信号输出电路312具有如图4)所示的电路。在图41中，标号404表示一译码器，用于对锁存器310的输出Q1到Q8译码，从而提供量化的相位差信号X1到X8，这些信号表示了在数据信号DATA由高到低过渡时所检测到的时钟CLK与数据信号DATA之间的量化了的相位差ΔβH—L。标号405表示一译码器，用于对锁存器311的输出Q1到Q8译码，从而提量化了的相位差信号Y1到Y8，这些信号表示了数据信号DATA在由低到高转移时所测到的时钟CLK与数据信号DATA之间的量化的相位差ΔβL—H。
标号406表示一译码器，用于对量化了的相位差信号X1到X8，以及Y1到Y8译码，这些信号是由译码器404与405提供的，并输出过频信号S＋或欠频信号S－，这基于在不同时刻量化了的相位差Δβn-1之间的关系，Δβn-1的一个值是表时时钟CLK与数据信号DA-TA之间在数据信号DATA前次转移时所测得的相位差，Δβn-1的另一个值是表示时钟CLK与数据信号DATA之间在数据信号DATA当前转移时所测得的相位差。
译码器404与405的电路如图42中所示。在图42中，标号408到423表示AND电路，每个具有低态有效信号输入端。
图43中所列的关系是建立在锁存器400的输出Q1到Q8(量化的相位差信号X1到X8)与量化的相位差ΔβH—L之间的。
反之，图44中所列的关系是建立在锁存器121的输出Q1到Q8(量化的相位差信号Y1到Y8)以及量化的相位差ΔβL—H之间的。
译码器406具有如图45所示的电路。在图45中，标号425垤440表示OR电路，441到456表示AND电路；457和458表示OR电路；459到462表示AND电路；463与464表示OR电路。
图46是一描绘了译码器406功能的真值表，其中时钟CLK与数据信号DATA之间的量化相位差ΔβH—L当作为前次量化相位差Δβn-1，它是在数据信号DATA由高到低过渡时测得的；量化相位差ΔβH—L是作为时钟CLK与信据信号DATA之间当前量化相位差Δβn，它是在数据信号DATA由低到高过滤时测得的。
图47是一个表示译码器406功能的真值表，其中时钟CLK与数据信号DATA之间的量化相位差当作为前次量化相位差Δβn-1，它是在数据信号DATA由低向高过渡时测得的；时钟CLK与数据信号DATA之间的量化相位差ΔβH—L当作当前量化相位差Δβn，它是在数据信号DATA由高向低过渡时测得的。
应用频差检测电路308，无须等待周期转差即可检测时钟CLK频率与数据信号DATA的数据频率之间的差。从而可速频差的检测。
在图32中，标号313表示一低通滤波器(LPF)，用于输出一上升信号UPf，该信号表示时钟CLK频率应被提升，或输出一表示时钟信号CLK的频率应被降低的下降信号DWNf。
低通滤波器313具有如图48所示的电路。在图48中，标号468代表一全差动放大器，它具有互补的输出端；469和467表示电阻器；471与472表示电容器。
图32中，标号316表示一用于检测锁定状态的锁定检测器。图49是一电路图表示锁定检测器316的第一个例子。
图49中，标号476表示—OR电路，该电路用于计算量化的相位差信号X1与X8，以及Y1与Y8的OR；477表示一电阻器；478代表一恒流源；479代表一差动放大器；480表示一电容器；481表示一反相器。UNLOCK表示一指示解锁状态的解锁信号；LOCK表示一指示锁定状态的锁定信号。
在具有该第一例的电路的锁定检测器316中，如果所有的量化相位差信号X1，X8，Y1与Y8不时地下降，则被识别为解锁状态。
这种情况下，结点482置于低电平状态，差动放大器479的输出被驱动为高电位，解锁信号UnLOCK被驱动为高电位，并且锁定信号LOCK被驱动为高电平。
反之，若量化的相位差信号X1，X8，Y1与Y8的任一个不时地变为高电位，则被识别为锁定状态。
这种情况下，结点482被置为高电平状态，差动放大器479的输出被驱动为低电平，解锁信号UNLOCK被驱动为低电平，锁定信号LOCK被驱动为低电平。
图50的电路表示锁定检测器316的第二个例子。图50中，标号491到498表示—OR电路。499到506表示AND电路，507表示—OR电路，508表示一反相器。
在具有该第二例电路的锁定检测器316中，当量化的相位差信号Xi不表现为1(Xi不是1)且量化的相位差信号Yi与Yi＋4(其中i表示1，2，3与4)不表现为1(Yi与Yi＋4不是1)，或当量化相位差信号Xk不表现为1(Xk不是1)并且量化相位差信号Yk与Yk—1(其中k表示5，6，7或8)不表现为1(Yk与YR-4不是1)，则识别为解锁状态。
这种情况下，AND电路499到506的输出为低电平，并且OR电路507的输出为低电平；而，解锁信号UNLCOK为高电平且锁定信号LOCK为低电平。
反之，当量化相位差信号X1呈现1且量化相位差信号Y1或Y5呈1，当量化相位差信号X2呈1并且量化相差信号Y2或Y6呈1等等，或当量化相位差信号X8呈1且量化相位差信号Y8或Y4呈1，则被识别为锁定状态。
这种情况下，AND电路499到506的任一个或全部为高电平，并且OR电路507的输出为高电平。即，解锁信号UNLOCK为低电平并且锁定信号LOCK为高电平。
图51的电路表示锁定检测器316的电路的第三个例子。图51中，标号509表示一过频信号输入端，加到此端的是过频信号S＋；510表示一欠频信号输入端，加于此端的是欠频信号S－；511与512表示电阻器；513表示一些电容器；514与515表示反相器。
在具有此第三例电路的锁定检测器316中，当过过频信号S＋或欠频信号S－不时变为高电平时，则识别为解锁状态。
这种情况下，电容器513被充电。反相器514的输入驱动为高电平且反相器514的输出驱动为低电平。而解锁信号UNLOCK被驱动为高电平且锁定信号LOCK被驱动的低电平。
反之，当过频信号或欠频信号S－不时地变为低电平时，则识别为被锁定的状态。
这种情况下，电容器513通过电阻器511与512被放电。反相器514的输入被驱动为低电平且反相器514的输出被驱动为高电平。即，解锁信号UNLCOK被驱动为低电平且锁定信号LOCK被驱定为高电平。
图52的电路表示3锁定检测器316的电路的第四个例子。图52中，标号517表示过频信号输入端，向此端施加的是过频信号S＋，518表示一欠频信号输入端，加于此端的是欠频信号；519与520表示二极管；521表示一电阻器；522表示一电容器；523与524表示反相器。
在具有该第四例电路的锁定检测器316中，当过频信号S＋或欠频信号S－不时变为高电位时，则识别为解锁状态。
这种情形下，电容器522充电。反相器523的输入被驱动为高电平且反相器523的输出被驱动为低电平。即，解锁信号UNLOCK被驱动为高电平且锁定信号LOCK被驱定为低电平。
反之，当过频信号S＋或欠频信号S－不时地变为低电平时，则识别为锁定状态。
这种情况下，电容器522通过电阻器521放电。反相器523的输入被驱动为低电平且反相器523的输出被驱动为高电平。即解锁信号UNLOCK被驱动为低电平而锁定信号LOCK被驱动为高电平。
图32中，标号314表示—NAND电路用于计算来自低通滤波器313的上升信号UPf与来自锁定探测器316的解锁信号UNLOCK的NAND。ME1表示NAND电路314的一输出信号。
标号315表示—NAND电路用于计算由低通滤波器186所提供的下降信号DWNf与由锁定探测器316供给的解锁信号UNLOCK的NAND。ME1表示NAND电路315的一输出信号。
图32中，标号305表示一多重电荷泵(MCP)。该多重电荷泵具有图53中所示的电路。
图53中，标号530表示一输出端。531表示一电流流出电路，用于引起电流流出到输出端530。532表示一电流流入电路，用于引起电流从输出端530流入。
对于电流流出电路531，标号533表示一个泵。534表示一驱动电压产生器用于将一驱动电压供给泵533*ME1表示由NAND电路314的输出信号ME1反相所产生的信号。535表示一电容器。
在泵533中，标号536到538表示增强型MOS FETS。539与540表示电容器。
该MOSFET536的一个门被连接到它的漏上，并且其漏连接到驱动电压产生器534的一个输出端上。于是MOS FET536是作为一个反向电流阻挡元件而用于阻挡电流从源流向漏。
MOS FETS537与538是其作用为泵的晶体管。MOS FET537的一个漏被接到FET536的源上。MOS FET538的一个漏被接到MOSFET537的一个源上，且其源连接到输出端530。
电容器539的一个端子接到MOS FET537的门和漏上，并通过其另外一端输入由相位检测器304所提供的信号*UP。
电容器540的一端接到MOS FET538的门和漏，且通过其另一端输入由相位检测器304所提供的一上升信号UP。
驱动电压产生器534是有如图54中所示的电路。图54中，标号542表示一输入端，加于此端的是信号ME1。543表示一输入端，加于此端的是信号*ME1。
标号544到550表示耗尽型MOS FETS，551到554表示增强型MOS FETS，555到558表示电阻器，559表示包含一耗尽型MOS FET的二级管。
由MOS FETS 547与548以及电阻器557组成的电路具有象由MOS FETS 549和550与电阻器558组成的电路同样的电路元件。在多重电荷泵305的输出端530处产生的电压CP—OUT是加到MOSFET 548的门上的，使得驱动电压VB1将具有在多重电荷泵305的输出端530处的电压CP—OUT相同的值。
关于图53中的电流流入电路532，标号561表示一个泵。562表示一驱动电压产生器，用于供给驱动电压一驱动电压VB2到泵561。*ME2表示NAND电路227的输出信号ME2反相所产生的信号。
对于泵561，标号563到565表示增强型MOS FETS。566与567表示电容器。
MOS FET 563与564是晶体管其功能是作为泵。MOS FET 563的源连接到驱动电压产生器562的输出端。MOS FET 564的一个源连接到MOS FET 563的漏。
MOS FET 565的一个源连接到MOS FET 564的漏，此MOS FET564其门连接到其漏，且其漏连接到输出端530。这样MOS FET 565作用为一反向电流阻挡元件用于阻挡电流从源流向其漏。
电容器566的一端连接到MOS FET 563的门和漏，并通过其另一端输入来自相位检测器304的下降信号DWN。
电容器567的一端连接到MOS FET 564的门和漏，并通过其另一端输入由相位检测器304所提供的下降信号*DWN。
关于驱动电压产生器562，标号568到570表示耗尽型MOSFETS，而571表示一增强型MOS FET。在多重电荷泵528的输出端530处产生的电压CP—OUT被加到MOS FET 568的门，使得驱动电压VB2将具有如在多重电荷泵528的输出端530处的电压CP—OUT相同的值。
在多重电荷泵528中，当信号ME1为高电平时，信号*ME1为低电平，且信号ME2为低电平；即，当解锁信号UNLOCK为高电平(解锁状态)时，上升信号UPf为低电平，并且下降信号DWNf为低电平，或当解锁信号UNLOCK为低电平(锁定状态)时，则在驱动电压产生器534的MOS FET 544导通，其中的MOS FET 545关断，其中的MOS FET 554的门置于低电平状态，于是其中的MOS FET554关断。由MOS FETS 547到550及电阻器557和558所组成的电路从前级中并由MOS FET 546到554组成的电路装于中解除。驱动电压VB1为电源电压VDD的一半。
在驱动电压产生器562中，MOS FET 571关断。驱动电压VB2为电源电压VDD的一半。
反之，当信号ME1为低电平，信号*ME1则为高电平，信号ME2为低电平；即，当解锁信号UNLOCK为高电平(解锁状态)时，则上升信号UPf为高电平，而下降信号DWNf为低电平，在驱动电压产生器534中的MOS FET 544关断，其中的MOS FET 454导通，其中的MOS FET 554的门被置于高电平状态，从而其中MOS FET 554导通。MOS FET 550的源电压上升。
结果，由驱动电压产生器534所提供的驱动电压VB1具有的电压值大于电源电压VDD的一半。在多重电荷泵305的输出端530处的电压CP—OUT升高。
在驱动电压产生器562中，MOS FET 571导通。驱动电压VB2受控制使得它将具有如同在多重电荷泵305的输出端530处的电压CP—OUT相同的值。
当信号ME1为高电平时，信号*ME1为低电平，于是信号ME2为高电平；即，当解锁信号UNLOCK为高电平(解锁状态)时，上升信号UPf为低电平，而下降信号DWNf为高电平，在驱动电压产生器562中的MOS FET 571导通。由驱动电压产生器562所提供的驱动电压VB2下降到低于电源电压VDD的一半。结果，在多重充电泵305的输出端处的电压CP—OUT下降。
在驱动电压产生器534中，MOS FET 544导通，MOS FET 545关断，MOS FET 554的门置于低电平状态，从而MOS FET 554关断。由MOS FETS 547到550及电阻器557与558组成的电路从包含MOSFETS 546与554的前级中的电路上解除。驱动电压VB1被控制使得它将具有如在多重电荷泵305的输出端530处的电压CP—OUT相同的值。
图55是一时序图，描述了多重电荷泵305的操作。图55中示出了：解锁信号UNLOCK，上升信号UPf与下降信号DWNf，上升信号UP，下降信号DWN，流出到输出端530的电流iUP，从输出端530流入的电流iDWN，以及数据信号DATA。
当解锁信号UNLOCK为高电位(解锁状态)时，上升信号UPf为高电平，而下降信号DWNf为低电平；即，当时钟CLK的频率低于数据信号DATA的数据频率时，来自驱动电压产生器534的驱动电压VB1上升且在端头530处的电压CP—OUT也上升。
当上升信号UP升高时，MOSFET538进行泵作用，从而使得电流iup从电流输出电路531流入到输出端530。在这种情况下，输出端530的电压CP—OUT，由在信号ME1和信号ME2被升高时的一个电压升高值及在下降信号DWVf被升高时的一个电压升高值之和来确定。
从而，当上升信号UPf降低和下降信号DWNf升高时；就是说，当时钟CLK的频率变得比数据信号DATA的数据频率即数据信号的位传送频率低的时候，从驱动电压发生器562提供的驱动电压VB2下降，且输出端530的电压CP—OUT下降。
在这种状态下，当上升信号UP升高时，MOSFET238进行泵作用，使得电流iup从电流输出电路531流到输出端530。此时，输出端530的电压CP—OUT为下降信号ME1为高电平(高电平)和信号ME2为高电平时所获得的一个值，一个由于电流iup引起的电压升高值，以及一个在上升信号U Pf被升高时的电压升高值的总和之中减去当下降信号DWNf被变为高电平时产生的一个电压降值。
在这种状态下，当下降信号DWN升高时，MOSFET563进行泵作用，从而引起电流iDWN从输出端530流进。此时，输出端530的电压CP—OUT，由从信号ME1为高电平和信号ME2为高电平时时仍获得的一个值减去由于电流iDWN引起的电压下降值，和下降信号DWNf被升高时而发生的一个电压下降值的总和来确定。
因此，当释放信号UNLOCK降低(锁定状态)；就是说，当时钟CLK的频率变得或大体上变得与数据信号DATA的数据频率一致时，从驱动电压发生器562提供的驱动电压VB2返回到在信号ME1为高电平和信号ME2为高电平时所获得的一个值。
在这种状态下，当下降信号DWN升高时，MOSFET563进行泵作用，从而引起电流iDWN从输出端流入电流输入电路532。此时，输出端530的电压CP—OUT由从信号ME1是高电平和信号ME2是高电平时所获得的一个值减去因电流iDWN引起的而下降的一个电压值来确定。
利用放大电荷泵305，电荷泵驱动信号所需的脉冲宽度由电容539，540，566和567决定。这避免了必须用从数据信号DATA产生的一个单发脉冲来决定给电荷泵驱动信号的脉冲宽度。一个高频数据信号DATA可以适当地来处理。
利用放大电荷泵305，驱动电压VB1和VB2被控制，从而它们将与输出端530发出的电压CP—OUT具有相同的值。从而输出电阻被升高，而且电源噪声的影响可减为最小。
在具有前述元件的第一实施例的时钟再生电路中，随着数据信号DATA的输入，相位检测器304检测从电压控制振荡器(VCO)提供的时钟CLK和数据信号DATA之间的相位差。相位锁定环306运作，从而时钟CLK将与数据信号DATA相位同步。
在这种情况下，PLL控制电路307不等一个周期转差在数据信号DATA的每个过渡检测时钟CLK与数据信号DATA之间的相位差。
根据时钟CLK和在数据信号DATA的以前过渡处检测到的数据信号之间的量化相位差Δβn-1，时钟CLK和在数据信号DATA的现在变换检测到的数据信号之间的量化相位差Δβn之间的关系，从而检测到时钟CLK的频率和数据信号DATA的数据频率之间的差别。放大电荷泵305被控制，从而时钟CLK的频率将与数据信号DATA的数据频率一致。
当时钟CLK的频率比数据信号的数据频率低时；就是说，当时钟CLK的频率下降到不足数据信号DATA的数据频率时，频率不足信号S－被升高。
结果，上升信号UPf被升高。放大电荷泵305的输出电压CP—OUT被升高，且时钟CLK的频率被升高。
相反，当时钟频率比数据信号DATA的数据频率高时；就是说，时钟CLK的频率超过数据信号DATA的数据频率，频率超过信号S＋被升高。
结果，下降信号DWNf被升高。放大电荷泵305的输出电压CP—OUT被降低，且时钟CLK的频率被降低。
当时钟CLK频率变得与数据信号DATA的数据频率一致或接近时，由锁定检测器316提供的信号UNLOCK被降低。PLL302继续锁定相位，不被PLL电路307控制。
如上所述，根据第一实施例的时钟再生电路，时钟CLK的频率和数据频率之间的差别，未等一个期转差移就被检测，从而时钟CLK的频率将与数据信号DATA的数据频率一致。相信检测器304的增益将不上升；就是说，定时振动的数量将不增加，从而频率检测的速度可以增加，而且可以实现时钟再生的加速。
图56为根据本发明第五实施例的时钟再生电路的构成的电路图。根据该实施例，时钟再生电路具有一个相位锁定环(PLL)582，其电路与图32中所示的第四实施例中的PLL302不同。其它部分与图32中所示第四实施例的时钟再生电路的一样。
对于PLL582，参考数582表示一个相位检测器(PD)，584和585表示放大电荷泵(MCP)，586表示一个环滤波器(LF)，587表示一个电压控制振荡器(VCO)。
相位检测器583具有如图57中所示的电路。在图57中，参考数589表示一个正沿型(positive edge)锁存器，通过数据输入端D输入时钟CLK，通过锁定信号输入端C输入数据信号DATA。
参考数590表示一个AND电路，具有互补输出端，从锁存器589和数据信号DATA的正相输出Q产生一个正相下降信号DWN1和一个负相下降信号DWN1接下来，词“正相”和“负相”被略去。
参考数591表示一个AND电路，具有互补输出端，从输出*Q和数据信号DATA产生一个上升信号UP1和一个上升信号*UP1。
当数据信号DATA升高时，如果时钟CLK31引导数据信号DATA，锁存器589的输出Q被升高且输出*Q则降低。
结果，当数据信号DATA保持高时，下降信号DWN1是高电平，下降信号*DWN1是低电平，上升信号UP1是低电平，上升信号*UP1是高电平。
因此，当数据信号DATA被降低时，下降信号DWN1降低且下降信号*DWN1升高。上升信号UP1持续低则上升信号*UP1持续高。
相反，当数据信号DATA降低，如果时钟CLK滞后数据信号DATA，锁存器589的输出Q被降低而输出*Q被升高。
结果，当数据信号DATA持续高时，下降信号DWN1是低电平，下降信号*DWN1是高电平，上升信号UP1是高电平，上升信号*UP1是低电平。
从而，当数据信号DATA被降低时，下降信号DWN1保持低而下降信号*DWN1保持高，同时上升信号UP1降低而上升信号*UP1升高。
参考数592表示一个正沿型锁存器，通过数据输入端D输入时钟CLK和通过馈存器信号输入端C输入数据信号*DATA。
参考数593表示一个AND电路，具有一个输出端，从锁存器592的输出Q和数据信号*DATA产生一个下降信号DWN2和一个下降信号*DWN2。
参考数594表示一个AND电路，具有一个输出端，从锁存器592的输出*Q和反数据信号*DATA产生一个上升信号UP2和一个上升信号*UP2。
当数据信号*DATA升高时，如果时钟CLK导引数据信号DATA，锁存器592的输出Q升高而输出*Q降低。
结果，当数据信号*DATA保持高时，下降信号DWN2为高电平，下降信号*DWN2为低电平，上升信号UP2为低电平，上升信号*UP2为高电平。
从而，当数据信号DATA降低时，下降信号DWN2降低而下降信号*DWN2升高。上升信号UP2保持低而上升信号*UP2保持高。
相反，当数据信号*DATA变低时，如果时钟滞后于数据信号DATA，锁存592的输出Q降低而输出*Q升高。
结果，当数据信号*DATA保持高时，下降信号DWN2是低电平，下降信号*DWN2是高电平，上升信号UP2是高电平，上升信号*UP2是低电平。
从而，当数据信号*DATA降低时，下降信号DWN2保持低而下降信号*DWN2保持高，同时，上升信号UP2变低而上升信号*UP2变高。
包括锁存器589和AND电路590和591的电路，以及包括锁存器592和AND电路593和594的电路运行时相互补偿。
放大电荷泵584和585具有如图58所示的电路。对于放大电荷泵584，参考数596表示一个输出端，597表示一个泵，598表示一个驱动电压发生器用来向泵597提供驱动电压VB3，以及599表示一个电容器。
对于泵597，参考数600至605表示增强型MOSFET；606至609表示电容器。
MOSFET600具有连接于漏极的栅极，以及连接于驱动电压发生器598的输出端的漏极。MOSFET从而作为反向电流防止元件，防止电流从源极流向漏极。
MOSFET601和602是作为向输出端596激励电流的泵的晶体管。MOSFET601具有一个连接于MOSFET600的源极的漏极。MOS-FET602具有一个连接于MOSFET601的源极的漏极以及一个连接输出端596的源极。
电容器606具有一个连接于MOSFET601的栅极和漏极的端，并通过另一端输入从相位检测器583提供的上升信号UP1*。
电容器607具有一具连接于MOSFET602的栅极和漏极的端，并通过另一端输入从相位检测器583提供的上升信号UP1。
MOSFET 603和604是晶体管，起泵作用，通过输出596激励电流。MOSFET603具有一个连于驱动电压发生器598的输出端的源极。MOSFET604具有一个连于MOSFET603的漏极的源极。
MOSFET605具有一个连于MOSFET604的漏极的源极，一个连于漏极的栅极，和一个连于输出端596的漏极。MOSFET605从而作为一个反向电流防止元件，防止电流从源极流向漏极。
电容器608具有一个连于MOSFET603的栅极和漏极的端，并通过另一端输入从相位检测器583提供的下降信号DWN1。
电容器609具有一个连于MOSFET604的栅极和漏极的端，并通过另一端输入从相位检测器583提供的下降信号*DWN1。
对于放大电荷泵585，参考数610表示一个输出端，611表示一个泵，612表示一个向泵611提供驱动电压VB4的驱动电压发生器，以及613表示一个电容器。
对于泵611，参考数614至619表示增强型MOSFETs。620至623表示电容器。
MOSFET614具有一个连于一个漏极的栅极，漏极连于驱动电压发生器612的输出端。MOSFET614从而作为一个反向电流防止元件，防止电流从源极流向漏极。
MOSFET615和616是晶体管，进行泵作用激励电流到输出端610。MOSFET615具有一个连于MOSFET614的源极的漏极。MOS-FET616具有一个连于MOSFET615的源极的漏极，以及一个连于输出端610的源极。
电容器620具有一个连于MOSFET615的栅极和漏极的端，并通过另一端输入从相位检测器583提供的反相下降信号*DWN2。
电容器621具有一个连于MOSFET616的栅极和漏极的端，并通于另一端输入从相位检测器583提供的下降信号DWN2。
MOSFET617和618是晶体管，起泵作用激励从输出端610的电流。MOSFET617具有一个连于驱动电压发生器612的输出端的源极。MOSFET618具有一个连于MOSFET617的漏极的源极。
MOSFET619具有一个连于MOSFET618的漏极的源极，一个连于漏极的源极，且漏极连于输出端610。MOSFET619从而作为一个反向电流防止元件，防止电流从源极流向漏极。
电容器622具有一个连于MOSFET617的栅极和漏极的端，并通过另一端输入从相位检测器583提供的上升信号UP2。
电容器623具有一个连于MOSFET618的栅极和漏极的端，并通过另一端输入从相位检测器583提供的上升信号*UP2。
驱动电压发生器598具有如图59中所示的电路。在图59中，参考数625至631表示耗尽型MOSFET632至635表示增强型MOS-FETs、636至639表示电阻，640表示一个由一个耗尽型MOSFET形成的二极管。
驱动电压发生器612具有如图60所示的电路。在图60中，参考数642至648表示耗尽型MOSFET，653至656表示电阻，657表示一个由一个耗尽型MOSFET形成的二极管。
这些驱动电压发生器598和612具有如图54所示驱动电压发生器534同样的电路。在驱动电压发生器598中，信号ME1和*ME1被分别馈给MOSFET625和626。在放大电荷泵584的输出端得到的电压CP—OUT被馈给MOSFET329。
在驱动电压发生器612中，信号ME2和ME2*被分别馈给MOSFET642和643。在放大电荷泵585的输出端扩大的电压*CP—OUT被馈给MOSFET646。
在驱动电压发生器598中，当信号ME1在高电平且信号*ME1在低电平时，就是说，当释放信号UNLOCK在高电平(释放状态)且上升信号UPf在低电平时，或者当释放信号UNLOCK在低电平(锁定状态)，MOSFET625被接通，MPOSFET626被断开，MOSFET635的栅极处于低电平状态，且MOSFET635被断开。由MOSFETs628至631和电阻638和639组成的电路与包括MOSFET627和635的前阶段的电路不相连。驱动电压VB3是供电电压VDD值的一半。
相反，当信号ME1是低电平且信号*ME1在高电平；就是说，当释放信号UNLOCK在高电平(释放状态)且上升信号UPf在高电平时，MOSFET625被断开，MOSFET626被接通，MOSFET635的栅极处于高电平状态，且MOSFET635被接通。MOSFET631的源极电压升高，且驱动电压VB3具有比供电电压VDD的一半大的一个值。
在驱动电压发生器612中，当信号ME2在高电平且信号*ME2在低电平；就是说，当释放信号UNLOCK在高电平(释放状态)且下降信号DWNf在低电平，或者当释放信号UNLOCK在低电平(锁定状态)，MOSFET642被接通，MOSFET643被断开，MOSFET652的栅极处于低电平状态，且MOSFET652被断开。包括MOSFETs645至648和电阻655和656的电路与包括MOSFET644和652的前阶段电路不相连。驱动电压VB4是供电电压VDD值的一半。
相反，当信号ME2在低电平且信号*ME2在高电平；就是说，当释放信号UNLOCK*ME2在高电平(释放状态)且下降信号DWNf在高电平时，MOSFET642被断开，MOSFET643被接通，MOSFET652的栅极处于高电平状态，且MOSFET652被接通。MOSFET648的源极电压升高，且驱动电压VB4具有比供电电压VDD的一半大的一个值。
图61是描述放大电荷泵584和585运作的一个时间图。在图61中，数据信号DATA，时钟CLK，上升信号UP1，上升信号UP2，下降信号DWN1，下降信号DWN2，放大充电汞584的一个输出电流i584，放大电荷泵585的一个输出电流i585被示出。
当数据信号DATA作由低到高变换时，且如果时钟CLK导引数据信号DATA，下降信号DWN1被升高且下降信号*DWN1被降低。MOSFET603进行泵作用，从而电流从输出端596流入放大电荷泵584。在输出端596的电压CP—OUT下降。
当数据信号DATA作由高到低变换时(当反信号数据*DATA作由低到高变换时)，如果时钟CLK滞后于数据信号DATA，上升信号UP2被升高且信号*UP2被降低。MOSFET617进行泵作用，从而电流从输出端610流入放大电荷泵585。在输出端610的电压*CP—OUT下降。
当数据信号作由低向高变换时，如果时钟CLK滞后于数据信号DATA，上升信号UP1升高且上升信号*UP1下降。MOSFET602进行泵作用，从而电流从放大电荷泵585流到输出端610。输出端610的电压*CP—OUT上升。
当数据信号DATA进行由高至低的变换时(当数据信号*DA-TA作由低至高变换时)，如果时钟CLK导引数据信号DATA，下降信号DWN2被升高且下降信号*DWN2被降低。MOSFET616进行泵作用，从而电流从放大充电泵585流向输出端610。输出端610的电压*CP—OUT上升。
环滤波器586具有如图62所示的电路。在图62中，参考数659表示一个全差分放大器。660和661表示电阻。662和663表示电容器。VC和*VC表示有相互联系并被提供给电压控制振荡器587的控制电压。
电压控制振荡器587被设计来提供时钟，其频率与从环滤波器586提供的控制电压VC或*VC的频率一致。
当放大电荷泵584的输出端596的电压CP—OUT上升或当放大电荷泵585的输出端610的电压*CP—OUT下降时，控制电压VC上升且控制电压*VC下降。
相反，当放大电荷泵584的输出端596的电压CP—OUT下降或当放大电荷泵585的输出端610的电压*CP—OUT上升时，控制电压VC下降且控制电压*VC上升。
在具有前述构造的第二实施例的时钟再生电路中，随着输入数据信号DATA，相位检测器583检测从电压控制振荡器587提供的时钟CLK与数据信号DATA之间的相位差。相位锁定环582运作，从而时钟CLK将与数据信号DATA相位一致。
在这种情况下，相位锁定环控制电路307在数据信号DATA的每个变换不等一个周期转差检查时钟CLK和数据信号DATA之间的相位差。
根据在时钟CLK和在数据信号DATA前一变换检测到的数据信号间的量化相位差Δβn-1，在时钟CLK和在数据信号DATA现在变换检测到的数据信号的量化相位差Δβn之间的关系，可以检测时钟频率与数据信号DATA的比特传送频率间的一个差值。放大电荷泵584和585被控制，从而时钟CLK频率将与数据信号DATA的位传送频率一致。
当时钟CLK频率比数据信号DATA的数据频率低时；就是说，当时钟CLK频率下降到不足数据信号DATA的位传送频率时，频率不足信号S－被升高。
结果，上升信号UPf被升高，放大电荷泵584的输出电压CP—OUT升高，控制电压VC升高，控制电压*VC降低，且时钟CLK频率升高。
相反，当时钟CLK频率比数据频率高时；就是说，当时钟CLK频率超过数据信号DATA的位传送频率时，频率超过信号S＋被升高。
结果，下降信号DWNf升高，放大电荷泵585的输出电压CP—OUT升高，控制电压VC降低，控制电压*VC升高，且时钟CLK频率降低。
当时钟CLK频率与数据频率一致或接近时，从锁定检波器316提供的信号UNLOCK降低。相位锁定环582继续锁定相位，而不被相位锁定环控制电路307控制。
如上提及，利用第五实施例的时钟再生电路，不等一个周期转差就检测了时钟CLK频率与数据频率之间的差，从而时钟CLK的频率将与数据信号DATA的数据频率一致。相位检测器583的增益将不升高；就是说，时间起伏量将不增加，从而频率检测可以快速，且可以实现时钟信号再生的快速。
图63是根据本发明的第六实施例时钟再生电构构成的电路图。在图63中，参考数665表示一个相位锁定环(锁相环)(PLL)。666表示一个相位锁定环控制电路。
相位锁定环665具有一个电压控制振荡器667，其电路与图32中所示的电压控制振荡器303不同。其它电路元件与图32中所示的相位锁定环302一致。
电压控制振荡器667具有如图64所示的电路。在图64中，参考数669至672表示一个构成环振荡器的延迟单元。延迟单元669提供时钟φ1和φ5，延迟单元670提供时钟φ2和φ6，延迟单元671提供时钟φ3和φ7，延迟单元672提供时钟φ4和φ8。
参考数673表示一个反相器，反相时钟φ5从而提一个与时钟φ1同步的时钟φ9。674表示一个相位检测器(PD)，时钟φ1和φ9馈给它。675表示一个电荷泵(CP)。676表示一个环滤波器(LF)。由于环滤波器676的输出电压，延迟单元669至672的延迟时间被控制。
相位锁定环控制电路666具有一个频率误差检测器678，其电路与图32中所示的频率误差检测器308的不一致。其余电路元件与图32中所示的相位锁定环控制电路307的一样。
频率误差检测器678利用由电压控制振荡器667提供的时钟φ1至φ8，但没有如图32中所示的延迟锁定环309。除了不包括如图32中所示的延迟锁定环309之外，频率误差检测器308具有与图32中所示频率误差检测器308一样的电路。
在具有前述构造的第三实施例的时钟再生电路中，随着输入数据信号DATA，相位检测器304检测从电压控制振荡器667提供的时钟CLK与数据信号DATA之间的相位差。相位锁定环665运作，从而时钟CLK将与数据信号DATA相位一致。
在这种情况下，相位锁定环控制电路666，不等一个周期转差，而在数据信号DATA的每次过渡检测时钟CLK与数据信号DATA之间的相位差。
根据时钟CLK与在数据信号DATA的先前传送检测的数据信号之间的量化相位差Δβn-1，和时钟CLK与在数据信号DATA的现行过渡检测的数据信号DATA之间的量化相位差之间的关系，可以检测在时钟CLK的频率与数据信号DATA的数据频率之间差。相位锁定环665然后被控制，从而时钟CLK的频率将与数据信号DATA的数据频率一致。
当时钟CLK的频率比数据信号DATA的数据频率低时；就是说，当时钟CLK的频率下降不足数据信号DATA的数据频率时，频率不足信号S－将升高。
结果，上升信号UPf升高，放大电荷泵305的输出电压CP—OUT升高，且时钟CLK的频率升高。
相反，当时钟CLK的频率比数据信号DATA的数据频率高时，频率超过信号S＋升高。
结果，下降信号DWNf升高，放大电荷泵305的输出电压CP—UOT降低，时钟CLK的频率降低。
当时钟CLK的频率与数据信号DATA的数据频率一致或接近时，从锁定检波器316提供的信号UNLOCK降低。相位锁定环665继续锁定相位而不受相位锁定环控制线路的控制。
如上提及，在第三实施例的时钟再生电路中，可以检测到时钟CLK的频率与数据信号DATA的数据频率之间的差，从而时钟CLK的频率将与数据信号DATA的数据频率一致。相位检测器674的增益不需上升；就是说，时间不稳量将不增加，从而频率检测可以快速，且可以实现时钟信号再生的快速。
图65所示为第七实施例时钟再生电路构成的电路图，在图65中，参考数680表示一个相位锁定环；681表示一个控制相位锁定环680的相位锁定环控制电路。
相位锁定环680具有一个放大电荷泵682，其电路与图32中所示的放大电荷泵305不同。其余电路元件与图32中所示的相位锁定环302的一样。
相位锁定环控制电路680不包括锁定检波器316，NAND电路314和315，以及图32中所示的低通滤波器313。为了代替这些元件，相位锁定环控制电路681包括电路图与图32中所示低通滤波器313不同的低通滤波器(LPF)683和684。其余电路元件与图32中所示相位锁定环控制电路307的一致。
低通滤波器683和684，及放大电荷泵682具有如图66中所示的电路。
对于低通滤波器683和684，参考数686和687表示全差分放大器；688和689表示电阻；690和691表示电容器。
对于放大电荷泵682，参考数692表示输出端；683和694表示放大器(mlfipliers)(如，吉尔伯特单元(Gilbert Cells)；695表示一个泵；696和697表示向泵695分别提供驱动电压VB5和VB6的驱动电压发生器。
对于泵695，参考数698至703表示增强型MOSFET，704至707表示电容器。
MOSFET698具有一个连于漏极的栅极，且漏极连于驱动电压发生器696的输出端。MOSFET698因而作为一个反向电流防止元件，防止电流从源极流向漏极。
MOSFET699和700是晶体管，进行泵作用，从而激发向输出端692的电流。MOSFET699具有一个连于MOSFET698的源极的漏极。MOSFET700具有一个连于MOSFET699的源极的漏极，以及一个连于输出端692的源极。
电容器704具有一个连于MOSFET699的栅极和漏极的端，并通过另一端由放大器694输入一个上升信号*UPB。
电容器705具有一个连于MOSFET700的栅极和漏极的端，并通过另一端由放大器694输入一个上升信号UPB。
MOSFET 701和702是晶体管，进行泵作用，从而激励从输出端692充电。MOSFET701具有一个连于驱动电压发生器697的输出端的源极。MOSFET702具有一个连于MOSFET701的漏极的源极。
MOSFET703具有一个连于MOSFET702的漏极的源极，一个连于漏极的栅极，而且漏极连于输出端692。MOSFET703因而作为一个反向电流防止元件，防止电流从源极流向漏极。
电容器706具有一个连于MOSFET701的栅极和漏极的端，并通过另一端输入由放大器693提供的下降信号DWNB。
电容器707具有一个连于MOSFET702的栅极和漏极的端，并通过另一端输入由放大器693提供的下降信号*DWNB。
对于驱动电压发生器696和697，参考数708至711表示耗尽型MOSFET。这些驱动电压发生器696和697运作，从而驱动电压VB5和VB6将与输出端692的电压CP—OUT具有同样的值。
当频率超过信号S＋是低电平而且频率不足信号S－是低电平时，下降信号DWNf升高，下降信号*DWNf降低，上升信号UP升高，上升信号*UP降低。放大器693对下降信号DWNf和下降信号*DWNf变得不活跃。放大器694对上信号UP和上升信号*UP变得不活跃。
当下降信号DWN升高且下降信号*DWN降低，由放大器683提供的下降信号DWNB升高。MOSFET702进行泵作用，从而电流从输出端692流向MOSFET703。
当下降信号DWN和下降信号*DWN交替升高时，下降信号DWNB和下降信号*DWND交替升高。MOSFETs701和702交替进行泵作用，从而电流从输出端692流向MOSFET703。
当上升信号UP升高且上升信号*UP降低时，从放大器704提供的上升信号UPB升高。MOSFET700进行泵作用，从而电流从MOSFET700流向输出端692。
当上升信号UP和*UP交替升高时，上升信号UPB和*UPB交替升高。MOSFETs700和699交替进行泵作用，从而电流从MOS-FET700流向输出端692。
当频率超过信号S＋是高电平且频率不足信号S－是低电平，下降信号DWNf降低，下降信号*DWNf升高，上升信号UP升高，上升信号*UP降低。放大器对下降信号DWNf和下降信号*DWNf变得不活跃。放大器694对上升信号UP和上信号*UP变得不活跃。
当下降信号DWN升高时，下降信号DWNf由下降信号DWN放大，且反下降信号*DWNf由下降信号*DWN放大。结果，从输出端692向MOSFET703流进大量电流。
当频率超过信号S＋是低电平且频率不足信号S－是高电平时，下降信号DWNf升高，且下降信号*DWNf降低，上升信号UP降低，且上升信号*UP升高。放大器693对下降信号DWNf和下降信号*DWNf变得不活跃。放大器694对上升信号UP和*UP变得不活跃。
当上升信号UP升高时，上升信号UPf由上升信号UP放大，且上升信号*UPf由反上升信号*UP放大。结果，从MOSFET700向输出端692流进大量电流。
在具有上述元件的第七实施例的时钟再生电路中，随着输入信号DATA，相位检测器304检测在从电压控制振荡器303提供的VCO时钟CLK和数据信号DATA之间的相位差。相位锁定680运作，从而时钟CLK的相位与数据信号DATA的相位同步。
相位锁定环控制电路681，不等一个周期转差，加数据信号DA-TA的每个变换检测在时钟CLK与数据信号DATA之间的相位差。
根据时钟CLK与在数据信号DATA的先前变换检测的数据信号DATA之间的量化相位差Δβn-1，与时钟CLK与在数据信号DA-TA现行变换检测的数据信号DATA之间的量化相位差Δβn之间的联系，可以检测时钟CLK的频率与数据信号DATA的数据频率间的差值。相位锁定环680然后被控制，从而时钟CLK的频率将与数据信号DATA的位频率一致。
当时钟CLK的频率比数据信号DATA的数据频率低时；就是说，当时钟CLK的频率下降到不足数据信号DATA的位传送频率时，频率不足信号S－升高。
结果，上升信号UPf升高且上升信号*UPf降低。放大电荷泵682的输出电压CP—OUT升高，且时钟CLK的频率升高。
相反，当时钟CLK的频率比数据信号DATA的数据频率高时；就是说，当时钟CLK的频率超过数据信号DATA的位传频率时，频率超过信号S＋升高。
结果，下降信号DWNf升高且下降信号*DWNf降低。放大电荷泵602的输出电压CP—OUT降低，且时钟CLK的频率降低。
如上提及，在第七实施例的时钟再生电路中，时钟CLK的频率与数据信号DATA的数据频率之间的差值，不等一个周期转差而被检测，从而时钟CLK的频率将与数据信号DATA的数据频率一致。相位检测器304的增益不需升高；就是说，时间不稳的数量将不增加，从而频率检测可以快速，且可以实现时钟再生的快速。
如上所述，利用根据本发明的时钟再生电路，可以不等一个周期转差检测时钟CLK的频率与数据信号DATA的数据频率之间的差值，从而时钟CLK的频率将与数据信号DATA的数据频率一致。频率检测可以快速，且可以最终实现时钟再生的快速。又，利用根据本发明的相位检测器，由一个输入信号锁定的电压控制振荡器的输出信号，与输入信号进行AND，从而产生电荷泵驱动信号。一个单次脉冲发生器不必要了。即使是一个高频输入信号也能适当地处理。又，当利用根据本发明的一个电荷泵时，需要电荷泵驱动信号的脉冲宽度由电容器决定。这避免了必须利用一个从一个输入信号产生的单次脉冲，来决定一个电荷泵驱动信号的脉冲宽度。利用根据本发明的一个电荷泵，当驱动电压被控制从而具有与电荷泵的一个输出端产生的电压相同值，且输出阻抗上升时，即使一个高频输入信号也能被适当地处理。最终，电源噪声的影响可以减至最小。利用根据本发明的两个电荷泵，可以实现电路启动补偿驱动。这有助于防止电压控制振荡器的输出信号受到电源噪声的影响。
在上述实施例中，从相位检测器(PD)的输出和频率误差检测电路通过电荷泵加于环滤波器。又，在现有技术的利用PLL的时钟再生电路中，相位检测器的输出也是通于电荷泵加于环滤波器的。然而，如图5所述，存在这样的问题，即由于寄生感应，电荷泵的输出具有最大的摆动。接下来，将述叙解决这一问题的实施例。
图67所示为第八实施例的时钟再生电路。本时钟再生电路具有如图5所示的构造，然而，它与传统时钟再生电路有一点不同，即在一个电荷泵742的一个输出端与一个半导体集成电路751的一个外端754之间，连接一个积分电路756。因此，关于误差收敛脉冲发生器741，电荷泵742，运算放大器746及电压控制振荡器(VCO)750的说明被略去。
积分电路756是一种熟知的有源CR积分电路，包括一个具有非反向输入端接地的运算放大器767，一个连接在运算放大器757的一个反向输入端与积分电路的输出端之间的电阻758，以及一个连接在运算放大器757的反向输入端与积分电路的一个输出端之间的电容器759。运算放大器757的输出端连接于外端754。电阻758被设计来限流并具有例如10K欧姆的阻抗值。电容器759仅可以存储小量的电荷并具有例如1PF的值。相反，电容749具有相对大的电容，例如0.1μF。
误差收敛脉冲发生器741属于两种类型：一种类型是其输出脉冲具有特定宽度并根据脉冲数控制误差收敛；以及一种类型是根据脉冲宽度来控制误差收敛。例如，误差收敛脉冲发生器741可以是一个相位检测器(PD)，一个频率误差检测器，或者一个相位频率检测器(PFD)。
误差收敛脉冲发生器741，电荷泵742和积分电路756构成一个误差检测器。
图68示出了误差收敛脉冲发生器741的输出信号*UP和DWN，电荷泵742的输出放电CH，以及积分电路756的一个输出电压VO。在该实施例中，信号*UP和DWN具有恒定的脉冲宽度。根据一个上脉冲*UP，放电CH从电源线VCC通过一个pnp晶体管743和电阻758被存在电容器759中。因此，电荷量以q值增加。这使得电压VO下降。由于环滤波器745具有一个反向输出端，电压控制振荡器750的输入电压随电压VO下降而上升。最终，电压控制振荡器750的输出频率上升。同样，根据一个下降脉冲DWN，电荷CH通过电阻758和一个npn晶体管744从电容759释放至电源线VCC。与前述运行相反的运行也被进行。
随着前述的运行，一个VCO时钟CLK相对于一个数据信号DATA的频率或相位误差被收敛到一个给定的频率或一个特定值(0或π/2)。为了把电荷CH的量相应地调整到一个脉冲宽度，电荷泵742的输出受到电源线VCC和—VCC的电压之间的一个最大摆动。
电荷CH具有一个脉冲波，并包含对一个相位锁定环不必要的高频元件。电荷CH被积分电路累积，从而不必要的元件被去除而且仅仅必要的信息由积分电路756提供。寄生感应的影响和在外端754的电容存在从而被减至最少。即使数据信号DATA的频率(数据频率)高达1Gbps或近似，供给外端754的波形失真可以急剧减小。
图69所示为第九实施例的相位误差检测器，可以替代图67中所示的误差收敛脉冲发生器，电荷泵742，以及积分电路756。
误差收敛脉冲发生器756是熟知的“异”门。一个VCO时钟CLK及一个回零(此后为RZ)信号DATA被加于误差收敛脉冲发生器756的一端及另一端。757表示一个误差收敛脉冲发生器756的输出电路中的等效电阻。电阻757起在67中电阻758的作用。积分电路758设有电阻758。
图70示出了RZ信号DATA，VCO时钟CLK，“异”门756的输出电荷UD，以及积分电路758的输出电压VO的波形图。电荷UD具有零线上下交替出现的脉冲。当误差与数据信号DATA同相时；就是说，根据式子π/2＋ΔE提供的ΔE是负时，如图70所示，通过积分电路758而累积电荷UD得到的电压VO下降。这引起图67中所示的环滤波器745的输出增加。ΔE值然后收敛于零。当误差同相时，ΔE为正，电压VO上升且ΔE值再收敛于零。
在“异”门756输出级，与图67中所示的电荷泵742相似，在电源线的电压之间发生一个最大摆动，电荷与一个正脉冲宽度成比例地逸出，而且电荷与一个负脉冲宽度成比例地被吸收。因此，输出级作为一个电荷泵。“异”门756可以说成由一个除去输出级的“异”门及一个在输出级实现的放电泵组成的。
图71示出了第十实施例的一个相位误差检测器，用来替代图67中所示的误差收敛脉冲发生器741，放电泵742及积分电路756。
脉冲收敛发生器761是一个熟知的Hogge电路，其中D触发器762和763串联，每个“异”门766和767的两个输入端与一个数据输入端D和每个D触发器762和763的一个正相输出端Q相连。
NRZ信号DATA被加于D触发器762的数据端D。VCO时钟CLK被加于D触发器762的一个时钟输入端CK。与VCO时钟CLK相反并活性低的一个VCO时钟*CLK被加于D触发器763的一个时钟输入端CK。
“异”门766的输出包括相位误差信号。当一个包括在数据信号DATA的一个密集脉冲部分的一个脉冲的后部，重叠一个相邻脉冲时，数据信号DATA脉冲后沿被认为是已沿时间轴变换了。这引起VCO时钟CLK中的相位不稳。为了减少发生这种相位不稳，仅仅使用了门767的输出。
在误差收敛脉冲发生器761的输出端与一个积分电路770的一个输入端之间，连接一个加法器773。加法器773包括使电流单向流动的二极管774和775，以及增加电荷的电阻778和779。电阻778和779阻值相同。加法器773中的电阻778和779与图67中的电阻758起同样作用。从而积分电路770设有电阻。
图72示出了具有前述电路元件的相位误差检测器的运行。在图72中，Q和Q表示D触发器762和763的输出。V1和V2表示门766和767的输出。
与图67中电荷泵742的输出相似，门766和767的输出在电源线的电压之间有一个最大摆动。电荷由加法器773射出或吸收，以一个与异门766输出的正脉冲宽度与异门767输出的负脉冲宽度之间的差成正比的数量。
门766和767的输出级及加法器773构成一个电荷泵。如图71中所示的电路可以说成由一个除去在误差收敛脉冲发生器761的门766和767的输出级的一个误差收敛脉冲发生器，一个电荷泵，以及积分电路770组成的，它们为串联。
图73所示为第十一实施例的一个延迟锁定电路。
延迟锁定电路是一个延迟锁定环，其中用一个四级延迟电路782代替图67中的电压控制振荡器(VCO)750。延迟锁定电路产生许多时钟φ1至φ3，这些时钟相对于一个输入时钟φ被特定值相位变换。
与图67中的电路相似，图73中的电路包括熟知的电路元件，除了连接于电荷泵742的输出端与外端754之间的积分电路756之外。783表示一个半导体集成电路。
为四步延迟电路782中延迟电路DL1至DL4设置的延迟时间，根据环滤波器745的输出来控制。在延迟电路DL1的输入时钟φ0和延迟电路DL4的输出时钟φ0之间的相位差收敛于2π。
图74示出了延迟线DL1至DL4的输出时钟φ1至φ3，这些是相对于输入时钟φ0变换而且相差收敛于零。
图75所示为第十二实施例的一个误差检测器，用于一个相位锁定环或一个延迟锁定环。
误差检测器包括一个补偿输入/输出型积分电路786和一个用于更快运转的补偿输出型电荷泵785。在一个补偿输入/输出型运行放大器787A的一个反相输入端和一个非反相输入端之间，连接一个电容器789A。在一个补偿输入/输出型运行放大器787A的一个非反相输入端与反相输入端之间连接一个电容器789B。反相和非反相输入端通过电阻788A和788B与一个电荷泵785的补偿输出端相连。
从一个误差收敛脉冲发生器784提供的一个上脉冲UP和一个下脉冲DWN具有恒定的脉冲宽度。积分电路786早先的输出电压VO和*VO具有相同值，例如，零。根据从误差收敛脉冲发生器784发出的一个上脉冲，电荷泵785逸出或吸收特定数量电荷q，通过补偿输出端沿图75中所示的箭头方向运动。这引起积分电路786的输出电压VO以值V下降，输出电压*VO以值V上升。根据一个下脉冲DWN，进行上述相反的运行。
为了在图67或73中所示电示电路中使用具有前述元件的误差检测器，环滤波器745必须是补偿输入型。这种改进也是可能的。例如，在图67或73中，可以在pnp晶体管743的发射极和电源线VCC之间，以及在npn晶体管744的发射极和电源线—VCC之间，连接一个恒流源，从而电荷泵的输入和输出电流将为恒定值。在这种改变中，积分电路756中的电阻758就不必要了。
熟知的相位误差检测器或包括在频率误差检测器中的误差收敛脉冲发生器的变样是可以用作误差收敛脉冲发生器741。
电压控制振荡器750可以是一个分立的半导体集成电路。整个环滤波器745可以装在一个半导体集成电路中，以实现小型设计。
综上所述，根据本发明的一个误差检测器，电荷泵的输出被一个积分电路积分。不必要的高频信号成分被去除，从而仅仅提供必要的信息。即使积分电路的输出包括寄生电容或感应，寄生电容或感应的影响变得可以忽略不计。尽管高传送速率，用于收敛频率或相位中误差的信号可以被很容易的提供。
对于用于上述误差检测器的时钟再现或延迟锁定电路，即使当由于与一个环滤波器相连的一个外部电路或一个传送速率而使一个充电泵的一个输出线上的寄生电容变得很要紧时，由于前述原因，时钟再生器或延迟锁定电路可以以一个高传送速率运行。
接下来，将叙述根据本发明的另一种类型时钟再生电路。这种类型的时钟再生电路具有一个新的频率同步电路。图76所示为本发明的一种频率同步电路原理方框图，图76示出了电路的基本构成，图77示出了电路的反馈特征。
在图76中，参考数801表示一个根据施加电压可以改变其振动频率(VCO频率)的电压控制振荡器，802表示一个相位检测器件，它用一个第一参考时钟信号fr从电压控制振荡器801比较VCO时钟输出，并根据它们间的差输出一个信号，803表示一个低通滤波器，它从参考相位检测器件802的输出信号中删除高频成分。通过把低通滤波器803的输出返馈给电压振制振荡器801，使得VCO时钟与第一参考时钟fr同步。这种频率同步电路的反馈环具有这样的特征，即在包括相位误差零点的预定的相位误差范围中，它不改变VCO频率，并操作使得VCO频率与超过上述范围之外的第一参考时钟fr的频率一致。
本发明的频率同步电路的反馈环具有如图77所示的特性。如图所示，在包括了相位误差零点的箭头所示的范围内，低通滤波器803的输出电压，即VCO801的反馈电压，没有改变VCO频率。从而，VCO频率没有变化。例如，这一范围是从＋π到－π。当VCO时钟的频率和第一参考时钟相互吻合且仅仅是相位有差别时，因为相位误差是恒定的，所以相位误差在箭头所示的范围之内。从而VCO时钟不改变它的频率。当频率不同时，则尽管在启始时相位相互吻合，相位误差会逐渐地增加。当相位误差超过箭头所示范围时，反馈环运转，从而，使得频率吻合。
接着，将叙述得到一种再生与第二参考时钟同步的时钟的时钟再生电路。第二参考时钟的频率在一定程度上与第一参考时钟的不同，且第二参考时钟的相位不固定。时钟再生电路可以由本发明的频率同步电路及一个第二环构成，从而第二环检测第二参考时钟与一个VCO时钟或本发明的频率同步电路的VCO801的分频VCO时钟。在时钟再生电路中，因为VCO801的VCO时钟总是反馈而没有发生图6中传统时钟再生电路由于转换而出现的问题，从而它的频率与第一参考时钟fr的吻合。
图78是第十二实施例频率同步电路构造的方框图。
在图78中，参考数811表示一个VCO；821表示一个数字型相位频率比较器(PFD：相位频率检测器)；822表示一个PFD电荷泵，它将PFD821的输出转换成一个充电和放电信号输出给纸通滤波器831；831表示一个低通滤波器。如图所示，低通滤波器831由一个电阻和一个电容构成。
图79示出了PFD821和PFD电荷泵822的电路构造，图80是运行时间图。在普通PLL技术中，图79中所示的PFD称为相位比较器。然而，在本例中，相位频率比较器(PFD)和相位比较器(PD)是有区别的。图79所示的PFD是众所周知的，所以PFD的细述略去。根据不管输入S是否超前输入R的相位，PFD都在U和D端输出正或负相位信号。当输入S的相位超前输入R时，在D端输出脉冲。当输入S的相位滞后输入R时，U端输出脉冲。这些脉冲的宽度根据相位差的值改变。图79所示的电路是一个时序电路，从而，端U和D的状态不能由输入R和S的电平决定，即，它们受先前状态的影响。U端的脉冲由一个转换器转换，然后，转换的脉冲加到电荷泵824的P沟道晶体管的一个栅极上。当加上脉冲时，p沟道晶体管接通并导通。这样，在电荷泵输出端的电位，在一个脉冲周期通过电阻从一个源极的一个高电位端充电。在D端的脉冲被加到电荷泵824的一个N沟道晶体管的栅极上。当加上脉冲时，P沟道晶体管接通并导通。这样，在一个脉站周期通过一个电阻，电荷泵的一个输出端的电位被放电至一个源极的低电位端。即，给低通滤波器831充放电是根据相位差进行的，且低通滤波器的输出反馈给VCO811，从而相位差变零。在此电路中，参考时钟fr被输给输入端R，且从VCO801来的VCO时钟被输给输入端S。从而当VCO时钟的相位超前于参考信号fr的时，一个脉冲输在端D进行充电，而当VCO时钟的相位滞后于参考信号fr的时，一个脉冲输在端U进行放电。
图81示出了PD823和PD电荷泵824的电路构造图，图82是它们的运行时间图。
在图81所示电路中，输入给R端的一个信号被一个1/2频率分频器831所分频，并被输给一个异(EXOR)门834。输给S端的一个信号被一个转换器832转换并由一个1/2频率分频器833分频，然后，输给EXOR门834。如图82所示，当频率吻合时，EXOR门834的输出具有相同的高低电平宽度，当输给输入端S的信号相位超前于输入端R的时，低电平的宽度变得比高电平的宽而且当输给输入端S的信号相位滞后于输入端R时，高电平的宽度变得比低电平的宽。EXOR门834的输出被加给一个P沟道晶体管和一个由一个CMOS反相器栅极组成的n沟道晶体管的栅极上，这样，当EXOR门834的输出是低电平时，p沟道晶体管导通，且在一个脉冲周期通过一个电阻，电荷泵的一个输出端的电位从源极的高电位端充电。这样，当EXOR门834的输出是高电平的，n沟道晶体管导通，且在脉冲周期内通过一个电阻，电荷泵的输出端电位向源极的低电位端放电。即，向低通滤波器827的充放电是根据相位差进行的，且低通滤波器的输出反馈给VCO811，从而相位差变零。该电路也是时序电路，从而，输出状态直接受先前状态的影响。在该电路中，参考时钟fr被输给输入端R，从VCO811输出的VCO时钟被输给输入端S。从而，当VCO时钟的相位超前参考时钟fr时，p沟道晶体管导通并进行充电操作。当VCO时钟的相位滞后于参考时钟fr时，n沟道晶体管导通并进行放电操作。
相对相位差是很重要的，包括PFD821和PFD电荷泵822的第一反馈环具有与由PD823和PFD电荷泵824组成的第二反馈环相反的反馈方向。又，两个反馈环的增益在从－π到＋π的范围内被设置成相等。这以后将叙述。
图83是VCO811的电路构成图。
图83中所示的VCO811是一个由MES晶体管构成的振荡器。在这一电路中，两个MES晶体管相互导通，一个电容元件反复充放电，而且电路振荡。通过改变一个与源极低电位端相连的MES晶体管的栅极电压Vc，因为电容元件充放电的恒定时间改变了，VCO频率就改变。在这一电路中，当电压Vc增加，VCO频率增加时，当电压Vc降低时，VCO频率降低。
图78中所示第一实施例的频率同步电路的每个元件上述已叙述了。电路的反馈环将参照图84来叙述。
图84所示为低通滤波器835的输出电压特征相对相位差的图。
在图84中，一条虚线表示由PFD821和PFD电荷泵822构成的第一反馈环的相位差输出特性；一条两点串线表示由PD823和PD电荷泵824构成的第一反馈环的相位关输出特性。如上所述，两个反馈环的增益是一样的但方向相反。从而如图78所示，当PFD电荷泵822和PD电荷泵824的输出相连，并输给低通滤波器827时，由连续线表示的同步相位差输出特性可以获得。即，在从－π到＋π的相位差范围内，两反馈环的输出相互抵消，并且尽管相位差存在，低通滤波器的输出电压保持恒定。又，低通滤波器的输出电压根据从－π到＋π范围相位差以外的相位差而改变，然而，当相位差是超前或者滞后状态时，低通滤波器的输出电压并不通过一个中心电平。
由于整个反馈环具有上述特征，当相关逐渐增加时，反馈环运作来收敛两个时钟的频率。然而，当两个时钟的频率是一样时，相位差不超过－π到＋π。从而，尽管相位差存在，反馈环不运作。
第十二实施例的频率同步电路在上面叙述了。下面，将叙述一个实施例，其中的时钟再生电路通过利用频率同步电路从数据信号再生一个时钟。
图85是第十三实施例的时钟再生电路的构造图。
在图85中，参考数840表示一个VCO；845表示一个低通滤波器；841表示一个PFD；842表示一个PFD电荷泵；843表示一个PD；844表示一个PD电荷泵。这些元件与图78中所示频率同步电路的一样。本实施例的时钟再生电路还包括一个数据信号相位检测器(846)和一个数据信号电荷泵847。
图86是数据信号PD846和数据信号电荷泵847的电路图。
将图86与81相比，很明显图86的电路与图81的相似。然而，差别在于1/2频率分频器831省去了。在这个电路中，从VCO840的一个VCO840时钟输出与数据信号比较。数据信号是一个NRZ信号，从而，数据信号的周期是数据时钟周期的两倍。从而，不必对输入输入端R的数据信号分频。结果，1/2频率分频器831被省掉。
又，在图86的电路中，使用了一个EXOR门853。也可以使用一个异或非(EXNOR)门。在图85中所示的电路中，从VCO输出的时钟，通过由PFD841，PFD充电泵842，PD843，PD电荷泵844和低通滤波器845组成的频率同步电路，被控制成与参考时钟fr同步，然后，时钟被控制，从而通过由数据信号PD846，数据信号电荷泵847，以及低通滤波器845组成的环，使时钟频率与数据时钟一致，上述是交替进行。这样，避免了在图82中所示的传统时钟再生电路的问题，即当环转换后，需要较长时间使VCO时钟与数据信号同步。
图87所示为第十四实施例的时钟再生电路构造图。在本实施例中，本发明被用于一个频率合成器。
在图87中，参考数860表示一个VCO，865表示一个低通滤波器，861表示一个PFD，862表示一个PD电荷泵，869表示一个数据信号相位检测器(PD)，870表示一个数据信号电荷泵。这些元件与图85中第二实施例的是一样的。在本实施例中，还包括一个将时钟分频模二预定标器，一个燕式(swallow)计数器867，和一个程序控制计算器868。
PDS861的响应速度低。因此，当从VCO860输出的时钟具有很高频率时，在参考时钟与时钟之间相位差的检波就很困难。为了解决这一难题，时钟被分频至1/N频率，且参考时钟也分频至1/N频率。包括二模预定标器866，燕式计算器867和程序控制计数器868的部分将时钟分频成N，分频率N可以操作决定。
图88是模二预定标器的电路结构图。这个电路把信号分频成1/P或l/(P＋1)。不管1/P还是1/(P＋1)，是由加于一个模选端的信号选择的。
在图87的结构中，直到燕式计数器867对模二预定标器866的输出计算至A(A是一个整数)，模二预定标器866才进行1/N分频运行。因此，A(P＋1)计数是在这一部分进行。然后，直到程序控制计数器868对模二预定标器866的输出计数至(M—A)，模二预定环器866才进行1/P分频运行。因此，(M－A)P计数是在这一部分进行。因此，总计数N通过下式表示。
N＝A(P＋1)＋(M－A)P＝MP＋A
因此，N可以通过适当选取P，A和M而任意决定。
图87中所示第十四实施例的运行与第二实施例几乎是一样的，除了参考时钟和从VCO811的输出被N分频以外。
图89是第十五实施例时钟再生电路的结构图。
在图89中，包括一个第一VCO878A，一个第一低通滤波器883A，一个第一PFD881A，一个第一PFD电荷泵882A，一个第一PD879A，以及一个第一PD电荷泵880A的部分，和一个包括一个第二VCO878B，一个第二低通滤波器883B，一个第二PFD881B，一个第二PFD电荷泵882B，一个第二PD879B，以及一个第二PD电荷泵880B的第二部分，分别与图78中所示的频率同步电路具有相同构造，但除了第一VCO878和第二VCO878B补偿运行之外。从第一VCO878A输出的VCO时钟和第二VCO878B由一个OR门884合成，而且由一个第三PD885检测合成时钟与参考时钟fr之间的相位差。由第三PD885检测的误差信号通于第三PD充电泵886和887反馈给第一低通滤波器883A和第二低通滤波器883B。第三PD885与第一PD和第二PD具有相同构造。
在如图89所示的时钟再生电路中，第一—VCO878A和第二VCO878B分别根据数据信号运行，因此，第一部分和第二部分互补地重复激活状态和非激活状态。又，从非激活状态到激活状态的充电与数据信号的改变是完全同步的，因此，从第一VCO878A和第二VCO878B输出的VCO时钟的相位与数据信号的相位一致。因为每一部分与图78中所示频率同步电路具有相同构造，所以从第一VCO878A和第二VCO878B输出的VCO时钟的频率与参考时钟fr的频率一致。结果，当从第一VCO8787A和第二VCO878B输出的VCO时钟由一个OR门884合成时，VCO时钟的VCO频率与参考时钟的一致，且VCO时钟的相位与数据信号的一致。
第三PD885检测上述合成时钟与参考时钟fr之间的相位差，而且检测的相位差通过第三PD电荷泵886被反馈给第一部分，通过第三PD充电泵887而被反馈给第二部分。通过这些反馈运行，第一VCO878A和第二VCOB分别根据合成时钟与参考时钟fr间的相位差改变它们的VCO频率。因此，很显然，通过这些反馈器件，因为合成时钟的相位完全与数据信号中的改变一致，而使得第一VCO878A和第二VCO878B的VCO频率被控制到与数据时钟一致。最终，由数据信号的数据时钟合成的时钟被再生。
图90是第十六实施例的时钟再生电路结构图。
在图90中，一个VCO896，一个低通滤波器893，一个PFD889，一个PFD电荷泵890，一个PD891，一个PD电荷泵892，一个数据信号PD894，以及一个数据信号第一电荷泵897分别对应于图85中的同样元件，并且有同样的构造。与图85中构造的不同点是，产生参考时钟的一个参考VCO896是由电路本身之外提供的，以及由一个数据信号PD894检测的相位差通过一个数据信号第二电荷泵897和一个低通滤波器893反馈给一个参考VCO896。
在图78中所示的第十一实施例中以及上述其它实施例中，参考时钟fr是从利用晶体振荡器等等的振荡器输出的。因此，参考时钟总是具有恒定的频率。参考时钟fr的频率被预选至接近数据信号的数据时钟频率，然而，它们不完全一致。因此，在通过频率同步电路把VCO频率控制到与参考时钟fr的频率一致后，根据相位比较结果，时钟相位被控制成与数据信号的一致，而且VCO频率进一步改变成与数据信号的完全一致。这意味着在实际的反馈操作中，进行了两个反馈操作，一个是控制VCO频率至与参考时钟fr的一致，另一个是控制VCO频率至与数据信号的基础时钟的一致。因此，反馈控制变得很复杂。
在第十六实施例中，从VCO888输出的VCO时钟的VCO频率被控制至与从参考VCO896输出的参考时钟的一致，然后，频率和VCO时钟的一个相位被控制至与数据信号的数据时钟的一致。然后，因为反馈控制是根据从VCO888输出的VCO时钟与数据信号之间的相位差来进行的，所以从VCO896输出的参考信号的频率被控制至与数据信号的数据时钟的频率一致。通过这一控制，由参考VCO896产生的参考时钟和由VCO888产生的时钟都与数据信号的数据时钟同步。
如上所述，通过利用本发明的频率同步电路，可以改进从数据信号再生数据时钟的时钟再生电路的响应特性。因此，利用这一时钟再生电路的通信系统的通信频率可以提高。

Claims (57)

1.一种用于从被数据时钟调制的一种数据信号再生一种数据时钟的时钟再生电路，包括：
一个产生VCO时钟的电压控制振荡器；
一个相位检测器，输出一个相对于在所述数据信号的每个过渡边所述数据信号和所述VCO时钟之间的相位差的一个相位差信号；
一个频率误差检测电路，通过在所述数据信号的每个过渡边检测和保持所述VCO时钟的相位和通过检测所述VCO时钟的所述相位的改变，来检测所述数据时钟与所述VCO时钟之间的一个频率差，以及输出一个相对所述检测的频率差的频率误差信号；
一个电荷泵，它的输出信号通过所述的相位差信号和所述频率误差信号而被控制；
一个环滤波器，通过检测从所述电荷泵的所述输出信号中的高频成分而产生一个环信号，并将所述环信号输给所述电压控制振荡器。
2.一种根据权利要求1的时钟再生电路，包括：
一个频率锁定检测电路，用于决定所述VCO时钟的所述频率是否与所述数据时钟的频率一致或接近，并当所述VCO时钟的所述频率变得与所述数据时钟的所述频率一致或接近时，输出一个频率锁定信号，而且
当所述频率锁定检测电路输出所述频率锁定信号时，所述频率误差检测电路停止向所述环滤波器输出所述频率误差信号。
3.一种根据权利要求1或2的时钟再生电路，其特征在于所述频率误差检测电路包括：
一个相位差检测电路，它在所述数据信号每个过渡边检测所述VCO时钟的相位；以及
一个相位比较电路，它比较在所述数据信号的两个过渡边检测的所述VCO的相位，从而提供一个代表所述检测的相位之间差的频率误差信号。
4.根据权利要求3的时钟再生电路，其中所述频率误差检测电路包括一个控制电路，以及
所述相位差检测电路包括许多相位差检测/保持电路，每个检测在所述数据信号的一个过渡边的所述VCO时钟的相位，并保持所述检测的相位，
所述相位比较电路包括许多比较电路，数目与所述相位差检测保持电路的相等，其中的每个比较所述相位差检测/保持电路的两个保持值，以及
所述控制电路控制所述相位差检测/保持电路和所述比较电路，从而每个所述相位差检测/保持电路沿循环地和连续地检测在所述数据信号的过渡边的所述VCO时钟的相位，并保持检测的相位，直到在相临或再远的一个过渡边进行相位检测为止；以及所述比较电路循环地和连续地比较从两个相应相位差检测保持电路输出的所述检测的相位。
5.根据权利要求4的时钟再生电路，其中每个相位差检测保持电路包括：
一个具有积分值删除功能的积分电路；以及
一个充电电路，它在从所述数据信号的一个过渡边到下一个所述VCO时钟的一个预定的方向的过渡的一个周期间，向所述的积分电路充电。
6.根据权利要求5的时时钟再生电路，其中所述充电电路包括：
一个恒流源；以及
一个开关，它在所述充电期间被控制至接通，并被连接在所述恒流源与所述积分电路的一个输入端之间。
7.根据权利要求5所述的时钟再生电路，其中每个所述比较电路包括一个运算放大电路，通过两个电容器与所述两个相应相位差检测保持电路的两个所述积分电路相连。
8.根据权利要求4的时钟再生电路，其中所述频率误差检测电路包括存储电路，每个存储电路转换从每个所述比较电路输出的一个模拟信号，并保持该数字信号。
9.根据权利要求8的时钟再生电路，其中所述频率误差检测电路包括一个选择电路，根据从所述控制电路输出的一个选择信号，选择从所述存储电路输出的所述数字信号中的一个。
10.根据权利要求8的时钟再生电路，其中每个所述存储电路是一个D型触发器。
11.根据权利要求8的时钟再生电路，其中每个存储电路包括：
一个窗比较器，决定所述运算放大电路的一个输出信号V是否比一个正参考值V0大，比—V0小，或者在V0和—V0之间；
一个第一D型触发器，保持V比V0大的结果；
一个第二D型触发器，保持V比—V0小的结果。
12.根据权利要求3的时钟再生电路，其中所述相位差检测电路包括：
一个多相时钟发生电路，从一个时钟产生m相移时钟(这里m表示一个整数)，该m相移时钟通过所述VCO时钟的大约一个周期的1m的一个步骤而被逐渐相移；
一个第一锁存器，在所述数据信号的第一至第二电平边渡时锁存所述m相移时钟，以及
一个第二锁存器，在所述数据信号的第二至第一电平过渡时锁存所述的相移时钟，以及
所述相位比较电路对从所述第一和第二锁存器器输出的信号译码，并计算所述相位差。
13.根据权利要求1的时钟再生电路，其中所述相位测器包括：
一个锁存器，锁存在所述数据信号的过渡边的所述VCO时钟，从而提供一个正相信号和一个负相信号；
一个第一AND电路，逻辑地计算所述正相信号和所述数据信号的AND；
所述第一和第二AND电路的输出信号被作为电荷泵驱动信号。
14.根据权利要求1的时钟再生电路，其中所述相位检测器输出包括第一上升互补信号和第一下降互补信号的一个第一信号组给所述电荷泵，所述频率误差检测电路输出包括第二上升信号和第二下降信号的一个第二信号组给所述电荷泵，所述电荷泵包括：
一个电流流出电路，包括一个上升驱动电压发生器和一个上升泵电路；以及
一个电流流进电路，包括一个下降泵电路和一个下降驱动电压发生器，
其中所述上升驱动电压发生器根据所述第二上升信号在与第一节点相连的一个输出端上升输出电压；
所述上升泵电路连在所述第一节点和所述输出端之间，并根据所述第一完全上升互补信号在所述输出端上升所述输出电压；
所述下降泵电路连于所述输出端与一个第二节点之间，并根据所述下降互补信号在所述输出端下降所述输出电压；
所述下降驱动电压发生器与所述第二节点相连，并根据所述第二下降信号在所述第二节点下降电压。
15.根据权利要求14的时钟再生电路，其中所述上升泵电路包括：
三个整流元件串连于所述第一节点和所述输出端之间，所述整流元件的正向是从所述第一节点到所述输出端的方向；以及
一个第一电容和一个第二电容，分别连于所述三个整流元件的两个连接节点上，所述第一和第二电容的其余端分别提供所述第一上升互补信号，
所述上升泵电路包括：
三个整流元件，串连于所述第一节点和所述输出端之间，所述整流元件的正向是从所述输出端到所述第二节点的方向；以及
一个第三电容器和一个第四电容器，分别与所述三个整流元件的两个连接节点相连，所述第三和第四电容的其余端分别提供所述第一下降互补信号。
16.根据权利要求14或15的时钟再生电路，其中：
在所述输出端的所述输出电压被反馈给所述上升驱动电压发生器和所述下降驱动电压发生器。
17.根据权利要求16的时钟再生电路，其中所述上升驱动电压发生器和所述下降驱动电压发生器是一体的，而且所述第一节点和所述第二节点是公共的。
18.一种频率误差检测电路，用于检测一个时钟与包括在数据信号中的一个数据时钟间的频率差，该数据信号被所述数据时钟调制，包括：
一个相位差检测电路，检测在所述数据信号的每个过渡边的所述时钟的相位，从而提供一个表示所述检测的相位的一个时钟相位信号；以及
一个相位比较电路，比较在所述数据信号的两个过渡边检测的相位值，从而提供一个表示，在检测所述两个过滤边检测的相位之间的一个差值的频率误差信号。
19.根据权利要求18的频率误差检测电路，又包括一个控制电路，而且其中
所述相位差检测电路包括许多相位差检测/保持电路，每个该电路检测在所述数据信号的一个过渡边的所述时钟的相位，保持所述检测的相位，并删除所述保持的值，
所述相位比较电路包括许多比较电路，其数目等于所述相位差检测/保持电路的，每个该电路比较二个所述相位差检测/保持电路的所述保持的值，而且
所述控制电路控制所述相位差检测/保持电路和所述比较电路，从而每个所述相位差检测/保持电路循环地和连续地检测在所述数据信号的过渡边的所述时钟的相位，保持检测的相位，直到以相临或再远的过渡边进行相位检测为止，并删除检测的相位；所述比较电路循环地和连续地比较从两个相应相位差检测/保持电路输出的所述检测的相位。
20.根据权利要求19的频率误差检测电路，其中每个所述相位差检测/保持电路包括：
一个具有一个积分值删除功能的积分电路；及
一个充电电路，在所述数据信号的一个过渡边至时钟过渡边的期间，充电所述积分电路至预定的电平。
21.根据权利要求20的频率误差检测电路，其中所述充电电路包括：
一个恒流源；以及
一个连在所述恒流源与所述积分电路的一个输入端之间的一个开关，该开关在所述期间被控制至接通。
22.根据权利要求20或19的频率误差检测电路，其中每个所述比较电路包括通过两个电容与所述两个相应相位差检测/保持电路的两个所述积分电路相连的一个运算放大电路。
23.根据权利要求19的频率误差检测电路，还包括存储电路，每个存储电路转换从每个所述比较电路输出的一个模拟信号，并保持所述数字信号。
24.根据权利要求23的频率误差检测电路，还包括一个选择电路，根据从所述控制电路输出的一个选择信号，选择一个从所述存储电路中输出的所述数字信号。
25.根据权利要求23的频率误差检测电路，其中每个所述存储电路是一个D型触发器。
26.根据权利要求23的频率误差检测电路，其中每个所述存储电路包括：
一个窗比较器，判别所述运算放大电路的一个输出信号V是否大于一个正参考值V0，小于—V0，或在V0与—V0之间；
一个第一D型触发器，保持V比V0大的结果；及
一个第二D型触发器，保持V比—V0的结果。
27.根据权利要求18的频率误差检测电路，其中所述相位差检测电路包括：
一个多相时钟发生电路，从一个时钟产生m相移时钟(这里m表示一个整数)；
一个第一锁存器，在所述数据信号的第一至第二电平过渡时锁存所述的相移时钟；以及
一个第二锁存器，在所述数据信号的第二至第一电平过渡时锁存所述的相移时钟，而且
所述相位比较电路对从所述第一和第二锁存器器的输出信号译码，并计算所述相位差。
28.一种相位检测器，包括：
一个锁存器，锁存在一个数据信号的过渡边一个时钟，该数据信号是被第一时钟调制的，从而提供一个正相信号和一个负相信号；
一个第一AND电路，逻辑地计算所述正相信号和所述数据信号的AND；以及
一个第二AND电路，逻辑地计算所述负相信号和所述数据信号；
所述第一和第二AND电路的输出信号作为电荷泵驱动信号。
29.一种电荷泵，根据由第一上升互补附加信号和第一下降互补附加信号构成的一个第一信号组，和一个包括第二上升信号和第二下降信号的第二信号组，充电一个输出电压，包括：
一个电流流出电路，包括一个上升驱动电压发生器和一个上升泵电路；以及
一个电流流进电路，包括一个下降泵电路和一个下降驱动电压发生器；
其中所述上升驱动电压发生器，其输出端连于第一节点，根据所述第二上升信号上升一个输出电压；
所述上升泵电路连在所述第一节点和所述输出端之间，并根据所述第一完全上升互补信号在所述输出端上升所述输出电压；
所述下降泵电路连于所述输出端与第二节点之间，并根据所述第一下降互补信号在所述输出端下降所述输出电压；以及
所述下降驱动电压发生器与所述第二节点相连，并根据所述第二下降信号在所述第二节点下降电压。
30.根据权利要求29的电荷泵，其中所述上升泵电路包括：
三个整流元件，串联在所述第一节点和所述输出端之间，所述整流元件的正向是从所述第一节点到所述输出端的方向；以及
一个第一电容和一个第二电容，分别与所述三个整流元件的两个连接节点相连，所述第一和第二电容的其余端分别提供所述第一上升互补信号，
所述下降泵电路包括：
三个整流元件，串联于所述第一节点与所述输出端之间，所述整流元件的正向是从所述输出端至所述第二节点的方向；以及
一个第三电容和一个第四电容，分别与所述三个整流元件的二个连接节点相连，所述第三和第四电容的其余端分别提供所述第一下降互补信号。
31.根据权利要求29或30的电荷泵，其中在所述输出端的所述输出电压被反馈给所述上升驱动电压发生器和所述下降驱动电压发生器。
32.根据权利要求31的电荷泵，其中所述上升驱动电压发生器和所述下降驱动电压发生器是一体的，且所述第一节点和所述第二节点是公共的。
33.一种误差检测器，包括：
一个误差收敛脉冲发生器，根据所述串信号和时钟，提供一个脉冲，该脉冲中包含用于收敛响应于一串信号和时钟而相对于该串信号的时钟的频率或相位中的误差的信息；
一个电荷泵，根据所述脉冲通过一个输出端移动电荷；以及
一个具有一个与所述电荷泵的输出端相连的输入端的积分电路，它对通过所述输入端移动的电荷积分，并通过一个输出端提供一个误差信号。
34.根据权利要求33的误差检测器，其中所述积分电路包括：
一个运算放大器，其中的两个输入端之间的电位差被放大，一个参考电压被加在所述两个输入端的一个上，且所述两个输入端中的另一个被连接于所述电荷泵的所述输出端；以及
一个电容器，被连接在所述运算放大器的所述两个输入端的另外一个与一个输出端之间。
35.根据权利要求33的误差检测器，其中：
所述电荷泵具有提供一对互补信号的互补输出端；以及
所述积分电路包括：
一个运算放大器，其中在一个同相输入端与一个反相输入端之间的一个电位差被放大，然后被通过一个同相输出端和一个反相输出端提供，而且所述同相输入端和反向输入端与所述电荷泵的所述互补输出端相连；
一个第一电容，被连于所述运算放大器的同相输入端和所述反相输出端之间；以及
一个第二电容，被连在所述运算放大器的反相输入端和所述同相输出端之间。
36.一种半导体集成电路包括：
一个误差收敛脉冲发生器，响应一串信号和时钟，提供一个脉冲，该脉冲包含用于收敛相对于一串信号的时钟的频率或相位中的误差的信息；
一个电荷泵，根据所述脉冲通过一个输出端移动电荷；以及
一个积分电路，具有一个与所述电荷泵的所述输出端相连的输入端，它对通过所述输入端移动的电荷量积分，并通过一个输出端提供一个误差信号，而且
所述积分电路的所述输出端与所述半导体集成电路的一个外端相连。
37.根据权利要求36的半导体集成电路，其中所述积分电路包括：
一个运算放大器，其中两个输入端之间的电位差被放大，一个参考电压被加于所述两个输入端的一个上，所述两个输入端的另一端与所述电荷泵的所述输出端相连；以及
一个电容器，连于所述运算放大器的所述两个输入端中的另一个输入端与一个输出端之间。
38.根据权利要求36的半导体集成电路，其中：
所述电荷泵具有互补的输出端，提供一对互补信号；以及
所述集成电路包括：
一个运算放大器，其中一个正相输入端与一个反相输入端之间的电位差被放大，然后通过一个正相输出端和一个反相输出端提供，且所述正相输入端和反相输入端与所述电荷泵的所述互补输出端相连；
一个第一电容，连于所述运算放大器的所述正相输入端与所述反相输出端之间；以及
一个第二电容，连于所述运算放大器的所述反相输入端与所述正相输出端之间。
39.一种时钟再生电路，包括；
一个电压控制振荡器，产生一个频率与一个输入电压的相应的VCO时钟；
一个误差检测器；以及
一个环滤波器，具有一个与所述误差检测器的所述输出端相连的输入端，并向所述电压限制振荡器输出一个收敛信号，
所述误差检测器包括：
一个误差收敛脉冲发生器，用于提供一个脉冲，该脉冲中包含根据所述串信号和时钟用来收敛相对于一串信号的一个时钟的频率或相位中误差的信息；
一个电荷泵，用来根据所述脉冲通过一个输出端移动电荷；以及
一个积分电路，具有一个与所述电荷泵的所述输出端相连的一个输入端，其中该电荷泵对通过所述输入端移动的电荷量积分；并通过所述误差检测器的一个输出端提供一个误差信号。
40.根据权利要求39的时钟再生电路，其中所述积分电路包括：
一个运算放大器，其中两个输入端之间的电位差被放大，一个参考电压被加于所述两个输入端的一个，且所述两个输入端的另一个与所述电荷泵的所述输出端相连；以及
一个电容器，连于所述运算放大器的所述两个输入端的另一个输入端与一个输出端之间。
41.根据权利要求39的时钟再生电路，其中所电荷泵具有互补输出端，以提供一对互补信号；以及
所述积分电路包括：
一个运算放大器，其中在一个正相输入端与一个反相输入端之间的电位差被放大，然后通过一个正相输出端和一个反相输出端提供，且所述正相输入端和反相输入端与所述电荷泵的所述互补输出端相连；
一个第一电容，连于所述运算放大器的所述正相输入端与所述反相输出端之间；以及
一个第二电容，连于所述运算放大器的所述反相输入端与所述正相输出端之间。
42.一种延迟锁定电路，包括：
一个多级延迟电路，其中每个根据施加于一个控制输入端的一个信号而延迟施加于一个数据输入端的一个信号的延迟电路是级联的，并有许多级，在第一级一个VCO时钟被加到所述延迟电路的数据输入端；
一个误差检测器；以及
一个环滤波器，具有一个与所述误差检测器的所述输出端相连的输入端，并向所述多级延迟电路的所述控制输入端输出一个收敛信号，
所述误差检测器包括：
一个误差收敛脉冲发生器，用于提供一个脉冲，该脉冲包含用于收敛一个相对于包括在一个数据信号中的一个数据时钟的所述VCO时钟的频率或相位误差的信息；
一个电荷泵，用于根据所述脉冲通过一个输出端移动电荷；以及
一个积分电路，具有与所述电荷泵的所述输出端相连的一个输入端，其中所述电荷泵对通过所述输入端的电荷量积分，积分电路还通过所述误差检测器的一个输出端提供一个误差信号。
43.根据权利要求42的生电路，其中所述积分电路包括：
一个运算放大器，其中两个输入端之间的电位差被放大，一个参考电压被加于所述两个输入端中的一个，且所述两个输入端中的另一个与所述电荷泵的所述输出端相连；以及
一个电容，连于所述运算放大器的所述两个输入端中的另一个输入端与一个输出端之间。
44.根据权利要求42的时钟再生电路，其中所述电荷泵具有互补输出端，用于提供一对互补信号；以及
所述积分电路包括：
一个运算放大器，其中一个正相输入端与一个反相输入端之间的电位差被放大，然后通过一个正相输出端和一个反相输出端提供，且所述正相输入端和反相输入端与所述电荷泵的所述互补输出端相连；
一个第一电容，连于所述运算放大器的所述正相输入端与所述反相输出端之间；以及
一个第二电容，连于所述运算放大器的所述反相输入端与所述正相输出端之间。
45.一种频率同步装置包括：
一个电压控制振荡器，能够根据一个施加电压改变其振动频率；
参考相位检测装置，用来把从电压控制振荡器输出的振动信号与第一参考时钟信号比较，并根据相位差输出一个信号；以及
一个低通滤波器，从参考相位检测装置的输出信号中去除高频成分，
其中，通过向电压控制振荡器反馈低通滤波器的输出，从电压控制振荡器输出的振动信号被控制至与第一参考时钟信号同步，频率同步装置的反馈环具有这样的特性，即在一个包括相位误差零点的一个预定的相位误差范围内，反馈环不改变振动频率，并在上述范围之外使电压控制振荡器的振动频率与第一参考时钟信号的频率一致。
46.根据权利要求45的频率同步装置，其中参考相位检测装置包括；
第一相位比较装置，将第一参考时钟信号与一个从电压控制振荡器输出的振动信号相比较，并转换比较的结果成低通滤波器的充放电；以及
第二相位比较装置，将第一参考时钟信号与从电压控制振荡器输出的振动信号相比较，并转换比较的结果成低通滤波器的充放电，而且其中
第一相位比较装置和第二相位比较装置具有相同的增益，当它们在预定的范围同步时，第一相位比较装置和第二相位比较装置的输出相互抵消。
47.根据权利要求46的频率同步装置，其中
第一相位比较装置包括：
一个相位频率比较器，将第一参考时钟信号与从电压控制振荡器输出的一个振动信号比较；以及
一个PFD电荷泵，将相位频率比较器的输出转换成一个给低通滤波器的充放电，
第二相位比较装置包括：
一个相位比较器，将第一参考时钟信号与从电压控制振荡器输出的振动信号比较；以及
一个PD电荷泵，将相位频率比较器的输出转换成给低通滤波器的一个充放电。
48.根据权利要求45至47中任何一个的频率同步装置，包括：
一个分频装置，以N(N是除1以外的正整数)频率将从频率控制振荡器输出的振动信号分频，以及
其中第一参考时钟信号的振动频率是从电压控制振荡器输出的振动信号频率的1/N。
49.一种时钟再生电路，包括：
一个频率同步装置包括：
一个电压控制振荡器，可以根据一个施加电压改变它的振动频率；
参考相位检测装置，将从电压控制振荡器输出的振动信号与第一参考时钟相比较，并根据相位差输出一个信号；以及
一个低通滤波器，去除从参考相位检测装置的输出信号中的高频成份；
其中低通滤波器的输出被反馈给电压控制振荡器，从而在包括相位误差零点的一个预定相位误差范围内，反馈环不改变振动信号，并在上这范围之外使电压控制振荡器的振动频率与第一参考时钟的频率一致，以及
一个第二参考相位检测器，将第二参考信号与从电压控制振荡器输出的一个振动信号或一个振动信号的分频信号相比较，
其中通过给低通滤波器反馈第二相位检测器的输出，已经与第一参考时钟同步的电压控制振荡器的振动频率，进一步与第二参考信号同步。
50.根据权利要求49的时钟再生电路，其中第二参考信号是一个串行传送数据信号，而且电压控制振荡器的输出是再生的时钟。
51.根据权利要求49或50的频率同步装置，包括：
一个第一相位比较装置，将第一参考时钟与从电压控制振荡器输出的振动信号相比较，并将比较的结果转换成给低通滤波器的充放电；以及
一个第二相位比较装置，将第一参考时钟与从电压控制振荡器输出的振动信号相比较，并将比较的结果转换成给低通滤波器的充放电，而且其中
第一相位比较装置和第二相位比较装置的增益，当它们在预定的范围同步时，从第一相位比较装置和第二相位比较装置的输出相互抵消。
52.根据权利要求51的时钟再生电路，其中
第一相位比较装置包括：
一个相位频率比较器，将第一参考时钟与从电压控制振荡器输出的一个振动信号相比较；以及
一个PFD电荷泵，将相位频率比较器的输出转换成给低通滤波器的充放电，
在第二相位比较装置包括：
一个相位比较器，将第一参考时钟与从电压控制振荡器输出的一个振动信号相比较；以及
一个PD电荷泵，将相位频率比较器的输出转换成给低通滤波器的充放电。
53.根据权利要求49至52中任一个的时钟再生电路，包括；
一个分频装置，以N(N是除1外的任何正整数)频率将从电压控制振荡器输出的振动信号分频，以及
其中第一参考时钟的振动频率是从电压控制振荡器输出的振动信号频率的1/N。
54.根据权利要求49至52中任一个的时钟再生电路，其中：
产生第一参考时钟的电路是一个参考电压控制振荡器，该振荡器能根据施加的电压改变它的振动频率，以及
第二参考相位检测器的输出被加于参考电压控制振荡器。
55.根据权利要求49至54中任一个的时钟再生电路，其中
除了参考电压控制振荡器外的元件被集成于一个芯片中，以及
参考电压控制振荡器由芯片之外提供。
56.一种时钟再生电路，包括许多频率同步装置，
每个频率同步装置包括：
一个电压控制振荡器，可以根据施加的电压改变它的振动频率；
一个参考相位检测装置，将从电压控制振荡器输出的振动信号与一个第一参考时钟相比较，并根据相位差输出一个信号；以及
一个低通滤波器，从参考相位检测装置的输出信号中去除高频成分，
其中低通滤波器的输出被反馈给电压控制振荡器，从而在包括相位误差零点的预定的相位误差范围内，反馈环不改变振动信号，而且在上述范围之外使电压控制振荡器的振动频率与第一参考时钟的频率一致，以及
电压控制振荡器完全根据第二参考时钟(fd)运算。
57.根据权利要求56的时钟再生电路，包括：
连续时钟同步装置，通过电压控制振荡器的同步输出产生一个连续时钟；以及
相位检测装置，将从连续时钟同步装置输出的同步时钟与第一参考信号比较，并根据一个相位差给低通滤波器输出一个信号。
CN95102687A 1994-03-11 1995-03-11 时钟再生电路及其所用元件 Expired - Fee Related CN1128520C (zh)

Applications Claiming Priority (15)

Application Number Priority Date Filing Date Title
JP041054/1994 1994-03-11
JP041054/94 1994-03-11
JP4105494 1994-03-11
JP047145/94 1994-03-17
JP04714594A JP3368971B2 (ja) 1994-03-17 1994-03-17 周波数同期装置及びクロック信号再生装置
JP047145/1994 1994-03-17
JP220385/94 1994-09-14
JP22038594A JP3418710B2 (ja) 1994-03-11 1994-09-14 周波数誤差検出回路及びこれを用いたクロック再生回路
JP220385/1994 1994-09-14
JP329597/94 1994-12-01
JP6329597A JPH08163112A (ja) 1994-12-01 1994-12-01 誤差検出回路及びこれを用いたクロック再生回路
JP329597/1994 1994-12-01
JP002232/95 1995-01-10
JP00223295A JP3640422B2 (ja) 1995-01-10 1995-01-10 クロック再生回路及び周波数誤差推定回路
JP002232/1995 1995-01-10

Publications (2)

Publication Number Publication Date
CN1114809A true CN1114809A (zh) 1996-01-10
CN1128520C CN1128520C (zh) 2003-11-19

Family

ID=27518220

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95102687A Expired - Fee Related CN1128520C (zh) 1994-03-11 1995-03-11 时钟再生电路及其所用元件

Country Status (6)

Country Link
US (2) US5610954A (zh)
EP (1) EP0671829B1 (zh)
KR (1) KR0185474B1 (zh)
CN (1) CN1128520C (zh)
DE (1) DE69535087T2 (zh)
TW (1) TW271023B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101002449B (zh) * 2004-08-30 2010-06-09 日本电气株式会社 时钟再生电路
CN101431816B (zh) * 2008-11-19 2010-07-28 华为终端有限公司 一种频率差的获取方法及终端
CN101207436B (zh) * 2007-12-12 2012-08-15 上海华为技术有限公司 一种反馈延时锁相装置及方法以及相位误差检测单元
CN102739205A (zh) * 2011-04-13 2012-10-17 西门子公司 时钟生成系统
CN102830379A (zh) * 2009-11-06 2012-12-19 株式会社东芝 相位比较器
CN103138735A (zh) * 2013-01-25 2013-06-05 深圳市国微电子有限公司 积分速率可变的单位增益正反馈积分器及时钟恢复电路
CN110007162A (zh) * 2017-11-29 2019-07-12 台湾积体电路制造股份有限公司 用于监测模拟系统及数字系统中的瞬态时间的电路
CN111404545A (zh) * 2020-04-20 2020-07-10 成都华微电子科技有限公司 带数字修调功能的振荡器电路和时钟信号生成方法
CN111697966A (zh) * 2019-03-13 2020-09-22 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112289357A (zh) * 2019-07-23 2021-01-29 华邦电子股份有限公司 存储器装置及其控制方法
US20210126766A1 (en) * 2018-07-10 2021-04-29 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit
CN112825472A (zh) * 2019-11-21 2021-05-21 连恩微电子有限公司 一种频率数据恢复电路与其频率维持方法
CN117294286A (zh) * 2023-11-27 2023-12-26 深圳新声半导体有限公司 射频开关控制电路

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2312578B (en) * 1996-04-25 2000-07-05 Plessey Semiconductors Ltd Phase-locked loops
TW363305B (en) * 1996-09-06 1999-07-01 Koninkl Philips Electronics Nv A receiver, a frequency synthesis circuit and a charge pump
US6044123A (en) * 1996-10-17 2000-03-28 Hitachi Micro Systems, Inc. Method and apparatus for fast clock recovery phase-locked loop with training capability
US6115438A (en) * 1996-12-12 2000-09-05 Texas Instruments Incorporated Method and circuit for detecting a spurious lock signal from a lock detect circuit
US5970106A (en) * 1997-02-25 1999-10-19 Nec Corporation Phase locked loop having a phase/frequency comparator block
JP3308846B2 (ja) * 1997-03-14 2002-07-29 株式会社東芝 位相同期回路及び記録再生装置
US5818304A (en) * 1997-03-20 1998-10-06 Northern Telecom Limited Phase-locked loop
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6320921B1 (en) * 1997-09-29 2001-11-20 Texas Instruments Incorporated Fast acquisition clock recovery using a directional frequency-phase detector
US6052010A (en) * 1997-10-24 2000-04-18 Cypress Semiconductor Corp. Circuit, apparatus and method for generating signals phase-separated by ninety degrees
US6229864B1 (en) * 1997-12-18 2001-05-08 Philips Electronics North America Corporation Phase locked loop lock condition detector
US6389090B2 (en) * 1998-02-06 2002-05-14 3Com Corporation Digital clock/data signal recovery method and apparatus
US6081572A (en) * 1998-08-27 2000-06-27 Maxim Integrated Products Lock-in aid frequency detector
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
FR2783986B1 (fr) * 1998-09-30 2000-12-15 St Microelectronics Sa Procede et dispositif de generation d'un signal d'horloge
US6587528B1 (en) * 1998-10-12 2003-07-01 Ericsson Inc. Systems and methods for extracting and digitizing phase and frequency information from an analog signal
US6100721A (en) * 1999-02-01 2000-08-08 Motorola, Inc. Circuit and method of extending the linear range of a phase frequency detector
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000278341A (ja) * 1999-03-25 2000-10-06 Sanyo Electric Co Ltd 直交位相復調回路
JP3327249B2 (ja) * 1999-05-11 2002-09-24 日本電気株式会社 Ｐｌｌ回路
US6853696B1 (en) * 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US20020118006A1 (en) * 2000-06-02 2002-08-29 Enam Syed K. Phase frequency detector
KR100374034B1 (ko) * 2000-09-05 2003-02-26 삼성전자주식회사 광 수신기의 자기 진단 장치 및 그 방법
JP2002124937A (ja) * 2000-10-16 2002-04-26 Nec Corp 同期はずれ検出回路
JP2002198808A (ja) * 2000-10-19 2002-07-12 Sony Corp Ｐｌｌ回路および光通信受信装置
JP3617456B2 (ja) * 2000-10-19 2005-02-02 ソニー株式会社 Ｐｌｌ回路および光通信受信装置
JP3450293B2 (ja) 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
US20020093986A1 (en) * 2000-12-30 2002-07-18 Norm Hendrickson Forward data de-skew method and system
WO2002054648A2 (en) * 2000-12-30 2002-07-11 Vitesse Semiconductor Corporation Data de-skew method and system
US20020090045A1 (en) * 2001-01-10 2002-07-11 Norm Hendrickson Digital clock recovery system
US7136441B2 (en) * 2001-01-24 2006-11-14 Matsushita Electric Industrial Co., Ltd. Clock recovery circuit
WO2002062004A1 (en) 2001-02-01 2002-08-08 Vitesse Semiconductor Corporation Rz recovery
KR100418017B1 (ko) * 2001-05-24 2004-02-11 최우영 데이터 및 클럭 복원회로
US6509801B1 (en) * 2001-06-29 2003-01-21 Sierra Monolithics, Inc. Multi-gigabit-per-sec clock recovery apparatus and method for optical communications
US6990164B2 (en) 2001-10-01 2006-01-24 Freescale Semiconductor, Inc. Dual steered frequency synthesizer
US6781469B2 (en) 2002-09-13 2004-08-24 Mediatek Incorporation Phase-locked loop having phase detector error signal reshaping and method thereof
US7386084B2 (en) * 2002-11-06 2008-06-10 Broadcom Corporation Method and system for pattern-independent phase adjustment in a clock and data recovery (CDR) circuit
US6977959B2 (en) * 2003-01-17 2005-12-20 Xilinx, Inc. Clock and data recovery phase-locked loop
US7057435B2 (en) * 2003-05-30 2006-06-06 Regents Of The University Of California Distributed delay-locked-based clock and data recovery systems
US7168027B2 (en) * 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
JP4586730B2 (ja) * 2003-12-08 2010-11-24 日本電気株式会社 クロックデータ再生回路
US7009436B2 (en) * 2004-04-09 2006-03-07 Pericom Technology (Shanghai) Co., Ltd. Pulsewidth control loop device with complementary signals
US7149145B2 (en) 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US20060017471A1 (en) * 2004-07-20 2006-01-26 Exar Corporation Phase detector
US7411426B2 (en) * 2004-07-20 2008-08-12 Exar Corporation Phase detector for RZ
KR100630336B1 (ko) * 2004-07-22 2006-09-29 삼성전자주식회사 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법
FR2878093B1 (fr) * 2004-11-15 2007-02-09 Commissariat Energie Atomique Circuit de conversion temps-tension symetrique
US7555089B2 (en) * 2005-05-20 2009-06-30 Honeywell International Inc. Data edge-to-clock edge phase detector for high speed circuits
US20070019350A1 (en) * 2005-06-24 2007-01-25 Power Analog Microelectronics, Inc. Short circuit protection for complementary circuit
TWI311865B (en) * 2005-07-01 2009-07-01 Via Tech Inc Clock and data recovery circuit and method thereof
US7461365B1 (en) * 2005-07-09 2008-12-02 Lightspeed Logic, Inc. Increased effective flip-flop density in a structured ASIC
CN101454620B (zh) * 2005-11-30 2012-07-04 开利公司 利用脉宽调制技术的多回路制冷剂系统
US20070139159A1 (en) * 2005-12-15 2007-06-21 Intelleflex Corporation Clock generation circuit
US8332793B2 (en) * 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
KR101301698B1 (ko) * 2006-08-24 2013-08-30 고려대학교 산학협력단 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로
JP5120375B2 (ja) * 2007-03-09 2013-01-16 日本電気株式会社 クロックレス伝送システムおよびクロックレス伝送方法
WO2009116296A1 (ja) * 2008-03-21 2009-09-24 パナソニック株式会社 同期制御回路、及び映像表示装置
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
TWI381646B (zh) * 2009-10-01 2013-01-01 Mstar Semiconductor Inc 鎖相迴路之迴路頻寬控制裝置及迴路頻寬控制方法
US8198927B2 (en) 2010-02-01 2012-06-12 Analog Devices, Inc. High speed charge pump
US8222932B2 (en) * 2010-02-23 2012-07-17 Agilent Technologies, Inc. Phase-locked loop with switched phase detectors
CN101841327A (zh) * 2010-03-05 2010-09-22 中兴通讯股份有限公司 一种信号处理系统和方法
KR20120081353A (ko) * 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 동기 회로
KR101947814B1 (ko) * 2012-09-06 2019-02-14 한국전자통신연구원 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법
KR101935832B1 (ko) * 2012-10-31 2019-01-07 한국전자통신연구원 신호의 듀티비 조절 장치
KR20160037656A (ko) * 2014-09-29 2016-04-06 삼성전자주식회사 에러 검출기 및 발진기의 에러 검출 방법
US9479208B2 (en) * 2014-09-30 2016-10-25 Stmicroelectronics S.R.L. System for the correction of the phase error of two in-phase and quadrature signals, corresponding device and method
DE112016001357T5 (de) * 2015-03-23 2017-12-07 Microsemi SoC Corporation Hybrid-Phasenregelkreis mit breitem Einrastbereich
TWI554037B (zh) * 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
CN109450439B (zh) * 2015-04-23 2022-06-07 群联电子股份有限公司 时脉数据恢复电路模块、存储器存储装置及相位锁定方法
US10069503B2 (en) * 2016-05-30 2018-09-04 Microsemi Semiconductor Ulc Method of speeding up output alignment in a digital phase locked loop
US10651861B2 (en) 2018-10-15 2020-05-12 Analog Devices, Inc. Filterless digital phase-locked loop
US10972108B1 (en) * 2019-12-06 2021-04-06 Qualcomm Incorporated Systems and methods for reduction of in-phase and quadrature-phase (IQ) clock skew
US10840919B1 (en) * 2020-01-24 2020-11-17 Texas Instruments Incorporated Frequency domain-based clock recovery
CN111310393B (zh) * 2020-02-28 2023-08-04 Oppo广东移动通信有限公司 仿真时钟产生方法及相关产品
US12027962B2 (en) 2021-02-03 2024-07-02 Texas Instruments Incorporated Load regulation
US12088303B1 (en) 2023-02-23 2024-09-10 Qualcomm Incorporated Self-calibrated phase tuning system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4129748A (en) * 1975-09-10 1978-12-12 Idr, Inc. Phase locked loop for providing continuous clock phase correction
FR2523383B1 (fr) * 1982-03-15 1985-11-22 Thomson Csf Dispositif de recuperation de frequence d'horloge en transmission numerique
US4464771A (en) * 1982-04-02 1984-08-07 Motorola, Inc. Phase-locked loop circuit arrangement
JPS58182938A (ja) * 1982-04-21 1983-10-26 Toshiba Corp Ｐｌｌ形タイミング抽出回路
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
US4780844A (en) * 1986-07-18 1988-10-25 Commodore-Amiga, Inc. Data input circuit with digital phase locked loop
CA1284361C (en) * 1986-08-29 1991-05-21 Mitel Corporation Analog phase locked loop
US4773085A (en) * 1987-06-12 1988-09-20 Bell Communications Research, Inc. Phase and frequency detector circuits
JPS645351A (en) * 1987-06-26 1989-01-10 Sharp Kk Boosting circuit
US5173617A (en) * 1988-06-27 1992-12-22 Motorola, Inc. Digital phase lock clock generator without local oscillator
US5027085A (en) * 1989-10-03 1991-06-25 Analog Devices, Inc. Phase detector for phase-locked loop clock recovery system
US5276716A (en) * 1990-02-15 1994-01-04 Advanced Micro Devices Inc. Bi-phase decoder phase-lock loop in CMOS
FR2673344B1 (fr) * 1991-02-22 1993-05-28 Telecommunications Sa Comparateur de phase/frequence pour circuit de recuperation de rythme.
US5285483A (en) * 1992-04-07 1994-02-08 Seiko Epson Corporation Phase synchronization circuit
US5455540A (en) * 1994-10-26 1995-10-03 Cypress Semiconductor Corp. Modified bang-bang phase detector with ternary output

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101002449B (zh) * 2004-08-30 2010-06-09 日本电气株式会社 时钟再生电路
CN101207436B (zh) * 2007-12-12 2012-08-15 上海华为技术有限公司 一种反馈延时锁相装置及方法以及相位误差检测单元
CN101431816B (zh) * 2008-11-19 2010-07-28 华为终端有限公司 一种频率差的获取方法及终端
US8437701B2 (en) 2008-11-19 2013-05-07 Huawei Device Co., Ltd. Method and terminal for acquiring frequency difference
CN102830379A (zh) * 2009-11-06 2012-12-19 株式会社东芝 相位比较器
CN102830379B (zh) * 2009-11-06 2015-01-21 株式会社东芝 相位比较器
US9052367B2 (en) 2009-11-06 2015-06-09 Kabushiki Kaisha Toshiba MRI RF coil control signals modulated onto the RF coil clock signal
CN102739205A (zh) * 2011-04-13 2012-10-17 西门子公司 时钟生成系统
CN102739205B (zh) * 2011-04-13 2015-09-16 西门子公司 时钟生成系统
CN103138735A (zh) * 2013-01-25 2013-06-05 深圳市国微电子有限公司 积分速率可变的单位增益正反馈积分器及时钟恢复电路
CN110007162A (zh) * 2017-11-29 2019-07-12 台湾积体电路制造股份有限公司 用于监测模拟系统及数字系统中的瞬态时间的电路
CN110007162B (zh) * 2017-11-29 2023-01-13 台湾积体电路制造股份有限公司 用于监测瞬态时间的电路、方法以及系统
US20210126766A1 (en) * 2018-07-10 2021-04-29 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit
US11777701B2 (en) * 2018-07-10 2023-10-03 Socionext Inc. Phase synchronization circuit, transmission and reception circuit, and integrated circuit
CN111697966A (zh) * 2019-03-13 2020-09-22 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN111697966B (zh) * 2019-03-13 2023-08-04 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112289357A (zh) * 2019-07-23 2021-01-29 华邦电子股份有限公司 存储器装置及其控制方法
CN112825472A (zh) * 2019-11-21 2021-05-21 连恩微电子有限公司 一种频率数据恢复电路与其频率维持方法
CN111404545A (zh) * 2020-04-20 2020-07-10 成都华微电子科技有限公司 带数字修调功能的振荡器电路和时钟信号生成方法
CN111404545B (zh) * 2020-04-20 2022-07-29 成都华微电子科技股份有限公司 带数字修调功能的振荡器电路和时钟信号生成方法
CN117294286A (zh) * 2023-11-27 2023-12-26 深圳新声半导体有限公司 射频开关控制电路
CN117294286B (zh) * 2023-11-27 2024-04-02 深圳新声半导体有限公司 射频开关控制电路

Also Published As

Publication number Publication date
EP0671829A2 (en) 1995-09-13
KR0185474B1 (ko) 1999-05-15
CN1128520C (zh) 2003-11-19
DE69535087T2 (de) 2006-12-21
EP0671829A3 (en) 1997-04-16
EP0671829B1 (en) 2006-06-28
TW271023B (zh) 1996-02-21
DE69535087D1 (de) 2006-08-10
KR950028348A (ko) 1995-10-18
US5889828A (en) 1999-03-30
US5610954A (en) 1997-03-11

Similar Documents

Publication Publication Date Title
CN1114809A (zh) 时钟再生电路及其所用元件
CN1761184A (zh) 高速时钟和数据恢复系统
CN100336304C (zh) 时钟控制方法及其控制电路
CN1165850C (zh) 采样时钟生成电路、数据传送控制装置和电子设备
US7302026B2 (en) Clock recovery circuit and electronic device using a clock recovery circuit
CN1753308A (zh) 编码装置和解码装置
CN1175421C (zh) 逻辑电路
KR101694926B1 (ko) 고속 시리얼라이저/디시리얼라이저에 대한 정확한 클럭 위상 신호들을 생성하기 위한 회로
CN1956329A (zh) 产生时钟信号的时钟产生电路和方法
CN1647012A (zh) 电子电路
CN1348625A (zh) 使用分谐波频率变换器体系的直接转换接收器及相关的预处理器
CN1700353A (zh) 具有延迟锁定回路的存储设备
CN1055579C (zh) 电流指令型脉宽调制逆变装置
JP2003069390A (ja) Ｐｌｌ回路
CN1185688A (zh) 光时分解复用装置和信号开关法及光时分复用传输系统
CN1084087C (zh) 信号系统
CN1471257A (zh) 信号传送方法、系统、逻辑电路及液晶驱动装置
CN103001628A (zh) 高速串行接口的多相时钟产生电路中用的鉴相和启动电路
CN1473318A (zh) 显示板驱动电路
CN1235713A (zh) 数字波形整形电路、频率倍增电路和外部同步方法以及外部同步电路
CN1140855C (zh) 电子装置及其控制方法
CN1215480C (zh) 半导体存储部件及其控制方法
CN1723607A (zh) 用于生成高频电磁振荡的振荡器电路
CN1607731A (zh) 相位误差确定方法和数字锁相环系统
CN1474507A (zh) 输出和输入电路、电子电路、多路复用器和去多路复用器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031119

Termination date: 20120311