CN1235713A - 数字波形整形电路、频率倍增电路和外部同步方法以及外部同步电路 - Google Patents

Abstract

本发明提供一种不管输入信号是不是占空50%的信号,都被整形成占空50%的波形而输出的波形整形电路等。设置有接收由定时发生电路2生成的定时信号,决定指示要输出的数字信号的占空50%的定时位置的占空决定电路,在输入时钟信号EXT－CK的1周期T的整数倍的每个间隔到来的第1周期内,计测1周期的长度的周期测定电路10、基于该值算出1周期的一半的长度的运算电路19、在上述间隔内的第2的各周期内实行其长度计测的实测电路20、以及当该计测值与上述算出的值一致时,把符合输出作为上述占空50%的定时位置而输出的符合电路28而构成,基于与输入时钟信号EXT－CK的前沿同步的信号,和由上述占空决定电路3决定指示的定时位置,生成输出具有与上述占空50%相当的脉冲宽度的数字信号。

Description

数字波形整形电路、频率倍增电路和 外部同步方法以及外部同步电路

本发明涉及一种数字波形整形电路、频率倍增电路和作出频率与数字输入信号的频率相同，相位与外部触发信号的相位位置一致的数字信号的外部同步方法以及外部同步电路。

一般地说，半导体有源器件的截止频率有限，使用的最高频率受其制约。

例如，在图21中，数字信号(1)和(2)的波形重复，频率f是相同的。但是，对于信号(1)的波形，上升的H电平区间TA与下降的L电平区间TB之比为1∶1(占空50％)，而在信号(2)的波形，由于区间TA与区间TB之比不是1∶1，看上去的频率f上升了。因此，作为半导体有源器件的IC，接收占空50％的信号(1)的输入波形，在可动作范围的整个上限进行动作时，输入信号的波形，若从占空50％的状态(信号(1))变成比其小的占空波形(信号(2))时，决定在该IC中输入超过该可动作范围的频率，该IC就不能进行响应该输入信号频率的动作。

因此，处理的数字信号，作为区间TA与区间TB之比为1∶1(占空50％)的波形是令人满意的。换句话说，常常要将处理数字信号整形为占空50％，用同样的半导体有源器件，就变成可以处理更高的频率信号。

根据这样的观点，让我们来考察数字波形整形电路、频率倍增电路和外部同步电路。

(1)数字波形整形电路

从来，在作出频率与输入信号的频率相同，相位与触发信号的相位位置一致的信号的同步信号选择电路中，进行从基准信号So作出n个相位不同的副基准信号Sa、Sb、Sc。例如，在示于图22的同步信号选择电路(特开昭61-95606号)中，接收需要用的同步输出信号的重复频率f的m倍(m为2以上的整数)频率的基准信号So，通过用延迟要素DL1、DL2顺次偏移该基准信号的相位，造成n个(n为2以上的整数)相位不同的副基准信号Sa、Sb、Sc，在接收触发信号G时，用分频器823、824和825由这些副基准信号开始分频，把这些分频后的信号在逻辑电路822进行逻辑合成，以其输出为同步输出信号，而成为取出电路。

该同步信号选择电路，虽然作为基准信号需要处理同步输出信号的频率f的m倍频的信号，但是与相位分割数，即副基准信号数n对应，跳动减少了。

这样，在同步信号选择电路中，从基准信号So作出n个相位不同的副基准信号Sa、Sb、Sc是重要的，但从来，采用串联连接多个延迟要素DL1、DL2…，其上通过基准信号，进行使相位顺次偏移的操作办法而生成的。

但是，在使上述相位顺次偏移的技术，若要处理高频(大约50MHz～100MHz)，则通向延迟要素DL1、DL2…前的信号波形，对通过各延迟要素的度数一点一点偏移，就没有分割相位的意义了。特别是，假定通过延迟要素前的信号波形就是占空50％的波形信号，由于通过延迟要素，信号波形按占空50％来偏移的情况下，处理的频率实质上升高了，就有超出IC的可动作的能力的频率界限出来的问题。

并且，在使上述相位顺次偏移的技术中，与相位分割数，即副基准信号数n相应跳动减少了。在处理低频(大约1Mhz)的情况下，应准备延迟要素的个数要2000～3000个，不管是经济上方面还是器件发热上都不利。

因此，不能采取使上述相位顺次偏移的技术，而只能使用少数半导体要素，就可以操作波形的实用的波形整形电路的出现是所希望的。

(2)频率倍增电路

尽管，在构成得到50％占空输出的频率倍增电路的情况下，一般地说，对输入数字信号(由50％占空进行偏移的信号)进行1/2分频，延迟90度相位，用异或作为输出。但是，除此之外，所得到的频率与最初输入时钟就变成同样的啦。

在这里，可以考虑采用偏移45度、90度、135度相位的信号。

不过，在使用这种相位偏移技术的情况下，频率倍增电路的构造变得复杂起来，而且，若处理频率变化，就得重做设计。因此，实际上，利用可以作为频率的2倍频的振荡器，通过对该频率进行分频，得到目标的频率就是实况。

这里，用简单结构，而且被整形为占空50％的波形进行输出的实用的频率倍增电路是所希望的。

(3)外部同步电路

以往，在彩色图象信号的写入用时钟信号发生电路或读出用时钟信号发生电路等中，需要与水平同步信号同步，发生时钟信号的外部同步电路。

以往，把作出频率与输入信号频率相同，相位与触发信号的相位位置一致的信号作为同步信号选择电路，有图22所示的电路(特开昭61-95606)。另外，至于该同步信号选择电路，由于上面已说过，这里说明从略。

如上述的那样，在从来的同步信号选择电路中，由基准信号So作出n个相位不同的副基准信号Sa、Sb、Sc是重要的，但从来是，采用串联连接多个延迟要素DL1、DL2…，其上通过基准信号，进行使相位顺次偏移的操作办法而生成的。

但是，在使上述相位顺次偏移的技术中，若要处理高频(大约50MHz～100MHz)，则在延迟要素DL1、DL2…中通过前的信号波形，在通过各延迟要素的度数上面一点一点偏移起来，就没有分割相位的意义了。特别是，假定通过延迟要素前的信号波形就是占空50％的波形信号，由于通过延迟要素，信号波形按占空50％来偏移的情况下，处理的频率实质上升高了，就有超出IC能动作的能力的频率界限到来的问题。

并且，在使上述相位顺次偏移的技术中，与相位分割数，即副基准信号数n相应跳动减少了。在处理低频(大约1Mhz)的情况下，应准备延迟要素的个数要2000～3000个，不管是经济上还是器件发热上也都不利。

因此，不用使上述相位顺次偏移的技术，可以只用少数半导体器件，取出与触发信号同步的时钟信号的外部同步电路的出现是所希望的。

并且，在从来的外部触发信号变动的情况下，随着信号变动而自动地同步输出时钟是困难的。

在这里，可以使输入时钟信号与外部触发信号同步，用简单结构，而且把输入数字信号整形为占空50％的波形进行输出的实用的外部同步方法和外部同步电路是所希望的。

并且，即使外部触发信号变动，也能随之自动地同步输出时钟的外部同步方法和外部同步电路的提供是所希望的。

本发明的第1个目的，在于提供一种不管输入信号是不是占空50％，都被整形为占空50％的波形而输出的波形整形电路。

本发明的第2个目的，在于提供一种结构简单，且被整形为占空50％的波形而输出的实用性频率倍增电路。

本发明的第3个目的，在于提供一种可使输出时钟信号与外部触发信号同步，结构简单，且数字信号被整形为占空50％的波形而输出的实用性外部同步方法和外部同步电路。并且，本发明的其它目的，还在于提供一种即使外部触发信号变动，也能随之自动地同步输出时钟的外部同步方法和外部同步电路。

为了达到上述第1个目的，根据本发明的一个方案的数字波形整形电路，作为其特征具备：由输入时钟信号(CK)生成所要求的定时信号的定时发生电路(2)；接收在该定时发生电路(2)生成的定时信号，决定并指示应输出的时钟信号的占空50％的定时位置的占空决定电路(3)，具有在输入时钟信号(CK)的1周期(T)整数倍的每个间隔到来的第1周期内，计测1周期长度的周期测定电路(10)、依据该值算出1周期一半长度的运算电路(19)、在输入时钟信号各周期中，实行其长度计测的实测电路(20)、及当该计测值与上述算出的值一致时，把符合输出作为上述占空50％的定时位置进行输出的符合电路(28)的占空决定电路(3)；依据与输入时钟信号(EXT-CK)的前沿同步的信号和上述占空决定电路(3)决定指示的定时位置，生成输出具有与上述占空50％相当的脉冲宽度的时钟信号(RS-FFQ)的宽度生成电路(5)。

根据上述方案的数字波形整形电路是取出与原频率同一频率的电路。在输入时钟信号(CK)的1周期(T)的整数倍的每个间隔到来的第1周期内，用周期测定电路(10)计测1周期的长度。依据该计测值，运算电路(19)算出与1周期的一半的长度相当的值。而且，在输出时钟信号的各周期内，用实测电路(20)实行该长度的计测，在该计测值与上述算出的值一致时，就从符合电路(28)输出符合输出。该符合输出就是表示上述占空50％的定时位置。

根据上述方案，在宽度生成电路(5)中，用与输入时钟信号(CK)的前沿同步使脉冲上升，通过由上述占空决定电路(3)决定指示的定时位置，即符合输出使之下降，可以生成输出具有与上述占空50％相当的脉冲宽度时钟信号(RS-FFQ)。

不管是在输入时钟信号(CK)保持怎样周期长度的情况下，或是输入时钟信号(CK)也是其占空变动的波形信号，常常作为输出得到占空50％的波形的输出。而且，可以看起来提高了使用半导体有源器件的频率界限。

根据另一个延展性数字波形整形电路，作为其特征具备：包括从输入时钟信号(CK)，空出输入时钟信号(CK)的1周期(T)的整数倍的间隔，指示作为其1周期的长度要计测的目标计测区间(T1)的信号(1/2CK)、在该目标计测区间范围指示用于持续计测动作的实际计测区间(T3)的信号(1/2CKW)、在各输入时钟信号EXT-CK的每一个从其前沿开始到下一次输出时钟的前沿为止前，决定最终的振荡校正区间(T4)的信号(CKW)生成所要求的定时信号的定时发生电路(2)；具有接收由该定时发生电路生成的实际计测区间(T3)的信号(1/2CK)，只在该实际计测区间振荡的延迟线振荡器(11)、对该延迟振荡器的振荡循环数进行计数的计数器(17)、在上述目标计测区间结束时，锁存该计数值的锁存电路(18)的周期测定电路(10)；具有用在上述周期测定电路(10)锁存的计数值算出其一半值的运算电路(19)；接收振荡校正区间(T4)的信号(CKW)，只在该振荡校正区间(T4)振荡的延迟线振荡器(21)、计数该延迟线振荡器的振荡循环数的计数器(27)的实测电路(20)；把上述实测电路(20)的计数器的输出值与用运算电路(19)算出的值进行比较，两者一致时，发生符合输出的符合电路(28)；以及依据上述符合电路(28)的符合输出指示的定时位置，生成具有相当于上述占空50％的脉冲宽度的时钟信号(RS-FFQ)而输出的宽度生成电路(5)。

由上述方案所得的作用效果，虽然基本上与上述方案情况相同，但由于利用振荡器输出计测的形式，故相位误差也不成问题。因此，与现有的进行相位分割而产生定时位置的分度的情况相比，用非常少的几个延迟器件就可以进行高精度的测定。

根据另一个方案的数字波形整形电路，作为其特征具有：从一定周期的输入时钟信号(CK)生成所要求的定时信号的定时发生电路(2)；接收上述定时信号，决定指示要输出时钟信号的占空50％的定时位置的占空决定电路(3、4)，具备至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路(3)和第2占空决定电路(4)；上述第1和第2占空决定电路(3、4)具有延迟线振荡器(11)和计数其振荡循环数的计数器(17)，算出其计数值的一半的值的运算电路(19)、和把该运算电路的输出作为一个输入而把上述计数器的输出作为另一个输入的符合电路(28)；依据上述第1占空决定电路(3)，首先在输入时钟信号(CK)的1周期(T)的整数倍的每个间隔到来的第1周期内，采用使延迟线振荡器(11)振荡并用计数器(17)计数其振荡循环数的办法，实行自各周期前沿起是长度计测，当该计测值与上述算出的值一致时，作为上述占空50％的定时位置从符合电路(28)输出符合输出(SA)；上述第2占空决定电路(4)，对于上述第1占空决定电路(3)，至少1周期部分重合而且2周期部分偏移动作，作为上述占空50％的定时位置输出符合输出(SB)；从该上述第1和第2的占空决定电路(3、4)来的符合输出(SA、SB)和与输入时钟信号EXT-CK的前沿同步的第1组信号(SET-A,SET-B)，生成具有相当于上述占空50％的脉冲宽度的时钟信号(RS-FFA-Q、RS-FFB-Q)而输出的宽度生成电路(5)。

在这种方案的数字波形整形电路中，使用至少互相1周期部分重合而且2周期部分偏移动作的第1和第2的占空决定电路(3、4)，由此，得到表示上述占空50％的定时位置的符合输出(SA、SB)。在宽度生成电路(5)中，采用与输入时钟信号(CK)的前沿同步的信号使脉冲上升，用上述符合输出使之下降的办法，可以输出具有相当于占空50％的脉冲宽度的时钟信号(RS-FFA,B-Q)。

因此，从这样的数字波形整形电路，输入时钟信号(CK)即使保持这样的周期长度的情况下，并且，输入时钟信号(CK)也是其占空变动的波形的情况下，作为输出，常常得到频率与原频率相同，占空为50％的波形的输出。

并且，使用至少互相1周期部分重合的且2周期部分偏移动作的第1和第2占空决定电路，由此，得到表示上述占空50％定时位置的符合输出，故可以明确区分目标计测区间和实际计测区间，在1周期宽度整个范围内确实进行目标计测区间的振荡动作。

本发明的另一个数字波形整形电路，其特征是具备：包括从输入时钟信号(CK)，空出输入时钟信号(CK)的1周期(T)整数倍的间隔，指示作为其1周期的长度应计测的目标计测区间(T1A、T1B)的信号(1/2CKA、1/2CKB)，和指示从该目标计测区间起用于持续若干长度计测动作的实际计测区间(T3A、T3B)的信号(WC-A、WC-B)，生成所要求的定时信号的定时发生电路(2)；接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路(3、4)，由延迟线振荡器(11)、计数其振荡循环数的计数器(17)、算出该计数值一半值的运算电路(19)及把该运算电路的输出作为一方的输入把上述计数器的输出作为另一方的符合电路(28)而构成；至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路(3)和第2占空决定电路(4)；在上述第1占空决定电路(3)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)中，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出复位的是第1触发器(6)；在上述第2占空决定电路(4)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)中，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出复位的第2触发器(8)；把上述第1触发器(6)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第1占空决定电路(3)中的第1的OR门(7)；把上述第2触发器(8)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第2占空决定电路(4)中的第2的OR门(9)；取出上述触发器的输出的第3OR门(5b)。

该方案的作用效果与上述的各方案的情况相同。

另一个方案的数字波形整形电路，其特征是具备：包括从输入时钟信号(CK)，空出输入时钟信号(CK)的1周期(T)整数倍的间隔，指示作为其1周期的长度应计测的目标计测区间(T1A、T1B)的信号(1/2CKA、1/2CKB)，和指示从该目标计测区间起用于持续若干长度计测动作的实际计测区间(T3A、T3B)的信号(WC-A、WC-B)，生成所要求的定时信号的定时发生电路(2)；接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路(3、4)，由延迟线振荡器(11)、计数其振荡循环数的计数器(17)、算出该计数值的一半值的运算电路(19)及把该运算电路的输出作为一方的输入而把上述计数器的输出作为另一方的符合电路(28)而构成；至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路(3)和第2占空决定电路(4)；在上述第1占空决定电路(3)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)中，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出进行复位的第1触发器(6)；在上述第2占空决定电路(4)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)中，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出进行复位的第2触发器(8)；把上述第1触发器(6)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第1占空决定电路(3)中的第1的OR门(7)；把上述第2触发器(8)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第2占空决定电路(4)中的第2的OR门(9)；与上述输入时钟信号(CK)的1周期(T)前沿同步每次进行复位，借助于该第1占空决定电路(3)和第2占空决定电路(4)的符合输出而转换状态的输出用第3触发器(5c)。

在本方案中，具备借助于该第1占空决定电路(3)和第2占空决定电路(4)的符合输出而转换状态的输出用第3触发器(5c)。该方案的作用效果与上述的各方案的情况相同。

为了达到上述的第2目的，根据本发明的一个方案的频率倍增电路，其特征是具备：包括从输入时钟信号(CK)，空出输入时钟信号(CK)的1周期(T)整数倍的间隔，指示作为其1周期的长度应计测的目标计测区间(T1A、T1B)的信号(1/2CKA、1/2CKB)，和指示用于使计测动作持续比该目标计测区间要长若干的实际计测区间(T3A、T3B)的信号(WC-A、WC-B)，生成所要求的定时信号的定时发生电路(2)；接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路(3、4)；设有至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路(3)和第2占空决定电路(4)；这时，两占空决定电路(3、4)构成为，分别具有延迟线振荡器(11)、计数其振荡循环数的计数器(17)、算出其计数值的1/4的值、2/4的值和3/4的值的运算电路(219,220,221)、而且，把该运算电路(219,220,221)的上述三次运算结果作为一方的输入而把上述计数器的输出作为另一方的输入，在上述计数器的值与上述三次运算结果重合时，输出其每次符合输出(SA1,SA2,SA1)的符合电路(222,223,224)；在上述第1占空决定电路(3)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)内，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出的最后的输出进行复位的第1触发器(6)；在上述第2占空决定电路(4)之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间(T6A,T6B)内，与输入时钟信号(CK)的1周期(T)前沿同步，每次进行置位，用上述符合输出的最后的输出进行复位的第2触发器(8)；把上述第1触发器(6)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第1占空决定电路(3)中的第1的OR门(7)；把上述第2触发器(8)的输出与指示上述实际计测区间(T3A,T3B)的信号(WC-A,WC-B)输入到第2占空决定电路(4)中的第2的OR门(9)；与上述输入时钟信号(CK)的1周期(T)前沿同步，每次进行复位，借助于由上述第1占空决定电路(3)和第2占空决定电路(4)得到的符合输出(SA1,SA2,SA1)而转换状态的输出用第3触发器(5c)。

在输入时钟信号(CK)的1周期(T)的整数倍的每个间隔到来的第1周期内，计测1周期的长度。根据该计测值，运算电路(219)算出该计数值的1/4的值、2/4的值和3/4的值，即25％、50％、75％的定时值。而且，在上述间隔内的第二的各周期中，实行其长度的计测，在该计测值与上述算出的3个值(计数值的1/4、2/4和3/4)一致时，从符合电路(222,223,224)输出符合输出(SA1,SA2,SA1)。该符合输出就是表示上述占空25％、50％、75％的定时值。

在宽度生成电路(5)中，用与输入时钟信号(CK)的前沿同步的信号，使脉冲上升，采用由上述占空决定电路(3)决定指示的定时位置，即占空25％、50％、75％的定时位置使之进行下降和上升的办法，可以生成输出频率为2倍且其占空为50％的脉冲波形的时钟信号。

不管输入时钟信号(CK)具有怎样的频率和周期长度的情况，并且，输入时钟信号(CK)也是占空变动着的波形，作为输出总是可以得到占空50％的波形倍增输出。即，常常，可以输出频率为2倍且其占空为50％的脉冲波形的时钟信号。因而，可以看到提高使用半导体有源器件的频率界限。

因为是利用延迟线振荡器输出的计测方式，所以相位误差也不成问题。因而，可以进行非常高精度的测定。

并且，使用至少互相1周期部分重合的而且2周期部分偏移动作的第1和第2占空决定电路(3、4),并分别地前置触发器(6,8)和OR门(7,9)。因此，在实际测定区间内振荡时，上述前置触发器(6,8)的输出被输入到所属的占空决定电路(3、4)中而且输入到输出一侧，而发生最后的符合输出(SA3)时，就对上述触发器(6,8)进行复位，送向输出一侧的信号消失，避免影响输出一侧。但是，就指示实际计测区间的信号来说，介以OR门(7,9)，确实输入到所属的占空决定电路(3、4)中。即，可以把一个构成占空决定电路的共同延迟线振荡器(11)等确实转换到实际计测区间与振荡校正区间进行动作。因此，与备有2组实际计测区间用和振荡校正用的延迟线振荡器等的情况比较，结构是简单的。

另外，在该频率倍增电路中，使用至少互相1周期部分重合的而且2周期部分偏移动作的第1和第2占空决定电路，因此，交互获得表示上述占空25％、50％、75％的定时位置的符合输出，而能够明确区分目标计测区间和实际计测区间，在1周期的整个宽度内确实进行目标计测区间的振荡动作。并且，与备有2组实际计测区间用和振荡校正用的延迟线振荡器等的情况比较，结构是简单的。

为了达到上述的第3个目的，根据本发明的外部同步方法，在使输入时钟信号与外部触发信号同步的外部同步方法中，其特征是，在下一个的输入时钟信号(EXT-TRIG)到来前的期间，在输出时钟信号的周期(T)生成与输入时钟信号(EXT-TRIG)同步的内部触发信号(INT-TRIG)，把它按时间上前后分开给予(SET-A1,SET-A2)第1占空决定电路(3)和第2占空决定电路(4)；交互地由内部触发信号的位置，计测与输入时钟信号周期的占空50％对应的定时位置，在第1组信号(SET-A1,SET-A2)的位置使输出脉冲上升，在与上述计测到的占空50％对应的定时位置(SA1,SA2)使输出脉冲下降。

除外部触发信号外，由于在自己本身在输入时钟信号的周期(T)内，发生内部触发信号(INT-TRIG)，所以可以容易地与其同步获得输出脉冲。并且，实际上，由内部触发信号的位置，计测算出与输入时钟信号周期的占空50％对应的定时位置，其位置是正确的，并得到占空50％的完整输出。

总之，不管外部触发信号的到来间隔变动的情况，并且，或者外部触发信号的脉冲宽度变动的情况，都不受这些影响，很容易输出与输入时钟信号同步状态的时钟信号。而且，不管是输入时钟信号具有怎样的频率和周期长度的情况，或者输入时钟信号其占空是变动的波形信号，常常，可以输出占空为50％的脉冲波形的时钟信号。因此，可以看到提高使用的半导体有源器件的频率界限。

根据本发明的一个方案的外部同步电路，设置有：在接收来自定时发生电路(301,311)的定时信号，计测来自输入时钟信号(EXT-CK)1周期(T)的外部触发信号(EXT-TRIG)的相位位置，在下一个每1周期T，在与外部触发信号(EXT-TRIG)到来的相位位置对应的相位位置生成内部触发信号(INT-TRIG)而输出的内部触发生成电路(310)；接收上述内部触发信号(INT-TRIG)，在外部触发信号(EXT-TRIG)的各区间，把内部触发信号(TRIG-A)，按前后分成第1群的信号(SET-A1)和第2群的信号(SET-A2)而输出的模式转换信号生成电路(330)；接收上述第1群的信号(SET-A1)而动作的第1触发器(6)；接收上述第2群的信号(SET-A2)而动作的第2触发器(8)；接收上述第1触发器(6)的输出并进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，将上述第1触发器(6)复位的第1占空决定电路(3)；接收上述第2触发器(8)的输出并进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，将上述第2触发器(8)复位的第2占空决定电路(4)；与上述第1群的信号(SET-A1)和第2群的信号(SET-A2)同步进行置位，按照来自上述第1占空决定电路(3)和第2占空决定电路(4)的符合输出，反转动作的输出用触发器(54)。

在下一个外部触发信号(EXT-TRIG)到来前的期间，在输入时钟信号的周期(T)内，生成与外部触发信号(EXT-TRIG)同步的内部触发信号(INT-TRIG)，把它按时间上前后分开给予第1占空决定电路(3)和第2占空决定电路(4)，交互地由内部触发信号的位置，计测与输入时钟信号周期的占空50％对应的定时位置，在内部触发信号的位置使输出脉冲上升，在与上述计测到的占空50％对应的定时位置使输出脉冲下降。除外部触发信号外，由于用自己本身在输入时钟信号的周期(T)内，发生内部触发信号(INT-TRIG)，所以能容易地与其同步获得输出脉冲。而且，实际上即使到来的外部触发信号的脉冲宽度，或外部触发信号到来的间隔是变化的，都能与其同步。并且，实际上由内部触发信号的位置，计测算出与输入时钟信号周期的占空50％对应的定时位置，其位置是正确的，并得到占空50％的完整输出。

根据本发明的另一个方案的外部同步电路，设置有：在接收来自定时发生电路(301,311)的定时信号，计测来自输入时钟信号(EXT-CK)的1周期(T)的外部触发信号(EXT-TRIG)的相位位置，在下一1周期T每个，在与外部触发信号(EXT-TRIG)到来的相位位置对应的相位位置生成基准内部触发信号(INT-TRIG)，且将其交互分到外部触发信号(EXT-TRIG)的A区间和邻接的B区间，作为部触发信号(TRIG-A,TRIG-B)而输出的内部触发生成电路(310)；接收上述内部触发信号(TRIG-A)，在上述A区间内，分别把内部触发信号(TRIG-A)，按前后分成笫1群的信号(SET-A1)和第2群的信号(SET-A2)而输出的A侧的模式转换信号生成电路(330)；接收上述A侧的第1群的信号(SET-A1)而动作的第1触发器(6)和接收上述第2群的信号(SET-A2)而动作的第2触发器(8)；接收上述A侧的第1触发器的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，将上述A侧的第1触发器复位的第1占空决定电路(3A)；接收上述A侧的第2触发器的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，将上述第2触发器复位的笫2占空决定电路(4A)；接收上述内部触发信号的另一方(TRIG-B)，在上述B区间内，分别把内部触发信号(TRIG-B)，按前后分成第1群的信号(SET-B1)和第2群的信号(SET-B2)而输出的B侧的模式转换信号生成电路(330)；接收上述B侧的第1群的信号(SET-B1)而动作的第1触发器(6)和接收上述第2群的信号SET-B2而动作的第2触发器(8)；接收上述B侧的第1触发器(6)的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的第1触发器复位的第1占空决定电路(3B)；接收上述B侧的第2触发器(8)的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的笫2触发器复位的第2占空决定电路(4A)；与上述A侧和B侧各自的第1群的信号(SET-A1,SET-B1)和第2群的信号(SET-A2,SET-B2)同步进行置位，按照来自上述A侧和B侧的各种第1占空决定电路(3)和第2占空决定电路(4)的符合输出，来反转动作的输出用触发器(54)。

上述方案的外部同步电路，由于具备A、B两组上述第1占空决定电路和第2占空决定电路，故外部触发信号即使在一个组的动作中到来的情况下，也可以通过另一组使输出波形而与外部触发信号同步。

根据另一个方案的外部同步电路，其特征是设置有：在接收来自定时发生电路(301,311)的定时信号，计测来自输入时钟信号(EXT-CK)的1周期(T)的外部触发信号(EXT-TRIG)的相位位置，在下一1周期T每个，在与外部触发信号(EXT-TRIG)到来的相位位置对应的相位位置生成基准内部触发信号，且将其交互分到外部触发信号的A区间和邻接的B区间，作为内部触发信号而输出的内部触发生成电路；接收上述内部触发信号的一方，在上述A区间内，分别把内部触发信号，按前后分成笫1群的信号和第2群的信号而输出的A侧的模式转换信号生成电路；接收上述A侧的第1群的信号(SET-A1)而动作的第1触发器和接收上述第2群的信号(SET-A2)而动作的第2触发器；接收上述A侧的第1触发器的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述A侧的第1触发器复位的第1占空决定电路；接收上述A侧的第2触发器的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述第2触发器复位的第2占空决定电路；接收上述内部触发信号的另一方，在上述B区间内，分别把内部触发信号，前后分成第1群的信号和第2群的信号而输出的B侧的模式转换信号生成电路；接收上述B侧的第1群的信号(SET-B1)而动作的第1触发器和接收上述第2群信号(SET-B2)而动作的第2触发器；接收上述B侧的第1触发器的输出而进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的第1触发器复位的第1占空决定电路；接收上述B侧的第2触发器的输出并进行振荡动作，计数其振荡循环数决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的第2触发器复位的第2占空决定电路；与上述A侧和B侧各自的第1群信号和第2群信号同步进行置位，按照来自上述A侧和B侧的各种第1占空决定电路和第2占空决定电路的符合输出，来反转动作的输出用触发器。

图1是表示本发明的数字波形整形电路的第1实施例的图。

图2是表示图1的电路主要部分的动作定时图。

图3是表示本发明的数字波形整形电路的第2实施例的图。

图4是表示图3的电路主要部分的动作定时图。

图5是表示本发明的数字波形整形电路的第3实施例的图。

图6是表示图5的电路主要部分的动作定时图。

图7是本发明的频率倍增电路的的实施例的图。

图8是表示图7电路主要部分工作的时序图。

图9是表示示出本发明的外部同步电路的第1实施例电路的左半部分图。

图10是表示示出本发明的外部同步电路的第1实施例电路的右半部分图。

图11是表示图9和图10的电路主要部分的动作定时图。

图12是图11的定时图的上半部分放大图。

图13是图11的定时图的下半部分放大图。

图14是表示图9的定时发生电路302的具体例电路图。

图15是表示图9的定时发生电路302与模式转换信号生成电路的部分的动作定时图。

图16是表示图的占空决定电路与宽度生成电路的部分的动作定时图。

图17是图16的定时图的上半部分放大图。

图18是图16的定时图的下半部分放大图。

图19是举例示出图9的定时发生电路301生成的CKFA和CKFB的图，示出(a)与输入时钟的1周期重合的情况，(b)与输入时钟的2周期重合的情况。

图20是表示本发明的外部同步电路的另一个实施例的图。

图21是用作说明半导体有源器件使用频率变化的图。

图22是表示使用现有的同步信号选择电路的相位分配部分的结构图。

用于实施发明的最佳方案

以下，根据附图说明本发明的实施例。

《波形整形电路》

图1所示的数字波形整形电路1具有：从输入时钟信号CK生成所需的定时信号CKF、1/2CKW、1/2CK、CK的定时发生电路定时发生电路2、接收由该定时发生电路2生成的定时信号CKF、1/2CKW、1/2CK、CK，决定指示要输出数字信号的所要求占空值(这里占空50％)的定时位置的占空决定电路3、基于由该占空决定电路3决定指示的定时位置，生成具有与上述占空50％相当的脉冲宽度的时钟信号(RS-FFQ)而输出的宽度生成电路5。

(1)定时发生电路2

在图2中，CK是输入到定时发生电路2中的时钟信号，重复频率为一定(周期T)，而占空可变动的时钟信号。在这里，为了容易理解，把输入时钟信号CK，其占空作为在过程中变动波形而作夸张描述。

定时发生电路2，由该输入时钟信号CK，生成示于图2的所需的定时信号CKF、1/2CKW、1/2CK、CK。

其中，CKF是由在输入时钟信号CK的前沿发生的短脉冲构成的定时信号，作为构成宽度生成电路5的RS触发器(以下记为RS-FF)5a使用。

1/2CK是作为输入时钟信号CK的1周期T长度，用于确定要计测区间(目标计测区间)T1的定时信号，具体说是，通过对输入时钟信号CK进行1/2分频而得到的信号。就目标计测区间的确定来说，利用该信号1/2CK的奇数号的1周期区间T。

1/2CKW是在上述目标计测区间T1范围内用于确定持续计测动作的区间(目标计测区间)T3的定时信号。

该1/2CKW，是比上述1/2CK下降慢一些的信号，即与输入时钟信号CK同时上升，而在1/2CK的下降后下降的，宽度为比输入时钟信号CK的1周期T长一些的信号。该1/2CKW可以，例如，由将1/2CK在其1/2周期的宽度内延迟一些的信号生成，通过求它与1/2CK之间的逻辑和来得到。

CKW是关于信号CK，在每次输入时钟信号CK到来的时候，规定从其前沿开始到下一输入时钟前沿之前结束的振荡校正区间的信号，在这里是用于确定实测占空50％的定时位置的区间(振荡校正区间)T4的定时信号。该CKW，在没有进行上述CK计测的周期区间，即上述定时信号1/2CK的偶数号的1周期区间T2中，上述1/2CK的奇数号的1周期区间T1的开始，和与上述1/2CK的偶数号的周期区间T2的结束同时上升，到经过该区间T1和T2的一半部分(占空50％的定时位置)为止，为H电平，以后，在该区间T1结束之前和该区间T2开始之前下降。

(2)第1占空决定电路3

占空决定电路3配备有：接收上述定时信号1/2CK，对于其奇数号的1周期T1，计测其长度的周期测定电路10、接收该测定结果，算出该奇数号的1周期长度T1的一半值，即占空50％的定时位置的运算电路19、接收上述定时信号CKW，在CKW处于H电平期间，对信号CK实测占空50％的定时位置的实测电路20。

周期测定电路10构造是，由延迟线振荡器11、计数器17和锁存电路18构成，运算电路19接收锁存电路18的并行输出，用符合电路28接收该并行输出。

(a)延迟线振荡器11

延迟线振荡器11由在一个输入端子上接收上述定时信号1/2CKW的NAND门12、作为与该NAND门12的输出端子连接的延迟器件奇数级的C-MOS倒相器13、从该倒相器13的输出端子向上述NAND门的另一个输入端子的反馈环14中，所插入的倒相用的单向倒相器15而构成。

在作为延迟器件的倒相器13中，除C-MOS倒相器外，也可以使用ECL倒相器、IIL倒相器等。

该延迟线振荡器11，接收从上述定时发生电路2来的定时信号1/2CKW(实际计测区间T3)，在其前沿开始用于计测的振荡，在后沿停止振荡。即，通常NAND门12，其一个输入端子为逻辑电平L，输出为H,MOS倒相器13，其输出为L，而倒相器15其示出(NAND门12的另一个输入端子)处于H状态，则停止振荡。但是，通常NAND门12的一个输入端子转换为逻辑电平H时，则NAND门12的输出为L，倒相器13的输出为H，倒相器15的输出为L,NAND门12的另一个输入为H,NAND门12的输出为H…就这样改变状态，进行振荡。而且，在1/2CKW(实际计测区间T3)的后沿停止振荡。

该1/2CKW(实际计测区间T3)的前沿，是与上述定时信号1/2CK(目标计测区间T1)的前沿同时的，后沿则比该定时信号1/2CK的后沿迟。总之，该延迟线振荡器11，在将上述输入时钟信号CK进行1/2分频而得到的定时信号1/2CK的前沿，开始振荡，在该1/2CK的后沿之后(目标计测区间T1结束后)停止振荡。因此，在定时信号1/2CK的各奇数号的1周期(目标计测区间T1)的期间持续振荡。

(b)计数器17

计数器17，其时钟CK输入端子与上述延迟线振荡器11的输出端子连接，上述延迟线振荡器11的输出DL-OSCl的变化，即在振荡的每一循环中计数一次发生的输出变化。并且，将上述定时信号1/2CKW(实际计测区间T3)输入到计数器17的归零端子CL上。

因而，计数器17，与延迟线振荡器11的振荡和停止动作相同，且与上述定时信号1/2CK(目标计测区间T1)的前沿同时开始计数，该定时信号1/2CK(目标计测区间T1)在下降时刻以后停止计数。因此，定时信号1/2CK(目标计测区间T1)的各奇数号的1周期区间的期间，持续进行振荡循环数的计数。

(c)锁存电路18

锁存电路18，把上述计数器17的数位输出作为输入，由上述定时发生电路2生成的定时信号1/2CK(目标计测区间T1)输入到时钟输入端子CK上。

因而，该锁存电路18，在定时信号1/2CK(目标计测区间T1)下降的时刻，即目标计测区间T1结束后的时刻，对计数器17的计数值(振荡的循环数)进行锁存。

因而，在锁存电路18中，锁存与定时信号1/2CK(目标计测区间T1)的各奇数号的1周期区间的长度(输入时钟信号的1周期T)对应的振荡循环数的计数值。

(3)运算电路19

运算电路19，接收上述锁存电路18的输出，算出在定时信号1/2CK(目标计测区间T1)的奇数号的1周期的期间的振荡循环数的计数值的一半值，即50％的占空值。该值成为符合电路28的一个输入。

(4)实测电路20

实测电路20，具有与上述周期测定电路10的情况同样构成的延迟线振荡器21和第2计数器27。

该延迟线振荡器21和第2计数器27，接收上述定时信号CKW。因此，延迟线振荡器21，在CKW处于H电平期间(振荡校正区间T4)，持续进行振荡。

在进行着该振荡的区间T4的期间，计数器27给延迟线振荡器21的振荡循环数进行计数。在其计数过程中，计数值，通过有关信号CK占空50％的定时位置。

(5)符合电路28

符合电路28，将由上述运算电路19得到的占空50％的算出值作为一个输入，把从上述计数器27得到的计数值作为另一个输出，将两者重合起来。

因此，若延迟线振荡器21和计数器27进入到偶数号的1周期区间，计数值增加起来，则在其过程中通过与占空50％相当的计数值，而在该时刻，在符合电路28里，出现如图2的符合输出SA。

另外，在奇数号的最初1周期T1内，没有符合输出SA出现。

这样一来，第1占空决定电路3，决定要输出数字信号的所要求的占空值(占空50％)的定时位置，且将其作为符合输出SA，指示给宽度生成电路5。

(6)宽度生成电路5

宽度生成电路5，在该RS-FF5a的置位输入端子上接收上述定时信号CKF，在复位输入端子R上接收上述符合输出SA。因此，宽度生成电路5的RS-FF5a，通过输入时钟信号CK的1周期的每个前沿发生的定时信号CKF进行置位，通过在占空50％的定时位置产生的符合输出SA进行复位。

从而，从宽度生成电路5的RS-FF5a的输出Q，得到在输入时钟信号CK的每1周期的各脉冲前沿上升的，在占空50％的定时位置下降的漂亮的时钟输出。

另外，由于在奇数号的最初1周期T1内，没有符合输出SA出现，故该部分为可以忽略。

这样，输入时钟信号CK的占空，即使过程中是变化的这种波形，借助于用该数字波形整形电路1，一定变成被整形输出(RS-FFQ)为具有占空50％的波形漂亮的时钟信号。

(7)第2实施例

图3示出第2实施例。这里设有同样结构的2组占空决定电路3、4，两个电路，如图4所示进行动作循环C1,C2，生成互相输入时钟信号EXT-CK的仅仅2个周期偏移那样地交互动作。另外，根据需要，把第1占空决定电路3称为A侧，而把第2占空决定电路4称为B侧，并附加字母A、B于参照符号后加以区别。

(I)占空决定电路3、4

第1占空决定电路3，如图4所示，把输入时钟信号EXT-CK的连续4个周期(4T)，作为重复的1个单位(动作循环C1)进行处理，其中前半的第1周期(t1)内计测输入时钟信号EXT-CK的1周期长度(A侧的目标计测区间)T1A，使用该计测结果，算出1周期长度T的一半值(占空50％的定时位置)，依据该值，在继续后半的第3周期(t3)和第4周期(t4)内，分别计测从输入时钟信号EXT-CK的前沿到与该算出值重合为止(即到占空50％的定时位置为止)的长度T5A，在已一致的时刻，就输出作为占空50％的定时位置的意思的符合输出SA。

第2占空决定电路4，与第1占空决定电路3，只有2周期部分的偏移。即，第2占空决定电路4，将图4中以t3～t6示出的输入时钟信号EXT-CK的连续4周期(4T)作为重复的单位(动作循环C2)进行处理，其中前半的第1周期(t3)内计测输入时钟信号EXT-CK的1周期长度(B侧的目标计测区间)T1B，使用该计测结果，算出1周期长度T的一半值(占空50％的定时位置)，依据该值，在继续后半的第3周期(t5)和第4周期(t6)内，分别计测从输入时钟信号EXT-CK的前沿到与该算出值重合为止(即到占空50％的定时位置为止)的长度T5B，在已一致的时刻，就输出作为占空50％的定时位置的意思的符合输出SB。

上述占空决定电路3、4，在图1中已说过占空决定电路3的结构故从略，它由1组延迟线振荡器11、计数器17和锁存电路18，兼用上述周期测定电路10和实测电路20的两者作用构成。即，在电路上，变成省略了上述实测电路20的形式，将锁存电路18与运算电路19连接起来，符合电路28把该运算电路19的输出作为一个输入，把计数器17的输出作为另一个输入。

(ⅱ)RS-FF6、8

将RS-FF6置于第1占空决定电路3之前，其Q输出，通过OR门7(OR-A)输入到占空决定电路3的延迟线振荡器11中，同时输入到OR门5b的一个输入端子上。而且，上述符合电路28的输出，即占空决定电路3的输出，被输入到前置于该电路的RS-FF6的复位端子R上。该OR门5b与RS-FF6一起构成宽度生成电路5。

该RS-FF6，在定时发生电路2内的JK-FF-QN(图4的(8))为H时，即A侧为振荡校正区间的情况下，通过在输入时钟信号EXT-CK的前沿发生的短脉冲SET-A(图4的(9))进行置位，用上述符合输出SA(图4的(15))进行复位(参照图4的(11))。

因而，在第3周期t3、第4周期t4，在RS-FF6的输出端子Q产生的脉冲P1、P2通过OR门5b而出现输出(OUT)。

将RS-FF8和OR门9置于与这样结构的第1占空决定电路3完全同样构成的第2占空决定电路4之前，其Q输出，通过OR门9(OR-B)输入到占空决定电路4的延迟线振荡器11中，同时输入到OR门5b的另一个输入端子上。而且，上述符合电路28的输出，即占空决定电路4的输出，被输入到前置于该电路的RS-FF8的复位端子R上。该RS-FF6也与OR门5b一起构成宽度生成电路5。

该RS-FF8，在定时发生电路2内的JK-FF-Q(图4的(7))为H时，即B侧为振荡校正区间的情况下，通过在输入时钟信号EXT-CK的前沿发生的短脉冲SET-B(图4的(16))进行置位，用上述符合输出SB(图4的(21))进行复位(参照图4的(18))。

因而，在第5周期t5、第6周期t6，在RS-FF8的输出端子Q产生的脉冲P3、P4通过OR门5b而出现输出(OUT)。

(ⅲ)定时发生电路2

定时发生电路2，在内部，生成定时信号SET-AB、1/2CK、1/2CK-DL、WC、JK-FF-Q、JK-FF-QN，而且，利用这些信号生成输出定时信号SET-A、SET-B、1/2CKA、1/2CKB、WC-A、WC-B。

SET-AB(图4的(3))是由在输入时钟信号EXT-CK的前沿发生的短脉冲而构成的定时信号。

1/2CK(图4的(4))是用于作为输入时钟信号EXT-CK的周期T的长度，确定要计测区间(目标计测区间)T1的定时信号，具体地说，是通过使输入时钟信号EXT-CK进行1/2分频而得到的信号。

WC(图4的(6))是用于在上述目标计测区间T1范围内使计测动作持续的区间(目标计测区间)T3A、T3B的定时信号。该WC比上述1/2CK后沿要迟一些的信号，即与输入时钟信号CK同时上升宽度比输入时钟信号EXT-CK的1周期T要长一些的信号。

该WC是由在1/2CK的1/2周期宽度内使之延迟一些而生成的信号1/2CK-DL，并通过取其与1/2CK之间的逻辑和而得到。

JK-FF-Q(图4的(7))是定时发生电路2内的JK-FF输出Q的信号，输出Q为H时，指示A侧为测定区间(B侧为振荡校正区间)，JK-FF-QN(图4的(8))，在定时发生电路2内的JK-FF输出QN为H时，指示B侧为测定区间(A侧为振荡校正区间)。

SET-A(图4的(9))是，在定时发生电路2内的JK-FF的QN(图4的(8))为H时，即A侧为振荡校正区间的情况下，由输入时钟信号EXT-CK的前沿发生的短脉冲而构成的定时信号，A侧的RS-FF6成为置位输入。

SET-B(图4的(16))是，在定时发生电路2内的JK-FF的Q(图4的(7))为H时，即B侧为振荡校正区间的情况下，由输入时钟信号EXT-CK的前沿发生的短脉冲构成的定时信号，B侧的RS-FF8成为置位输入。

1/2CKA(图4的(14))是用于确定A侧的目标计测区间T1A的信号，在定时发生电路2内的JK-FF的Q(图4的(7))为H时，即A侧在处于测定区间(B侧为振荡校正区间)的区间而取出1/2CK的信号。1/2CKB(图4的(20))是用于确定B侧的目标计测区间T1B的信号，在定时发生电路2内的JK-FF的QN(图4的(8))为H时，即B侧在处于测定区间(A侧为振荡校正区间)的区间而取出1/2CK的信号。

同时，从输入时钟信号EXT-CK要产生出，空出输入时钟信号EXT-CK的1周期T的整数倍，在这里为3倍的间隔T6A、T6B，指示作为其1周期T的长度应计测的目标计测区间T1A、T1B。

WC-A和WC-B是用于实际计测区间T3A和T3B的定时信号，具有比T1长的脉冲宽度。

(ⅳ)动作

首先，输入输入时钟信号CK。定时发生电路2开始将输入时钟信号EXT-CK进行1/2分频，在第1周期t1的最初发生SET-AB的时刻(图4的a),JK-FF的Q输出处于H电平，因此就选择指示A侧的占空决定电路3进行测定动作。

因而，定时信号WC-A(图4的(10))通过OR门7，输入到延迟线振荡器11中，并开始振荡，同时输入到计数器17的归零端子CL，在其前沿，该计数器17对振荡循环数开始计数动作。

延迟线振荡器11的振荡，至少继续到第2周期t2的时钟上升完毕为止。

延迟线振荡器11的振荡，通过在第3周期t3的时钟直到上升前产生的WC-A的后沿，即在使输入时钟信号EXT-CK的1周期T经过若干的实际计测区间T3A结束的时刻(图4的c点)才结束。

在此期间，恰好具有输入时钟信号EXT-CK的1周期T相当部分长度的1/2CKA的目标计测区间T1A的结束到来(图4的b点)，由于被输入到锁存电路18的输入时钟信号CK的1/2CKA下降，锁存电路18锁住计数器17的计数值(1周期的长度T=T1A)。

这里，运算电路19，接收锁存电路18的输出，运算出1周期的长度T的计数值的一半，即占空50％的定时位置，输出该运算结果，输入到符合电路28的一边输入端子B1～Bn。

进入第3周期t3时，因SET-A(图4的(9))的到来，RS-FF6被置位(图4的d点)。RS-FF6的置位输出Q(图4的(11))通过OR门5b，出现输出OUT，同时通过OR门7加到A侧的延迟线振荡器11上，使之振荡。并且，RS-FF6的置位输出Q，由于通过OR门7加到A侧的计数器17的归零CL上使归零解除，故振荡循环数的计数开始。

计数器17的输出，被输入到符合电路28的另一边输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路19的输出值(1周期长度T的一半值)一致的瞬间(图4的e点)，由符合电路28发生符合输出SA。

该符合输出SA，被输入到RS-FF6的复位输入端子QN，使该触发器复位。因而，在该符合输出SA的发生时刻，RS-FF6的复位输出Q(图4的(11))下降，在OR门5b中作为脉冲P1出现。

当然，该输出的P1脉冲，在1周期T的输入时钟信号EXT-CK的前沿上升，然后在1周期长度T的一半(占空50％)的位置变成为下降脉冲。

接着，进入第4周期t4时，SET-A(图4的(9))又到来(图4的f点)，RS-FF6被置位。RS-FF6的置位输出Q(图4的(11))通过OR门5b出现输出OUT，同时通过OR门7加到A侧的延迟线振荡器11上，使之振荡，并且，将计数器17归零解除，使振荡循环数的计数开始。

计数器17的计数值，在与上述运算电路19的输出值(1周期的长度T的一半)一致时(图4的g点)，再从符合电路28发生符合输出SA。用该符合输出SA对RS-FF6进行复位，因而RS-FF6的置位输出Q(图4的(11))下降，作为脉冲P2出现于OR门5b中。当然，该输出脉冲P2也在输入时钟信号EXT-CK的前沿上升，在占空50％的位置变成下降的脉冲。

对于上述A侧的动作，在B侧也延迟2周期进行同样动作。即，在第3周期t3的SET-AB发生的时刻，JK-FF的QN输出(图4的(8))处于H电平，因此就选择指示B侧的占空决定电路4进行测定动作。

因而，定时信号WC-B(图4的(17))上升(图4的h点)，通过OR门9，加到B侧的延迟线振荡器11中，并开始振荡，同时输入到计数器17的归零端子CL，在其前沿，该计数器17开始振荡循环数计数。

B侧的延迟线振荡器11的振荡，至少继续到第4周期t4的时钟上升完毕为止。

B侧的延迟线振荡器11的振荡，通过在第5周期t5的时钟直到上升前产生的WC-B的后沿，即在使输入时钟信号EXT-CK的1周期T经过若干的实际计测区间T3B结束的时刻(图4的j点)才结束。

在此期间，恰好具有输入时钟信号EXT-CK的1周期T相当部分长度的1/2CKA的目标计测区间T1B的结束到来(图4的i点)，由于被输入到锁存电路18的输入时钟信号CK的1/2CKB下降，锁存电路18锁住计数器17的计数值(1周期的长度T=T1B)。

这里，B侧的运算电路19，接收锁存电路18的输出，运算出1周期的长度T的计数值的一半，即占空50％的定时位置，输出该运算结果，输入到符合电路28的一边输入端子B1～Bn。

进入第5周期t5时，因SET-B(图4的(16))的到来，RS-FF8被置位(图4的k点)。

RS-FF8的置位输出Q(图4的(18))通过OR门5b，出现输出OUT，同时通过OR门7加到B侧的延迟线振荡器11上，使之振荡。并且，RS-FF8的置位输出Q，由于通过OR门8加到B侧的计数器17的归零CL上使之归零解除，故振荡循环数的计数开始。

B侧的计数器17的输出，被输入到符合电路28的另一边输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路19的输出值(1周期长度T的一半值)一致的瞬间(图4的q点)，由符合电路28发生符合输出SB。

该符合输出SB，被输入到RS-FF8的复位输入端子QN，使该触发器复位。因而，在该符合输出SB的发生时刻，RS-FF8的置位输出Q(图4的(18))下降，在OR门5b中作为脉冲P3出现。

当然，该输出的P3脉冲，在输入时钟信号EXT-CK的前沿上升，在占空50％的位置变成为下降脉冲。

接着，进入第6周期t6时，SET-B(图4的(16))又到来(图4的r点)，RS-FF8被置位。RS-FF8的置位输出Q(图4的(18))通过OR门5b出现输出OUT，同时通过OR门9加到B侧的延迟线振荡器11上，使之振荡，并且，将计数器17归零解除，使振荡循环数的计数开始。

计数器17的计数值，在与上述运算电路19的输出值(1周期的长度T的一半)一致时(图4的s点)，再由符合电路28发生符合输出SB。用该符合输出SB对RS-FF8进行复位，因而RS-FF8的置位输出Q(图4的(11))下降，作为脉冲P4出现于OR门5b中。

当然，该输出脉冲P4也在输入时钟信号EXT-CK的前沿上升，在占空50％的位置变成下降的脉冲。

这样，从OR门5b得到于输入时钟信号EXT-CK同步且占空50％的输出时钟。即使输入时钟信号EXT-CK的占空，在50％的左右或其以上不稳的情况下，也可以得到上述的作用效果，而且作为数字波形整形，是非常有效的，可以把半导体有源器件的可工作区域，延伸到非常高的频率。

(8)第3实施例

图5中示出了第3实施例。在图3的电路中，它是在宽度生成电路5里设有可预置的D-FF5c，其QN端子与D端子直连，介以OR门5d把SET-A和SET-B的信号(即定时信号SET-AB)输入到预置输入端子PR，同时介以OR门33把符合输出SA、SB输入到D-FF5c的时钟输入端子CK。

另外，从符合电路28的符合输出SA、SB向OR门33的导线中，设有用于禁止测定期间的符合输出的AND门31、32，限制与来自RS-FF6、8的Q输出的AND。

图6中，示出图5电路的主要部分的动作。

在输入时钟信号EXT-CK的第1周期t1，在定时信号SET-AB发生的时刻(图6的a)，定时信号WC-A(图6的(10))通过OR门7，输入到延迟线振荡器11中，并开始振荡，同时输入到计数器17的归零端子CL，在其前沿，该计数器17对振荡循环数开始计数动作。延迟线振荡器11的振荡，至少继续到第2周期t2的时钟上升完了为止。

延迟线振荡器11的振荡，在WC-A的后沿，即在实际计测区间T3A结束的时刻(图6的c点)成为结束。在此期间，1/2CKA的目标计测区间T1A的结束到来(图6的b点)，由于1/2CKA下降，锁存电路18锁住计数器17的计数值(1周期的长度T=T1A)。

这里，运算电路19，接收锁存电路18的输出，运算出1周期的长度T的计数值的一半(占空50％的定时位置)，输出其运算结果，输入到符合电路28的一边输入端子B1～Bn中。

进入第3周期t3时，因SET-A(图6的(9))的到来，RS-FF6被复位(图6的d点)。RS-FF6的置位输出Q(图6的(11))输入到AND门31，同时通过OR门7，加到A侧的延迟线振荡器11上，使之振荡。并且，RS-FF6的置位输出Q，由于通过OR门7加到A侧的计数器17的归零CL上使之归零解除，故振荡循环数的计数开始。

计数器17的输出，被输入到符合电路28的另一边输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路19的输出值(1周期长度T的一半值)一致的瞬间(图6的e点)，由符合电路28发生符合输出SA。

该符合输出SA，被输入到RS-FF6的复位输入端子QN，使该触发器复位。在该符合输出SA的发生时刻，RS-FF6的置位输出Q(图6的(11))下降，以脉冲P1的形式成为AND门31的输入。

因此，从将该脉冲P1和符合输出SA作为2个输入的AND门31，在符合输出SA的前沿，发生短脉冲AND-A-OUT(图6的(16))，通过OR门33，变成D-FF5c的时钟输入。

由于D-FF5c，每次用SET-AB进行复位，所以上述短脉冲AND-A-OUT(图6的(16))，作为时钟输入加到D-FF5c上时，在该时刻，D-FF5c的Q输出下降，作为脉冲P1′出现于输出端子OUT。当然，该输出脉冲P1′，在1周期在T的输入时钟信号EXT-CK的前沿上升，以后在1周期的长度T的一半(占空50％)的位置，变成为下降的脉冲。

另外，在第1周期t1发生的符合输出SA1(图6的(15))，是在RS-FF6的Q输出降落为L的期间发生的，因而在AND门31中没有出现输出，D-FF5c不翻转。

因此，A侧处于测定区间(JK-FF的Q端子为H电平)时，发生的符合输出SA1的影响被AND门31除去，而没有出现在输出OUT一侧。

接着，进入第4周期t4时，SET-A(图6的(9))又到来(图4的f点)，RS-FF6被置位。RS-FF6的置位输出Q(图4的(11))输入到AND门31中，同时通过OR门7加到A侧的延迟线振荡器11上，使之振荡，并且，将计数器17归零解除，使振荡循环数的计数开始。计数器17的计数值，与上述运算电路19的输出值(1周期的长度T的一半)一致时(图4的g点)，再由符合电路28发生符合输出SA。在该符合输出SA发生的时刻，使RS-FF6的置位输出Q(图6的(11))下降，以脉冲P2的形式成为AND门31的输入。

因此，在符合输出SA的前沿，由将该脉冲P2和符合输出SA作为2个输入的AND门31，发生短脉冲AND-A-OUT(图6的(16))，通过OR门33，变成D-FF5c的时钟输入。

由于D-FF5c，每次用SET-AB进行复位，所以上述短脉冲AND-A-OUT(图6的(16))，作为时钟输入加到D-FF5c上时，在该时刻，D-FFSc的Q输出下降，作为脉冲P2′出现于输出端子OUT。当然，该输出脉冲P2′，在1周期在T的输入时钟信号EXT-CK的前沿上升，以后在1周期的长度T的一半(占空50％)的位置，变成为下降的脉冲。

对于上述A侧的动作，即使在B侧，延迟2周期也进行同样动作。即，在第3周期t3的SET-AB发生的时刻，JK-FF的QN输出(图6的(8))处于H电平，因此就选择指示B侧的占空决定电路4进行测定动作。

因而，定时信号WC-B(图6的(18))上升(图6的h点)，通过OR门9，加到B侧的延迟线振荡器11中，并开始振荡，同时输入到计数器17的归零端子CL，在其前沿，该计数器17开始振荡循环数的计数。

B侧的延迟线振荡器11的振荡，至少继续到第4周期t4的时钟上升完毕为止。

B侧的延迟线振荡器11的振荡，通过在第5周期t5的时钟直到上升前产生的WC-B的后沿，即在使输入时钟信号EXT-CK的1周期T经过若干的实际计测区间T3B结束的时刻(图6的j点)才结束。在此期间，恰好具有输入时钟信号EXT-CK的1周期T相当部分长度的1/2CKA的目标计测区间T1B的结束到来(图6的i点)，由于被输入到锁存电路18的输入时钟信号CK的1/2CKB下降，锁存电路18锁住计数器17的计数值(1周期的长度T=T1B)。

这里，B侧的运算电路19，接收锁存电路18的输出，运算出1周期的长度T的计数值的一半，即占空50％的定时位置，输出该运算结果，输入到符合电路28的一边输入端子B1～Bn。

进入第5周期t5时，因SET-B(图6的(16))的到来，RS-FF8被置位(图4的k点)。RS-FF8的置位输出Q(图6的(19))被输入到AND门32，同时通过OR门7加到B侧的延迟线振荡器11上，使之振荡，并且，加到B侧的计数器17的归零CL上开始计数动作。

B侧的计数器17的输出，被输入到符合电路28的另一边输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路19的输出值(1周期长度T的一半值)一致的瞬间(图6的q点)，由符合电路28发生符合输出SB。

该符合输出SB，被输入到RS-FF8的复位输入端子QN，使该触发器复位。因而，在该符合输出SB的发生时刻，RS-FF8的置位输出Q(图6的(19))下降，以脉冲P3的形式变成AND门32的输入。因此，从将该脉冲P3和符合输出SB作为2个输入的AND门32，在符合输出SB的前沿，发生短脉冲AND-B-OUT(图6的(25))，通过OR门33，变成D-FF5c的时钟输入。

由于D-FF5c，每次用SET-AB进行复位，所以上述短脉冲AND-B-OUT(图6的(25))，作为时钟输入加到D-FF5c上时，在该时刻，D-FF5c的Q输出下降，作为脉冲P3′出现于输出端子OUT。

当然，该输出脉冲P3′在1周期在T的输入时钟信号EXT-CK的前沿上升，以后在1周期的长度T的一半(占空50％)的位置，变成为下降的脉冲。另外，在第3周期t3发生的符合输出SB1(图6的(22))，由于在RS-FF8的Q输出下降到L的期间而发生的，所以在AND门32中没有出现输出，D-FF5c不翻转。

因此，B侧处于测定区间(JK-FF的Q端子为H电平)时，发生的符合输出SB1的影响由AND门31除去，而不出现在输出OUT一侧。

接着，进入第6周期t6时，SET-B(图6的(17))又到来(图6的f点)，RS-FF6被置位。RS-FF8的置位输出Q(图6的(19))成为AND门32的输入，同时通过OR门9加到B侧的延迟线振荡器11上，使之振荡，并且，将计数器17归零解除，使振荡循环数的计数开始。

计数器17的计数值，与上述运算电路19的输出值(1周期的长度T的一半)一致时(图6的s点)，再从符合电路28发生符合输出SB。由于用该符合输出SB使RS-FF8复位，RS-FF8的置位输出Q(图6的(19))下降，以脉冲P4的形式成为AND门32的输入。

因此，从将该脉冲P4和符合输出SB作为2个输入的AND门32，在符合输出SB的前沿，发生短脉冲AND-B-OUT(图6的(19))，通过OR门33，变成D-FF5c的时钟输入。

由于D-FF5c，每次用SET-AB进行复位，所以上述短脉冲AND-B-OUT(图6的(23))，作为时钟输入加到D-FF5c上时，在该时刻，D-FF5c的Q输出下降，作为脉冲P4′出现于输出端子OUT。当然，该输出脉冲P4′，也在1周期在T的输入时钟信号EXT-CK的前沿上升，在占空50％的位置，变成为下降的脉冲。

这样，从D-FF5c的Q输出，与输入时钟信号EXT-CK同步，且得到占空50％的输出时钟P1′、P2′、P3′、P4′。即使输入时钟信号EXT-CK占空，在50％左右或其以上晃动的情况下，也能达到上述的作用效果，因而作为数字波形的整形是非常有效的，可以把半导体有源器件的可工作区域延伸到非常高的频率。

《频率倍增电路》

图7的频率倍增电路201，设有同样结构的2组占空决定电路3、4，两个电路要生成，作为动作循环C1和C2如图8所示，互相输入时钟信号EXT-CK的仅仅2周期一部分偏移的方式交互动作，另外，根据需要，把第1占空决定电路3称为A侧，第2占空决定电路4称为B侧，并将字母A、B附加于参照符号上进行区别。

即，频率倍增电路201具有包括从输入时钟信号CK，空出输入时钟信号CK的1周期T整数倍的间隔，指示作为其1周期的长度要计测的目标计测区间T1A、T1B的信号1/2CKA、1/2CKB，和指示用于持续比该目标计测区间长一些计测动作的实际计测区间T3A、T3B的信号WC-A、WC-B，生成所要求的定时信号的定时发生电路2。并且，是接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路(3、4)，至少具有互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路(3)和第2占空决定电路(4)。

(1)占空决定电路3、4

两个占空决定电路3、4，构成分别具有延迟线振荡器11、计数其振荡巡回数的计数器17、锁存该计数器17的内容的锁存电路18、算出其计数值是1/4的值、2/4的值和3/4的值的第1运算电路219、第2运算电路220和第3运算电路221，而且在各运算电路219、220、221上每一个设有的笫1符合电路222、第2符合电路223和第3符合电路224。

(a)延迟线振荡器11

延迟线振荡器11由将一个输入端子作为振荡器的输入端子的NAND门12、作为延迟器件与该NAND门12的输出端子连接的奇数级的C-MOS倒相器13、从该倒相器13的输出端子向上述NAND门的另一个输入端子插入反馈环路14中的只倒相用的倒相器15。

就作为有效期机的倒相器13来说，除C-MOS倒相器以外，还可以使用ECL倒相器、IIL倒相器等。

该延迟线振荡器11，接收来自上述定时发生电路2的定时信号WC-A和WC-B(实际计测区间T3A、T3B)，开始在其前沿用于计测的振荡，在后沿停止振荡。即，通常NAND门12，其一个输入端子为逻辑电平L，输出为H；倒相器13，其输出为L；而且倒相器15，其输出(NAND门12的另一个输入端子)处于H的状态下，停止振荡。但是，通常如果NAND门12的一个输入端子换成逻辑电平H，则NAND门12的输出为L，倒相器13的输出为H，倒相器15的输出为L,NAND门12的另一个输入为H,NAND门12的输出为L…就变成这样的状态，且进行振荡。而且，在WC-A、WC-B(实际计测区间T3A、T3B)的后沿停止振荡。

该WC-A、WC-B(实际计测区间T3A、T3B)的前沿，是与上述定时信号1/2CK(目标计测区间T1A、T1B)的前沿同时的，而后沿比同一定时信号1/2CK的后沿稍稍延迟一点。总之，该延迟线振荡器11，对上述输入时钟信号EXT-CK进行1/2分频，在所得的定时信号1/2CK的前沿(目标计测区间T1A、T1B的开始)开始振荡，而在该1/2CK的下降之后(目标计测区间T1A、T1B结束后)停止振荡。

因此，在定时信号1/2CK的各奇数号的1周期(目标计测区间T1A、T1B)期间持续振荡。

(b)计数器17

计数器17，其时钟输入端子CK与上述延迟线振荡器11的输出端子连接，对上述延迟线振荡器11的输出DL-OSC-A的变化，即振荡的每一个循环中一次发生的输出变化进行计数。并且，向计数器17的归零端子CL，输入与上述延迟线振荡器11同样的输入信号，即定时信号WC-A和WC-B(目标计测区间T1A、T1B)等。

因此，计数器17与延迟线振荡器11的振荡和停止的动作一样，在上述定时信号1/2CK(目标计测区间T1A、T1B)的前沿开始计数，在同定时信号1/2CK(目标计测区间T1A、T1B)的后沿停止计数。而且，在定时信号1/2CK(目标计测区间T1A、T1B)的1周期期间持续振荡循环数的计数。

(c)锁存电路18

锁存电路18，把上述计数器17的数位输出作为输入，用上述定时发生电路2生成的定时信号1/2CK(目标计测区间T1)输入到时钟输入CK。

因此，该锁存电路18，在定时信号1/2CK(目标计测区间T1A、T1B)下降的时刻，即目标计测区间T1A、T1B结束的时刻，锁存计数器17的计数值(振荡的循环数)。因此，把与定时信号1/2CK(目标计测区间T1A、T1B)的周期区间的长度(输入时钟信号EXT-CK的1周期T对应的振荡循环数的计数值，锁存于锁存电路18中。

(d)运算电路219、220、221

第1运算电路219、第2运算电路220和第3运算电路221，分别接收上述锁存电路18的并行输出，算出锁存着的振荡循环数的计数值的1/4的值、2/4的值和3/4的值，即25％、50％和75％的占空值。其中，25％占空值为第1符合电路222的一个输入，59％的占空值为第2符合电路223的一个输入，而75％占空值为第3符合电路224的一个输入。

(e)符合电路222、223、224

第1符合电路222、第2符合电路223和第3符合电路224，分别把上述第1运算电路219、第2运算电路220和第3运算电路221的并行输入(的1/4的值、2/4的值和3/4的值)之中的一个作为一个输入，把上述计数器17的输出作为另一个的输入。而且，这些符合电路222、223、224，在上述计数器17的计数值直到与上述3个的运算结果重合的值增加时，其每次输出符合输出SA1、SA2、SA3和SB1、SB2、SB3。

(2)前置FF和前置OR门

分别把SR触发器(简称为FF)6、8前置在第1占空决定电路3和第1占空决定电路4之前，在上述目标计测区间与下一个目标计测区间之间的振荡校正区间T6A、T6B中，每次与输入时钟信号EXT-CK的1周期T的前沿同步进行复位，且用上述符合输出的最后的SA3和SB3进行复位。

并且，把OR门7、9前置在第1占空决定电路3和第2占空决定电路4的每个之前，通过该OR门7、9，将上述RS-FF6、8的输出和指示上述实际计测区间T3A、T3B的信号WC-A、WC-B，输入到所属的占空决定电路3、4中。而且，每次与输入时钟信号EXT-CK的1周期T的前沿同步进行复位，通过由第1占空决定电路3和第2占空决定电路4得到的符合输出SA1、SA2、SA3和SB1、SB2、SB3，具备状态转换的输出用的触发器5c。

详细地说，把RS-FF6前置在第1占空决定电路3之前，其输出，通过OR门7(OR-A)，输入到占空决定电路3的延迟线振荡器11中，同时输出到AND门31的一个输入端子中去。而且，上述符合电路的输出，即占空75％的符合输出，被输入到前置在其前的RS-FF6的复位端子R中去。该RS-FF6与输出用D-FF5c一起构成宽度生成电路5的一部分。

该RS-FF6，在定时发生电路2内的JK-FF-QN(图8的(8))为H时，即在A侧为振荡校正区间的情况下，用在输入时钟信号EXT-CK的前沿发生的短脉冲定时信号SET-A(图8的(9))进行置位，用上述符合输出的最后的SA3(图8的(16))进行复位(参照图8的(11))。

因此，在第3周期t3和第4周期t4，产生于RS-FF6的输出端子Q的脉冲P1、P2，加到AND门31的一个端子上，脉冲P1、P2输出期间，符合输出SA1、SA2、SA3和SB1、SB2、SB3，通过OR门33(OR-2)，加到可能进行复位的D-FF5c的时钟输入端子CK上去。

在与这种结构的第1占空决定电路3完全相同结构的第2占空决定电路4之前，前置RS-FF8和OR门9，其Q输出，通过OR门9(OR-B)，输入到占空决定电路4的延迟线振荡器11中，同时也被输入到AND门31的一个输入端子中。而且，上述符合电路28，即占空决定电路4的输出，被输入到前置在其前的RS-FF8的复位端子R上去。该RS-FF8也与D-FF5c一起构成宽度生成电路5。

该RS-FF8，在定时发生电路2内的JK-FF-Q(图8的(7))为H时，即B侧为振荡校正区间的情况下，由输入时钟信号CK的前沿发生的短脉冲SET-B(图8的(16))进行置位，用上述符合输出SB(图8的(23))的最后脉冲(图未示出，与图8的(16)的定时信号SA3同样的脉冲)进行复位(参照图8的(18))。

因此，在第5周期t5和第6周期t6，在RS-FF8的输出端子Q产生的脉冲P3和P4，加到AND门32的一端，在输出脉冲P3和P4期间，符合输出SB1、SB2、SB3，通过OR门33(OR-2)，加到可复位的时钟信号输入端子CK上。

(3)宽度生成电路5

宽度生成电路5具有可复位的D-FF5c，其QN端子与D端子直接连接。并且，介以OR门5d将定时信号SET-A、SET-B的信号(即SET-AB)输入预置输入端子RP，同时介以OR门33，把符合输出SA1、SA2、SA3和SB1、SB2、SB3输入D-FF5c的时钟信号输入端子CK上去。

另外，从符合电路222、223、224的符合输出SA1、SA2、SA3到向OR门33的导线中去，为了禁止测定期间中的符合输出，设有AND门31，取来自RS-FF6、8Q的输出之间的AND。

同样，从符合电路222、223、224的符合输出SB1、SB2、SB3到向OR门33的导线中去，为了禁止测定期间中的符合输出，设有AND门32，取来自RS-FF6、8Q的输出之间的AND。

(4)定时发生电路2

在定时发生电路2内部，生成定时信号SET-AB、1/2CK、1/2CK-DL、WC、JK-FF-Q、JK-FF-QN，进而，用它生成定时信号SET-A、SET-B、1/2CKA、1/2CKB、WC-A、WC-B而输出。

SET-AB(图8的(3))是由输入时钟信号EXT-CK的前沿发生的短脉冲构成的定时信号。

1/2CK是作为输入时钟信号EXT-CK的1周期T长度，用于确定要计测区间(目标计测区间)T1的定时信号，具体地说，是通过对输入时钟信号EXT-CK进行1/2分频而得到的信号。

WC(图8的(6))是在上述目标计测区间T1范围，用于确定使计测动作持续的区间(实际计测区间)T3A、T3B的定时信号。该WC是比上述1/2CK下降要延迟一些的信号，即与输入时钟信号EXT-CK同时上升的宽度是比输入时钟信号EXT-CK的1周期T要长一些的信号。该WC是，生成在其1/2分频的宽度内使1/2CK延迟一些的信号1/2CK-DL(图8的(5))，通过取出它与1/2CK之间的逻辑和而得到的。

JK-FF-Q(图8的(7))是定时发生电路2内的输出Q的信号，输出Q为H时，指示A侧是测定区间(B侧是振荡校正区间)，JK-FF-QN(图8的(8))是定时发生电路2内的输出QN的信号为H时，指示B侧是测定区间(A侧是振荡校正区间)。

SET-A(图8的(9))是，在定时发生电路2内的JK-FF的QN(图8的(8))为H时，即A侧为振荡校正区间的情况下，由在输入时钟信号EXT-CK的前沿发生的短脉冲构成的定时信号，且成为A侧的RS-FF6的置位输入。

SET-B(图8的(18))是，在定时发生电路2内的JK-FF的Q(图8的(7))为H时，即B侧为振荡校正区间的情况下，由在输入时钟信号EXT-CK的前沿发生的短脉冲构成的定时信号，且成为B侧的RS-FF8的置位输入。

1/2CKA(图8的(14))是用于确定A侧的目标计测区间T1A的信号，是在定时发生电路2内的JK-FF的Q(图8的(7))为H时，即在A侧处于测定区间(B侧为振荡校正区间)的期间，取出1/2CK的信号。

1/2CKB(图8的(20))是用于确定B侧的目标计测区间T1B的信号，是在定时发生电路2内的JK-FF的QN(图8的(8))为H时，即在B侧处于测定区间(A侧为振荡校正区间)的期间，取出1/2CK的信号。

同时，由输入时钟信号EXT-CK来产生，作为该1周期T长度，空出输入时钟信号EXT-CK的1周期T的整数倍，这里是3倍的间隔T6A、T6B，指示要计测的目标计测区间T1A、T1B。

WC-A和WC-B是用于实际计测区间T3A、T3B的定时信号，具有比T1长的脉冲宽度。

(5)动作

第1占空决定电路3，如图8所示，把连续输入时钟信号EXT-CK的4周期(4T)作为重复的1单位(动作循环C1)处理的，在其中的前半第1周期t1，计测输入时钟信号EXT-CK的1周期的长度(A侧的目标计测区间)T1A，用该结果算出1周期长度T的1/4值、2/4值、3/4的值(占空25％,50％,75％的定时位置)，基于此，接着在后半的第3周期t3和第4周期t4中，分别计测从输入时钟信号EXT-CK的前沿直到与该算出值重合为止，即到占空25％,50％,75％的定时位置为止的长度(在图8中以T5A表示其最大的75％的定时位置为止的长度)，在已一致的时刻，输出作为其每次的占空25％,50％,75％的定时位置意旨的符合输出SA1、SA2、SA3。

第2占空决定电路4，与第1的占空决定电路3只有2个周期偏移的动作循环C2。即，第2占空决定电路4，把图8中作为t3～t6所示的连续输入时钟信号EXT-CK的4周期(4T)作为重复的1单位(动作循环C2)处理的，在其中的前半第1周期t3，计测输入时钟信号EXT-CK的1周期的长度(B侧的目标计测区间)T1B，用该结果算出1周期长度T的1/4值、2/4值、3/4的值(占空25％,50％,75％的定时位置)，基于此，接着在后半的第3周期t5和第4周期t6中，分别计测从输入时钟信号EXT-CK的前沿直到与该算出值重合为止，即到占空25％,50％,75％的定时位置为止的长度(在图8中以T5B表示其最大的75％的定时位置为止的长度)，在已一致的时刻，输出作为其每次的占空25％,50％,75％的定时位置意思的符合输出SB1、SB2、SB3。

图7的电路主要要素的动作示于图8中。

(ⅰ)A侧第1周期t1

在输入时钟信号EXT-CK的第1周期t1，在SET-AB发生的时刻图8的a点)，定时信号WC-A(图8的(10))，通过OR门7，输入到延迟线振荡器11中且开始振荡，同时一直继续到至少第2周期t2的时钟上升完毕。

延迟线振荡器11的振荡，在WC-A的后沿，即实际计测区间T3A结束的时刻(图8的c点)为终了。在这个期间，1/2CKA的目标计测区间T1A的结束到来(图8的b点)，由于1/2CKA下降，锁存电路18锁住计数器17的计数值(1周期的长度T=T1A)。

在这里，运算电路219、220、221锁存电路18的输出，算出1周期的长度T的计数值的1/4值、2/4值、3/4的值(占空25％,50％,75％的定时位置)，输出该运算结果，输入到符合电路222、223、224的一边的输入端子B1～Bn。

(ⅱ)A侧第3周期t3

进入第3周期t3时，由于SET-A(图8的(9))的到来，使RS-FF6置位(图8的d点)。RS-FF6的置位输出Q(图8的(11))被输入到AND门31中，同时通过OR门7加到A侧的延迟线振荡器11上，使之振荡。

并且，RS-FF6的置位输出Q，通过OR门7加到A侧的计数器17的归零CL而归零解除，因而开始振荡循环数的计数。

计数器17的输出，输入到符合电路222、223、224的另一边的输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路219、220、221的输出一致的瞬间(图8的e1、e2、e3点)，其每次都由符合电路222、223、224发生符合输出SA1、SA2、SA3。

该符合输出SA1、SA2、SA3中的最大SA3，被输入到RS-FF6的复位输入端子R，使该触发器复位。在该符合输出SA3发生的时刻，RS-FF6的输出Q下降，以脉冲P1的形式变成AND门31的输入。

另一方面，符合输出在该SA3之前SA1、SA2已发生。因此，把该脉冲P1与符合输出SA1、SA2、SA3作为2输入的AND门31，只要在脉冲P1的宽度内，就发生符合输出SA1、SA2、SA3作为输出AND-A-OUT(图8的(17))，通过OR门33成为D-FF5c的时钟输入。

但是，准确地说，SA3是由符合输出SA3的前沿发生的短脉冲。

作为输出侧触发器的D-FF5c，每次都用SET-A和SET-B(即SET-AB)进行复位，因而与上述符合输出SA1、SA2、SA3对应的短脉冲AND-A-OUT(图8的(17))，作为时钟输入加到D-FF5c上时，其每个D-FF5c的Q输出都翻转，作为脉冲x1、x2出现于输出端子OUT上。当然，该输出脉冲x1、x2是，与1周期为T的输入时钟信号EXT-CK的前沿同步上升且频率为数字信号的2倍，输出波形在1周期的长度(原来的1周期的一半1/2T)恰好一半(占空50％)的位置，即在原来的输入波形周期的1/4T的位置而成为下降脉冲。

另外，第1周期t1发生的符合输出SA1、SA2、SA3(图8的(15))，在RS-FF6的Q输出下降到L的期间发生，因而在AND门31上没有输出出现，D-FF5c不翻转。

因此，A侧处于测定区间(JK-FF的Q端子为H电平)时，所发生的SA1的影响为AND门31所除去，而不出现在输出OUT侧。

(ⅲ)A侧第4周期t4

接着，进入第4周期t4时，由于SET-A(图8的(9))又到来(图8的f点)，使RS-FF6置位。RS-FF6的置位输出Q(图8的(11))被输入到AND门31中，同时通过OR门7，加到A侧的延迟线振荡器11上，使之振荡，并且，将计数器17解除归零，使振荡循环数的计数开始。

计数器17的计数值，若与上述运算电路219、220、221的输出值(1周期长度T的1/4值、2/4值、3/4的值)一致时(图8的g1、g2、g3点)，又由符合电路222、223、224发生符合输出SA1、SA2、SA3。

在该符合输出SA3的发生时刻，RS-FF6的Q输出(图8的(11))下降，以脉冲P2的形式变成AND门31的输入。另一方面，符合输出在该SA3之前SA1、SA2已发生。

因此，把该脉冲P2与符合输出SA作为2输入的AND门31，只要在脉冲P2的宽度内，就发生符合输出SA1、SA2、SA3作为输出AND-A-OUT(图8的(17))，通过OR门33成为D-FF5c的时钟输入。

D-FF5c，每次用SET-AB进行复位，因而与上述符合输出SA1、SA2、SA3对应的短脉冲AND-A-OUT(图8的(17))，作为时钟输入加到D-FF5c上时，在这个时刻，D-FF5c的Q输出翻转，作为脉冲x3、x4出现于输出端子OUT上。当然，该输出脉冲x3、x4也是，与1周期为T的输入时钟信号EXT-CK的前沿同步上升且频率为数字信号的2倍，输出波形在其1周期的长度恰好一半(占空50％)的位置，即在原来的输入波形周期的1/4T的位置成为下降脉冲。

(ⅳ)B侧第3周期t3

对于上述A侧的动作，即使B侧延迟了2周期也进行同样动作。即，在意旨的SET-AB发生后的时刻，JK-FF的QN输出(图8的(8))处于H，因此选择指示为，B侧的占空决定电路4进行测定动作。

因此，定时信号WC-B(图8的(19))上升(图8的h点))，通过OR门9，加到B侧的延迟线振荡器11上开始振荡，同时，被输入到计数器17的归零端子，在其前沿该计数器17开始振荡循环数的计数。

(ⅴ)B侧第4周期t4

B侧的延迟线振荡器11的振荡，至少一直继续达到第4周期t4的时钟上升完毕为止。

B侧的延迟线振荡器11的振荡，直到第5周期t5的时钟上升之前，随产生的WC-B的下降，即在经过若干输入时钟信号EXT-CK的1周期T的实际计测区间T3B结束的时刻，才成为终了。在这期间，恰好具有输入时钟信号EXT-CK的1周期T相当部分的长度的1/2CKA的目标计测区间T1B结束到来(图8的i点)，由于被输入到锁存电路18的时钟输入端子CK的数字波形整形电路1B下降，锁存电路18就锁住计数器17的计数值(1周期的长度T=T1B)。

这里，B侧的运算电路219、220、221,，接收锁存电路18的输出，算出1周期长度T的1/4值、2/4值、3/4的值(占空25％,50％,75％的定时位置)，输出其运算结果，输入到符合电路222、223、224的一边输入端子B1～Bn。

(ⅵ)B侧第5周期t5

进入第5周期t5时，由于SET-B(图8的(18))的到来，使RS-FF8置位(图8的k点)。RS-FF8的Q输出(图8的(20))被输入到AND门32中，同时通过OR门9加到B侧的延迟线振荡器11上使之振荡，并且，加到B侧的计数器17的归零CL上使计数动作开始。

B侧的计数器17的输出，输入到符合电路222、223、224的另一边的输入端子A1～An，计数器17的计数值步进地进行增加，在与上述运算电路219、220、221的输出值(1周期长度T的1/4值、2/4值、3/4的值)一致的瞬间(图8的q1、q2、q3点)，由符合电路222、223、224发生符合输出SB1、SB2、SB3。

该符合输出SB1、SB2、SB3中的最大SB3，被输入到RS-FF8的复位输入端子R，使该触发器复位。因此，在该符合输出SB3发生的时刻，RS-FF8的Q输出(图8的20))下降，以脉冲P3的形式变成AND门32的输入。

另一方面，符合输出在该SB3之前SB1、SB2已发生。因此，把该脉冲P3与符合输出SB1、SB2、SB3作为2输入的AND门32，发生符合输出SB1、SB2、SB3作为输出AND-B-OUT(图8的(24))，通过OR门33成为D-FF5c的时钟输入。

但是，准确地说，SB3是用在符合输出SB3的前沿发生的短脉冲。

D-FF5c，每次都用SET-AB进行复位，因而与上述符合输出SB1、SB2、SB3对应的短脉冲AND-B-OUT(图8的(24))，作为时钟输入加到D-FF5c上时，在此时刻，D-FF5c的Q输出下降，作为脉冲y1、y2出现于输出端子OUT上。当然，该输出脉冲y1、y2是，与1周期为T的输入时钟信号EXT-CK的前沿同步上升且频率为数字信号的2倍，输出波形在1周期的长度(原来的1周期的一半1/2T)恰好一半(占空50％)的位置，即在原来的输入波形周期的1/4T的位置而成为下降脉冲。

另外，第3周期t3发生的符合输出SB1、SB2、SB3(图8的(23))，在RS-FF8的Q输出下降到L的期间发生，因而在AND门32上没有出现输出，D-FF5c不翻转。

因此，B侧处于测定区间(JK-FF-Q的端子为H电平)时，所发生的SB1的影响为AND门32所除去，而不出现在输出OUT侧。

(ⅶ)B侧第6周期t6

进入第6周期t6时，由于SET-A(图8的(18))又到来(图8的r点)，使RS-FF8置位。RS-FF6的Q输出(图8的(20))被输入到AND门32中，同时通过OR门9，加到B侧的延迟线振荡器11上使之振荡，并且，将计数器17解除归零，使振荡循环数的计数开始。计数器17的计数值，若与上述运算电路219、220、221的输出值(1周期长度T的1/4值、2/4值、3/4的值)一致时(图8的s1、s2、s3点)，再由符合电路222、223、224发生符合输出SB1、SB2、SB3。

由于用符合输出SB1、SB2、SB3使RS-FF8复位，因而RS-FF8的Q输出(图8的(20))下降，以脉冲P4的形式变成AND门32的输入。另一方面，符合输出在该SB3之前SB1、SB2已发生。

因此，把该脉冲P4与符合输出SB1、SB2、SB3作为2输入的AND门32，只要在脉冲P4的宽度内，就发生符合输出SB1、SB2、SB3作为输出AND-B-OUT(图8的(24))，通过OR门33而成为D-FF5c的时钟输入。

D-FF5c，每次都用SET-AB进行复位，因而与上述符合输出SB1、SB2、SB3对应的短脉冲AND-B-OUT(图8的(24))，作为时钟输入加到D-FF5c上时，在这个时刻，D-FF5c的Q输出翻转，作为脉冲y3、y4出现于输出端子OUT上。当然，该输出脉冲y3、y4也是，与1周期为T的输入时钟信号EXT-CK的前沿同步上升且频率为数字信号的2倍，输出波形在其1周期的长度恰好一半(占空50％)的位置，即在原来的输入波形周期的1/4T的位置成为下降脉冲。

这样，来自D-FF5c的Q输出，是已与输入时钟信号EXT-CK同步的2倍的频率数字信号，并得到其输出波形的占空为50％的输出时钟x1、x2、x3、y1、y2、y3、y4…。即使在输入时钟信号EXT-CK的占空50％的左右或其以上晃动的情况下，也能达到上述的频率倍增电路和占空校正的作用效果。因此，将数字波形的整形作为追求的频率倍增电路是非常有效的，可以把半导体有源器件的可工作区域延伸到非常高的频率。

《外部同步方法和外部同步电路》

在图9和图10中把外部同步电路，左右分开成示出。该外部同步电路具有：定时发生电路301、302、接收来自该定时发生电路301的定时信号，计测来自在输入时钟信号EXT-CK的1周期T的外部触发信号EXT-TRIG(图4(1))的相位位置，在下一周期T每个，在与EXT-TRIG到来的相位位置对应的相位位置生成基准内部触发信号INT-TRIG，把它互相分成按外部触发信号EXT-TRIG到来的度区分的A区间和相邻的B区间，作为内部触发信号TRIG-A、TRIG-B而输出的内部触发生成电路310、以及接收由定时发生电路302生成的定时信号，决定指示要输出数字信号的占空50％的定时位置的2组占空决定电路3、4(以下附加区别字A、B)。

(1)定时发生电路301

定时发生电路301，接收外部触发信号EXT-TRIG(图4(1))，把外部触发信号EXT-TRIG变换成一定脉冲宽度的基准外部触发信号TRIG-AB(图4(8))、而且生成输出把用于区别以外部触发信号EXT-TRIG到来的度区分的一区间(A区间)与相邻区间(B区间)的区分外部触发区分信号TRIG-STOPA和TRIG-STOPB(图4(2)的JK-FF-Q，同图(3)的JK-FF-QN)。

(2)内部触发信号生成电路310

内部触发信号生成电路310，是替换为输入外部触发信号EXT-TRIG到来的度的，生成2个系统A、B的内部触发信号TRIG-A、TRIG-B(图5(25)(26))的电路，并具有：第2定时信号发生电路311、第1和第2相位位置付予电路312、313、对两个相位位置付予电路312、313的输出进行OR(逻辑或)，生成基准内部触发信号INT-TRIG的OR门(FSA1)325、按外部触发信号EXT-TRIG到来的度把该基准内部触发信号INT-TRIG互相分开为上述的A区间和相邻的B区间，作为内部触发信号TRIG-A、TRIG-B而输出的逻辑门部分(AND-A、AND-B)326。

(a)定时发生电路301

为了能够识别从外部触发信号来的数处于什么相位位置，定时发生电路301，在输入时钟信号EXT-CK的1周期T内，生成指示其前沿的相位位置计测区间的定时信号定时信号CKFA、CKFB(相位位置计测区间信号)(图4(10)(11))。

该相位位置计测区间信号CKFA、CKFB是，与输入时钟信号EXT-CK同步上升，在输入时钟信号EXT-CK的1周期T内下降的信号(图4的脉冲宽度T4)。利用CKFA、CKFB，不管在输入时钟信号EXT-CK的1周期T的哪个位置外部触发信号EXT-TRIG到来，也有把握计测其位置。在本实施例中，用最少的CKFA、CKFB的两系统，完全可以覆盖1周期T内的全区间，尽可能把占空的广大的信号(占空为50％以上)使用到CKFA、CKFB中，使互相相位错开180°。因此，作为占空为50％以上的结果，外部触发信号EXT-TRIG成为，不管在输入时钟信号EXT-CK的1周期T内的哪一个位置到来，也一定在处于两信号CKFA、CKFB的H电平的区间的某个地方重合，并且，将互相相位错开180°的结果，可得到高精度。

上述的相位位置计测区间信号CKFA、CKFB，具体地说，如图19(a)所示，使输入时钟信号EXT-CK稍稍逐步与DL1、DL2、DL3错开，采取CKFA用OR,CKFB用AND的办法来生成，但是如图19(b)所示，也可以采用对输入时钟信号CK进行分频使其相位位置错开一些的办法，生成以2倍频以上的频率为基本单位的相位位置计测区间信号CKFA、CKFB。

(b)第1和第2相位位置付予电路312、313

第1和第2相位位置付予电路312、313是完全相同的结构，分别由具有延迟线振荡器314、计数其振荡循环数的计数器320、在基准外部触发信号TRIG-AB发生的定时位置(图12的G1、G2、G3或G4)锁存该计数器320的内容的锁存电路321、计数器320的输出值与该锁存的值一致时发生输出的符合电路322、在上述锁存电路321中所锁存的相位位置为不适合的情况下，即锁存的结果为零“0”时，利用该锁存电路的输出，输出符合停止信号的OR门(OR-ADO)323、以及以该OR门323的输出以后符合电路322的输出为2个输入的AND门324而构成。

而且，向第1相位位置付予电路312的延迟线振荡器314，输入来自定时发生电路301的相位位置计测区间信号CKFA，并且，向第2相位位置付予电路313的延迟线振荡器314，输入来自定时发生电路301的相位位置计测区间信号CKFB。

(ⅰ)延迟线振荡器314

延迟线振荡器314由以一个输入端子为振荡器的输入端子的NAND门315、作为延迟器件与该NAND门315的输出端子连接的奇数级的C-MOS倒相器316、从该倒相器316的输出端子向上述NAND门315的另一个输入端子的反馈环路317中插入倒相用的单向倒相器318而构成。就作为延迟器件的倒相器316而言，除C-MOS倒相器以外，还可以使用ECL倒相器，IIL倒相器等。

该延迟线振荡器314，接收上述定时发生电路301来的相位位置计测区间信号CKFA、CKFB(图4(10)(11))，在其前沿开始计测用的振荡，在后沿则停止振荡。即，通常NAND门315，其一个输入端子为逻辑电平L，输出为H，倒相器316其输入为L，而且倒相器318其输出(NAND门315的另一个输入端子)处于H的状态下，就停止振荡。但是，通常NAND门315的一个输入端子转换为逻辑电平H时，NAND门315的输出为L，输出为H，倒相器318的输出为L,NAND门315的另一个输入为H,NAND门315的输出为H…就这样地状态变化，振荡。而且，在相位位置计测区间信号CKFA、CKFB的后沿停止振荡。

(ⅱ)计数器320

计数器320，对其时钟输入端子CK与上述延迟线振荡器314的输出端子连接，上述延迟线振荡器314的输出DL-OSC1、DL-OSC2的变化，即对振荡的每一次循环发生一次的输出变化进行计数。

因此，计数器320，与延迟线振荡器314的振荡和停止的动作相同，在上述定时信号CKFA、CKFB的前沿开始计数，在该定时信号CKFA、CKFB的后沿停止计数。

(ⅲ)锁存电路321

锁存电路321，以上述计数器320的数位输出为输入，把由定时发生电路301生成的基准外部触发信号TRIG-AB，输入到时钟输入端子CK。因此，该锁存电路321，在基准外部触发信号TRIG-AB上升的时刻，即外部触发信号到来的时刻(图12的G1、G2、G3或G4)，锁住计数器320的计数值(振荡的循环数)x或y(图12的x1、x2…y1、y2…)。

于是，把计数从输入时钟信号EXT-CK的前沿，一到基准外部触发信号TRIG-AB到来为止的长度的振荡循环数的计数值(外部触发信号到来的相位位置x或y)，锁存到锁存电路321之中。

(ⅳ)符合电路

符合电路322，以锁存电路321的并行输出为一个输入，把上述计数器320的SA输出作为另一个输入。并且，符合电路322，在上述计数器320的计数值已增加到上述锁存电路321的输出值(外部触发信号到来的相位位置x或y)时，输出符合输出SA。

符合输出SA，在OR门323的输出(图4(17))为H的期间，从AND门324取出，变成信号FSA1(图13的(20)的脉冲x1、x2、x3、…)或FSA1(图13的(21)的脉冲y1、y2、y3、…)，通过OR门325，合成为基准内部触发信号INT-TRIG，送给逻辑门部分326。而且，采用该基准内部触发信号INT-TRIG通过逻辑门326的办法，作为内部触发信号TRIG-A、TRIG-B，在A区间和B区间中分开取出。

另外，所谓OR门323的输出为H，就是表示CKFA用锁存电路321锁存住时为H，即测定EXT-TRIG的相位位置的条件是完备的。这时仅OR门323的输出变成H。

这样，在以外部触发信号D-FF-Q、D-FF-QN示出的A区间和B区间内，与外部触发信号EXT-TRIG同步，可得到多个生成的内部触发信号TRIG-A、TRIG-B图5(25)(26))。

(3)定时发生电路302

图14示出定时发生电路302的道路结构。该第3定时发生电路302，在生成与A系统和B系统共同的定时信号1/2CK-A1/B1、1/2CK-A2/B2,WC-A1/B1、WC-A2/B2，并将其送给占空决定电路3A、4A和3B、4B。并且，由于各自A系统和B系统，分别由2个占空决定电路3、4构成，因而生成二者择一地选择构成A系统和B系统各自的2个占空决定电路3、4之中的一个定时信号BLOCK-SEL，作为其数据输入，送给前置于各占空决定电路3A、4A、3B、4B之前的D-FF331和D-FF332。另外，FF意思是触发器。

1/2CK-A1/B1(图15的(9)),1/2CK-A2/B2(图15的(6))，是作为输入时钟信号EXT-CK的1周期T的长度，用于确定要计测区间(目标计测区间)T1的定时信号，具体地说，通过把输入时钟信号EXT-CK进行1/2分频而得到的信号。

WC-A1/B1(图15的(11)),WC-A2/B2(图15的(8))，是用于在目标计测区间T1范围，用于确定使计测动作持续的区间(实际计测区间)T3的定时信号。该WC-A1/B1和WC-A2/B2，比上述1/2CK的下降要延迟一些的信号，即与输入时钟信号EXT-CK同时上升，宽度却是比输入时钟信号EXT-CK的1周期T要长一些的信号。

该WC由在1/2CK的1/2周期的宽度内使1/2CK延迟一些而生成的信号DL-AB1(图15的(10))和DL-AB2(图15的(7))，采取其与定时信号1/2CK-A1/B1、1/2CK-A2/B2之间的逻辑和而得到。

BLOCK-SEL(图15的(12))是用定时发生电路302内的JK-FF的输出Q的信号，即在输入时钟信号EXT-CK的每2个周期的后沿，使之转换的信号，用作切换占空决定电路3、4使用的动作电路切换信号。动作电路切换信号BLOCK-SEL，在输出Q为H时，指示占空决定电路3侧(A1/B1)是测定区间(占空决定电路4侧(A2/B2)是振荡校正区间)，在输出Q为L时，指示占空决定电路4侧(A2/B2)是测定区间(占空决定电路3侧(A1/B1)是振荡校正区间)。

(4)模式切换信号生成电路330

上述定时发生电路302的动作电路切换信号BLOCK-SEL，被输入到构成模式切换信号生成电路330的D-FF331、332(D-FF-RA、D-FF-RB)的输入端子D上，内部触发信号TRIG-A、TRIG-B被输入到该D-FF331、332的时钟输入端子CK上。

D-FF331的QN输出端子上连接有AND门333，并且，Q输出端子上连有AND门334，两AND门333、334上分别又输入内部触发信号TRIG-A和外部触发区分信号TRIG-STOPA。

同样，D-FF332的QN输出端子上连接有AND门335，并且，Q输出端子上连有AND门336，两AND门335、336上分别又输入内部触发信号TRIG-B和外部触发区分信号TRIG-STOPB。

从上述AND门333、334取出SET-A1、SET-A2(图15的(15)(17))，从上述AND门335、336取出SET-B1、SET-B2(图15的(21)(20))。

SET-A1(图15的(17))是，在定时发生电路302内的JK-FF的Q为L时，即动作电路切换信号BLOCK-SEL(图15的(12))为L时(A1/B1侧是振荡校正区间T6的情况下)，由内部触发信号TRIG-A的前沿发生的短脉冲构成的定时信号，且变成A1侧(占空决定电路3A侧)的RS-FF6的置位输入。

SET-A2(图15的(15))是，在来自定时发生电路302的动作电路切换信号BLOCK-SEL(图15的(12))为H时(A2/B2侧是振荡校正区间T6的情况下)，由内部触发信号TRIG-A的前沿发生的短脉冲构成的定时信号，且变成A2侧(占空决定电路4A侧)的RS-FF8的置位输入。

SET-B1(图15的(21))是，在来自定时发生电路302的动作电路切换信号BLOCK-SEL(图15的(12))为L时(A1/B1侧是振荡校正区间T6的情况下)，由内部触发信号TRIG-B的前沿发生的短脉冲构成的定时信号，且变成B1侧(占空决定电路3B侧)的RS-FF6的置位输入。

SET-B2(图15的(20))是，在来自定时发生电路302的动作电路切换信号BLOCK-SEL(图15的(12))为H时(A2/B2侧是振荡校正区间T6的情况下)，由内部触发信号TRIG-B的前沿发生的短脉冲构成的定时信号，且变成B2侧(占空决定电路4B侧)的RS-FF8的置位输入。

(5)占空决定电路3、4

如图10所示，由占空决定电路3、4构成一组，把它设计成为2个系统A和B，合计2组的占空决定电路3A、4A、3B、4B，分别由具有延迟线振荡器41、对其振荡循环数进行计数的计数器47、锁存该计数器47的内容的锁存电路48、算出其计数值的1/2值的运算电路49以及设于运算电路49上的符合电路50来构成。

(a)延迟线振荡器41

延迟线振荡器41由以一个输入端子为振荡器的输入端子的NAND门42、作为延迟器件与该NAND门42的输出端子连接的奇数级C-MOS倒相器43、从该倒相器43的输出端子向上户NAND门的另一个输入端子的反馈环路44中插入的倒相用的单向倒相器45而构成。作为延迟器件的倒相器43来说，除C-MOS倒相器外，也可以使用ECL倒相器、IIL倒相器等。

延迟线振荡器41，接收上述定时发生电路302来的定时信号WC-A1/A1和WC-A2/B2(实际计测区间T3)，在其前沿开始用于计测的振荡，而在后沿停止振荡。即，通常NAND门42，其一个的输入端子为逻辑电平L，输出为H，倒相器43其输出为L，而倒相器45其输出(NAND门42的另一个输入端子)处于H状态，就停止振荡。但是，通常NAND门42的一个输入端子翻转为逻辑电平H时，则NAND门42的输出为L，倒相器43的输出为H，倒相器45的输出为L,NAND门42的另一个输入为H,NAND门42的输出为H…就这样，使状态变化，振荡。而且，在WC-A1/B1、WC-A2/B2(实际计测区间T3)的后沿停止振荡。

该WC-A1/B1、WC-A2/B2(实际计测区间T3)的前沿是与上述定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)的前沿同时，但后沿要比该定时信号1/2CK-A1/B1、1/2CK-A2/B2的后沿稍微岩层。这样以来，个延迟线振荡器41，就在对上述输入时钟信号EXT-CK进行/2分频而得到的定时信号1/2CK-A1/B1、1/2CK-A2/B2的前沿(目标计测区间T1开始)开始振荡，在该定时信号1/2CK-A1/B1、1/2CK-A2/B2的后沿停止振荡。

(b)计数器47

计数器47，其时钟输入端子CK与上述延迟线振荡器41的输出端子连接起来，计数上述延迟线振荡器41的输出DL-OSC-A的变化，即对在振荡的每一循环中发生一次的输出变化进行计数。

并且，通过导线46，把上述与延迟线振荡器41相同的输入信号，即定时信号1/2CK-A1/B1、1/2CK-A2/B2输入到计数器47的归零端子CL上。于是，计数器47与延迟线振荡器41的振荡和停止动作同样，在定时信号1/2CK-A1/B1、1/2CK-A2/B2上述(目标计测区间T1)的上升的时刻开始计数，该定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)下降以后停止计数。

因此，在定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)的1周期区间的期间，振荡的循环数计数持续进行下去。

(c)锁存电路48

锁存电路48，以上述计数器47的数位为输入，向时钟输入端子CK输入由上述定时发生电路302生成的定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)。

于是，该锁存电路48，在定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)下降的时刻，即目标计测区间T1结束的时刻，锁住计数器47的计数值(振荡的循环数)。因此，在锁存电路48中，锁住与定时信号1/2CK-A1/B1、1/2CK-A2/B2(目标计测区间T1)的1周期区间的长度(输入时钟信号EXT-CK的1周期T)对应的振荡循环数的计数值。

(d)运算电路49

运算电路49，接收上述锁存电路48的并行输出，算出被锁住的振荡循环数的计数值的1/2的值，即50％的占空值。这个50％的占空值就成为符合电路50的一个输入。

(e)符合电路50

符合电路50，分别把上述运算电路49的并行输出(运算结果的1/2的值)作为一个输入，把上述计数器47的输出作为另一个输入。而且，该符合电路50，在上述计数器47的计数值直到与上述运算结果重合的值增加了的时候，就输出SA、SB。准确地说，占空决定电路3A输出符合输出SA1，占空决定电路4A输出符合输出SA2，占空决定电路3B输出符合输出SB1，占空决定电路4B输出符合输出SB2。

(6)前置FF和前置OR门

在A、B各组的占空决定电路3、4之前，分别前置RS-FF6、8，而该RS-FF6、8，每次在上述目标计测区间与下一目标计测区间之间的振荡校正区间T6内，与上述信号SET-A1、SET-A2、SET-B1、SET-B2同步进行置位，且用上述符合输出SA1、SA2、SB1、SB2进行复位。

即，A1侧和B1侧(占空决定电路3A、3B)的RS-FF6、6，每次与上述信号SET-A1、SET-B1同步进行复位，用上述符合输出SA1、SB1进行复位。并且，A2侧和B2侧的RS-FF8、8，每次与上述信号SET-A2、SET-B2同步进行置位，用上述符合输出SA2、SB2进行复位。

并且，在A、B各组的每个占空决定电路3和4之前，前置OR门7、9，通过OR门7、9，上述、把上述RS-FF6、8的输出和指示上述实际计测区间T3的信号WC-A1/B1、WC-A2/B2输入到所属的占空决定电路3、4中。

而且，宽度生成电路5具备，每次都与信号SET-A1、SET-A2、SET-B1、SET-B2同步进行复位，通过从A、B各组的占空决定电路3和4得到的符合输出SA1、SA2、SB1、SB2，转换状态输出用的触发器(D-FF)54。

(a)A系统的结构

详细地说，A系统(A侧)的占空决定电路3、4(3A、4A)之中，在第1占空决定电路3A之前，前置RS-FF6，其Q输出，通过OR门7(OR-A1)输入到占空决定电路3A的延迟线振荡器41中，同时输入到AND门51的一个输入端子上。而且，上述符合电路50的输出，即占空50％的符合输出SA1，被输入到前置于其前的RS-FF6的复位端子R上，同时通过上述AND门51和OR门53，被输入到D-FF54的时钟输入端子CK上。该D-FF54与RS-FF6一起构成宽度生成电路5的一部分。

该RS-FF6(RS-FF-A1-Q：图17的(10))，在定时发生电路302内的JK-FF的Q为L时，即A1侧为振荡校正区间的情况下，通过与内部触发信号TRIG-A同步发生短脉冲SET-A1(图17的(6))的办法进行置位，用符合输出SA1(图17的(13))进行复位(参照图17的(10))。

因此，在图17的第4周期t4和第5周期t5，通过在RS-FF6(RS-FF-A1-Q：图17的(10))的输出端子Q产生的脉冲P3、P4，符合输出SA1通过AND门51(AND-A1：图17的(14))，通过OR门53，变成输出用的D-FF54的时钟输入。因而，在输出用的D-FF54的输出端子(OUT)上边出现，随在图17的k、r点产生的SET-A1而上升，随在q、s点产生的符合输出SA1(AND-A1：图17的(14))而出现下降的脉冲P3′、P4′。

在与这样构成的第1占空决定电路3A完全相同构成的第2占空决定电路4A之前，前置RS-FF8和OR门9，其Q输出，通过OR门9(OR-A2)输入到占空决定电路4A的延迟线振荡器41中，同时输入到AND门52的一个输入端子上。

而且，上述符合电路50的输出，即占空决定电路4A的占空50％的符合输出，被输入到前置于其前的RS-FF8的复位端子R上，同时通过上述AND门52和OR门53，被输入到D-FF54的时钟输入端子CK上。该RS-FF8也与D-FF54一起构成宽度生成电路5的一部分。

该RS-FF8(RS-FF-A2-Q：图17的(17))，在定时发生电路302内的JK-FF的Q为H时，即A2侧为振荡校正区间的情况下，通过与内部触发信号TRIG-A同步发生短脉冲SET-A2(图17的(7))的办法进行置位，以符合输出SA2(图17的(13))进行复位(参照图17的(17))。

因此，在图17的第2周期t2和第3周期t3，通过在RS-FF8(RS-FF-A2-Q：图17的(17))的输出端子Q产生的脉冲P1、P2，变成为发生2该符合输出SA2。而且，该符合输出SA2通过AND门52(AND-A2：图17的(20))，通过OR门53，成为输出用的D-FF54的时钟输入。因而，在输出用的D-FF54的输出端子(OUT)上边出现，随在图17的d、f点产生的SET-A2而上升，随在e、g点产生的符合输出SA2(准确地说，输出AND-A2：图17的(20))而出现下降的脉冲P1′、P2′。

但是，在图17的例子中，在第6周期t6中，由于第2的输入时钟信号EXT-CK(图17的G2)到来了，故不发生第2个的SET-A2(参照图15的(15)、图17的(7))。因此，不发生该第2个脉冲P(用虚线表示)。

(b)B系统的结构

至于B系统(B侧)的占空决定电路3、4(3B、4B)的前置FF和前置OR门，也与上述同样结构。即，在第1占空决定电路3B之前前置RS-FF6，其Q输出，通过OR门7(OR-B1)输入到占空决定电路3B的延迟线振荡器41中，同时输入到AND门51的一个输入端子上。

而且，上述符合电路50的输出，即占空50％的符合输出SB1，被输入到前置于其前的RS-FF6的复位端子R上，同时通过上述AND门51和OR门53，被输入到D-FF54的时钟输入端子CK上。该D-FF54与RS-FF6一起构成宽度生成电路5的一部分。

该RS-FF6(RS-FF-B1-Q：图18的(22))，在定时发生电路302内的JK-FF的Q为L时，即B1侧为振荡校正区间的情况下，通过与内部触发信号TRIG-B同步发生短脉冲SET-B1(图18的(21))的办法进行置位，用符合输出SB1(图18的(24))进行复位(参照图18的(22))。

因此，在图18的第8周期t8和第9周期t9，通过在RS-FF6(RS-FF-B1-Q：图17的(10))的输出端子Q产生的脉冲P7、P8，符合输出SB1通过AND门51(AND-B1：图18的(25))，通过OR门53，成为输出用的D-FF54的时钟输入。

因而，在输出用的D-FF54的输出端子(OUT)上边出现，随在图18的k2、r2点产生的SET-B1而上升，随在q2、s2点产生的符合输出SB1(准确地说，AND-B1：图18的(25))而出现下降的脉冲P7′、P8′。

在与这样构成的第1占空决定电路3B完全相同的第2占空决定电路4B之前，前置RS-FF8和OR门9，其Q输出，通过OR门9(OR-B2)输入到占空决定电路4B的延迟线振荡器41中，同时输入到AND门52的一个输入端子上。

而且，上述符合电路50的输出，即占空决定电路4B的占空50％的符合输出，被输入到前置于其前的RS-FF8的复位端子R上，同时通过上述AND门52和OR门53，被输入到D-FF54的时钟输入端子CK上。该RS-FF8也与D-FF54一起构成宽度生成电路5的一部分。

该RS-FF8(RS-FF-B2-Q：图18的(27))，在定时发生电路302内的JK-FF的Q为H时，即B2侧为振荡校正区间的情况下，通过与内部触发信号TRIG-B同步发生短脉冲SET-B2(图18的(26))的办法进行置位，以符合输出SB2(图18的(29))进行复位(参照图18的(27))。

因此，在图18的第6周期t6和第7周期t7，通过在RS-FF8(RS-FF-B2-Q：图18的(27))的输出端子Q产生的脉冲P5、P6，变成为发生2个符合输出SA2(准确地说，AND-B2：图18的(30))。

而且，该符合输出SB2通过AND门52(AND-B2：图18的(20))，通过OR门53，成为输出用的D-FF54的时钟输入。因而，在输出用的D-FF54的输出端子(OUT)上边出现，随在图18的d2、f2点产生的SET-B2而上升，随在e2、g2点产生的符合输出SB2(准确地说AND-B2：图18的(30))而出现下降的脉冲P5′、P6′。

但是，在图18中，脉冲P5′由于与以前的脉冲P1′连续着，所以加长了。

(7)宽度生成电路5

宽度生成电路5，具有可复位的D-FF54，其QN端子与D端子直接连接。并且，SET-A1、SET-A2、SET-B1、SET-B2的信号，介以OR门55，输入到复位输入端子PR，同时，介以OR门53，把符合输出SA1、SA2、SB1、SB2输入到D-FF54的时钟输入端子CK。

为了禁止从各占空决定电路3A、4A、3B、4B的符合输出端子SA1、SA2、SB1、SB2，向OR门53的导线中，测定期间中的符合输出u1、u2、u3…(图17和图18)，所以设有AND门51或52，采取与RS-FF6、8的Q输出之间的AND。

并且，在RS-FF6或RS-FF8的Q输出上升之后，外部触发信号EXT-TRIG(图18的触发脉冲G3)马上到来的情况下，即在使RS-FF6或RS-FF8复位的符合输出SA1、SA2、SB1、SB2发生之前，在外部触发信号EXT-TRIG到来的情况下，从新的外部触发信号EXT-TRIG发生数个正确的符合输出(图18的e3点)之前，老的符合输出(图18的w点)时间上在前头发生，使D-FF54的QN输出下降。为了避免这种不适合，故把外部触发区分信号TRIG-STOPA加到A系统的AND门51、52的输入上，而把外部触发区分信号TRIG-STOPB加到B系统的AND门51、52的输入上。

(8)动作

(a)概要

就构成上述各组A、B的第1占空决定电路3和第2占空决定电路4来说，作为动作循环C1、C2如图17和图18所示，互相输入时钟信号EXT-CK的仅仅2个周期部分偏移那样的交互动作。而且，一个组，例如由A侧的组进行处理时，与外部触发信号EXT-TRIG的到来时间时期之间的关系，在处理时间上不重合时，自动地把处理移到另一方的B侧组。

但是，在本实施例中，自动地把A系统和B系统转换成外部触发信号EXT-TRIG到来的度数。

A侧的第2占空决定电路4A，如图17和图18所示，把输入时钟信号EXT-CK的连续4周期(4T)作为重复的1单位(动作循环C1)进行处理，在其中的前半的第1周期t1，计测输入时钟信号EXT-CK的1周期的长度(目标计测区间)T1。而且，用该计测结果，算出1周期长度T的1/2的值(占空50％的定时位置。接着后半的第3周期t3和第4周期t4，分别由与内部触发信号TRIG-A同步的信号SET-A2的发生时刻(图17的d点、f点)使延迟线振荡器41振荡，直到与上述算出值重合为止，即计测直到变成占空50％的定时位置的长度T5，在一致的时刻，就输出占空50％的定时位置意思的符合输出SA2(图17的e点、g点)。

A侧的第1占空决定电路3A，与第1占空决定电路3具有2周期部分偏移的该动作循环C2。即，第1占空决定电路4，把在图10作为t3～t6示出的输入时钟信号EXT-CK的连续4周期，作为重复的1单位(动作循环C2)进行处理的，在其中的前半的第1周期t3，计测输入时钟信号EXT-CK的1周期的长度(目标计测区间)T1，用该计测结果，算出1周期长度T的1/2的值(占空50％的定时位置。接着在后半的第4周期t4和第5周期t5中，分别由与内部触发信号TRIG-A同步的信号SET-A1的发生时刻(图17的k点、r点)使延迟线振荡器41振荡。

通过对该振荡循环数进行计数，在与上述算出值重合点，即计测直到变成占空50％的定时位置为止的长度T5，在一致的时刻，就作为输出占空50％的定时位置意思的符合输出SA1(图17的q点、s点)。

(b)A侧的动作(触发脉冲G1后)

(ⅰ)4A侧第1周期t1

在图17的例子中，在输入时钟信号EXT-CK的第1周期t1，第1外部触发信号G1到来。

在其之前，在图10的a点，定时信号WC-A2/B2(图17的(16))，通过OR门9，被输入到占空决定电路4A和4B的延迟线振荡器41，各自的延迟线振荡器41开始振荡，同时被输入到计数器47的归零端子CL上，在其前沿，该计数器47对振荡的循环数开始计数动作。延迟线振荡器41的振荡一直持续到至少上述第2周期t2的时钟上升完毕。

4A侧(A系统的第1占空决定电路4A侧)的延迟线振荡器41的振荡，在WC-A2/B2的后沿，即实际计测区间T3结束后的时刻(图17的c点)才结束。在此期间，1/2CK-A2/B2的目标计测区间T1的结束到来(图17的b点)，由于1/2CK-A2/B2下降，锁存电路48就锁住计数器47的计数值(1周期长度T=T1)。

在这里，运算电路49，接收锁存电路48的输出，算出1周期长度T的计数值的1/2的值(50％的占空的定时位置)，输出其结果，输入到符合电路50的一个输入端子B1～Bn上。

(ⅱ)4A侧第2周期t2

进入第2周期t2时，由于SET-A2(图17的(7))的到来，使RS-FF8置位(图17的d点)。RS-FF8的Q输出(图17的(17))被输入到AND门52上，同时通过OR门9，加到占空决定电路4A侧的延迟线振荡器41上，使其振荡。并且，RS-FF8的Q输出，通过OR门9，加到4A侧的计数器47的归零CL上而归零解除，因此开始振荡的循环数计数。

计数器47的输出，输入到符合电路50的另一个输入端子A1～An，计数器47的计数值步进地进行增加，在与上述运算电路49的输出值(1周期长度T的1/2值)一致的瞬间(图17的e点)，由符合电路50发生符合输出SA2。

该符合输出SA2，被输入到RS-FF8的复位输入端子R，使该触发器复位。在该符合输出SA2的发生时刻，RS-FF8的Q输出(图17的(17))下降，以脉冲P1的形式成为AND门52的输入。由该脉冲P1、符合输出SA2和外部触发区分信号TRIG-STOPA作为3个输入的AND门52，仅仅在脉冲P1的宽度内，发生符合输出SA2而变成宽度狭窄的脉冲AND-A2(图17的(20))，通过OR门53成为D-FF54的时钟输入。

作为输出侧触发器的D-FF54，每次用SET-A1、SET-A2或SET-B1、SET-B2进行复位，而且与上述符合输出SA2对应的短脉冲AND-A2(图17的(20))作为时钟输入加到D-FF54上时，其每次D-FF54的Q输出转换(下降动作)，都作为脉冲P1′出现与输出端子OUT上。

(ⅲ)4A侧第3周期t3

接着，进入第3周期t3时，由于SET-A2(图17的(7))又到来(图17的f点)，使RS-FF8置位。RS-FF8的Q输出(图17的(17))被输入到AND门52中，同时通过OR门9加到4A侧的延迟线振荡器41上，使之振荡，并且，将计数器47归零解除，使振荡循环数的计数开始。计数器47的计数值，与上述运算电路49的输出值(1周期长度T的1/值)一致时(图17的g点)，再由符合电路50发生符合输出SA2。

在该符合输出SA2的发生时刻，RS-FF8的Q输出(图17的(17))下降，以脉冲P2的形式成为AND门52的输入。因此，从把该脉冲P2、符合输出SA2和外部触发区分信号TRIG-STOPA作为3输入的AND门52，在脉冲P1的宽度内，就输出符合输出SA2(AND-A2：图9的(20))，通过OR门53成为D-FF54的时钟输入。

每次用SET-A2，使D-FF54复位，因而与上述SET-A2对应的短脉冲AND-A2(图9的(20))作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出翻转，脉冲P2′出现于输出端子OUT上。

上述的输出脉冲P1′、P2′，与外部触发信号EXT-TRIG同步而上升，而且，是具有与外部输入时钟信号EXT-CK同一周期T的数字时钟信号，结果变成为使输入时钟信号EXT-CK与外部触发信号EXT-TRIG完全同步的信号。但是，其波形变成占空50％的信号。

(ⅳ)3A侧第3周期t3

对于上述4A侧的动作，即使3A侧(A系统的笫1占空决定电路3A侧)延迟了2周期，也进行同样动作。即，进入第3周期t3时，指示实际计测区间(T3)是信号信号WC-A1/B1(图17的(9))上升(图17的h点))，通过OR门9，加到占空决定电路3A的延迟线振荡器41上，延迟线振荡器41开始振荡，同时输入到计数器17的归零端子CL上，在其前沿该计数器17开始振荡循环数的计数。

(ⅴ)3A侧第4周期t4

3A侧的延迟线振荡器41的振荡，一直继续到至少第4周期t4的时钟上升完毕为止。

3A侧的延迟线振荡器41的振荡，一直到第5周期t5的时钟上升之前，随产生的WC-A1/B1的下降，即在经过若干输入时钟信号EXT-CK的1周期T的实际计测区间T3B结束的时刻图17的j点)，才成为终了。

在这期间，恰好具有输入时钟信号EXT-CK的1周期T相当部分的长度的1/2CK-A1/B1的目标计测区间T1B结束到来(图17的i点)，由于被输入到锁存电路48的时钟输入端子CK的1/2CK-A1/B1下降，锁存电路48就锁住计数器47的计数值(1周期的长度T=T1B)。

这里，A1侧的运算电路49，接收锁存电路48的输出，算出1周期长度T的1/2的值(占空50％的定时位置)，输出其运算结果，输入到符合电路50的一边输入端子B1～Bn。

进入第4周期t4时，由于SET-A1(图17的(6))的到来，使RS-FF6置位(图17的k点)。RS-FF6的Q输出(图17的(10))被输入到AND门51中，同时通过OR门7加到3A侧的延迟线振荡器41上使之振荡，并且，加到3A侧的计数器47的归零CL上使计数动作开始。

3A侧的计数器47的输出，被输入到符合电路50的另一边的输入端子A1～An，计数器47的计数值步进地进行增加，在与上述运算电路49的输出值(1周期长度T的1/2的值)一致的瞬间(图17的q点)，由符合电路50发生符合输出SA1。

该符合输出SA1，被输入到RS-FF6的复位输入端子R，使该触发器复位。因此，在该符合输出SA1发生的时刻，RS-FF6的Q输出(图17的(10))下降，以脉冲P3的形式变成AND门51的输入。

因此，从把该脉冲P3、符合输出SA1和TRIG-STOPA作为3输入的AND门51，就发生符合输出SA1作为输出AND-A1(图17的(14))，通过OR门53成为D-FF54的时钟输入。但是，准确地说，输出AND-A1是在符合输出SA1的前沿发生的短脉冲。

D-FF54，每次都用SET-A1进行复位，因而与上述符合输出SA1对应的短脉冲AND-A1(图17的(14))，作为时钟输入加到D-FF54上时，在此时刻，D-FF54的Q输出下降，作为脉冲P3′出现于输出端子OUT上。

另外，第3周期t3发生的符合输出SA1(图17的u1)，在RS-FF6的Q输出下降到L的期间发生，因而在AND门51上没有出现输出，D-FF54也不翻转。

(ⅵ)3A侧第5周期t5

接着，进入第5周期t5时，由于SET-A1(图17的(6))又到来(图17的r点)，使RS-FF6置位。RS-FF6的Q输出(图17的(10))被输入到AND门51中，同时通过OR门7，加到A1侧的延迟线振荡器41上使之振荡，并且，将计数器47解除归零，使振荡循环数的计数开始。

计数器47的计数值，若与上述运算电路49的输出值(1周期长度T的1/2的值)一致时(图17的s点)，再由符合电路50发生符合输出SA1。

用该符合输出SA1使RS-FF6复位，因而RS-FF6的Q输出(图17的(10))下降，以脉冲P4的形式变成AND门51的输入。因此，从把该脉冲P4、符合输出SA1和TRIG-STOPA作为3输入的AND门51，在脉冲P4的宽度内，就发生符合输出SA1作为输出AND-A1(图17的(14))，通过OR门53而成为D-FF54的时钟输入。

D-FF54，每次都用SET-A1进行复位，因而与上述符合输出SA1对应的短脉冲AND-A1(图17的(14))，作为时钟输入加到D-FF54上时，在这个时刻，D-FF54的Q输出翻转，作为脉冲P4′出现于输出端子OUT上。

这样，来自D-FF54的Q输出，获得具有与外部触发信号EXT-TRIG同步，而且，与输入时钟信号EXT-CK同一周期T的数字时钟信号P1′、P2′、P3′、P4′。而且，其波形一定校正到占空为50％的输出时钟。即使在输入时钟信号EXT-CK的占空50％的左右或其以上晃动的情况下，也能达到同步和和占空校正的作用效果。因此，将数字波形的整形作为追求的外部同步电路是非常有效的，可以把半导体有源器件的可工作区域延伸到非常高的频率。

(c)B侧的动作(触发脉冲G2后)

(ⅰ)4B侧第6周期t6～第7周期t7

在图17的例子中，在输入时钟信号EXT-CK的第6周期t6，第2的外部触发信号G2到来。但是，用SET-A2在开始的50％占空位置的计测中，变成了外部触发信号G2已到来的情况。

如果外部触发信号G2到来，则定时发生电路301内部的D-FF翻转，因此外部触发区分信号TRIG-STOPA为L,TRIG-STOPB转换成H的状态(选择B侧的状态)。因为，属于A系统的D-FF331的AND门333、334(SET-A1、SET-A2)被禁止，而代之以属于B系统的D-FF332的AND门335、336(SET-B1、SET-B2)成为有源。

在这个时刻，根据动作电路切换信号BLOCK-SEL是H还是L，而发生SET-B1、SET-B2的哪一个。在在本实施例中，如图15的(20)(21)所示，首先发生SET-B2(图15的d2、f2)。

接收该SET-B2(图18的(26))，使4B侧(B系统的第2占空决定电路4B)的RS-FF8置位(图18的d2)。RS-FF8的Q输出(图18的(27))，输入到AND门52中，同时通过OR门9加到第2占空决定电路4B侧的延迟线振荡器41上，使其振荡。

并且，RS-FF8的Q输出，通过OR门9加到4B侧的计数器47的归零CL上解除归零，而在与运算电路49中的比50％占空相当的运算结果，已经输入到符合电路50中。

计数器47的计数值步进地进行增加，在与上述运算电路49的输出值(1周期长度T的1/2的值)一致的瞬间(图18的e2点)，由符合电路50发生符合输出SB2。

用该符合输出SB2，使RS-FF8复位，其Q输出(图18的(27))下降，以脉冲P5的形式变成AND门52的输入。从把该脉冲P5、符合输出SB2和外部触发区分信号TRIG-STOPB作为3输入的AND门52，就发生符合输出SB2变成宽度狭窄的脉冲AND-B2(图18的(30))，通过OR门53成为D-FF54的时钟输入。

D-FF54，每次用SET-B2进行复位，而与上述SET-B2对应的短脉冲AND-B2(图18的(30))作为时钟输入加到D-FF54上，时，其每次的D-FF54的Q输出翻转(后沿动作)，作为脉冲P5′出现于输出端子OUT上。另外，在示于图8的例子中，在第6周期t6，又在d1的复位，由于D-FF54被复位，故P5′变成了比G2的位置稍前上升宽度稍宽的脉冲。

(ⅱ)4B侧第7周期t7～第8周期t8

SET-B2(图18的(26))到来时(图17的f2点)，使RS-FF8置位。RS-FF8的Q输出(图18的(27))被输入到AND门52，同时通过OR门9加到4B侧的延迟线振荡器41上，使之振荡，并且，使计数器47解除归零CL，开始振荡循环数的计数。

计数器17的计数值，在与上述运算电路49的输出值(1周期长度T的1/2的值)一致的瞬间(图18的g2点)，再由符合电路50发生符合输出SB2。在该符合输出SB2的发生时刻，RS-FF8的Q输出(图18的(27))下降，以脉冲P6的形式变成AND门52的输入。因此，从将该脉冲P6、符合输出SB2和外部触发区分信号TRIG-STOPA作为3个输入的AND门52，输出符合输出SB2(AND-B2：图18的(30))，通过OR门33，变成D-FF54的时钟输入。

D-FF5c，每次用SET-B2进行复位，因而与上述符合输出SB2对应的短脉冲AND-B2(图18的(26))，作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出翻转，作为脉冲P6′出现于输出端子OUT上。

总之，上述的输出脉冲P5′、P6′之中，输出脉冲P5′，在与第6周期t 6的前次的SET-A2(图17的d1点)同步上升，在外部触发信号EXT-TRIG到来后，变成用符合输出SB2下降的信号。该下降的位置，在与外部触发信号EXT-TRIG到来后同时输入时钟信号EXT-CK成为上升的情况下，与该占空50％信号的位置一致。

并且，上述的输出脉冲P6′是，与外部触发信号EXT-TRIG同步上升，而且，具有与输入时钟信号EXT-CK同一周期T的数字时钟信号，结果变成为使输入时钟信号EXT-CK与外部触发信号EXT-TRIG完全同步的信号。而且，其波形成为占空50％的信号。

(ⅲ)3B侧第8周期t8～第9周期t9

对于上述4A侧的动作，即使3A侧(B系统的第1占空决定电路3B侧)延迟了2周期，也进行同样动作。即，进行振荡、计数、运算、符合的动作的1周期的测定，在第8周期t8中，SET-B1(图18的(21)发生时，则RS-FF6被复位。

RS-FF8的Q输出(图18的(22))，输入到AND门51中，同时通过OR门7加到3B侧的延迟线振荡器41上使之振荡，并且，加到3B侧的计数器47归零CL上，开始计数动作。

计数器47的计数值步进地进行增加，与上述运算电路49的输出值(1周期的长度T的1/2的值)一致的瞬间(图18的q2点)，从符合电路50发生符合输出SB1。

在该符合输出SB1，被输入到RS-FF6的复位输入端子R，使该触发器复位。因此，在该符合输出SB1的发生时刻，RS-FF8的Q输出(图18的(22))下降，以脉冲P7的形式成为AND门51的输入。

因此，从将该脉冲P7、符合输出SB1和TRIG-STOPB作为3个输入的AND门51，作为输出AND-B1(图18的(25))发生符合输出SB1，通过OR门53，变成D-FF54的时钟输入。

但是，准确地说，输出AND-B1是在符合输出SB1的前沿发生的短脉冲。

由于D-FF54每次都用SET-B1进行复位，故与上述符合输出SB1对应的短脉冲AND-B1(图18的(25))，作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出下降，作为脉冲P7′出现于输出端子OUT上。另外，在第3周期t3、第7周期t7等，所发生的符合输出SB1(图18的u3)，发生在RS-FF6的Q输出下降到L的期间，因而在AND门51上没有输出出现，D-FF54也没有翻转。

因此，在3B侧处于测定区间的时候，所发生的符合脉冲u3的影响由AND门51除去，而且在输出OUT侧不出现。

(ⅳ)3B侧第9周期t9～第10周期t10

接着，在第9周期t9内，SET-B1(图18的(21))又到来，而将RS-FF6置位。RS-FF6的Q输出(图18的(22))成为AND门51的输入，同时通过OR门7加到3B侧的延迟线振荡器41上使之振荡，并且，使计数器47归零解除，开始振荡循环数的计数。

计数器47的计数值，与上述运算电路49的输出值(1周期长度T的1/2的值)一致(图18的s2点)时，再由符合电路50发生符合输出SB1。以该符合输出SB1，使RS-FF6复位，而RS-FF6的Q输出(图18的(22))下降，以脉冲P8的形式成为AND门51的输入。

因此，从把该脉冲P8、符合输出SB1和TRIG-STOPB作为3输入的AND门51，作为输出AND-B1(图18的(25))发生SB1划分输出，通过OR门53，变成D-FF54的时钟输入。

D-FF54，每次都用SET-B1进行复位，而且与上述SB1划分输出对应的短脉冲AND-B1(图18的(25))作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出翻转，作为脉冲P8′出现与输出端子OUT上。

这样，从D-FF54的Q输出，可以得到与外部触发信号EXT-TRIG同步，而且，具有与输入时钟信号EXT-CK同一周期的数字时钟信号脉冲P5′、P6′、P7′和P8′。而且，该波形一定成为被校正到占空50％的信号。

该同步化和占空校正的作用效果，即使输入时钟信号EXT-CK的占空在50％左右或其以上晃动的情况下，也能达到。因此，把数字波形的整形作为追求的外部同步电路是非常有效的，可以把半导体有源器件的可工作区域延伸到非常高的频率。

(d)A侧的动作(触发脉冲G3)

(ⅰ)4A侧第10周期t10～第11周期t11

在图17的例子中，在输入时钟信号EXT-CK的第10周期t10，第3外部触发信号G2到来。而且，在由SET-B1开始的50％的占空位置的计测中变成外部触发信号G2到来的情况。

外部触发信号G3到来时，定时发生电路301内部的D-FF翻转，因此外部触发区分信号TRIG-STOPA转换为H,TRIG-STOPB转换为L的状态。因而，属于B系统的D-FF332的AND门335、336(SET-B1、SET-B2)被禁止，而代之以A系统的D-FF331的AND门333、334(SET-A1、SET-A2)成为有源。

在该时刻，根据动作电路切换信号BLOCK-SEL是H还是L，发生SET-A、SET-A2两者之一。在本例中，如图15的(15)(17)所示，首先发生SET-A2(图15的d3、f3)。

接收该SET-A2(图17的(7))使RS-FF8置位(图17的d3点)。RS-FF8的Q的输出(图17的(17))，被输出到AND门52中，通过OR门9加到占空决定电路4A侧的延迟线振荡器41上，使之振荡。并且，RS-FF8的Q输出，通过OR门9加到4A侧的计数器47的归零上使归零解除，因而开始振荡循环数的计数。

另外，常常进行1周期T的测定，故在相当于运算电路49的50％占空的运算结果，已百输入到符合电路50中。

计数器47的计数值步进地进行增加，在与上述运算电路49的输出值(1周期长度T的1/2值)一致的时刻(图17的e3点)，由符合电路50发生SET-A2。

用该符合输出SA2，使RS-FF8复位，该置位Q输出(图17的(17))下降，以脉冲P9的形式成为AND门52的输入。从把该脉冲P9、符合输出SA2和外部触发区分信号TRIG-STOPA作为3输入的AND门52，发生符合输出SA2变得宽度狭窄的脉冲AND-A2(图17的(20))，通过OR门53而成为D-FF54的时钟输入。

D-FF54，每次用SET-A2进行复位，与上述符合输出SA2对应的短脉冲AND-A2(图17的(20))，作为时钟输入加到D-FF54上时，其每次D-FF54的Q输出翻转(下降动作)，作为脉冲P9′出现于输出端子OUT上。

另一方面，在上述触发脉冲G到来的时刻，并且，B2侧的RS-FF8的Q输出，用第10周期t10中的前次SET-B2(图18的d2)依旧是上升的，因此B2侧RS-FF8，直到复位前在实际测定中是505占空位置。

因此，如果不想点办法，则从SET-B2(图18的d2)在数到50％占空位置，出现符合输出SB2(图18的w点)，因而输出下降了。即，不与新的G3同步，而在与从前的触发脉冲G2同步的位置，变成为OUT输出下降。

这里，给AND门52，加上TRIG-STOPA，在用A侧动作的情况下，禁止该AND门，使得在B侧发生的SB2符合输出不受输出侧影响。

按照同样的理由，给A侧的AND门51，加上外部触发区分信号TRIG-STOPA，而给B侧的AND门51、52加上外部触发区分信号TRIG-STOPB。另外，即使触发脉冲G2到来的第6周期t6结束，输入产生符合输出SA2(图17的w点)，但也用2A侧的AND门52除去，而不受输出影响。

(ⅲ)4A侧第11周期t11～第12周期t12

再者SET-A2(图17的(7))到来时(图17的f3点)，使RS-FF8置位，RS-FF8的Q输出(图17的(17))百输出到AND门52，同时，通过OR门9加到4A侧的延迟线振荡器41上，使之振荡，并且，使计数器47归零解除，开始振荡循环数的计数。

计数器47的计数值，与上述运算电路49的输出值(1周期长度T的1/2的值)一致时(图17的g点)，再从符合电路50发生符合输出SA2。

在该符合输出SA2发生的时刻，使RS-FF8的Q输出(图17的(17))下降，以脉冲P10的形式AND门52成为输入。从把该脉冲P 9、符合输出SA2和外部触发区分信号TRIG-STOPA作为3输入的AND门52，输出符合输出SA2(AND-A2：图17的(20))，通过OR门53而成为D-FF54的时钟输入。

D-FF54，每次用SET-A2进行复位，与上述符合输出SA2对应的短脉冲AND-A2(图17的(20))，作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出翻转，作为脉冲P10′出现于输出端子OUT上。

总之，上述的输出脉冲P9′、P10′之中，输出脉冲P9′，在与第10周期t10的前次的SET-B2(图17的d2点)同步上升，在外部触发信号EXT-TRIG到来后，在符合输出SB2(图17的e3点)，变成下降的信号。

该下降的位置，在与外部触发信号EXT-TRIG到来后，同时输入时钟信号EXT-CK成为上升的情况下，与该占空50％信号的位置一致。

并且，上述的输出脉冲P10′是，与外部触发信号EXT-TRIG同步上升，而且，具有与输入时钟信号EXT-CK同一周期T的数字时钟信号，结果变成为使输入时钟信号EXT-CK与外部触发信号EXT-TRIG完全同步的信号。而且，其波形变成占空50％的信号。

(ⅲ)3A侧第12周期t12～第13周期t13

对于上述4A侧的动作，即使3A侧(A系统的第1占空决定电路3A侧)延迟了2周期，进行同样动作。即，进行振荡、计数、运算、符合的动作的1周期的测定，在第12周期t12中，SET-A1(图17的(6)发生时，使RS-FF6置位。

RS-FF6的Q输出(图17的(10))，输入到AND门51中，同时通过OR门7加到3A侧的延迟线振荡器41上使之振荡，并且，加到3A侧的计数器47归零CL上开始计数动作。

计数器47的计数值步进地进行增加，与上述运算电路49的输出值(1周期的长度T的1/2的值)一致的瞬间(图17的q3点)，从符合电路50发生符合输出SA1。

该符合输出SA1，被输入到RS-FF6的复位输入端子R，使触发器复位。因此，在该符合输出SA1的发生时刻，RS-FF6的输出Q(图17的(10))下降，以脉冲P11的形式成为AND门51的输入。

因此，从将该脉冲P11、符合输出SA1和TRIG-STOPA作为3个输入的AND门51，作为输出AND-A1(图17的(14))发生符合输出SA1，通过OR门53，变成D-FF54的时钟输入。但是，准确地说，输出AND-A1是在用符合输出SA1的前沿发生的短脉冲。

由于D-FF54每次都用SET-A1进行复位，故与上述符合输出SA1对应的短脉冲AND-A1(图17的(14))，作为时钟输入加到D-FF54上时，在该时刻，D-FF54的Q输出下降，作为脉冲P11′出现于输出端子OUT上。

另外，在第9周期t9、第11周期t11等，所发生的符合输出SA1(图17的u1、u2)，发生在RS-FF6、8的Q输出下降到L的期间，因而在AND门51、52上没有输出出现，D-FF54不翻转。因此，在A1或A2侧处于测定区间的时候，对所发生的符合脉冲u1、u2的影响由AND门51除去，而没有出现于输出OUT侧。

(ⅳ)3A侧第13周期t13～第14周期t14

接着，在第13周期t13内，SET-B1(图17的(6))又到来，而使RS-FF6置位。而且，计数器47的计数值，与上述运算电路49的输出值(1周期长度T的1/2的值)一致(图17的s3点)时，再由符合电路50发生符合输出SA1。

因此，从D-FF54的Q输出，得到与外部触发信号EXT-TRIG同步，而且，具有与输入时钟信号EXT-CK同一周期T的数字时钟信号脉冲P9′、P10′、P11′和P12′…。而且，该波形必然变成为已校正到占空50％的信号。

该同步化和占空校正的作用效果，即使输入时钟信号EXT-CK的占空在50％左右或其以上晃动的情况下，也能达到。因此，把数字波形的整形作为追求的外部同步电路是非常有效的，可以把半导体有源器件的可工作区域一直延伸到非常高的频率。

但是，在图17的例子中，由于在SA1符合输出的发生同时输入第4的外部触发脉冲G4，所以P12′变成为与上次连续长度的时钟信号。

以下同样，至于第14周期t14以后，也按外部触发信号EXT-TRIG的度，从与其同步的位置使输出脉冲上升，在输入时钟信号EXT-CK的1周期的恰好一半的位置到来的时刻，进行使输出脉冲上升的动作，结果，使输入时钟信号EXT-CK与外部触发信号EXT-TRIG同步。

(9)其他的实施例

上述实施例，虽然在宽度生成电路5中使用可复位的D-FF54，但是如图20所示，可以设置输出用的OR门56以代替D-FF54，用该OR门56，通过取出前置于上述各占空决定电路3A、4A、3B、4B的RS-FF6、8的Q输出，得到所要求的输出(图18的(33))。

虽然有关本实施例的动作省略了说明，但是特征所在是简单地合成前置触发器6和8的Q输出，即图17和图18的RS-FF-A1-Q(P3、P4、P11、P12)、RS-FF-A2-Q(P1、P2、P9、P10)、RS-FF-B1-Q(P7、P8)、RS-FF-B1-Q(P5、P6)的Q输出，而这些前置触发器6和8的Q输出原封不动地取出作为输出。这样结构的优点在于，比图10的情况电路变得简单了。

并且，在本实施例中，采用以图19(a)示出的输入时钟信号EXT-CK的周期为单位的波形CKFA、CKFB，但是也可以使用以图19(b)示出的2周期为单位的波形CKFA、CKFB。

以上概要如下：

(A)为了达到提供，不管输入信号是不是占空50％的信号，整形成占空50％的波形而输出的波形整形电路的目的，故设置有接收由定时发生电路2生成的定时信号，决定指示要输出的数字信号的占空50％的定时位置的占空决定电路，由在输入时钟信号EXT-CK的1周期整数倍的每个间隔到来的第1周期内，计测1周期长度的周期测定电路10、基于该值算出1周期的一半长度的运算电路19、在上述间隔内的第2的各周期内实行其长度计测的实测电路20、以及当该计测值与上述算出的值一致时，把符合输出作为上述占空50％的定时位置而输出的符合电路28而构成，基于与输入时钟信号EXT-CK的前沿同步的信号，和由上述占空决定电路3决定指示的定时位置，生成输出具有与上述占空50％相当的脉冲宽度的数字信号(参照图1)。

(B)为了达到提供可以使输入时钟信号与外部触发信号同步，结构简单，而且将输入数字信号整形为占空50％的波形而输出的实用的外部同步方法的目的，所以在下一个外部触发信号EXT-TRIG到来前的期间，在输入时钟信号的周期T生成多个与外部触发信号EXT-TRIG同步的内部触发信号INT-TRIG，把它按时间上前后分给第1占空决定电路3和第2占空决定电路4(SET-A1、SET-A2)，交互地从内部触发信号的位置计测与输入时钟信号的周期的占空50％对应的定时位置，在内部触发信号SET-A1、SET-A2的位置使输出脉冲上升，而在与上述所计测的占空50％对应的定时位置SA1、SA2，使输出脉冲下降(参照图7)。

(C)达到提供结构简单，而且整形为占空50％的波形输出的实用的频率倍增电路的目的，所以设置有接收由定时发生电路302生成的定时信号，决定指示要输出时钟信号的占空50％的定时位置的占空决定电路，在输入时钟信号EXT-CK的1周期整数倍的每个间隔到来的第1周期内，计测1周期的长度，基于该值算出与占空25％,50％,75％是位置对应的值，在上述间隔内第2的各周期内，实行该长度的计测，当该计测值与上述算出的值一致时，输出其每次符合输出SA1、SA2、SA3或SB1、SB2、SB3，

基于该符合输出和与输入时钟信号EXT-CK的前沿同步的SET-AB，生成频率为输入时钟信号的2倍，占空50％的时钟信号而把它输出(参照图9)。

Claims (25)

1、一种数字波形整形电路，其特征是包括：

由输入时钟信号生成所要求的定时信号的定时发生电路；

接收在该定时发生电路生成的定时信号，决定并指示要输出的时钟信号的占空50％的定时位置的占空决定电路，具备在输入时钟信号的1周期的整数倍的每个间隔到来的第1周期内，计测1周期长度的周期测定电路、依据该值算出1周期的一半长度的运算电路、在输入时钟信号的各周期内，实行其长度计测的实测电路、及当该计测值与上述算出的值一致时，把符合输出作为上述占空50％的定时位置而输出的符合电路的占空决定电路；以及

依据与输入时钟信号的前沿同步的信号和由上述占空决定电路决定指示的定时位置，生成具有与上述占空50％相当的脉冲宽度的时钟信号而输出的宽度生成电路。

2、一种数字波形整形电路，其特征是具备：

生成包括从输入时钟信号，把输入时钟信号的1周期的整数倍的间隔空出，指示作为其1周期的长度要计测的目标计测区间的信号、指示在该目标计测区间范围用于持续计测动作的实际计测区间的信号、及在各输入时钟信号的每一个从其前沿开始直到下一次输出时钟的前沿为止前决定结束的振荡校正区间的信号所要求的定时信号的定时发生电路；

具有接收由上述定时发生电路生成的实际计测区间的信号，只在该实际计测区间振荡的延迟线振荡器、对该延迟振荡器的振荡循环数进行计数的计数器、在上述目标计测区间结束时，锁存该计数值的锁存电路的周期测定电路；

具有用在上述周期测定电路，所锁存的计数值，算出其一半的值的运算电路；

接收上述振荡校正区间的信号，只在该振荡校正区间振荡的延迟线振荡器、和计数该延迟线振荡器的振荡循环数的计数器的实测电路；

把上述实测电路的计数器的输出值，与用上述运算电路算出的值进行比较，两者一致时，发生符合输出的符合电路；以及

依据上述符合电路的符合输出所指示的定时位置，生成与上述占空50％相当的脉冲宽度的时钟信号而输出的宽度生成电路。

3、一种数字波形整形电路，其特征是具有：

具备有由一定周期的输入时钟信号，生成所要求的定时信号的定时发生电路；

接收上述定时信号，决定指示要输出时钟信号的占空50％的定时位置的占空决定电路，具备至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路和第2占空决定电路；

上述第1和第2占空决定电路，具有延迟线振荡器和计数其振荡循环数的计数器、算出其计数值的一半值的运算电路、把该运算电路的输出作为一个输入，把上述计数器的输出作为另一个输入的符合电路；

上述第1占空决定电路，首先在输入时钟信号的1周期的整数倍的每个间隔到来的第1周期内，采用使延迟线振荡器振荡并用计数器计数其振荡循环数的办法，实行自各周期前沿起的长度计测，当该计测值与上述算出的值一致时，从符合电路输出符合输出，作为上述占空50％的定时位置，

上述第2占空决定电路，对于上述第1占空决定电路，至少1周期部分重合而且2周期部分偏移动作，输出符合输出，作为上述占空50％的定时位置，

基于来自该上述第1和第2的占空决定电路的符合输出和与输入时钟信号的前沿同步的信号，生成具有与上述占空50％相当的脉冲宽度的时钟信号而输出的宽度生成电路。

4、按照权利要求3所述的数字波形整形电路，其特征是，上述宽度生成电路包括分别在上述第1占空决定电路和上述第2占空决定电路之前前置的触发器，使该触发器与输入时钟信号的前沿同步，并进行置位后用上述符合输出进行复位，通过OR门取出各触发器的输出。

5、一种数字波形整形电路，其特征是具备：

包括从输入时钟信号，空出输入时钟信号的1周期的整数倍的间隔，指示作为其1周期的长度要计测的目标计测区间的信号，和指示用于使计测动作持续比该目标计测区间要长度若干的实际计测区间的信号而生成所要求的定时信号的定时发生电路；

接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路，由延迟线振荡器、计数其振荡循环数的计数器、算出该计数值一半值的运算电路，及把该运算电路的输出作为一方的输入，把上述计数器的输出作为另一方的符合电路而构成，至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路和第2占空决定电路；

作为在上述第1占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间中，与输入时钟信号的1周期前沿同步，每次进行置位，用上述符合输出进行复位的第1触发器；

作为在上述第2占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间中，与输入时钟信号的1周期前沿同步，每次进行置位，用上述符合输出进行复位的第2触发器；

把上述第1触发器的输出与指示上述实际计测区间的信号，输入到所属的占空决定电路中的第1的OR门；

把上述第2触发器的输出与指示上述实际计测区间的信号，输入到所属的占空决定电路中的第2的OR门；以及

取出上述触发器的输出的第3的OR门。

6、一种数字波形整形电路，其特征是具备：

包括从输入时钟信号，空出输入时钟信号的1周期的整数倍的间隔，指示作为其1周期的长度要计测的目标计测区间的信号，和指示用于使计测动作持续比该目标计测区间要长度若干的实际计测区间的信号而生成所要求的定时信号的定时发生电路；

接收上述定时信号，决定指示应输出时钟信号的占空50％的定时位置的占空决定电路，由延迟线振荡器、计数其振荡循环数的计数器、算出该计数值一半值的运算电路，及把该运算电路的输出作为一方的输入，把上述计数器的输出作为另一方的符合电路而构成，至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路和第2占空决定电路；

作为在上述第1占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间中，与输入时钟信号的1周期前沿同步，每次进行置位，用上述符合输出进行复位的第1触发器；

作为在上述第1占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间中，与输入时钟信号的1周期前沿同步，每次进行置位，用上述符合输出进行复位的第2触发器；

把上述第1触发器的输出与指示上述实际计测区间的信号，输入到上述第1占空决定电路中的第1的1OR门；

把上述第2触发器的输出与指示上述实际计测区间的信号，输入到上述第2占空决定电路中的第2的OR门；

与上述输入时钟信号的1周期的前沿同步，每次进行复位，借助于上述第1占空决定电路和上述第2占空决定电路的符合输出，而转换状态的第3触发器。

7、按照权利要求6所述的数字波形整形电路，其特征是，在把来自上述占空决定电路的符合输出，输入到触发器的各路径中，设置有禁止在实际计测区间中发生的符合输出的AND门。

8、按照权利要求2、3、4、5、6或7所述的数字波形整形电路，其特征是，上述延迟线振荡器，由一个的输入端子作为振荡器的输入端子的NAND门、作为延迟器件与该NAND门的输出端子连接的奇数级倒相器、从该倒相器的最后级的输出端子向上述NAND门的另一个输入端子的反馈环路中插入的倒相器而构成。

9、一种频率倍增电路，其特征是具备：

包括从输入时钟信号，空出输入时钟信号的1周期的整数倍的间隔，指示作为其1周期的长度要计测的目标计测区间的信号，和指示用于使计测动作持续比该目标计测区间要长度若干的实际计测区间的信号而生成所要求的定时信号的定时发生电路；

接收上述定时信号，决定指示要输出时钟信号的占空50％的定时位置的占空决定电路，设有至少互相1周期部分重合的而且2周期部分偏移动作的第1占空决定电路和第2占空决定电路；

这时，两个占空决定电路构成为，分别具有：延迟线振荡器、计数其振荡循环数的计数器、算出其计数值的1/4的值、2/4的值和3/4的值的运算电路、而且把该运算电路的上述三次运算结果作为一个的输入，且把上述计数器的输出作为另一个的输入，在上述计数器的值与上述三次的运算结果重合时，输出其每次符合输出的符合电路；

作为在上述第1占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间内，与输入时钟信号的1周期的前沿同步，每次进行置位，用上述符合输出的最后的输出进行复位的第1触发器；

作为在上述第2占空决定电路之前前置的触发器，在上述目标计测区间与下一目标计测区间之间的振荡校正区间内，与输入时钟信号的1周期的前沿同步，每次进行置位，用上述符合输出的最后的输出进行复位的第2触发器；

把上述第1触发器的输出与指示上述实际计测区间的信号，输入到第1占空决定电路中的第1的OR门；

把上述第2触发器的输出与指示上述实际计测区间的信号，输入到第2占空决定电路中的第2的OR门；以及

与上述输入时钟信号的1周期的前沿同步，每次进行复位，借助于由上述第1占空决定电路和第2占空决定电路而得到的符合输出，而转换状态的输出用的触发器。

10、按照权利要求9所述的数字波形整形电路，其特征是，在把来自上述占空决定电路的符合输出，输入到上述输出用的触发器的各路径中，设置有禁止在实际计测区间中发生的符合输出的AND门。

11、按照权利要求9或10所述的数字波形整形电路，其特征是，上述延迟线振荡器，由一个的输入端子，作为振荡器的输入端子的NAND门、作为延迟器件与该NAND门的输出端子连接的奇数级倒相器、从该倒相器的最后级的输出端子向上述NAND门的另一个输入端子的反馈环路中插入的倒相器而构成。

12、一种外部同步方法，其特征是：

在下一个的输入时钟信号到来前的期间，在输入时钟信号的周期内，生成多个与输入时钟信号同步的内部触发信号，使它按时间上前后分给第1占空决定电路和第2占空决定电路，交互地从内部触发信号的位置，计测与输入时钟信号周期的占空50％对应的定时位置，在内部触发信号的位置使输出脉冲上升，在与上述计测到的占空50％对应的定时位置使输出脉冲下降。

13、按照权利要求12所述的外部同步方法，其特征是，准备A、B的两组上述第1占空决定电路和第2占空决定电路，一个组用于处理外部触发信号时间的一个区间，另一个组用于处理相邻区间。

14、一种外部同步电路，其特征是设置有：

接收来自定时发生电路的定时信号，计测来自输入时钟信号一周期T的外部触发信号的相位位置，在下一个每一周期T，在与外部触发信号到来的相位位置对应的相位位置，生成内部触发信号而输出的内部触发生成电路；

接收上述内部触发信号，在外部触发信号的各区间，把内部触发信号前后分成第1群信号和第2群信号而输出的模式转换信号生成电路；

接收上述第1群信号而动作的第1触发器；和接收上述第2群信号而动作的第2触发器；

接收上述第1触发器的输出而进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述第1触发器复位的第1占空决定电路；

接收上述第2触发器的输出并进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述第2触发器复位的第2占空决定电路；以及与上述第1群信号和第2群信号同步进行置位，按照来自上述第1占空决定电路和第2占空决定电路的符合输出，反转动作的输出用触发器。

15、按照权利要求14所述的外部同步电路，其特征是，

上述各占空决定电路构成为，分别具有：延迟线振荡器、对该振荡循环数进行计数的计数器和锁存电路、算出其计数值的1/2的作的运算电路、而且在上述计数器的作与该运算结果重合时，输出符合输出的符合电路；

在上述各占空决定电路之前，分别前置OR门，通过该OR门，把指示比输入时钟信号的1周期T要长若干的实际计测区间的信号，输入到上述内部触发信号不存在的区间中，因此仅在仅实际计测区间延迟线振荡器进行振荡，并且，在该振荡中把指示与输入时钟信号的1周期对应的长度位置的目标计测区间的定时信号施加于上述锁存电路上而锁住计数器的值。

16、按照权利要求15所述的外部同步电路，其特征是，上述延迟线振荡器，由一个的输入端子，作为振荡器的输入端子的NAND门、作为延迟器件与该NAND门的输出端子连接的奇数级倒相器、从该倒相器的最后级的输出端子向上述NAND门的另一个输入端子的反馈环路中插入的倒相器而构成。

17、按照权利要求14所述的外部同步电路，其特征是，在把来自上述占空决定电路的符合输出，输入到触发器的各路径中，设置有禁止在实际计测区间中发生的符合输出的AND门。

18、按照权利要求17所述的外部同步电路，其特征是，把表示外部触发信号的区间的外部触发区分信号，输入到禁止上述符合输出的AND门中。

19、按照权利要求14、15、16、17或18所述的外部同步电路，其特征是，设置有把接收上述第1群的信号而动作的第1触发器的输出和接收上述第2群的信号而动作的第2触发器的输出作为输入的输出用的OR门，以代替上述输出用的触发器。

20、一种外部同步电路，其特征是，设置有：

在接收来自定时发生电路的定时信号，计测输入时钟信号的1周期T的来自外部触发信号的相位位置，在每下一周期(T)，在与外部触发信号到来的相位位置对应的相位位置生成基准内部触发信号，且将其交互分到外部触发信号的A区间和邻接的B区间，作为部触发信号而输出的内部触发生成电路；

接收上述内部触发信号，在上述A区间内，分别把内部触发信号，按前后分成第1群的信号和第2的群信号而输出的A侧的模式转换信号生成电路；

接收上述A侧的第1群的信号(SET-A1)而动作的第1触发器和上述第2群的信号(SET-A2)而动作的第2触发器；

接收上述A侧的第1触发器的输出并进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述A侧的第1触发器复位的第1占空决定电路；

接收上述A侧的第2触发器的输出并进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述第2触发器复位的第2占空决定电路；

接收上述内部触发信号的另一方，在上述B区间内，分别把内部触发信号，按前后分成第1群的信号和第2群的信号而输出的B侧的模式转换信号生成电路；

接收上述B侧的第1群的信号(SET-B1)而动作的第1触发器和接收上述第2群的信号(SET-B2)而动作的第2触发器；

接收上述B侧的第1触发器的输出并进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的第1触发器复位的第1占空决定电路；

接收上述B侧的第2触发器的输出并进行振荡动作，计数其振荡循环数，决定要输出的时钟信号的占空50％的定时位置，输出其意旨的符合输出，使上述B侧的第2触发器复位的第2占空决定电路；以及

与上述A侧和B侧各自的第1群的信号和第2群的信号同步进行置位，用来自上述A侧和B侧各自的第1占空决定电路和第2占空决定电路的符合输出，而反转动作的输出用触发器。

21、按照权利要求20所述的外部同步电路，其特征是，

上述各占空决定电路构成为，分别具有：延迟线振荡器、对该振荡循环数进行计数的计数器和锁存电路、算出其计数值的1/2的作的运算电路、而且在上述计数器的作与该运算结果重合时，输出符合输出的符合电路；

在上述各占空决定电路之前，分别前置OR门，通过该OR门，把指示比输入时钟信号的1周期T要长若干的实际计测区间的信号，输入到上述内部触发信号不存在的区间中，因此仅在仅实际计测区间延迟线振荡器进行振荡，并且，在该振荡中把指示与输入时钟信号的1周期对应的长度位置的目标计测区间的定时信号施加于上述锁存电路上而锁住计数器的住。

22、按照权利要求21所述的外部同步电路，其特征是，上述延迟线振荡器，由一个的输入端子，作为振荡器的输入端子的NAND门、作为延迟器件与该NAND门的输出端子连接的奇数级倒相器、从该倒相器的最后级的输出端子向上述NAND门的另一个输入端子的反馈环路中插入的倒相器而构成。

23、按照权利要求20所述的外部同步电路，其特征是，在把来自上述占空决定电路的符合输出，输入到触发器的各路径中，设置有禁止在实际计测区间中发生的符合输出的AND门。

24、按照权利要求23所述的外部同步电路，其特征是，把表示外部触发信号的区间的外部触发区分信号，输入到禁止上述符合输出的AND门中。

25、按照权利要求20、21、22、23或24所述的外部同步电路，其特征是，设置有把接收上述A侧和B侧的第1群的信号而动作的第1触发器的输出和接收上述第2群的信号而动作的第2触发器的输出作为输入的输出用的OR门，以代替上述输出用的触发器。

Images