JPH10135795A

JPH10135795A - デジタル波形整形回路

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Publication number: JPH10135795A
Application number: JP30348296A
Authority: JP
Inventors: Akira Yokomizo; 彰横溝
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】入力信号がデューティ５０％のものであるか
どうかを問わず、デューティ５０％の波形に整形されて
出力される波形整形回路を提供することにある。【解決手段】タイミング発生回路２で作成されたタイ
ミング信号を受けて、出力すべきクロック信号のデュー
ティ５０％のタイミング位置を決定し指示するデューテ
ィ決定回路を設け、これを入力クロック信号ＣＫの１周
期Ｔの整数倍の間隔ごとに到来する第１の周期において
１周期の長さを計測する周期測定回路１０と、その値を
基に１周期の半分の長さを算出する演算回路１９と、上
記間隔内の第２の各周期においてその長さの計測を実行
する実測回路２０と、当該計測値が上記算出された値と
一致したとき一致信号を上記デューティ５０％のタイミ
ング位置として出力する一致回路２８とで構成し、入力
クロック信号ＣＫの前縁に同期した信号と、上記デュー
ティ決定回路３で決定指示されたタイミング位置とに基
づき、上記デューティ５０％に相当するパルス幅を持つ
クロック信号を作成して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル波形整形
回路に関するものである。

【０００２】

【従来の技術】一般に、半導体能動素子の遮断周波数は
有限であり、使用しうる最高周波数はその制約を受け
る。例えば、図７において、デジタル信号（１）と
（２）の波形は繰り返し周波数ｆが同一のものである。
しかし、信号（１）の波形は立ち上がっているＨレベル
区間ＴＡと立ち下がっているＬレベル区間ＴＢとの比が
１：１（デューティ５０％）であるのに対し、信号
（２）の波形では区間ＴＡと区間ＴＢの比が１：１でな
くなっているため、見かけ上の周波数ｆが上昇してい
る。このため、半導体能動素子であるＩＣがデューティ
５０％の信号（１）の入力波形を受けて動作可能範囲の
上限一杯で動作していた場合に、入力信号の波形が、デ
ューティ５０％の状態（信号（１））からそれより小さ
いデューティの波形（信号（２））にくずれたとする
と、当該ＩＣにはその動作可能範囲を越える周波数の信
号が入力されることになり、当該ＩＣは当該入力信号の
周波数に応答した動作ができなくなる。従って、取り扱
うデジタル信号は、区間ＴＡと区間ＴＢとの比が１：１
（デューティ５０％）である波形のものが好ましい。換
言すれば、取り扱うデジタル信号がデューティ５０％の
波形に常に整形されていれば、同じ半導体能動素子を用
いてより高い周波数の信号を取り扱うことができること
となる。従来、周波数が入力信号の周波数と同じで位相
がトリガ信号の位相位置と一致する信号を作り出す同期
信号選択回路においては、基準信号Ｓ０からｎ個の位相
の異なる副基準信号ＳＡ，ＳＢ，ＳＣ…を作り出すこと
が行われている。例えば、図８に示す同期信号選択回路
（特開昭６１−９５６０６号）においては、必要とする
同期出力信号の繰り返し周波数ｆのｍ倍（ｍは２以上の
整数）の周波数の基準信号Ｓ０を受け、その基準信号の
位相を遅延要素ＤＬ１，ＤＬ２により順次ずらせること
によりｎ個（ｎは２以上の整数）の位相の異なる副基準
信号ＳＡ，ＳＢ，ＳＣをつくり、トリガ信号Ｇを受けた
ときからこれらの副基準信号を分周器２３，２４，２５
で分周し始め、それらの分周後の信号を論理回路２２で
論理合成し、その出力を同期出力信号として取り出す回
路となっている。この同期信号選択回路は、基準信号と
して同期出力信号の周波数ｆのｍ倍の周波数の信号を取
り扱う必要があるが、位相分割数すなわち副基準信号の
数ｎに対応してジッタが減少する。このように同期信号
選択回路では、基準信号Ｓ０からｎ個の位相の異なる副
基準信号ＳＡ，ＳＢ，ＳＣを作り出すことが重要である
が、従来は、多数の遅延要素ＤＬ１，ＤＬ２…を直列接
続し、これに基準信号を通して位相を順次ずらせるとい
う操作を行うことにより作成していた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
位相を順次にずらせるという技術では、高い周波数（５
０ＭＨｚ〜１００ＭＨｚ程度）を取り扱うようになる
と、遅延要素ＤＬ１，ＤＬ２…に通す前の信号波形は、
各遅延要素を通過する度に少しづつくずれて来て、位相
を分割した意義がなくなって来ることがある。特に、仮
に遅延要素を通す前の信号波形がデューティ５０％の波
形のものであっても、遅延要素に通すことにより信号波
形がデューティ５０％よりずれて来た場合、取り扱う周
波数が実質上高くなったことになり、ＩＣの動作可能な
能力を上回る周波数限界が到来してしまうことがあると
いう問題がある。

【０００４】また、上記の位相を順次にずらせるという
技術では、位相分割数すなわち副基準信号の数ｎに対応
してジッタが減少する。低い周波数（１ＭＨｚ程度）を
扱う場合には、用意すべき遅延要素の数は２０００〜３
０００個にもなり、経済的な面でもまた素子の発熱の上
でも不利となる。従って、上記位相を順次にずらせると
いう技術によらないで、またできるだけ少ない数の半導
体要素を用いて、波形を操作しうる実用的な波形整形回
路の出現が望まれている。

【０００５】そこで、本発明は、上記課題に鑑みてなさ
れたもので、入力信号が、デューティ５０％のものであ
るかどうかを問わず、デューティ５０％の波形に整形さ
れて出力される波形整形回路を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。（１）請求項１に記載のデジタル波形整形回路は、入力
クロック信号（ＣＫ）から所要のタイミング信号を作成
するタイミング発生回路（２）と、このタイミング発生
回路（２）で作成されたタイミング信号を受けて、出力
すべきクロック信号のデューティ５０％のタイミング位
置を決定し指示するデューティ決定回路（３）であっ
て、入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍
の間隔ごとに到来する第１の周期において１周期の長さ
を計測する周期測定回路（１０）と、その値を基に１周
期の半分の長さを算出する演算回路（１９）と、入力ク
ロック信号各周期においてその長さの計測を実行する実
測回路（２０）と、当該計測値が上記算出された値と一
致したとき一致信号を上記デューティ５０％のタイミン
グ位置として出力する一致回路（２８）とを具備するデ
ューティ決定回路（３）と、入力クロック信号ＣＫの前
縁に同期した信号と、上記デューティ決定回路（３）で
決定指示されたタイミング位置とに基づき、上記デュー
ティ５０％に相当するパルス幅を持つクロック信号（Ｒ
Ｓ−ＦＦＱ）を作成して出力する幅作成回路（５）とを
具備する。

【０００７】本発明のデジタル波形整形回路は、元の周
波数と同一周波数のものを取り出すものである。入力ク
ロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごと
に到来する第１の周期において、１周期の長さを周期測
定回路（１０）が計測する。この計測値を基に、演算回
路（１９）が、１周期の半分の長さに相当する値を算出
する。そして、入力クロック信号の各周期においてその
長さの計測が実測回路（２０）により実行され、当該計
測値が上記算出された値と一致したとき一致信号が一致
回路（２８）から出力される。この一致信号は、上記デ
ューティ５０％のタイミング位置を示すものである。

【０００８】請求項１の発明では、幅作成回路（５）に
おいて、入力クロック信号ＣＫの前縁に同期した信号で
パルスを立ち上げ、上記デューティ決定回路（３）で決
定指示されたタイミング位置つまり一致信号で立ち下げ
ることにより、上記デューティ５０％に相当するパルス
幅を持つクロック信号（ＲＳ−ＦＦＱ）を作成して出力
することができる。

【０００９】入力クロック信号（ＣＫ）がいかなる周期
長さを持つ場合でも、また、入力クロック信号（ＣＫ）
がそのデューティが変動している波形のものであって
も、常に出力としてデューティ５０％の波形の出力が得
られる。

【００１０】（２）請求項２に記載のデジタル波形整形
回路は、入力クロック信号（ＣＫ）から、その１周期の
長さとして計測すべき目標計測区間（Ｔ１）を入力クロ
ック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔をあけ
て指示する信号（1/2ＣＫ）と、この目標計測区間にわ
たって計測動作を持続させるための実際計測区間（Ｔ
３）を指示する信号（1/2ＣＫＷ）と、各入力クロック
信号ＣＫにつきその前縁から始まり次の入力クロックの
前縁に至る前までに終わる発振照合区間（Ｔ４）を定め
る信号（ＣＫＷ）と、を含む所要のタイミング信号を作
成するタイミング発生回路（２）と、このタイミング
発生回路で作成された実際計測区間（Ｔ３）の信号（1/
2ＣＫ）を受けて、その実際計測区間だけ発振する遅延
ライン発振器（１１）と、該遅延ライン発振器の発振巡
回数を計数するカウンタ（１７）と、上記目標計測区間
の終了時に該カウンタの値をラッチするラッチ回路（１
８）とを有する周期測定回路（１０）と、上記周期測
定回路（１０）でラッチされたカウント値を用いてその
半分の値を算出する演算回路（１９）と、上記発振照
合区間（Ｔ４）の信号（ＣＫＷ）を受けて、その各発振
照合区間（Ｔ４）だけ発振する遅延ライン発振器（２
１）と、該遅延ライン発振器の発振巡回数を計数するカ
ウンタ（２７）とを有する実測回路（２０）と、上記
実測回路（２０）のカウンタの出力値を上記演算回路
（１９）で算出された値と比較し、両者が一致したとき
一致出力を発生する一致回路（２８）と、上記一致回
路（２８）の一致出力で指示されたタイミング位置に基
づき、上記デューティ５０％に相当するパルス幅を持つ
クロック信号（ＲＳ−ＦＦＱ）を作成して出力する幅作
成回路（５）とを具備するものである。

【００１１】請求項２において得られる作用効果は、基
本的には請求項１の場合と同じであが、発振器の出力を
利用して計測する形態であるため、位相誤差も問題とな
らない。このため、従来の位相分割によるタイミング位
置の割り出しを行う場合に比べ、非常に少ない数の遅延
素子によって精度の高い測定を行うことができる。

【００１２】（３）請求項３に記載のデジタル波形整形
回路は、一定周期の入力クロック信号（ＣＫ）から所要
のタイミング信号を作成するタイミング発生回路（２）
と、上記タイミング信号を受けて、出力すべきクロック
信号のデューティ５０％のタイミング位置を決定し指示
するデューティ決定回路（３，４）であって、少なくと
も互いに１周期分重なり合い且つ２周期分ずれて動作す
る第１のデューティ決定回路（３）及び第２のデューテ
ィ決定回路（４）と、上記第１及び第２のデューティ
決定回路（３，４）は、遅延ライン発振器（１１）及び
その発振巡回数を計数するカウンタ（１７）と、その計
数値の半分の値を算出する演算回路（１９）と、該演算
回路の出力を一方の入力とし上記カウンタの出力を他方
の入力とする一致回路（２８）とを有し、上記第１の
デューティ決定回路（３）は、まず入力クロック信号
（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごとに到来する
第１の周期において、遅延ライン発振器（１１）を発振
させその発振巡回数をカウンタ（１７）で計数すること
により１周期の長さを計測し、ついで上記間隔内の第２
の各周期において、遅延ライン発振器（１１）を発振さ
せその発振巡回数をカウンタ（１７）で計数することに
より、各周期の前縁からの長さの計測を実行し、当該計
測値が上記算出された値と一致したとき一致回路（２
８）から一致信号（ＳＡ）を上記デューティ５０％のタ
イミング位置として出力させ、上記第２のデューティ
決定回路（４）は、上記第１のデューティ決定回路
（３）に対して少なくとも１周期分重なり合い且つ２周
期分ずれて動作させて、一致信号（ＳＢ）を上記デュー
ティ５０％のタイミング位置として出力させ、この上
記第１及び第２のデューティ決定回路（３，４）からの
一致信号（ＳＡ，ＳＢ）と、入力クロック信号ＣＫの前
縁に同期した信号（ＳＥＴ-Ａ，ＳＥＴ-Ｂ）とに基づ
き、上記デューティ５０％に相当するパルス幅を持つク
ロック信号（ＲＳ−ＦＦＡ-Ｑ、ＲＳ−ＦＦＢ-Ｑ）を作
成して出力する幅作成回路（５）と、を具備するもので
ある。

【００１３】この請求項３のデジタル波形整形回路にお
いては、少なくとも互いに１周期分重なり合い且つ２周
期分ずれて動作する第１及び第２のデューティ決定回路
（３，４）が用いられ、それぞれから、上記デューティ
５０％のタイミング位置を示す一致信号（ＳＡ，ＳＢ）
が得られる。幅作成回路（５）において、入力クロック
信号ＣＫの前縁に同期した信号でパルスを立ち上げ、上
記一致信号で立ち下げることにより、デューティ５０％
に相当するパルス幅を持つクロック信号（ＲＳ−ＦＦ
Ａ，Ｂ-Ｑ）を出力することができる。

【００１４】従って、この請求項３のデジタル波形整形
回路からは、入力クロック信号（ＣＫ）がいかなる周期
長さを持つ場合でも、また、入力クロック信号（ＣＫ）
がそのデューティが変動している波形のものであって
も、出力としては、常に周波数が元の周波数と同一で、
デューティが５０％の波形のものが得られる。

【００１５】（４）請求項４に記載のデジタル波形整形
回路は、請求項３に記載のデジタル波形整形回路におい
て、上記幅作成回路（５）は、上記第１のデューティ決
定回路（３）及び上記第２のデューティ決定回路（４）
のそれぞれに前置したフリップフロップを含み、該フリ
ップフロップを入力クロック信号（ＣＫ）の１周期
（Ｔ）の前縁に同期してセットした後で上記一致信号で
リセットし、各フリップフロップの出力をＯＲゲート
（５ｂ）を通して取り出す構成にしたものである。

【００１６】請求項４のデジタル波形整形回路において
は、上記各第１のデューティ決定回路（３）及び第２の
デューティ決定回路（４）毎に、上記前置フリップフロ
ップ（６，８）の出力と上記実際計測区間（Ｔ３Ａ，Ｔ
３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）とをＯＲゲ
ート（７，９）を介して所属のデューティ決定回路
（３，４）に入力すると共に、各前置フリップフロップ
の出力をＯＲゲート（５ｂ）を介して取り出している。

【００１７】従って、実際測定区間の発振時は、上記前
置フリップフロップ（６，８）の出力が所属のデューテ
ィ決定回路（３，４）に入力され且つ出力側に入力され
るが、一致信号が発生すると、上記前置フリップフロッ
プ（６，８）がリセットされるので出力側への信号（前
置フリップフロップのＱ出力）は消失し、悪影響が回避
される。

【００１８】しかし、実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）
を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）はＯＲゲート
（７，９）を介して所属のデューティ決定回路（３，
４）に確実に入力される。即ち、共通のデューティ決定
回路（３又は４）の遅延ライン発振器等を、実際計測区
間（Ｔ３Ａ，Ｔ３Ｂ）と発振照合区間（Ｔ６Ａ，Ｔ６
Ｂ）とで確実に切り換えて動作を行わせることできる。
従って、実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）用と発振照合
区間（Ｔ６Ａ，Ｔ６Ｂ）用の遅延ライン発振器等を２組
用意する場合に比べ、構成が簡単である。

【００１９】（５）請求項５に記載のデジタル波形整形
回路は、入力クロック信号（ＣＫ）から、その１周期の
長さとして計測すべき目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）
を入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の
間隔をあけて指示する信号（1/2ＣＫＡ，1/2ＣＫＢ）
と、この目標計測区間より若干長く計測動作を持続させ
るための実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信
号（ＷＣ-Ａ，ＷＣ-Ｂ）と、を含む所要のタイミング信
号を作成するタイミング発生回路（２）と、上記タイ
ミング信号を受けて、出力すべきクロック信号のデュー
ティ５０％のタイミング位置を決定し指示するデューテ
ィ決定回路（３，４）であって、遅延ライン発振器（１
１）、その発振巡回数を計数するカウンタ（１７）、そ
の計数値の半分の値を算出する演算回路（１９）、及び
該演算回路の出力を一方の入力とし上記カウンタの出力
を他方の入力とする一致回路（２８）とを有して構成さ
れ、少なくとも互いに１周期分重なり合い且つ２周期分
ずれて動作する第１のデューティ決定回路（３）及び第
２のデューティ決定回路（４）と、上記第１のデュー
ティ決定回路（３）及び上記第２のデューティ決定回路
（４）の前にそれぞれに前置されたフリップフロップで
あって、上記目標計測区間と次の目標計測区間との間の
発振照合区間（Ｔ６Ａ，Ｔ６Ｂ）において、入力クロッ
ク信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回セ
ットされ、上記一致信号でリセットされるフリップフロ
ップ（６，８）と、上記各第１のデューティ決定回路
（３）及び第２のデューティ決定回路（４）毎に、上記
フリップフロップの出力と上記実際計測区間（Ｔ３Ａ，
Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）とを所属
のデューティ決定回路（３，４）に入力するＯＲゲート
（７，９）と、上記各フリップフロップの出力を取り
出すＯＲゲート（５ｂ）と、を具備するものである。

【００２０】請求項５の作用効果は、請求項３の場合と
同じである。

【００２１】（６）請求項６に記載のデジタル波形整形
回路は、入力クロック信号（ＣＫ）から、その１周期の
長さとして計測すべき目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）
を入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の
間隔をあけて指示する信号（1/2ＣＫＡ，1/2ＣＫＢ）
と、この目標計測区間より若干長く計測動作を持続させ
るための実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信
号（ＷＣ-Ａ，ＷＣ-Ｂ）と、を含む所要のタイミング信
号を作成するタイミング発生回路（２）と、上記タイ
ミング信号を受けて、出力すべきクロック信号のデュー
ティ５０％のタイミング位置を決定し指示するデューテ
ィ決定回路（３，４）であって、遅延ライン発振器（１
１）、その発振巡回数を計数するカウンタ（１７）、そ
の計数値の半分の値を算出する演算回路（１９）、及び
該演算回路の出力を一方の入力とし上記カウンタの出力
を他方の入力とする一致回路（２８）とを有して構成さ
れ、少なくとも互いに１周期分重なり合い且つ２周期分
ずれて動作する第１のデューティ決定回路（３）及び第
２のデューティ決定回路（４）と、上記第１のデュー
ティ決定回路（３）及び上記第２のデューティ決定回路
（４）の前にそれぞれに前置されたフリップフロップで
あって、上記目標計測区間と次の目標計測区間との間の
発振照合区間（Ｔ６Ａ，Ｔ６Ｂ）において、入力クロッ
ク信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回セ
ットされ、上記一致信号でリセットされるフリップフロ
ップ（６，８）と、上記第１のデューティ決定回路
（３）及び第２のデューティ決定回路（４）毎に、上記
フリップフロップの出力と上記実際計測区間（Ｔ３Ａ，
Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）とを所属
のデューティ決定回路（３，４）に入力するＯＲゲート
（７，９）と、上記入力クロック信号（ＣＫ）の１周
期（Ｔ）の前縁に同期して毎回リセットされ、上記第１
のデューティ決定回路（３）及び上記第２のデューティ
決定回路（４）の一致信号により状態が切り替わる出力
用のフリップフロップ（５ｃ）と、を具備するものであ
る。

【００２２】請求項３，４，５との違いは、上記第１の
デューティ決定回路（３）及び上記第２のデューティ決
定回路（４）の一致信号により状態が切り替わる出力用
のフリップフロップ（５ｃ）を具備している点である。
請求項６の作用効果としては、請求項３〜請求項５の場
合と同じである。

【００２３】（７）請求項７に記載のデジタル波形整形
回路は、請求項６において、上記各デューティ決定回路
（３，４）からの一致信号をフリップフロップ（５ｃ）
に入力する各経路中に、実際計測区間中に発生する一致
信号を禁止するＡＮＤゲート（３１，３２）を設けたも
のであり、安定した動作が保障される。

【００２４】（８）請求項８に記載のデジタル波形整形
回路は、請求項２，３，４，５，６又は７において、上
記遅延ライン発振器（１１）を、一方の入力端子を発振
器の入力端子とするＮＡＮＤゲート（１２）と、該ＮＡ
ＮＤゲート（１２）の出力端子に遅延素子として接続さ
れた奇数段のインバータ（１３）と、該インバータ（１
３）の最終段の出力端子から上記ＮＡＮＤゲートの他方
の入力端子へ戻る帰還ループ（１４）中に挿入されたイ
ンバータ（１５）とで構成したものである。

【００２５】奇数段のインバータである結果、発振器の
出力側に誤差が現れても、反転されて入力側に戻される
結果、その誤差が相殺され、非常に精度及び安定度にす
ぐれた発振巡回が得られる。また、発振器の出力を利用
する形態であるため、位相誤差も問題とならない結果、
従来の位相分割によるタイミング位置の割り出しを行う
場合に比べ、非常に少ない数の遅延素子によって精度の
高い測定を行うことができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１に示すデジタル波形整形回路
１は、入力クロック信号ＣＫから所要のタイミング信号
ＣＫＦ、1/2ＣＫＷ、1/2ＣＫ、ＣＫＷを作成するタイミ
ング発生回路２と、このタイミング発生回路２で作成さ
れたタイミング信号1/2ＣＫＷ、1/2ＣＫ、ＣＫＷを受け
て、出力すべきクロック信号の所望デューティ値（ここ
ではデューティ５０％）のタイミング位置を決定し指示
するデューティ決定回路３と、このデューティ決定回路
３で決定指示されたタイミング位置に基づき、上記デュ
ーティ５０％に相当するパルス幅を持つクロック信号
（ＲＳ−ＦＦＱ）を作成して出力する幅作成回路５とを
有する。

【００２７】（１）タイミング発生回路２図２において、ＣＫはタイミング発生回路２に入力され
るクロック信号であり、繰り返し周波数は一定（周期
Ｔ）であるがデューティは変動することがあるクロック
信号である。ここでは、理解を容易にするため、入力ク
ロック信号ＣＫを、そのデューティが途中で変動してい
る波形として誇張して描いてある。タイミング発生回路
２は、この入力クロック信号ＣＫから、図２に示す所要
のタイミング信号ＣＫＦ、1/2ＣＫＷ、1/2ＣＫ、ＣＫＷ
を作成する。このうち、ＣＫＦは、入力クロック信号Ｃ
Ｋの前縁で発生される短パルスから成るタイミング信号
であり、幅作成回路５を構成するＲＳフリップフロップ
（以下ＲＳ−ＦＦと記す）５ａの入力として使用され
る。

【００２８】1/2ＣＫは入力クロック信号ＣＫの１周期
Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を
確定するためのタイミング信号であり、具体的には、入
力クロック信号ＣＫを１／２分周することにより得られ
る信号である。目標計測区間の確立には、この信号1/2
ＣＫの奇数番目の１周期区間Ｔ１が利用される。

【００２９】1/2ＣＫＷは上記目標計測区間Ｔ１にわた
って計測動作を持続させるための区間（実際計測区間）
Ｔ３を確立するためのタイミング信号である。

【００３０】この1/2ＣＫＷは、上記1/2ＣＫよりも立ち
下がりが若干遅れた信号、つまり入力クロックＣＫと同
時に立ち上がり1/2ＣＫの立ち下がり後に立ち下がる、
幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号
となっている。この1/2ＣＫＷは、例えば、1/2ＣＫをそ
の1/2周期の幅内で若干遅延させた信号を作り、これと1
/2ＣＫとの論理和をとることにより得ることができる。

【００３１】ＣＫＷは信号ＣＫについて、毎回のクロッ
ク信号ＣＫの到来の度に、その前縁から始まり次の入力
クロックの前縁に至る前までに終わる発振照合区間を定
める信号、ここではデューティ５０％のタイミング位置
を実測するための区間（発振照合区間）Ｔ４を確立する
ためのタイミング信号である。このＣＫＷは、上記ＣＫ
の計測が行われていない周期区間つまり上記タイミング
信号1/2ＣＫの偶数番目の１周期区間Ｔ２において、上
記1/2ＣＫの奇数番目の１周期区間Ｔ１の始まり及び、
上記1/2ＣＫの偶数番目の１周期区間Ｔ２の終わりと同
時に立ち上がり、当該区間Ｔ１及びＴ２の半分（デュー
ティ５０％のタイミング位置）を過ぎるまではＨレベル
にあり、その後は当該区間Ｔ１の終わりの前及び当該区
間Ｔ２の始まりの前に立ち下がる。

【００３２】（２）第１のデューティ決定回路３デューティ決定回路３は、上記タイミング信号1/2ＣＫ
Ｗを受け、その奇数番目の１周期Ｔ１についてその長さ
を計測する周期測定回路１０と、その測定結果を受け当
該奇数番目の１周期長さＴ１の半分の値、つまりデュー
ティ５０％のタイミング位置を算出する演算回路１９
と、上記タイミング信号ＣＫＷを受け、ＣＫＷがＨレベ
ルにある間、信号ＣＫについてデューティ５０％のタイ
ミング位置を実測する実測回路２０とを備える。

【００３３】周期測定回路１０は、遅延ライン発振器１
１、カウンタ１７、ラッチ回路１８から成り、ラッチ回
路１８のパラレル出力を演算回路１９が受け、そのパラ
レル出力を一致回路２８で受けるようになっている。

【００３４】（ａ）遅延ライン発振器１１遅延ライン発振器１１は、一方の入力端子に上記タイミ
ング信号1/2ＣＫＷを受けるＮＡＮＤゲート１２と、該
ＮＡＮＤゲート１２の出力端子に接続された遅延素子と
して奇数段のＣ-ＭＯＳインバータ１３と、該インバー
タ１３の出力端子から上記ＮＡＮＤゲートの他方の入力
端子への帰還ループ１４中に挿入された反転用の単なる
インバータ１５とで構成されている。

【００３５】遅延素子としてのインバータ１３には、Ｃ
-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬ
インバータなどが使用できる。

【００３６】この遅延ライン発振器１１は、上記タイミ
ング発生回路２からタイミング信号1/2ＣＫＷ（実際計
測区間Ｔ３）を受けて、その立ち上がりで計測のための
発振を開始し、立ち下がりで発振を停止する。即ち、通
常ＮＡＮＤゲート１２は、その一方の入力端子が論理レ
ベルＬ、出力がＨ、インバータ１３はその出力がＬ、そ
してインバータ１５はその出力（ＮＡＮＤゲート１２の
他方の入力端子）がＨの状態にあり、発振を停止してい
る。しかし、通常ＮＡＮＤゲート１２の一方の入力端子
が論理レベルＨに替わると、ＮＡＮＤゲート１２の出力
がＬ、インバータ１３の出力がＨ、インバータ１５の出
力がＬ、ＮＡＮＤゲート１２の他方の入力がＨ、ＮＡＮ
Ｄゲート１２の出力がＨ…というように状態が変化し、
発振する。そして、1/2ＣＫＷ（実際計測区間Ｔ３）の
立ち下がりで発振を停止する。

【００３７】この1/2ＣＫＷ（実際計測区間Ｔ３）の立
ち上がりは、上記タイミング信号1/2ＣＫ（目標計測区
間Ｔ１）の立ち上がりと同時であり、立ち下がりは同タ
イミング信号1/2ＣＫの立ち下がりより遅れる。要する
に、この遅延ライン発振器１１は、上記入力クロック信
号ＣＫを1/2分周して得たタイミング信号1/2ＣＫの立ち
上がり（目標計測区間Ｔ１の始まり）で発振を開始し、
同1/2ＣＫの立ち下がり後（目標計測区間Ｔ１の終了
後）に発振を停止する。よって、タイミング信号1/2Ｃ
Ｋの各奇数番目の１周期（目標計測区間Ｔ１）の間は発
振が持続する。

【００３８】（ｂ）カウンタ１７カウンタ１７は、そのクロック入力端子ＣＫが上記遅延
ライン発振器１１の出力端子に接続されており、上記遅
延ライン発振器１１の出力ＤＬ−ＯＳＣ１の変化、つま
り発振の一巡回毎に１回発生する出力変化をカウントす
る。また、カウンタ１７のクリア端子ＣＬには上記タイ
ミング信号1/2ＣＫＷ（実際計測区間Ｔ３）が入力され
ている。

【００３９】従って、カウンタ１７は、遅延ライン発振
器１１の発振及び停止の動作と同じく、上記タイミング
信号1/2ＣＫ（目標計測区間Ｔ１）の立ち上がりと同時
にカウントを開始し、同タイミング信号1/2ＣＫ（目標
計測区間Ｔ１）が立ち下がった時点より後でカウントを
停止する。よって、タイミング信号1/2ＣＫ（目標計測
区間Ｔ１）の各奇数番目の１周期区間の間は発振の巡回
数のカウントが持続する。

【００４０】（ｃ）ラッチ回路１８ラッチ回路１８は、上記カウンタ１７の桁出力を入力と
しており、クロック入力端子ＣＫには上記タイミング発
生回路２で作成されたタイミング信号1/2ＣＫ（目標計
測区間Ｔ１）が入力されている。

【００４１】従って、このラッチ回路１８は、タイミン
グ信号1/2ＣＫ（目標計測区間Ｔ１）が立ち下がった時
点、つまり目標計測区間Ｔ１が終了した時点で、カウン
タ１７のカウント値（発振の巡回数）をラッチする。

【００４２】従って、ラッチ回路１８には、タイミング
信号1/2ＣＫ（目標計測区間Ｔ１）の各奇数番目の１周
期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対
応する発振巡回数のカウント値がラッチされる。

【００４３】（３）演算回路１９演算回路１９は、上記ラッチ回路１８の出力を受け、タ
イミング信号1/2ＣＫ（目標計測区間Ｔ１）の奇数番目
の１周期の間における発振巡回数のカウント値の半分の
値、つまり５０％のデューティ値を算出する。この値は
一致回路２８の一方の入力となる。

【００４４】（４）実測回路２０実測回路２０は、上記周期測定回路１０の場合と同様に
構成された遅延ライン発振器２１と、第２のカウンタ２
７とを有する。

【００４５】この遅延ライン発振器２１と第２のカウン
タ２７は、上記タイミング信号ＣＫＷを受けている。従
って、遅延ライン発振器２１は、ＣＫＷがＨレベルにあ
る間（発振照合区間Ｔ４）、発振を持続する。

【００４６】この発振を行っている区間Ｔ４の間に、カ
ウンタ２７は遅延ライン発振器２１の発振巡回数をカウ
ントして行く。そのカウント途中で、カウント値が、信
号ＣＫについてデューティ５０％のタイミング位置を通
過する。

【００４７】（５）一致回路２８一致回路２８は、上記演算回路１９から得られるデュー
ティ５０％相当の算出値を一方の入力とし、上記カウン
タ１７から得られるカウント値を他方の入力として、両
者を照合している。

【００４８】したがって、遅延ライン発振器２１及びカ
ウンタ２７が偶数番目の１周期区間に入り、カウント値
が増加して来ると、その途中でデューティ５０％相当の
カウント値を通過するので、その時点で、一致回路２８
に図２の如く一致出力ＳＡが現れる。

【００４９】なお、奇数番目の最初の１周期Ｔ１におい
ては、一致出力ＳＡが現れない。

【００５０】このようにして、第１のデューティ決定回
路３は、出力すべきクロック信号の所望デューティ値
（デューティ５０％）のタイミング位置を決定し、これ
を一致出力ＳＡとして幅作成回路５に指示する。

【００５１】（６）幅作成回路５幅作成回路５は、そのＲＳ−ＦＦ５ａのセット入力端子
Ｓに上記タイミング信号ＣＫＦを受け、リセット入力端
子Ｒに上記一致出力ＳＡを受けている。従って、幅作成
回路５のＲＳ−ＦＦ５ａは、入力クロック信号ＣＫの１
周期毎の前縁で発生されるタイミング信号ＣＫＦにより
セットされ、デューティ５０％のタイミング位置で生起
される一致出力ＳＡによりリセットされる。

【００５２】よって、幅作成回路５のＲＳ−ＦＦ５ａの
出力Ｑからは、入力クロック信号ＣＫの１周期毎の各パ
ルスの前縁で立ち上がり、デューティ５０％のタイミン
グ位置で立ち下がるきれいなクロック出力が得られる。

【００５３】なお、奇数番目の最初の１周期Ｔ１におい
ては、一致出力ＳＡが現れないので、ここの部分は無視
することになる。

【００５４】かくして、入力クロック信号ＣＫのデュー
ティが途中で変化するような波形であったとしても、こ
のデジタル波形整形回路１を通すことにより、必ずデュ
ーティ５０％の波形を持つきれいなクロック信号に整形
されて出力（ＲＳ−ＦＦＱ）されることになる。

【００５５】（７）第２の実施形態図３に第２の実施形態を示す。これは、同一構成の２組
のデューティ決定回路３，４を設け、両回路が、図４に
動作サイクルＣ１，Ｃ２として示すように、互いに入力
クロック信号ＣＫの２周期分だけずれて交互に動作する
ようにしたものである。なお、必要に応じ、第１のデュ
ーティ決定回路３をＡ側、第２のデューティ決定回路４
をＢ側と称し、参照符号に添字Ａ，Ｂを付して区別す
る。

【００５６】(i) デューティ決定回路３，４第１のデューティ決定回路３は、図４に示すように、入
力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返しの
１単位（動作サイクルＣ１）として扱い、そのうちの前
半の第１周期目（ｔ１）で入力クロック信号ＣＫの１周
期の長さ（Ａ側の目標計測区間）Ｔ１Ａを計測し、この
計測結果を用いて１周期の長さＴの半分の値（デューテ
ィ５０％のタイミング位置）を算出し、これに基づい
て、続く後半の第３周期目（ｔ３）及び第４周期目（ｔ
４）において、それぞれ入力クロック信号ＣＫの前縁か
らこの算出値と合致するまで（即ちデューティ５０％の
タイミング位置まで）の長さＴ５Ａを計測し、一致した
時点でデューティ５０％のタイミング位置である旨の一
致信号ＳＡを出力する。

【００５７】第２のデューティ決定回路４は、第１のデ
ューティ決定回路３と２周期分だけずれたその動作サイ
クルＣ２を有する。即ち、第２のデューティ決定回路４
は、図４にｔ３〜ｔ６として示す入力クロック信号ＣＫ
の４周期（４Ｔ）づつを繰り返しの１単位（動作サイク
ルＣ２）として扱い、そのうちの前半の第１周期目（ｔ
３）で入力クロック信号ＣＫの１周期の長さ（Ｂ側の目
標計測区間）Ｔ１Ｂを計測し、この計測結果を用いて１
周期の長さＴの半分の値（デューティ５０％のタイミン
グ位置）を算出し、これに基づいて、続く後半の第３周
期目（ｔ５）及び第４周期目（ｔ６）において、それぞ
れ入力クロック信号ＣＫの前縁からこの算出値と合致す
るまで（即ちデューティ５０％のタイミング位置まで）
の長さＴ５Ｂを計測し、一致した時点でデューティ５０
％のタイミング位置である旨の一致信号ＳＢを出力す
る。

【００５８】上記各デューティ決定回路３，４は、図１
で述べたデューティ決定回路３の構成を簡略化し、上記
周期測定回路１０及び実測回路２０の双方の役目を、１
組みの遅延ライン発振器１１、カウンタ１７及びラッチ
回路１８で兼用させたものから成る。即ち、回路的には
上記の実測回路２０を省略した形となっており、ラッチ
回路１８に演算回路１９が接続され、一致回路２８は、
この演算回路１９の出力を一方の入力とし、カウンタ１
７の出力を他方の入力としている。

【００５９】(ii) ＲＳ−ＦＦ６，８第１のデューティ決定回路３にはＲＳ−ＦＦ６が前置さ
れており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ａ）を
通してデューティ決定回路３の遅延ライン発振器１１に
入力されると共に、ＯＲゲート５ｂの一方の入力端子に
入力されている。そして、上記一致回路２８の出力、つ
まりデューティ決定回路３の出力は、これに前置された
ＲＳ−ＦＦ６のリセット端子Ｒに入力されている。この
ＯＲゲート５ｂと共にＲＳ−ＦＦ６は幅作成回路５を構
成する。

【００６０】このＲＳ−ＦＦ６は、タイミング発生回路
２内のＪＫ−ＦＦのＱＮ（図４の(8)）がＨのとき、つ
まりＡ側が発振照合区間である場合に入力クロック信号
ＣＫの前縁で発生される短パルスＳＥＴ-Ａ（図４の
(9)）によりセットされ、上記一致信号ＳＡ（図４の(1
5)）によりリセットされる（図４の(11)参照）。

【００６１】従って、第３周期目ｔ３，第４周期目ｔ４
でＲＳ−ＦＦ６の出力端子Ｑに生じたパルスＰ１，Ｐ２
はＯＲゲート５ｂを通して出力（OUT）に現れる。

【００６２】かかる構成の第１のデューティ決定回路３
と全く同一に構成された第２のデューティ決定回路４に
は、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、
そのＱ出力は、ＯＲゲート９（ＯＲ-Ｂ）を通してデュ
ーティ決定回路４の遅延ライン発振器１１に入力される
と共に、ＯＲゲート５ｂの他方の入力端子に入力されて
いる。そして、上記一致回路２８の出力、つまりデュー
ティ決定回路４の出力は、これに前置されたＲＳ−ＦＦ
８のリセット端子Ｒに入力されている。このＲＳ−ＦＦ
８も、ＯＲゲート５ｂと共に幅作成回路５を構成する。

【００６３】このＲＳ−ＦＦ８は、タイミング発生回路
２内のＪＫ−ＦＦのＱ（図４の(7)）がＨのとき、つま
りＢ側が発振照合区間である場合に入力クロック信号Ｃ
Ｋの前縁で発生される短パルスＳＥＴ-Ｂ（図４の(1
6)）によりセットされ、上記一致信号ＳＢ（図４の(2
1)）によりリセットされる（図４の(18)参照）。

【００６４】従って、第５周期目ｔ５，第６周期目ｔ６
でＲＳ−ＦＦ８の出力端子Ｑに生じたパルスＰ３，Ｐ４
はＯＲゲート５ｂを通して出力（OUT）に現れる。

【００６５】(iii) タイミング発生回路２タイミング発生回路２は、内部において、タイミング信
号ＳＥＴ-ＡＢ，1/2ＣＫ，1/2ＣＫ-ＤＬ，ＷＣ，ＪＫ−
ＦＦ-Ｑ，ＪＫ−ＦＦ-ＱＮを作り、更に、これらを用い
てタイミング信号ＳＥＴ-Ａ，ＳＥＴ-Ｂ，1/2ＣＫＡ，1
/2ＣＫＢ，ＷＣ-Ａ，ＷＣ-Ｂを作成し出力する。

【００６６】ＳＥＴ-ＡＢ（図４の(3)）は、入力クロッ
ク信号ＣＫの前縁で発生される短パルスから成るタイミ
ング信号である。

【００６７】1/2ＣＫ（図４の(4)）は入力クロック信号
ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測
区間）Ｔ１を確定するためのタイミング信号であり、具
体的には、入力クロック信号ＣＫを１／２分周すること
により得られる信号である。

【００６８】ＷＣ（図４の(6)）は上記目標計測区間Ｔ
１にわたって計測動作を持続させるための区間（実際計
測区間）Ｔ３Ａ，Ｔ３Ｂを確立するためのタイミング信
号である。このＷＣは、上記1/2ＣＫよりも立ち下がり
が若干遅れた信号、つまり入力クロックＣＫと同時に立
ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干
長い信号である。

【００６９】このＷＣは、1/2ＣＫをその1/2周期の幅内
で若干遅延させた信号1/2ＣＫ-ＤＬ（図４の(5)）を作
り、これと1/2ＣＫとの論理和をとることにより得てい
る。

【００７０】ＪＫ−ＦＦ-Ｑ（図４の(7)）は、タイミン
グ発生回路２内のＪＫ−ＦＦの出力Ｑの信号であり、出
力ＱがＨのとき、Ａ側が測定区間（Ｂ側が発振照合区
間）であることを指示し、ＪＫ−ＦＦＱＮ（図４の
(8)）は、タイミング発生回路２内のＪＫ−ＦＦの出力
ＱＮがＨのとき、Ｂ側が測定区間（Ａ側が発振照合区
間）であることを指示する。

【００７１】ＳＥＴ-Ａ（図４の(9)）は、タイミング発
生回路２内のＪＫ−ＦＦのＱＮ（図４の(8)）がＨのと
き、つまりＡ側が発振照合区間である場合に入力クロッ
ク信号ＣＫの前縁で発生される短パルスから成るタイミ
ング信号であり、Ａ側のＲＳ−ＦＦ６のセット入力とな
る。

【００７２】ＳＥＴ-Ｂ（図４の(16)）は、タイミング
発生回路２内のＪＫ−ＦＦのＱ（図４の(7)）がＨのと
き、つまりＢ側が発振照合区間である場合に入力クロッ
ク信号ＣＫの前縁で発生される短パルスから成るタイミ
ング信号であり、Ｂ側のＲＳ−ＦＦ８のセット入力とな
る。

【００７３】1/2ＣＫＡ（図４の(14)）は、Ａ側の目標
計測区間Ｔ１Ａを確立するための信号であり、タイミン
グ発生回路２内のＪＫ−ＦＦのＱ（図４の(7)）がＨの
とき、つまりＡ側が測定区間（Ｂ側が発振照合区間）に
ある間に、1/2ＣＫを取り出した信号である。1/2ＣＫＢ
（図４の(20)）は、Ｂ側の目標計測区間Ｔ１Ｂを確立す
るための信号であり、タイミング発生回路２内のＪＫ−
ＦＦのＱＮ（図４の(8)）がＨのとき、つまりＢ側が測
定区間（Ａ側が発振照合区間）にある間に、1/2ＣＫを
取り出した信号である。

【００７４】共に、入力クロック信号ＣＫから、その１
周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ
１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍、ここ
では３倍の間隔Ｔ６Ａ，Ｔ６Ｂをあけて指示するように
生起される。

【００７５】ＷＣ-Ａ，ＷＣ-Ｂは実際計測区間Ｔ３Ａ，
Ｔ３Ｂのためのタイミング信号であり、Ｔ１より長いパ
ルス幅を有する。

【００７６】(iv) 動作まずクロックＣＫが入る。タイミング発生回路２が入力
クロック信号ＣＫを1/2分周し始め、第１周期目ｔ１の
最初のＳＥＴ-ＡＢが発生した時点（図４のａ）では、
ＪＫ−ＦＦの出力Ｑ（図４の(7)）がＨレベルにあり、
これによりＡ側のデューティ決定回路３が測定動作する
ように選択指示されている。

【００７７】従って、タイミング信号ＷＣ-Ａ（図４の
(10)）がＯＲゲート７を通して遅延ライン発振器１１に
入力されて発振が開始されると共に、カウンタ１７のク
リア端子ＣＬに入力され、その立ち上がりで同カウンタ
１７が発振の巡回数をカウント動作し始める。

【００７８】遅延ライン発振器１１の発振は、少なくと
も第２周期目ｔ２のクロックが立ち上がりが完了するま
で、継続する。

【００７９】遅延ライン発振器１１の発振は、第３周期
目ｔ３のクロックが立ち上がる前までに生ずるＷＣ-Ａ
の立ち下がりにより、つまり入力クロックＣＫの１周期
Ｔを若干経過した実際計測区間Ｔ３Ａが終わった時点
（図４のｃ点）で終了となる。

【００８０】この間に、丁度入力クロックＣＫの１周期
Ｔ相当分の長さを持つ1/２ＣＫＡの目標計測区間Ｔ１Ａ
の終わりが到来し（図４のｂ点）、ラッチ回路１８のク
ロック入力端子ＣＫに入力されている1/２ＣＫＡが立ち
下がることで、ラッチ回路１８がカウンタ１７のカウン
ト値（１周期の長さＴ＝Ｔ１Ａ）をラッチする。

【００８１】ここで演算回路１９は、ラッチ回路１８の
出力を受けて、１周期の長さＴのカウント値の半分、つ
まり５０％のデューティのタイミング位置を演算し、そ
の演算結果を出力し、一致回路２８の一方の入力端子Ｂ
１〜Ｂｎに入力する。

【００８２】第３周期目ｔ３に入ると、ＳＥＴ-Ａ（図
４の(9)）の到来によりＲＳ−ＦＦ６がセットされる
（図４のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図４の
(11)）はＯＲゲート５ｂを通して出力ＯＵＴに現れると
共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１
１に加わり、これを発振させる。また、ＲＳ−ＦＦ６の
セット出力Ｑは、ＯＲゲート７を通してＡ側のカウンタ
１７のクリアＣＬに加わってクリア解除するので、発振
の巡回数のカウントが開始される。

【００８３】カウンタ１７の出力は、一致回路２８の他
方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１
７のカウント値が歩進的に増加して行き、上記演算回路
１９の出力している値（１周期の長さＴの半分）に一致
した瞬間（図４のｅ点）、一致回路２８から一致出力Ｓ
Ａが発生される。

【００８４】この一致出力ＳＡは、ＲＳ−ＦＦ６のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＡの発生した時
点でＲＳ−ＦＦ６のセット出力Ｑ（図４の(11)）は立ち
下がり、ＯＲゲート５ｂにはパルスＰ１として現れる。

【００８５】当然、この出力パルスＰ１は、１周期がＴ
の外部入力クロックＣＫの前縁で立ち上がり、それから
１周期の長さＴの半分（デューティ５０％）の位置で立
ち下がるパルスとなっている。

【００８６】続いて、第４周期目ｔ４に入ると、再びＳ
ＥＴ-Ａ（図４の(9)）が到来するので（図４のｆ点）、
ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセット出
力Ｑ（図４の(11)）はＯＲゲート５ｂを通して出力ＯＵ
Ｔに現れると共に、ＯＲゲート７を通してＡ側の遅延ラ
イン発振器１１に加わり、これを発振させ、また、カウ
ンタ１７をクリア解除して、発振巡回数のカウントを開
始させる。

【００８７】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図４のｇ点）、再び一致回路２８から一致出力ＳＡが
発生される。この一致出力ＳＡによりＲＳ−ＦＦ６がリ
セットされるので、ＲＳ−ＦＦ６のセット出力Ｑ（図４
の(11)）が立ち下がり、ＯＲゲート５ｂにはパルスＰ２
として現れる。当然、この出力パルスＰ２も、外部入力
クロックＣＫの前縁で立ち上がり、デューティ５０％の
位置で立ち下がるパルスとなっている。

【００８８】上記Ａ側の動作に対し、Ｂ側でも２周期遅
れて同じ動作が行われる。即ち、第３周期目ｔ３のＳＥ
Ｔ-ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出力
（図４の(8)）がＨレベルにあり、これによりＢ側のデ
ューティ決定回路４が測定動作するように選択指示され
る。

【００８９】従って、タイミング信号ＷＣ-Ｂ（図４の
(17)）が立ち上がり（図４のｈ点）、ＯＲゲート９を通
してＢ側の遅延ライン発振器１１に加わり発振が開始さ
れると共に、カウンタ１７のクリア端子ＣＬに入力さ
れ、その立ち上がりで同カウンタ１７が発振巡回数のカ
ウントを開始する。

【００９０】Ｂ側の遅延ライン発振器１１の発振は、少
なくとも第４周期目ｔ４のクロックの立ち上がりが完了
するまで、継続する。

【００９１】Ｂ側の遅延ライン発振器１１の発振は、第
５周期目ｔ５のクロックが立ち上がる前までに生ずるＷ
Ｃ-Ｂの立ち下がりにより、つまり入力クロックＣＫの
１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった
時点（図４のｊ点）で終了となる。

【００９２】この間に、丁度入力クロックＣＫの１周期
Ｔ相当分の長さを持つ1/２ＣＫＡの目標計測区間Ｔ１Ｂ
の終わりが到来し（図４のｉ点）、ラッチ回路１８のク
ロック入力端子ＣＫに入力されている1/２ＣＫＢが立ち
下がることで、ラッチ回路１８がカウンタ１７のカウン
ト値（１周期の長さＴ＝Ｔ１Ｂ）をラッチする。

【００９３】ここでＢ側の演算回路１９は、ラッチ回路
１８の出力を受けて、１周期の長さＴのカウント値の半
分、つまり５０％のデューティのタイミング位置を演算
し、その演算結果を出力し、一致回路２８の一方の入力
端子Ｂ１〜Ｂｎに入力する。

【００９４】第５周期目ｔ５に入ると、ＳＥＴ-Ｂ（図
４の(16)）の到来によりＲＳ−ＦＦ８がセットされる
（図４のｋ点）。

【００９５】ＲＳ−ＦＦ８のセット出力Ｑ（図４の(1
8)）はＯＲゲート５ｂを通して出力ＯＵＴに現れると共
に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１
に加わり、これを発振させる。また、ＲＳ−ＦＦ８のセ
ット出力Ｑは、ＯＲゲート９を通してＢ側のカウンタ１
７のクリアＣＬに加わってクリア解除するので、発振の
巡回数のカウントが開始される。

【００９６】Ｂ側のカウンタ１７の出力は、一致回路２
８の他方の入力端子Ａ１〜Ａｎに入力されており、カウ
ンタ１７のカウント値が歩進的に増加して行き、上記演
算回路１９の出力している値（１周期の長さＴの半分）
に一致した瞬間（図４のｑ点）、一致回路２８から一致
出力ＳＢが発生される。

【００９７】この一致出力ＳＢは、ＲＳ−ＦＦ８のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＢの発生した時
点でＲＳ−ＦＦ８のセット出力Ｑ（図４の(18)）は立ち
下がり、ＯＲゲート５ｂにはパルスＰ３として現れる。

【００９８】当然、この出力パルスＰ３は、外部入力ク
ロックＣＫの前縁で立ち上がり、デューティ５０％の位
置で立ち下がるパルスとなっている。

【００９９】続いて、第６周期目ｔ６に入ると、再びＳ
ＥＴ-Ｂ（図４の(16)）が到来するので（図４のｒ
点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のセ
ット出力Ｑ（図４の(18)）はＯＲゲート５ｂを通して出
力ＯＵＴに現れると共に、ＯＲゲート９を通してＢ側の
遅延ライン発振器１１に加わり、これを発振させ、ま
た、カウンタ１７をクリア解除して、発振巡回数のカウ
ントを開始させる。

【０１００】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図４のｓ点）、再び一致回路２８から一致出力ＳＢが
発生される。この一致出力ＳＢによりＲＳ−ＦＦ８がリ
セットされるので、ＲＳ−ＦＦ８のセット出力Ｑ（図４
の(11)）が立ち下がり、ＯＲゲート５ｂにはパルスＰ４
として現れる。

【０１０１】当然、この出力パルスＰ４も、外部入力ク
ロックＣＫの前縁で立ち上がり、デューティ５０％の位
置で立ち下がるパルスとなっている。

【０１０２】かくして、ＯＲゲート５ｂから、入力クロ
ックＣＫに同期し且つデューティ５０％の出力クロック
が得られる。上記の作用効果は、入力クロックＣＫのデ
ューティが５０％の前後で又はそれ以上にふらついてい
る場合でも、得ることができるので、ディジタル波形の
整形として非常に有効であり、半導体能動素子の動作可
能領域を非常に高い周波数まで延ばすことができる。

【０１０３】（８）第３の実施形態図５に第３の実施形態を示す。これは、図３の回路にお
いて、幅作成回路５にプリセット可能なＤ−ＦＦ５ｃを
設け、そのＱＮ端子とＤ端子を直結し、プリセット入力
端子ＰＲにＳＥＴ-Ａ，ＳＥＴ-Ｂの信号（即ちＳＥＴ-
ＡＢ）をＯＲゲート５ｄを介して入力すると共に、Ｄ−
ＦＦ５ｃのクロック入力端子ＣＫにＯＲゲート３３を介
して一致出力ＳＡ，ＳＢを入力したものである。

【０１０４】なお、一致回路２８の一致出力端子ＳＡ，
ＳＢからＯＲゲート３３へのライン中には、測定期間中
の一致出力を禁止するためＡＮＤゲート３１，３２が設
けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがと
られている。

【０１０５】図６に、図５の回路の主要要素の動作を
示す。入力クロック信号ＣＫの第１周期目ｔ１でＳＥＴ
-ＡＢが発生した時点（図６のａ）で、タイミング信号
ＷＣ-Ａ（図６の(10)）がＯＲゲート７を通して遅延ラ
イン発振器１１に入力されて発振が開始されると共に、
カウンタ１７のクリア端子ＣＬに入力され、その立ち上
がりで同カウンタ１７が発振の巡回数をカウント動作し
始める。遅延ライン発振器１１の発振が、少なくとも第
２周期目ｔ２のクロックが立ち上がりが完了するまで継
続する。

【０１０６】遅延ライン発振器１１の発振は、ＷＣ-Ａ
の立ち下がり、つまり実際計測区間Ｔ３Ａが終わった時
点（図６のｃ点）で終了となる。この間に、1/２ＣＫＡ
の目標計測区間Ｔ１Ａの終わりが到来し（図６のｂ
点）、1/２ＣＫＡが立ち下がることで、ラッチ回路１８
がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ａ）をラッチする。

【０１０７】ここで演算回路１９は、ラッチ回路１８の
出力を受けて、１周期の長さＴのカウント値の半分（５
０％のデューティのタイミング位置）を演算し、その演
算結果を出力し、一致回路２８の一方の入力端子Ｂ１〜
Ｂｎに入力する。

【０１０８】第３周期目ｔ３に入ると、ＳＥＴ-Ａ（図
６の(9)）の到来によりＲＳ−ＦＦ６がセットされる
（図６のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図６の
(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲ
ート７を通してＡ側の遅延ライン発振器１１に加わり、
これを発振させる。また、ＲＳ−ＦＦ６のセット出力Ｑ
は、ＯＲゲート７を通してＡ側のカウンタ１７のクリア
ＣＬに加わってクリア解除するので、発振の巡回数のカ
ウントが開始される。

【０１０９】カウンタ１７の出力は、一致回路２８の他
方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１
７のカウント値が歩進的に増加して行き、上記演算回路
１９の出力している値（１周期の長さＴの半分）に一致
した瞬間（図６のｅ点）、一致回路２８から一致出力Ｓ
Ａが発生される。

【０１１０】この一致出力ＳＡは、ＲＳ−ＦＦ６のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。この一致出力ＳＡの発生した時点でＲＳ
−ＦＦ６のセット出力Ｑ（図６の(11)）は立ち下がり、
パルスＰ１の形でＡＮＤゲート３１の入力となる。

【０１１１】従って、このパルスＰ１と一致出力ＳＡと
を２入力とするＡＮＤゲート３１からは、一致出力ＳＡ
の前縁にて短パルスＡＮＤ-Ａ-ＯＵＴ（図６の(16)）が
発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロ
ック入力となる。

【０１１２】Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ-Ａ-ＯＵ
Ｔ（図６の(16)）がＤ−ＦＦ５ｃにクロック入力として
加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下が
り、出力端子ＯＵＴにパルスＰ１′として現れる。当
然、この出力パルスＰ１′は、１周期がＴの外部入力ク
ロックＣＫの前縁で立ち上がり、それから１周期の長さ
Ｔの半分（デューティ５０％）の位置で立ち下がるパル
スとなっている。

【０１１３】なお、第１周期目ｔ１で発生する一致パル
スＳＡ１（図６の(15)）は、ＲＳ−ＦＦ６のＱ出力がＬ
に落ちている間に発生されるので、ＡＮＤゲート３１に
は出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。

【０１１４】従って、Ａ側が測定区間（ＪＫ−ＦＦのＱ
端子がＨレベル）にあるとき発生する一致パルスＳＡ１
の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ側
には現れない。

【０１１５】続いて、第４周期目ｔ４に入ると、再びＳ
ＥＴ-Ａ（図６の(9)）が到来するので（図６のｆ点）、
ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセット出
力Ｑ（図４の(11)）はＡＮＤゲート３１に入力されると
共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１
１に加わり、これを発振させ、また、カウンタ１７をク
リア解除して、発振巡回数のカウントを開始させる。カ
ウンタ１７のカウント値が、上記演算回路１９の出力値
（１周期の長さＴの半分）に一致すると（図６のｇ
点）、再び一致回路２８から一致出力ＳＡが発生され
る。この一致出力ＳＡの発生した時点でＲＳ−ＦＦ６の
セット出力Ｑ（図６の(11)）は立ち下がり、パルスＰ２
の形でＡＮＤゲート３１の入力となる。

【０１１６】従って、このパルスＰ２と一致出力ＳＡと
を２入力とするＡＮＤゲート３１からは、一致出力ＳＡ
の前縁にて短パルスＡＮＤ-Ａ-ＯＵＴ（図６の(16)）が
発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロ
ック入力となる。

【０１１７】Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ-Ａ-ＯＵ
Ｔ（図６の(16)）がＤ−ＦＦ５ｃにクロック入力として
加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下が
り、出力端子ＯＵＴにパルスＰ２′として現れる。当
然、この出力パルスＰ２′も、外部入力クロックＣＫの
前縁で立ち上がり、デューティ５０％の位置で立ち下が
るパルスとなっている。

【０１１８】上記Ａ側の動作に対し、Ｂ側でも２周期遅
れて同じ動作が行われる。即ち、第３周期目ｔ３のＳＥ
Ｔ-ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出力
（図６の(8)）がＨレベルにあり、これによりＢ側のデ
ューティ決定回路４が測定動作するように選択指示され
る。

【０１１９】従って、タイミング信号ＷＣ-Ｂ（図６の
(1８)）が立ち上がり（図６のｈ点）、ＯＲゲート９を
通してＢ側の遅延ライン発振器１１に加わり発振が開始
されると共に、カウンタ１７のクリア端子ＣＬに入力さ
れ、その立ち上がりで同カウンタ１７が発振巡回数のカ
ウントを開始する。

【０１２０】Ｂ側の遅延ライン発振器１１の発振は、少
なくとも第４周期目ｔ４のクロックの立ち上がりが完了
するまで、継続する。

【０１２１】Ｂ側の遅延ライン発振器１１の発振は、第
５周期目ｔ５のクロックが立ち上がる前までに生ずるＷ
Ｃ-Ｂの立ち下がりにより、つまり入力クロックＣＫの
１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった
時点（図６のｊ点）で終了となる。この間に、丁度入力
クロックＣＫの１周期Ｔ相当分の長さを持つ1/２ＣＫＡ
の目標計測区間Ｔ１Ｂの終わりが到来し（図６のｉ
点）、ラッチ回路１８のクロック入力端子ＣＫに入力さ
れている1/２ＣＫＢが立ち下がることで、ラッチ回路１
８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ｂ）をラッチする。

【０１２２】ここでＢ側の演算回路１９は、ラッチ回路
１８の出力を受けて、１周期の長さＴのカウント値の半
分、つまり５０％のデューティのタイミング位置を演算
し、その演算結果を出力し、一致回路２８の一方の入力
端子Ｂ１〜Ｂｎに入力する。

【０１２３】第５周期目ｔ５に入ると、ＳＥＴ-Ｂ（図
６の(17)）の到来によりＲＳ−ＦＦ８がセットされる
（図６のｋ点）。ＲＳ−ＦＦ８のセット出力Ｑ（図６の
(1９)）はＡＮＤゲート３２に入力されると共に、ＯＲ
ゲート９を通してＢ側の遅延ライン発振器１１に加わり
これを発振させ、また、Ｂ側のカウンタ１７のクリアＣ
Ｌに加わってカウント動作を開始させる。

【０１２４】Ｂ側のカウンタ１７の出力は、一致回路２
８の他方の入力端子Ａ１〜Ａｎに入力されており、カウ
ンタ１７のカウント値が歩進的に増加して行き、上記演
算回路１９の出力している値（１周期の長さＴの半分）
に一致した瞬間（図６のｑ点）、一致回路２８から一致
出力ＳＢが発生される。

【０１２５】この一致出力ＳＢは、ＲＳ−ＦＦ８のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＢの発生した時
点でＲＳ−ＦＦ８のセット出力Ｑ（図６の(19)）は立ち
下がり、パルスＰ３の形でＡＮＤゲート３２の入力とな
る。従って、このパルスＰ３と一致出力ＳＢとを２入力
とするＡＮＤゲート３２からは、一致出力ＳＢの前縁に
て短パルスＡＮＤ-Ｂ-ＯＵＴ（図６の(25)）が発生さ
れ、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入
力となる。

【０１２６】Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ-Ｂ-ＯＵ
Ｔ（図６の(25)）がＤ−ＦＦ５ｃにクロック入力として
加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下が
り、出力端子ＯＵＴにパルスＰ３′として現れる。

【０１２７】当然、この出力パルスＰ３′は、１周期が
Ｔの外部入力クロックＣＫの前縁で立ち上がり、それか
ら１周期の長さＴの半分（デューティ５０％）の位置で
立ち下がるパルスとなっている。なお、第３周期目ｔ３
で発生する一致パルスＳＢ１（図６の(22)）は、ＲＳ−
ＦＦ８のＱ出力がＬに落ちている間に発生されるので、
ＡＮＤゲート３２には出力が現れず、Ｄ−ＦＦ５ｃが切
り替わらない。

【０１２８】従って、Ｂ側が測定区間（ＪＫ−ＦＦのＱ
Ｎ端子がＨレベル）にあるとき発生する一致パルスＳＢ
１の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ
側には現れない。

【０１２９】続いて、第６周期目ｔ６に入ると、再びＳ
ＥＴ-Ｂ（図６の(1７)）が到来するので（図６のｒ
点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のセ
ット出力Ｑ（図６の(1９)）はＡＮＤゲート３２の入力
になると共に、ＯＲゲート９を通してＢ側の遅延ライン
発振器１１に加わり、これを発振させ、また、カウンタ
１７をクリア解除して、発振巡回数のカウントを開始さ
せる。

【０１３０】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図６のｓ点）、再び一致回路２８から一致出力ＳＢが
発生される。この一致出力ＳＢによりＲＳ−ＦＦ８がリ
セットされるので、ＲＳ−ＦＦ８のセット出力Ｑ（図６
の(19)）が立ち下がり、パルスＰ４の形でＡＮＤゲート
３２の入力となる。

【０１３１】従って、このパルスＰ４と一致出力ＳＡと
を２入力とするＡＮＤゲート３２からは、一致出力ＳＢ
の前縁にて短パルスＡＮＤ-Ｂ-ＯＵＴ（図６の(23)）が
発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロ
ック入力となる。

【０１３２】Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ-Ｂ-ＯＵ
Ｔ（図６の(23)）がＤ−ＦＦ５ｃにクロック入力として
加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下が
り、出力端子ＯＵＴにパルスＰ４′として現れる。当
然、この出力パルスＰ４′も、外部入力クロックＣＫの
前縁で立ち上がり、デューティ５０％の位置で立ち下が
るパルスとなっている。

【０１３３】かくして、Ｄ−ＦＦ５ｃのＱ出力から、入
力クロックＣＫに同期し且つデューティ５０％の出力ク
ロックＰ１′，Ｐ２′，Ｐ３′，Ｐ４′…が得られる。
上記の作用効果は、入力クロックＣＫのデューティが５
０％の前後で又はそれ以上にふらついている場合でも、
得ることができるので、ディジタル波形の整形として非
常に有効であり、半導体能動素子の動作可能領域を非常
に高い周波数まで延ばすことができる。

【０１３４】

【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。（１）請求項１〜請求項８のいずれにおいても、入力ク
ロック信号（ＣＫ）がいかなる周期長さを持つ場合で
も、また、入力クロック信号（ＣＫ）がそのデューティ
が変動している波形のものであっても、常に出力として
デューティ５０％の波形の出力が得られる。よって、使
用する半導体能動素子の周波数限界を見かけ上高めるこ
とができる。（２）請求項２〜請求項８によれば、発振器の出力を利
用して計測する形態を採用しているため、位相誤差が問
題とならない。このため、従来の位相分割によるタイミ
ング位置の割り出しを行う場合に比べ、非常に少ない数
の遅延素子によって精度の高い測定を行うことができ
る。（３）請求項３〜請求項８のデジタル波形整形回路にお
いては、少なくとも互いに１周期分重なり合い且つ２周
期分ずれて動作する第１及び第２のデューティ決定回路
を用い、それぞれから、上記デューティ５０％のタイミ
ング位置を示す一致信号を得ているので、目標計測区間
と実際計測区間を明確に区分し、目標計測区間の発振の
動作を１周期の幅一杯まで確実に行わせることができ
る。（４）請求項４及び請求項５のデジタル波形整形回路に
おいては、実際測定区間の発振時は、上記前置フリップ
フロップの出力が所属のデューティ決定回路に入力され
且つ出力側に入力されるが、一致信号が発生すると、上
記前置フリップフロップがリセットされて出力側への信
号が消失し、出力側への影響が回避される。しかも、実
際計測区間を指示する信号についてはＯＲゲートを介し
て所属のデューティ決定回路に入力確実に入力される。
即ち、一つのデューティ決定回路を構成する共通の遅延
ライン発振器等を、実際計測区間と発振照合区間とに確
実に切り換えて動作を行わせることできる。従って、実
際計測区間用と発振照合区間用の遅延ライン発振器等を
２組用意する場合に比べ、構成が簡単である。（６）請求項６に記載のデジタル波形整形回路は、上記
第１のデューティ決定回路及び上記第２のデューティ決
定回路の一致信号により状態が切り替わる出力用のフリ
ップフロップを具備したものであり、請求項３〜請求項
５の場合と同じ作用効果が得られる。（７）請求項７に記載のデジタル波形整形回路によれ
ば、実際計測区間中に発生する一致信号を禁止するＡＮ
Ｄゲートを設けているので、安定した動作が保障され
る。（８）請求項８に記載のデジタル波形整形回路は、請求
項２，３，４，５，６又は７において、上記遅延ライン
発振器を、一方の入力端子を発振器の入力端子とするＮ
ＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素
子として接続された奇数段のインバータと、該インバー
タの最終段の出力端子から上記ＮＡＮＤゲートの他方の
入力端子へ戻る帰還ループ中に挿入されたインバータと
で構成したものである。従って、請求項８によれば、奇
数段のインバータである結果、発振器の出力側に誤差が
現れても、反転されて入力側に戻される結果、その誤差
が相殺され、非常に精度及び安定度にすぐれた発振巡回
が得られる。また、発振器の出力を利用する形態である
ため、位相誤差も問題とならない結果、従来の位相分割
によるタイミング位置の割り出しを行う場合に比べ、非
常に少ない数の遅延素子によって精度の高い測定を行う
ことができる。

【図面の簡単な説明】

【図１】本発明のデジタル波形整形回路の第１の実施形
態を示す図である。

【図２】図１の回路の主要部の動作を示すタイミングチ
ャートである。

【図３】本発明のデジタル波形整形回路の第２の実施形
態を示す図である。

【図４】図３の回路の主要部の動作を示すタイミングチ
ャートである。

【図５】本発明のデジタル波形整形回路の第３の実施形
態を示す図である。

【図６】図５の回路の主要部の動作を示すタイミングチ
ャートである。

【図７】半導体能動素子の取り扱う周波数の変化の説明
に供する図である。

【図８】従来の同期信号選択回路に使われている位相分
割部の構成を示す図である。

【符号の説明】

１デジタル波形整形回路２タイミング発生回路３デューティ決定回路４第２のデューティ決定回路５幅作成回路５ａＲＳ−ＦＦ５ｂＯＲゲート５ｃプリセット可能なＤ−ＦＦ５ｄＯＲゲート６ＲＳ−ＦＦ７ＯＲゲート８ＲＳ−ＦＦ９ＯＲゲート１０周期測定回路１１遅延ライン発振器１２ＮＡＮＤゲート１３Ｃ-ＭＯＳインバータ（遅延素子）１４帰還ループ１５インバータ１７カウンタ１８ラッチ回路１９演算回路２０実測回路２１遅延ライン発振器２７カウンタ２８一致回路３１，３２ＡＮＤゲート３３ＯＲゲートＣ１，Ｃ２動作サイクルＰ１，Ｐ１′ 出力パルスＳＡ，ＳＢ一致信号ｔ１〜ｔ６第１周期目〜第６周期目Ｔ入力クロック信号ＣＫの１周期Ｔ１目標計測区間（1/2ＣＫの奇数番目の１周期区
間）Ｔ２ 1/2ＣＫの偶数番目の１周期区間Ｔ３，Ｔ３Ａ，Ｔ３Ｂ実際計測区間Ｔ４発振照合区間ＣＫＦ入力クロックＣＫの前縁で発生されるタイミン
グ信号 1/2ＣＫ目標計測区間Ｔ１のためのタイミング信号 1/2ＣＫＷ実際計測区間Ｔ３のためのタイミング信号ＣＫＷ発振照合区間Ｔ４のためのタイミング信号Ｔ１Ａ，Ｔ１Ｂ目標計測区間Ｔ３Ａ，Ｔ３Ｂ実際計測区間Ｔ５Ａ，Ｔ５Ｂデューティ５０％のタイミング位置ま
での長さＴ６Ａ，Ｔ６Ｂ発振照合区間 1/2ＣＫＡ，1/2ＣＫＢ目標計測区間（Ｔ１Ａ，Ｔ１
Ｂ）のためのタイミング信号ＷＣ-Ａ，ＷＣ-Ｂ実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を
指示する信号

Claims

【特許請求の範囲】

【請求項１】入力クロック信号から所要のタイミング
信号を作成するタイミング発生回路と、このタイミング発生回路で作成されたタイミング信号を
受けて、出力すべきクロック信号のデューティ５０％の
タイミング位置を決定し指示するデューティ決定回路で
あって、入力クロック信号の１周期の整数倍の間隔ごと
に到来する第１の周期において１周期の長さを計測する
周期測定回路と、その値を基に１周期の半分の長さを算
出する演算回路と、入力クロック信号の各周期において
その長さの計測を実行する実測回路と、当該計測値が上
記算出された値と一致したとき一致信号を上記デューテ
ィ５０％のタイミング位置として出力する一致回路とを
具備するデューティ決定回路と、入力クロック信号ＣＫの前縁に同期した信号と、上記デ
ューティ決定回路で決定指示されたタイミング位置とに
基づき、上記デューティ５０％に相当するパルス幅を持
つクロック信号を作成して出力する幅作成回路と、を具
備することを特徴とするデジタル波形整形回路。
【請求項２】入力クロック信号から、その１周期の長
さとして計測すべき目標計測区間を入力クロック信号の
１周期の整数倍の間隔をあけて指示する信号と、この目
標計測区間にわたって計測動作を持続させるための実際
計測区間を指示する信号と、各入力クロック信号につき
その前縁から始まり次の入力クロックの前縁に至る前ま
でに終わる発振照合区間を定める信号と、を含む所要の
タイミング信号を作成するタイミング発生回路と、このタイミング発生回路で作成された実際計測区間の信
号を受けて、その実際計測区間だけ発振する遅延ライン
発振器と、該遅延ライン発振器の発振巡回数を計数する
カウンタと、上記目標計測区間の終了時に該カウンタの
値をラッチするラッチ回路とを有する周期測定回路と、上記周期測定回路でラッチされたカウント値を用いてそ
の半分の値を算出する演算回路と、上記発振照合区間の信号を受けて、その各発振照合区間
だけ発振する遅延ライン発振器と、該遅延ライン発振器
の発振巡回数を計数するカウンタとを有する実測回路
と、上記実測回路のカウンタの出力値を上記演算回路で算出
された値と比較し、両者が一致したとき一致出力を発生
する一致回路と、上記一致回路の一致出力で指示されたタイミング位置に
基づき、上記デューティ５０％に相当するパルス幅を持
つクロック信号を作成して出力する幅作成回路とを具備
することを特徴とするデジタル波形整形回路。
【請求項３】一定周期の入力クロック信号から所要の
タイミング信号を作成するタイミング発生回路と、上記タイミング信号を受けて、出力すべきクロック信号
のデューティ５０％のタイミング位置を決定し指示する
デューティ決定回路であって、少なくとも互いに１周期
分重なり合い且つ２周期分ずれて動作する第１のデュー
ティ決定回路及び第２のデューティ決定回路と、上記第１及び第２のデューティ決定回路は、遅延ライン
発振器及びその発振巡回数を計数するカウンタと、その
計数値の半分の値を算出する演算回路と、該演算回路の
出力を一方の入力とし上記カウンタの出力を他方の入力
とする一致回路とを有し、上記第１のデューティ決定回路は、まず入力クロック信
号の１周期の整数倍の間隔ごとに到来する第１の周期に
おいて、遅延ライン発振器を発振させその発振巡回数を
カウンタで計数することにより１周期の長さを計測し、
ついで上記間隔内の第２の各周期において、遅延ライン
発振器を発振させその発振巡回数をカウンタで計数する
ことにより、各周期の前縁からの長さの計測を実行し、
当該計測値が上記算出された値と一致したとき一致回路
から一致信号を上記デューティ５０％のタイミング位置
として出力させ、上記第２のデューティ決定回路は、上記第１のデューテ
ィ決定回路に対して少なくとも１周期分重なり合い且つ
２周期分ずれて動作させて、一致信号を上記デューティ
５０％のタイミング位置として出力させ、この上記第１及び第２のデューティ決定回路からの一致
信号と、入力クロック信号の前縁に同期した信号とに基
づき、上記デューティ５０％に相当するパルス幅を持つ
クロック信号を作成して出力する幅作成回路と、を具備
することを特徴とするデジタル波形整形回路。
【請求項４】請求項３に記載のデジタル波形整形回路
において、上記幅作成回路は、上記第１のデューティ決
定回路及び上記第２のデューティ決定回路のそれぞれに
前置したフリップフロップを含み、該フリップフロップ
を入力クロック信号の１周期の前縁に同期してセットし
た後で上記一致信号でリセットし、各フリップフロップ
の出力をＯＲゲートを通して取り出すことを特徴とする
デジタル波形整形回路。
【請求項５】入力クロック信号から、その１周期の長
さとして計測すべき目標計測区間を入力クロック信号の
１周期の整数倍の間隔をあけて指示する信号と、この目
標計測区間より若干長く計測動作を持続させるための実
際計測区間を指示する信号と、を含む所要のタイミング
信号を作成するタイミング発生回路と、上記タイミング信号を受けて、出力すべきクロック信号
のデューティ５０％のタイミング位置を決定し指示する
デューティ決定回路であって、遅延ライン発振器、その
発振巡回数を計数するカウンタ、その計数値の半分の値
を算出する演算回路、及び該演算回路の出力を一方の入
力とし上記カウンタの出力を他方の入力とする一致回路
とを有して構成され、少なくとも互いに１周期分重なり
合い且つ２周期分ずれて動作する第１のデューティ決定
回路及び第２のデューティ決定回路と、上記第１のデューティ決定回路及び上記第２のデューテ
ィ決定回路の前にそれぞれに前置されたフリップフロッ
プであって、上記目標計測区間と次の目標計測区間との
間の発振照合区間において、入力クロック信号の１周期
の前縁に同期して毎回セットされ、上記一致信号でリセ
ットされるフリップフロップと、上記各第１のデューティ決定回路及び第２のデューティ
決定回路毎に、上記フリップフロップの出力と上記実際
計測区間を指示する信号とを所属のデューティ決定回路
に入力するＯＲゲートと、上記各フリップフロップの出力を取り出すＯＲゲート
と、を具備することを特徴とするデジタル波形整形回
路。
【請求項６】入力クロック信号から、その１周期の長
さとして計測すべき目標計測区間を入力クロック信号の
１周期の整数倍の間隔をあけて指示する信号と、この目
標計測区間より若干長く計測動作を持続させるための実
際計測区間を指示する信号と、を含む所要のタイミング
信号を作成するタイミング発生回路と、上記タイミング信号を受けて、出力すべきクロック信号
のデューティ５０％のタイミング位置を決定し指示する
デューティ決定回路であって、遅延ライン発振器、その
発振巡回数を計数するカウンタ、その計数値の半分の値
を算出する演算回路、及び該演算回路の出力を一方の入
力とし上記カウンタの出力を他方の入力とする一致回路
とを有して構成され、少なくとも互いに１周期分重なり
合い且つ２周期分ずれて動作する第１のデューティ決定
回路及び第２のデューティ決定回路と、上記第１のデューティ決定回路及び上記第２のデューテ
ィ決定回路の前にそれぞれに前置されたフリップフロッ
プであって、上記目標計測区間と次の目標計測区間との
間の発振照合区間において、入力クロック信号の１周期
の前縁に同期して毎回セットされ、上記一致信号でリセ
ットされるフリップフロップと、上記第１のデューティ決定回路及び第２のデューティ決
定回路毎に、上記フリップフロップの出力と上記実際計
測区間を指示する信号とを所属のデューティ決定回路に
入力するＯＲゲートと、上記入力クロック信号の１周期の前縁に同期して毎回リ
セットされ、上記第１のデューティ決定回路及び上記第
２のデューティ決定回路の一致信号により状態が切り替
わるフリップフロップと、を具備することを特徴とする
デジタル波形整形回路。
【請求項７】請求項６記載のデジタル波形整形回路に
おいて、上記各デューティ決定回路からの一致信号をフ
リップフロップに入力する各経路中に、実際計測区間中
に発生する一致信号を禁止するＡＮＤゲートを設けたこ
とを特徴とするデジタル波形整形回路。
【請求項８】請求項２，３，４，５，６又は７記載の
デジタル波形整形回路において、上記遅延ライン発振器
が、一方の入力端子を発振器の入力端子とするＮＡＮＤ
ゲートと、該ＮＡＮＤゲートの出力端子に遅延素子とし
て接続された奇数段のインバータと、該インバータの最
終段の出力端子から上記ＮＡＮＤゲートの他方の入力端
子へ戻る帰還ループ中に挿入されたインバータとで構成
されていることを特徴とするデジタル波形整形回路。