JP2001147735A - 位相位置付与回路および位相位置信号発生回路 - Google Patents
位相位置付与回路および位相位置信号発生回路Info
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Abstract
(57)【要約】
【課題】 誤動作を解消した位相位置付与回路を提供す
る。 【解決手段】 カウント発振クロックＣＣＫを出力する
遅延ライン発振器４０、発振制御信号ＣＴの立ち上がり
からの位相位置を計数するカウンタ５０、外部トリガＥ
Ｘ−Ｔの立ち上がりによりカウンタ５０のカウント数を
記憶するラッチ５１、遅延ライン発振器４０が再び発振
を開始した場合にＨレベルの第１の一致出力ＳＡＡを出
力する一致回路５２と、ラッチ５１からのカウント検出
信号Ｚ−ＤＴＡを作成するＯＲゲート５３、第１の一致
出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡがＨレベルで
ある場合に、第１の間欠位相一致信号ＰＨＡとして出力
する第１のＡＮＤゲート５４を設ける。同様な構成の第
２の間欠位相一致信号ＰＨＢを出力する回路を設ける。
第１と第２の間欠位相一致信号ＰＨＢとが同時に与えら
れた場合に、間欠位相一致信号ＰＨを出力するＡＮＤゲ
ート７２を設ける。
る。 【解決手段】 カウント発振クロックＣＣＫを出力する
遅延ライン発振器４０、発振制御信号ＣＴの立ち上がり
からの位相位置を計数するカウンタ５０、外部トリガＥ
Ｘ−Ｔの立ち上がりによりカウンタ５０のカウント数を
記憶するラッチ５１、遅延ライン発振器４０が再び発振
を開始した場合にＨレベルの第１の一致出力ＳＡＡを出
力する一致回路５２と、ラッチ５１からのカウント検出
信号Ｚ−ＤＴＡを作成するＯＲゲート５３、第１の一致
出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡがＨレベルで
ある場合に、第１の間欠位相一致信号ＰＨＡとして出力
する第１のＡＮＤゲート５４を設ける。同様な構成の第
２の間欠位相一致信号ＰＨＢを出力する回路を設ける。
第１と第２の間欠位相一致信号ＰＨＢとが同時に与えら
れた場合に、間欠位相一致信号ＰＨを出力するＡＮＤゲ
ート７２を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、位相位置付与回路
に関するもので、例えば、周波数がデジタル入力信号の
周波数と同じで位相が外部トリガ信号の位相位置と一致
するデジタル信号を作り出す位相位置信号発生回路に使
用するのに好適な位相位置付与回路に係る。
に関するもので、例えば、周波数がデジタル入力信号の
周波数と同じで位相が外部トリガ信号の位相位置と一致
するデジタル信号を作り出す位相位置信号発生回路に使
用するのに好適な位相位置付与回路に係る。
【０００２】
【従来の技術】従来、周波数が入力信号の周波数と同じ
で位相がトリガ信号の位相位置と一致する信号を作り出
す位相位置信号発生回路として、図１に示すものがあ
る。すなわち、図１の回路に設けられたタイミング発生
回路１０が、繰り返し周波数ｆの外部基準クロック信号
ＥＸ−ＣＫを受け、タイミング発生回路１０は、受けた
外部基準クロックから位相の異なる２種類の発信制御信
号ＣＴ１及びＣＴ２を作成する。これら２種類の発信制
御信号ＣＴ１、ＣＴ２の繰り返し周波数ｆは、もとの外
部基準クロックと同一である。また、発振制御信号ＣＴ
１及びＣＴ２は、どちらか一方が常にＨレベルとなって
いる関係にある。
で位相がトリガ信号の位相位置と一致する信号を作り出
す位相位置信号発生回路として、図１に示すものがあ
る。すなわち、図１の回路に設けられたタイミング発生
回路１０が、繰り返し周波数ｆの外部基準クロック信号
ＥＸ−ＣＫを受け、タイミング発生回路１０は、受けた
外部基準クロックから位相の異なる２種類の発信制御信
号ＣＴ１及びＣＴ２を作成する。これら２種類の発信制
御信号ＣＴ１、ＣＴ２の繰り返し周波数ｆは、もとの外
部基準クロックと同一である。また、発振制御信号ＣＴ
１及びＣＴ２は、どちらか一方が常にＨレベルとなって
いる関係にある。
【０００３】２つの位相位置付与回路のうち、一方の位
相位置付与回路２１は、発振制御信号ＣＴ１を受け、他
方の位相位置付与回路２２は、別の発振制御信号ＣＴ２
を受ける。また、２つの位相位置付与回路は、共に外部
トリガＥＸ−Ｔを受ける。位相位置付与回路２１及び２
２は、外部トリガＥＸ−Ｔが加えられた時の発信制御信
号ＣＴ１及びＣＴ２の位相位置を記憶し、位相位置付与
回路２１または２２に加えられた発信制御信号ＣＴ１ま
たはＣＴ２が、記憶された位相位置となるたびに少なく
とも一方が間欠位相一致信号ＰＨ１またはＰＨ２を出力
する。
相位置付与回路２１は、発振制御信号ＣＴ１を受け、他
方の位相位置付与回路２２は、別の発振制御信号ＣＴ２
を受ける。また、２つの位相位置付与回路は、共に外部
トリガＥＸ−Ｔを受ける。位相位置付与回路２１及び２
２は、外部トリガＥＸ−Ｔが加えられた時の発信制御信
号ＣＴ１及びＣＴ２の位相位置を記憶し、位相位置付与
回路２１または２２に加えられた発信制御信号ＣＴ１ま
たはＣＴ２が、記憶された位相位置となるたびに少なく
とも一方が間欠位相一致信号ＰＨ１またはＰＨ２を出力
する。
【０００４】位相位置付与回路２１または２２は、以上
のように少なくともその出力の一方から間欠位相一致信
号が出力する。そこで、位相位置付与回路２１及び２２
から出力される間欠位相一致信号ＰＨ１及びＰＨ２をＯ
Ｒゲート１１により論理合成すれば、少なくとも外部ト
リガＥＸ−Ｔが加わった時以外は、その間欠位相一致信
号ＰＨ１またはＰＨ２が連続して繰り返し出力される
の。そのため、ＯＲゲート１１は、位相が外部トリガＥ
Ｘ−Ｔと同一である位相一致信号ＰＨＳを出力すること
ができる。
のように少なくともその出力の一方から間欠位相一致信
号が出力する。そこで、位相位置付与回路２１及び２２
から出力される間欠位相一致信号ＰＨ１及びＰＨ２をＯ
Ｒゲート１１により論理合成すれば、少なくとも外部ト
リガＥＸ−Ｔが加わった時以外は、その間欠位相一致信
号ＰＨ１またはＰＨ２が連続して繰り返し出力される
の。そのため、ＯＲゲート１１は、位相が外部トリガＥ
Ｘ−Ｔと同一である位相一致信号ＰＨＳを出力すること
ができる。
【０００５】位相一致信号ＰＨＳは、外部トリガＥＸ−
Ｔと共にＯＲゲート１２の入力に加えられる。そのた
め、ＯＲゲート１２は、周波数ｆが外部基準クロックＥ
Ｘ−ＣＫと同一で、位相が外部トリガＥＸ−Ｔの位相位
置と一致する位相位置信号ＰＨ−Ｔを作成し出力するこ
とができる。
Ｔと共にＯＲゲート１２の入力に加えられる。そのた
め、ＯＲゲート１２は、周波数ｆが外部基準クロックＥ
Ｘ−ＣＫと同一で、位相が外部トリガＥＸ−Ｔの位相位
置と一致する位相位置信号ＰＨ−Ｔを作成し出力するこ
とができる。
【０００６】図２は、図１に示す従来の位相位置発生回
路の内部を構成するタイミング発生回路１０の具体例を
示すもので、図３は、その動作を示すタイミングチャー
トである。図２の例ではタイミング発生回路１０は、繰
り返し周波数がｆの外部基準クロックＥＸ−ＣＫを受
け、その信号を遅延回路８１によって繰り返し周波数ｆ
から求まる周期Ｔａの１／４程度の時間遅延させてＣＫ
遅延クロックＣＫ−Ｄを作成している。また、ＯＲゲー
ト８２は、このＣＫ遅延クロックＣＫ−Ｄと外部基準ク
ロックＥＸ−ＣＫを受け、ＯＲゲート８２の出力からは
元の外部基準クロックＥＸ−ＣＫのＨレベル位置と同様
の位置で、しかももとの外部基準クロックよりもＨレベ
ルが広い発信制御信号ＣＴ１が出力される。また、ＮＡ
ＮＤゲート８３は、ＣＫ遅延クロックＣＫ−Ｄと外部基
準クロックＥＸ−ＣＫを受け、ＮＡＮＤゲート８３の出
力からは、もとの外部基準クロックＥＸ−ＣＫのＬレベ
ル位置と同様の位置で、しかも元の外部基準クロックの
Ｌレベルの幅よりも広い時間だけＨレベルとなる発信制
御信号ＣＴ２が出力される。
路の内部を構成するタイミング発生回路１０の具体例を
示すもので、図３は、その動作を示すタイミングチャー
トである。図２の例ではタイミング発生回路１０は、繰
り返し周波数がｆの外部基準クロックＥＸ−ＣＫを受
け、その信号を遅延回路８１によって繰り返し周波数ｆ
から求まる周期Ｔａの１／４程度の時間遅延させてＣＫ
遅延クロックＣＫ−Ｄを作成している。また、ＯＲゲー
ト８２は、このＣＫ遅延クロックＣＫ−Ｄと外部基準ク
ロックＥＸ−ＣＫを受け、ＯＲゲート８２の出力からは
元の外部基準クロックＥＸ−ＣＫのＨレベル位置と同様
の位置で、しかももとの外部基準クロックよりもＨレベ
ルが広い発信制御信号ＣＴ１が出力される。また、ＮＡ
ＮＤゲート８３は、ＣＫ遅延クロックＣＫ−Ｄと外部基
準クロックＥＸ−ＣＫを受け、ＮＡＮＤゲート８３の出
力からは、もとの外部基準クロックＥＸ−ＣＫのＬレベ
ル位置と同様の位置で、しかも元の外部基準クロックの
Ｌレベルの幅よりも広い時間だけＨレベルとなる発信制
御信号ＣＴ２が出力される。
【０００７】図４は、図１に示す従来の位相位置発生回
路の内部を構成する位相位置付与回路２１及び２２の実
施形態である。図４に示す位相位置付与回路は、遅延ラ
イン発振器４０（ＤＬ−ＯＳＣ）、カウンタ５０、ラッ
チ５１、一致回路５２、ＯＲゲート５３、ＡＮＤゲート
５４から成り、図１で示した発信制御信号ＣＴ１または
ＣＴ２は、図４で示す各々のＣＴ入力に接続され、同様
に外部基準クロックＥＸ−ＣＫはそのまま同名の入力に
接続される。また、図４の間欠位相一致信号ＰＨは、図
１においては間欠位相一致信号ＰＨ１またはＰＨ２とな
ってＯＲゲート１１に接続される。
路の内部を構成する位相位置付与回路２１及び２２の実
施形態である。図４に示す位相位置付与回路は、遅延ラ
イン発振器４０（ＤＬ−ＯＳＣ）、カウンタ５０、ラッ
チ５１、一致回路５２、ＯＲゲート５３、ＡＮＤゲート
５４から成り、図１で示した発信制御信号ＣＴ１または
ＣＴ２は、図４で示す各々のＣＴ入力に接続され、同様
に外部基準クロックＥＸ−ＣＫはそのまま同名の入力に
接続される。また、図４の間欠位相一致信号ＰＨは、図
１においては間欠位相一致信号ＰＨ１またはＰＨ２とな
ってＯＲゲート１１に接続される。
【０００８】図５は図４に示す位相位置付与回路の動作
を説明するタイミングチャートである。以下、図４の各
部の動作を、図５を用いて説明する。図４で示す位相位
置付与回路に、最初Ｌレベルの発信制御信号ＣＴが加え
られその信号がＬレベルの間は、遅延ライン発振器４０
は発振が停止し、遅延ライン発振器４０の出力ＣＣＫは
Ｌレベルである。また、発振制御信号ＣＴは、カウンタ
５０のクリア端子ＣＬにも加えられているため、カウン
タ５０のカウント出力Ｑ１、Ｑ２及びＱＮは全てＬレベ
ルにセットされる。
を説明するタイミングチャートである。以下、図４の各
部の動作を、図５を用いて説明する。図４で示す位相位
置付与回路に、最初Ｌレベルの発信制御信号ＣＴが加え
られその信号がＬレベルの間は、遅延ライン発振器４０
は発振が停止し、遅延ライン発振器４０の出力ＣＣＫは
Ｌレベルである。また、発振制御信号ＣＴは、カウンタ
５０のクリア端子ＣＬにも加えられているため、カウン
タ５０のカウント出力Ｑ１、Ｑ２及びＱＮは全てＬレベ
ルにセットされる。
【０００９】発信制御信号ＣＴがＨレベルに変化する
と、ＮＡＮＤゲート４１ａ、及びインバータ４１ｂの固
有の遅延時間経過後、遅延ライン発振器４０はＬレベル
からＨレベルに立ち上がると共に発振を開始し、以後カ
ウンタ５０でカウント可能なカウント発振クロックＣＣ
Ｋを出力する。一方、発振制御信号ＣＴがＨレベル変化
すると、発振制御信号ＣＴはカウンタ５０のクリア端子
ＣＬに加えられているため、カウンタ５０はカウント動
作が可能な状態になる。
と、ＮＡＮＤゲート４１ａ、及びインバータ４１ｂの固
有の遅延時間経過後、遅延ライン発振器４０はＬレベル
からＨレベルに立ち上がると共に発振を開始し、以後カ
ウンタ５０でカウント可能なカウント発振クロックＣＣ
Ｋを出力する。一方、発振制御信号ＣＴがＨレベル変化
すると、発振制御信号ＣＴはカウンタ５０のクリア端子
ＣＬに加えられているため、カウンタ５０はカウント動
作が可能な状態になる。
【００１０】カウンタ５０は、Ｈレベルに変化した発振
制御信号ＣＴによりカウント可能な状態にあるので、遅
延ライン発振器４０の出力であるカウント発振クロック
ＣＣＫを受けて、このカウント発振クロックＣＣＫが、
ＬレベルからＨレベルへ立ち上がる毎にカウント動作を
行う。図５のカウンタＱ１、カウンタＱ２及びカウンタ
ＱＮは、図４で示したカウンタ５０のＱ１、Ｑ２及びＱ
Ｎの出力状態を示している。
制御信号ＣＴによりカウント可能な状態にあるので、遅
延ライン発振器４０の出力であるカウント発振クロック
ＣＣＫを受けて、このカウント発振クロックＣＣＫが、
ＬレベルからＨレベルへ立ち上がる毎にカウント動作を
行う。図５のカウンタＱ１、カウンタＱ２及びカウンタ
ＱＮは、図４で示したカウンタ５０のＱ１、Ｑ２及びＱ
Ｎの出力状態を示している。
【００１１】ところで、図１の発振制御信号ＣＴ１及び
ＣＴ２は、そのどちらか一方は常にＨレベルとなるよう
な位相関係及びパルス幅となっているので、どのような
時に外部トリガＥＸ−Ｔが加わったとしても、その時発
振制御信号ＣＴ１またはＣＴ２の、少なくともどちらか
一方は必ずＨレベルである。図５では、外部トリガＥＸ
−Ｔの到来時、すなわち、外部トリガＥＸ−Ｔが立ち上
がった時に、発振制御信号ＣＴがＨレベルであった位相
位置付与回路２１または２２の状態を示している。
ＣＴ２は、そのどちらか一方は常にＨレベルとなるよう
な位相関係及びパルス幅となっているので、どのような
時に外部トリガＥＸ−Ｔが加わったとしても、その時発
振制御信号ＣＴ１またはＣＴ２の、少なくともどちらか
一方は必ずＨレベルである。図５では、外部トリガＥＸ
−Ｔの到来時、すなわち、外部トリガＥＸ−Ｔが立ち上
がった時に、発振制御信号ＣＴがＨレベルであった位相
位置付与回路２１または２２の状態を示している。
【００１２】発振制御信号ＣＴがＨレベルの時に外部ト
リガＥＸ−Ｔが到来すると、すなわち、発振制御信号Ｃ
ＴがＨレベルの時に外部トリガＥＸ−ＴがＨレベルに立
ち上がると、図４で示すように外部トリガＥＸ−Ｔは、
ラッチ５１のクロック入力に加えられているためラッチ
５１はこの外部トリガＥＸ−ＴがＨレベルに立ち上がる
時にラッチ動作を行う。
リガＥＸ−Ｔが到来すると、すなわち、発振制御信号Ｃ
ＴがＨレベルの時に外部トリガＥＸ−ＴがＨレベルに立
ち上がると、図４で示すように外部トリガＥＸ−Ｔは、
ラッチ５１のクロック入力に加えられているためラッチ
５１はこの外部トリガＥＸ−ＴがＨレベルに立ち上がる
時にラッチ動作を行う。
【００１３】図４のラッチ５１は、そのデータ入力Ｄ
１、Ｄ２及びＤＮが、それぞれカウンタ５０のカウント
出力Ｑ１、Ｑ２及びＱＮに接続されている。そのため、
ラッチ５１は、外部トリガＥＸ−Ｔの立ち上がりによ
り、カウンタ５０のカウント出力Ｑ１、Ｑ２及びＱＮの
各データをラッチする。ラッチ５１によってラッチされ
たカウンタ５０のカウント出力データは、ラッチ５１の
Ｑ１、Ｑ２及びＱＮの各データ出力に保持される。ま
た、これらの保持されたデータは、ラッチ５１が次のラ
ッチ動作を行うまでの間、つまり再度外部トリガＥＸ−
Ｔが到来しその信号がＨレベルに立ち上がるまでの間保
持される。
１、Ｄ２及びＤＮが、それぞれカウンタ５０のカウント
出力Ｑ１、Ｑ２及びＱＮに接続されている。そのため、
ラッチ５１は、外部トリガＥＸ−Ｔの立ち上がりによ
り、カウンタ５０のカウント出力Ｑ１、Ｑ２及びＱＮの
各データをラッチする。ラッチ５１によってラッチされ
たカウンタ５０のカウント出力データは、ラッチ５１の
Ｑ１、Ｑ２及びＱＮの各データ出力に保持される。ま
た、これらの保持されたデータは、ラッチ５１が次のラ
ッチ動作を行うまでの間、つまり再度外部トリガＥＸ−
Ｔが到来しその信号がＨレベルに立ち上がるまでの間保
持される。
【００１４】ところで、ラッチ５１が外部トリガＥＸ−
Ｔの立ち上がりによりラッチ動作が行い、ラッチ５１が
そのＱ１、Ｑ２及びＱＮの各出力に外部トリガＥＸ−Ｔ
の立ち上がった時のカウンタ５０のＱ１、Ｑ２及びＱＮ
の各カウント出力データを保持する場合、遅延ライン発
振器４０の出力であるカウント発振クロックＣＣＫの周
波数に対しラッチ５１の動作が非常に速ければ、暫くの
間はカウンタ５０の出力とラッチ５１の出力とが同一と
なる。
Ｔの立ち上がりによりラッチ動作が行い、ラッチ５１が
そのＱ１、Ｑ２及びＱＮの各出力に外部トリガＥＸ−Ｔ
の立ち上がった時のカウンタ５０のＱ１、Ｑ２及びＱＮ
の各カウント出力データを保持する場合、遅延ライン発
振器４０の出力であるカウント発振クロックＣＣＫの周
波数に対しラッチ５１の動作が非常に速ければ、暫くの
間はカウンタ５０の出力とラッチ５１の出力とが同一と
なる。
【００１５】カウンタ５０の各カウント出力Ｑ１、Ｑ２
及びＱＮは、ラッチ５１の他に一致回路５２の一方の入
力Ａ１、Ａ２及びＡｎ側の各入力にも接続され、他方ラ
ッチ５１の各データ出力Ｑ１、Ｑ２及びＱＮは、一致回
路５２の他方の入力Ｂ１、Ｂ２及びＢｎ側の各入力に接
続されている。一致回路５２は、一方の側の入力Ａ１、
Ａ２及びＡｎと、他の側の入力Ｂ１、Ｂ２及びＢｎの両
側の入力を比較し、両側のデータが一致している間Ｈレ
ベルとなる一致出力ＳＡを出力する。
及びＱＮは、ラッチ５１の他に一致回路５２の一方の入
力Ａ１、Ａ２及びＡｎ側の各入力にも接続され、他方ラ
ッチ５１の各データ出力Ｑ１、Ｑ２及びＱＮは、一致回
路５２の他方の入力Ｂ１、Ｂ２及びＢｎ側の各入力に接
続されている。一致回路５２は、一方の側の入力Ａ１、
Ａ２及びＡｎと、他の側の入力Ｂ１、Ｂ２及びＢｎの両
側の入力を比較し、両側のデータが一致している間Ｈレ
ベルとなる一致出力ＳＡを出力する。
【００１６】前記のように、ラッチ５１の動作が非常に
速く、しかもこの一致回路５２の動作が非常に速けれ
ば、外部トリガＥＸ−Ｔの立ち上がりの際、この一致回
路５２で比較する両側のデータ入力は同一となるため、
一致回路５２は、外部トリガＥＸ−Ｔの立ち上がりの際
一時的にＨレベルとなる一致出力ＳＡを出力することが
ある。
速く、しかもこの一致回路５２の動作が非常に速けれ
ば、外部トリガＥＸ−Ｔの立ち上がりの際、この一致回
路５２で比較する両側のデータ入力は同一となるため、
一致回路５２は、外部トリガＥＸ−Ｔの立ち上がりの際
一時的にＨレベルとなる一致出力ＳＡを出力することが
ある。
【００１７】図４及び図５において、外部トリガ到来
後、すなわち、外部トリガＥＸ−Ｔの立ち上がり後、発
振制御信号ＣＴがＨレベルからＬレベルに変化すると、
今迄カウント動作を行っていたカウンタ５０はクリア状
態となってカウント動作を停止し、しかもカウンタ５０
のＱ１、Ｑ２及びＱＮ出力は全てクリア動作となりＬレ
ベルに設定される。同様に発振制御信号ＣＴがＨレベル
からＬレベルに変化すると、今迄発振していた遅延ライ
ン発振器４０の発振が停止し、その出力であるカウント
発振クロックＣＣＫはＬレベルとなる。一方、ラッチ５
１の各データ出力Ｑ１、Ｑ２及びＱＮは、発振制御信号
ＣＴがＨレベルからＬレベルに変化しても、図５に示す
外部トリガＥＸ−Ｔによってラッチしたときの状態から
変化しない。
後、すなわち、外部トリガＥＸ−Ｔの立ち上がり後、発
振制御信号ＣＴがＨレベルからＬレベルに変化すると、
今迄カウント動作を行っていたカウンタ５０はクリア状
態となってカウント動作を停止し、しかもカウンタ５０
のＱ１、Ｑ２及びＱＮ出力は全てクリア動作となりＬレ
ベルに設定される。同様に発振制御信号ＣＴがＨレベル
からＬレベルに変化すると、今迄発振していた遅延ライ
ン発振器４０の発振が停止し、その出力であるカウント
発振クロックＣＣＫはＬレベルとなる。一方、ラッチ５
１の各データ出力Ｑ１、Ｑ２及びＱＮは、発振制御信号
ＣＴがＨレベルからＬレベルに変化しても、図５に示す
外部トリガＥＸ−Ｔによってラッチしたときの状態から
変化しない。
【００１８】図４及び図５において、発振制御信号ＣＴ
が再びＬレベルからＨレベルに変化すると、前記と同
様、遅延ライン発振器４０が再び発振を開始し、カウン
タ５０もカウント動作を開始する。カウンタ５０がカウ
ント動作を開始して、その後順次カウント数を増して行
き、そのカウント数が前回外部トリガＥＸ−Ｔの立ち上
がりによりラッチ５１がカウンタ５０のカウント出力を
ラッチしたカウント数にまで達すると、一致回路５２
は、その両側の比較入力が同一となり、その時一致回路
５２はＨレベルの一致出力ＳＡをＡＮＤゲート５４の一
方の入力に出力する。ところで、この時、ＯＲゲート５
３の出力であるカウント検出信号Ｚ−ＤＴがＨレベルで
あると仮定すれば、この一致出力ＳＡはＡＮＤゲート５
４を通過して間欠位相一致信号ＰＨとなって出力され
る。
が再びＬレベルからＨレベルに変化すると、前記と同
様、遅延ライン発振器４０が再び発振を開始し、カウン
タ５０もカウント動作を開始する。カウンタ５０がカウ
ント動作を開始して、その後順次カウント数を増して行
き、そのカウント数が前回外部トリガＥＸ−Ｔの立ち上
がりによりラッチ５１がカウンタ５０のカウント出力を
ラッチしたカウント数にまで達すると、一致回路５２
は、その両側の比較入力が同一となり、その時一致回路
５２はＨレベルの一致出力ＳＡをＡＮＤゲート５４の一
方の入力に出力する。ところで、この時、ＯＲゲート５
３の出力であるカウント検出信号Ｚ−ＤＴがＨレベルで
あると仮定すれば、この一致出力ＳＡはＡＮＤゲート５
４を通過して間欠位相一致信号ＰＨとなって出力され
る。
【００１９】ところで、ラッチ５１は、前回外部トリガ
ＥＸ−Ｔの立ち上がりによりラッチを行っているが、図
５の例によれば、ラッチ５１はカウンタ５０が既に何回
かカウント動作を行っていた時に、外部トリガＥＸ−Ｔ
の立ち上がりでラッチ動作を行っている。そのため、ラ
ッチ５１の出力Ｑ１、Ｑ２及びＱＮは、少なくとも１つ
はＨレベルとなっている。また、ラッチ５１の各出力
は、ＯＲゲート５３の各入力に接続されている。そのた
め、図５で示す場合には、ラッチ５１の出力が少なくと
も１つはＨレベルとなっているのでＯＲゲート５３の出
力はＨレベルとなる。従って、図５の例では仮定どお
り、ＯＲゲート５３の出力はＨレベルとなる。従って、
前記の仮定のとおり図５で示した場合には、一致回路５
２から出力されるＨレベルの一致出力ＳＡは、ＡＮＤゲ
ート５４を通過し、間欠位相一致信号ＰＨとなって出力
される。
ＥＸ−Ｔの立ち上がりによりラッチを行っているが、図
５の例によれば、ラッチ５１はカウンタ５０が既に何回
かカウント動作を行っていた時に、外部トリガＥＸ−Ｔ
の立ち上がりでラッチ動作を行っている。そのため、ラ
ッチ５１の出力Ｑ１、Ｑ２及びＱＮは、少なくとも１つ
はＨレベルとなっている。また、ラッチ５１の各出力
は、ＯＲゲート５３の各入力に接続されている。そのた
め、図５で示す場合には、ラッチ５１の出力が少なくと
も１つはＨレベルとなっているのでＯＲゲート５３の出
力はＨレベルとなる。従って、図５の例では仮定どお
り、ＯＲゲート５３の出力はＨレベルとなる。従って、
前記の仮定のとおり図５で示した場合には、一致回路５
２から出力されるＨレベルの一致出力ＳＡは、ＡＮＤゲ
ート５４を通過し、間欠位相一致信号ＰＨとなって出力
される。
【００２０】ＯＲゲート５３の出力であるカウント検出
信号Ｚ−ＤＴは、ラッチ５１の出力Ｑ１、Ｑ２及びＱＮ
の全てを受けているが、このことによりカウント検出信
号Ｚ−ＤＴの出力がＨレベルで有れば、ラッチ５１の出
力全てが同時にＬレベルで無いことが判定できる。つま
りカウント検出信号Ｚ−ＤＴは、ラッチ５１でラッチを
行ったとき、すなわち、外部トリガＥＸ−Ｔが到来し立
ち上がった時に、カウンタ５０がカウント動作を行えた
かどうかが判定できる。
信号Ｚ−ＤＴは、ラッチ５１の出力Ｑ１、Ｑ２及びＱＮ
の全てを受けているが、このことによりカウント検出信
号Ｚ−ＤＴの出力がＨレベルで有れば、ラッチ５１の出
力全てが同時にＬレベルで無いことが判定できる。つま
りカウント検出信号Ｚ−ＤＴは、ラッチ５１でラッチを
行ったとき、すなわち、外部トリガＥＸ−Ｔが到来し立
ち上がった時に、カウンタ５０がカウント動作を行えた
かどうかが判定できる。
【００２１】ところで、カウンタ５０がカウント動作を
行うためには、発振制御信号ＣＴがＨレベルでなければ
ならない。つまりカウント検出信号Ｚ−ＤＴは、その外
部トリガＥＸ−Ｔが立ち上がった時の発振制御信号ＣＴ
がＨレベルであったかどうかを判定できることになる。
しかし、ＯＲゲート５３を使ってカウント検出信号Ｚ−
ＤＴを作成し、その信号によりＡＮＤゲート５４を制御
し、その結果、一致回路５２の一致出力ＳＡをＡＮＤゲ
ート５４で通過させるかどうか制御せずに一致回路５２
の一致出力ＳＡをそのまま間欠位相一致出力ＰＨとして
出力させてしまうと以下のような問題が生ずる。
行うためには、発振制御信号ＣＴがＨレベルでなければ
ならない。つまりカウント検出信号Ｚ−ＤＴは、その外
部トリガＥＸ−Ｔが立ち上がった時の発振制御信号ＣＴ
がＨレベルであったかどうかを判定できることになる。
しかし、ＯＲゲート５３を使ってカウント検出信号Ｚ−
ＤＴを作成し、その信号によりＡＮＤゲート５４を制御
し、その結果、一致回路５２の一致出力ＳＡをＡＮＤゲ
ート５４で通過させるかどうか制御せずに一致回路５２
の一致出力ＳＡをそのまま間欠位相一致出力ＰＨとして
出力させてしまうと以下のような問題が生ずる。
【００２２】例えば、発振制御信号ＣＴがＬレベルであ
ると、今迄の説明から分かるように遅延ライン発振器４
０は発振動作を行わない。また、カウンタ５０はそのク
リア入力がＬレベルのためカウント動作を行わず、しか
もカウンタ５０の全ての出力Ｑ１、Ｑ２及びＱＮはＬレ
ベルとなる。このような時にラッチ５１によるラッチが
行われると、すなわち、発振制御信号ＣＴがＬレベルの
時に外部トリガＥＸ−Ｔの立ち上がりのタイミングでカ
ウンタ５０の各出力をラッチ５１でラッチすると、ラッ
チ５１の全ての出力Ｑ１，Ｑ２及びＱＮは、Ｌレベルに
ラッチされ、次の外部トリガＥＸ−Ｔが立ち上がるまで
この出力状態が保持される。
ると、今迄の説明から分かるように遅延ライン発振器４
０は発振動作を行わない。また、カウンタ５０はそのク
リア入力がＬレベルのためカウント動作を行わず、しか
もカウンタ５０の全ての出力Ｑ１、Ｑ２及びＱＮはＬレ
ベルとなる。このような時にラッチ５１によるラッチが
行われると、すなわち、発振制御信号ＣＴがＬレベルの
時に外部トリガＥＸ−Ｔの立ち上がりのタイミングでカ
ウンタ５０の各出力をラッチ５１でラッチすると、ラッ
チ５１の全ての出力Ｑ１，Ｑ２及びＱＮは、Ｌレベルに
ラッチされ、次の外部トリガＥＸ−Ｔが立ち上がるまで
この出力状態が保持される。
【００２３】こうした状態から図４の回路の動作が開始
されると、今迄の説明でも分かるように発振制御信号Ｃ
ＴがＬレベルの間は、カウンタ５０の各出力もＬレベル
となる。そのため、一致回路５２は、発振制御信号ＣＴ
がＬレベルとなっている間、Ｈレベルの一致出力ＳＡを
出力し続ける。この一致出力ＳＡは、ＡＮＤゲート５４
が無ければそのまま通過して間欠位相一致出力ＰＨとな
る。このような間欠位相一致出力ＰＨは、外部トリガＥ
Ｘ−Ｔの到来した位相位置とは無関係な位相位置の信号
であるため、位相位置信号としては使用できない。以上
の説明から分かるように、図４で示すＯＲゲート５３を
用いて外部トリガＥＸ−Ｔが到来した時の発振制御信号
ＣＴがＨレベルであったかどうかを判定し、判定結果を
用いて不要な信号の通過をＡＮＤゲート５４により阻止
しないと、正常な間欠位相一致出力ＰＨが出力できな
い。
されると、今迄の説明でも分かるように発振制御信号Ｃ
ＴがＬレベルの間は、カウンタ５０の各出力もＬレベル
となる。そのため、一致回路５２は、発振制御信号ＣＴ
がＬレベルとなっている間、Ｈレベルの一致出力ＳＡを
出力し続ける。この一致出力ＳＡは、ＡＮＤゲート５４
が無ければそのまま通過して間欠位相一致出力ＰＨとな
る。このような間欠位相一致出力ＰＨは、外部トリガＥ
Ｘ−Ｔの到来した位相位置とは無関係な位相位置の信号
であるため、位相位置信号としては使用できない。以上
の説明から分かるように、図４で示すＯＲゲート５３を
用いて外部トリガＥＸ−Ｔが到来した時の発振制御信号
ＣＴがＨレベルであったかどうかを判定し、判定結果を
用いて不要な信号の通過をＡＮＤゲート５４により阻止
しないと、正常な間欠位相一致出力ＰＨが出力できな
い。
【００２４】何れにしてもこのようにして図１で示す位
相位置付与回路２１または２２の少なくとも一方の側か
ら、外部トリガＥＸ−Ｔに同期した間欠位相一致信号Ｐ
Ｈ１またはＰＨ２が出力され、結果として所望の位相位
置信号ＰＨ−Ｔが出力される。
相位置付与回路２１または２２の少なくとも一方の側か
ら、外部トリガＥＸ−Ｔに同期した間欠位相一致信号Ｐ
Ｈ１またはＰＨ２が出力され、結果として所望の位相位
置信号ＰＨ−Ｔが出力される。
【００２５】以上の説明で分かるように、図１及び図４
で示す従来の位相位置付与回路では、外部基準クロック
ＥＸ−ＣＫと同一の繰り返し周波数で、２つの異なる位
相を持った発振制御信号ＣＴ１、ＣＴ２の立ち上がりか
らの位相位置を、内蔵する遅延ライン発振器４０とカウ
ンタ５０を用いて計数し、同時に外部基準クロックＥＸ
−ＣＫとは無関係な外部トリガＥＸ−Ｔを受けたとき
に、発振制御信号ＣＴ１またはＣＴ２の少なくともどち
らか一方の立ち上がりからの位相位置を、前記の計数し
ていたカウンタのカウント数をラッチ５１により記憶す
る。また、記憶したカウント数を用いて外部トリガＥＸ
−Ｔを受けたときの発振制御信号ＣＴ１及びＣＴ２がＨ
またはＬのどちらのレベルにあったかを判定し、Ｌレベ
ルであったと判定された発振制御信号を受けた位相位置
付与回路は、その出力が停止され間欠位相一致出力ＰＨ
は停止する。
で示す従来の位相位置付与回路では、外部基準クロック
ＥＸ−ＣＫと同一の繰り返し周波数で、２つの異なる位
相を持った発振制御信号ＣＴ１、ＣＴ２の立ち上がりか
らの位相位置を、内蔵する遅延ライン発振器４０とカウ
ンタ５０を用いて計数し、同時に外部基準クロックＥＸ
−ＣＫとは無関係な外部トリガＥＸ−Ｔを受けたとき
に、発振制御信号ＣＴ１またはＣＴ２の少なくともどち
らか一方の立ち上がりからの位相位置を、前記の計数し
ていたカウンタのカウント数をラッチ５１により記憶す
る。また、記憶したカウント数を用いて外部トリガＥＸ
−Ｔを受けたときの発振制御信号ＣＴ１及びＣＴ２がＨ
またはＬのどちらのレベルにあったかを判定し、Ｌレベ
ルであったと判定された発振制御信号を受けた位相位置
付与回路は、その出力が停止され間欠位相一致出力ＰＨ
は停止する。
【００２６】しかし、発振制御信号ＣＴ１またはＣＴ２
のどちらか一方は必ずＨレベルとなっているため、必ず
どちらか一方の位相位置付与回路は出力可能である。そ
のため、発振制御信号ＣＴ１またはＣＴ２は、その立ち
上がりからの位相位置が前記外部トリガを受けたときの
位相位置に達すると、少なくともどちらか一方の位相位
置付与回路から間欠位相一致信号ＰＨ１またはＰＨ２が
出力され、その結果、所望の位相一致信号ＰＨ−Ｔを得
ていた。
のどちらか一方は必ずＨレベルとなっているため、必ず
どちらか一方の位相位置付与回路は出力可能である。そ
のため、発振制御信号ＣＴ１またはＣＴ２は、その立ち
上がりからの位相位置が前記外部トリガを受けたときの
位相位置に達すると、少なくともどちらか一方の位相位
置付与回路から間欠位相一致信号ＰＨ１またはＰＨ２が
出力され、その結果、所望の位相一致信号ＰＨ−Ｔを得
ていた。
【００２７】なお、図６では遅延ライン発振器４０の詳
細な図面を示し、図７では図６の各部の動作を示してい
る。図８は、図１で示す回路の動作の全体像を示してい
る。図８でＴは外部基準クロックＥＸ−ＣＫの周期を示
しているが、図１の実施形態で示す位相位置付与回路か
ら得られる位相位置信号ＰＨ−Ｔの周期も同様にＴとな
る。しかも外部トリガＥＸ−Ｔは、外部基準クロックＥ
Ｘ−ＣＫがＨレベルとなってから時間幅ＴｘあるいはＴ
ｙで到来しているが、図１の実施形態で示す位相位置付
与回路から得られる位相位置信号ＰＨ−Ｔも同様の位置
で出力されている。
細な図面を示し、図７では図６の各部の動作を示してい
る。図８は、図１で示す回路の動作の全体像を示してい
る。図８でＴは外部基準クロックＥＸ−ＣＫの周期を示
しているが、図１の実施形態で示す位相位置付与回路か
ら得られる位相位置信号ＰＨ−Ｔの周期も同様にＴとな
る。しかも外部トリガＥＸ−Ｔは、外部基準クロックＥ
Ｘ−ＣＫがＨレベルとなってから時間幅ＴｘあるいはＴ
ｙで到来しているが、図１の実施形態で示す位相位置付
与回路から得られる位相位置信号ＰＨ−Ｔも同様の位置
で出力されている。
【００２８】
【発明が解決しようとする課題】図９は従来の技術を示
す図４の実施例によって位相位置付与回路を構成した場
合に、問題が生じた具体例を示したものである。図９で
外部トリガＥＸ−Ｔは、発振制御信号ＣＴがＨレベルの
時に到来し、しかも外部トリガＥＸ−Ｔが到来した時刻
ｔ７０は、発振制御信号ＣＴがＨレベルとなった後で発
振制御信号ＣＴが再びＬレベルとなるまでの中間程度の
安定した位置である。このような時刻ｔ７０において外
部トリガＥＸ−Ｔが到来しているにもかかわらず、図４
の一致回路５２は誤った位相位置で一致出力ＳＡを出力
している。例えば、図９で外部トリガＥＸ−Ｔは、時刻
ｔ７０で到来している。ところが図４の一致回路５２
は、同様の位相位置である時刻ｔ７２で一致出力ＳＡを
出力するだけでなく、誤った位相位置である時刻ｔ７１
においても一致出力ＳＡを出力している。しかもこの時
刻ｔ７１は、所望の位相位置と比べ時間的に早い。
す図４の実施例によって位相位置付与回路を構成した場
合に、問題が生じた具体例を示したものである。図９で
外部トリガＥＸ−Ｔは、発振制御信号ＣＴがＨレベルの
時に到来し、しかも外部トリガＥＸ−Ｔが到来した時刻
ｔ７０は、発振制御信号ＣＴがＨレベルとなった後で発
振制御信号ＣＴが再びＬレベルとなるまでの中間程度の
安定した位置である。このような時刻ｔ７０において外
部トリガＥＸ−Ｔが到来しているにもかかわらず、図４
の一致回路５２は誤った位相位置で一致出力ＳＡを出力
している。例えば、図９で外部トリガＥＸ−Ｔは、時刻
ｔ７０で到来している。ところが図４の一致回路５２
は、同様の位相位置である時刻ｔ７２で一致出力ＳＡを
出力するだけでなく、誤った位相位置である時刻ｔ７１
においても一致出力ＳＡを出力している。しかもこの時
刻ｔ７１は、所望の位相位置と比べ時間的に早い。
【００２９】このような問題が起きる原因は、図４のカ
ウンタ５０の各出力が各々異なった遅延時間を有するこ
とによる。具体的には、図９において外部トリガＥＸ−
Ｔは時刻７０で到来している。もしカウンタ５０の各出
力が各々異なった遅延時間を持たなければ、時刻ｔ７０
の時点で既にカウンタ５０のＱ１出力はＬレベルとなっ
ているため、同様にカウンタ５０のＱ２出力もＬレベル
となっているはずである。カウンタ５０のＱＮ出力も同
様である。しかし、このカウンタ５０の各出力は各々個
別の遅延時間を持ち、しかもこの遅延時間を同一に設定
することは極めて困難である。
ウンタ５０の各出力が各々異なった遅延時間を有するこ
とによる。具体的には、図９において外部トリガＥＸ−
Ｔは時刻７０で到来している。もしカウンタ５０の各出
力が各々異なった遅延時間を持たなければ、時刻ｔ７０
の時点で既にカウンタ５０のＱ１出力はＬレベルとなっ
ているため、同様にカウンタ５０のＱ２出力もＬレベル
となっているはずである。カウンタ５０のＱＮ出力も同
様である。しかし、このカウンタ５０の各出力は各々個
別の遅延時間を持ち、しかもこの遅延時間を同一に設定
することは極めて困難である。
【００３０】更に詳細な説明を行うと、図４の実施例で
使用されているカウンタ５０は、その出力までの所要時
間すなわち、カウンタ５０がそのクロック入力ＣＫに遅
延ライン発振器４０の出力であるカウント発振クロック
ＣＣＫを受けてから、カウンタ５０のＱ１、Ｑ２及びＱ
Ｎ各出力が出力される迄の間には各々固有の遅延時間が
存在する。
使用されているカウンタ５０は、その出力までの所要時
間すなわち、カウンタ５０がそのクロック入力ＣＫに遅
延ライン発振器４０の出力であるカウント発振クロック
ＣＣＫを受けてから、カウンタ５０のＱ１、Ｑ２及びＱ
Ｎ各出力が出力される迄の間には各々固有の遅延時間が
存在する。
【００３１】ところで、一般に多段のカウンタを構成す
る方法として、大きく分けて２つの方法が知られてい
る。１つは非同期式カウンタと呼ばれる方法でカウンタ
を構成したもので、多段のカウンタを構成する各フリッ
プフロップにおいて、初段のフリップフロップのクロッ
ク入力だけがカウントを行う外部のクロック信号を直接
受けてその分周動作を行い、次段のフリップフロップの
クロック入力は初段のフリップフロップの出力を受ける
というもので、それ以下のフリップフロップは同様に順
次前段の出力を受ける接続を行うというものである。他
の１つはいわゆる同期式と呼ばれる方法で、多段のカウ
ンタを構成する各々のフリップフロップは、その全ての
クロック入力にカウントを行う外部のクロック信号を直
接受けて分周動作を行うというものである。
る方法として、大きく分けて２つの方法が知られてい
る。１つは非同期式カウンタと呼ばれる方法でカウンタ
を構成したもので、多段のカウンタを構成する各フリッ
プフロップにおいて、初段のフリップフロップのクロッ
ク入力だけがカウントを行う外部のクロック信号を直接
受けてその分周動作を行い、次段のフリップフロップの
クロック入力は初段のフリップフロップの出力を受ける
というもので、それ以下のフリップフロップは同様に順
次前段の出力を受ける接続を行うというものである。他
の１つはいわゆる同期式と呼ばれる方法で、多段のカウ
ンタを構成する各々のフリップフロップは、その全ての
クロック入力にカウントを行う外部のクロック信号を直
接受けて分周動作を行うというものである。
【００３２】以上２つの方法を比較すると、非同期式カ
ウンタで構成された多段のカウンタによりカウントを行
う方法は、それを同期式カウンタにより行う場合に比べ
回路構成が簡単で、消費電力が少ないというメリットが
ある。しかし、非同期式カウンタで構成された多段のカ
ウンタによりカウントを行う方法は、それを同期式カウ
ンタにより行う場合に比べ、多段での構成とした場合の
カウンタ全体の遅延時間が大きくなり、しかも個々のカ
ウンタ出力間での遅延時間が各々異なるという問題があ
る。
ウンタで構成された多段のカウンタによりカウントを行
う方法は、それを同期式カウンタにより行う場合に比べ
回路構成が簡単で、消費電力が少ないというメリットが
ある。しかし、非同期式カウンタで構成された多段のカ
ウンタによりカウントを行う方法は、それを同期式カウ
ンタにより行う場合に比べ、多段での構成とした場合の
カウンタ全体の遅延時間が大きくなり、しかも個々のカ
ウンタ出力間での遅延時間が各々異なるという問題があ
る。
【００３３】同期式カウンタと呼ばれる方法により多段
のカウンタを構成した場合でも、個々カウンタ出力間で
の遅延時間は、厳密に見れば一般的に若干異なる。それ
は外部のクロックを受けてから個別のカウンタに至る迄
の遅延時間及び個別のカウンタ出力からその接続先に至
るまでの遅延時間の双方を全て完全に一致させることが
物理的に極めて困難であることによる。ここでいうカウ
ンタ全体の遅延時間とは、カウンタがカウントを行う外
部のクロック信号を受けてから、多段のカウンタの最終
段出力が変化するに要する時間のことである。ただし、
言うまでもないが最終段が変化するまでのカウンタが計
数動作を行っている途中の状況はこの時間には含まれな
い。
のカウンタを構成した場合でも、個々カウンタ出力間で
の遅延時間は、厳密に見れば一般的に若干異なる。それ
は外部のクロックを受けてから個別のカウンタに至る迄
の遅延時間及び個別のカウンタ出力からその接続先に至
るまでの遅延時間の双方を全て完全に一致させることが
物理的に極めて困難であることによる。ここでいうカウ
ンタ全体の遅延時間とは、カウンタがカウントを行う外
部のクロック信号を受けてから、多段のカウンタの最終
段出力が変化するに要する時間のことである。ただし、
言うまでもないが最終段が変化するまでのカウンタが計
数動作を行っている途中の状況はこの時間には含まれな
い。
【００３４】図９のｔｄＱＮは、３段で構成された非同
期式カウンタのカウンタ全体の遅延時間を示す例であ
り、図９においては、図４の実施例でのカウンタ５０を
３段で構成されたものとして示している。また、図９
は、図４の実施例でのカウンタ５０を前述の非同期式カ
ウンタにより構成した場合の動作を示している。この場
合、カウンタ５０のＱ１出力の遅延時間は、そのクロッ
ク入力ＣＫにカウント発信クロックＣＣＫを受けてから
ｔｄＱ１となる。同様にカウンタ５０のＱ２出力の遅延
時間は、カウンタ５０のＱ２出力からｔｄＱ２だけ遅延
し、更に図４の実施例には記載されていないが、カウン
タ５０のＱ３出力の遅延時間は、カウンタ５０のＱ２出
力から少なくともｔｄＱ３だけ遅延する。従って、カウ
ンタ５０がそのクロック入力ＣＫにカウント発振クロッ
クＣＣＫを受けてからカウンタ５０のＱ１、Ｑ２及びＱ
Ｎ各出力が出力される迄の遅延時間は、各々異なること
が分かる。
期式カウンタのカウンタ全体の遅延時間を示す例であ
り、図９においては、図４の実施例でのカウンタ５０を
３段で構成されたものとして示している。また、図９
は、図４の実施例でのカウンタ５０を前述の非同期式カ
ウンタにより構成した場合の動作を示している。この場
合、カウンタ５０のＱ１出力の遅延時間は、そのクロッ
ク入力ＣＫにカウント発信クロックＣＣＫを受けてから
ｔｄＱ１となる。同様にカウンタ５０のＱ２出力の遅延
時間は、カウンタ５０のＱ２出力からｔｄＱ２だけ遅延
し、更に図４の実施例には記載されていないが、カウン
タ５０のＱ３出力の遅延時間は、カウンタ５０のＱ２出
力から少なくともｔｄＱ３だけ遅延する。従って、カウ
ンタ５０がそのクロック入力ＣＫにカウント発振クロッ
クＣＣＫを受けてからカウンタ５０のＱ１、Ｑ２及びＱ
Ｎ各出力が出力される迄の遅延時間は、各々異なること
が分かる。
【００３５】カウンタ５０を同期式カウンタで構成した
場合、カウンタ５０のＱ１、Ｑ２及びＱＮ各出力の遅延
時間は、そのクロック入力ＣＫにカウント発信クロック
ＣＣＫを受けてから少なくともｔｄＱ１となる。このよ
うにカウンタ５０を同期式カウンタで構成すると、それ
を非同期式カウンタで構成した場合に比べカウンタ出力
全体としての遅延時間は短くなり、カウンタ５０全体と
しては、その遅延時間はｔｄＱ１程度になると考えられ
る。しかし、これらの各出力の遅延時間、すなわち、カ
ウンタ５０がそのクロック入力ＣＫにカウント発振クロ
ックＣＣＫを受けてからカウンタ５０のＱ１、Ｑ２及び
ＱＮの各出力が出力されるまでの遅延時間は、同期式カ
ウンタによる構成であっても、各々を全て同一にするこ
とは、前述での説明のとおり物理的に見て非常に困難で
ある。
場合、カウンタ５０のＱ１、Ｑ２及びＱＮ各出力の遅延
時間は、そのクロック入力ＣＫにカウント発信クロック
ＣＣＫを受けてから少なくともｔｄＱ１となる。このよ
うにカウンタ５０を同期式カウンタで構成すると、それ
を非同期式カウンタで構成した場合に比べカウンタ出力
全体としての遅延時間は短くなり、カウンタ５０全体と
しては、その遅延時間はｔｄＱ１程度になると考えられ
る。しかし、これらの各出力の遅延時間、すなわち、カ
ウンタ５０がそのクロック入力ＣＫにカウント発振クロ
ックＣＣＫを受けてからカウンタ５０のＱ１、Ｑ２及び
ＱＮの各出力が出力されるまでの遅延時間は、同期式カ
ウンタによる構成であっても、各々を全て同一にするこ
とは、前述での説明のとおり物理的に見て非常に困難で
ある。
【００３６】何れにしても、図４で示す従来の位相位置
付与回路においてカウンタ５０は、その各々の出力に要
する遅延時間を同一とすることが極めて難しいことが分
かる。そのため、図９で示すように従来の技術である図
４の実施例によると発振制御信号ＣＴがＨレベルとなっ
ている期間に外部トリガＥＸ−Ｔが到来した場合でも、
図４の位相位置付与回路は誤った位相位置で、間欠位相
一致信号ＰＨを出力する可能性が非常に高いことが分か
る。
付与回路においてカウンタ５０は、その各々の出力に要
する遅延時間を同一とすることが極めて難しいことが分
かる。そのため、図９で示すように従来の技術である図
４の実施例によると発振制御信号ＣＴがＨレベルとなっ
ている期間に外部トリガＥＸ−Ｔが到来した場合でも、
図４の位相位置付与回路は誤った位相位置で、間欠位相
一致信号ＰＨを出力する可能性が非常に高いことが分か
る。
【００３７】本発明は、前記のような従来技術の問題点
を解決するために提案されたものであって、その目的
は、発振制御信号ＣＴがＨレベルとなっている期間に外
部トリガＥＸ−Ｔが到来した場合に、誤った位相位置で
間欠位相一致信号ＰＨを出力することがない位相位置付
与回路を提供することにある。本発明の他の目的は、前
記のような位相位置付与回路を採用することにより、よ
り安定した動作を可能とした位相位置信号発生回路を提
供することを目的とする。
を解決するために提案されたものであって、その目的
は、発振制御信号ＣＴがＨレベルとなっている期間に外
部トリガＥＸ−Ｔが到来した場合に、誤った位相位置で
間欠位相一致信号ＰＨを出力することがない位相位置付
与回路を提供することにある。本発明の他の目的は、前
記のような位相位置付与回路を採用することにより、よ
り安定した動作を可能とした位相位置信号発生回路を提
供することを目的とする。
【００３８】
【課題を解決するための手段】前記の目的を達成するた
めに、請求項１の発明は、図１０に示すように、発振制
御信号ＣＴを入力して、カウンタにカウント発振クロッ
クＣＣＫを出力する遅延ライン発振器４０と、前記発振
制御信号ＣＴとカウント発振クロックＣＣＫとに基づい
て、発振制御信号ＣＴの立ち上がりからの位相位置を計
数する第１のカウンタ５０と、外部トリガＥＸ−Ｔの立
ち上がりによりラッチ動作を行い前記第１のカウンタ５
０のカウント数を記憶する第１のラッチ５１と、遅延ラ
イン発振器４０が再び発振を開始した場合に、カウンタ
５０のカウント数がラッチしたカウント数にまで達した
ことを検出して、Ｈレベルの第１の一致出力ＳＡＡをＡ
ＮＤゲート５４の一つの入力に出力する第１の一致回路
５２と、第１のラッチ５１からのカウント検出信号Ｚ−
ＤＴＡを作成する第１のＯＲゲート５３と、第１の一致
回路５２からの第１の一致出力ＳＡＡと、前記第１の一
致出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡを入力し、
第１のＯＲゲート５３の出力であるカウント検出信号Ｚ
−ＤＴＡが共にＨレベルである場合に、第１の一致出力
ＳＡＡを第１の間欠位相一致信号ＰＨＡとして出力する
第１のＡＮＤゲート５４とを有する。
めに、請求項１の発明は、図１０に示すように、発振制
御信号ＣＴを入力して、カウンタにカウント発振クロッ
クＣＣＫを出力する遅延ライン発振器４０と、前記発振
制御信号ＣＴとカウント発振クロックＣＣＫとに基づい
て、発振制御信号ＣＴの立ち上がりからの位相位置を計
数する第１のカウンタ５０と、外部トリガＥＸ−Ｔの立
ち上がりによりラッチ動作を行い前記第１のカウンタ５
０のカウント数を記憶する第１のラッチ５１と、遅延ラ
イン発振器４０が再び発振を開始した場合に、カウンタ
５０のカウント数がラッチしたカウント数にまで達した
ことを検出して、Ｈレベルの第１の一致出力ＳＡＡをＡ
ＮＤゲート５４の一つの入力に出力する第１の一致回路
５２と、第１のラッチ５１からのカウント検出信号Ｚ−
ＤＴＡを作成する第１のＯＲゲート５３と、第１の一致
回路５２からの第１の一致出力ＳＡＡと、前記第１の一
致出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡを入力し、
第１のＯＲゲート５３の出力であるカウント検出信号Ｚ
−ＤＴＡが共にＨレベルである場合に、第１の一致出力
ＳＡＡを第１の間欠位相一致信号ＰＨＡとして出力する
第１のＡＮＤゲート５４とを有する。
【００３９】また、前記遅延ライン発振器４０からのカ
ウント発振クロックＣＣＫを遅延させた遅延カウントク
ロックＮＣＣＫを出力する第２の遅延回路と、前記発振
制御信号ＣＴとカウント発振クロックＮＣＣＫとに基づ
いて、前記発振制御信号ＣＴの立ち上がりからの位相位
置を計数する第２のカウンタ５０と、外部トリガＥＸ−
Ｔの立ち上がりによりラッチ動作を行い前記第２のカウ
ンタ５０のカウント数を記憶する第２のラッチ５１と、
遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの第２の一致出力ＳＡ
ＢをＡＮＤゲート５４の一つの入力に出力する第２の一
致回路５２と、第２のラッチ５１からのカウント検出信
号Ｚ−ＤＴＢを作成する第２のＯＲゲート５３と、第２
の一致回路５２からの第２の一致出力ＳＡＢと、第２の
ＯＲゲート５３の出力であるカウント検出信号Ｚ−ＤＴ
Ｂを入力し、前記第２の一致出力ＳＡＢとカウント検出
信号Ｚ−ＤＴＢが共にＨレベルである場合に、第２の一
致出力ＳＡＢを第２の間欠位相一致信号ＰＨＢとして出
力する第２のＡＮＤゲート５４とを有する。そして、前
記第１の間欠位相一致信号ＰＨＡと前記第２の間欠位相
一致信号ＰＨＢとが同時に与えられた場合に、間欠位相
一致信号ＰＨを出力するＡＮＤゲート７２とを備えてい
ることを特徴とする。
ウント発振クロックＣＣＫを遅延させた遅延カウントク
ロックＮＣＣＫを出力する第２の遅延回路と、前記発振
制御信号ＣＴとカウント発振クロックＮＣＣＫとに基づ
いて、前記発振制御信号ＣＴの立ち上がりからの位相位
置を計数する第２のカウンタ５０と、外部トリガＥＸ−
Ｔの立ち上がりによりラッチ動作を行い前記第２のカウ
ンタ５０のカウント数を記憶する第２のラッチ５１と、
遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの第２の一致出力ＳＡ
ＢをＡＮＤゲート５４の一つの入力に出力する第２の一
致回路５２と、第２のラッチ５１からのカウント検出信
号Ｚ−ＤＴＢを作成する第２のＯＲゲート５３と、第２
の一致回路５２からの第２の一致出力ＳＡＢと、第２の
ＯＲゲート５３の出力であるカウント検出信号Ｚ−ＤＴ
Ｂを入力し、前記第２の一致出力ＳＡＢとカウント検出
信号Ｚ−ＤＴＢが共にＨレベルである場合に、第２の一
致出力ＳＡＢを第２の間欠位相一致信号ＰＨＢとして出
力する第２のＡＮＤゲート５４とを有する。そして、前
記第１の間欠位相一致信号ＰＨＡと前記第２の間欠位相
一致信号ＰＨＢとが同時に与えられた場合に、間欠位相
一致信号ＰＨを出力するＡＮＤゲート７２とを備えてい
ることを特徴とする。
【００４０】請求項２の発明は、カウント発振クロック
ＣＣＫを遅延させた遅延カウントクロックＮＣＣＫを出
力する第２の遅延回路として、カウント発振クロックＣ
ＣＫの位相を１８０°遅延させるインバータを使用した
ことを特徴とする。
ＣＣＫを遅延させた遅延カウントクロックＮＣＣＫを出
力する第２の遅延回路として、カウント発振クロックＣ
ＣＫの位相を１８０°遅延させるインバータを使用した
ことを特徴とする。
【００４１】請求項３の発明は、発振制御信号ＣＴを入
力して、カウンタにカウント発振クロックＣＣＫを出力
する遅延ライン発振器４０と、前記発振制御信号ＣＴと
カウント発振クロックＣＣＫとに基づいて、発振制御信
号ＣＴの立ち上がりからの位相位置を計数する第１のカ
ウンタ５０と、外部トリガＥＸ−Ｔの立ち上がりにより
ラッチ動作を行い前記第１のカウンタ５０のカウント数
を記憶する第１のラッチ５１と、遅延ライン発振器４０
が再び発振を開始した場合に、カウンタ５０のカウント
数がラッチしたカウント数にまで達したことを検出し
て、Ｈレベルの第１の一致出力ＳＡＡをＡＮＤゲート５
４の一つの入力に出力する第１の一致回路５２と、第１
のラッチ５１からのカウント検出信号Ｚ−ＤＴＡを作成
する第１のＯＲゲート５３と、第１の一致回路５２から
の第１の一致出力ＳＡＡと、第１のＯＲゲート５３の出
力であるカウント検出信号Ｚ−ＤＴＡを入力し、前記第
１の一致出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡが共
にＨレベルである場合に、第１の一致出力ＳＡＡを第１
の間欠位相一致信号ＰＨＡとして出力する第１のＡＮＤ
ゲート５４とを備えたメイン間欠位相一致信号ＰＨＡの
出力回路を構成する。
力して、カウンタにカウント発振クロックＣＣＫを出力
する遅延ライン発振器４０と、前記発振制御信号ＣＴと
カウント発振クロックＣＣＫとに基づいて、発振制御信
号ＣＴの立ち上がりからの位相位置を計数する第１のカ
ウンタ５０と、外部トリガＥＸ−Ｔの立ち上がりにより
ラッチ動作を行い前記第１のカウンタ５０のカウント数
を記憶する第１のラッチ５１と、遅延ライン発振器４０
が再び発振を開始した場合に、カウンタ５０のカウント
数がラッチしたカウント数にまで達したことを検出し
て、Ｈレベルの第１の一致出力ＳＡＡをＡＮＤゲート５
４の一つの入力に出力する第１の一致回路５２と、第１
のラッチ５１からのカウント検出信号Ｚ−ＤＴＡを作成
する第１のＯＲゲート５３と、第１の一致回路５２から
の第１の一致出力ＳＡＡと、第１のＯＲゲート５３の出
力であるカウント検出信号Ｚ−ＤＴＡを入力し、前記第
１の一致出力ＳＡＡとカウント検出信号Ｚ−ＤＴＡが共
にＨレベルである場合に、第１の一致出力ＳＡＡを第１
の間欠位相一致信号ＰＨＡとして出力する第１のＡＮＤ
ゲート５４とを備えたメイン間欠位相一致信号ＰＨＡの
出力回路を構成する。
【００４２】また、前記遅延ライン発振器４０からのカ
ウント発振クロックＣＣＫを遅延させた遅延カウントク
ロックＮＣＣＫを出力する遅延回路と、前記発振制御信
号ＣＴとカウント発振クロックＮＣＣＫとに基づいて、
前記発振制御信号ＣＴの立ち上がりからの位相位置を計
数するカウンタ５０と、外部トリガＥＸ−Ｔの立ち上が
りによりラッチ動作を行い前記カウンタ５０のカウント
数を記憶するラッチ５１と、遅延ライン発振器４０が再
び発振を開始した場合に、カウンタ５０のカウント数が
ラッチしたカウント数にまで達したことを検出して、Ｈ
レベルの一致出力ＳＡＢをＡＮＤゲート５４の一つの入
力に出力する一致回路５２と、前記ラッチ５１からのカ
ウント検出信号Ｚ−ＤＴＢを作成するＯＲゲート５３
と、前記一致回路５２からの一致出力ＳＡＢと、前記Ｏ
Ｒゲート５３の出力であるカウント検出信号Ｚ−ＤＴＢ
を入力し、前記一致出力ＳＡＢとカウント検出信号Ｚ−
ＤＴＢが共にＨレベルである場合に、一致出力ＳＡＢを
サブの間欠位相一致信号ＰＨＢとして出力するＡＮＤゲ
ート５４とを備えたサブ間欠位相一致信号ＰＨＢの出力
回路を構成する。
ウント発振クロックＣＣＫを遅延させた遅延カウントク
ロックＮＣＣＫを出力する遅延回路と、前記発振制御信
号ＣＴとカウント発振クロックＮＣＣＫとに基づいて、
前記発振制御信号ＣＴの立ち上がりからの位相位置を計
数するカウンタ５０と、外部トリガＥＸ−Ｔの立ち上が
りによりラッチ動作を行い前記カウンタ５０のカウント
数を記憶するラッチ５１と、遅延ライン発振器４０が再
び発振を開始した場合に、カウンタ５０のカウント数が
ラッチしたカウント数にまで達したことを検出して、Ｈ
レベルの一致出力ＳＡＢをＡＮＤゲート５４の一つの入
力に出力する一致回路５２と、前記ラッチ５１からのカ
ウント検出信号Ｚ−ＤＴＢを作成するＯＲゲート５３
と、前記一致回路５２からの一致出力ＳＡＢと、前記Ｏ
Ｒゲート５３の出力であるカウント検出信号Ｚ−ＤＴＢ
を入力し、前記一致出力ＳＡＢとカウント検出信号Ｚ−
ＤＴＢが共にＨレベルである場合に、一致出力ＳＡＢを
サブの間欠位相一致信号ＰＨＢとして出力するＡＮＤゲ
ート５４とを備えたサブ間欠位相一致信号ＰＨＢの出力
回路を構成する。
【００４３】そして、前記サブ間欠位相一致信号ＰＨＢ
の出力回路を前記メイン間欠位相一致信号ＰＨＡの出力
回路に対して並列に複数組接続し、各サブ間欠位相一致
信号ＰＨＢの出力回路に設けた遅延回路として、前記遅
延ライン発振器４０からのカウント発振クロックＣＣＫ
の遅延時間を各サブ間欠位相一致信号ＰＨＢの出力回路
ごとに異ならせて出力して各遅延カウントクロックＮＣ
ＣＫを出力するものとし、前記メインの間欠位相一致信
号ＰＨＡと前記複数のサブの間欠位相一致信号ＰＨＢの
すべてが同時に与えられた場合に、間欠位相一致信号Ｐ
Ｈを出力するＡＮＤゲート７２とを備えていることを特
徴とする。
の出力回路を前記メイン間欠位相一致信号ＰＨＡの出力
回路に対して並列に複数組接続し、各サブ間欠位相一致
信号ＰＨＢの出力回路に設けた遅延回路として、前記遅
延ライン発振器４０からのカウント発振クロックＣＣＫ
の遅延時間を各サブ間欠位相一致信号ＰＨＢの出力回路
ごとに異ならせて出力して各遅延カウントクロックＮＣ
ＣＫを出力するものとし、前記メインの間欠位相一致信
号ＰＨＡと前記複数のサブの間欠位相一致信号ＰＨＢの
すべてが同時に与えられた場合に、間欠位相一致信号Ｐ
Ｈを出力するＡＮＤゲート７２とを備えていることを特
徴とする。
【００４４】請求項４の発明は、図１および図１０に示
すように、繰り返し周波数ｆの外部基準クロック信号Ｅ
Ｘ−ＣＫを受けて、この外部基準クロックから位相が異
なりかつ一方が常にＨレベルとなっている関係にある２
系統の発信制御信号ＣＴ１及びＣＴ２を作成するタイミ
ング発生回路１０と、外部トリガＥＸ−Ｔと、前記２系
統の発信制御信号ＣＴ１またはＣＴ２を入力し、外部ト
リガＥＸ−Ｔが加えられた時の発信制御信号ＣＴ１また
はＣＴ２の位相位置を記憶し、前記発信制御信号ＣＴ１
またはＣＴ２が記憶された位相位置となるたびに間欠位
相一致信号ＰＨ１またはＰＨ２を出力する２系統の位相
位置付与回路と、前記位相位置付与回路２１及び２２か
ら出力される間欠位相一致信号ＰＨ１及びＰＨ２を論理
合成し、位相が外部トリガＥＸ−Ｔと同一である位相一
致信号ＰＨＳを出力するＯＲゲート１１と、前記位相一
致信号ＰＨＳと前記外部トリガＥＸ−Ｔとを入力し、周
波数ｆが外部基準クロックＥＸ−ＣＫと同一で、位相が
外部トリガＥＸ−Ｔの位相位置と一致する位相位置信号
ＰＨ−Ｔを作成し出力するＯＲゲート１２とを備えた位
相位置信号発生回路において、前記位相位置付与回路と
して、前記請求項１、請求項２または請求項３に記載の
構成を採用したことを特徴とする。
すように、繰り返し周波数ｆの外部基準クロック信号Ｅ
Ｘ−ＣＫを受けて、この外部基準クロックから位相が異
なりかつ一方が常にＨレベルとなっている関係にある２
系統の発信制御信号ＣＴ１及びＣＴ２を作成するタイミ
ング発生回路１０と、外部トリガＥＸ−Ｔと、前記２系
統の発信制御信号ＣＴ１またはＣＴ２を入力し、外部ト
リガＥＸ−Ｔが加えられた時の発信制御信号ＣＴ１また
はＣＴ２の位相位置を記憶し、前記発信制御信号ＣＴ１
またはＣＴ２が記憶された位相位置となるたびに間欠位
相一致信号ＰＨ１またはＰＨ２を出力する２系統の位相
位置付与回路と、前記位相位置付与回路２１及び２２か
ら出力される間欠位相一致信号ＰＨ１及びＰＨ２を論理
合成し、位相が外部トリガＥＸ−Ｔと同一である位相一
致信号ＰＨＳを出力するＯＲゲート１１と、前記位相一
致信号ＰＨＳと前記外部トリガＥＸ−Ｔとを入力し、周
波数ｆが外部基準クロックＥＸ−ＣＫと同一で、位相が
外部トリガＥＸ−Ｔの位相位置と一致する位相位置信号
ＰＨ−Ｔを作成し出力するＯＲゲート１２とを備えた位
相位置信号発生回路において、前記位相位置付与回路と
して、前記請求項１、請求項２または請求項３に記載の
構成を採用したことを特徴とする。
【００４５】
【発明の実施の形態】（１）実施形態の構成…図１０ 上記問題を解決するための、新たな位相位置付与回路の
一実施形態を図１０に示す。図１１は、図１０の実施例
の動作を示す図である。この実施形態は、前記問題点を
解決するためのものであって、カウンタ、ラッチ及び一
致回路からなる同様の組み合わせを別に設け、それらを
従来のものと並列に動作させることによりカウンタの遅
延時間による影響を避けるものである。なお、この実施
形態においては、位相位置付与回路部分の構成並びに作
用効果について説明するが、本願の請求項に記載した位
相位置信号発生回路は、図１０で示す位相位置付与回路
を図４で示す従来の位相位置付与回路に置き換えること
により構成される。その場合、位相位置信号発生回路の
他の部分の構成は、出願人が既に提出した他の特許出願
に記載の構成を適宜組み合わせることも可能である。ま
た、本願で説明する実施形態の位相位置付与回路は、前
記位相位置信号発生回路以外の用途にも使用することは
可能である。
一実施形態を図１０に示す。図１１は、図１０の実施例
の動作を示す図である。この実施形態は、前記問題点を
解決するためのものであって、カウンタ、ラッチ及び一
致回路からなる同様の組み合わせを別に設け、それらを
従来のものと並列に動作させることによりカウンタの遅
延時間による影響を避けるものである。なお、この実施
形態においては、位相位置付与回路部分の構成並びに作
用効果について説明するが、本願の請求項に記載した位
相位置信号発生回路は、図１０で示す位相位置付与回路
を図４で示す従来の位相位置付与回路に置き換えること
により構成される。その場合、位相位置信号発生回路の
他の部分の構成は、出願人が既に提出した他の特許出願
に記載の構成を適宜組み合わせることも可能である。ま
た、本願で説明する実施形態の位相位置付与回路は、前
記位相位置信号発生回路以外の用途にも使用することは
可能である。
【００４６】（２）実施形態の作用…図１１ 図１０の実施例を従来の技術を示す図４と比較しても分
かるように、遅延ライン発振器４０を除き、基本的には
図４の構成と同様のものを並列に並べ、その両方の出力
を論理合成したものである。具体的には、図４で示す遅
延ライン発振器４０、カウンタ５０、ラッチ５１、一致
回路５２、ＯＲゲート５３及びＡＮＤゲート５４からな
る従来の位相位置付与回路に加え、遅延ライン発振器４
０を除いて図４で示す従来の位相位置付与回路と同様の
回路構成で、その構成要素がカウンタ５６、ラッチ５
７、一致回路５８、ＯＲゲート５９及びＡＮＤゲート７
１からなる別の回路を加え、この別の回路でカウンタ５
６のクリア入力ＣＬは、図４で示す従来の位相位置付与
回路のカウンタ５０のクリア入力ＣＬと接続し、同様に
ラッチ５７のクロック入力ＣＫは、従来の位相位置付与
回路のラッチ５１のクロック入力ＣＫと接続する。
かるように、遅延ライン発振器４０を除き、基本的には
図４の構成と同様のものを並列に並べ、その両方の出力
を論理合成したものである。具体的には、図４で示す遅
延ライン発振器４０、カウンタ５０、ラッチ５１、一致
回路５２、ＯＲゲート５３及びＡＮＤゲート５４からな
る従来の位相位置付与回路に加え、遅延ライン発振器４
０を除いて図４で示す従来の位相位置付与回路と同様の
回路構成で、その構成要素がカウンタ５６、ラッチ５
７、一致回路５８、ＯＲゲート５９及びＡＮＤゲート７
１からなる別の回路を加え、この別の回路でカウンタ５
６のクリア入力ＣＬは、図４で示す従来の位相位置付与
回路のカウンタ５０のクリア入力ＣＬと接続し、同様に
ラッチ５７のクロック入力ＣＫは、従来の位相位置付与
回路のラッチ５１のクロック入力ＣＫと接続する。
【００４７】更に従来の遅延ライン発振器４０にかえる
動作を行わせるため、図４の遅延ライン発振器４０の出
力からカウント発振クロックＣＣＫを受け、そのカウン
ト発振クロックＣＣＫの位相を１８０度遅延させる働き
をする第２の遅延回路を設ける。この遅延回路は、前記
遅延ライン発振器４０をからの出力をさらに遅延させる
ため第２の遅延回路と呼ぶもので、本実施形態ではイン
バータ７０を使用するが、カウント発振クロックＣＣＫ
を遅延できるのであれば、他の部材や回路を適宜使用で
きる。本実施形態において、前記インバータ７０は、そ
の出力からカウント発振クロックＣＣＫの位相を１８０
度遅延させた遅延カウントクロックＮＣＣＫを出力し、
遅延カウントクロックＮＣＣＫを前記カウンタ５６のク
ロック入力に加える。また、ＡＮＤゲート５４から得ら
れる一方の間欠位相一致信号ＰＨＡとＡＮＤゲート７１
から得られる他方の間欠位相一致信号ＰＨＢを入力し、
両方の間欠位相一致信号が同時に得られた時、その出力
に真の間欠位相一致信号ＰＨを出力するＡＮＤゲート７
２を加えた構成としたものである。
動作を行わせるため、図４の遅延ライン発振器４０の出
力からカウント発振クロックＣＣＫを受け、そのカウン
ト発振クロックＣＣＫの位相を１８０度遅延させる働き
をする第２の遅延回路を設ける。この遅延回路は、前記
遅延ライン発振器４０をからの出力をさらに遅延させる
ため第２の遅延回路と呼ぶもので、本実施形態ではイン
バータ７０を使用するが、カウント発振クロックＣＣＫ
を遅延できるのであれば、他の部材や回路を適宜使用で
きる。本実施形態において、前記インバータ７０は、そ
の出力からカウント発振クロックＣＣＫの位相を１８０
度遅延させた遅延カウントクロックＮＣＣＫを出力し、
遅延カウントクロックＮＣＣＫを前記カウンタ５６のク
ロック入力に加える。また、ＡＮＤゲート５４から得ら
れる一方の間欠位相一致信号ＰＨＡとＡＮＤゲート７１
から得られる他方の間欠位相一致信号ＰＨＢを入力し、
両方の間欠位相一致信号が同時に得られた時、その出力
に真の間欠位相一致信号ＰＨを出力するＡＮＤゲート７
２を加えた構成としたものである。
【００４８】以上の接続を行うことにより、カウンタ５
０及びカウンタ５６は発振制御信号ＣＴによりカウント
動作の開始・停止が同時に設定され、ラッチ５１及びラ
ッチ５７は外部トリガＥＸ−Ｔの到来により同時にラッ
チ動作が行われることになる。ところで、カウンタ５０
とカウンタ５６のクロック入力ＣＫに加えられているク
ロック信号を比較すると前述のようにカウンタ５６に加
えられているクロック信号は、カウンタ５０のクロック
入力ＣＫに加えられているクロック信号よりも１８０
度、つまり半周期位相が遅れている。そのため、カウン
タ５０とカウンタ５６の両出力間では、カウンタ５６の
出力状態がカウンタ５０の出力状態と比べてカウント発
振クロックＣＣＫの半周期分遅れた出力状態となる。ま
た、ラッチ５１及びラッチ５７は、外部トリガＥＸ−Ｔ
の到来によりこれら１８０度の位相差を持ったカウンタ
出力を、同時にラッチする。
０及びカウンタ５６は発振制御信号ＣＴによりカウント
動作の開始・停止が同時に設定され、ラッチ５１及びラ
ッチ５７は外部トリガＥＸ−Ｔの到来により同時にラッ
チ動作が行われることになる。ところで、カウンタ５０
とカウンタ５６のクロック入力ＣＫに加えられているク
ロック信号を比較すると前述のようにカウンタ５６に加
えられているクロック信号は、カウンタ５０のクロック
入力ＣＫに加えられているクロック信号よりも１８０
度、つまり半周期位相が遅れている。そのため、カウン
タ５０とカウンタ５６の両出力間では、カウンタ５６の
出力状態がカウンタ５０の出力状態と比べてカウント発
振クロックＣＣＫの半周期分遅れた出力状態となる。ま
た、ラッチ５１及びラッチ５７は、外部トリガＥＸ−Ｔ
の到来によりこれら１８０度の位相差を持ったカウンタ
出力を、同時にラッチする。
【００４９】この時、カウンタ５０及びカウンタ５６双
方の全体の遅延時間（図９で説明したｔｄＱＮに相当す
る時間）が遅延ライン発振器４０から出力されるカウン
ト発振クロックＣＣＫの半周期に相当する時間未満であ
るものと仮定すると、どのような時に外部トリガＥＸ−
Ｔが到来したとしても、カウンタ５０またはカウンタ５
８の少なくともどちらか一方は、カウントすべきカウン
ト発振クロックＣＣＫまたは遅延カウントクロックＮＣ
ＣＫの到来を待っている状態、すなわち、カウンタ５０
またはカウンタ５６どちらか一方の全ての出力が安定し
た出力状態となっている。
方の全体の遅延時間（図９で説明したｔｄＱＮに相当す
る時間）が遅延ライン発振器４０から出力されるカウン
ト発振クロックＣＣＫの半周期に相当する時間未満であ
るものと仮定すると、どのような時に外部トリガＥＸ−
Ｔが到来したとしても、カウンタ５０またはカウンタ５
８の少なくともどちらか一方は、カウントすべきカウン
ト発振クロックＣＣＫまたは遅延カウントクロックＮＣ
ＣＫの到来を待っている状態、すなわち、カウンタ５０
またはカウンタ５６どちらか一方の全ての出力が安定し
た出力状態となっている。
【００５０】しかし、この時他のカウンタは、カウント
すべきカウント発振クロックＣＣＫまたは遅延カウント
クロックＮＣＣＫを受けた直後で、カウンタ５０または
カウンタ５６出力がまだ変化の途中であり不安定な出力
状態となってことがある。図１１の時刻ｔ７０は、カウ
ンタ５０が、まさにこの不安定な状態において外部トリ
ガＥＸ−Ｔが到来した状態を示している。
すべきカウント発振クロックＣＣＫまたは遅延カウント
クロックＮＣＣＫを受けた直後で、カウンタ５０または
カウンタ５６出力がまだ変化の途中であり不安定な出力
状態となってことがある。図１１の時刻ｔ７０は、カウ
ンタ５０が、まさにこの不安定な状態において外部トリ
ガＥＸ−Ｔが到来した状態を示している。
【００５１】このような状態においてカウンタ５０また
はカウンタ５８の出力をラッチ５１またはラッチ５７で
ラッチすると、本来の位相位置とは異なるカウンタの出
力データをラッチしてしまうことになる。図１１の時刻
ｔ７１の一致出力ＳＡＡは、まさにそのような出力デー
タによって間欠位相一致出力ＰＨＡが出力されたもので
ある。しかし、図１０で示す方法によれば同様の時刻に
おいて他のカウンタの出力は安定した出力状態となって
いる。そのため、この安定したカウンタ出力をラッチし
た側の一致回路からは、外部トリガＥＸ−Ｔが到来した
本来の位相位置で一致出力が出力される。
はカウンタ５８の出力をラッチ５１またはラッチ５７で
ラッチすると、本来の位相位置とは異なるカウンタの出
力データをラッチしてしまうことになる。図１１の時刻
ｔ７１の一致出力ＳＡＡは、まさにそのような出力デー
タによって間欠位相一致出力ＰＨＡが出力されたもので
ある。しかし、図１０で示す方法によれば同様の時刻に
おいて他のカウンタの出力は安定した出力状態となって
いる。そのため、この安定したカウンタ出力をラッチし
た側の一致回路からは、外部トリガＥＸ−Ｔが到来した
本来の位相位置で一致出力が出力される。
【００５２】一方、この時、不安定なカウンタの出力を
ラッチした側の一致回路からも、外部トリガＥＸ−Ｔが
到来した本来の位相位置で一致出力が出力される。ただ
し、カウンタの出力が不安定な時期にラッチを行ったた
め、この時得られる一致出力のパルス幅は、カウンタが
安定している状態においてラッチした結果得られる一致
出力のパルス幅に比べ狭くなる。例えば、図９におい
て、外部トリガＥＸ−Ｔが到来した本来の位相位置であ
る時刻ｔ７２に出力される一致出力ＳＡは、誤った位相
位置である時刻ｔ７１に出力される一致出力ＳＡよりも
パルス幅が狭い。
ラッチした側の一致回路からも、外部トリガＥＸ−Ｔが
到来した本来の位相位置で一致出力が出力される。ただ
し、カウンタの出力が不安定な時期にラッチを行ったた
め、この時得られる一致出力のパルス幅は、カウンタが
安定している状態においてラッチした結果得られる一致
出力のパルス幅に比べ狭くなる。例えば、図９におい
て、外部トリガＥＸ−Ｔが到来した本来の位相位置であ
る時刻ｔ７２に出力される一致出力ＳＡは、誤った位相
位置である時刻ｔ７１に出力される一致出力ＳＡよりも
パルス幅が狭い。
【００５３】何れにしても、これら外部トリガＥＸ−Ｔ
が到来したときのカウンタ出力が安定であった側、及び
カウンタ出力が不安定であった側の両方の側から得られ
た間欠位相一致信号を論理合成すると、外部トリガＥＸ
−Ｔが到来した時と同様の真の間欠位相一致信号が得ら
れることになる。
が到来したときのカウンタ出力が安定であった側、及び
カウンタ出力が不安定であった側の両方の側から得られ
た間欠位相一致信号を論理合成すると、外部トリガＥＸ
−Ｔが到来した時と同様の真の間欠位相一致信号が得ら
れることになる。
【００５４】なお、以上の説明においては、カウンタ５
０及びカウンタ５８双方の全体の遅延時間（図９で説明
したｔｄＱＮに相当する時間）が遅延ライン発振器４０
から出力されるカウント発振クロックＣＣＫの半周期に
相当する時間未満であるものと仮定した。しかし、この
仮定に反しカウンタ５０及びカウンタ５８双方の全体の
遅延時間が遅延ライン発振器４０から出力されるカウン
ト発振クロックＣＣＫの半周期以上となる場合には、外
部トリガＥＸ−Ｔが到来した時にカウンタ５０及びカウ
ンタ５６の双方が、各々カウントすべきカウント発振ク
ロックＣＣＫまたは遅延カウントクロックＮＣＣＫを受
けた直後であり、双方のカウンタ出力がまだ変化の途中
であるため不安定な出力状態となる。その結果、従来と
同様本来の位相位置とは無関係な位置で一致出力が出力
されてしまうことがある。以上のことから図１０の実施
例においては、カウンタ５０及びカウンタ５６双方の全
体の遅延時間（図９で説明したｔｄＱＮに相当する時
間）は、遅延ライン発振器４０から出力されるカウント
発振クロックＣＣＫの半周期に相当する時間未満でなけ
ればならないことが分かる。
０及びカウンタ５８双方の全体の遅延時間（図９で説明
したｔｄＱＮに相当する時間）が遅延ライン発振器４０
から出力されるカウント発振クロックＣＣＫの半周期に
相当する時間未満であるものと仮定した。しかし、この
仮定に反しカウンタ５０及びカウンタ５８双方の全体の
遅延時間が遅延ライン発振器４０から出力されるカウン
ト発振クロックＣＣＫの半周期以上となる場合には、外
部トリガＥＸ−Ｔが到来した時にカウンタ５０及びカウ
ンタ５６の双方が、各々カウントすべきカウント発振ク
ロックＣＣＫまたは遅延カウントクロックＮＣＣＫを受
けた直後であり、双方のカウンタ出力がまだ変化の途中
であるため不安定な出力状態となる。その結果、従来と
同様本来の位相位置とは無関係な位置で一致出力が出力
されてしまうことがある。以上のことから図１０の実施
例においては、カウンタ５０及びカウンタ５６双方の全
体の遅延時間（図９で説明したｔｄＱＮに相当する時
間）は、遅延ライン発振器４０から出力されるカウント
発振クロックＣＣＫの半周期に相当する時間未満でなけ
ればならないことが分かる。
【００５５】図１１は、図１０で示した実施例における
以上の動作を示している。図１１では、外部トリガＥＸ
−Ｔは時刻ｔ７０で到来し、その時カウンタ５０の出力
状態は不安定であるが他方のカウンタ５６は安定した出
力状態となっている。その結果、カウンタ５０の側から
は誤った位相位置である時刻ｔ７１において一致回路５
２から一致出力ＳＡＡが出力されるが、この時カウンタ
５６の側からは一致出力ＳＡＢが出力されない。そのた
め、時刻ｔ７１において一方の側から出力された間欠位
相一致出力ＰＨＡは他の側から間欠位相一致信号ＰＨＢ
が出力されないためＡＮＤゲート７２を通過できない。
以上の動作を示している。図１１では、外部トリガＥＸ
−Ｔは時刻ｔ７０で到来し、その時カウンタ５０の出力
状態は不安定であるが他方のカウンタ５６は安定した出
力状態となっている。その結果、カウンタ５０の側から
は誤った位相位置である時刻ｔ７１において一致回路５
２から一致出力ＳＡＡが出力されるが、この時カウンタ
５６の側からは一致出力ＳＡＢが出力されない。そのた
め、時刻ｔ７１において一方の側から出力された間欠位
相一致出力ＰＨＡは他の側から間欠位相一致信号ＰＨＢ
が出力されないためＡＮＤゲート７２を通過できない。
【００５６】次に、時刻ｔ７２について見ると、この時
刻より少し前よりカウンタ５６側の一致回路５８から予
め一致出力ＳＡＢが出力さている。そして、時刻ｔ７２
においｔカウンタ５０側の一致回路５２から一致出力Ｓ
ＡＡが出力される。その結果、時刻ｔ７２において一方
の側から間欠位相一致出力ＰＨＡが出力され、他の側か
間欠位相一致信号ＰＨＢが出力されるため、これら間欠
位相一致信号はＡＮＤゲート７２通過する。そして、Ａ
ＮＤゲート７２の出力からは所望の位相位置、時刻ｔ７
２で間欠位相一致信号ＰＨが出力される。
刻より少し前よりカウンタ５６側の一致回路５８から予
め一致出力ＳＡＢが出力さている。そして、時刻ｔ７２
においｔカウンタ５０側の一致回路５２から一致出力Ｓ
ＡＡが出力される。その結果、時刻ｔ７２において一方
の側から間欠位相一致出力ＰＨＡが出力され、他の側か
間欠位相一致信号ＰＨＢが出力されるため、これら間欠
位相一致信号はＡＮＤゲート７２通過する。そして、Ａ
ＮＤゲート７２の出力からは所望の位相位置、時刻ｔ７
２で間欠位相一致信号ＰＨが出力される。
【００５７】（３）他の実施形態 本発明は前記の実施形態に限定されるものではなく、第
２の間欠位相一致信号ＰＨＢを出力する回路（サブ間欠
位相一致信号ＰＨＢの出力回路）を複数組も受けて、こ
れらの回路を第１の間欠位相一致信号ＰＨＡを出力する
回路（メイン間欠位相一致信号ＰＨＡの出力回路）に並
列に接続することも可能である。その場合、各サブ間欠
位相一致信号ＰＨＢの出力回路における遅延回路として
は、前記遅延ライン発振器４０からのカウント発振クロ
ックＣＣＫの遅延時間を各サブ間欠位相一致信号ＰＨＢ
の出力回路ごとに異ならせて出力して各遅延カウントク
ロックＮＣＣＫを出力するもの、例えば位相を９０°毎
や４５°毎に遅延させるものを使用する。また、ＡＮＤ
ゲート７２として、前記メインの間欠位相一致信号ＰＨ
Ａと前記複数のサブの間欠位相一致信号ＰＨＢのすべて
が同時に与えられた場合に、間欠位相一致信号ＰＨを出
力するものを使用する。
２の間欠位相一致信号ＰＨＢを出力する回路（サブ間欠
位相一致信号ＰＨＢの出力回路）を複数組も受けて、こ
れらの回路を第１の間欠位相一致信号ＰＨＡを出力する
回路（メイン間欠位相一致信号ＰＨＡの出力回路）に並
列に接続することも可能である。その場合、各サブ間欠
位相一致信号ＰＨＢの出力回路における遅延回路として
は、前記遅延ライン発振器４０からのカウント発振クロ
ックＣＣＫの遅延時間を各サブ間欠位相一致信号ＰＨＢ
の出力回路ごとに異ならせて出力して各遅延カウントク
ロックＮＣＣＫを出力するもの、例えば位相を９０°毎
や４５°毎に遅延させるものを使用する。また、ＡＮＤ
ゲート７２として、前記メインの間欠位相一致信号ＰＨ
Ａと前記複数のサブの間欠位相一致信号ＰＨＢのすべて
が同時に与えられた場合に、間欠位相一致信号ＰＨを出
力するものを使用する。
【００５８】
【発明の効果】以上の通り、本発明によれば、回路全体
の消費電力の低減と動作の安定化、周波数の切替に対す
る対応並びに周波数の変動に対する動作の安定化、およ
び理想的な位相位置信号を取り出すことを可能とした位
相位置付与回路を提供することができる。
の消費電力の低減と動作の安定化、周波数の切替に対す
る対応並びに周波数の変動に対する動作の安定化、およ
び理想的な位相位置信号を取り出すことを可能とした位
相位置付与回路を提供することができる。
【図１】従来の位相位置信号発生回路の一例を示す回路
図。
図。
【図２】図１に示す従来の位相位置信号発生回路の内部
を構成するタイミング発生回路１０の具体例を示す回路
図。
を構成するタイミング発生回路１０の具体例を示す回路
図。
【図３】図２の回路の基本的な動作を示すタイミングチ
ャート。
ャート。
【図４】図１に示す従来の位相位置信号発生回路の内部
を構成する位相位置付与回路を示す回路図。
を構成する位相位置付与回路を示す回路図。
【図５】図４に示す位相位置付与回路の動作を説明する
タイミングチャート。
タイミングチャート。
【図６】図４の回路における遅延ライン発振器４０の詳
細な回路図。
細な回路図。
【図７】図６の回路の各部の動作を示すタイミングチャ
ート。
ート。
【図８】図１で示す回路の動作の全体像を示すタイミン
グチャート。
グチャート。
【図９】図４の示す位相位置付与回路の動作を説明する
タイミングチャート。
タイミングチャート。
【図１０】本発明の第１実施形態における位相位置付与
回路を示す回路図。
回路を示す回路図。
【図１１】図１０に示す位相位置付与回路の動作を説明
するタイミングチャート。
するタイミングチャート。
ＥＸ−ＣＫ…外部基準クロック信号 ＥＸ−Ｔ…外部トリガ ＰＨＳ…位相一致信号 ＰＨ−Ｔ…位相位置信号 ＰＨ…間欠位相一致信号 １０…タイミング発生回路 １１、１２…ゲート ２１、２２…位相位置付与回路 ４０…遅延ライン発振器 ４１ａ…ゲート ４１ｂ…インバータ ５０、５６…カウンタ ５１、５７…ラッチ ５２、５８…一致回路 ５３、５４、５９…ゲート ５５…フリップフロップ ７０…インバータ ７１、７２…ゲート
Claims (4)
- 【請求項１】 発振制御信号ＣＴを入力して、カウンタ
にカウント発振クロックＣＣＫを出力する遅延ライン発
振器４０と、 前記発振制御信号ＣＴとカウント発振クロックＣＣＫと
に基づいて、発振制御信号ＣＴの立ち上がりからの位相
位置を計数する第１のカウンタ５０と、 外部トリガＥＸ−Ｔの立ち上がりによりラッチ動作を行
い前記第１のカウンタ５０のカウント数を記憶する第１
のラッチ５１と、 遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの第１の一致出力ＳＡ
ＡをＡＮＤゲート５４の一つの入力に出力する第１の一
致回路５２と、 第１のラッチ５１からのカウント検出信号Ｚ−ＤＴＡを
作成する第１のＯＲゲート５３と、 第１の一致回路５２からの第１の一致出力ＳＡＡと、第
１のＯＲゲート５３の出力であるカウント検出信号Ｚ−
ＤＴＡを入力し、前記第１の一致出力ＳＡＡとカウント
検出信号Ｚ−ＤＴＡが共にＨレベルである場合に、第１
の一致出力ＳＡＡを第１の間欠位相一致信号ＰＨＡとし
て出力する第１のＡＮＤゲート５４と、 前記遅延ライン発振器４０からのカウント発振クロック
ＣＣＫを遅延させた遅延カウントクロックＮＣＣＫを出
力する第２の遅延回路と、 前記発振制御信号ＣＴとカウント発振クロックＮＣＣＫ
とに基づいて、前記発振制御信号ＣＴの立ち上がりから
の位相位置を計数する第２のカウンタ５０と、 外部トリガＥＸ−Ｔの立ち上がりによりラッチ動作を行
い前記第２のカウンタ５０のカウント数を記憶する第２
のラッチ５１と、 遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの第２の一致出力ＳＡ
ＢをＡＮＤゲート５４の一つの入力に出力する第２の一
致回路５２と、 第２のラッチ５１からのカウント検出信号Ｚ−ＤＴＢを
作成する第２のＯＲゲート５３と、 第２の一致回路５２からの第２の一致出力ＳＡＢと、第
２のＯＲゲート５３の出力であるカウント検出信号Ｚ−
ＤＴＢを入力し、前記第２の一致出力ＳＡＢとカウント
検出信号Ｚ−ＤＴＢが共にＨレベルである場合に、第２
の一致出力ＳＡＢを第２の間欠位相一致信号ＰＨＢとし
て出力する第２のＡＮＤゲート５４と、 前記第１の間欠位相一致信号ＰＨＡと前記第２の間欠位
相一致信号ＰＨＢとが同時に与えられた場合に、間欠位
相一致信号ＰＨを出力するＡＮＤゲート７２とを備えて
いることを特徴とする位相位置付与回路。 - 【請求項２】 カウント発振クロックＣＣＫを遅延させ
た遅延カウントクロックＮＣＣＫを出力する第２の遅延
回路として、カウント発振クロックＣＣＫの位相を１８
０°遅延させるインバータを使用したことを特徴とする
請求項１に記載の位相位置付与回路。 - 【請求項３】 発振制御信号ＣＴを入力して、カウンタ
にカウント発振クロックＣＣＫを出力する遅延ライン発
振器４０と、 前記発振制御信号ＣＴとカウント発振クロックＣＣＫと
に基づいて、発振制御信号ＣＴの立ち上がりからの位相
位置を計数する第１のカウンタ５０と、 外部トリガＥＸ−Ｔの立ち上がりによりラッチ動作を行
い前記第１のカウンタ５０のカウント数を記憶する第１
のラッチ５１と、 遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの第１の一致出力ＳＡ
ＡをＡＮＤゲート５４の一つの入力に出力する第１の一
致回路５２と、 第１のラッチ５１からのカウント検出信号Ｚ−ＤＴＡを
作成する第１のＯＲゲート５３と、 第１の一致回路５２からの第１の一致出力ＳＡＡと、第
１のＯＲゲート５３の出力であるカウント検出信号Ｚ−
ＤＴＡを入力し、前記第１の一致出力ＳＡＡとカウント
検出信号Ｚ−ＤＴＡが共にＨレベルである場合に、第１
の一致出力ＳＡＡを第１の間欠位相一致信号ＰＨＡとし
て出力する第１のＡＮＤゲート５４とを備えたメイン間
欠位相一致信号ＰＨＡの出力回路を構成し、 前記遅延ライン発振器４０からのカウント発振クロック
ＣＣＫを遅延させた遅延カウントクロックＮＣＣＫを出
力する遅延回路と、 前記発振制御信号ＣＴとカウント発振クロックＮＣＣＫ
とに基づいて、前記発振制御信号ＣＴの立ち上がりから
の位相位置を計数するカウンタ５０と、 外部トリガＥＸ−Ｔの立ち上がりによりラッチ動作を行
い前記カウンタ５０のカウント数を記憶するラッチ５１
と、 遅延ライン発振器４０が再び発振を開始した場合に、カ
ウンタ５０のカウント数がラッチしたカウント数にまで
達したことを検出して、Ｈレベルの一致出力ＳＡＢをＡ
ＮＤゲート５４の一つの入力に出力する一致回路５２
と、 前記ラッチ５１からのカウント検出信号Ｚ−ＤＴＢを作
成するＯＲゲート５３と、 前記一致回路５２からの一致出力ＳＡＢと、前記ＯＲゲ
ート５３の出力であるカウント検出信号Ｚ−ＤＴＢを入
力し、前記一致出力ＳＡＢとカウント検出信号Ｚ−ＤＴ
Ｂが共にＨレベルである場合に、一致出力ＳＡＢをサブ
の間欠位相一致信号ＰＨＢとして出力するＡＮＤゲート
５４とを備えたサブ間欠位相一致信号ＰＨＢの出力回路
を構成し、 前記サブ間欠位相一致信号ＰＨＢの出力回路を前記メイ
ン間欠位相一致信号ＰＨＡの出力回路に対して並列に複
数組接続し、 各サブ間欠位相一致信号ＰＨＢの出力回路に設けた遅延
回路として、前記遅延ライン発振器４０からのカウント
発振クロックＣＣＫの遅延時間を各サブ間欠位相一致信
号ＰＨＢの出力回路ごとに異ならせて出力して各遅延カ
ウントクロックＮＣＣＫを出力するものとし、 前記メインの間欠位相一致信号ＰＨＡと前記複数のサブ
の間欠位相一致信号ＰＨＢのすべてが同時に与えられた
場合に、間欠位相一致信号ＰＨを出力するＡＮＤゲート
７２とを備えていることを特徴とする位相位置付与回
路。 - 【請求項４】 繰り返し周波数ｆの外部基準クロック信
号ＥＸ−ＣＫを受けて、この外部基準クロックから位相
が異なりかつ一方が常にＨレベルとなっている関係にあ
る２系統の発信制御信号ＣＴ１及びＣＴ２を作成するタ
イミング発生回路１０と、 外部トリガＥＸ−Ｔと、前記２系統の発信制御信号ＣＴ
１またはＣＴ２を入力し、外部トリガＥＸ−Ｔが加えら
れた時の発信制御信号ＣＴ１またはＣＴ２の位相位置を
記憶し、前記発信制御信号ＣＴ１またはＣＴ２が記憶さ
れた位相位置となるたびに間欠位相一致信号ＰＨ１また
はＰＨ２を出力する２系統の位相位置付与回路と、 前記位相位置付与回路２１及び２２から出力される間欠
位相一致信号ＰＨ１及びＰＨ２を論理合成し、位相が外
部トリガＥＸ−Ｔと同一である位相一致信号ＰＨＳを出
力するＯＲゲート１１と、 前記位相一致信号ＰＨＳと前記外部トリガＥＸ−Ｔとを
入力し、周波数ｆが外部基準クロックＥＸ−ＣＫと同一
で、位相が外部トリガＥＸ−Ｔの位相位置と一致する位
相位置信号ＰＨ−Ｔを作成し出力するＯＲゲート１２と
を備えた位相位置信号発生回路において、 前記位相位置付与回路として、前記請求項１、請求項２
または請求項３に記載の構成を採用したことを特徴とす
る位相位置信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198599A JP2001147735A (ja) | 1999-11-22 | 1999-11-22 | 位相位置付与回路および位相位置信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198599A JP2001147735A (ja) | 1999-11-22 | 1999-11-22 | 位相位置付与回路および位相位置信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001147735A true JP2001147735A (ja) | 2001-05-29 |
Family
ID=18249863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33198599A Pending JP2001147735A (ja) | 1999-11-22 | 1999-11-22 | 位相位置付与回路および位相位置信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001147735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102012717A (zh) * | 2010-11-16 | 2011-04-13 | 青岛海信信芯科技有限公司 | 一种时钟切换方法及时钟切换装置 |
-
1999
- 1999-11-22 JP JP33198599A patent/JP2001147735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102012717A (zh) * | 2010-11-16 | 2011-04-13 | 青岛海信信芯科技有限公司 | 一种时钟切换方法及时钟切换装置 |
| CN102012717B (zh) * | 2010-11-16 | 2012-10-03 | 青岛海信信芯科技有限公司 | 一种时钟切换方法及时钟切换装置 |
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