JP2003051737A - クロック切換回路 - Google Patents
クロック切換回路Info
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Abstract
(57)【要約】
【課題】 クロック切換回路の出力信号のパルス幅を一
定に保ち、クロック信号を任意のタイミングで切り換え
るとともにこのクロック切換信号ＳＥＬの切換タイミン
グとクロック切換回路の出力信号である同期クロック信
号ＰＣＫとを同期させることができる実用的な切換回路
を提供すること。 【解決手段】 入力クロック信号ＣＫ１またはＣＫ２の
立ち上がりと同一のタイミングで、クロック切換信号Ｓ
ＥＬをＨレベルまたはＬレベルに変化させると、立ち上
がりのタイミングが同一であった側の入力クロック信号
ＣＫ１またはＣＫ２に切換えて出力し、しかもデューテ
ィー５０％に対応するタイミング位置で立ち下がり、そ
のＬレベルの時間幅は、入力クロック信号ＣＫＡの１／
２周期以上３／２周期以下となる同期クロック信号ＰＣ
Ｋを作成して出力する。
定に保ち、クロック信号を任意のタイミングで切り換え
るとともにこのクロック切換信号ＳＥＬの切換タイミン
グとクロック切換回路の出力信号である同期クロック信
号ＰＣＫとを同期させることができる実用的な切換回路
を提供すること。 【解決手段】 入力クロック信号ＣＫ１またはＣＫ２の
立ち上がりと同一のタイミングで、クロック切換信号Ｓ
ＥＬをＨレベルまたはＬレベルに変化させると、立ち上
がりのタイミングが同一であった側の入力クロック信号
ＣＫ１またはＣＫ２に切換えて出力し、しかもデューテ
ィー５０％に対応するタイミング位置で立ち下がり、そ
のＬレベルの時間幅は、入力クロック信号ＣＫＡの１／
２周期以上３／２周期以下となる同期クロック信号ＰＣ
Ｋを作成して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号を任
意のタイミングで切り換えることが可能なクロック切換
回路に関するものである。
意のタイミングで切り換えることが可能なクロック切換
回路に関するものである。
【０００２】
【従来の技術】従来のクロック切換回路として、図２４
に示すものがある（特願昭５９−２２１１１４号）。こ
れは、入力される複数の入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐ（ｐは２以上の整数）のうちの１つの
入力クロック信号を外部からの選択指示信号にしたがっ
て選択して出力することを基本としたものであり、その
具体的な動作は次のとおりである。すなわち、例えば図
２４で示されるように、入力クロック信号ＣＫ１，ＣＫ
２と、該入力クロック信号ＣＫ１またはＣＫ２のどちら
を選択するかを決めるためのクロック切換信号ＳＥＬ
１，ＳＥＬ２を受けると、入力クロック信号ＣＫ１また
はＣＫ２のどちらか一方がＦＦ１，ＦＦ２を経てＡＮＤ
ゲート５０１，５０２により選択され、その後ＯＲゲー
ト５０３からクロック切換回路の出力信号である同期ク
ロック信号ＰＣＫとして出力される。
に示すものがある（特願昭５９−２２１１１４号）。こ
れは、入力される複数の入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐ（ｐは２以上の整数）のうちの１つの
入力クロック信号を外部からの選択指示信号にしたがっ
て選択して出力することを基本としたものであり、その
具体的な動作は次のとおりである。すなわち、例えば図
２４で示されるように、入力クロック信号ＣＫ１，ＣＫ
２と、該入力クロック信号ＣＫ１またはＣＫ２のどちら
を選択するかを決めるためのクロック切換信号ＳＥＬ
１，ＳＥＬ２を受けると、入力クロック信号ＣＫ１また
はＣＫ２のどちらか一方がＦＦ１，ＦＦ２を経てＡＮＤ
ゲート５０１，５０２により選択され、その後ＯＲゲー
ト５０３からクロック切換回路の出力信号である同期ク
ロック信号ＰＣＫとして出力される。
【０００３】
【発明が解決しようとする課題】図２５は、図２４のク
ロック切換回路の動作を示すタイミングチャートであ
る。この図２５に示されるように、図２４のクロック切
換回路における入力クロック信号ＣＫ１，ＣＫ２のパル
ス幅は、どちらも「Ａ」であり、該入力クロック信号Ｃ
Ｋ１，ＣＫ２は、双方がともに反転関係にある。また、
切換信号ＳＥＬ１は入力クロック信号ＣＫ１に、クロッ
ク切換信号ＳＥＬ２は入力クロック信号ＣＫ２に、それ
ぞれ対応している。さらに、クロック切換信号ＳＥＬ
１，ＳＥＬ２は、そのどちらか一方がＨレベルとなると
他方はＬレベルとなる関係にあり、それらに対応して入
力クロック信号ＣＫ１またはＣＫ２のどちらか一方が、
ＯＲゲート５０３から同期クロック信号ＰＣＫとして出
力される。
ロック切換回路の動作を示すタイミングチャートであ
る。この図２５に示されるように、図２４のクロック切
換回路における入力クロック信号ＣＫ１，ＣＫ２のパル
ス幅は、どちらも「Ａ」であり、該入力クロック信号Ｃ
Ｋ１，ＣＫ２は、双方がともに反転関係にある。また、
切換信号ＳＥＬ１は入力クロック信号ＣＫ１に、クロッ
ク切換信号ＳＥＬ２は入力クロック信号ＣＫ２に、それ
ぞれ対応している。さらに、クロック切換信号ＳＥＬ
１，ＳＥＬ２は、そのどちらか一方がＨレベルとなると
他方はＬレベルとなる関係にあり、それらに対応して入
力クロック信号ＣＫ１またはＣＫ２のどちらか一方が、
ＯＲゲート５０３から同期クロック信号ＰＣＫとして出
力される。
【０００４】このような図２４のクロック切換回路に
は、以下のような問題があった。すなわち、図２５の時
刻ｔａで示すように入力クロック信号ＣＫ２の立ち上が
り直後のタイミングで、クロック切換信号ＳＥＬ１がＬ
レベル、クロック切換信号ＳＥＬ２がＨレベルにそれぞ
れ変化すると、同期クロック信号ＰＣＫは、その最初の
パルス幅が入力クロック信号ＣＫ１，ＣＫ２のパルス幅
である「Ａ」とは大きく異なる「Ｂ」となり、クロック
切換信号の切換タイミングによっては、同期クロック信
号ＰＣＫのパルス幅が不安定になるという問題があっ
た。
は、以下のような問題があった。すなわち、図２５の時
刻ｔａで示すように入力クロック信号ＣＫ２の立ち上が
り直後のタイミングで、クロック切換信号ＳＥＬ１がＬ
レベル、クロック切換信号ＳＥＬ２がＨレベルにそれぞ
れ変化すると、同期クロック信号ＰＣＫは、その最初の
パルス幅が入力クロック信号ＣＫ１，ＣＫ２のパルス幅
である「Ａ」とは大きく異なる「Ｂ」となり、クロック
切換信号の切換タイミングによっては、同期クロック信
号ＰＣＫのパルス幅が不安定になるという問題があっ
た。
【０００５】また、このクロック切換信号ＳＥＬ２をＨ
レベル（つまり、クロック切換信号ＳＥＬ１をＬレベ
ル）に変化させるタイミングを、図２５の時刻ｔａから
時刻ｔｂの位置まで変化させても、同期クロック信号Ｐ
ＣＫの出力位置は変化しない。つまり、クロック切換信
号ＳＥＬ１またはＳＥＬ２の切換タイミングと、同期ク
ロック信号ＰＣＫとは、同期関係にないという問題があ
った。
レベル（つまり、クロック切換信号ＳＥＬ１をＬレベ
ル）に変化させるタイミングを、図２５の時刻ｔａから
時刻ｔｂの位置まで変化させても、同期クロック信号Ｐ
ＣＫの出力位置は変化しない。つまり、クロック切換信
号ＳＥＬ１またはＳＥＬ２の切換タイミングと、同期ク
ロック信号ＰＣＫとは、同期関係にないという問題があ
った。
【０００６】さらに、図２６は、図２４のクロック切換
回路において、さらに多数の異なる位相の入力クロック
信号ＣＫ１，ＣＫ２，・・，ＣＫｐ（ｐは２以上の整
数）の中から一つの入力クロック信号だけを外部からの
クロック切換信号によって選択する場合におけるクロッ
ク切換回路の入出力の状態を示したものである。このよ
うな場合、選択すべき入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐに応じて、非常に多数のクロック切換
信号ＳＥＬ１，ＳＥＬ２，・・，ＳＥＬｐ（ｐは２以上
の整数）を設ける必要があり、しかもそれらに応じて多
数のフリップフロップＦＦ１，ＦＦ２，・・，ＦＦｐ
（ｐは２以上の整数）も必要となる。そして、このよう
なフリップフロップの必要性に応じて多数のＡＮＤゲー
ト、インバータ等も必要となる。よって、回路規模が大
きくなってコストが高くなるとともに、消費電力が増大
する等の問題があった。
回路において、さらに多数の異なる位相の入力クロック
信号ＣＫ１，ＣＫ２，・・，ＣＫｐ（ｐは２以上の整
数）の中から一つの入力クロック信号だけを外部からの
クロック切換信号によって選択する場合におけるクロッ
ク切換回路の入出力の状態を示したものである。このよ
うな場合、選択すべき入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐに応じて、非常に多数のクロック切換
信号ＳＥＬ１，ＳＥＬ２，・・，ＳＥＬｐ（ｐは２以上
の整数）を設ける必要があり、しかもそれらに応じて多
数のフリップフロップＦＦ１，ＦＦ２，・・，ＦＦｐ
（ｐは２以上の整数）も必要となる。そして、このよう
なフリップフロップの必要性に応じて多数のＡＮＤゲー
ト、インバータ等も必要となる。よって、回路規模が大
きくなってコストが高くなるとともに、消費電力が増大
する等の問題があった。
【０００７】本発明は、前述した問題を解決すべく想起
されたものであり、従来のように多数の異なる入力クロ
ック信号ＣＫ１，ＣＫ２，・・，ＣＫｐの中から一つを
選択するのではなく、入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐの中のどれか一つの信号に基づいて内
部で新たなクロック信号を作成することにより、クロッ
ク切換回路の出力信号のパルス幅を一定に保つことが可
能なクロック切換回路を提供することを目的としてい
る。
されたものであり、従来のように多数の異なる入力クロ
ック信号ＣＫ１，ＣＫ２，・・，ＣＫｐの中から一つを
選択するのではなく、入力クロック信号ＣＫ１，ＣＫ
２，・・，ＣＫｐの中のどれか一つの信号に基づいて内
部で新たなクロック信号を作成することにより、クロッ
ク切換回路の出力信号のパルス幅を一定に保つことが可
能なクロック切換回路を提供することを目的としてい
る。
【０００８】また、本発明は、従来のように多数のクロ
ック切換信号ＳＥＬ１，ＳＥＬ２，・・，ＳＥＬｐを用
いることなく、ただ一つのクロック切換信号ＳＥＬの切
換タイミングに応じて同期クロック信号ＰＣＫを作成す
ることにより、上記クロック切換信号ＳＥＬ１，ＳＥＬ
２，・・，ＳＥＬｐに関連したフリップフロップ、ＡＮ
Ｄゲート、インバータ等を削減し、これによって消費電
力を抑えるとともにコストを低減することが可能なクロ
ック切換回路を提供することも目的としている。
ック切換信号ＳＥＬ１，ＳＥＬ２，・・，ＳＥＬｐを用
いることなく、ただ一つのクロック切換信号ＳＥＬの切
換タイミングに応じて同期クロック信号ＰＣＫを作成す
ることにより、上記クロック切換信号ＳＥＬ１，ＳＥＬ
２，・・，ＳＥＬｐに関連したフリップフロップ、ＡＮ
Ｄゲート、インバータ等を削減し、これによって消費電
力を抑えるとともにコストを低減することが可能なクロ
ック切換回路を提供することも目的としている。
【０００９】さらに、本発明は、クロック切換信号ＳＥ
Ｌの切換タイミングに応じて同期クロック信号ＰＣＫを
作成することによって、クロック切換信号ＳＥＬの切換
タイミングとクロック切換回路の出力信号である同期ク
ロック信号ＰＣＫとを同期させることが可能なクロック
切換回路を提供することも目的としている。
Ｌの切換タイミングに応じて同期クロック信号ＰＣＫを
作成することによって、クロック切換信号ＳＥＬの切換
タイミングとクロック切換回路の出力信号である同期ク
ロック信号ＰＣＫとを同期させることが可能なクロック
切換回路を提供することも目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の本発明のクロック切換回路において
は、選択トリガ信号を受けたときを除き、該選択トリガ
信号を受けたときに応じた入力クロック信号の位相位置
で内部トリガ信号を作成して出力する位相トリガ作成回
路と、該位相トリガ作成回路からの内部トリガ信号を受
け、同期クロック信号の立ち上げ動作を行い、一致回路
からの一致信号を受け同期クロック信号の立ち下げ動作
を行う幅作成回路と、入力クロック信号を受け、その周
期に応じたタイミング信号を作成して出力するタイミン
グ発生回路と、該タイミング発生回路からのタイミング
信号を受け、入力クロック信号の周期に応じた時間幅を
測定し、その時間幅測定結果に応じた論理データを出力
する時間幅測定回路と、該時間幅測定回路からの論理デ
ータを受け、その論理データに対してタイミング発生回
路の設定に応じた演算を行い、入力クロック信号の半周
期分に相当する演算結果を出力する演算回路と、幅作成
回路からの同期クロック信号を受け、その信号の立ち上
がりからの継続時間に応じたカウント値を出力する実測
回路と、演算回路からの演算結果と、実測回路からのカ
ウント値を受け、双方が一致したときに一致信号を出力
する一致回路とを備えることを特徴とするクロック切換
回路である。
め、請求項１記載の本発明のクロック切換回路において
は、選択トリガ信号を受けたときを除き、該選択トリガ
信号を受けたときに応じた入力クロック信号の位相位置
で内部トリガ信号を作成して出力する位相トリガ作成回
路と、該位相トリガ作成回路からの内部トリガ信号を受
け、同期クロック信号の立ち上げ動作を行い、一致回路
からの一致信号を受け同期クロック信号の立ち下げ動作
を行う幅作成回路と、入力クロック信号を受け、その周
期に応じたタイミング信号を作成して出力するタイミン
グ発生回路と、該タイミング発生回路からのタイミング
信号を受け、入力クロック信号の周期に応じた時間幅を
測定し、その時間幅測定結果に応じた論理データを出力
する時間幅測定回路と、該時間幅測定回路からの論理デ
ータを受け、その論理データに対してタイミング発生回
路の設定に応じた演算を行い、入力クロック信号の半周
期分に相当する演算結果を出力する演算回路と、幅作成
回路からの同期クロック信号を受け、その信号の立ち上
がりからの継続時間に応じたカウント値を出力する実測
回路と、演算回路からの演算結果と、実測回路からのカ
ウント値を受け、双方が一致したときに一致信号を出力
する一致回路とを備えることを特徴とするクロック切換
回路である。
【００１１】なお、出力のデューティー値の精度を高め
且つ製造コストを低減させるためには、実用上はこうし
た構成が好ましい。
且つ製造コストを低減させるためには、実用上はこうし
た構成が好ましい。
【００１２】また、請求項２記載の本発明のクロック切
換回路は、上記演算回路は上記時間幅測定回路からの論
理データを受け、その論理データに対して上記タイミン
グ発生回路、上記時間幅測定回路、上記実測回路の設定
に応じた演算を行い、その演算結果を出力することを特
徴とするクロック切換回路である。
換回路は、上記演算回路は上記時間幅測定回路からの論
理データを受け、その論理データに対して上記タイミン
グ発生回路、上記時間幅測定回路、上記実測回路の設定
に応じた演算を行い、その演算結果を出力することを特
徴とするクロック切換回路である。
【００１３】
【発明の実施の形態】図２７は、本発明によるクロック
切換回路３０１の入出力を示すブロック図である。この
図２７において、入力クロック信号ＣＫ１，ＣＫ２は、
切換えるべき入力クロック信号であり、その繰り返し周
波数は一定（周期Ｔ）であるがデューティーは変動する
ことがある入力クロック信号である。また、クロック切
換信号ＳＥＬは、この入力クロック信号ＣＫ１，ＣＫ２
を切換える場合に、入力クロック信号ＣＫ１またはＣＫ
２の切換るべき側の立ち上がりと同一のタイミングでＨ
レベルまたはＬレベルに変化する信号である。さらに、
遅延回路（ＤＬ）３００は、入力クロック信号ＣＫ２
（入力クロック信号ＣＫ１でも良い）を受けて、その信
号を一定時間ｔ２遅延させ、入力クロック信号ＣＫＡを
作成して出力するように設けられている。よって、入力
クロック信号ＣＫＡは、入力クロック信号ＣＫ１，ＣＫ
２とは一定の位相関係にあるものの、それらと同一の繰
り返し周波数（周期Ｔ）であるがデューティーは変動す
ることがある入力クロック信号となる。したがって、本
発明によるクロック切換回路３０１は、このような入力
クロック信号ＣＫＡとクロック切換信号ＳＥＬを受け
て、同期クロック信号ＰＣＫを作成して出力することが
可能なように設けられている。
切換回路３０１の入出力を示すブロック図である。この
図２７において、入力クロック信号ＣＫ１，ＣＫ２は、
切換えるべき入力クロック信号であり、その繰り返し周
波数は一定（周期Ｔ）であるがデューティーは変動する
ことがある入力クロック信号である。また、クロック切
換信号ＳＥＬは、この入力クロック信号ＣＫ１，ＣＫ２
を切換える場合に、入力クロック信号ＣＫ１またはＣＫ
２の切換るべき側の立ち上がりと同一のタイミングでＨ
レベルまたはＬレベルに変化する信号である。さらに、
遅延回路（ＤＬ）３００は、入力クロック信号ＣＫ２
（入力クロック信号ＣＫ１でも良い）を受けて、その信
号を一定時間ｔ２遅延させ、入力クロック信号ＣＫＡを
作成して出力するように設けられている。よって、入力
クロック信号ＣＫＡは、入力クロック信号ＣＫ１，ＣＫ
２とは一定の位相関係にあるものの、それらと同一の繰
り返し周波数（周期Ｔ）であるがデューティーは変動す
ることがある入力クロック信号となる。したがって、本
発明によるクロック切換回路３０１は、このような入力
クロック信号ＣＫＡとクロック切換信号ＳＥＬを受け
て、同期クロック信号ＰＣＫを作成して出力することが
可能なように設けられている。
【００１４】上記のような本発明は、図２４に示す従来
のクロック切換回路と次の点で相違する。すなわち、本
発明のクロック切換回路３０１によると、切換えるべき
入力クロック信号ＣＫ１，ＣＫ２を、クロック切換回路
３０１に直接加える必要がなく、これらに代えて入力ク
ロック信号ＣＫＡを加えるだけで良い。また、従来は複
数加える必要があったクロック切換信号ＳＥＬ１，ＳＥ
Ｌ２についても、クロック切換信号ＳＥＬを加えるだけ
で良い。
のクロック切換回路と次の点で相違する。すなわち、本
発明のクロック切換回路３０１によると、切換えるべき
入力クロック信号ＣＫ１，ＣＫ２を、クロック切換回路
３０１に直接加える必要がなく、これらに代えて入力ク
ロック信号ＣＫＡを加えるだけで良い。また、従来は複
数加える必要があったクロック切換信号ＳＥＬ１，ＳＥ
Ｌ２についても、クロック切換信号ＳＥＬを加えるだけ
で良い。
【００１５】以下、このような図２７に示す本発明のク
ロック切換回路３０１を適用した複数の実施形態につい
て、図１〜図２０を参照して下記の目次に従って詳細に
説明する。
ロック切換回路３０１を適用した複数の実施形態につい
て、図１〜図２０を参照して下記の目次に従って詳細に
説明する。
【００１６】［Ａ．第１の実施形態］
［Ａ１．第１の実施形態の構成］
［１．エッジ検出回路１（回路：図１，図３、動作：図
２，図４参照）］ ［２．位相トリガ作成回路２（回路：図１，図５、動
作：図２参照）］ ［２−１．タイミング発生回路２１（回路：図５、動
作：図６参照）］ ［２−２．位相位置付与回路２０Ａ及び２０Ｂ］ ［２−２ａ．位相位置付与回路２０Ａ及び２０Ｂの概要
（回路：図５、動作：図６参照）］ ［２−２ｂ．位相位置付与回路２０Ａ及び２０Ｂの構成
（回路：図７参照）］ ［２−２ｂ−１．遅延ライン発振器４０（回路：図７，
図１２，図１５，図１６参照）］ ［２−２ｂ−２．カウンタ７０（回路：図７参照）］ ［２−２ｂ−３．ラッチ７１（回路：図７参照）］ ［２−２ｂ−４．一致回路７２（回路：図７参照）］ ［２−２ｂ−５．ＯＲゲート７３（回路：図７参照）］ ［２−２ｂ−６．トリガ消去回路７４（回路：図７、動
作：図８，９参照）］ ［２−２ｂ−７．ＡＮＤゲート７５（回路：図７参
照）］ ［２−２ｃ．位相位置付与回路２０Ａ及び２０Ｂの動作
（回路：図７、動作：図８，図９参照）］ ［２−２ｄ．位相位置付与回路２０Ａ及び２０Ｂの動作
のまとめ］ ［２−３．ＯＲゲート２２（回路：図５、動作：図６参
照）］ ［２−４．位相トリガ作成回路２のまとめ］ ［３．タイミング発生回路３（回路：図１，図１０参
照）］ ［３−１．カウンタ３０（回路：図１０、動作：図２，
図１１参照）］ ［３−２．パルス幅拡幅回路３１（回路：図１０、動
作：図２，図１１参照）］ ［４．時間幅測定回路４］ ［４ａ．時間幅測定回路４の構成（回路：図１，図１０
参照）］ ［４ａ−１ａ．遅延ライン発振器４１の概要（回路：図
１０，図１２、動作：図２参照）］ ［４ａ−１ｂ．遅延ライン発振器４１の動作説明（回
路：図１２、動作：図１３参照）］ ［４ａ−１ｃ．遅延ライン発振器４０の動作のまとめ］ ［４ａ−２．カウンタ４２（回路：図１０、動作：図２
参照）］ ［４ａ−３．ラッチ４３（回路：図１０、動作：図２参
照）］ ［４ｂ．時間幅測定回路４の具体的な動作（回路：図１
０、動作：図２参照）］ ［５．演算回路５（回路：図１，図１０参照）］ ［５ａ．演算回路５の他との関係（回路：図１，図１
０、動作：図２参照）］ ［６．実測回路６（回路：図１参照）］ ［６−１．遅延ライン発振器６１（回路：図１、動作：
図２参照）］ ［６−２．カウンタ６２（回路：図１、動作：図２参
照）］ ［７．一致回路７（回路：図１、動作：図２参照）］ ［８．幅作成回路８（回路：図１、動作：図２参照）］ ［８−１．幅作成回路８の具体的な動作―新たなＳＴＧ
（回路：図１、動作：図２参照）］ ［８−２．幅作成回路８の具体的な動作―その後のＳＴ
Ｇ（回路：図１、動作：図２参照）］
２，図４参照）］ ［２．位相トリガ作成回路２（回路：図１，図５、動
作：図２参照）］ ［２−１．タイミング発生回路２１（回路：図５、動
作：図６参照）］ ［２−２．位相位置付与回路２０Ａ及び２０Ｂ］ ［２−２ａ．位相位置付与回路２０Ａ及び２０Ｂの概要
（回路：図５、動作：図６参照）］ ［２−２ｂ．位相位置付与回路２０Ａ及び２０Ｂの構成
（回路：図７参照）］ ［２−２ｂ−１．遅延ライン発振器４０（回路：図７，
図１２，図１５，図１６参照）］ ［２−２ｂ−２．カウンタ７０（回路：図７参照）］ ［２−２ｂ−３．ラッチ７１（回路：図７参照）］ ［２−２ｂ−４．一致回路７２（回路：図７参照）］ ［２−２ｂ−５．ＯＲゲート７３（回路：図７参照）］ ［２−２ｂ−６．トリガ消去回路７４（回路：図７、動
作：図８，９参照）］ ［２−２ｂ−７．ＡＮＤゲート７５（回路：図７参
照）］ ［２−２ｃ．位相位置付与回路２０Ａ及び２０Ｂの動作
（回路：図７、動作：図８，図９参照）］ ［２−２ｄ．位相位置付与回路２０Ａ及び２０Ｂの動作
のまとめ］ ［２−３．ＯＲゲート２２（回路：図５、動作：図６参
照）］ ［２−４．位相トリガ作成回路２のまとめ］ ［３．タイミング発生回路３（回路：図１，図１０参
照）］ ［３−１．カウンタ３０（回路：図１０、動作：図２，
図１１参照）］ ［３−２．パルス幅拡幅回路３１（回路：図１０、動
作：図２，図１１参照）］ ［４．時間幅測定回路４］ ［４ａ．時間幅測定回路４の構成（回路：図１，図１０
参照）］ ［４ａ−１ａ．遅延ライン発振器４１の概要（回路：図
１０，図１２、動作：図２参照）］ ［４ａ−１ｂ．遅延ライン発振器４１の動作説明（回
路：図１２、動作：図１３参照）］ ［４ａ−１ｃ．遅延ライン発振器４０の動作のまとめ］ ［４ａ−２．カウンタ４２（回路：図１０、動作：図２
参照）］ ［４ａ−３．ラッチ４３（回路：図１０、動作：図２参
照）］ ［４ｂ．時間幅測定回路４の具体的な動作（回路：図１
０、動作：図２参照）］ ［５．演算回路５（回路：図１，図１０参照）］ ［５ａ．演算回路５の他との関係（回路：図１，図１
０、動作：図２参照）］ ［６．実測回路６（回路：図１参照）］ ［６−１．遅延ライン発振器６１（回路：図１、動作：
図２参照）］ ［６−２．カウンタ６２（回路：図１、動作：図２参
照）］ ［７．一致回路７（回路：図１、動作：図２参照）］ ［８．幅作成回路８（回路：図１、動作：図２参照）］ ［８−１．幅作成回路８の具体的な動作―新たなＳＴＧ
（回路：図１、動作：図２参照）］ ［８−２．幅作成回路８の具体的な動作―その後のＳＴ
Ｇ（回路：図１、動作：図２参照）］
【００１７】［Ａ２．第１の実施形態の作用・効果］
［Ａ２ａ．図１のクロック切換回路３０１のまとめ（回
路：図１、動作：図２参照）］ ［Ａ２ｂ．図１のクロ
ック切換回路３０１の特徴的な動作（回路：図１，図２
６，図２７、動作：図２，図１４参照）］ ［Ｂ．第１の実施形態の変形例］ ［Ｃ．第２の実施形態］ ［Ｃ１．第２の実施形態の構成］ ［Ｃ２．第２の実施形態の作用・効果］ ［Ｄ．第２の実施形態の変形例］ ［Ｅ．第３の実施形態］ ［Ｅ１．第３の実施形態の構成］ ［１．エッジ検出回路１（回路：図１，図３、動作：図
２０参照）］ ［２．位相トリガ作成回路２（回路：図１，図５、動
作：図２０参照）］ ［３．タイミング発生回路３（回路：図１，図１０、動
作：図２０参照）］ ［４．時間幅測定回路４（回路：図１，図１０、動作：
図２０参照）］ ［５．演算回路５（回路：図１，図１０参照）］ ［６．実測回路６（回路：図１、動作：図２０参照）］ ［７．一致回路７（回路：図１、動作：図２０参照）］ ［８．幅作成回路８（回路：図１、動作：図２０参
照）］ ［８−１．幅作成回路８の具体的な動作―新たなＳＴＧ
（回路：図１、動作：図２０参照）］ ［８−２．幅作成回路８の具体的な動作―その後のＳＴ
Ｇ（回路：図１、動作：図２０参照）］ ［Ｅ２．第３の実施形態の作用・効果］ ［Ｅ２ａ．図１のクロック切換回路３０１のまとめ（回
路：図１、動作：図２０参照）］ ［Ｅ２ｂ．図１のクロック切換回路３０１の特徴的な動
作（回路：図１，図２７、動作：図２０，図２１参
照）］ ［Ｆ．第４の実施形態］ ［Ｆ１．第４の実施形態の構成］ ［１．エッジ検出回路１（回路：図２２、動作：図２，
図２０参照）］ ［２．初期パルス作成回路（回路：図２２、動作：図２
３参照）］ ［２−１．ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９１（回路：
図２２、動作：図２，図２０及び図２３参照）］ ［２−２．インバータ９２（回路：図２２参照）］ ［２−３．ＣＬ−Ｄ−ＦＦ９３（回路：図２２、動作：
図２，図２０及び図２３参照）］ ［２−４．立ち上がりエッジ検出回路９４］ ［３．ＯＲゲート１ｂ（回路：図２２、動作：図２３，
図２及び図２０参照）］ ［Ｆ２．第４の実施形態の作用・効果］ ［Ｆ２ａ．図２２のクロック切換回路３０１のまとめ
（回路：図２２、動作：図２３参照）］
路：図１、動作：図２参照）］ ［Ａ２ｂ．図１のクロ
ック切換回路３０１の特徴的な動作（回路：図１，図２
６，図２７、動作：図２，図１４参照）］ ［Ｂ．第１の実施形態の変形例］ ［Ｃ．第２の実施形態］ ［Ｃ１．第２の実施形態の構成］ ［Ｃ２．第２の実施形態の作用・効果］ ［Ｄ．第２の実施形態の変形例］ ［Ｅ．第３の実施形態］ ［Ｅ１．第３の実施形態の構成］ ［１．エッジ検出回路１（回路：図１，図３、動作：図
２０参照）］ ［２．位相トリガ作成回路２（回路：図１，図５、動
作：図２０参照）］ ［３．タイミング発生回路３（回路：図１，図１０、動
作：図２０参照）］ ［４．時間幅測定回路４（回路：図１，図１０、動作：
図２０参照）］ ［５．演算回路５（回路：図１，図１０参照）］ ［６．実測回路６（回路：図１、動作：図２０参照）］ ［７．一致回路７（回路：図１、動作：図２０参照）］ ［８．幅作成回路８（回路：図１、動作：図２０参
照）］ ［８−１．幅作成回路８の具体的な動作―新たなＳＴＧ
（回路：図１、動作：図２０参照）］ ［８−２．幅作成回路８の具体的な動作―その後のＳＴ
Ｇ（回路：図１、動作：図２０参照）］ ［Ｅ２．第３の実施形態の作用・効果］ ［Ｅ２ａ．図１のクロック切換回路３０１のまとめ（回
路：図１、動作：図２０参照）］ ［Ｅ２ｂ．図１のクロック切換回路３０１の特徴的な動
作（回路：図１，図２７、動作：図２０，図２１参
照）］ ［Ｆ．第４の実施形態］ ［Ｆ１．第４の実施形態の構成］ ［１．エッジ検出回路１（回路：図２２、動作：図２，
図２０参照）］ ［２．初期パルス作成回路（回路：図２２、動作：図２
３参照）］ ［２−１．ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９１（回路：
図２２、動作：図２，図２０及び図２３参照）］ ［２−２．インバータ９２（回路：図２２参照）］ ［２−３．ＣＬ−Ｄ−ＦＦ９３（回路：図２２、動作：
図２，図２０及び図２３参照）］ ［２−４．立ち上がりエッジ検出回路９４］ ［３．ＯＲゲート１ｂ（回路：図２２、動作：図２３，
図２及び図２０参照）］ ［Ｆ２．第４の実施形態の作用・効果］ ［Ｆ２ａ．図２２のクロック切換回路３０１のまとめ
（回路：図２２、動作：図２３参照）］
【００１８】［Ａ．第１の実施形態］
［Ａ１．第１の実施形態の構成］図１は、本実施形態に
係るクロック切換回路３０１のブロック回路図であり、
請求項１項記載の本発明に対応する。また、図２は、図
１の動作の概要を示すタイミングチャートであり、図
中、入力クロック信号ＣＫ１，ＣＫ２は、切換えるべき
入力クロック信号であり、繰り返し周波数は一定（周期
Ｔ）であるがデューティーは変動することがある入力ク
ロック信号である。
係るクロック切換回路３０１のブロック回路図であり、
請求項１項記載の本発明に対応する。また、図２は、図
１の動作の概要を示すタイミングチャートであり、図
中、入力クロック信号ＣＫ１，ＣＫ２は、切換えるべき
入力クロック信号であり、繰り返し周波数は一定（周期
Ｔ）であるがデューティーは変動することがある入力ク
ロック信号である。
【００１９】図１に示すように、本実施形態に係るクロ
ック切換回路３０１は、エッジ検出回路１，位相トリガ
作成回路２，タイミング発生回路３，時間幅測定回路
４，演算回路５，実測回路６，一致回路７，幅作成回路
８から構成されている。なお、詳細は後述するが、時間
幅測定回路４に内蔵される発振器の出力と、実測回路６
の遅延ライン発振器（ＤＬ−ＯＳＣ）６１の発振出力Ｏ
ＳＫ６１とは、同一周波数に設定されている。
ック切換回路３０１は、エッジ検出回路１，位相トリガ
作成回路２，タイミング発生回路３，時間幅測定回路
４，演算回路５，実測回路６，一致回路７，幅作成回路
８から構成されている。なお、詳細は後述するが、時間
幅測定回路４に内蔵される発振器の出力と、実測回路６
の遅延ライン発振器（ＤＬ−ＯＳＣ）６１の発振出力Ｏ
ＳＫ６１とは、同一周波数に設定されている。
【００２０】また、クロック切換回路３０１は、図２の
各時刻に従って次のような動作をなすものと仮定する。
すなわち、時刻ｔａ０で電源を印加すると、時刻ｔ２０
で入力クロック信号ＣＫ１の立ち上がりとともにクロッ
ク切換信号ＳＥＬがＬレベルからＨレベルに変化する。
その後、まず同期クロック信号ＰＣＫを入力クロック信
号ＣＫ１からＣＫ２に切換えるため、時刻ｔ３０で入力
クロック信号ＣＫ２の立ち上がりとともにクロック切換
信号ＳＥＬをＨレベルからＬレベルに変化をさせる。そ
して、次に同期クロック信号ＰＣＫを入力クロック信号
ＣＫ２からＣＫ１に切換えるため、時刻ｔ４０で入力ク
ロック信号ＣＫ１の立ち上がりとともにクロック切換信
号ＳＥＬをＬレベルからＨレベルに変化させる。
各時刻に従って次のような動作をなすものと仮定する。
すなわち、時刻ｔａ０で電源を印加すると、時刻ｔ２０
で入力クロック信号ＣＫ１の立ち上がりとともにクロッ
ク切換信号ＳＥＬがＬレベルからＨレベルに変化する。
その後、まず同期クロック信号ＰＣＫを入力クロック信
号ＣＫ１からＣＫ２に切換えるため、時刻ｔ３０で入力
クロック信号ＣＫ２の立ち上がりとともにクロック切換
信号ＳＥＬをＨレベルからＬレベルに変化をさせる。そ
して、次に同期クロック信号ＰＣＫを入力クロック信号
ＣＫ２からＣＫ１に切換えるため、時刻ｔ４０で入力ク
ロック信号ＣＫ１の立ち上がりとともにクロック切換信
号ＳＥＬをＬレベルからＨレベルに変化させる。
【００２１】なお、図２７で既に説明したように、これ
らの入力クロック信号ＣＫ１，ＣＫ２は、図１に示す本
発明のクロック切換回路３０１には加えられない。つま
り、図２の入力クロック信号ＣＫ１，ＣＫ２は、これら
と入力クロック信号ＣＫＡ等との関係を示すために記載
したものである。
らの入力クロック信号ＣＫ１，ＣＫ２は、図１に示す本
発明のクロック切換回路３０１には加えられない。つま
り、図２の入力クロック信号ＣＫ１，ＣＫ２は、これら
と入力クロック信号ＣＫＡ等との関係を示すために記載
したものである。
【００２２】以下、このような本発明のクロック切換回
路３０１における各回路１〜８の構成について［１］〜
［８］の順にしたがって説明する。
路３０１における各回路１〜８の構成について［１］〜
［８］の順にしたがって説明する。
【００２３】［１．エッジ検出回路１（回路：図１，図
３、動作：図２，図４参照）］エッジ検出回路１は、ク
ロック切換信号ＳＥＬを受け、該クロック切換信号ＳＥ
ＬがＨレベルまたはＬレベルに変化するとき（例えば、
図２の時刻ｔ２０，ｔ３０及びｔ４０、図４の時刻ｔ２
０，ｔ３０，ｔ４０及びｔ５０）に、選択トリガ信号Ｓ
ＴＧを作成して出力するように設けられている。図３
は、このような図１のエッジ検出回路１の一実施例を示
す回路図であり、図４は、この図３のエッジ検出回路１
の動作を示すタイミングチャートである。
３、動作：図２，図４参照）］エッジ検出回路１は、ク
ロック切換信号ＳＥＬを受け、該クロック切換信号ＳＥ
ＬがＨレベルまたはＬレベルに変化するとき（例えば、
図２の時刻ｔ２０，ｔ３０及びｔ４０、図４の時刻ｔ２
０，ｔ３０，ｔ４０及びｔ５０）に、選択トリガ信号Ｓ
ＴＧを作成して出力するように設けられている。図３
は、このような図１のエッジ検出回路１の一実施例を示
す回路図であり、図４は、この図３のエッジ検出回路１
の動作を示すタイミングチャートである。
【００２４】図３に示すように、エッジ検出回路１に
は、インバータ１１１及び１１５，遅延回路１１２，Ａ
ＮＤゲート１１３，ＯＲゲート１１４及び１１６が備え
られており、各々の構成は以下のように設けられてい
る。
は、インバータ１１１及び１１５，遅延回路１１２，Ａ
ＮＤゲート１１３，ＯＲゲート１１４及び１１６が備え
られており、各々の構成は以下のように設けられてい
る。
【００２５】すなわち、インバータ１１１は、クロック
切換信号ＳＥＬを受けて、その信号を反転させた反転切
換信号ＮＳＬを作成して出力する。遅延回路１１２は、
反転切換信号ＮＳＬを受けると、その信号を一定時間ｔ
ｄ遅延させ、遅延切換信号ＤＳＬを作成して出力する。
ＡＮＤゲート１１３は、クロック切換信号ＳＥＬと遅延
切換信号ＤＳＬを受け、クロック切換信号ＳＥＬがＬレ
ベルからＨレベルに変化するとき（例えば、図４の時刻
ｔ２０，ｔ４０）に、一定時間ｔｄだけＨレベルとなる
Ｈレベル検出信号ＨＴＧを作成して出力する。ＯＲゲー
ト１１４は、遅延切換信号ＤＳＬと反転切換信号ＮＳＬ
を受け、クロック切換信号ＳＥＬがＨレベルからＬレベ
ルに変化するとき（例えば、図４の時刻ｔ３０，ｔ５
０）に、一定時間ｔｄだけＬレベルとなる反転Ｌレベル
検出信号ＬＴＮを作成して出力する。インバータ１１５
は、反転Ｌレベル検出信号ＬＴＮを受けて、その信号を
反転させたＬレベル検出信号ＬＴＧを作成して出力す
る。ＯＲゲート１１６は、Ｈレベル検出信号ＨＴＧとＬ
レベル検出信号ＬＴＧを受け、クロック切換信号ＳＥＬ
がＨレベルからＬレベルに変化するとき及びＬレベルか
らＨレベルに変化するときに、一定時間ｔｄだけＨレベ
ルとなる選択トリガ信号ＳＴＧを作成して出力する。
切換信号ＳＥＬを受けて、その信号を反転させた反転切
換信号ＮＳＬを作成して出力する。遅延回路１１２は、
反転切換信号ＮＳＬを受けると、その信号を一定時間ｔ
ｄ遅延させ、遅延切換信号ＤＳＬを作成して出力する。
ＡＮＤゲート１１３は、クロック切換信号ＳＥＬと遅延
切換信号ＤＳＬを受け、クロック切換信号ＳＥＬがＬレ
ベルからＨレベルに変化するとき（例えば、図４の時刻
ｔ２０，ｔ４０）に、一定時間ｔｄだけＨレベルとなる
Ｈレベル検出信号ＨＴＧを作成して出力する。ＯＲゲー
ト１１４は、遅延切換信号ＤＳＬと反転切換信号ＮＳＬ
を受け、クロック切換信号ＳＥＬがＨレベルからＬレベ
ルに変化するとき（例えば、図４の時刻ｔ３０，ｔ５
０）に、一定時間ｔｄだけＬレベルとなる反転Ｌレベル
検出信号ＬＴＮを作成して出力する。インバータ１１５
は、反転Ｌレベル検出信号ＬＴＮを受けて、その信号を
反転させたＬレベル検出信号ＬＴＧを作成して出力す
る。ＯＲゲート１１６は、Ｈレベル検出信号ＨＴＧとＬ
レベル検出信号ＬＴＧを受け、クロック切換信号ＳＥＬ
がＨレベルからＬレベルに変化するとき及びＬレベルか
らＨレベルに変化するときに、一定時間ｔｄだけＨレベ
ルとなる選択トリガ信号ＳＴＧを作成して出力する。
【００２６】［２．位相トリガ作成回路２（回路：図
１，図５、動作：図２参照）］位相トリガ作成回路２
は、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡを
受けて、選択トリガ信号ＳＴＧを受けたとき（例えば、
図２の時刻ｔ２０，ｔ３０及びｔ４０）は除き、該選択
トリガ信号ＳＴＧを受けたときに応じた入力クロック信
号ＣＫＡの位相位置（例えば、図２の時刻ｔ２０，ｔ３
０及びｔ４０を除いた、各ｚ１及びｚ２の位置）で内部
トリガ信号ＰＨＴを作成して出力するように設けられて
いる。
１，図５、動作：図２参照）］位相トリガ作成回路２
は、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡを
受けて、選択トリガ信号ＳＴＧを受けたとき（例えば、
図２の時刻ｔ２０，ｔ３０及びｔ４０）は除き、該選択
トリガ信号ＳＴＧを受けたときに応じた入力クロック信
号ＣＫＡの位相位置（例えば、図２の時刻ｔ２０，ｔ３
０及びｔ４０を除いた、各ｚ１及びｚ２の位置）で内部
トリガ信号ＰＨＴを作成して出力するように設けられて
いる。
【００２７】図５は、このような位相トリガ作成回路２
の一実施例を示すブロック回路図であり、図６は、図５
の位相トリガ作成回路２の動作をより詳細に示すタイミ
ングチャートである。 図５に示すように、位相トリガ
作成回路２には、タイミング発生回路２１，位相位置付
与回路２０Ａ及び２０Ｂ，ＯＲゲート２２が備えられて
おり、各々の構成は以下の［２−１］〜［２−３］のと
おりに設けられている。
の一実施例を示すブロック回路図であり、図６は、図５
の位相トリガ作成回路２の動作をより詳細に示すタイミ
ングチャートである。 図５に示すように、位相トリガ
作成回路２には、タイミング発生回路２１，位相位置付
与回路２０Ａ及び２０Ｂ，ＯＲゲート２２が備えられて
おり、各々の構成は以下の［２−１］〜［２−３］のと
おりに設けられている。
【００２８】［２−１．タイミング発生回路２１（回
路：図５、動作：図６参照）］タイミング発生回路２１
は、入力クロック信号ＣＫＡを受けると、どちらか一方
が常にＨレベルとなる発振制御信号ＣＴ１及びＣＴ２を
作成して出力するように設けられている。このようなタ
イミング発生回路２１には、図５に示すように、遅延回
路１０１，ＯＲゲート１０２，ＮＡＮＤゲート１０３が
備えられており、各々の構成は以下のとおりである。
路：図５、動作：図６参照）］タイミング発生回路２１
は、入力クロック信号ＣＫＡを受けると、どちらか一方
が常にＨレベルとなる発振制御信号ＣＴ１及びＣＴ２を
作成して出力するように設けられている。このようなタ
イミング発生回路２１には、図５に示すように、遅延回
路１０１，ＯＲゲート１０２，ＮＡＮＤゲート１０３が
備えられており、各々の構成は以下のとおりである。
【００２９】すなわち、遅延回路１０１は、入力クロッ
ク信号ＣＫＡを受けると、その信号を一定時間ｔｄ１遅
延させ、遅延クロック信号ＣＫＤを作成して出力する。
ＯＲゲート１０２は、遅延クロック信号ＣＫＤと入力ク
ロック信号ＣＫＡを受けると、入力クロック信号ＣＫＡ
のＨレベルの幅を一定時間ｔｄ１だけ広げ、発振制御信
号ＣＴ１を作成して出力する。ＮＡＮＤゲート１０３
は、遅延クロック信号ＣＫＤと入力クロック信号ＣＫＡ
を受けると、入力クロック信号ＣＫＡを反転させた信号
のＨレベルの幅を一定時間ｔｄ１だけ広め、発振制御信
号ＣＴ２を作成して出力する。
ク信号ＣＫＡを受けると、その信号を一定時間ｔｄ１遅
延させ、遅延クロック信号ＣＫＤを作成して出力する。
ＯＲゲート１０２は、遅延クロック信号ＣＫＤと入力ク
ロック信号ＣＫＡを受けると、入力クロック信号ＣＫＡ
のＨレベルの幅を一定時間ｔｄ１だけ広げ、発振制御信
号ＣＴ１を作成して出力する。ＮＡＮＤゲート１０３
は、遅延クロック信号ＣＫＤと入力クロック信号ＣＫＡ
を受けると、入力クロック信号ＣＫＡを反転させた信号
のＨレベルの幅を一定時間ｔｄ１だけ広め、発振制御信
号ＣＴ２を作成して出力する。
【００３０】［２−２.位相位置付与回路２０Ａ及び２
０Ｂ］［２−２ａ．位相位置付与回路２０Ａ及び２０Ｂ
の概要（回路：図５、動作：図６参照）］位相位置付与
回路２０Ａは、発振制御信号ＣＴ１と選択トリガ信号Ｓ
ＴＧを受け、選択トリガ信号ＳＴＧを受けたとき（例え
ば、図６の時刻ｔ２０）にＨレベルとなっている発振制
御信号ＣＴ１の位相位置を記憶し、選択トリガ信号ＳＴ
Ｇを受けたとき（例えば、図６の時刻ｔ２０）を除い
た、上記記憶に応じた発振制御信号ＣＴ１の位相位置で
内部トリガ信号ＰＨ１を作成して出力するように設けら
れている。なお、図６の各々のｘ１は、この発振制御信
号ＣＴ１のＨレベルの位相位置を示したものである。
０Ｂ］［２−２ａ．位相位置付与回路２０Ａ及び２０Ｂ
の概要（回路：図５、動作：図６参照）］位相位置付与
回路２０Ａは、発振制御信号ＣＴ１と選択トリガ信号Ｓ
ＴＧを受け、選択トリガ信号ＳＴＧを受けたとき（例え
ば、図６の時刻ｔ２０）にＨレベルとなっている発振制
御信号ＣＴ１の位相位置を記憶し、選択トリガ信号ＳＴ
Ｇを受けたとき（例えば、図６の時刻ｔ２０）を除い
た、上記記憶に応じた発振制御信号ＣＴ１の位相位置で
内部トリガ信号ＰＨ１を作成して出力するように設けら
れている。なお、図６の各々のｘ１は、この発振制御信
号ＣＴ１のＨレベルの位相位置を示したものである。
【００３１】これに対して位相位置付与回路２０Ｂは、
発振制御信号ＣＴ２と選択トリガ信号ＳＴＧを受け、選
択トリガ信号ＳＴＧを受けたとき（例えば、図６の時刻
ｔ３０）にＨレベルとなっている発振制御信号ＣＴ２の
位相位置を記憶し、選択トリガ信号ＳＴＧを受けたとき
（例えば、図６の時刻ｔ３０）を除いた、上記記憶に応
じた発振制御信号ＣＴ２の位相位置で内部トリガ信号Ｐ
Ｈ２を作成して出力するように設けられている。また、
図６の各々のｙ１は、この発振制御信号ＣＴ２のＨレベ
ルの位相位置を示したものである。
発振制御信号ＣＴ２と選択トリガ信号ＳＴＧを受け、選
択トリガ信号ＳＴＧを受けたとき（例えば、図６の時刻
ｔ３０）にＨレベルとなっている発振制御信号ＣＴ２の
位相位置を記憶し、選択トリガ信号ＳＴＧを受けたとき
（例えば、図６の時刻ｔ３０）を除いた、上記記憶に応
じた発振制御信号ＣＴ２の位相位置で内部トリガ信号Ｐ
Ｈ２を作成して出力するように設けられている。また、
図６の各々のｙ１は、この発振制御信号ＣＴ２のＨレベ
ルの位相位置を示したものである。
【００３２】［２−２ｂ．位相位置付与回路２０Ａ及び
２０Ｂの構成（回路：図７参照）］図７は、このような
位相トリガ作成回路２の位相位置付与回路２０Ａ及び２
０Ｂの一実施例を示した回路図である。なお、図７は、
その入出力の信号名が位相位置付与回路２０Ａに対応し
たものとなっているので、位相位置付与回路２０Ｂでは
発振制御信号ＣＴ１を発振制御信号ＣＴ２に置き換え、
同じく内部トリガ信号ＰＨ１をＰＨ２に置き換えるもの
とする。また、このような図７の構成は、以下に述べる
第２の実施形態である図１７及び図１９で示す位相トリ
ガ作成回路２の各位相位置付与回路の一例としても良
い。その際には、各位相位置付与回路における発振制御
信号及び内部トリガ信号の対応関係は上述と同様のとお
りとする。
２０Ｂの構成（回路：図７参照）］図７は、このような
位相トリガ作成回路２の位相位置付与回路２０Ａ及び２
０Ｂの一実施例を示した回路図である。なお、図７は、
その入出力の信号名が位相位置付与回路２０Ａに対応し
たものとなっているので、位相位置付与回路２０Ｂでは
発振制御信号ＣＴ１を発振制御信号ＣＴ２に置き換え、
同じく内部トリガ信号ＰＨ１をＰＨ２に置き換えるもの
とする。また、このような図７の構成は、以下に述べる
第２の実施形態である図１７及び図１９で示す位相トリ
ガ作成回路２の各位相位置付与回路の一例としても良
い。その際には、各位相位置付与回路における発振制御
信号及び内部トリガ信号の対応関係は上述と同様のとお
りとする。
【００３３】以上のような図７の位相位置付与回路２０
Ａを下記に説明する。位相位置付与回路２０Ａには、遅
延ライン発振器（ＤＬ−ＯＳＣ）４０，カウンタ７０，
ラッチ７１，一致回路７２，ＯＲゲート７３，トリガ消
去回路７４，ＡＮＤゲート７５が備えられており、各々
の構成は下記の［２−２ｂ−１］〜［２−２ｂ−７］の
とおり設けられている。
Ａを下記に説明する。位相位置付与回路２０Ａには、遅
延ライン発振器（ＤＬ−ＯＳＣ）４０，カウンタ７０，
ラッチ７１，一致回路７２，ＯＲゲート７３，トリガ消
去回路７４，ＡＮＤゲート７５が備えられており、各々
の構成は下記の［２−２ｂ−１］〜［２−２ｂ−７］の
とおり設けられている。
【００３４】［２−２ｂ−１．遅延ライン発振器４０
（回路：図７，図１２，図１５，図１６参照）］ 遅延
ライン発振器４０は、位相トリガ作成回路２のタイミン
グ発生回路２１から発振制御信号ＣＴ１を受けて、該発
振制御信号ＣＴ１がＨレベルの間、発振を行い、発振出
力ＣＣＫを作成して出力するように設けられている。こ
の図７の遅延ライン発振器４０の構成及び動作は、図１
２の遅延ライン発振器４１と同一であるため、その説明
は省略する。なお、該図７の遅延ライン発振器４０は、
図１２の遅延ライン発振器４１の構成と必ずしも同一で
ある必要はない。したがって、該図７の遅延ライン発振
器４０は、図１５または図１６で示す構成としても良
い。ただし、相互で信号名が異なるため、この図１５ま
たは図１６で示す構成とする場合には、周期計測信号２
ＣＫＷは発振制御信号ＣＴ１に、発振出力ＯＳＫ４１は
発振出力ＣＣＫにそれぞれ置き換えるものとする。
（回路：図７，図１２，図１５，図１６参照）］ 遅延
ライン発振器４０は、位相トリガ作成回路２のタイミン
グ発生回路２１から発振制御信号ＣＴ１を受けて、該発
振制御信号ＣＴ１がＨレベルの間、発振を行い、発振出
力ＣＣＫを作成して出力するように設けられている。こ
の図７の遅延ライン発振器４０の構成及び動作は、図１
２の遅延ライン発振器４１と同一であるため、その説明
は省略する。なお、該図７の遅延ライン発振器４０は、
図１２の遅延ライン発振器４１の構成と必ずしも同一で
ある必要はない。したがって、該図７の遅延ライン発振
器４０は、図１５または図１６で示す構成としても良
い。ただし、相互で信号名が異なるため、この図１５ま
たは図１６で示す構成とする場合には、周期計測信号２
ＣＫＷは発振制御信号ＣＴ１に、発振出力ＯＳＫ４１は
発振出力ＣＣＫにそれぞれ置き換えるものとする。
【００３５】［２−２ｂ−２．カウンタ７０（回路：図
７参照）］カウンタ７０は、クリアー入力ＣＬにＨレベ
ルの発振制御信号ＣＴ１を受けてカウント可能な状態と
なり、クロック入力ＣＫに遅延ライン発振器４０から発
振出力ＣＣＫを受けてそのカウント動作を行い、カウン
ト出力Ｑ１〜Ｑｎを作成して出力するように設けられて
いる。
７参照）］カウンタ７０は、クリアー入力ＣＬにＨレベ
ルの発振制御信号ＣＴ１を受けてカウント可能な状態と
なり、クロック入力ＣＫに遅延ライン発振器４０から発
振出力ＣＣＫを受けてそのカウント動作を行い、カウン
ト出力Ｑ１〜Ｑｎを作成して出力するように設けられて
いる。
【００３６】［２−２ｂ−３．ラッチ７１（回路：図７
参照）］ラッチ７１は、データ入力Ｄ１〜Ｄｎにカウン
タ７０からカウント出力Ｑ１〜Ｑｎを受け、クロック入
力ＣＫに選択トリガ信号ＳＴＧを受け、選択トリガ信号
ＳＴＧを受けたときのデータ入力Ｄ１〜Ｄｎの値を保持
して、ラッチ出力Ｑ１〜Ｑｎを作成して出力するように
設けられている。
参照）］ラッチ７１は、データ入力Ｄ１〜Ｄｎにカウン
タ７０からカウント出力Ｑ１〜Ｑｎを受け、クロック入
力ＣＫに選択トリガ信号ＳＴＧを受け、選択トリガ信号
ＳＴＧを受けたときのデータ入力Ｄ１〜Ｄｎの値を保持
して、ラッチ出力Ｑ１〜Ｑｎを作成して出力するように
設けられている。
【００３７】［２−２ｂ−４．一致回路７２（回路：図
７参照）］一致回路７２は、一方の側のデータ入力Ａ１
〜Ａｎにカウンタ７０からカウント出力Ｑ１〜Ｑｎを受
け、他方の側のデータ入力Ｂ１〜Ｂｎにラッチ７１から
ラッチ出力Ｑ１〜Ｑｎを受け、両側のデータ入力が一致
したときに一致出力ＳＡを作成して出力するように設け
られている。
７参照）］一致回路７２は、一方の側のデータ入力Ａ１
〜Ａｎにカウンタ７０からカウント出力Ｑ１〜Ｑｎを受
け、他方の側のデータ入力Ｂ１〜Ｂｎにラッチ７１から
ラッチ出力Ｑ１〜Ｑｎを受け、両側のデータ入力が一致
したときに一致出力ＳＡを作成して出力するように設け
られている。
【００３８】［２−２ｂ−５．ＯＲゲート７３（回路：
図７参照）］ＯＲゲート７３は、ラッチ７１からラッチ
出力Ｑ１〜Ｑｎを受け、受けたラッチ出力Ｑ１〜Ｑｎの
全てがＬレベルでないときに、Ｎゼロ検出信号ＺＤＴを
作成して出力するように設けられている。
図７参照）］ＯＲゲート７３は、ラッチ７１からラッチ
出力Ｑ１〜Ｑｎを受け、受けたラッチ出力Ｑ１〜Ｑｎの
全てがＬレベルでないときに、Ｎゼロ検出信号ＺＤＴを
作成して出力するように設けられている。
【００３９】［２−２ｂ−６．トリガ消去回路７４（回
路：図７、動作：図８，９参照）］トリガ消去回路７４
は、選択トリガ信号ＳＴＧを受け、該選択トリガ信号Ｓ
ＴＧのＨレベルのパルス幅を、少なくとも遅延ライン発
振器４０の発振出力ＣＣＫの発振周期Ｔ（発振周期Ｔ
は、図８参照）以上のパルス幅に広げ且つその信号を反
転させて、トリガ消去信号信号ＴＳＴを作成して出力す
るように設けられている。このような図７のトリガ消去
回路７４には、遅延回路７４ａ及び７４ｂ，ＯＲゲート
７４ｃ，インバータ７４ｄが備えられており、各々の構
成は以下のように設けられている。
路：図７、動作：図８，９参照）］トリガ消去回路７４
は、選択トリガ信号ＳＴＧを受け、該選択トリガ信号Ｓ
ＴＧのＨレベルのパルス幅を、少なくとも遅延ライン発
振器４０の発振出力ＣＣＫの発振周期Ｔ（発振周期Ｔ
は、図８参照）以上のパルス幅に広げ且つその信号を反
転させて、トリガ消去信号信号ＴＳＴを作成して出力す
るように設けられている。このような図７のトリガ消去
回路７４には、遅延回路７４ａ及び７４ｂ，ＯＲゲート
７４ｃ，インバータ７４ｄが備えられており、各々の構
成は以下のように設けられている。
【００４０】すなわち、遅延回路７４ａは、選択トリガ
信号ＳＴＧを受けると、その信号を一定時間ｔｄ遅延さ
せ、遅延トリガ信号ＤＳＴ１を作成して出力する。遅延
回路７４ｂは、遅延トリガ信号ＤＳＴ１を受けると、そ
の信号を一定時間ｔｄ遅延させ、遅延トリガ信号ＤＳＴ
２を作成して出力する。ＯＲゲート７４ｃは、選択トリ
ガ信号ＳＴＧ，遅延トリガ信号ＤＳＴ１及びＤＳＴ２を
受けて、選択トリガ信号ＳＴＧのＨレベルのパルス幅を
少なくとも遅延ライン発振器４０の発振出力ＣＣＫの発
振周期Ｔ（発振周期Ｔは、図８，図９参照）以上のパル
ス幅に広げ、消去信号ＷＳＴを作成して出力する。な
お、ＯＲゲート７４ｃは、選択トリガ信号ＳＴＧのＨレ
ベルのパルス幅を広めるために用いられているため、選
択トリガ信号ＳＴＧのＨレベルのパルス幅が遅延ライン
発振器４０の発振出力ＣＣＫの発振周期Ｔと比べて十分
に広い場合には、ＯＲゲート７４ｃは省略可能であり、
その場合には遅延回路７４ａ及び７４ｂも省略可能であ
る。インバータ７４ｄは、消去信号ＷＳＴを受けてその
信号を反転させ、トリガ消去信号ＴＳＴを作成して出力
する。
信号ＳＴＧを受けると、その信号を一定時間ｔｄ遅延さ
せ、遅延トリガ信号ＤＳＴ１を作成して出力する。遅延
回路７４ｂは、遅延トリガ信号ＤＳＴ１を受けると、そ
の信号を一定時間ｔｄ遅延させ、遅延トリガ信号ＤＳＴ
２を作成して出力する。ＯＲゲート７４ｃは、選択トリ
ガ信号ＳＴＧ，遅延トリガ信号ＤＳＴ１及びＤＳＴ２を
受けて、選択トリガ信号ＳＴＧのＨレベルのパルス幅を
少なくとも遅延ライン発振器４０の発振出力ＣＣＫの発
振周期Ｔ（発振周期Ｔは、図８，図９参照）以上のパル
ス幅に広げ、消去信号ＷＳＴを作成して出力する。な
お、ＯＲゲート７４ｃは、選択トリガ信号ＳＴＧのＨレ
ベルのパルス幅を広めるために用いられているため、選
択トリガ信号ＳＴＧのＨレベルのパルス幅が遅延ライン
発振器４０の発振出力ＣＣＫの発振周期Ｔと比べて十分
に広い場合には、ＯＲゲート７４ｃは省略可能であり、
その場合には遅延回路７４ａ及び７４ｂも省略可能であ
る。インバータ７４ｄは、消去信号ＷＳＴを受けてその
信号を反転させ、トリガ消去信号ＴＳＴを作成して出力
する。
【００４１】［２−２ｂ−７．ＡＮＤゲート７５（回
路：図７参照）］ＡＮＤゲート７５は、ＯＲゲート７３
からのＮゼロ検出信号ＺＤＴと、トリガ消去回路７４か
らのトリガ消去信号ＴＳＴと、一致回路７２から一致出
力ＳＡを受け、Ｎゼロ検出信号ＺＤＴを受けている間は
一致出力ＳＡを通過させ、さらにトリガ消去信号ＴＳＴ
を受けている間は一致出力ＳＡの通過の阻止を行い、内
部トリガ信号ＰＨ１を作成して出力するように設けられ
ている。
路：図７参照）］ＡＮＤゲート７５は、ＯＲゲート７３
からのＮゼロ検出信号ＺＤＴと、トリガ消去回路７４か
らのトリガ消去信号ＴＳＴと、一致回路７２から一致出
力ＳＡを受け、Ｎゼロ検出信号ＺＤＴを受けている間は
一致出力ＳＡを通過させ、さらにトリガ消去信号ＴＳＴ
を受けている間は一致出力ＳＡの通過の阻止を行い、内
部トリガ信号ＰＨ１を作成して出力するように設けられ
ている。
【００４２】［２−２ｃ．位相位置付与回路２０Ａ及び
２０Ｂの動作（回路：図７、動作：図８，図９参照）］
図７の位相位置付与回路２０Ａを、その動作を示すタイ
ミングチャートである図８を用いて説明する。
２０Ｂの動作（回路：図７、動作：図８，図９参照）］
図７の位相位置付与回路２０Ａを、その動作を示すタイ
ミングチャートである図８を用いて説明する。
【００４３】時刻＜ｔ１０：時刻ｔ１０に至るまでは、
発振制御信号ＣＴ１はＬレベルであり、その信号を受け
た遅延ライン発振器４０は、発振を停止してその発振出
力ＣＣＫがＬレベルにある。同様に、Ｌレベルの発振制
御信号ＣＴ１を受けたカウンタ７０は、そのクリアー入
力ＣＬがＬレベルとなり、カウンタ７０がクリアー状態
での出力Ｑ１〜ＱｎはＬレベルとなる。なお、図８のカ
ウンタ７０及びラッチ７１は、４ビットの構成とした。
発振制御信号ＣＴ１はＬレベルであり、その信号を受け
た遅延ライン発振器４０は、発振を停止してその発振出
力ＣＣＫがＬレベルにある。同様に、Ｌレベルの発振制
御信号ＣＴ１を受けたカウンタ７０は、そのクリアー入
力ＣＬがＬレベルとなり、カウンタ７０がクリアー状態
での出力Ｑ１〜ＱｎはＬレベルとなる。なお、図８のカ
ウンタ７０及びラッチ７１は、４ビットの構成とした。
【００４４】ｔ１０≦時刻＜ｔ２０：時刻ｔ１０で発振
制御信号ＣＴ１はＨレベルとなり、その信号を受けた遅
延ライン発振器４０は、発振を開始し発振出力ＣＣＫを
作成して出力する。同様に、クリアー入力ＣＬにＨレベ
ルの発振制御信号ＣＴ１を受けたカウンタ７０は、カウ
ント可能な状態となり、そのクロック入力ＣＫに受けた
発振出力ＣＣＫをカウントし、カウント出力Ｑ１〜Ｑｎ
を作成して出力する。
制御信号ＣＴ１はＨレベルとなり、その信号を受けた遅
延ライン発振器４０は、発振を開始し発振出力ＣＣＫを
作成して出力する。同様に、クリアー入力ＣＬにＨレベ
ルの発振制御信号ＣＴ１を受けたカウンタ７０は、カウ
ント可能な状態となり、そのクロック入力ＣＫに受けた
発振出力ＣＣＫをカウントし、カウント出力Ｑ１〜Ｑｎ
を作成して出力する。
【００４５】ｔ２０≦時刻≦ｔ２１：時刻ｔ２０で選択
トリガ信号ＳＴＧが到来すると、その信号を受けたラッ
チ７１は、そのデータ入力に受けたカウンタ７０のカウ
ント出力Ｑ１〜Ｑｎをラッチし、ラッチ出力Ｑ１〜Ｑｎ
を作成して出力する。ラッチ７１は、これらの出力を次
の選択トリガ信号ＳＴＧの到来まで保持する。一致回路
７２は、その一方の側の入力にカウンタ７０のカウント
出力Ｑ１〜Ｑｎを受け、他方の側の入力にラッチ７１の
ラッチ出力Ｑ１〜Ｑｎを受けるが、ラッチ７１及び一致
回路７２の遅延時間を無視すれば、時刻ｔ２０において
両側のデータは一致する。そこで一致回路７２は、時刻
ｔ２０でＨレベルの一致出力ＳＡを作成し出力し、その
状態が時刻ｔ２１においてカウンタ７０のカウント出力
Ｑ１〜Ｑｎが変化するまでこれを継続する。 ＯＲゲー
ト７３は、ラッチ７１の出力Ｑ１〜Ｑｎを受けるが、ラ
ッチ７１の各出力は、Ｑ１＝Ｈ，Ｑ２＝Ｌ，Ｑ３＝Ｈ，
Ｑ４＝Ｌとなり、受けたラッチ出力全てがＬレベルとは
なっていないため、ＨレベルのＮゼロ検出信号ＺＤＴを
作成して出力する。このＯＲゲート７３が出力するＮゼ
ロ検出信号ＺＤＴは、次の選択トリガ信号ＳＴＧの到来
まで変化しない。トリガ消去回路７４は、時刻ｔ２０で
Ｈレベルの選択トリガ信号ＳＴＧを受け、該選択トリガ
信号ＳＴＧのＨレベルのパルス幅を少なくとも遅延ライ
ン発振器４０の発振出力ＣＣＫの発振周期Ｔ（発振周期
Ｔは、図８参照）以上のパルス幅に広げ且つその信号を
反転させるので、時刻ｔ２０から少なくとも時刻ｔ２１
までの間は、Ｌレベルのトリガ消去信号ＴＳＴを作成し
て出力する。ＡＮＤゲート７５は、その一つの入力にＨ
レベルのＮゼロ検出信号ＺＤＴを受けているが、他の一
つの入力にＬレベルのトリガ消去信号ＴＳＴを受けてい
るため、残りの入力に受けた一致回路７２から出力され
るＨレベルの一致出力ＳＡの通過を阻止する。
トリガ信号ＳＴＧが到来すると、その信号を受けたラッ
チ７１は、そのデータ入力に受けたカウンタ７０のカウ
ント出力Ｑ１〜Ｑｎをラッチし、ラッチ出力Ｑ１〜Ｑｎ
を作成して出力する。ラッチ７１は、これらの出力を次
の選択トリガ信号ＳＴＧの到来まで保持する。一致回路
７２は、その一方の側の入力にカウンタ７０のカウント
出力Ｑ１〜Ｑｎを受け、他方の側の入力にラッチ７１の
ラッチ出力Ｑ１〜Ｑｎを受けるが、ラッチ７１及び一致
回路７２の遅延時間を無視すれば、時刻ｔ２０において
両側のデータは一致する。そこで一致回路７２は、時刻
ｔ２０でＨレベルの一致出力ＳＡを作成し出力し、その
状態が時刻ｔ２１においてカウンタ７０のカウント出力
Ｑ１〜Ｑｎが変化するまでこれを継続する。 ＯＲゲー
ト７３は、ラッチ７１の出力Ｑ１〜Ｑｎを受けるが、ラ
ッチ７１の各出力は、Ｑ１＝Ｈ，Ｑ２＝Ｌ，Ｑ３＝Ｈ，
Ｑ４＝Ｌとなり、受けたラッチ出力全てがＬレベルとは
なっていないため、ＨレベルのＮゼロ検出信号ＺＤＴを
作成して出力する。このＯＲゲート７３が出力するＮゼ
ロ検出信号ＺＤＴは、次の選択トリガ信号ＳＴＧの到来
まで変化しない。トリガ消去回路７４は、時刻ｔ２０で
Ｈレベルの選択トリガ信号ＳＴＧを受け、該選択トリガ
信号ＳＴＧのＨレベルのパルス幅を少なくとも遅延ライ
ン発振器４０の発振出力ＣＣＫの発振周期Ｔ（発振周期
Ｔは、図８参照）以上のパルス幅に広げ且つその信号を
反転させるので、時刻ｔ２０から少なくとも時刻ｔ２１
までの間は、Ｌレベルのトリガ消去信号ＴＳＴを作成し
て出力する。ＡＮＤゲート７５は、その一つの入力にＨ
レベルのＮゼロ検出信号ＺＤＴを受けているが、他の一
つの入力にＬレベルのトリガ消去信号ＴＳＴを受けてい
るため、残りの入力に受けた一致回路７２から出力され
るＨレベルの一致出力ＳＡの通過を阻止する。
【００４６】ｔ２１＜時刻＜ｔ２６：時刻ｔ２１からｔ
２６の区間においては、カウンタ７０はそのカウント値
を増して行くが、それを受けた一致回路７２は、その双
方の入力がもはや一致しなくなり一致出力ＳＡを出力し
ない。
２６の区間においては、カウンタ７０はそのカウント値
を増して行くが、それを受けた一致回路７２は、その双
方の入力がもはや一致しなくなり一致出力ＳＡを出力し
ない。
【００４７】ｔ２６≦時刻＜ｔ３０：時刻ｔ２６で発振
制御信号ＣＴ１はＬレベルとなり、その信号を受けた遅
延ライン発振器４０は、発振を停止しその発振出力ＣＣ
ＫはＬレベルとなり、その状態は時刻ｔ３０まで継続す
る。同様に、Ｌレベルの発振制御信号ＣＴ１を受けたカ
ウンタ７０は、そのクリアー入力ＣＬがＬレベルとな
り、カウンタ７０はクリアー状態となってその出力Ｑ１
〜ＱｎがＬレベルとなり、このような状態が時刻ｔ３０
まで継続する。
制御信号ＣＴ１はＬレベルとなり、その信号を受けた遅
延ライン発振器４０は、発振を停止しその発振出力ＣＣ
ＫはＬレベルとなり、その状態は時刻ｔ３０まで継続す
る。同様に、Ｌレベルの発振制御信号ＣＴ１を受けたカ
ウンタ７０は、そのクリアー入力ＣＬがＬレベルとな
り、カウンタ７０はクリアー状態となってその出力Ｑ１
〜ＱｎがＬレベルとなり、このような状態が時刻ｔ３０
まで継続する。
【００４８】ｔ３０≦時刻＜ｔ３４：時刻ｔ３０で発振
制御信号ＣＴ１は再びＨレベルとなり、その信号を受け
た遅延ライン発振器４０は、発振を開始し発振出力ＣＣ
Ｋを作成して出力する。同様に、そのクリアー入力ＣＬ
にＨレベルの発振制御信号ＣＴ１を受けたカウンタ７０
は、カウント可能な状態となり、そのクロック入力ＣＫ
に受けた発振出力ＣＣＫをカウントし、カウント出力Ｑ
１〜Ｑｎを作成して出力する。
制御信号ＣＴ１は再びＨレベルとなり、その信号を受け
た遅延ライン発振器４０は、発振を開始し発振出力ＣＣ
Ｋを作成して出力する。同様に、そのクリアー入力ＣＬ
にＨレベルの発振制御信号ＣＴ１を受けたカウンタ７０
は、カウント可能な状態となり、そのクロック入力ＣＫ
に受けた発振出力ＣＣＫをカウントし、カウント出力Ｑ
１〜Ｑｎを作成して出力する。
【００４９】ｔ３４≦時刻≦ｔ３５：時刻ｔ３４に達す
ると、一致回路７２は、その一方の側の入力で受けたラ
ッチ７１のラッチ出力Ｑ１〜Ｑｎと、他方の側の入力で
受けたカウンタ７０のカウント出力Ｑ１〜Ｑｎの相互の
データが一致し、時刻ｔ２０と同様にＨレベルの一致出
力ＳＡを作成して出力する。このときＯＲゲート７３
は、時刻ｔ２０と同様にＨレベルのＮゼロ検出信号ＺＤ
Ｔを出力し、トリガ消去回路７４は、時刻ｔ２０とは異
なりＨレベルのトリガ消去信号ＴＳＴを作成して出力す
るので、両信号を受けたＡＮＤゲート７５は、一致回路
７２から受けたＨレベルの一致出力ＳＡを通過させ、内
部トリガ信号ＰＨ１を作成して出力する。
ると、一致回路７２は、その一方の側の入力で受けたラ
ッチ７１のラッチ出力Ｑ１〜Ｑｎと、他方の側の入力で
受けたカウンタ７０のカウント出力Ｑ１〜Ｑｎの相互の
データが一致し、時刻ｔ２０と同様にＨレベルの一致出
力ＳＡを作成して出力する。このときＯＲゲート７３
は、時刻ｔ２０と同様にＨレベルのＮゼロ検出信号ＺＤ
Ｔを出力し、トリガ消去回路７４は、時刻ｔ２０とは異
なりＨレベルのトリガ消去信号ＴＳＴを作成して出力す
るので、両信号を受けたＡＮＤゲート７５は、一致回路
７２から受けたＨレベルの一致出力ＳＡを通過させ、内
部トリガ信号ＰＨ１を作成して出力する。
【００５０】ところで、選択トリガ信号ＳＴＧの到来し
た時刻ｔ２０と、位相位置付与回路２０Ａが内部トリガ
信号ＰＨ１を作成し出力した時刻ｔ３４とを比較する
と、両時刻は発振制御信号ＣＴ１を基準に考えれば、発
振制御信号ＣＴ１の同一の位相位置（図８では、各々ｘ
１で示した位相位置）となる。なお図９は、図７で示し
た位相位置付与回路２０Ａの動作を示す別のタイミング
チャートであるが、図８とは異なり、選択トリガ信号Ｓ
ＴＧを受けたとき（図９の時刻ｔ２８で示す位置）は、
発振制御信号ＣＴ１がＬレベルとなっている。図７のＯ
Ｒゲート７３は、このようなタイミングで選択トリガ信
号ＳＴＧを受けても、位相位置付与回路２０Ａが誤った
位相位置で内部トリガ信号ＰＨ１を出力できないように
するため備えられたものである。
た時刻ｔ２０と、位相位置付与回路２０Ａが内部トリガ
信号ＰＨ１を作成し出力した時刻ｔ３４とを比較する
と、両時刻は発振制御信号ＣＴ１を基準に考えれば、発
振制御信号ＣＴ１の同一の位相位置（図８では、各々ｘ
１で示した位相位置）となる。なお図９は、図７で示し
た位相位置付与回路２０Ａの動作を示す別のタイミング
チャートであるが、図８とは異なり、選択トリガ信号Ｓ
ＴＧを受けたとき（図９の時刻ｔ２８で示す位置）は、
発振制御信号ＣＴ１がＬレベルとなっている。図７のＯ
Ｒゲート７３は、このようなタイミングで選択トリガ信
号ＳＴＧを受けても、位相位置付与回路２０Ａが誤った
位相位置で内部トリガ信号ＰＨ１を出力できないように
するため備えられたものである。
【００５１】例えば図９の時刻２８で示すように、発振
制御信号ＣＴ１がＬレベルの間に選択トリガ信号ＳＴＧ
が到来すると、誤った位相位置（図９では、時刻ｔ２８
〜ｔ３１及び時刻ｔ３６以降の位置）で一致出力ＳＡが
作成されるが、このような場合にはＯＲゲート７３の出
力がＬレベルとなり、一致出力ＳＡはＡＮＤゲート７５
を通過できない。そのため、図７の位相位置付与回路２
０Ａは、誤った位相位置で内部トリガ信号ＰＨ１を出力
しない。つまり、図７の位相位置付与回路２０Ａは、図
９の時刻ｔ２８で選択トリガ信号ＳＴＧを受けると、同
時刻においてカウンタ７０の出力Ｑ１〜Ｑｎは全てＬレ
ベルであり、その信号を受けたラッチ７１の出力Ｑ１〜
Ｑｎも全てＬレベルとなる。そのため、全てＬレベルの
ラッチ７１の出力を受けたＯＲゲート７３は、その出力
がＬレベルとなる。その結果、ＡＮＤゲート７５は、そ
の入力がＬレベルとなるため、他の入力に受けた一致出
力ＳＡの通過を阻止する状態となり内部トリガ信号ＰＨ
１は出力できない。
制御信号ＣＴ１がＬレベルの間に選択トリガ信号ＳＴＧ
が到来すると、誤った位相位置（図９では、時刻ｔ２８
〜ｔ３１及び時刻ｔ３６以降の位置）で一致出力ＳＡが
作成されるが、このような場合にはＯＲゲート７３の出
力がＬレベルとなり、一致出力ＳＡはＡＮＤゲート７５
を通過できない。そのため、図７の位相位置付与回路２
０Ａは、誤った位相位置で内部トリガ信号ＰＨ１を出力
しない。つまり、図７の位相位置付与回路２０Ａは、図
９の時刻ｔ２８で選択トリガ信号ＳＴＧを受けると、同
時刻においてカウンタ７０の出力Ｑ１〜Ｑｎは全てＬレ
ベルであり、その信号を受けたラッチ７１の出力Ｑ１〜
Ｑｎも全てＬレベルとなる。そのため、全てＬレベルの
ラッチ７１の出力を受けたＯＲゲート７３は、その出力
がＬレベルとなる。その結果、ＡＮＤゲート７５は、そ
の入力がＬレベルとなるため、他の入力に受けた一致出
力ＳＡの通過を阻止する状態となり内部トリガ信号ＰＨ
１は出力できない。
【００５２】［２−２ｄ．位相位置付与回路２０Ａ及び
２０Ｂの動作のまとめ］以上のとおり図７の位相位置付
与回路２０Ａは、発振制御信号ＣＴ１と選択トリガ信号
ＳＴＧを受け、選択トリガ信号ＳＴＧを受けたときＨレ
ベルとなっている発振制御信号ＣＴ１の位相位置を記憶
し、選択トリガ信号ＳＴＧを受けたときを除き、選択ト
リガ信号ＳＴＧを受けたときの記憶に応じた発振制御信
号ＣＴ１の位相位置で、内部トリガ信号ＰＨ１を作成し
て出力する。
２０Ｂの動作のまとめ］以上のとおり図７の位相位置付
与回路２０Ａは、発振制御信号ＣＴ１と選択トリガ信号
ＳＴＧを受け、選択トリガ信号ＳＴＧを受けたときＨレ
ベルとなっている発振制御信号ＣＴ１の位相位置を記憶
し、選択トリガ信号ＳＴＧを受けたときを除き、選択ト
リガ信号ＳＴＧを受けたときの記憶に応じた発振制御信
号ＣＴ１の位相位置で、内部トリガ信号ＰＨ１を作成し
て出力する。
【００５３】また、位相位置付与回路２０Ｂは、発振制
御信号ＣＴ２と選択トリガ信号ＳＴＧを受け、選択トリ
ガ信号ＳＴＧを受けたときＨレベルとなっている発振制
御信号ＣＴ２の位相位置を記憶し、選択トリガ信号ＳＴ
Ｇを受けたときを除き、選択トリガ信号ＳＴＧを受けた
ときの記憶に応じた発振制御信号ＣＴ２の位相位置で、
内部トリガ信号ＰＨ２を作成して出力する。
御信号ＣＴ２と選択トリガ信号ＳＴＧを受け、選択トリ
ガ信号ＳＴＧを受けたときＨレベルとなっている発振制
御信号ＣＴ２の位相位置を記憶し、選択トリガ信号ＳＴ
Ｇを受けたときを除き、選択トリガ信号ＳＴＧを受けた
ときの記憶に応じた発振制御信号ＣＴ２の位相位置で、
内部トリガ信号ＰＨ２を作成して出力する。
【００５４】［２−３．ＯＲゲート２２（回路：図５、
動作：図６参照）］ＯＲゲート２２は、選択トリガ信号
ＳＴＧと各発振制御信号ＣＴ１，ＣＴ２との位相関係
を、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡと
の位相関係に変換するためのものである。
動作：図６参照）］ＯＲゲート２２は、選択トリガ信号
ＳＴＧと各発振制御信号ＣＴ１，ＣＴ２との位相関係
を、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡと
の位相関係に変換するためのものである。
【００５５】このようなＯＲゲート２２は、内部トリガ
信号ＰＨ１及びＰＨ２を受けると、選択トリガ信号ＳＴ
Ｇを受けたときを除き、選択トリガ信号ＳＴＧを受けた
ときに応じた入力クロック信号ＣＫＡの位相位置で内部
トリガ信号ＰＨＴを作成して出力するように設けられて
いる。これは、図６の時刻ｔ２０及びｔ３０の位置を除
いた各々のｘ１またはｙ１の位置、すなわち、入力クロ
ック信号ＣＫＡの図６の時刻ｔ２０及びｔ３０の位置を
除いた各ｚ１またはｚ２の位置で、内部トリガ信号ＰＨ
Ｔが出力されているとおりである。
信号ＰＨ１及びＰＨ２を受けると、選択トリガ信号ＳＴ
Ｇを受けたときを除き、選択トリガ信号ＳＴＧを受けた
ときに応じた入力クロック信号ＣＫＡの位相位置で内部
トリガ信号ＰＨＴを作成して出力するように設けられて
いる。これは、図６の時刻ｔ２０及びｔ３０の位置を除
いた各々のｘ１またはｙ１の位置、すなわち、入力クロ
ック信号ＣＫＡの図６の時刻ｔ２０及びｔ３０の位置を
除いた各ｚ１またはｚ２の位置で、内部トリガ信号ＰＨ
Ｔが出力されているとおりである。
【００５６】［２−４．位相トリガ作成回路２のまと
め］以上のとおり、図５の位相トリガ作成回路２では、
選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡを受
け、選択トリガ信号ＳＴＧを受けたとき（図６の時刻ｔ
２０及びｔ３０）を除き、選択トリガ信号ＳＴＧを受け
たときに応じた入力クロック信号ＣＫＡの位相位置（図
６の時刻ｔ２０及びｔ３０の位置を除いた各ｚ１及びｚ
２の位置）で内部トリガ信号ＰＨＴを作成し出力される
ことになる。つまり、本実施例の位相トリガ作成回路２
では、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡ
を受け、選択トリガ信号ＳＴＧを受けたとき（図２の時
刻ｔ２０，ｔ３０及びｔ４０）を除き、選択トリガ信号
ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡの
位相位置（図２の時刻ｔ２０，ｔ３０及びｔ４０の位置
を除いた各ｚ１及びｚ２の位置）で内部トリガ信号ＰＨ
Ｔを作成し出力されることになる。
め］以上のとおり、図５の位相トリガ作成回路２では、
選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡを受
け、選択トリガ信号ＳＴＧを受けたとき（図６の時刻ｔ
２０及びｔ３０）を除き、選択トリガ信号ＳＴＧを受け
たときに応じた入力クロック信号ＣＫＡの位相位置（図
６の時刻ｔ２０及びｔ３０の位置を除いた各ｚ１及びｚ
２の位置）で内部トリガ信号ＰＨＴを作成し出力される
ことになる。つまり、本実施例の位相トリガ作成回路２
では、選択トリガ信号ＳＴＧと入力クロック信号ＣＫＡ
を受け、選択トリガ信号ＳＴＧを受けたとき（図２の時
刻ｔ２０，ｔ３０及びｔ４０）を除き、選択トリガ信号
ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡの
位相位置（図２の時刻ｔ２０，ｔ３０及びｔ４０の位置
を除いた各ｚ１及びｚ２の位置）で内部トリガ信号ＰＨ
Ｔを作成し出力されることになる。
【００５７】ところで、既に述べたようにクロック切換
信号ＳＥＬは、図２の時刻ｔ２０で入力クロック信号Ｃ
Ｋ１の立ち上がりとともにＬレベルからＨレベルに変化
し、その後、時刻ｔ３０で入力クロック信号ＣＫ２の立
ち上がりとともにＨレベルからＬレベルに変化し、さら
に時刻ｔ４０で入力クロック信号ＣＫ１の立ち上がりと
ともにＬレベルからＨレベルに変化する。そこで、本実
施例の位相トリガ作成回路２では、図２の時刻ｔ２０〜
ｔ３０までの区間においては、時刻ｔ２０を除いた入力
クロック信号ＣＫ１の立ち上がりと同一のタイミング、
また、時刻ｔ３０〜ｔ４０までの区間においては、時刻
ｔ３０を除いた入力クロック信号ＣＫ２の立ち上がりと
同一のタイミング、さらに、時刻ｔ４０以降の区間にお
いては、時刻ｔ４０を除いた入力クロック信号ＣＫ１の
立ち上がりと同一のタイミングで、内部トリガ信号ＰＨ
Ｔを作成し出力されることになる。
信号ＳＥＬは、図２の時刻ｔ２０で入力クロック信号Ｃ
Ｋ１の立ち上がりとともにＬレベルからＨレベルに変化
し、その後、時刻ｔ３０で入力クロック信号ＣＫ２の立
ち上がりとともにＨレベルからＬレベルに変化し、さら
に時刻ｔ４０で入力クロック信号ＣＫ１の立ち上がりと
ともにＬレベルからＨレベルに変化する。そこで、本実
施例の位相トリガ作成回路２では、図２の時刻ｔ２０〜
ｔ３０までの区間においては、時刻ｔ２０を除いた入力
クロック信号ＣＫ１の立ち上がりと同一のタイミング、
また、時刻ｔ３０〜ｔ４０までの区間においては、時刻
ｔ３０を除いた入力クロック信号ＣＫ２の立ち上がりと
同一のタイミング、さらに、時刻ｔ４０以降の区間にお
いては、時刻ｔ４０を除いた入力クロック信号ＣＫ１の
立ち上がりと同一のタイミングで、内部トリガ信号ＰＨ
Ｔを作成し出力されることになる。
【００５８】［３．タイミング発生回路３（回路：図
１，図１０参照）］図１０は、図１のタイミング発生回
路３，時間幅測定回路４及び演算回路５の一実施例を示
すブロック回路図であり、図２は、図１０のタイミング
発生回路３，時間幅測定回路４及び演算回路５の動作も
含めた、図１のクロック切換回路３０１の動作を示すタ
イミングチャートである。また、図１１は、図１０で示
すタイミング発生回路３の動作をより詳細に示すタイミ
ングチャートである。
１，図１０参照）］図１０は、図１のタイミング発生回
路３，時間幅測定回路４及び演算回路５の一実施例を示
すブロック回路図であり、図２は、図１０のタイミング
発生回路３，時間幅測定回路４及び演算回路５の動作も
含めた、図１のクロック切換回路３０１の動作を示すタ
イミングチャートである。また、図１１は、図１０で示
すタイミング発生回路３の動作をより詳細に示すタイミ
ングチャートである。
【００５９】タイミング発生回路３は、入力クロック信
号ＣＫＡを受け、入力クロック信号ＣＫＡの周期に応じ
た基準周期信号２ＥＣＫと、入力クロック信号ＣＫＡの
周期に応じた時間幅を有し且つ基準周期信号２ＥＣＫよ
りも若干遅れた位置まで継続して出力する周期計測信号
２ＣＫＷとを、作成して出力するように設けられてい
る。このようなタイミング発生回路３には、カウンタ３
０及びパルス幅拡幅回路３１が備えられており、各々の
構成は以下の［３−１］及び［３−２］のとおり設けら
れている。
号ＣＫＡを受け、入力クロック信号ＣＫＡの周期に応じ
た基準周期信号２ＥＣＫと、入力クロック信号ＣＫＡの
周期に応じた時間幅を有し且つ基準周期信号２ＥＣＫよ
りも若干遅れた位置まで継続して出力する周期計測信号
２ＣＫＷとを、作成して出力するように設けられてい
る。このようなタイミング発生回路３には、カウンタ３
０及びパルス幅拡幅回路３１が備えられており、各々の
構成は以下の［３−１］及び［３−２］のとおり設けら
れている。
【００６０】［３−１．カウンタ３０（回路：図１０、
動作：図２，図１１参照）］カウンタ３０は、入力クロ
ック信号ＣＫＡを受けて該入力クロック信号ＣＫＡのカ
ウント動作を行い、該カウンタ３０のカウント値の設定
に対応して入力クロック信号ＣＫＡの周期に応じた基準
周期信号２ＥＣＫを作成して出力するように設けられて
いる。なお、図２及び図１１のカウンタ３０は、１／４
カウンタとして動作している。そのためカウンタ３０
は、入力クロック信号ＣＫＡの２周期に応じた基準周期
信号２ＥＣＫを作成して出力する。
動作：図２，図１１参照）］カウンタ３０は、入力クロ
ック信号ＣＫＡを受けて該入力クロック信号ＣＫＡのカ
ウント動作を行い、該カウンタ３０のカウント値の設定
に対応して入力クロック信号ＣＫＡの周期に応じた基準
周期信号２ＥＣＫを作成して出力するように設けられて
いる。なお、図２及び図１１のカウンタ３０は、１／４
カウンタとして動作している。そのためカウンタ３０
は、入力クロック信号ＣＫＡの２周期に応じた基準周期
信号２ＥＣＫを作成して出力する。
【００６１】［３−２．パルス幅拡幅回路３１（回路：
図１０、動作：図２，図１１参照）］パルス幅拡幅回路
３１は、基準周期信号２ＥＣＫを受けて、入力クロック
信号ＣＫＡの周期に応じた時間幅を有し且つ基準周期信
号２ＥＣＫよりも若干遅れた位置（図２及び図１１の例
では、入力クロック信号ＣＫＡの２周期に応じた時間幅
を有し、基準周期信号２ＥＣＫよりも時間ｄｔだけ若干
遅れた位置）まで継続して出力する周期計測信号２ＣＫ
Ｗを作成して出力するように設けられている。そして、
このようなパルス幅拡幅回路３１には、遅延回路１３
０，ＯＲゲート１３１が備えられている。
図１０、動作：図２，図１１参照）］パルス幅拡幅回路
３１は、基準周期信号２ＥＣＫを受けて、入力クロック
信号ＣＫＡの周期に応じた時間幅を有し且つ基準周期信
号２ＥＣＫよりも若干遅れた位置（図２及び図１１の例
では、入力クロック信号ＣＫＡの２周期に応じた時間幅
を有し、基準周期信号２ＥＣＫよりも時間ｄｔだけ若干
遅れた位置）まで継続して出力する周期計測信号２ＣＫ
Ｗを作成して出力するように設けられている。そして、
このようなパルス幅拡幅回路３１には、遅延回路１３
０，ＯＲゲート１３１が備えられている。
【００６２】この遅延回路１３０は、基準周期信号２Ｅ
ＣＫを受け、該基準周期信号２ＥＣＫを一定時間ｄｔ遅
延させて基準遅延信号ＤＣＫを作成する。また、ＯＲゲ
ート１３１は、基準周期信号２ＥＣＫと該基準遅延信号
ＤＣＫを受け、入力クロック信号ＣＫＡの周期に応じた
時間幅を有し且つ基準周期信号２ＥＣＫよりも若干遅れ
た位置まで継続して出力する周期計測信号２ＣＫＷを作
成して出力する。
ＣＫを受け、該基準周期信号２ＥＣＫを一定時間ｄｔ遅
延させて基準遅延信号ＤＣＫを作成する。また、ＯＲゲ
ート１３１は、基準周期信号２ＥＣＫと該基準遅延信号
ＤＣＫを受け、入力クロック信号ＣＫＡの周期に応じた
時間幅を有し且つ基準周期信号２ＥＣＫよりも若干遅れ
た位置まで継続して出力する周期計測信号２ＣＫＷを作
成して出力する。
【００６３】［４．時間幅測定回路４］
［４ａ．時間幅測定回路４の構成（回路：図１，図１０
参照）］時間幅測定回路４には、遅延ライン発振器（Ｄ
Ｌ−ＯＳＣ）４１，カウンタ４２及びラッチ４３が備え
られ、タイミング発生回路３から基準周期信号２ＥＣＫ
と周期計測信号２ＣＫＷを受け、周期計測信号２ＣＫＷ
を受けている間に行われた遅延ライン発振器４１の発振
出力ＯＳＫ４１をカウンタ４２によりカウントし、その
カウント値を基準周期信号２ＥＣＫのタイミングでラッ
チ４３によりラッチし、このラッチ４３の出力Ｑ１〜Ｑ
ｎを入力クロック信号ＣＫＡの周期に応じた時間幅測定
結果として出力するように設けられている。このような
遅延ライン発振器４１，カウンタ４２及びラッチ４３
は、それぞれ以下の［４ａ−１ａ］〜［４ａ−１ｃ］，
［４ａ−２ ］及び ［４ａ−３］のとおり設けられて
いる。
参照）］時間幅測定回路４には、遅延ライン発振器（Ｄ
Ｌ−ＯＳＣ）４１，カウンタ４２及びラッチ４３が備え
られ、タイミング発生回路３から基準周期信号２ＥＣＫ
と周期計測信号２ＣＫＷを受け、周期計測信号２ＣＫＷ
を受けている間に行われた遅延ライン発振器４１の発振
出力ＯＳＫ４１をカウンタ４２によりカウントし、その
カウント値を基準周期信号２ＥＣＫのタイミングでラッ
チ４３によりラッチし、このラッチ４３の出力Ｑ１〜Ｑ
ｎを入力クロック信号ＣＫＡの周期に応じた時間幅測定
結果として出力するように設けられている。このような
遅延ライン発振器４１，カウンタ４２及びラッチ４３
は、それぞれ以下の［４ａ−１ａ］〜［４ａ−１ｃ］，
［４ａ−２ ］及び ［４ａ−３］のとおり設けられて
いる。
【００６４】［４ａ−１ａ．遅延ライン発振器４１の概
要（回路：図１０，図１２、動作：図２参照）］遅延ラ
イン発振器４１は、周期計測信号２ＣＫＷを受けて発振
動作を開始し（図２では、例えば時刻ｔａ１）、発振出
力ＯＳＫ４１を作成して出力するように設けられてい
る。図１２は、このような遅延ライン発振器４１の回路
図を示すものであり、図１３は、図１２の動作を示すタ
イミングチャートである。また、遅延ライン発振器４０
には、ＮＡＮＤゲート４１ａ、インバータ４１ｂ及び４
１ｃが備えられている。
要（回路：図１０，図１２、動作：図２参照）］遅延ラ
イン発振器４１は、周期計測信号２ＣＫＷを受けて発振
動作を開始し（図２では、例えば時刻ｔａ１）、発振出
力ＯＳＫ４１を作成して出力するように設けられてい
る。図１２は、このような遅延ライン発振器４１の回路
図を示すものであり、図１３は、図１２の動作を示すタ
イミングチャートである。また、遅延ライン発振器４０
には、ＮＡＮＤゲート４１ａ、インバータ４１ｂ及び４
１ｃが備えられている。
【００６５】［４ａ−１ｂ．遅延ライン発振器４１の動
作説明（回路：図１２、動作：図１３参照）］ＮＡＮＤ
ゲート４１ａは、周期計測信号２ＣＫＷとインバータ４
１ｃからの帰還信号ＦＣを受け、一次クロック信号ＮＣ
Ｔを作成する。またインバータ４１ｂは、この一次クロ
ック信号ＮＣＴを受けて反転動作を行い、遅延ライン発
振器４１の出力信号である発振出力ＯＳＫ４１を作成し
て出力するように設けられている。さらに、インバータ
４１ｃは、発振出力ＯＳＫ４１を受けて帰還動作を行
い、帰還信号ＦＣを作成して出力するように設けられて
いる。
作説明（回路：図１２、動作：図１３参照）］ＮＡＮＤ
ゲート４１ａは、周期計測信号２ＣＫＷとインバータ４
１ｃからの帰還信号ＦＣを受け、一次クロック信号ＮＣ
Ｔを作成する。またインバータ４１ｂは、この一次クロ
ック信号ＮＣＴを受けて反転動作を行い、遅延ライン発
振器４１の出力信号である発振出力ＯＳＫ４１を作成し
て出力するように設けられている。さらに、インバータ
４１ｃは、発振出力ＯＳＫ４１を受けて帰還動作を行
い、帰還信号ＦＣを作成して出力するように設けられて
いる。
【００６６】上記のような遅延ライン発振器４１の動作
について、以下、その動作を示すタイミングチャートで
ある図１３を用いて時間の経過とともに説明する。な
お、図１２のＮＡＮＤゲート４１ａ，インバータ４１ｂ
及び４１ｃの遅延時間は、それぞれ順にｔｄａ，ｔｄ
ｂ，ｔｄｃであると仮定する。
について、以下、その動作を示すタイミングチャートで
ある図１３を用いて時間の経過とともに説明する。な
お、図１２のＮＡＮＤゲート４１ａ，インバータ４１ｂ
及び４１ｃの遅延時間は、それぞれ順にｔｄａ，ｔｄ
ｂ，ｔｄｃであると仮定する。
【００６７】時刻ｔａ１に至るまでは、周期計測信号２
ＣＫＷはＬレベルであり、該周期計測信号２ＣＫＷを受
けたＮＡＮＤゲート４１ａは、一次クロック信号ＮＣＴ
をＨレベルにする。また、Ｈレベルの一次クロック信号
ＮＣＴを受けたインバータ４１ｂは、発振出力ＯＳＫ４
１をＬレベルとし、このＬレベルの発振出力ＯＳＫ４１
を受けたインバータ４１ｃは、帰還信号ＦＣをＨレベル
にする。
ＣＫＷはＬレベルであり、該周期計測信号２ＣＫＷを受
けたＮＡＮＤゲート４１ａは、一次クロック信号ＮＣＴ
をＨレベルにする。また、Ｈレベルの一次クロック信号
ＮＣＴを受けたインバータ４１ｂは、発振出力ＯＳＫ４
１をＬレベルとし、このＬレベルの発振出力ＯＳＫ４１
を受けたインバータ４１ｃは、帰還信号ＦＣをＨレベル
にする。
【００６８】次に、時刻ｔａ１で、周期計測信号２ＣＫ
ＷがＨレベルに変化する。その時、Ｈレベルの帰還信号
ＦＣとＨレベルの周期計測信号２ＣＫＷを受けたＮＡＮ
Ｄゲート４１ａは、時刻ｔａ１から遅延時間ｔｄａだけ
遅れて、一次クロック信号ＮＣＴをＬレベルに変化させ
る。
ＷがＨレベルに変化する。その時、Ｈレベルの帰還信号
ＦＣとＨレベルの周期計測信号２ＣＫＷを受けたＮＡＮ
Ｄゲート４１ａは、時刻ｔａ１から遅延時間ｔｄａだけ
遅れて、一次クロック信号ＮＣＴをＬレベルに変化させ
る。
【００６９】時刻ｔａ１から時間ｔｄａ遅れてＬレベル
となった一次クロック信号ＮＣＴを受けたインバータ４
１ｂは、このＬレベルとなった一次クロック信号ＮＣＴ
を受けたタイミングから更に遅延時間ｔｄｂだけ遅れ
て、発振出力ＯＳＫ４１をＨレベルに変化させる。
となった一次クロック信号ＮＣＴを受けたインバータ４
１ｂは、このＬレベルとなった一次クロック信号ＮＣＴ
を受けたタイミングから更に遅延時間ｔｄｂだけ遅れ
て、発振出力ＯＳＫ４１をＨレベルに変化させる。
【００７０】時刻ｔａ１から時間（ｔｄａ＋ｔｄｂ）遅
れてＨレベルとなった発振出力ＯＳＫ４１を受けたイン
バータ４１ｃは、このＨレベルとなった発振出力ＯＳＫ
４１を受けたタイミングから遅延時間ｔｄｃだけ遅れ
て、帰還信号ＦＣをＬレベルに変化させる。
れてＨレベルとなった発振出力ＯＳＫ４１を受けたイン
バータ４１ｃは、このＨレベルとなった発振出力ＯＳＫ
４１を受けたタイミングから遅延時間ｔｄｃだけ遅れ
て、帰還信号ＦＣをＬレベルに変化させる。
【００７１】時刻ｔａ１から時間（ｔｄａ＋ｔｄｂ＋ｔ
ｄｃ）遅れてＬレベルとなった帰還信号ＦＣと、既にＨ
レベルであった周期計測信号２ＣＫＷを受けたＮＡＮＤ
ゲート４１ａは、遅れてＬレベルとなった帰還信号ＦＣ
を受けたタイミングから更に遅延時間ｔｄａだけ遅れ
て、一次クロック信号ＮＣＴをＨレベルに変化させる。
ｄｃ）遅れてＬレベルとなった帰還信号ＦＣと、既にＨ
レベルであった周期計測信号２ＣＫＷを受けたＮＡＮＤ
ゲート４１ａは、遅れてＬレベルとなった帰還信号ＦＣ
を受けたタイミングから更に遅延時間ｔｄａだけ遅れ
て、一次クロック信号ＮＣＴをＨレベルに変化させる。
【００７２】以下、時刻ｔｂ１１で周期計測信号２ＣＫ
ＷがＬレベルに変化するまで同様の変化が繰り返され
る。
ＷがＬレベルに変化するまで同様の変化が繰り返され
る。
【００７３】［４ａ−１ｃ．遅延ライン発振器４０の動
作のまとめ］以上のとおり遅延ライン発振器４１は、そ
の入力にＨレベルの周期計測信号２ＣＫＷを受けると、
周期が２×（ｔｄａ＋ｔｄｂ＋ｔｄｃ）の発振出力ＯＳ
Ｋ４１を作成して出力することになる。
作のまとめ］以上のとおり遅延ライン発振器４１は、そ
の入力にＨレベルの周期計測信号２ＣＫＷを受けると、
周期が２×（ｔｄａ＋ｔｄｂ＋ｔｄｃ）の発振出力ＯＳ
Ｋ４１を作成して出力することになる。
【００７４】［４ａ−２．カウンタ４２（回路：図１
０、動作：図２参照）］カウンタ４２は、そのクリア入
力ＣＬに周期計測信号２ＣＫＷを受けて（図２では、例
えば時刻ｔａ１から）カウント動作が可能となり、その
クロック入力ＣＫに発振出力ＯＳＫ４１を受けて該発振
出力ＯＳＫ４１のカウント動作を開始し、周期計測信号
２ＣＫＷの立ち上がりからの時間幅に応じて変化するカ
ウント出力Ｑ１〜Ｑｎを作成して出力するように設けら
れている。
０、動作：図２参照）］カウンタ４２は、そのクリア入
力ＣＬに周期計測信号２ＣＫＷを受けて（図２では、例
えば時刻ｔａ１から）カウント動作が可能となり、その
クロック入力ＣＫに発振出力ＯＳＫ４１を受けて該発振
出力ＯＳＫ４１のカウント動作を開始し、周期計測信号
２ＣＫＷの立ち上がりからの時間幅に応じて変化するカ
ウント出力Ｑ１〜Ｑｎを作成して出力するように設けら
れている。
【００７５】［４ａ−３．ラッチ４３（回路：図１０、
動作：図２参照）］ラッチ４３は、そのデータ入力Ｄ１
〜Ｄｎにカウンタ４２からのカウント出力Ｑ１〜Ｑｎを
受けてラッチ動作を待機し、そのクロック入力ＣＫに基
準周期信号２ＥＣＫの立下りを受けて（図２では、例え
ば時刻ｔｂ１のタイミングで）、そのデータ入力Ｄ１〜
Ｄｎに受けていたカウント出力Ｑ１〜Ｑｎをラッチし、
該カウント出力を次の基準周期信号２ＥＣＫの立下り時
まで保持するラッチ出力Ｑ１〜Ｑｎを作成して出力する
ように設けられている。
動作：図２参照）］ラッチ４３は、そのデータ入力Ｄ１
〜Ｄｎにカウンタ４２からのカウント出力Ｑ１〜Ｑｎを
受けてラッチ動作を待機し、そのクロック入力ＣＫに基
準周期信号２ＥＣＫの立下りを受けて（図２では、例え
ば時刻ｔｂ１のタイミングで）、そのデータ入力Ｄ１〜
Ｄｎに受けていたカウント出力Ｑ１〜Ｑｎをラッチし、
該カウント出力を次の基準周期信号２ＥＣＫの立下り時
まで保持するラッチ出力Ｑ１〜Ｑｎを作成して出力する
ように設けられている。
【００７６】［４ｂ．時間幅測定回路４の具体的な動作
（回路：図１０、動作：図２参照）］ところで図２の例
では、時刻ｔａ１から時刻ｔｂ１間は、入力クロック信
号ＣＫＡの２周期分の時間幅である。この間に遅延ライ
ン発振器４１は、「２４」クロック分の発振出力ＯＳＫ
４１を作成出力し、該発振出力ＯＳＫ４１を受けた時間
幅測定回路４のカウンタ４２は、時刻ｔｂ１において入
力クロック信号ＣＫＡの２周期分の時間幅に応じた「２
４」カウントに相当するカウント出力Ｑ１〜Ｑｎを作成
して出力する。
（回路：図１０、動作：図２参照）］ところで図２の例
では、時刻ｔａ１から時刻ｔｂ１間は、入力クロック信
号ＣＫＡの２周期分の時間幅である。この間に遅延ライ
ン発振器４１は、「２４」クロック分の発振出力ＯＳＫ
４１を作成出力し、該発振出力ＯＳＫ４１を受けた時間
幅測定回路４のカウンタ４２は、時刻ｔｂ１において入
力クロック信号ＣＫＡの２周期分の時間幅に応じた「２
４」カウントに相当するカウント出力Ｑ１〜Ｑｎを作成
して出力する。
【００７７】また、ラッチ４３は、この時刻ｔｂ１にそ
のデータ入力Ｄ１〜Ｄｎに受けたカウンタ４２からのカ
ウント出力Ｑ１〜Ｑｎをラッチするため、図２の例で
は、入力クロック信号ＣＫＡの２周期分に応じた時間幅
測定結果として「２４」に相当するラッチ出力Ｑ１〜Ｑ
ｎを作成して出力する。
のデータ入力Ｄ１〜Ｄｎに受けたカウンタ４２からのカ
ウント出力Ｑ１〜Ｑｎをラッチするため、図２の例で
は、入力クロック信号ＣＫＡの２周期分に応じた時間幅
測定結果として「２４」に相当するラッチ出力Ｑ１〜Ｑ
ｎを作成して出力する。
【００７８】なお、時間幅測定回路４は、タイミング発
生回路３におけるカウンタ３０の設定の変更、すなわ
ち、カウンタ３０のカウント値を変更してｎ周期分（ｎ
は正の整数）における測定を行っても良い。いずれにせ
よ時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎは、入力ク
ロック信号ＣＫＡの周期に応じた時間幅測定結果とな
り、その周期はタイミング発生回路３のカウンタ３０の
設定に応じて変化することとなる。
生回路３におけるカウンタ３０の設定の変更、すなわ
ち、カウンタ３０のカウント値を変更してｎ周期分（ｎ
は正の整数）における測定を行っても良い。いずれにせ
よ時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎは、入力ク
ロック信号ＣＫＡの周期に応じた時間幅測定結果とな
り、その周期はタイミング発生回路３のカウンタ３０の
設定に応じて変化することとなる。
【００７９】［５．演算回路５（回路：図１，図１０参
照）］演算回路５は、その入力Ｘ１〜Ｘｎに時間幅測定
回路４におけるラッチ４３の出力Ｑ１〜Ｑｎを受け、そ
れらに対してタイミング発生回路３の設定に応じた演算
を行い、その演算結果を入力クロック信号ＣＫＡの半周
期分（Ｔ／２）に相当する演算結果Ｙ１〜Ｙｎとして出
力するように設けられている。
照）］演算回路５は、その入力Ｘ１〜Ｘｎに時間幅測定
回路４におけるラッチ４３の出力Ｑ１〜Ｑｎを受け、そ
れらに対してタイミング発生回路３の設定に応じた演算
を行い、その演算結果を入力クロック信号ＣＫＡの半周
期分（Ｔ／２）に相当する演算結果Ｙ１〜Ｙｎとして出
力するように設けられている。
【００８０】［５ａ．演算回路５の他との関係（回路：
図１，図１０、動作：図２参照）］既にタイミング発生
回路３及び時間幅測定回路４で説明を行ったが、図２の
例においてタイミング発生回路３のカウンタ３０は、１
／４カウンタとして動作している。そのため時間幅測定
回路４は、入力クロック信号ＣＫＡの２周期分に応じた
時間幅を測定し、その測定結果として時間幅測定回路４
のラッチ４３の出力に「２４」に相当するラッチ出力を
作成して出力する。よって、演算回路５は、時間幅測定
回路４のラッチ４３から入力クロック信号ＣＫＡの２周
期分に応じた時間幅測定結果として「２４」に相当する
ラッチ出力を受けている。そこで演算回路５は、入力ク
ロック信号ＣＫＡの２周期分を半周期分に変換するた
め、この「２４」に相当するラッチ出力に対し１／４の
演算を行う。その結果演算回路５は、入力クロック信号
ＣＫＡの半周期分として「６」に相当する演算結果をそ
の演算出力Ｙ１〜Ｙｎに出力する。
図１，図１０、動作：図２参照）］既にタイミング発生
回路３及び時間幅測定回路４で説明を行ったが、図２の
例においてタイミング発生回路３のカウンタ３０は、１
／４カウンタとして動作している。そのため時間幅測定
回路４は、入力クロック信号ＣＫＡの２周期分に応じた
時間幅を測定し、その測定結果として時間幅測定回路４
のラッチ４３の出力に「２４」に相当するラッチ出力を
作成して出力する。よって、演算回路５は、時間幅測定
回路４のラッチ４３から入力クロック信号ＣＫＡの２周
期分に応じた時間幅測定結果として「２４」に相当する
ラッチ出力を受けている。そこで演算回路５は、入力ク
ロック信号ＣＫＡの２周期分を半周期分に変換するた
め、この「２４」に相当するラッチ出力に対し１／４の
演算を行う。その結果演算回路５は、入力クロック信号
ＣＫＡの半周期分として「６」に相当する演算結果をそ
の演算出力Ｙ１〜Ｙｎに出力する。
【００８１】つまり図２の例では、入力クロック信号Ｃ
ＫＡの半周期分は、時間幅測定回路４の遅延ライン発振
器４１の発振出力ＯＳＫ４１では「６」クロック分に相
当する時間の長さとなる。また、タイミング発生回路３
のカウンタ３０の設定変更を行い、時間幅測定回路４が
入力クロック信号ＣＫＡのｎ周期分（ｎは正の整数）に
応じた時間幅測定結果を出力する場合、演算回路５は、
入力クロック信号ＣＫＡのｎ周期分を半周期分に変換す
るため、時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対
して１／２ｎの演算を行う。
ＫＡの半周期分は、時間幅測定回路４の遅延ライン発振
器４１の発振出力ＯＳＫ４１では「６」クロック分に相
当する時間の長さとなる。また、タイミング発生回路３
のカウンタ３０の設定変更を行い、時間幅測定回路４が
入力クロック信号ＣＫＡのｎ周期分（ｎは正の整数）に
応じた時間幅測定結果を出力する場合、演算回路５は、
入力クロック信号ＣＫＡのｎ周期分を半周期分に変換す
るため、時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対
して１／２ｎの演算を行う。
【００８２】［６．実測回路６（回路：図１参照）］実
測回路６には、遅延ライン発振器（ＤＬ−ＯＳＣ）６１
及びカウンタ６２が備えられ、同期クロック信号ＰＣＫ
を受け、該同期クロック信号ＰＣＫを受けている間に遅
延ライン発振器６１が発振動作を行い、その発振出力
（ＯＳＫ６１）をカウンタ６２によりカウントし、同期
クロック信号ＰＣＫのデューティー値の変化を該カウン
タ６２の出力Ｑ１〜Ｑｎの変化に置き換えて出力するよ
うに設けられている。そして、この遅延ライン発振器６
１及びカウンタ６２は、それぞれ以下の［６−１］及び
［６−２］のとおり設けられている。
測回路６には、遅延ライン発振器（ＤＬ−ＯＳＣ）６１
及びカウンタ６２が備えられ、同期クロック信号ＰＣＫ
を受け、該同期クロック信号ＰＣＫを受けている間に遅
延ライン発振器６１が発振動作を行い、その発振出力
（ＯＳＫ６１）をカウンタ６２によりカウントし、同期
クロック信号ＰＣＫのデューティー値の変化を該カウン
タ６２の出力Ｑ１〜Ｑｎの変化に置き換えて出力するよ
うに設けられている。そして、この遅延ライン発振器６
１及びカウンタ６２は、それぞれ以下の［６−１］及び
［６−２］のとおり設けられている。
【００８３】［６−１．遅延ライン発振器６１（回路：
図１、動作：図２参照）］遅延ライン発振器６１は、幅
作成回路８から同期クロック信号ＰＣＫを受けて発振動
作を開始し、発振出力ＯＳＫ６１を作成して出力するよ
うに設けられている。
図１、動作：図２参照）］遅延ライン発振器６１は、幅
作成回路８から同期クロック信号ＰＣＫを受けて発振動
作を開始し、発振出力ＯＳＫ６１を作成して出力するよ
うに設けられている。
【００８４】なお、この遅延ライン発振器６１は、時間
幅測定回路４の遅延ライン発振器４１と同一の構成とす
ることが可能であり、具体的には、時間幅測定回路４の
遅延ライン発振器４１を示す図１２、図１５または図１
６の構成とすることができる。その場合、遅延ライン発
振器相互で信号名称が異なるため、図１２の周期計測信
号２ＣＫＷは遅延ライン発振器６１においては同期クロ
ック信号ＰＣＫに置き換え、発振出力ＯＳＫ４１は、同
様に発振出力ＯＳＫ６１に置き換えることになる。
幅測定回路４の遅延ライン発振器４１と同一の構成とす
ることが可能であり、具体的には、時間幅測定回路４の
遅延ライン発振器４１を示す図１２、図１５または図１
６の構成とすることができる。その場合、遅延ライン発
振器相互で信号名称が異なるため、図１２の周期計測信
号２ＣＫＷは遅延ライン発振器６１においては同期クロ
ック信号ＰＣＫに置き換え、発振出力ＯＳＫ４１は、同
様に発振出力ＯＳＫ６１に置き換えることになる。
【００８５】［６−２．カウンタ６２（回路：図１、動
作：図２参照）］カウンタ６２は、そのクリア入力ＣＬ
に同期クロック信号ＰＣＫを受けてカウント可能な状態
となり（図２では、例えば時刻ｔ２２，ｔ３２及びｔ４
２）、そのクロック入力ＣＫに発振出力ＯＳＫ６１を受
けてそのカウント動作を行い、同期クロック信号ＰＣＫ
のパルス幅の増加、つまり同期クロック信号ＰＣＫのデ
ューティー値の変化を、カウンタ６２の出力Ｑ１〜Ｑｎ
の変化に置き換えて出力するように設けられている。
作：図２参照）］カウンタ６２は、そのクリア入力ＣＬ
に同期クロック信号ＰＣＫを受けてカウント可能な状態
となり（図２では、例えば時刻ｔ２２，ｔ３２及びｔ４
２）、そのクロック入力ＣＫに発振出力ＯＳＫ６１を受
けてそのカウント動作を行い、同期クロック信号ＰＣＫ
のパルス幅の増加、つまり同期クロック信号ＰＣＫのデ
ューティー値の変化を、カウンタ６２の出力Ｑ１〜Ｑｎ
の変化に置き換えて出力するように設けられている。
【００８６】［７．一致回路７（回路：図１、動作：図
２参照）］一致回路７は、演算回路５から受けた入力ク
ロック信号ＣＫＡの半周期分に相当する演算出力Ｙ１〜
Ｙｎを一方の側の入力Ａ１〜Ａｎに受け、実測回路６か
ら同期クロック信号ＰＣＫのデューティー値に応じて変
化するカウンタ６２の出力Ｑ１〜Ｑｎを他方の側の入力
Ｂ１〜Ｂｎに受け、両側の入力値が一致したときに一致
出力ＳＡを出力し、同期クロック信号ＰＣＫのデューテ
ィーが５０％のパルス幅に達したことを、一致出力ＳＡ
の出力に置き換えて出力するように設けられている。
２参照）］一致回路７は、演算回路５から受けた入力ク
ロック信号ＣＫＡの半周期分に相当する演算出力Ｙ１〜
Ｙｎを一方の側の入力Ａ１〜Ａｎに受け、実測回路６か
ら同期クロック信号ＰＣＫのデューティー値に応じて変
化するカウンタ６２の出力Ｑ１〜Ｑｎを他方の側の入力
Ｂ１〜Ｂｎに受け、両側の入力値が一致したときに一致
出力ＳＡを出力し、同期クロック信号ＰＣＫのデューテ
ィーが５０％のパルス幅に達したことを、一致出力ＳＡ
の出力に置き換えて出力するように設けられている。
【００８７】以上のように、図２において一致回路７
は、タイミング発生回路３、時間幅測定回路４及び演算
回路５の働きにより、演算回路５から入力クロック信号
ＣＫＡの半周期分に相当する演算出力として「６」に相
当する演算出力を、その一方の側の入力Ａ１〜Ａｎに受
けている。すなわち、図２において、入力クロック信号
ＣＫＡの半周期分は、時間幅測定回路４の遅延ライン発
振器４１の発振出力ＯＳＫ４１では「６」クロック分に
相当することになる。また、時間幅測定回路４及び実測
回路６の遅延ライン発振器４１及び６１は、その各々の
発振出力ＯＳＫ４１及びＯＳＫ６１が同一の出力周波数
であるため、入力クロック信号ＣＫＡの半周期分は、発
振出力ＯＳＫ６１でも「６」クロック分に相当すること
になる。
は、タイミング発生回路３、時間幅測定回路４及び演算
回路５の働きにより、演算回路５から入力クロック信号
ＣＫＡの半周期分に相当する演算出力として「６」に相
当する演算出力を、その一方の側の入力Ａ１〜Ａｎに受
けている。すなわち、図２において、入力クロック信号
ＣＫＡの半周期分は、時間幅測定回路４の遅延ライン発
振器４１の発振出力ＯＳＫ４１では「６」クロック分に
相当することになる。また、時間幅測定回路４及び実測
回路６の遅延ライン発振器４１及び６１は、その各々の
発振出力ＯＳＫ４１及びＯＳＫ６１が同一の出力周波数
であるため、入力クロック信号ＣＫＡの半周期分は、発
振出力ＯＳＫ６１でも「６」クロック分に相当すること
になる。
【００８８】そこで、実測回路６のカウンタ６２は、ク
リア入力ＣＬに同期クロック信号ＰＣＫを受けてカウン
ト可能な状態となり（図２では、例えば時刻ｔ２２，ｔ
３２及びｔ４２）、該クロック入力ＣＫに発振出力ＯＳ
Ｋ６１を受けてそのカウント動作を行い、発振出力ＯＳ
Ｋ６１が「６」クロック分出力し、それを受けたカウン
タ６２が「６」に相当するカウント出力Ｑ１〜Ｑｎを出
力すると（図２では、例えば時刻ｔ２３，３３及びｔ４
３）、一致回路７は、その両側の入力が「６」となって
一致して一致出力ＳＡを作成して出力する。
リア入力ＣＬに同期クロック信号ＰＣＫを受けてカウン
ト可能な状態となり（図２では、例えば時刻ｔ２２，ｔ
３２及びｔ４２）、該クロック入力ＣＫに発振出力ＯＳ
Ｋ６１を受けてそのカウント動作を行い、発振出力ＯＳ
Ｋ６１が「６」クロック分出力し、それを受けたカウン
タ６２が「６」に相当するカウント出力Ｑ１〜Ｑｎを出
力すると（図２では、例えば時刻ｔ２３，３３及びｔ４
３）、一致回路７は、その両側の入力が「６」となって
一致して一致出力ＳＡを作成して出力する。
【００８９】つまり、一致回路７が一致出力ＳＡを出力
する位置は、図２の時刻ｔ２２，ｔ３２及びｔ４２から
見れば入力クロック信号ＣＫＡの半周期分となり、一致
回路７は、同期クロック信号ＰＣＫのデューティーが５
０％のパルス幅に達したことを一致出力ＳＡの出力に置
き換えて出力しているのである。
する位置は、図２の時刻ｔ２２，ｔ３２及びｔ４２から
見れば入力クロック信号ＣＫＡの半周期分となり、一致
回路７は、同期クロック信号ＰＣＫのデューティーが５
０％のパルス幅に達したことを一致出力ＳＡの出力に置
き換えて出力しているのである。
【００９０】［８．幅作成回路８（回路：図１、動作：
図２参照）］幅作成回路８には、ＲＳフリップフロップ
（ＲＳ−ＦＦ）８ａが備えられ、内部トリガ信号ＰＨＴ
を受けて同期クロック信号ＰＣＫの立ち上げ動作を行
い、一致出力ＳＡを受けて同期クロック信号ＰＣＫをデ
ューティー５０％に対応するタイミング位置で立ち下げ
動作を行うように設けられている。
図２参照）］幅作成回路８には、ＲＳフリップフロップ
（ＲＳ−ＦＦ）８ａが備えられ、内部トリガ信号ＰＨＴ
を受けて同期クロック信号ＰＣＫの立ち上げ動作を行
い、一致出力ＳＡを受けて同期クロック信号ＰＣＫをデ
ューティー５０％に対応するタイミング位置で立ち下げ
動作を行うように設けられている。
【００９１】そこでＲＳ−ＦＦ８ａは、図２の例えば時
刻ｔ２２（すなわち、入力クロック信号ＣＫ１の立ち上
がりと同一のタイミング）に、そのセット入力Ｓに位相
トリガ作成回路２から内部トリガ信号ＰＨＴを受けて同
期クロック信号ＰＣＫを立ち上げる。
刻ｔ２２（すなわち、入力クロック信号ＣＫ１の立ち上
がりと同一のタイミング）に、そのセット入力Ｓに位相
トリガ作成回路２から内部トリガ信号ＰＨＴを受けて同
期クロック信号ＰＣＫを立ち上げる。
【００９２】その後、図２の時刻ｔ２３に、そのリセッ
ト入力Ｒに一致回路７から一致出力ＳＡを受けたＲＳ−
ＦＦ８ａは、同期クロック信号ＰＣＫを立ち下げるが、
図２の時刻ｔ２３は、図２の時刻ｔ２２から見れば入力
クロック信号ＣＫＡの半周期分であるので、同期クロッ
ク信号ＰＣＫはデューティー５０％に対応するタイミン
グ位置で立ち下がることになる。
ト入力Ｒに一致回路７から一致出力ＳＡを受けたＲＳ−
ＦＦ８ａは、同期クロック信号ＰＣＫを立ち下げるが、
図２の時刻ｔ２３は、図２の時刻ｔ２２から見れば入力
クロック信号ＣＫＡの半周期分であるので、同期クロッ
ク信号ＰＣＫはデューティー５０％に対応するタイミン
グ位置で立ち下がることになる。
【００９３】以後、同様に位相トリガ作成回路２は、新
たな選択トリガ信号ＳＴＧが到来するまでの間、選択ト
リガ信号ＳＴＧを受けたときを除き、選択トリガ信号Ｓ
ＴＧを受けたときに応じた入力クロック信号ＣＫＡの位
相位置（図２の時刻ｔ２０の位置を除いた各ｚ１の位
置）すなわち、図２の時刻ｔ２０を除いた入力クロック
信号ＣＫ１の立ち上がりと同一のタイミングで内部トリ
ガ信号ＰＨＴを作成する。そして、この位相トリガ作成
回路２からの内部トリガ信号ＰＨＴを受けたＲＳ−ＦＦ
８ａは、同期クロック信号ＰＣＫの立ち上げ動作を行う
とともに、一致回路７からの一致出力ＳＡを受けたＲＳ
−ＦＦ８ａは、同期クロック信号ＰＣＫをデューティー
５０％に対応するタイミング位置で立ち下げ動作を行
う。
たな選択トリガ信号ＳＴＧが到来するまでの間、選択ト
リガ信号ＳＴＧを受けたときを除き、選択トリガ信号Ｓ
ＴＧを受けたときに応じた入力クロック信号ＣＫＡの位
相位置（図２の時刻ｔ２０の位置を除いた各ｚ１の位
置）すなわち、図２の時刻ｔ２０を除いた入力クロック
信号ＣＫ１の立ち上がりと同一のタイミングで内部トリ
ガ信号ＰＨＴを作成する。そして、この位相トリガ作成
回路２からの内部トリガ信号ＰＨＴを受けたＲＳ−ＦＦ
８ａは、同期クロック信号ＰＣＫの立ち上げ動作を行う
とともに、一致回路７からの一致出力ＳＡを受けたＲＳ
−ＦＦ８ａは、同期クロック信号ＰＣＫをデューティー
５０％に対応するタイミング位置で立ち下げ動作を行
う。
【００９４】［８−１．幅作成回路８の具体的な動作―
新たなＳＴＧ（回路：図１、動作：図２参照）］また、
図１のクロック切換回路３０１は、出力すべき同期クロ
ック信号ＰＣＫを、入力クロック信号ＣＫ１から入力ク
ロック信号ＣＫ２に切換えるため、同期クロック信号Ｐ
ＣＫの出力が立ち下がったときより少し遅れたタイミン
グで且つ入力クロック信号ＣＫ２の立ち上がりと同一の
タイミング（例えば、図２の時刻ｔ３０）で、クロック
切換信号ＳＥＬをＨレベルからＬレベルに変化させる
と、クロック切換回路３０１の位相トリガ作成回路２
は、この時刻ｔ３０を除き、この時刻ｔ３０に対応した
入力クロック信号ＣＫＡの位相位置、つまり時刻ｔ３２
（すなわち、入力クロック信号ＣＫ２の立ち上がりと同
一のタイミング）で新たな内部トリガ信号ＰＨＴを作成
する。そして、この位相トリガ作成回路２からの内部ト
リガ信号ＰＨＴを受けた幅作成回路８のＲＳ−ＦＦ８ａ
は、同期クロック信号ＰＣＫを立ち上げる。その後、一
致回路７は、時刻ｔ３３に一致出力ＳＡを作成し、この
一致出力ＳＡをそのリセット入力Ｒに受けたＲＳ−ＦＦ
８ａは、時刻ｔ３３に同期クロック信号ＰＣＫを立ち下
げるが、この時刻ｔ３３は、時刻ｔ３２から見れば入力
クロック信号ＣＫＡの半周期分であるので、同期クロッ
ク信号ＰＣＫはデューティー５０％に対応するタイミン
グ位置で立ち下がることになる。
新たなＳＴＧ（回路：図１、動作：図２参照）］また、
図１のクロック切換回路３０１は、出力すべき同期クロ
ック信号ＰＣＫを、入力クロック信号ＣＫ１から入力ク
ロック信号ＣＫ２に切換えるため、同期クロック信号Ｐ
ＣＫの出力が立ち下がったときより少し遅れたタイミン
グで且つ入力クロック信号ＣＫ２の立ち上がりと同一の
タイミング（例えば、図２の時刻ｔ３０）で、クロック
切換信号ＳＥＬをＨレベルからＬレベルに変化させる
と、クロック切換回路３０１の位相トリガ作成回路２
は、この時刻ｔ３０を除き、この時刻ｔ３０に対応した
入力クロック信号ＣＫＡの位相位置、つまり時刻ｔ３２
（すなわち、入力クロック信号ＣＫ２の立ち上がりと同
一のタイミング）で新たな内部トリガ信号ＰＨＴを作成
する。そして、この位相トリガ作成回路２からの内部ト
リガ信号ＰＨＴを受けた幅作成回路８のＲＳ−ＦＦ８ａ
は、同期クロック信号ＰＣＫを立ち上げる。その後、一
致回路７は、時刻ｔ３３に一致出力ＳＡを作成し、この
一致出力ＳＡをそのリセット入力Ｒに受けたＲＳ−ＦＦ
８ａは、時刻ｔ３３に同期クロック信号ＰＣＫを立ち下
げるが、この時刻ｔ３３は、時刻ｔ３２から見れば入力
クロック信号ＣＫＡの半周期分であるので、同期クロッ
ク信号ＰＣＫはデューティー５０％に対応するタイミン
グ位置で立ち下がることになる。
【００９５】以後、同様に位相トリガ作成回路２は、次
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（図２の時刻ｔ３０の位置を除いた各ｚ２の
位置）すなわち、時刻ｔ３０を除いた入力クロック信号
ＣＫ２の立ち上がりと同一のタイミングで内部トリガ信
号ＰＨＴを作成し、それを受けたＲＳ−ＦＦ８ａは、同
期クロック信号ＰＣＫの立ち上げ動作を行うとともに、
一致回路７は一致出力ＳＡを作成し、それを受けたＲＳ
−ＦＦ８ａは、同期クロック信号ＰＣＫをデューティー
５０％に対応するタイミング位置で立ち下げ動作を行
う。
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（図２の時刻ｔ３０の位置を除いた各ｚ２の
位置）すなわち、時刻ｔ３０を除いた入力クロック信号
ＣＫ２の立ち上がりと同一のタイミングで内部トリガ信
号ＰＨＴを作成し、それを受けたＲＳ−ＦＦ８ａは、同
期クロック信号ＰＣＫの立ち上げ動作を行うとともに、
一致回路７は一致出力ＳＡを作成し、それを受けたＲＳ
−ＦＦ８ａは、同期クロック信号ＰＣＫをデューティー
５０％に対応するタイミング位置で立ち下げ動作を行
う。
【００９６】ところで、時刻ｔ３０から時刻３２までの
時間幅は、入力クロック信号ＣＫ２の１周期（Ｔ）分と
なる。したがって、本発明のクロック切換回路３０１
は、時刻ｔ３０の少し前で入力クロック信号ＣＫ１がＬ
レベルとなった後に、時刻ｔ３０で出力すべき同期クロ
ック信号を入力クロック信号ＣＫ１から入力クロック信
号ＣＫ２に切換えると、同期クロック信号ＰＣＫのＬレ
ベルの幅は、入力クロック信号ＣＫ２の１周期（Ｔ）以
上、且つ３／２周期（１．５Ｔ）以下となることが分か
る。
時間幅は、入力クロック信号ＣＫ２の１周期（Ｔ）分と
なる。したがって、本発明のクロック切換回路３０１
は、時刻ｔ３０の少し前で入力クロック信号ＣＫ１がＬ
レベルとなった後に、時刻ｔ３０で出力すべき同期クロ
ック信号を入力クロック信号ＣＫ１から入力クロック信
号ＣＫ２に切換えると、同期クロック信号ＰＣＫのＬレ
ベルの幅は、入力クロック信号ＣＫ２の１周期（Ｔ）以
上、且つ３／２周期（１．５Ｔ）以下となることが分か
る。
【００９７】［８−２．幅作成回路８の具体的な動作―
その後のＳＴＧ（回路：図１、動作：図２参照）］さら
に、図１のクロック切換回路３０１では、出力すべき同
期クロック信号ＰＣＫを、入力クロック信号ＣＫ２から
入力クロック信号ＣＫ１に切換えるため、同期クロック
信号ＰＣＫの出力がまだ立ち下がっていない状態のとき
に、入力クロック信号ＣＫ１の立ち上がりと同一のタイ
ミング（例えば、図２の時刻ｔ４０）でクロック切換信
号ＳＥＬをＬレベルからＨレベルに変化させると、この
クロック切換回路３０１の位相トリガ作成回路２は、時
刻ｔ４０で次の新たな選択トリガ信号ＳＴＧの到来を受
ける。
その後のＳＴＧ（回路：図１、動作：図２参照）］さら
に、図１のクロック切換回路３０１では、出力すべき同
期クロック信号ＰＣＫを、入力クロック信号ＣＫ２から
入力クロック信号ＣＫ１に切換えるため、同期クロック
信号ＰＣＫの出力がまだ立ち下がっていない状態のとき
に、入力クロック信号ＣＫ１の立ち上がりと同一のタイ
ミング（例えば、図２の時刻ｔ４０）でクロック切換信
号ＳＥＬをＬレベルからＨレベルに変化させると、この
クロック切換回路３０１の位相トリガ作成回路２は、時
刻ｔ４０で次の新たな選択トリガ信号ＳＴＧの到来を受
ける。
【００９８】位相トリガ作成回路２は、この時刻ｔ４０
を除き、時刻ｔ４０に対応した入力クロック信号ＣＫＡ
の位相位置つまり図２の時刻ｔ４２（すなわち、入力ク
ロック信号ＣＫ１の立ち上がりと同一のタイミング）で
新たな内部トリガ信号ＰＨＴを作成し、それを受けたＲ
Ｓ−ＦＦ８ａは、同期クロック信号ＰＣＫを立ち上げ
る。
を除き、時刻ｔ４０に対応した入力クロック信号ＣＫＡ
の位相位置つまり図２の時刻ｔ４２（すなわち、入力ク
ロック信号ＣＫ１の立ち上がりと同一のタイミング）で
新たな内部トリガ信号ＰＨＴを作成し、それを受けたＲ
Ｓ−ＦＦ８ａは、同期クロック信号ＰＣＫを立ち上げ
る。
【００９９】その後、一致回路７は時刻ｔ４３に一致出
力ＳＡを作成し、この一致出力ＳＡをそのリセット入力
Ｒに受けたＲＳ−ＦＦ８ａは、時刻ｔ４３に同期クロッ
ク信号ＰＣＫを立ち下げるが、時刻ｔ４３は時刻ｔ４２
から見れば入力クロック信号ＣＫＡの半周期分であるの
で、同期クロック信号ＰＣＫはデューティー５０％に対
応するタイミング位置で立ち下がることになる。
力ＳＡを作成し、この一致出力ＳＡをそのリセット入力
Ｒに受けたＲＳ−ＦＦ８ａは、時刻ｔ４３に同期クロッ
ク信号ＰＣＫを立ち下げるが、時刻ｔ４３は時刻ｔ４２
から見れば入力クロック信号ＣＫＡの半周期分であるの
で、同期クロック信号ＰＣＫはデューティー５０％に対
応するタイミング位置で立ち下がることになる。
【０１００】以後、同様に位相トリガ作成回路２は、次
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（図２の時刻ｔ４０の位置を除いた各ｚ１の
位置）すなわち、時刻ｔ４０を除いた入力クロック信号
ＣＫ１の立ち上がりと同一のタイミングで内部トリガ信
号ＰＨＴを作成する。そして、この位相トリガ作成回路
２からの内部トリガ信号ＰＨＴを受けたＲＳ−ＦＦ８ａ
は、同期クロック信号ＰＣＫの立ち上げ動作を行うとと
もに、一致回路７は一致出力ＳＡを作成し、この一致出
力ＳＡを受けたＲＳ−ＦＦ８ａは、同期クロック信号Ｐ
ＣＫをデューティー５０％に対応するタイミング位置で
立ち下げ動作を行う
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（図２の時刻ｔ４０の位置を除いた各ｚ１の
位置）すなわち、時刻ｔ４０を除いた入力クロック信号
ＣＫ１の立ち上がりと同一のタイミングで内部トリガ信
号ＰＨＴを作成する。そして、この位相トリガ作成回路
２からの内部トリガ信号ＰＨＴを受けたＲＳ−ＦＦ８ａ
は、同期クロック信号ＰＣＫの立ち上げ動作を行うとと
もに、一致回路７は一致出力ＳＡを作成し、この一致出
力ＳＡを受けたＲＳ−ＦＦ８ａは、同期クロック信号Ｐ
ＣＫをデューティー５０％に対応するタイミング位置で
立ち下げ動作を行う
【０１０１】ところで、図２の時刻ｔ４０から時刻４２
までの時間幅は、入力クロック信号ＣＫ１の１周期
（Ｔ）分である。したがって、本発明のクロック切換回
路３０１は、時刻ｔ４０で入力クロック信号ＣＫ２がま
だ立ち下がっていない状態で、出力すべき同期クロック
信号を入力クロック信号ＣＫ２から入力クロック信号Ｃ
Ｋ１に切換えても、同期クロック信号ＰＣＫのＬレベル
の幅は、入力クロック信号ＣＫ２の１／２周期（Ｔ／
２）以上且つ１周期（Ｔ）以下となることが分かる。
までの時間幅は、入力クロック信号ＣＫ１の１周期
（Ｔ）分である。したがって、本発明のクロック切換回
路３０１は、時刻ｔ４０で入力クロック信号ＣＫ２がま
だ立ち下がっていない状態で、出力すべき同期クロック
信号を入力クロック信号ＣＫ２から入力クロック信号Ｃ
Ｋ１に切換えても、同期クロック信号ＰＣＫのＬレベル
の幅は、入力クロック信号ＣＫ２の１／２周期（Ｔ／
２）以上且つ１周期（Ｔ）以下となることが分かる。
【０１０２】［Ａ２．第１の実施形態の作用・効果］
［Ａ２ａ．図１のクロック切換回路３０１のまとめ（回
路：図１、動作：図２参照）］以上、説明を行った図２
の各ｚ１及びｚ２の位置は、それぞれ順に入力クロック
信号ＣＫ１，入力クロック信号ＣＫ２の立ち上がり位置
と同一の位相位置である。そのため、同期クロック信号
ＰＣＫの周期は、入力クロック信号ＣＫ１，ＣＫ２と同
一であり、同様に繰り返し周波数も入力クロック信号Ｃ
Ｋ１，ＣＫ２と同一となる。
路：図１、動作：図２参照）］以上、説明を行った図２
の各ｚ１及びｚ２の位置は、それぞれ順に入力クロック
信号ＣＫ１，入力クロック信号ＣＫ２の立ち上がり位置
と同一の位相位置である。そのため、同期クロック信号
ＰＣＫの周期は、入力クロック信号ＣＫ１，ＣＫ２と同
一であり、同様に繰り返し周波数も入力クロック信号Ｃ
Ｋ１，ＣＫ２と同一となる。
【０１０３】上述のとおり、本実施形態のクロック切換
回路３０１は、入力クロック信号ＣＫ１またはＣＫ２の
立ち上がりと同一のタイミングで、クロック切換信号Ｓ
ＥＬをＨレベルまたはＬレベルに変化させると、立ち上
がりのタイミングが同一であった側の入力クロック信号
ＣＫ１またはＣＫ２に切換えて出力することが可能であ
り、しかもデューティー５０％に対応するタイミング位
置で立ち下がり、そのＬレベルの時間幅は、入力クロッ
ク信号ＣＫＡの１／２周期以上３／２周期以下となる同
期クロック信号ＰＣＫを作成して出力するように設けら
れている。
回路３０１は、入力クロック信号ＣＫ１またはＣＫ２の
立ち上がりと同一のタイミングで、クロック切換信号Ｓ
ＥＬをＨレベルまたはＬレベルに変化させると、立ち上
がりのタイミングが同一であった側の入力クロック信号
ＣＫ１またはＣＫ２に切換えて出力することが可能であ
り、しかもデューティー５０％に対応するタイミング位
置で立ち下がり、そのＬレベルの時間幅は、入力クロッ
ク信号ＣＫＡの１／２周期以上３／２周期以下となる同
期クロック信号ＰＣＫを作成して出力するように設けら
れている。
【０１０４】また、クロック切換信号ＳＥＬのＨレベル
またはＬレベルの変化と、切換えられ出力される同期ク
ロック信号ＰＣＫの立ち上がりのタイミングとが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と、切換えられ出力
される同期クロック信号ＰＣＫとは、同期関係にあるこ
とが分かる。
またはＬレベルの変化と、切換えられ出力される同期ク
ロック信号ＰＣＫの立ち上がりのタイミングとが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と、切換えられ出力
される同期クロック信号ＰＣＫとは、同期関係にあるこ
とが分かる。
【０１０５】［Ａ２ｂ．図１のクロック切換回路３０１
の特徴的な動作（回路：図１，図２６，図２７、動作：
図２，図１４参照）］本実施形態のクロック切換回路３
０１において、図２７で示す入力クロック信号ＣＫ１，
ＣＫ２は、そのどちらも本発明のクロック切換回路３０
１に加えられていない。つまり、図２の入力クロック信
号ＣＫ１及びＣＫ２は、クロック切換回路３０１から見
れば、仮想の信号であることが分かる。但し、図２で
は、仮想の信号である入力クロック信号ＣＫ１または入
力クロック信号ＣＫ２へ切換えるために、それらの立ち
上がりと同一のタイミングでクロック切換信号ＳＥＬを
ＨレベルまたはＬレベルに変化させていることが分か
る。
の特徴的な動作（回路：図１，図２６，図２７、動作：
図２，図１４参照）］本実施形態のクロック切換回路３
０１において、図２７で示す入力クロック信号ＣＫ１，
ＣＫ２は、そのどちらも本発明のクロック切換回路３０
１に加えられていない。つまり、図２の入力クロック信
号ＣＫ１及びＣＫ２は、クロック切換回路３０１から見
れば、仮想の信号であることが分かる。但し、図２で
は、仮想の信号である入力クロック信号ＣＫ１または入
力クロック信号ＣＫ２へ切換えるために、それらの立ち
上がりと同一のタイミングでクロック切換信号ＳＥＬを
ＨレベルまたはＬレベルに変化させていることが分か
る。
【０１０６】つまり、本実施形態のクロック切換回路３
０１は、入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
（ｐは２以上の整数）のような多数の入力クロック信号
を切換える場合、それらの立ち上がりと同一のタイミン
グでクロック切換信号ＳＥＬをＨレベルまたはＬレベル
に変化させれば良いことが分かる。
０１は、入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
（ｐは２以上の整数）のような多数の入力クロック信号
を切換える場合、それらの立ち上がりと同一のタイミン
グでクロック切換信号ＳＥＬをＨレベルまたはＬレベル
に変化させれば良いことが分かる。
【０１０７】図１４は、本実施形態のクロック切換回路
３０１において、時刻ｔ５０で入力クロック信号ＣＫｐ
に切換える場合の動作を示している。この場合も上記同
様、入力クロック信号ＣＫｐは仮想の信号であるが、こ
のように任意のタイミングでクロック切換信号ＳＥＬを
ＨレベルまたはＬレベルに変化させることにより、クロ
ック切換信号ＳＥＬの変化と同一の立ち上がりタイミン
グの入力クロック信号ＣＫｐに切換えることが可能であ
り、しかもデューティー５０％に対応するタイミング位
置で立ち下がる同期クロック信号ＰＣＫを作成して出力
するように設けられていることが分かる。
３０１において、時刻ｔ５０で入力クロック信号ＣＫｐ
に切換える場合の動作を示している。この場合も上記同
様、入力クロック信号ＣＫｐは仮想の信号であるが、こ
のように任意のタイミングでクロック切換信号ＳＥＬを
ＨレベルまたはＬレベルに変化させることにより、クロ
ック切換信号ＳＥＬの変化と同一の立ち上がりタイミン
グの入力クロック信号ＣＫｐに切換えることが可能であ
り、しかもデューティー５０％に対応するタイミング位
置で立ち下がる同期クロック信号ＰＣＫを作成して出力
するように設けられていることが分かる。
【０１０８】以上のことから、本実施形態のクロック切
換回路３０１は、ただ一つの入力クロック信号ＣＫＡ
と、ただ一つのクロック切換信号ＳＥＬを加え、該クロ
ック切換信号ＳＥＬをＨレベルまたはＬレベルに変化さ
せると、このクロック切換信号ＳＥＬと同一の立ち上が
りタイミングの入力クロック信号ＣＫ１，ＣＫ２、・・
ＣＫｐに切換えることが可能であることが分かる。
換回路３０１は、ただ一つの入力クロック信号ＣＫＡ
と、ただ一つのクロック切換信号ＳＥＬを加え、該クロ
ック切換信号ＳＥＬをＨレベルまたはＬレベルに変化さ
せると、このクロック切換信号ＳＥＬと同一の立ち上が
りタイミングの入力クロック信号ＣＫ１，ＣＫ２、・・
ＣＫｐに切換えることが可能であることが分かる。
【０１０９】ところで、入力クロック信号ＣＫＡと、入
力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐは同一の繰
り返し周波数であるため、これらは交換が可能である。
つまり、本実施形態のクロック切換回路３０１は、ただ
一つの入力クロック信号ＣＫＡ（または、入力クロック
信号ＣＫ１，ＣＫ２、・・ＣＫｐのどれか一つ）と、た
だ一つのクロック切換信号ＳＥＬを加え、該クロック切
換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、該クロック切換信号ＳＥＬと同一の立ち上がりタイ
ミングの入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
に切換えることが可能であることが分かる。
力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐは同一の繰
り返し周波数であるため、これらは交換が可能である。
つまり、本実施形態のクロック切換回路３０１は、ただ
一つの入力クロック信号ＣＫＡ（または、入力クロック
信号ＣＫ１，ＣＫ２、・・ＣＫｐのどれか一つ）と、た
だ一つのクロック切換信号ＳＥＬを加え、該クロック切
換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、該クロック切換信号ＳＥＬと同一の立ち上がりタイ
ミングの入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
に切換えることが可能であることが分かる。
【０１１０】また、この際においてクロック信号の切換
によるパルスの欠損（Ｈレベルのパルス幅の欠損）は無
く、そのＬレベルのパルス幅は、どのようなタイミング
で入力クロック信号を切換えても、入力クロック信号Ｃ
ＫＡの半周期分以上、３／２周期分以下であり、デュー
ティー５０％に対応するタイミング位置で立ち下がる同
期クロック信号ＰＣＫを作成して出力するように設けら
れていることが分かる。
によるパルスの欠損（Ｈレベルのパルス幅の欠損）は無
く、そのＬレベルのパルス幅は、どのようなタイミング
で入力クロック信号を切換えても、入力クロック信号Ｃ
ＫＡの半周期分以上、３／２周期分以下であり、デュー
ティー５０％に対応するタイミング位置で立ち下がる同
期クロック信号ＰＣＫを作成して出力するように設けら
れていることが分かる。
【０１１１】さらに、クロック切換信号ＳＥＬのＨレベ
ルまたはＬレベルの変化と、切換えられ出力される同期
クロック信号ＰＣＫの立ち上がりのタイミングとが、常
に一定の時間関係にあることから、クロック切換信号Ｓ
ＥＬのＨレベルまたはＬレベルの変化と、切換えられ出
力される同期クロック信号ＰＣＫとは、同期関係にある
ことが分かる。
ルまたはＬレベルの変化と、切換えられ出力される同期
クロック信号ＰＣＫの立ち上がりのタイミングとが、常
に一定の時間関係にあることから、クロック切換信号Ｓ
ＥＬのＨレベルまたはＬレベルの変化と、切換えられ出
力される同期クロック信号ＰＣＫとは、同期関係にある
ことが分かる。
【０１１２】なお、これらは既に説明したように、時間
幅測定回路４の実施例を示す図１０において、その時間
幅測定回路４の遅延ライン発振器４１の発振出力ＯＳＫ
４１と、図１で示す実測回路６の遅延ライン発振器６１
の発振出力ＯＳＫ６１とが同一の出力周波数であり、時
間幅測定回路４はタイミング発生回路３の設定により入
力クロック信号ＣＫＡのｎ周期分（ｎは正の整数）に応
じた時間幅測定結果を出し、演算回路５は受けた時間幅
測定結果すなわち時間幅測定回路４のラッチ出力Ｑ１〜
Ｑｎに対して１／２ｎの演算を行う場合の動作である。
幅測定回路４の実施例を示す図１０において、その時間
幅測定回路４の遅延ライン発振器４１の発振出力ＯＳＫ
４１と、図１で示す実測回路６の遅延ライン発振器６１
の発振出力ＯＳＫ６１とが同一の出力周波数であり、時
間幅測定回路４はタイミング発生回路３の設定により入
力クロック信号ＣＫＡのｎ周期分（ｎは正の整数）に応
じた時間幅測定結果を出し、演算回路５は受けた時間幅
測定結果すなわち時間幅測定回路４のラッチ出力Ｑ１〜
Ｑｎに対して１／２ｎの演算を行う場合の動作である。
【０１１３】［Ｂ．第１の実施形態の変形例］前記第１
の実施形態における図１２に示す時間幅測定回路４の遅
延ライン発振器４１は、変形例として、図１５または図
１６で示す構成としても良い。
の実施形態における図１２に示す時間幅測定回路４の遅
延ライン発振器４１は、変形例として、図１５または図
１６で示す構成としても良い。
【０１１４】すなわち、図１５は、ＮＡＮＤゲート４１
ａ及びインバータ４１ｂからなる部分について、図１２
では１段で構成したが、これを２段として構成としたも
のである。その結果、インバータ４１ｃの遅延時間を無
視すれば、この図１５における発振出力ＯＳＫ４１の周
期は、図１２における発振出力ＯＳＫ４１の２倍とな
る。
ａ及びインバータ４１ｂからなる部分について、図１２
では１段で構成したが、これを２段として構成としたも
のである。その結果、インバータ４１ｃの遅延時間を無
視すれば、この図１５における発振出力ＯＳＫ４１の周
期は、図１２における発振出力ＯＳＫ４１の２倍とな
る。
【０１１５】また、図１６は、ＮＡＮＤゲート４１ａ及
びインバータ４１ｂからなる部分をより一般化して、ｍ
（ｍは正の整数）段用いた構成としたものである。この
場合、インバータ４１ｃの遅延時間を、上記と同様に無
視すれば、この図１６の発振出力ＯＳＫ４１の周期は、
図１２のｍ倍となる。
びインバータ４１ｂからなる部分をより一般化して、ｍ
（ｍは正の整数）段用いた構成としたものである。この
場合、インバータ４１ｃの遅延時間を、上記と同様に無
視すれば、この図１６の発振出力ＯＳＫ４１の周期は、
図１２のｍ倍となる。
【０１１６】［Ｃ．第２の実施形態］前記第１の実施形
態によると、位相トリガ作成回路２において図５のタイ
ミング発生回路２１は、２つの発振制御信号ＣＴ１及び
ＣＴ２を作成して出力するため、これに対応して位相位
置付与回路は、２つの位相位置付与回路２０Ａ及び２０
Ｂを備えた構成となっている。しかし、この構成では、
入力クロック信号ＣＫＡの繰り返し周波数が変動する場
合や、そのデューティーが６０％を大きく超えて過大と
なった場合や４０％大きく下まわって過小となった場合
には、正常な発振制御信号ＣＴを作成できず、結果とし
て位相トリガ作成回路２が所望の内部トリガ信号ＰＨＴ
を作成し出力できないことがある。
態によると、位相トリガ作成回路２において図５のタイ
ミング発生回路２１は、２つの発振制御信号ＣＴ１及び
ＣＴ２を作成して出力するため、これに対応して位相位
置付与回路は、２つの位相位置付与回路２０Ａ及び２０
Ｂを備えた構成となっている。しかし、この構成では、
入力クロック信号ＣＫＡの繰り返し周波数が変動する場
合や、そのデューティーが６０％を大きく超えて過大と
なった場合や４０％大きく下まわって過小となった場合
には、正常な発振制御信号ＣＴを作成できず、結果とし
て位相トリガ作成回路２が所望の内部トリガ信号ＰＨＴ
を作成し出力できないことがある。
【０１１７】本実施形態は、このようなケースに対応す
るものであり、図１７は、本実施形態の位相トリガ作成
回路を示すブロック回路図である。また、図１８は、こ
の図１７の位相トリガ作成回路２の動作を示すタイミン
グチャートである。
るものであり、図１７は、本実施形態の位相トリガ作成
回路を示すブロック回路図である。また、図１８は、こ
の図１７の位相トリガ作成回路２の動作を示すタイミン
グチャートである。
【０１１８】［Ｃ１．第２の実施形態の構成］本実施形
態の位相トリガ作成回路２には、遅延回路１０５，１０
７及びインバータ１０６から構成されるタイミング発生
回路２１，位相位置付与回路２０Ａ，２０Ｂ，２０Ｃ，
２０Ｄ，ＯＲゲート２２ｂが備えられている。そして、
このような位相トリガ作成回路２において、そのそのタ
イミング発生回路２１は、入力クロック信号ＣＫＡを受
け、その信号をそのまま発振制御信号ＣＴ１として作成
して出力するように設けられている。同様に遅延回路１
０５は、受けた入力クロック信号ＣＫＡを一定時間ｔｄ
１２遅延させ、発振制御信号ＣＴ２を作成して出力する
ように設けられている。また、インバータ１０６は受け
た入力クロック信号ＣＫＡを反転し、この入力クロック
信号ＣＫＡの周波数変動にかかわらず位相を１８０度遅
延させ、発振制御信号ＣＴ３を作成して出力するように
設けられている。さらに遅延回路１０７は、受けた発振
制御信号ＣＴ３を一定時間ｔｄ１３遅延させ、発振制御
信号ＣＴ４を作成して出力するように設けられている。
態の位相トリガ作成回路２には、遅延回路１０５，１０
７及びインバータ１０６から構成されるタイミング発生
回路２１，位相位置付与回路２０Ａ，２０Ｂ，２０Ｃ，
２０Ｄ，ＯＲゲート２２ｂが備えられている。そして、
このような位相トリガ作成回路２において、そのそのタ
イミング発生回路２１は、入力クロック信号ＣＫＡを受
け、その信号をそのまま発振制御信号ＣＴ１として作成
して出力するように設けられている。同様に遅延回路１
０５は、受けた入力クロック信号ＣＫＡを一定時間ｔｄ
１２遅延させ、発振制御信号ＣＴ２を作成して出力する
ように設けられている。また、インバータ１０６は受け
た入力クロック信号ＣＫＡを反転し、この入力クロック
信号ＣＫＡの周波数変動にかかわらず位相を１８０度遅
延させ、発振制御信号ＣＴ３を作成して出力するように
設けられている。さらに遅延回路１０７は、受けた発振
制御信号ＣＴ３を一定時間ｔｄ１３遅延させ、発振制御
信号ＣＴ４を作成して出力するように設けられている。
【０１１９】［Ｃ２．第２の実施形態の作用・効果］以
下、本実施形態のクロック切換回路３０１における各部
の動作を、図１８を用いて時間の経過とともに詳細に説
明する。
下、本実施形態のクロック切換回路３０１における各部
の動作を、図１８を用いて時間の経過とともに詳細に説
明する。
【０１２０】すなわち、時刻ｔ２０で、位相トリガ作成
回路２の位相位置付与回路２０Ａは、発振制御信号ＣＴ
１と選択トリガ信号ＳＴＧを受け、選択トリガ信号ＳＴ
Ｇを受けたときＨレベルとなっている発振制御信号ＣＴ
１の位相位置を記憶し、時刻ｔ２０で選択トリガ信号Ｓ
ＴＧを受けたときを除き、記憶に応じた発振制御信号Ｃ
Ｔ１の位相位置で内部トリガ信号ＰＨ１を作成して出力
する。同様に位相位置付与回路２０Ｂは、発振制御信号
ＣＴ２と選択トリガ信号ＳＴＧを受け、選択トリガ信号
ＳＴＧを受けたときＨレベルとなっている発振制御信号
ＣＴ２の位相位置を記憶し、時刻ｔ２０で選択トリガ信
号ＳＴＧを受けたときを除き、記憶に応じた発振制御信
号ＣＴ２の位相位置で内部トリガ信号ＰＨ２を作成して
出力する。
回路２の位相位置付与回路２０Ａは、発振制御信号ＣＴ
１と選択トリガ信号ＳＴＧを受け、選択トリガ信号ＳＴ
Ｇを受けたときＨレベルとなっている発振制御信号ＣＴ
１の位相位置を記憶し、時刻ｔ２０で選択トリガ信号Ｓ
ＴＧを受けたときを除き、記憶に応じた発振制御信号Ｃ
Ｔ１の位相位置で内部トリガ信号ＰＨ１を作成して出力
する。同様に位相位置付与回路２０Ｂは、発振制御信号
ＣＴ２と選択トリガ信号ＳＴＧを受け、選択トリガ信号
ＳＴＧを受けたときＨレベルとなっている発振制御信号
ＣＴ２の位相位置を記憶し、時刻ｔ２０で選択トリガ信
号ＳＴＧを受けたときを除き、記憶に応じた発振制御信
号ＣＴ２の位相位置で内部トリガ信号ＰＨ２を作成して
出力する。
【０１２１】また、時刻ｔ３０で、位相トリガ作成回路
２の位相位置付与回路２０Ｃは、発振制御信号ＣＴ３と
選択トリガ信号ＳＴＧを受け、選択トリガ信号ＳＴＧを
受けたときＨレベルとなっている発振制御信号ＣＴ３の
位相位置を記憶し、時刻ｔ３０で選択トリガ信号ＳＴＧ
を受けたときを除き、記憶に応じた発振制御信号ＣＴ３
の位相位置で内部トリガ信号ＰＨ３を作成して出力す
る。同様に位相位置付与回路２０Ｄは、発振制御信号Ｃ
Ｔ４と選択トリガ信号ＳＴＧを受け、選択トリガ信号Ｓ
ＴＧを受けたときＨレベルとなっている発振制御信号Ｃ
Ｔ４の位相位置を記憶し、時刻ｔ３０で選択トリガ信号
ＳＴＧを受けたときを除き、記憶に応じた発振制御信号
ＣＴ４の位相位置で内部トリガ信号ＰＨ４を作成して出
力する。
２の位相位置付与回路２０Ｃは、発振制御信号ＣＴ３と
選択トリガ信号ＳＴＧを受け、選択トリガ信号ＳＴＧを
受けたときＨレベルとなっている発振制御信号ＣＴ３の
位相位置を記憶し、時刻ｔ３０で選択トリガ信号ＳＴＧ
を受けたときを除き、記憶に応じた発振制御信号ＣＴ３
の位相位置で内部トリガ信号ＰＨ３を作成して出力す
る。同様に位相位置付与回路２０Ｄは、発振制御信号Ｃ
Ｔ４と選択トリガ信号ＳＴＧを受け、選択トリガ信号Ｓ
ＴＧを受けたときＨレベルとなっている発振制御信号Ｃ
Ｔ４の位相位置を記憶し、時刻ｔ３０で選択トリガ信号
ＳＴＧを受けたときを除き、記憶に応じた発振制御信号
ＣＴ４の位相位置で内部トリガ信号ＰＨ４を作成して出
力する。
【０１２２】なお、本実施形態における図１７のＯＲゲ
ート２２ｂは、第１の実施形態である図５の位相トリガ
作成回路２のＯＲゲート２２と同様の働きをする。
ート２２ｂは、第１の実施形態である図５の位相トリガ
作成回路２のＯＲゲート２２と同様の働きをする。
【０１２３】したがって、本実施形態のクロック切換回
路３０１によると、入力クロック信号ＣＫＡの繰り返し
周波数が変動する場合や、そのデューティーが６０％を
大きく超えて過大となった場合または４０％を大きく下
まわって過小となった場合においても、タイミング発生
回路２１は適正な発振制御信号ＣＴを作成し、さらに位
相トリガ作成回路２は、第１の実施形態の位相トリガ作
成回路２と同様に、所望の内部トリガ信号ＰＨＴを作成
して出力することができる。
路３０１によると、入力クロック信号ＣＫＡの繰り返し
周波数が変動する場合や、そのデューティーが６０％を
大きく超えて過大となった場合または４０％を大きく下
まわって過小となった場合においても、タイミング発生
回路２１は適正な発振制御信号ＣＴを作成し、さらに位
相トリガ作成回路２は、第１の実施形態の位相トリガ作
成回路２と同様に、所望の内部トリガ信号ＰＨＴを作成
して出力することができる。
【０１２４】［Ｄ．第２の実施形態の変形例］なお、図
１７で示した位相トリガ作成回路は、その位相位置付与
回路を更に多数用いて、図１９の実施例で示す構成とし
ても良い。
１７で示した位相トリガ作成回路は、その位相位置付与
回路を更に多数用いて、図１９の実施例で示す構成とし
ても良い。
【０１２５】［Ｅ．第３の実施形態］
［Ｅ１．第３の実施形態の構成］上記第１の実施形態で
ある図１のクロック切換回路３０１では、時間幅測定回
路４の実施例を示す図１０において、その遅延ライン発
振器４１の発振出力ＯＳＫ４１と、図１における実測回
路６の遅延ライン発振器６１の発振出力ＯＳＫ６１と
が、同一の出力周波数であったが、本実施形態は、発振
出力ＯＳＫ６１と発振出力ＯＳＫ４１を異なる出力周波
数の構成としたものであり、請求項２記載の本発明に対
応する。
ある図１のクロック切換回路３０１では、時間幅測定回
路４の実施例を示す図１０において、その遅延ライン発
振器４１の発振出力ＯＳＫ４１と、図１における実測回
路６の遅延ライン発振器６１の発振出力ＯＳＫ６１と
が、同一の出力周波数であったが、本実施形態は、発振
出力ＯＳＫ６１と発振出力ＯＳＫ４１を異なる出力周波
数の構成としたものであり、請求項２記載の本発明に対
応する。
【０１２６】すなわち、本実施形態によると、具体的に
は、図１に示す本実施形態のクロック切換回路３０１
で、図１で示す実測回路６の遅延ライン発振器６１の発
振出力ＯＳＫ６１に対して時間幅測定回路４の実施例を
示す図１０において、その時間幅測定回路４の遅延ライ
ン発振器４１の発振出力ＯＳＫ４１を異なる出力周波数
とした場合、演算回路５は、その入力Ｘ１〜Ｘｎに時間
幅測定回路４のラッチ４３からのラッチ出力Ｑ１〜Ｑｎ
を受け、それらに対して上記タイミング発生回路３の設
定と共に、各遅延ライン発振器の発振出力ＯＳＫ４１と
ＯＳＫ６１の周波数比にも応じた演算を行うことにな
る。よって、演算回路５は、入力クロック信号ＣＫＡの
半周期分に相当する実測回路６のカウンタ６２の出力Ｑ
１〜Ｑｎを、演算回路５の演算結果Ｙ１〜Ｙｎに置き換
えて出力する。また、一致回路７は、演算回路５からの
演算結果Ｙ１〜Ｙｎと実測回路６からのカウント値を受
け、双方が一致したときに同期クロック信号ＰＣＫのデ
ューティーが５０％となったことを示す一致出力ＳＡを
作成して出力することになる。
は、図１に示す本実施形態のクロック切換回路３０１
で、図１で示す実測回路６の遅延ライン発振器６１の発
振出力ＯＳＫ６１に対して時間幅測定回路４の実施例を
示す図１０において、その時間幅測定回路４の遅延ライ
ン発振器４１の発振出力ＯＳＫ４１を異なる出力周波数
とした場合、演算回路５は、その入力Ｘ１〜Ｘｎに時間
幅測定回路４のラッチ４３からのラッチ出力Ｑ１〜Ｑｎ
を受け、それらに対して上記タイミング発生回路３の設
定と共に、各遅延ライン発振器の発振出力ＯＳＫ４１と
ＯＳＫ６１の周波数比にも応じた演算を行うことにな
る。よって、演算回路５は、入力クロック信号ＣＫＡの
半周期分に相当する実測回路６のカウンタ６２の出力Ｑ
１〜Ｑｎを、演算回路５の演算結果Ｙ１〜Ｙｎに置き換
えて出力する。また、一致回路７は、演算回路５からの
演算結果Ｙ１〜Ｙｎと実測回路６からのカウント値を受
け、双方が一致したときに同期クロック信号ＰＣＫのデ
ューティーが５０％となったことを示す一致出力ＳＡを
作成して出力することになる。
【０１２７】図２０は、このような本実施形態の構成に
おける図１の動作を示すタイミングチャートである。以
下、本実施形態のクロック切換回路３０１における各回
路の構成について、この図２０を用いて順次説明する。
なお、図２０において、図１に示す時間幅測定回路４の
実施例である図１０で示した時間幅測定回路４の遅延ラ
イン発振器４１の発振出力ＯＳＫ４１は、その出力周波
数が図２及び図１４の半分であり、実測回路６の遅延ラ
イン発振器６１の発振出力ＯＳＫ６１は、その出力周波
数が図２及び図１４と同一である。つまり、図２０で
は、発振出力ＯＳＫ４１の出力周波数は、発振出力ＯＳ
Ｋ６１の半分である。また、図２０においてＣＫ１及び
ＣＫ２は、切換えるべき入力クロック信号ＣＫ１，ＣＫ
２であり、繰り返し周波数は一定（周期Ｔ）であるがデ
ューティーは変動することがあるクロック信号である。
ただし、図２７で既に説明したように、これら入力クロ
ック信号ＣＫ１，ＣＫ２は、図１に示した本発明による
クロック切換回路３０１には加えない。つまり、図２０
のＣＫ１，ＣＫ２は、これらと入力クロック信号ＣＫＡ
等との関係を示すために用意したものである。
おける図１の動作を示すタイミングチャートである。以
下、本実施形態のクロック切換回路３０１における各回
路の構成について、この図２０を用いて順次説明する。
なお、図２０において、図１に示す時間幅測定回路４の
実施例である図１０で示した時間幅測定回路４の遅延ラ
イン発振器４１の発振出力ＯＳＫ４１は、その出力周波
数が図２及び図１４の半分であり、実測回路６の遅延ラ
イン発振器６１の発振出力ＯＳＫ６１は、その出力周波
数が図２及び図１４と同一である。つまり、図２０で
は、発振出力ＯＳＫ４１の出力周波数は、発振出力ＯＳ
Ｋ６１の半分である。また、図２０においてＣＫ１及び
ＣＫ２は、切換えるべき入力クロック信号ＣＫ１，ＣＫ
２であり、繰り返し周波数は一定（周期Ｔ）であるがデ
ューティーは変動することがあるクロック信号である。
ただし、図２７で既に説明したように、これら入力クロ
ック信号ＣＫ１，ＣＫ２は、図１に示した本発明による
クロック切換回路３０１には加えない。つまり、図２０
のＣＫ１，ＣＫ２は、これらと入力クロック信号ＣＫＡ
等との関係を示すために用意したものである。
【０１２８】さらに、図１に示した本発明によるクロッ
ク切換回路３０１は、図２０の時刻ｔａ０で電源を印加
したのち、時刻ｔ２０で入力クロック信号ＣＫ１の立ち
上がりとともにクロック切換信号ＳＥＬがＬレベルから
Ｈレベルに変化するものと仮定する。そして、その後本
発明によるクロック切換回路３０１は、出力すべき同期
クロック信号ＰＣＫを入力クロック信号ＣＫ１からＣＫ
２に切換えるため、時刻ｔ３０で入力クロック信号ＣＫ
２の立ち上がりとともにクロック切換信号ＳＥＬをＨレ
ベルからＬレベルに変化させ、その後出力すべき同期ク
ロック信号ＰＣＫを、入力クロック信号ＣＫ２からＣＫ
１に切換えるため、時刻ｔ４０で入力クロック信号ＣＫ
１の立ち上がりとともにクロック切換信号ＳＥＬをＬレ
ベルからＨレベルに変化させるものと仮定する。
ク切換回路３０１は、図２０の時刻ｔａ０で電源を印加
したのち、時刻ｔ２０で入力クロック信号ＣＫ１の立ち
上がりとともにクロック切換信号ＳＥＬがＬレベルから
Ｈレベルに変化するものと仮定する。そして、その後本
発明によるクロック切換回路３０１は、出力すべき同期
クロック信号ＰＣＫを入力クロック信号ＣＫ１からＣＫ
２に切換えるため、時刻ｔ３０で入力クロック信号ＣＫ
２の立ち上がりとともにクロック切換信号ＳＥＬをＨレ
ベルからＬレベルに変化させ、その後出力すべき同期ク
ロック信号ＰＣＫを、入力クロック信号ＣＫ２からＣＫ
１に切換えるため、時刻ｔ４０で入力クロック信号ＣＫ
１の立ち上がりとともにクロック切換信号ＳＥＬをＬレ
ベルからＨレベルに変化させるものと仮定する。
【０１２９】［１．エッジ検出回路１（回路：図１，図
３、動作：図２０参照）］エッジ検出回路１は、クロッ
ク切換信号ＳＥＬを受け、該クロック切換信号ＳＥＬが
ＨレベルまたはＬレベルに変化するときに、選択トリガ
信号ＳＴＧを作成して出力する。
３、動作：図２０参照）］エッジ検出回路１は、クロッ
ク切換信号ＳＥＬを受け、該クロック切換信号ＳＥＬが
ＨレベルまたはＬレベルに変化するときに、選択トリガ
信号ＳＴＧを作成して出力する。
【０１３０】そこで、エッジ検出回路１は、図２０の時
刻ｔ２０で入力クロック信号ＣＫ１の立ち上がりととも
に、ＬレベルからＨレベルに変化するクロック切換信号
ＳＥＬを受けて、選択トリガ信号ＳＴＧを作成して出力
する。また、これと同様にエッジ検出回路１は、時刻ｔ
３０で入力クロック信号ＣＫ２の立ち上がりとともに、
ＨレベルからＬレベルに変化するクロック切換信号ＳＥ
Ｌを受け、時刻ｔ４０で入力クロック信号ＣＫ１の立ち
上がりとともに、ＬレベルからＨレベルに変化するクロ
ック切換信号ＳＥＬを受けて、選択トリガ信号ＳＴＧを
作成して出力する。
刻ｔ２０で入力クロック信号ＣＫ１の立ち上がりととも
に、ＬレベルからＨレベルに変化するクロック切換信号
ＳＥＬを受けて、選択トリガ信号ＳＴＧを作成して出力
する。また、これと同様にエッジ検出回路１は、時刻ｔ
３０で入力クロック信号ＣＫ２の立ち上がりとともに、
ＨレベルからＬレベルに変化するクロック切換信号ＳＥ
Ｌを受け、時刻ｔ４０で入力クロック信号ＣＫ１の立ち
上がりとともに、ＬレベルからＨレベルに変化するクロ
ック切換信号ＳＥＬを受けて、選択トリガ信号ＳＴＧを
作成して出力する。
【０１３１】［２．位相トリガ作成回路２（回路：図
１，図５、動作：図２０参照）］位相トリガ作成回路２
は、選択トリガ信号ＳＴＧの到来したときを除き、選択
トリガ信号ＳＴＧの到来したときの入力クロック信号Ｃ
ＫＡの位相位置で内部トリガ信号ＰＨＴを作成して出力
する。すなわち、図２０の時刻ｔ２０，ｔ３０及びｔ４
０で選択トリガ信号ＳＴＧが到来すると、選択トリガ信
号ＳＴＧが到来したときを除き、選択トリガ信号ＳＴＧ
が到来したときの入力クロック信号ＣＫＡの位相位置
（図２０の時刻ｔ２０，ｔ３０及びｔ４０を除いた各ｚ
１，ｚ２の位相位置）で内部トリガ信号ＰＨＴを作成し
て出力する。
１，図５、動作：図２０参照）］位相トリガ作成回路２
は、選択トリガ信号ＳＴＧの到来したときを除き、選択
トリガ信号ＳＴＧの到来したときの入力クロック信号Ｃ
ＫＡの位相位置で内部トリガ信号ＰＨＴを作成して出力
する。すなわち、図２０の時刻ｔ２０，ｔ３０及びｔ４
０で選択トリガ信号ＳＴＧが到来すると、選択トリガ信
号ＳＴＧが到来したときを除き、選択トリガ信号ＳＴＧ
が到来したときの入力クロック信号ＣＫＡの位相位置
（図２０の時刻ｔ２０，ｔ３０及びｔ４０を除いた各ｚ
１，ｚ２の位相位置）で内部トリガ信号ＰＨＴを作成し
て出力する。
【０１３２】［３．タイミング発生回路３（回路：図
１，図１０、動作：図２０参照）］タイミング発生回路
３は、そのカウンタ３０が入力クロック信号ＣＫＡを受
けて該クロック信号のカウント動作を行い、該カウンタ
３０のカウント値の設定に対応して入力クロック信号Ｃ
ＫＡの周期に応じた基準周期信号２ＥＣＫを作成して出
力する。図２０では、カウンタ３０は、１／４カウンタ
として動作している。そのためカウンタ３０は、入力ク
ロック信号ＣＫＡの２周期に応じた基準周期信号２ＥＣ
Ｋを作成して出力する。
１，図１０、動作：図２０参照）］タイミング発生回路
３は、そのカウンタ３０が入力クロック信号ＣＫＡを受
けて該クロック信号のカウント動作を行い、該カウンタ
３０のカウント値の設定に対応して入力クロック信号Ｃ
ＫＡの周期に応じた基準周期信号２ＥＣＫを作成して出
力する。図２０では、カウンタ３０は、１／４カウンタ
として動作している。そのためカウンタ３０は、入力ク
ロック信号ＣＫＡの２周期に応じた基準周期信号２ＥＣ
Ｋを作成して出力する。
【０１３３】また、パルス幅拡幅回路３１は、基準周期
信号２ＥＣＫを受けて、入力クロック信号ＣＫＡの周期
に応じた時間幅を有し、しかも基準周期信号２ＥＣＫよ
りも若干遅れた位置（図２０の例では、入力クロック信
号ＣＫＡの２周期に応じた時間幅を有し、基準周期信号
２ＥＣＫよりも時間ｄｔだけ若干遅れた位置）まで継続
して出力する周期計測信号２ＣＫＷを作成して出力す
る。
信号２ＥＣＫを受けて、入力クロック信号ＣＫＡの周期
に応じた時間幅を有し、しかも基準周期信号２ＥＣＫよ
りも若干遅れた位置（図２０の例では、入力クロック信
号ＣＫＡの２周期に応じた時間幅を有し、基準周期信号
２ＥＣＫよりも時間ｄｔだけ若干遅れた位置）まで継続
して出力する周期計測信号２ＣＫＷを作成して出力す
る。
【０１３４】［４．時間幅測定回路４（回路：図１，図
１０、動作：図２０参照）］時間幅測定回路４は、その
遅延ライン発振器４１が周期計測信号２ＣＫＷを受けて
発振動作を開始し、発振出力ＯＳＫ４１を作成して出力
する。
１０、動作：図２０参照）］時間幅測定回路４は、その
遅延ライン発振器４１が周期計測信号２ＣＫＷを受けて
発振動作を開始し、発振出力ＯＳＫ４１を作成して出力
する。
【０１３５】また、カウンタ４２は、そのクリア入力Ｃ
Ｌに周期計測信号２ＣＫＷを受けて（例えば図２０で
は、時刻ｔａ１から）カウント動作が可能となり、その
クロック入力ＣＫに発振出力ＯＳＫ４１を受けて、該発
振出力ＯＳＫ４１のカウント動作を開始し、周期計測信
号２ＣＫＷの立ち上がりからの時間幅に応じて変化する
カウント出力Ｑ１〜Ｑｎを作成して出力する。
Ｌに周期計測信号２ＣＫＷを受けて（例えば図２０で
は、時刻ｔａ１から）カウント動作が可能となり、その
クロック入力ＣＫに発振出力ＯＳＫ４１を受けて、該発
振出力ＯＳＫ４１のカウント動作を開始し、周期計測信
号２ＣＫＷの立ち上がりからの時間幅に応じて変化する
カウント出力Ｑ１〜Ｑｎを作成して出力する。
【０１３６】さらにラッチ４３は、そのデータ入力Ｄ１
〜Ｄｎにカウンタ４２からのカウンタ出力Ｑ１〜Ｑｎを
受けてラッチ動作を待機し、そのクロック入力ＣＫに基
準周期信号２ＥＣＫの立下りを受けて（例えば図２０で
は、時刻ｔｂ１のタイミングで）、そのデータ入力Ｄ１
〜Ｄｎに受けていたカウント出力Ｑ１〜Ｑｎをラッチ
し、該カウント出力を次の基準周期信号２ＥＣＫの立下
り時まで保持するラッチ出力Ｑ１〜Ｑｎを作成して出力
する。
〜Ｄｎにカウンタ４２からのカウンタ出力Ｑ１〜Ｑｎを
受けてラッチ動作を待機し、そのクロック入力ＣＫに基
準周期信号２ＥＣＫの立下りを受けて（例えば図２０で
は、時刻ｔｂ１のタイミングで）、そのデータ入力Ｄ１
〜Ｄｎに受けていたカウント出力Ｑ１〜Ｑｎをラッチ
し、該カウント出力を次の基準周期信号２ＥＣＫの立下
り時まで保持するラッチ出力Ｑ１〜Ｑｎを作成して出力
する。
【０１３７】ところで、図２０の例では、時刻ｔａ１か
ら時刻ｔｂ１間は、入力クロック信号ＣＫＡの２周期分
の時間幅である。この間に遅延ライン発振器４１は、
「１２」クロック分の発振出力ＯＳＫ４１を作成出力
し、該発振出力ＯＳＫ４１を受けたカウンタ４２は、時
刻ｔｂ１において入力クロック信号ＣＫＡの２周期分の
時間幅に応じた「１２」カウントに相当するカウント出
力Ｑ１〜Ｑｎを作成して出力する。またラッチ４３は、
この時刻ｔｂ１のタイミングでそのデータ入力Ｄ１〜Ｄ
ｎに受けたカウンタ４２からのカウント出力Ｑ１〜Ｑｎ
をラッチする。そのため、ラッチ４３の出力は、入力ク
ロック信号ＣＫＡの２周期分に応じた時間幅測定結果と
して「１２」に相当するラッチ出力Ｑ１〜Ｑｎを作成し
て出力する。
ら時刻ｔｂ１間は、入力クロック信号ＣＫＡの２周期分
の時間幅である。この間に遅延ライン発振器４１は、
「１２」クロック分の発振出力ＯＳＫ４１を作成出力
し、該発振出力ＯＳＫ４１を受けたカウンタ４２は、時
刻ｔｂ１において入力クロック信号ＣＫＡの２周期分の
時間幅に応じた「１２」カウントに相当するカウント出
力Ｑ１〜Ｑｎを作成して出力する。またラッチ４３は、
この時刻ｔｂ１のタイミングでそのデータ入力Ｄ１〜Ｄ
ｎに受けたカウンタ４２からのカウント出力Ｑ１〜Ｑｎ
をラッチする。そのため、ラッチ４３の出力は、入力ク
ロック信号ＣＫＡの２周期分に応じた時間幅測定結果と
して「１２」に相当するラッチ出力Ｑ１〜Ｑｎを作成し
て出力する。
【０１３８】なお、時間幅測定回路４は、タイミング発
生回路３におけるカウンタ３０の設定の変更、すなわち
カウンタ３０のカウント値を変更してｎ周期分（ｎは正
の整数）における測定を行っても良い。
生回路３におけるカウンタ３０の設定の変更、すなわち
カウンタ３０のカウント値を変更してｎ周期分（ｎは正
の整数）における測定を行っても良い。
【０１３９】いずれにせよ時間幅測定回路４のラッチ出
力Ｑ１〜Ｑｎは、入力クロック信号ＣＫＡの周期に応じ
た時間幅測定結果となり、その周期はタイミング発生回
路３のカウンタ３０の設定に応じて変化する。
力Ｑ１〜Ｑｎは、入力クロック信号ＣＫＡの周期に応じ
た時間幅測定結果となり、その周期はタイミング発生回
路３のカウンタ３０の設定に応じて変化する。
【０１４０】［５．演算回路５（回路：図１，図１０参
照）］演算回路５は、その入力Ｘ１〜Ｘｎに時間幅測定
回路４のラッチ４３からラッチ出力Ｑ１〜Ｑｎを受け、
それらに対してタイミング発生回路３の設定とともに、
時間幅測定回路４と実測回路６に内蔵された遅延ライン
発振器の出力周波数の比にも応じた演算を行い、入力ク
ロック信号ＣＫＡの半周期分に相当する実測回路６のカ
ウンタ６２の出力Ｑ１〜Ｑｎを、演算回路５の演算結果
Ｙ１〜Ｙｎに置き換えて出力する。
照）］演算回路５は、その入力Ｘ１〜Ｘｎに時間幅測定
回路４のラッチ４３からラッチ出力Ｑ１〜Ｑｎを受け、
それらに対してタイミング発生回路３の設定とともに、
時間幅測定回路４と実測回路６に内蔵された遅延ライン
発振器の出力周波数の比にも応じた演算を行い、入力ク
ロック信号ＣＫＡの半周期分に相当する実測回路６のカ
ウンタ６２の出力Ｑ１〜Ｑｎを、演算回路５の演算結果
Ｙ１〜Ｙｎに置き換えて出力する。
【０１４１】既にタイミング発生回路３で説明を行った
が、図２０において図１のタイミング発生回路３のカウ
ンタ３０は、１／４カウンタとして動作している。その
ため時間幅測定回路４は、入力クロック信号ＣＫＡの２
周期分に応じた時間幅を測定し、その測定結果として時
間幅測定回路４のラッチ４３の出力に「１２」に相当す
るラッチ出力を作成して出力する。
が、図２０において図１のタイミング発生回路３のカウ
ンタ３０は、１／４カウンタとして動作している。その
ため時間幅測定回路４は、入力クロック信号ＣＫＡの２
周期分に応じた時間幅を測定し、その測定結果として時
間幅測定回路４のラッチ４３の出力に「１２」に相当す
るラッチ出力を作成して出力する。
【０１４２】そこで演算回路５は、タイミング発生回路
３の設定に応じて入力クロック信号ＣＫＡの２周期分を
入力クロック信号ＣＫＡの半周期分に変換するため時間
幅測定回路４のラッチ４３の出力「１２」に対して１／
４の演算を行う。
３の設定に応じて入力クロック信号ＣＫＡの２周期分を
入力クロック信号ＣＫＡの半周期分に変換するため時間
幅測定回路４のラッチ４３の出力「１２」に対して１／
４の演算を行う。
【０１４３】また、演算回路５は、図２０において時間
幅測定回路４及び実測回路６の各遅延ライン発振器の発
振出力ＯＳＫ４１及びＯＳＫ６１の出力周波数が異なる
（具体的には発振出力ＯＳＫ４１の出力周波数は、発振
出力ＯＳＫ６１の半分である）ことから、この周波数比
に応じた演算も行い、具体的には２倍の演算も同時に行
う。この結果、演算回路５は合計で１／４×２＝１／２
の演算を行う。つまり演算回路５は、時間幅測定回路４
のラッチ４３の出力「１２」に対して１／２の演算を行
い、演算回路５はその出力Ｙ１〜Ｙｎに「６」に相当す
る演算結果を出力する。つまり、入力クロック信号ＣＫ
Ａの半周期分は、実測回路６の遅延ライン発振器６１の
発振出力ＯＳＫ６１では「６」クロック分に相当する時
間の長さとなる。
幅測定回路４及び実測回路６の各遅延ライン発振器の発
振出力ＯＳＫ４１及びＯＳＫ６１の出力周波数が異なる
（具体的には発振出力ＯＳＫ４１の出力周波数は、発振
出力ＯＳＫ６１の半分である）ことから、この周波数比
に応じた演算も行い、具体的には２倍の演算も同時に行
う。この結果、演算回路５は合計で１／４×２＝１／２
の演算を行う。つまり演算回路５は、時間幅測定回路４
のラッチ４３の出力「１２」に対して１／２の演算を行
い、演算回路５はその出力Ｙ１〜Ｙｎに「６」に相当す
る演算結果を出力する。つまり、入力クロック信号ＣＫ
Ａの半周期分は、実測回路６の遅延ライン発振器６１の
発振出力ＯＳＫ６１では「６」クロック分に相当する時
間の長さとなる。
【０１４４】なお、タイミング発生回路３のカウンタ３
０の設定変更を行い、時間幅測定回路４が入力クロック
信号ＣＫＡのｎ周期分（ｎは正の整数）に応じた時間幅
測定結果を出力し、さらに時間幅測定回路４及び実測回
路６の遅延ライン発振器においてその各発振出力ＯＳＫ
４１及びＯＳＫ６１の出力周波数が異なる（具体的に
は、発振出力ＯＳＫ４１の出力周波数が発振出力ＯＳＫ
６１の１／ｍ（ｍは正の整数）である）場合には、演算
回路５は時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対
して１／２ｎの演算を行うと共に、時間幅測定回路４及
び実測回路６の各発振出力ＯＳＫ４１及びＯＳＫ６１の
周波数比にも応じてｍ倍の演算も同時に行う。その結
果、演算回路５は、以上の条件下ではその入力に受けた
時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対してｍ／
２ｎの演算を行い、入力クロック信号ＣＫＡの半周期分
に相当する実測回路６のカウンタ６２の出力Ｑ１〜Ｑｎ
を、演算回路５の演算結果Ｙ１〜Ｙｎに置き換えて出力
する。
０の設定変更を行い、時間幅測定回路４が入力クロック
信号ＣＫＡのｎ周期分（ｎは正の整数）に応じた時間幅
測定結果を出力し、さらに時間幅測定回路４及び実測回
路６の遅延ライン発振器においてその各発振出力ＯＳＫ
４１及びＯＳＫ６１の出力周波数が異なる（具体的に
は、発振出力ＯＳＫ４１の出力周波数が発振出力ＯＳＫ
６１の１／ｍ（ｍは正の整数）である）場合には、演算
回路５は時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対
して１／２ｎの演算を行うと共に、時間幅測定回路４及
び実測回路６の各発振出力ＯＳＫ４１及びＯＳＫ６１の
周波数比にも応じてｍ倍の演算も同時に行う。その結
果、演算回路５は、以上の条件下ではその入力に受けた
時間幅測定回路４のラッチ出力Ｑ１〜Ｑｎに対してｍ／
２ｎの演算を行い、入力クロック信号ＣＫＡの半周期分
に相当する実測回路６のカウンタ６２の出力Ｑ１〜Ｑｎ
を、演算回路５の演算結果Ｙ１〜Ｙｎに置き換えて出力
する。
【０１４５】［６．実測回路６（回路：図１、動作：図
２０参照）］実測回路６の遅延ライン発振器６１は、幅
作成回路８から同期クロック信号ＰＣＫを受けて発振動
作を開始し、発振出力ＯＳＫ６１を作成して出力する。
２０参照）］実測回路６の遅延ライン発振器６１は、幅
作成回路８から同期クロック信号ＰＣＫを受けて発振動
作を開始し、発振出力ＯＳＫ６１を作成して出力する。
【０１４６】すなわち、実測回路６のカウンタ６２は、
そのクリア入力ＣＬに同期クロック信号ＰＣＫを受けて
カウント可能な状態となり（図２０において、例えば時
刻ｔ２２，ｔ３２及びｔ４２）、そのクロック入力ＣＫ
に発振出力ＯＳＫ６１を受けてそのカウント動作を行
い、同期クロック信号ＰＣＫのパルス幅の増加つまり同
期クロック信号ＰＣＫのデューティー値の変化を、カウ
ンタ６２の出力Ｑ１〜Ｑｎの変化に置き換えて出力す
る。
そのクリア入力ＣＬに同期クロック信号ＰＣＫを受けて
カウント可能な状態となり（図２０において、例えば時
刻ｔ２２，ｔ３２及びｔ４２）、そのクロック入力ＣＫ
に発振出力ＯＳＫ６１を受けてそのカウント動作を行
い、同期クロック信号ＰＣＫのパルス幅の増加つまり同
期クロック信号ＰＣＫのデューティー値の変化を、カウ
ンタ６２の出力Ｑ１〜Ｑｎの変化に置き換えて出力す
る。
【０１４７】［７．一致回路７（回路：図１、動作：図
２０参照）］一致回路７は、演算回路５から受けた入力
クロック信号ＣＫＡの半周期分に相当する演算出力Ｙ１
〜Ｙｎを一方の側の入力Ａ１〜Ａｎに受け、実測回路６
から同期クロック信号ＰＣＫのデューティー値に応じて
変化するカウンタ６２の出力Ｑ１〜Ｑｎを他方の側の入
力Ｂ１〜Ｂｎに受け、両側の入力値が一致したときに一
致出力ＳＡを出力し、同期クロック信号ＰＣＫのデュー
ティーが５０％のパルス幅に達したことを、一致出力Ｓ
Ａの出力に置き換えて出力する。
２０参照）］一致回路７は、演算回路５から受けた入力
クロック信号ＣＫＡの半周期分に相当する演算出力Ｙ１
〜Ｙｎを一方の側の入力Ａ１〜Ａｎに受け、実測回路６
から同期クロック信号ＰＣＫのデューティー値に応じて
変化するカウンタ６２の出力Ｑ１〜Ｑｎを他方の側の入
力Ｂ１〜Ｂｎに受け、両側の入力値が一致したときに一
致出力ＳＡを出力し、同期クロック信号ＰＣＫのデュー
ティーが５０％のパルス幅に達したことを、一致出力Ｓ
Ａの出力に置き換えて出力する。
【０１４８】上記のとおり、図２０の一致回路７は、タ
イミング発生回路３、時間幅測定回路４及び演算回路５
の働きにより、演算回路５から入力クロック信号ＣＫＡ
の半周期分に相当する演算出力として「６」に相当する
演算出力を、その一方の側の入力Ａ１〜Ａｎに受けてい
る。
イミング発生回路３、時間幅測定回路４及び演算回路５
の働きにより、演算回路５から入力クロック信号ＣＫＡ
の半周期分に相当する演算出力として「６」に相当する
演算出力を、その一方の側の入力Ａ１〜Ａｎに受けてい
る。
【０１４９】また、既に説明のとおり図２０において、
入力クロック信号ＣＫＡの半周期分は、実測回路６の遅
延ライン発振器６１の発振出力ＯＳＫ６１では「６」ク
ロック分に相当することになる。そこで実測回路６のカ
ウンタ６２は、そのクリア入力ＣＬに同期クロック信号
ＰＣＫを受けてカウント可能な状態となり（例えば、時
刻ｔ２２，ｔ３２及びｔ４２）、そのクロック入力ＣＫ
に発振出力ＯＳＫ６１を受けてそのカウント動作を行
い、発振出力ＯＳＫ６１が「６」クロック分出力し、そ
れを受けたカウンタ６２が「６」に相当するカウント出
力Ｑ１〜Ｑｎを出力すると（例えば、時刻ｔ２３，ｔ３
２及びｔ４２）一致回路７は、その両側の入力が「６」
となって一致し、一致出力ＳＡを作成して出力する。つ
まり、上記の一致回路７が一致出力ＳＡを出力する位置
は、時刻ｔ２２，ｔ３３及びｔ４３から見れば入力クロ
ック信号ＣＫＡの半周期分となり、一致回路７は同期ク
ロック信号ＰＣＫのデューティーが５０％のパルス幅に
達したことを一致出力ＳＡの出力に置き換えて出力して
いることが分かる。
入力クロック信号ＣＫＡの半周期分は、実測回路６の遅
延ライン発振器６１の発振出力ＯＳＫ６１では「６」ク
ロック分に相当することになる。そこで実測回路６のカ
ウンタ６２は、そのクリア入力ＣＬに同期クロック信号
ＰＣＫを受けてカウント可能な状態となり（例えば、時
刻ｔ２２，ｔ３２及びｔ４２）、そのクロック入力ＣＫ
に発振出力ＯＳＫ６１を受けてそのカウント動作を行
い、発振出力ＯＳＫ６１が「６」クロック分出力し、そ
れを受けたカウンタ６２が「６」に相当するカウント出
力Ｑ１〜Ｑｎを出力すると（例えば、時刻ｔ２３，ｔ３
２及びｔ４２）一致回路７は、その両側の入力が「６」
となって一致し、一致出力ＳＡを作成して出力する。つ
まり、上記の一致回路７が一致出力ＳＡを出力する位置
は、時刻ｔ２２，ｔ３３及びｔ４３から見れば入力クロ
ック信号ＣＫＡの半周期分となり、一致回路７は同期ク
ロック信号ＰＣＫのデューティーが５０％のパルス幅に
達したことを一致出力ＳＡの出力に置き換えて出力して
いることが分かる。
【０１５０】［８．幅作成回路８（回路：図１、動作：
図２０参照）］幅作成回路８は、位相トリガ作成回路２
から内部トリガ信号ＰＨＴを受け、同期クロック信号Ｐ
ＣＫの立ち上げ動作を行い、一致回路７から一致出力Ｓ
Ａを受けて、同期クロック信号ＰＣＫをデューティー５
０％に対応するタイミング位置で立ち下げ動作を行うよ
うに設けられている。そこで幅作成回路８は、図２０の
例えば時刻ｔ２２（すなわち、入力クロック信号ＣＫ１
の立ち上がりと同一のタイミング）に、内部トリガ信号
ＰＨＴを受けて同期クロック信号ＰＣＫを立ち上げる。
その後、時刻ｔ２３に、一致出力ＳＡを受けた幅作成回
路８は、同期クロック信号ＰＣＫを立ち下げるが、時刻
ｔ２３は、時刻ｔ２２から見れば入力クロック信号ＣＫ
Ａの半周期分であるので、同期クロック信号ＰＣＫはデ
ューティー５０％に対応するタイミング位置で立ち下が
ることになる。
図２０参照）］幅作成回路８は、位相トリガ作成回路２
から内部トリガ信号ＰＨＴを受け、同期クロック信号Ｐ
ＣＫの立ち上げ動作を行い、一致回路７から一致出力Ｓ
Ａを受けて、同期クロック信号ＰＣＫをデューティー５
０％に対応するタイミング位置で立ち下げ動作を行うよ
うに設けられている。そこで幅作成回路８は、図２０の
例えば時刻ｔ２２（すなわち、入力クロック信号ＣＫ１
の立ち上がりと同一のタイミング）に、内部トリガ信号
ＰＨＴを受けて同期クロック信号ＰＣＫを立ち上げる。
その後、時刻ｔ２３に、一致出力ＳＡを受けた幅作成回
路８は、同期クロック信号ＰＣＫを立ち下げるが、時刻
ｔ２３は、時刻ｔ２２から見れば入力クロック信号ＣＫ
Ａの半周期分であるので、同期クロック信号ＰＣＫはデ
ューティー５０％に対応するタイミング位置で立ち下が
ることになる。
【０１５１】以後同様に、位相トリガ作成回路２は、新
たな選択トリガ信号ＳＴＧが到来するまでの間、選択ト
リガ信号ＳＴＧを受けたときを除き、選択トリガ信号Ｓ
ＴＧを受けたときに応じた入力クロック信号ＣＫＡの位
相位置（時刻ｔ２０の位置を除いた各ｚ１の位置）すな
わち、時刻ｔ２０を除いた入力クロック信号ＣＫ１の立
ち上がりと同一のタイミングで内部トリガ信号ＰＨＴを
作成し、それを受けた幅作成回路８は、同期クロック信
号ＰＣＫの立ち上げ動作を行うとともに、一致回路７か
ら一致出力ＳＡを受けた幅作成回路８は、同期クロック
信号ＰＣＫをデューティー５０％に対応するタイミング
位置で立ち下げ動作を行う。
たな選択トリガ信号ＳＴＧが到来するまでの間、選択ト
リガ信号ＳＴＧを受けたときを除き、選択トリガ信号Ｓ
ＴＧを受けたときに応じた入力クロック信号ＣＫＡの位
相位置（時刻ｔ２０の位置を除いた各ｚ１の位置）すな
わち、時刻ｔ２０を除いた入力クロック信号ＣＫ１の立
ち上がりと同一のタイミングで内部トリガ信号ＰＨＴを
作成し、それを受けた幅作成回路８は、同期クロック信
号ＰＣＫの立ち上げ動作を行うとともに、一致回路７か
ら一致出力ＳＡを受けた幅作成回路８は、同期クロック
信号ＰＣＫをデューティー５０％に対応するタイミング
位置で立ち下げ動作を行う。
【０１５２】［８−１．幅作成回路８の具体的な動作―
新たなＳＴＧ（回路：図１、動作：図２０参照）］ま
た、図１のクロック切換回路３０１は、出力すべき同期
クロック信号ＰＣＫを、入力クロック信号ＣＫ１から入
力クロック信号ＣＫ２に切換えるため、同期クロック信
号ＰＣＫの出力が立ち下がったときより少し遅れたタイ
ミングで、しかも入力クロック信号ＣＫ２の立ち上がり
と同一のタイミング（例えば、図２０の時刻ｔ３０）
で、クロック切換信号ＳＥＬをＨレベルからＬレベルに
変化させると、クロック切換回路３０１の位相トリガ作
成回路２は、この時刻ｔ３０を除き、この時刻ｔ３０に
対応した入力クロック信号ＣＫＡの位相位置、つまり時
刻ｔ３２（すなわち、入力クロック信号ＣＫ２の立ち上
がりと同一のタイミング）で新たな内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫを立ち上げる。その後、一致回路７は、時
刻ｔ３３に一致出力ＳＡを作成し、この一致出力ＳＡを
受けた幅作成回路８は、時刻ｔ３３に同期クロック信号
ＰＣＫを立ち下げるが、時刻ｔ３３は、時刻ｔ３２から
見れば入力クロック信号ＣＫＡの半周期分であるので、
同期クロック信号ＰＣＫはデューティー５０％に対応す
るタイミング位置で立ち下がることになる。
新たなＳＴＧ（回路：図１、動作：図２０参照）］ま
た、図１のクロック切換回路３０１は、出力すべき同期
クロック信号ＰＣＫを、入力クロック信号ＣＫ１から入
力クロック信号ＣＫ２に切換えるため、同期クロック信
号ＰＣＫの出力が立ち下がったときより少し遅れたタイ
ミングで、しかも入力クロック信号ＣＫ２の立ち上がり
と同一のタイミング（例えば、図２０の時刻ｔ３０）
で、クロック切換信号ＳＥＬをＨレベルからＬレベルに
変化させると、クロック切換回路３０１の位相トリガ作
成回路２は、この時刻ｔ３０を除き、この時刻ｔ３０に
対応した入力クロック信号ＣＫＡの位相位置、つまり時
刻ｔ３２（すなわち、入力クロック信号ＣＫ２の立ち上
がりと同一のタイミング）で新たな内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫを立ち上げる。その後、一致回路７は、時
刻ｔ３３に一致出力ＳＡを作成し、この一致出力ＳＡを
受けた幅作成回路８は、時刻ｔ３３に同期クロック信号
ＰＣＫを立ち下げるが、時刻ｔ３３は、時刻ｔ３２から
見れば入力クロック信号ＣＫＡの半周期分であるので、
同期クロック信号ＰＣＫはデューティー５０％に対応す
るタイミング位置で立ち下がることになる。
【０１５３】以後同様に、位相トリガ作成回路２は、次
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（時刻ｔ３０の位置を除いた各ｚ２の位置）
すなわち、時刻ｔ３０を除いた入力クロック信号ＣＫ２
の立ち上がりと同一のタイミングで内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫの立ち上げ動作を行うとともに、一致回路
７は一致出力ＳＡを作成し、それを受けた幅作成回路８
は、同期クロック信号ＰＣＫをデューティー５０％に対
応するタイミング位置で立ち下げ動作を行う。
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（時刻ｔ３０の位置を除いた各ｚ２の位置）
すなわち、時刻ｔ３０を除いた入力クロック信号ＣＫ２
の立ち上がりと同一のタイミングで内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫの立ち上げ動作を行うとともに、一致回路
７は一致出力ＳＡを作成し、それを受けた幅作成回路８
は、同期クロック信号ＰＣＫをデューティー５０％に対
応するタイミング位置で立ち下げ動作を行う。
【０１５４】ところで、図２０の時刻ｔ３０から時刻３
２までの時間幅は、入力クロック信号ＣＫ２の１周期
（Ｔ）分となる。したがって、本発明のクロック切換回
路３０１は、時刻ｔ３０の少し前で入力クロック信号Ｃ
Ｋ１がＬレベルとなった後に、時刻ｔ３０で出力すべき
同期クロック信号を入力クロック信号ＣＫ１から入力ク
ロック信号ＣＫ２に切換えると、同期クロック信号ＰＣ
ＫのＬレベルの幅は、入力クロック信号ＣＫ２の１周期
（Ｔ）以上、且つ３／２周期（１．５Ｔ）以下となるこ
とが分かる。
２までの時間幅は、入力クロック信号ＣＫ２の１周期
（Ｔ）分となる。したがって、本発明のクロック切換回
路３０１は、時刻ｔ３０の少し前で入力クロック信号Ｃ
Ｋ１がＬレベルとなった後に、時刻ｔ３０で出力すべき
同期クロック信号を入力クロック信号ＣＫ１から入力ク
ロック信号ＣＫ２に切換えると、同期クロック信号ＰＣ
ＫのＬレベルの幅は、入力クロック信号ＣＫ２の１周期
（Ｔ）以上、且つ３／２周期（１．５Ｔ）以下となるこ
とが分かる。
【０１５５】［８−２．幅作成回路８の具体的な動作―
その後のＳＴＧ（回路：図１、動作：図２０参照）］さ
らに、図１のクロック切換回路３０１は、出力すべき同
期クロック信号ＰＣＫを、入力クロック信号ＣＫ２から
入力クロック信号ＣＫ１に切換えるため、同期クロック
信号ＰＣＫの出力がまだ立ち下がっていない状態のとき
に、入力クロック信号ＣＫ１の立ち上がりと同一のタイ
ミング（例えば、図２０の時刻ｔ４０）でクロック切換
信号ＳＥＬをＬレベルからＨレベルに変化させると、ク
ロック切換回路３０１の位相トリガ作成回路２は、時刻
ｔ４０で次の新たな選択トリガ信号ＳＴＧの到来を受け
る。
その後のＳＴＧ（回路：図１、動作：図２０参照）］さ
らに、図１のクロック切換回路３０１は、出力すべき同
期クロック信号ＰＣＫを、入力クロック信号ＣＫ２から
入力クロック信号ＣＫ１に切換えるため、同期クロック
信号ＰＣＫの出力がまだ立ち下がっていない状態のとき
に、入力クロック信号ＣＫ１の立ち上がりと同一のタイ
ミング（例えば、図２０の時刻ｔ４０）でクロック切換
信号ＳＥＬをＬレベルからＨレベルに変化させると、ク
ロック切換回路３０１の位相トリガ作成回路２は、時刻
ｔ４０で次の新たな選択トリガ信号ＳＴＧの到来を受け
る。
【０１５６】位相トリガ作成回路２は、この時刻ｔ４０
を除き、この時刻ｔ４０に対応した入力クロック信号Ｃ
ＫＡの位相位置、つまり時刻ｔ４２（すなわち、入力ク
ロック信号ＣＫ１の立ち上がりと同一のタイミング）で
新たな内部トリガ信号ＰＨＴを作成し、それを受けた幅
作成回路８は、同期クロック信号ＰＣＫを立ち上げる。
その後、一致回路７は、時刻ｔ４３に一致出力ＳＡを作
成し、この一致出力ＳＡを受けた幅作成回路８は、時刻
ｔ４３に同期クロック信号ＰＣＫを立ち下げるが、時刻
ｔ４３は、時刻ｔ４２から見れば入力クロック信号ＣＫ
Ａの半周期分であるので、同期クロック信号ＰＣＫはデ
ューティー５０％に対応するタイミング位置で立ち下が
ることになる。
を除き、この時刻ｔ４０に対応した入力クロック信号Ｃ
ＫＡの位相位置、つまり時刻ｔ４２（すなわち、入力ク
ロック信号ＣＫ１の立ち上がりと同一のタイミング）で
新たな内部トリガ信号ＰＨＴを作成し、それを受けた幅
作成回路８は、同期クロック信号ＰＣＫを立ち上げる。
その後、一致回路７は、時刻ｔ４３に一致出力ＳＡを作
成し、この一致出力ＳＡを受けた幅作成回路８は、時刻
ｔ４３に同期クロック信号ＰＣＫを立ち下げるが、時刻
ｔ４３は、時刻ｔ４２から見れば入力クロック信号ＣＫ
Ａの半周期分であるので、同期クロック信号ＰＣＫはデ
ューティー５０％に対応するタイミング位置で立ち下が
ることになる。
【０１５７】以後同様に、位相トリガ作成回路２は、次
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（時刻ｔ４０の位置を除いた各ｚ１の位置）
すなわち、時刻ｔ４０を除いた入力クロック信号ＣＫ１
の立ち上がりと同一のタイミングで内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫの立ち上げ動作を行うとともに、一致回路
７は一致出力ＳＡを作成し、それを受けた幅作成回路８
は、同期クロック信号ＰＣＫをデューティー５０％に対
応するタイミング位置で立ち下げ動作を行う
の新たな選択トリガ信号ＳＴＧが到来するまでの間、選
択トリガ信号ＳＴＧを受けたときを除き、選択トリガ信
号ＳＴＧを受けたときに応じた入力クロック信号ＣＫＡ
の位相位置（時刻ｔ４０の位置を除いた各ｚ１の位置）
すなわち、時刻ｔ４０を除いた入力クロック信号ＣＫ１
の立ち上がりと同一のタイミングで内部トリガ信号ＰＨ
Ｔを作成し、それを受けた幅作成回路８は、同期クロッ
ク信号ＰＣＫの立ち上げ動作を行うとともに、一致回路
７は一致出力ＳＡを作成し、それを受けた幅作成回路８
は、同期クロック信号ＰＣＫをデューティー５０％に対
応するタイミング位置で立ち下げ動作を行う
【０１５８】ところで、図２０の時刻ｔ４０から時刻４
２までの時間幅は、入力クロック信号ＣＫ１の１周期
（Ｔ）分である。したがって、本発明のクロック切換回
路３０１は、時刻ｔ４０で入力クロック信号ＣＫ２がま
だ立ち下がっていない状態で、出力すべき同期クロック
信号を入力クロック信号ＣＫ２から入力クロック信号Ｃ
Ｋ１に切換えても、同期クロック信号ＰＣＫのＬレベル
の幅は、入力クロック信号ＣＫ２の１／２周期（Ｔ／
２）以上、且つ１周期（Ｔ）以下となることが分かる。
２までの時間幅は、入力クロック信号ＣＫ１の１周期
（Ｔ）分である。したがって、本発明のクロック切換回
路３０１は、時刻ｔ４０で入力クロック信号ＣＫ２がま
だ立ち下がっていない状態で、出力すべき同期クロック
信号を入力クロック信号ＣＫ２から入力クロック信号Ｃ
Ｋ１に切換えても、同期クロック信号ＰＣＫのＬレベル
の幅は、入力クロック信号ＣＫ２の１／２周期（Ｔ／
２）以上、且つ１周期（Ｔ）以下となることが分かる。
【０１５９】［Ｅ２．第３の実施形態の作用・効果］
［Ｅ２ａ．図１のクロック切換回路３０１のまとめ（回
路：図１、動作：図２０参照）］以上説明を行った図２
の各ｚ１及びｚ２の位置は、それぞれ順に入力クロック
信号ＣＫ１，入力クロック信号ＣＫ２の立ち上がり位置
と同一の位相位置である。そのため同期クロック信号Ｐ
ＣＫの周期は入力クロック信号ＣＫ１，ＣＫ２と同一で
あり、同様に繰り返し周波数も入力クロック信号ＣＫ
１，ＣＫ２と同一となる。
路：図１、動作：図２０参照）］以上説明を行った図２
の各ｚ１及びｚ２の位置は、それぞれ順に入力クロック
信号ＣＫ１，入力クロック信号ＣＫ２の立ち上がり位置
と同一の位相位置である。そのため同期クロック信号Ｐ
ＣＫの周期は入力クロック信号ＣＫ１，ＣＫ２と同一で
あり、同様に繰り返し周波数も入力クロック信号ＣＫ
１，ＣＫ２と同一となる。
【０１６０】以上のとおり、図１に示す本実施形態のク
ロック切換回路３０１は、入力クロック信号ＣＫ１また
はＣＫ２の立ち上がりと同一のタイミングで、クロック
切換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、立ち上がりのタイミングが同一であった側の入力ク
ロック信号ＣＫ１またはＣＫ２に切換えて出力すること
が可能であり、しかもデューティー５０％に対応するタ
イミング位置で立ち下がり、そのＬレベルの時間幅は、
入力クロック信号ＣＫＡの１／２周期以上３／２周期以
下となる同期クロック信号ＰＣＫを作成して出力するよ
うに設けられている。
ロック切換回路３０１は、入力クロック信号ＣＫ１また
はＣＫ２の立ち上がりと同一のタイミングで、クロック
切換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、立ち上がりのタイミングが同一であった側の入力ク
ロック信号ＣＫ１またはＣＫ２に切換えて出力すること
が可能であり、しかもデューティー５０％に対応するタ
イミング位置で立ち下がり、そのＬレベルの時間幅は、
入力クロック信号ＣＫＡの１／２周期以上３／２周期以
下となる同期クロック信号ＰＣＫを作成して出力するよ
うに設けられている。
【０１６１】また、クロック切換信号ＳＥＬのＨレベル
またはＬレベルの変化と、切換えられ出力される同期ク
ロック信号ＰＣＫの立ち上がりのタイミングとが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と切換えられ出力さ
れる同期クロック信号ＰＣＫとは、同期関係にあること
が分かる。
またはＬレベルの変化と、切換えられ出力される同期ク
ロック信号ＰＣＫの立ち上がりのタイミングとが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と切換えられ出力さ
れる同期クロック信号ＰＣＫとは、同期関係にあること
が分かる。
【０１６２】［Ｅ２ｂ．図１のクロック切換回路３０１
の特徴的な動作（回路：図１，図２７、動作：図２０，
図２１参照）］図１に示す本実施形態のクロック切換回
路３０１では、図２７で示すように入力クロック信号Ｃ
Ｋ１，ＣＫ２は、そのどちらも本発明のクロック切換回
路３０１に加えられていない。つまり、図２０の入力ク
ロック信号ＣＫ１及びＣＫ２は、クロック切換回路３０
１から見れば、仮想の信号であることが分かる。但し、
図２０では、仮想の信号である入力クロック信号ＣＫ１
または入力クロック信号ＣＫ２へ切換えるために、それ
らの立ち上がりと同一のタイミングでクロック切換信号
ＳＥＬを加えていることが分かる。
の特徴的な動作（回路：図１，図２７、動作：図２０，
図２１参照）］図１に示す本実施形態のクロック切換回
路３０１では、図２７で示すように入力クロック信号Ｃ
Ｋ１，ＣＫ２は、そのどちらも本発明のクロック切換回
路３０１に加えられていない。つまり、図２０の入力ク
ロック信号ＣＫ１及びＣＫ２は、クロック切換回路３０
１から見れば、仮想の信号であることが分かる。但し、
図２０では、仮想の信号である入力クロック信号ＣＫ１
または入力クロック信号ＣＫ２へ切換えるために、それ
らの立ち上がりと同一のタイミングでクロック切換信号
ＳＥＬを加えていることが分かる。
【０１６３】つまり、本実施形態のクロック切換回路３
０１は、入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
（ｐは２以上の整数）のような多数の入力クロック信号
を切換える場合には、それらの立ち上がりと同一のタイ
ミングでクロック切換信号ＳＥＬをＨレベルまたはＬレ
ベルに変化させれば良いことが分かる。
０１は、入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
（ｐは２以上の整数）のような多数の入力クロック信号
を切換える場合には、それらの立ち上がりと同一のタイ
ミングでクロック切換信号ＳＥＬをＨレベルまたはＬレ
ベルに変化させれば良いことが分かる。
【０１６４】図２１は、上記で説明したように本実施形
態のクロック切換回路３０１において、時刻ｔ５０で入
力クロック信号ＣＫｐに切換える場合の動作を示してい
る。この場合も上記と同様、入力クロック信号ＣＫｐは
仮想の信号であるが、このように任意のタイミングでク
ロック切換信号ＳＥＬをＨレベルまたはＬレベルに変化
させることにより、クロック切換信号ＳＥＬの変化と同
一の立ち上がりタイミングの入力クロック信号ＣＫｐに
切換えることが可能であり、しかもデューティー５０％
に対応するタイミング位置で立ち下がる同期クロック信
号ＰＣＫを作成して出力するように設けられていること
が分かる。
態のクロック切換回路３０１において、時刻ｔ５０で入
力クロック信号ＣＫｐに切換える場合の動作を示してい
る。この場合も上記と同様、入力クロック信号ＣＫｐは
仮想の信号であるが、このように任意のタイミングでク
ロック切換信号ＳＥＬをＨレベルまたはＬレベルに変化
させることにより、クロック切換信号ＳＥＬの変化と同
一の立ち上がりタイミングの入力クロック信号ＣＫｐに
切換えることが可能であり、しかもデューティー５０％
に対応するタイミング位置で立ち下がる同期クロック信
号ＰＣＫを作成して出力するように設けられていること
が分かる。
【０１６５】以上のことから、本実施形態のクロック切
換回路３０１は、ただ一つの入力クロック信号ＣＫＡ
と、ただ一つのクロック切換信号ＳＥＬを加え、該クロ
ック切換信号ＳＥＬをＨレベルまたはＬレベルに変化さ
せると、該クロック切換信号ＳＥＬと同一の立ち上がり
タイミングの入力クロック信号ＣＫ１，ＣＫ２、・・Ｃ
Ｋｐに切換えることが可能であることが分かる。
換回路３０１は、ただ一つの入力クロック信号ＣＫＡ
と、ただ一つのクロック切換信号ＳＥＬを加え、該クロ
ック切換信号ＳＥＬをＨレベルまたはＬレベルに変化さ
せると、該クロック切換信号ＳＥＬと同一の立ち上がり
タイミングの入力クロック信号ＣＫ１，ＣＫ２、・・Ｃ
Ｋｐに切換えることが可能であることが分かる。
【０１６６】ところで、入力クロック信号ＣＫＡと入力
クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐとは同一の繰
り返し周波数であるため、これらは交換が可能である。
つまり、本実施形態のクロック切換回路３０１は、ただ
一つの入力クロック信号ＣＫＡ（または、入力クロック
信号ＣＫ１，ＣＫ２、・・ＣＫｐのどれか一つ）と、た
だ一つのクロック切換信号ＳＥＬを加え、該クロック切
換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、該クロック切換信号ＳＥＬと同一の立ち上がりタイ
ミングの入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
に切換えることが可能であることが分かる。
クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐとは同一の繰
り返し周波数であるため、これらは交換が可能である。
つまり、本実施形態のクロック切換回路３０１は、ただ
一つの入力クロック信号ＣＫＡ（または、入力クロック
信号ＣＫ１，ＣＫ２、・・ＣＫｐのどれか一つ）と、た
だ一つのクロック切換信号ＳＥＬを加え、該クロック切
換信号ＳＥＬをＨレベルまたはＬレベルに変化させる
と、該クロック切換信号ＳＥＬと同一の立ち上がりタイ
ミングの入力クロック信号ＣＫ１，ＣＫ２、・・ＣＫｐ
に切換えることが可能であることが分かる。
【０１６７】また、このように交換した場合において、
クロック信号の切換によるパルスの欠損（Ｈレベルのパ
ルス幅の欠損）は無く、そのＬレベルのパルス幅は、ど
のようなタイミングで入力クロック信号を切換えても、
入力クロック信号ＣＫＡの半周期分以上、３／２周期分
以下であり、デューティー５０％に対応するタイミング
位置で立ち下がる同期クロック信号ＰＣＫを作成して出
力するように設けられていることが分かる。
クロック信号の切換によるパルスの欠損（Ｈレベルのパ
ルス幅の欠損）は無く、そのＬレベルのパルス幅は、ど
のようなタイミングで入力クロック信号を切換えても、
入力クロック信号ＣＫＡの半周期分以上、３／２周期分
以下であり、デューティー５０％に対応するタイミング
位置で立ち下がる同期クロック信号ＰＣＫを作成して出
力するように設けられていることが分かる。
【０１６８】さらに、クロック切換信号ＳＥＬのＨレベ
ルまたはＬレベルの変化と、切換えられ出力される同期
クロック信号ＰＣＫの立ち上がりのタイミングが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と、切換えられ出力
される同期クロック信号ＰＣＫとは同期関係にあること
が分かる。
ルまたはＬレベルの変化と、切換えられ出力される同期
クロック信号ＰＣＫの立ち上がりのタイミングが、常に
一定の時間関係にあることから、クロック切換信号ＳＥ
ＬのＨレベルまたはＬレベルの変化と、切換えられ出力
される同期クロック信号ＰＣＫとは同期関係にあること
が分かる。
【０１６９】なお、このような本実施形態における演算
回路５で行う演算をまとめると、以下のとおりとなる。
回路５で行う演算をまとめると、以下のとおりとなる。
【０１７０】（ａ）図１の第1の実施形態において、時
間幅測定回路４及び実測回路６の各遅延ライン発振器４
１及び６１について発振出力ＯＳＫ４１の出力周波数が
発振出力ＯＳＫ６１の出力周波数の１／２であり、且つ
時間幅測定回路４がタイミング発生回路３の設定により
入力クロック信号ＣＫＡのｎ（ｎは正の整数）周期分に
応じた時間幅測定結果を出した場合、演算回路５は、受
けた時間幅測定結果すなわち時間幅測定回路４のラッチ
出力Ｑ１〜Ｑｎに対して１／ｎの演算を行う。（ｂ）図
１の第1の実施形態において時間幅測定回路４及び実測
回路６の各遅延ライン発振器４１及び６１について発振
出力ＯＳＫ４１の出力周波数が発振出力ＯＳＫ６１の出
力周波数の１／ｍ（ｍは正の整数）であり、時間幅測定
回路４がタイミング発生回路３の設定により入力クロッ
ク信号ＣＫＡのｎ（ｎは正の整数）周期分に応じた時間
幅測定結果を出した場合、演算回路５は、受けた時間幅
測定結果すなわち時間幅測定回路４のラッチ出力Ｑ１〜
Ｑｎに対してｍ／２ｎの演算を行う。
間幅測定回路４及び実測回路６の各遅延ライン発振器４
１及び６１について発振出力ＯＳＫ４１の出力周波数が
発振出力ＯＳＫ６１の出力周波数の１／２であり、且つ
時間幅測定回路４がタイミング発生回路３の設定により
入力クロック信号ＣＫＡのｎ（ｎは正の整数）周期分に
応じた時間幅測定結果を出した場合、演算回路５は、受
けた時間幅測定結果すなわち時間幅測定回路４のラッチ
出力Ｑ１〜Ｑｎに対して１／ｎの演算を行う。（ｂ）図
１の第1の実施形態において時間幅測定回路４及び実測
回路６の各遅延ライン発振器４１及び６１について発振
出力ＯＳＫ４１の出力周波数が発振出力ＯＳＫ６１の出
力周波数の１／ｍ（ｍは正の整数）であり、時間幅測定
回路４がタイミング発生回路３の設定により入力クロッ
ク信号ＣＫＡのｎ（ｎは正の整数）周期分に応じた時間
幅測定結果を出した場合、演算回路５は、受けた時間幅
測定結果すなわち時間幅測定回路４のラッチ出力Ｑ１〜
Ｑｎに対してｍ／２ｎの演算を行う。
【０１７１】［Ｆ．第４の実施形態］
［Ｆ１．第４の実施形態の構成］上記第１，第２及び第
３の実施形態である図１のクロック切換回路３０１で
は、図２及び図２０の時刻ｔａ０で電源を印加したの
ち、図２及び図２０の時刻ｔ２０で入力クロック信号Ｃ
Ｋ１の立ち上がりとともにクロック切換信号ＳＥＬがＬ
レベルからＨレベルに変化するものと仮定した。しか
し、このようなクロック切換信号ＳＥＬの設定を、手動
にて行うことは非常に困難である。
３の実施形態である図１のクロック切換回路３０１で
は、図２及び図２０の時刻ｔａ０で電源を印加したの
ち、図２及び図２０の時刻ｔ２０で入力クロック信号Ｃ
Ｋ１の立ち上がりとともにクロック切換信号ＳＥＬがＬ
レベルからＨレベルに変化するものと仮定した。しか
し、このようなクロック切換信号ＳＥＬの設定を、手動
にて行うことは非常に困難である。
【０１７２】本実施形態は、このような問題に対応すべ
く構成したものであり、上記第１，第２，第３及び第４
の実施形態である図１のクロック切換回路３０１におい
て、エッジ検出回路１と位相トリガ作成回路２の間に、
ＯＲゲート１ｂを挿入するとともに、初期パルス作成回
路９を追加したもので、具体的には図２２で示す構成と
なっている。また、図２３はこのような本実施形態の構
成における図２２の動作を示すタイミングチャートであ
る。以下、本実施形態のクロック切換回路３０１におけ
る、図１で示した実施例とは異なるエッジ検出回路１，
ＯＲゲート１ｂ及び初期パルス作成回路９の構成につい
て、この図２３を用いて順次説明する。
く構成したものであり、上記第１，第２，第３及び第４
の実施形態である図１のクロック切換回路３０１におい
て、エッジ検出回路１と位相トリガ作成回路２の間に、
ＯＲゲート１ｂを挿入するとともに、初期パルス作成回
路９を追加したもので、具体的には図２２で示す構成と
なっている。また、図２３はこのような本実施形態の構
成における図２２の動作を示すタイミングチャートであ
る。以下、本実施形態のクロック切換回路３０１におけ
る、図１で示した実施例とは異なるエッジ検出回路１，
ＯＲゲート１ｂ及び初期パルス作成回路９の構成につい
て、この図２３を用いて順次説明する。
【０１７３】なお、上記にて説明したとおり、図１のク
ロック切換回路３０１は、その位相トリガ作成回路２に
加える入力クロック信号ＣＫＡとして、入力クロック信
号ＣＫ１，ＣＫ２またはＣＫＡのいずれでも可能であっ
た。そこで、図２２で示すクロック切換回路３０１にお
いては、入力クロック信号ＣＫＡとして、入力クロック
信号ＣＫ１を用いるものとする。
ロック切換回路３０１は、その位相トリガ作成回路２に
加える入力クロック信号ＣＫＡとして、入力クロック信
号ＣＫ１，ＣＫ２またはＣＫＡのいずれでも可能であっ
た。そこで、図２２で示すクロック切換回路３０１にお
いては、入力クロック信号ＣＫＡとして、入力クロック
信号ＣＫ１を用いるものとする。
【０１７４】［１．エッジ検出回路１（回路：図２２、
動作：図２，図２０参照）］エッジ検出回路１は、図１
に示したエッジ検出回路１と同一の構成で同一の動作を
行なうように設けられており、クロック切換信号ＳＥＬ
を受け、該クロック切換信号ＳＥＬがＨレベルまたはＬ
レベルに変化するときに、選択トリガ信号ＳＴＧを作成
して出力する。
動作：図２，図２０参照）］エッジ検出回路１は、図１
に示したエッジ検出回路１と同一の構成で同一の動作を
行なうように設けられており、クロック切換信号ＳＥＬ
を受け、該クロック切換信号ＳＥＬがＨレベルまたはＬ
レベルに変化するときに、選択トリガ信号ＳＴＧを作成
して出力する。
【０１７５】［２．初期パルス作成回路（回路：図２
２、動作：図２３参照）］初期パルス作成回路９は、入
力クロック信号ＣＫＡ（ＣＫ１）を受け、電源を投入し
てから一定時間経過後入力クロック信号ＣＫ１の立ち上
がりとともに、短時間の間Ｈレベルとなる初期トリガ信
号ＣＴＧを作成して出力するように設けられている。図
２２は、初期パルス作成回路９の一実施例を示すブロッ
ク回路図であり、図２３は、図２２の初期パルス作成回
路９の動作を示すタイミングチャートである。また、図
２３の時刻ｔａ０及び時刻ｔ２０は、それぞれ図２及び
図２０の同一時刻に対応している。このような初期パル
ス作成回路９には、ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９
１，インバータ９２，ＣＬ−Ｄ−ＦＦ９３及び立ち上が
りエッジ検出回路９４が備えられており、各々の構成は
以下の［２−１］〜［２−４］のとおりである。
２、動作：図２３参照）］初期パルス作成回路９は、入
力クロック信号ＣＫＡ（ＣＫ１）を受け、電源を投入し
てから一定時間経過後入力クロック信号ＣＫ１の立ち上
がりとともに、短時間の間Ｈレベルとなる初期トリガ信
号ＣＴＧを作成して出力するように設けられている。図
２２は、初期パルス作成回路９の一実施例を示すブロッ
ク回路図であり、図２３は、図２２の初期パルス作成回
路９の動作を示すタイミングチャートである。また、図
２３の時刻ｔａ０及び時刻ｔ２０は、それぞれ図２及び
図２０の同一時刻に対応している。このような初期パル
ス作成回路９には、ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９
１，インバータ９２，ＣＬ−Ｄ−ＦＦ９３及び立ち上が
りエッジ検出回路９４が備えられており、各々の構成は
以下の［２−１］〜［２−４］のとおりである。
【０１７６】［２−１．ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ
９１（回路：図２２、動作：図２，図２０及び図２３参
照）］ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９１は、図２３の
時刻ｔａ０で電源（Ｖｃｃ）を印加され、その後一定時
間経過した図２３の時刻ｔ２においてＬレベルからＨレ
ベルに変化するパワーＯＮリセット信号ＰＲＴを作成し
て出力する。
９１（回路：図２２、動作：図２，図２０及び図２３参
照）］ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ９１は、図２３の
時刻ｔａ０で電源（Ｖｃｃ）を印加され、その後一定時
間経過した図２３の時刻ｔ２においてＬレベルからＨレ
ベルに変化するパワーＯＮリセット信号ＰＲＴを作成し
て出力する。
【０１７７】［２−２．インバータ９２（回路：図２２
参照）］インバータ９２は、パワーＯＮリセット信号Ｐ
ＲＴを受け、その信号を反転させて反転リセット信号Ｎ
ＰＲを作成して出力する。
参照）］インバータ９２は、パワーＯＮリセット信号Ｐ
ＲＴを受け、その信号を反転させて反転リセット信号Ｎ
ＰＲを作成して出力する。
【０１７８】［２−３．ＣＬ−Ｄ−ＦＦ９３（回路：図
２２、動作：図２，図２０及び図２３参照）］ＣＬ−Ｄ
−ＦＦ９３は、そのデータ入力ＤにＨレベルとなる電源
Ｖｃｃと、クリアー入力ＣＬに反転リセット信号ＮＰＲ
と、クロック入力ＣＫに入力クロック信号ＣＫＡ（ＣＫ
１）を受け、図２３の時刻ｔａ０において電源（Ｖｃ
ｃ）がＯＮ（つまりＶｃｃがＨレベル）となった後、且
つパワーＯＮリセット信号ＰＲＴがＨレベルに立ち上が
った後、入力クロック信号ＣＫＡ（ＣＫ１）の最初の立
ち上がりでＨレベルに変化するパワートリガ信号ＰＴＧ
を作成して出力する。
２２、動作：図２，図２０及び図２３参照）］ＣＬ−Ｄ
−ＦＦ９３は、そのデータ入力ＤにＨレベルとなる電源
Ｖｃｃと、クリアー入力ＣＬに反転リセット信号ＮＰＲ
と、クロック入力ＣＫに入力クロック信号ＣＫＡ（ＣＫ
１）を受け、図２３の時刻ｔａ０において電源（Ｖｃ
ｃ）がＯＮ（つまりＶｃｃがＨレベル）となった後、且
つパワーＯＮリセット信号ＰＲＴがＨレベルに立ち上が
った後、入力クロック信号ＣＫＡ（ＣＫ１）の最初の立
ち上がりでＨレベルに変化するパワートリガ信号ＰＴＧ
を作成して出力する。
【０１７９】以下、ＣＬ−Ｄ−ＦＦ９３の動作を、図２
３のタイミングチャートを用いて時間の経過とともに説
明する。
３のタイミングチャートを用いて時間の経過とともに説
明する。
【０１８０】ｔａ０＜時刻＜ｔ２：ＣＬ−Ｄ−ＦＦ９３
は、クリアー入力ＣＬにＨレベルの反転リセット信号Ｎ
ＰＲを受けて、その出力Ｑをクリアー状態とし、Ｌレベ
ルのパワートリガ信号ＰＴＧを作成して出力する。
は、クリアー入力ＣＬにＨレベルの反転リセット信号Ｎ
ＰＲを受けて、その出力Ｑをクリアー状態とし、Ｌレベ
ルのパワートリガ信号ＰＴＧを作成して出力する。
【０１８１】ｔ２≦時刻＜ｔ２０：ＣＬ−Ｄ−ＦＦ９３
は、クリアー入力ＣＬにＬレベルの反転リセット信号Ｎ
ＰＲを受けて、そのクロック入力ＣＫに受ける入力クロ
ック信号ＣＫＡ（ＣＫ１）の立ち上がりを待機する状態
となる。
は、クリアー入力ＣＬにＬレベルの反転リセット信号Ｎ
ＰＲを受けて、そのクロック入力ＣＫに受ける入力クロ
ック信号ＣＫＡ（ＣＫ１）の立ち上がりを待機する状態
となる。
【０１８２】時刻＝ｔ２０：ＣＬ−Ｄ−ＦＦ９３は、デ
ータ入力ＤがＨレベルであるため、そのクロック入力Ｃ
Ｋに入力クロック信号ＣＫＡ（ＣＫ１）の立ち上がりを
受けて、Ｈレベルのパワートリガ信号ＰＴＧを作成して
出力する。
ータ入力ＤがＨレベルであるため、そのクロック入力Ｃ
Ｋに入力クロック信号ＣＫＡ（ＣＫ１）の立ち上がりを
受けて、Ｈレベルのパワートリガ信号ＰＴＧを作成して
出力する。
【０１８３】ｔ２０＜時刻：ＣＬ−Ｄ−ＦＦ９３は、ク
ロック入力ＣＫに入力クロック信号ＣＫＡ（ＣＫ１）の
立ち上がりを受けるものの、そのデータ入力ＤがＨレベ
ルであるため、パワートリガ信号ＰＴＧはＨレベルのま
まである。
ロック入力ＣＫに入力クロック信号ＣＫＡ（ＣＫ１）の
立ち上がりを受けるものの、そのデータ入力ＤがＨレベ
ルであるため、パワートリガ信号ＰＴＧはＨレベルのま
まである。
【０１８４】［２−４．立ち上がりエッジ検出回路９
４］立ち上がりエッジ検出回路９４は、Ｈレベルに立ち
上がるパワートリガ信号ＰＴＧを受け（例えば、図２３
の時刻ｔ２０）、短時間の間Ｈレベルとなる初期トリガ
信号ＣＴＧを作成して出力する。
４］立ち上がりエッジ検出回路９４は、Ｈレベルに立ち
上がるパワートリガ信号ＰＴＧを受け（例えば、図２３
の時刻ｔ２０）、短時間の間Ｈレベルとなる初期トリガ
信号ＣＴＧを作成して出力する。
【０１８５】［３．ＯＲゲート１ｂ（回路：図２２、動
作：図２３，図２及び図２０参照）］ＯＲゲート１ｂ
は、エッジ検出回路１からの選択トリガ信号ＳＴＧと、
初期パルス作成回路９からの初期トリガ信号ＣＴＧを受
け、選択トリガ信号ＭＴＧを作成して出力するように設
けられている。すなわち、ＯＲゲート１ｂは、図２３の
時刻ｔａ０で電源を印加した後、時刻ｔ２０で入力クロ
ック信号ＣＫＡ（ＣＫ１）の立ち上がりとともに選択ト
リガ信号ＭＴＧを作成して出力する。
作：図２３，図２及び図２０参照）］ＯＲゲート１ｂ
は、エッジ検出回路１からの選択トリガ信号ＳＴＧと、
初期パルス作成回路９からの初期トリガ信号ＣＴＧを受
け、選択トリガ信号ＭＴＧを作成して出力するように設
けられている。すなわち、ＯＲゲート１ｂは、図２３の
時刻ｔａ０で電源を印加した後、時刻ｔ２０で入力クロ
ック信号ＣＫＡ（ＣＫ１）の立ち上がりとともに選択ト
リガ信号ＭＴＧを作成して出力する。
【０１８６】また、ＯＲゲート１ｂは、図２３の時刻ｔ
２０以降は初期トリガ信号ＣＴＧを受けない。そのた
め、図２２のクロック切換回路３０１は、図２３の時刻
ｔ２０以降、すなわち図２及び図２０の時刻ｔ２０以降
において、図１のクロック切換回路３０１と同一の動作
となる。
２０以降は初期トリガ信号ＣＴＧを受けない。そのた
め、図２２のクロック切換回路３０１は、図２３の時刻
ｔ２０以降、すなわち図２及び図２０の時刻ｔ２０以降
において、図１のクロック切換回路３０１と同一の動作
となる。
【０１８７】［Ｆ２．第４の実施形態の作用・効果］
［Ｆ２ａ．図２２のクロック切換回路３０１のまとめ
（回路：図２２、動作：図２３参照）］上記のとおり、
本実施形態のクロック切換回路３０１によると、図２及
び図２０の時刻ｔａ０で電源を印加したのち、図２及び
図２０の時刻ｔ２０で入力クロック信号ＣＫ１の立ち上
がりとともにクロック切換信号ＳＥＬがＬレベルからＨ
レベルに変化したときと同一の動作となり、以後は図１
に示したクロック切換回路３０１と同一の動作を行う。
（回路：図２２、動作：図２３参照）］上記のとおり、
本実施形態のクロック切換回路３０１によると、図２及
び図２０の時刻ｔａ０で電源を印加したのち、図２及び
図２０の時刻ｔ２０で入力クロック信号ＣＫ１の立ち上
がりとともにクロック切換信号ＳＥＬがＬレベルからＨ
レベルに変化したときと同一の動作となり、以後は図１
に示したクロック切換回路３０１と同一の動作を行う。
【０１８８】
【発明の効果】以上説明したように、本発明によれば、
加えられた入力クロック信号ＣＫ１，ＣＫ２，・・，Ｃ
Ｋｐのどれか一つの信号に基づいて内部で新たなクロッ
ク信号を作成することにより、クロック切換回路の出力
信号である同期クロック信号ＰＣＫのパルス幅を一定に
保ち、且つクロック切換信号ＳＥＬの切換タイミングに
応じて、同期クロック信号ＰＣＫを作成することによ
り、クロック切換信号ＳＥＬの切換タイミングと同期ク
ロック信号ＰＣＫとを同期させることが可能となる。な
お、より具体的には次のような優れた効果が得られる。
加えられた入力クロック信号ＣＫ１，ＣＫ２，・・，Ｃ
Ｋｐのどれか一つの信号に基づいて内部で新たなクロッ
ク信号を作成することにより、クロック切換回路の出力
信号である同期クロック信号ＰＣＫのパルス幅を一定に
保ち、且つクロック切換信号ＳＥＬの切換タイミングに
応じて、同期クロック信号ＰＣＫを作成することによ
り、クロック切換信号ＳＥＬの切換タイミングと同期ク
ロック信号ＰＣＫとを同期させることが可能となる。な
お、より具体的には次のような優れた効果が得られる。
【０１８９】（１）複数の入力クロック信号ＣＫ１，Ｃ
Ｋ２，・・・ＣＫｎ及び複数のクロック切換信号ＳＥＬ
１，ＳＥＬ２，・・・ＳＥＬｎを加えることなく、それ
ら複数の入力クロック信号を切換えることが可能であ
る。その結果、多数の入力クロック信号を切換えるよう
な場合には、それら多数の入力クロック信号及びクロッ
ク切換信号に関連する素子数を大幅に削減可能なため、
消費電力が抑えられ且つコストも低減される。 （２）どのようなタイミングで入力クロック信号ＣＫ
１，ＣＫ２，・・・ＣＫｎを切換えても、クロック切換
信号ＳＥＬに同期して切換る同期クロック信号ＰＣＫが
得られる。 （３）どのようなタイミングで入力クロック信号ＣＫ
１，ＣＫ２，・・・ＣＫｎを切換えても、また該入力ク
ロック信号ＣＫ１，ＣＫ２，・・・ＣＫｎのデューティ
ーが５０％でなくとも、切換えられ出力される同期クロ
ック信号ＰＣＫは、全ての出力位置においてそのＨレベ
ルのパルス幅が一定であり、しかもＨレベルのデューテ
ィーを精度良く５０％に近づけることが可能となる。
Ｋ２，・・・ＣＫｎ及び複数のクロック切換信号ＳＥＬ
１，ＳＥＬ２，・・・ＳＥＬｎを加えることなく、それ
ら複数の入力クロック信号を切換えることが可能であ
る。その結果、多数の入力クロック信号を切換えるよう
な場合には、それら多数の入力クロック信号及びクロッ
ク切換信号に関連する素子数を大幅に削減可能なため、
消費電力が抑えられ且つコストも低減される。 （２）どのようなタイミングで入力クロック信号ＣＫ
１，ＣＫ２，・・・ＣＫｎを切換えても、クロック切換
信号ＳＥＬに同期して切換る同期クロック信号ＰＣＫが
得られる。 （３）どのようなタイミングで入力クロック信号ＣＫ
１，ＣＫ２，・・・ＣＫｎを切換えても、また該入力ク
ロック信号ＣＫ１，ＣＫ２，・・・ＣＫｎのデューティ
ーが５０％でなくとも、切換えられ出力される同期クロ
ック信号ＰＣＫは、全ての出力位置においてそのＨレベ
ルのパルス幅が一定であり、しかもＨレベルのデューテ
ィーを精度良く５０％に近づけることが可能となる。
【図１】本発明による第１の実施形態に係るクロック切
換回路３０１のブロック回路図である。
換回路３０１のブロック回路図である。
【図２】図１のブロック回路図の動作を示すタイミング
チャートである。
チャートである。
【図３】図１のエッジ検出回路１の一例を示す回路図で
ある。
ある。
【図４】図３の回路図の動作を示すタイミングチャート
である。
である。
【図５】図１の位相トリガ作成回路２の一例を示すブロ
ック回路図である。
ック回路図である。
【図６】図５のブロック回路図の動作を示すタイミング
チャートである。
チャートである。
【図７】図５における位相トリガ作成回路２の位相位置
付与回路２０Ａの一例を示す回路図である。
付与回路２０Ａの一例を示す回路図である。
【図８】図７の回路図の動作を示すタイミングチャート
である。
である。
【図９】図７の回路図の動作を示すタイミングチャート
である。
である。
【図１０】図１のタイミング発生回路３，時間幅測定回
路４，演算回路５の一例を示すブロック回路図である。
路４，演算回路５の一例を示すブロック回路図である。
【図１１】図１０のタイミング発生回路３の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１２】図１０における時間幅測定回路４の遅延ライ
ン発振器４１の一例を示す回路図である。
ン発振器４１の一例を示す回路図である。
【図１３】図１２の回路図の動作を示すタイミングチャ
ートである。
ートである。
【図１４】図１のブロック回路図の動作を示すタイミン
グチャートである。
グチャートである。
【図１５】図１０における時間幅測定回路４の遅延ライ
ン発振器４１の一例を示す回路図である。
ン発振器４１の一例を示す回路図である。
【図１６】図１０における時間幅測定回路４の遅延ライ
ン発振器４１の一例を示す回路図である。
ン発振器４１の一例を示す回路図である。
【図１７】本発明による第２の実施形態における位相ト
リガ作成回路２のブロック回路図である。
リガ作成回路２のブロック回路図である。
【図１８】図１７のブロック回路図の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１９】図１の位相トリガ作成回路２の一例を示すブ
ロック回路図である。
ロック回路図である。
【図２０】本発明による第３の実施形態に係る図１のブ
ロック回路図の動作を示すタイミングチャートである。
ロック回路図の動作を示すタイミングチャートである。
【図２１】本発明による第３の実施形態に係る図１のブ
ロック回路図の動作を示すタイミングチャートである。
ロック回路図の動作を示すタイミングチャートである。
【図２２】本発明による第４の実施形態に係るクロック
切換回路３０１のブロック回路図である。
切換回路３０１のブロック回路図である。
【図２３】図２２のブロック回路図の動作を示すタイミ
ングチャートである。
ングチャートである。
【図２４】従来のクロック切換回路を示す回路図であ
る。
る。
【図２５】図２４の回路図の動作を示すタイミングチャ
ートである。
ートである。
【図２６】従来のクロック切換回路の入出力をあらわす
ブロック回路図である。
ブロック回路図である。
【図２７】本発明によるクロック切換回路の入出力をあ
らわすブロック回路図である。
らわすブロック回路図である。
１ エッジ検出回路
１ｂ ＯＲゲート
２ 位相トリガ作成回路
３ タイミング発生回路
４ 時間幅測定回路
５ 演算回路
６ 実測回路
７ 一致回路
８ 幅作成回路
８ａ ＲＳ−ＦＦ
９ 初期パルス作成回路
２０Ａ 位相位置付与回路
２０Ｂ 位相位置付与回路
２０Ｃ 位相位置付与回路
２０Ｄ 位相位置付与回路
２０ｎ 位相位置付与回路
２１ タイミング発生回路
２２ ＯＲゲート
２２ｂ ＯＲゲート
２２ｃ ＯＲゲート
３０ カウンタ
３１ パルス幅拡幅回路
４０ 遅延ライン発振器
４１ 遅延ライン発振器
４１ａ ＮＡＮＤゲート
４１ｂ インバータ
４１ｃ インバータ
４２ カウンタ
４３ ラッチ
４２ａ ＮＡＮＤゲート
４２ｂ インバータ
４ｍａ ＮＡＮＤゲート
４ｍｂ インバータ
６１ 遅延ライン発振器
６２ カウンタ
７０ カウンタ
７１ ラッチ
７２ 一致回路
７３ ＯＲゲート
７４ トリガ消去回路
７４ａ 遅延回路
７４ｂ 遅延回路
７４ｃ ＯＲゲート
７４ｄ インバータ
７５ ＡＮＤゲート
９１ ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ
９２ インバータ
９３ ＣＬ−Ｄ−ＦＦ
９４ 立ち上がりエッジ検出回路
１０１ 遅延回路
１０２ ＯＲゲート
１０３ ＮＡＮＤゲート
１０５ 遅延回路
１０６ インバータ
１０７ 遅延回路
１１１ インバータ
１１２ 遅延回路
１１３ ＡＮＤゲート
１１４ ＯＲゲート
１１５ インバータ
１１６ ＯＲゲート
１３０ 遅延回路
１３１ ＯＲゲート
３００ 遅延回路
３０１ クロック切換回路
５０１ ＡＮＤゲート
５０２ ＡＮＤゲート
５０３ ＯＲゲート
２ＥＣＫ 基準周期信号
２ＣＫＷ 周期計測信号
ＣＣＫ 発振出力
ＣＫ１ 入力クロック信号
ＣＫ２ 入力クロック信号
ＣＫＡ 入力クロック信号
ＣＫＤ 遅延クロック信号
ＣＫｐ 入力クロック信号
ＣＴ１ 発振制御信号
ＣＴ２ 発振制御信号
ＣＴ３ 発振制御信号
ＣＴ４ 発振制御信号
ＣＴｎ 発振制御信号
ＣＴＧ 初期トリガ信号
ＤＣＫ 基準遅延信号
ＤＬ−ＯＳＣ 遅延ライン発振器
ＤＳＬ 遅延切換信号
ＤＳＴ１ 遅延トリガ信号
ＤＳＴ２ 遅延トリガ信号
ＦＣ 帰還信号
ＨＴＧ Ｈレベル検出信号
ＬＴＧ Ｌレベル検出信号
ＬＴＮ 反転Ｌレベル検出信号
ＭＴＧ 選択トリガ信号
ＮＣＴ 一次クロック信号
ＮＰＲ 反転リセット信号
ＮＳＬ 反転切換信号
ＯＳＫ４１ 発振出力
ＯＳＫ６１ 発振出力
ＰＣＫ 同期クロック信号
ＰＨ１ 内部トリガ信号
ＰＨ２ 内部トリガ信号
ＰＨ３ 内部トリガ信号
ＰＨ４ 内部トリガ信号
ＰＨｎ 内部トリガ信号
ＰＨＴ 内部トリガ信号
ＰＲＴ パワーＯＮリセット信号
ＰＴＧ パワートリガ信号
ＳＡ 一致出力
ＳＥＬ クロック切換信号
ＳＥＬ１ クロック切換信号
ＳＥＬ２ クロック切換信号
ＳＥＬｐ クロック切換信号
ＳＴＧ 選択トリガ信号
ＴＳＴ トリガ消去信号
ＷＳＴ 消去信号
ＺＤＴ Ｎゼロ検出信号
Claims (2)
- 【請求項１】 選択トリガ信号を受けたときを除き、該
選択トリガ信号を受けたときに応じた入力クロック信号
の位相位置で内部トリガ信号を作成して出力する位相ト
リガ作成回路と、 該位相トリガ作成回路からの内部トリガ信号を受け、同
期クロック信号の立ち上げ動作を行い、一致回路からの
一致信号を受け同期クロック信号の立ち下げ動作を行う
幅作成回路と、 入力クロック信号を受け、その周期に応じたタイミング
信号を作成して出力するタイミング発生回路と、 該タイミング発生回路からのタイミング信号を受け、入
力クロック信号の周期に応じた時間幅を測定し、その時
間幅測定結果に応じた論理データを出力する時間幅測定
回路と、 該時間幅測定回路からの論理データを受け、その論理デ
ータに対してタイミング発生回路の設定に応じた演算を
行い、入力クロック信号の半周期分に相当する演算結果
を出力する演算回路と、 幅作成回路からの同期クロック信号を受け、その信号の
立ち上がりからの継続時間に応じたカウント値を出力す
る実測回路と、 演算回路からの演算結果と、実測回路からのカウント値
を受け、双方が一致したときに一致信号を出力する一致
回路と、を備えることを特徴とするクロック切換回路。 - 【請求項２】 請求項１に記載のクロック切換回路にお
いて上記演算回路は、上記時間幅測定回路からの論理デ
ータを受け、その論理データに対して上記タイミング発
生回路、上記時間幅測定回路、上記実測回路の設定に応
じた演算を行い、その演算結果を出力することを特徴と
するクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239846A JP2003051737A (ja) | 2001-08-07 | 2001-08-07 | クロック切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239846A JP2003051737A (ja) | 2001-08-07 | 2001-08-07 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051737A true JP2003051737A (ja) | 2003-02-21 |
Family
ID=19070542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001239846A Pending JP2003051737A (ja) | 2001-08-07 | 2001-08-07 | クロック切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003051737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102621885A (zh) * | 2012-03-30 | 2012-08-01 | 江苏物联网研究发展中心 | 一种宽频率工作范围、低功耗的自适应多路开关 |
| KR20230020896A (ko) | 2021-08-04 | 2023-02-13 | 주식회사 아도반테스토 | 장치 |
| CN117200765A (zh) * | 2023-11-06 | 2023-12-08 | 灿芯半导体(成都)有限公司 | 一种消除毛刺的时钟选择电路 |
-
2001
- 2001-08-07 JP JP2001239846A patent/JP2003051737A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102621885A (zh) * | 2012-03-30 | 2012-08-01 | 江苏物联网研究发展中心 | 一种宽频率工作范围、低功耗的自适应多路开关 |
| KR20230020896A (ko) | 2021-08-04 | 2023-02-13 | 주식회사 아도반테스토 | 장치 |
| CN117200765A (zh) * | 2023-11-06 | 2023-12-08 | 灿芯半导体(成都)有限公司 | 一种消除毛刺的时钟选择电路 |
| CN117200765B (zh) * | 2023-11-06 | 2024-01-23 | 灿芯半导体(成都)有限公司 | 一种消除毛刺的时钟选择电路 |
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