JP2512229B2 - 非同期クロックの選択回路 - Google Patents
非同期クロックの選択回路Info
- Publication number
- JP2512229B2 JP2512229B2 JP29233390A JP29233390A JP2512229B2 JP 2512229 B2 JP2512229 B2 JP 2512229B2 JP 29233390 A JP29233390 A JP 29233390A JP 29233390 A JP29233390 A JP 29233390A JP 2512229 B2 JP2512229 B2 JP 2512229B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- selector
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は複数の非同期クロックを切り換えて高速論理
回路に供給する非同期クロックの選択回路に関する。
回路に供給する非同期クロックの選択回路に関する。
従来の技術 従来の非同期クロックの選択回路を第４図に示す。第
４図において、6,7はそれぞれ非同期のクロックCK1,CK2
の入力端子であり、８は選択信号SELCKの入力端子であ
る。CK1,CK2はセレクタ４で何れか１つを選択し出力す
る。この信号をHAZARDとする。セレクタ４の出力信号HA
ZARDは、抵抗R1およびコンデンサC1からなる時定数の積
分回路で波形処理し、ヒステリシス特製を有するバッフ
ァゲート10を介して出力端子９から出力する。
４図において、6,7はそれぞれ非同期のクロックCK1,CK2
の入力端子であり、８は選択信号SELCKの入力端子であ
る。CK1,CK2はセレクタ４で何れか１つを選択し出力す
る。この信号をHAZARDとする。セレクタ４の出力信号HA
ZARDは、抵抗R1およびコンデンサC1からなる時定数の積
分回路で波形処理し、ヒステリシス特製を有するバッフ
ァゲート10を介して出力端子９から出力する。
選択動作について、第５図とともに説明する。第５図
はCK1を出力する状態からCK2へ切り換える遷移動作にお
ける各部の波形を示すものである。
はCK1を出力する状態からCK2へ切り換える遷移動作にお
ける各部の波形を示すものである。
いま、初期状態としてSELCKが論理「Ｌ」であるとす
る。このときHAZARDはCK1を選択出力する。次に、SELCK
が論理「Ｈ」に変化したとする。SELCKの変化に伴って
セレクタ４の出力HAZARDはCK2を選択出力するようにな
る。HAZARDの波形はCK1とCK2の位相ずれとSELCKのタイ
ミングずれに応じて、切り換え時に正常なクロック周期
に比して微小幅のパルスを発生する。この微小幅のパル
スをハザードという。HAZARDは積分回路を通すと波形が
鈍り信号Ｔのようになる。この信号Ｔをヒステリシスバ
ッファゲート10を介して出力端子９からADJCKとして出
力する。このとき、微小幅のパルスは振幅圧縮され、ヒ
ステリシスの不感帯幅より振幅が小さければ除去でき
る。
る。このときHAZARDはCK1を選択出力する。次に、SELCK
が論理「Ｈ」に変化したとする。SELCKの変化に伴って
セレクタ４の出力HAZARDはCK2を選択出力するようにな
る。HAZARDの波形はCK1とCK2の位相ずれとSELCKのタイ
ミングずれに応じて、切り換え時に正常なクロック周期
に比して微小幅のパルスを発生する。この微小幅のパル
スをハザードという。HAZARDは積分回路を通すと波形が
鈍り信号Ｔのようになる。この信号Ｔをヒステリシスバ
ッファゲート10を介して出力端子９からADJCKとして出
力する。このとき、微小幅のパルスは振幅圧縮され、ヒ
ステリシスの不感帯幅より振幅が小さければ除去でき
る。
発明が解決しようとする課題 このような従来技術では、除去できるハザードのパル
ス幅に限度があった。もし、クロックにハザードが発生
すると、次のような不具合が起こる。多段シフトレジス
タでは局部のFF（フリップ・フロップ）においてクロッ
クが消失してシフトミスを生じるために、データが誤る
ことがあり、同期または非同期カウンタでも同様に局部
のFFにおいてクロックが消失して異常なカウントとなる
ばかりか、最悪の場合マイナーループへ入って復帰でき
なくなる恐れさえあった。これらはハザードに起因する
課題の１つである。
ス幅に限度があった。もし、クロックにハザードが発生
すると、次のような不具合が起こる。多段シフトレジス
タでは局部のFF（フリップ・フロップ）においてクロッ
クが消失してシフトミスを生じるために、データが誤る
ことがあり、同期または非同期カウンタでも同様に局部
のFFにおいてクロックが消失して異常なカウントとなる
ばかりか、最悪の場合マイナーループへ入って復帰でき
なくなる恐れさえあった。これらはハザードに起因する
課題の１つである。
本発明はこの問題点に鑑み、ハザードのない非同期ク
ロックの選択回路を提供することを目的とする。
ロックの選択回路を提供することを目的とする。
課題を解決するための手段 本発明の非同期クロックの選択回路は、複数のクロッ
クを入力する複数のクロック入力端子と、選択信号を入
力する選択力端子と、前記複数のクロックから１つの選
択するセレクタと、前記セレクタの出力クロックに同期
して前記選択信号をラッチし、その出力信号をセレクタ
の制御端子に接続する第１のラッチ回路と、前記セレク
タの出力クロックに同期して前記第１のラッチ回路の出
力信号をラッチする第２のラッチ回路と、前記第１のラ
ッチ回路の出力信号と前記第２のラッチ回路の出力信号
が異なるときに所定の信号を出力するコンパレータと、
前記セレクタの出力と前記コンパレータの出力を合成す
る合成回路とを備え、合成回路から出力を取り出すよう
に構成する。
クを入力する複数のクロック入力端子と、選択信号を入
力する選択力端子と、前記複数のクロックから１つの選
択するセレクタと、前記セレクタの出力クロックに同期
して前記選択信号をラッチし、その出力信号をセレクタ
の制御端子に接続する第１のラッチ回路と、前記セレク
タの出力クロックに同期して前記第１のラッチ回路の出
力信号をラッチする第２のラッチ回路と、前記第１のラ
ッチ回路の出力信号と前記第２のラッチ回路の出力信号
が異なるときに所定の信号を出力するコンパレータと、
前記セレクタの出力と前記コンパレータの出力を合成す
る合成回路とを備え、合成回路から出力を取り出すよう
に構成する。
作用 本発明は上記の構成により、選択信号を第１のラッチ
回路において、セレクタの出力クロックすなわち切り換
え前のクロックでラッチし、セレクタの制御端子に供給
する。このようにして、セレクタの切り換えタイミング
を切り換え前のクロックと同期化する。
回路において、セレクタの出力クロックすなわち切り換
え前のクロックでラッチし、セレクタの制御端子に供給
する。このようにして、セレクタの切り換えタイミング
を切り換え前のクロックと同期化する。
また、セレクタ制御信号を第２のラッチ回路において
切り換え後のクロックでラッチして、コンパレータで第
１のラッチ回路の出力信号と第２のラッチ回路の出力信
号が異なるとき、すなわち切り換え前のクロックと切り
換え後のクロックのタイミングのずれの時間区間に、所
定の信号を出力する。従って、この信号は切り換えの遷
移のときにのみ出力される。
切り換え後のクロックでラッチして、コンパレータで第
１のラッチ回路の出力信号と第２のラッチ回路の出力信
号が異なるとき、すなわち切り換え前のクロックと切り
換え後のクロックのタイミングのずれの時間区間に、所
定の信号を出力する。従って、この信号は切り換えの遷
移のときにのみ出力される。
これらのセレクタの出力とコンパレータの出力は合成
回路で合成して出力端子から出力する。
回路で合成して出力端子から出力する。
このとき、セレクタの出力は切り換え前のクロックと
同期化して切り換えるので、切り換え直前の信号は一定
となる。また、遷移時のコンパレータ出力の信号も同じ
なので、合成回路の出力信号は同一論理で遷移開始す
る。また、遷移の終了時間は切り換え後のクロックと同
期しているので、遷移終了時のセレクタ出力信号論理も
一定となる。これを遷移開始時の論理と合わせること
で、合成回路の出力信号は、同一論理で遷移を完了する
ように動作する。
同期化して切り換えるので、切り換え直前の信号は一定
となる。また、遷移時のコンパレータ出力の信号も同じ
なので、合成回路の出力信号は同一論理で遷移開始す
る。また、遷移の終了時間は切り換え後のクロックと同
期しているので、遷移終了時のセレクタ出力信号論理も
一定となる。これを遷移開始時の論理と合わせること
で、合成回路の出力信号は、同一論理で遷移を完了する
ように動作する。
このように、切り換え時の遷移の開始から終了まで同
一論理を保つので、ハザードを防止するよう動作する。
一論理を保つので、ハザードを防止するよう動作する。
実施例 以下、本発明の実施例の非同期クロックの選択回路に
ついて、図面を参照しながら説明する。第１図は本発明
の非同期クロックの選択回路の一実施例であり、第２図
は第１図に示す非同期クロックの選択回路の動作を示す
タイミグチャートである。
ついて、図面を参照しながら説明する。第１図は本発明
の非同期クロックの選択回路の一実施例であり、第２図
は第１図に示す非同期クロックの選択回路の動作を示す
タイミグチャートである。
第１図において、入力端子６および入力端子７から入
力されるそれぞれ非同期のクロックCK1,CK2はセレクタ
４で何れか１つを選択しHAZARDとして出力し、入力端子
８から入力される選択信号SELCKはDFF（第１のラッチ回
路）１へ接続し、セレクタ４の出力信号HAZARDの前縁で
ラッチし、セレクタ４へ制御信号SELTとして供給する。
力されるそれぞれ非同期のクロックCK1,CK2はセレクタ
４で何れか１つを選択しHAZARDとして出力し、入力端子
８から入力される選択信号SELCKはDFF（第１のラッチ回
路）１へ接続し、セレクタ４の出力信号HAZARDの前縁で
ラッチし、セレクタ４へ制御信号SELTとして供給する。
また、SELTをDFF（第２のラッチ回路）２へ接続し、
セレクタ４の出力信号HAZARDの前縁でラッチする。DFF2
の出力とSELTは排他的論理和回路（EXOR）３へ入力し、
これらの入力論理が互いに異なるときに論理「Ｈ」を出
力する。この出力信号をSTUFFとする。信号HAZARDと信
号STUFFとを合成回路であるOR5で加算合成し、出力端子
９からADJCKとして出力する。
セレクタ４の出力信号HAZARDの前縁でラッチする。DFF2
の出力とSELTは排他的論理和回路（EXOR）３へ入力し、
これらの入力論理が互いに異なるときに論理「Ｈ」を出
力する。この出力信号をSTUFFとする。信号HAZARDと信
号STUFFとを合成回路であるOR5で加算合成し、出力端子
９からADJCKとして出力する。
選択動作について、第２図とともに説明する。第２図
はCK1を出力する状態からCK2へ切り換える遷移動作にお
ける各部の波形を示すものである。
はCK1を出力する状態からCK2へ切り換える遷移動作にお
ける各部の波形を示すものである。
いま、初期状態としてSELCKが論理「Ｌ」であるとす
る。このときSELTも論理「Ｌ」で、HAZARDはCK1を選択
出力する、SELTは論理「Ｌ」のまま変化しないのでSTUF
Fは論理「Ｌ」である。従って、ADJCKはHAZARDすなわち
CK1を出力する。
る。このときSELTも論理「Ｌ」で、HAZARDはCK1を選択
出力する、SELTは論理「Ｌ」のまま変化しないのでSTUF
Fは論理「Ｌ」である。従って、ADJCKはHAZARDすなわち
CK1を出力する。
ここで、SELCKが「Ｈ」に変化したとする。SELCKの変
化はHAZARDすなわちCK1の前縁に同期してSELTが論理
「Ｈ」になり、これに伴ってセレクタ４の出力HAZARDは
CK2を選択出力するようになる。内部の切り換え動作が
開始するのはこのタイミングである。なお、HAZARDの波
形はHAZARD自身の前縁でSELTを変化させるので、切り換
え時の論理は常に論理「Ｈ」である。
化はHAZARDすなわちCK1の前縁に同期してSELTが論理
「Ｈ」になり、これに伴ってセレクタ４の出力HAZARDは
CK2を選択出力するようになる。内部の切り換え動作が
開始するのはこのタイミングである。なお、HAZARDの波
形はHAZARD自身の前縁でSELTを変化させるので、切り換
え時の論理は常に論理「Ｈ」である。
一方、SELTが論理「Ｌ」から論理「Ｈ」へ変化する
と、DFF2の出力は論理「Ｌ」であるのでEXOR3の出力STU
FFは論理「Ｈ」となる。DFF2はHAZARDの前縁でSELTをラ
ッチし、次のHAZARDの前縁がくるまでは出力論理「Ｌ」
を保つので、STUFFはこの間論理「Ｈ」となる。このよ
うにして、EXOR3の出力STUFFはSELTが変化すると同時に
立ち上がり、HAZARDの次の前縁まで論理「Ｈ」を出力
し、以降は論理「Ｌ」となる。STUFFが論理「Ｈ」の区
間、すなわち内部の切り換え開始から切り換え後のクロ
ックの前縁までの区間を調停区間と略称する。なお、ST
UFFが論理「Ｌ」に立ち下がるのは、HAZARDの前縁によ
って起こる事象であるから、このとき、HAZARDの論理は
常に論理「Ｈ」である。
と、DFF2の出力は論理「Ｌ」であるのでEXOR3の出力STU
FFは論理「Ｈ」となる。DFF2はHAZARDの前縁でSELTをラ
ッチし、次のHAZARDの前縁がくるまでは出力論理「Ｌ」
を保つので、STUFFはこの間論理「Ｈ」となる。このよ
うにして、EXOR3の出力STUFFはSELTが変化すると同時に
立ち上がり、HAZARDの次の前縁まで論理「Ｈ」を出力
し、以降は論理「Ｌ」となる。STUFFが論理「Ｈ」の区
間、すなわち内部の切り換え開始から切り換え後のクロ
ックの前縁までの区間を調停区間と略称する。なお、ST
UFFが論理「Ｌ」に立ち下がるのは、HAZARDの前縁によ
って起こる事象であるから、このとき、HAZARDの論理は
常に論理「Ｈ」である。
OR5の出力ADJCKはHAZARDとSTUFFの論理和出力である
ので、一方が論理「Ｈ」ならADJCKは常に論理「Ｈ」と
なる。すなわちSTUFFが論理「Ｈ」のときはADJCKは論理
「Ｈ」である。また、上記したようにSTUFFの立ち上が
り時と立ち下がり時には、HAZARDの論理が常に論理
「Ｈ」であるから、調停区間の開始点および終了点で同
一の論理「Ｈ」を保ったまま、CK1からCK2へ移行する。
調停区間終了後のADJCKは、CK2の前縁で接続されるの
で、論理「Ｈ」で始まる正常なCK2の周期波形が以降連
続する。言い換えると、遷移時の論理「Ｈ」の時間は少
なくとも正常なCK2の波形の論理「Ｈ」の時間より長く
なる。したがって、ハザードを発生することがない。
ので、一方が論理「Ｈ」ならADJCKは常に論理「Ｈ」と
なる。すなわちSTUFFが論理「Ｈ」のときはADJCKは論理
「Ｈ」である。また、上記したようにSTUFFの立ち上が
り時と立ち下がり時には、HAZARDの論理が常に論理
「Ｈ」であるから、調停区間の開始点および終了点で同
一の論理「Ｈ」を保ったまま、CK1からCK2へ移行する。
調停区間終了後のADJCKは、CK2の前縁で接続されるの
で、論理「Ｈ」で始まる正常なCK2の周期波形が以降連
続する。言い換えると、遷移時の論理「Ｈ」の時間は少
なくとも正常なCK2の波形の論理「Ｈ」の時間より長く
なる。したがって、ハザードを発生することがない。
以上、第２図をもとに、CK1を出力する状態からCK2へ
切り換える遷移動作について説明した。
切り換える遷移動作について説明した。
CK2を出力する状態からCK1へ切り換える遷移動作につ
いても、全く同様に説明できるが、重複を避けるため詳
細な説明を省略する。
いても、全く同様に説明できるが、重複を避けるため詳
細な説明を省略する。
第３図は第１図に示す本発明の実施例の非同期クロッ
クの選択回路の概略の動作を示す状態遷移図である。第
３図において、CK2を出力する状態M3からCK1を出力する
状態M1へ切り換える遷移動作について、簡単に説明す
る。状態M3においてCK2からCK1へ切り換える指令を検出
すると、CK2の前縁に同期して調停区間の状態M4に遷移
し（遷移T3）、STUFFを出力する（状態M4）。次に、CK1
の前縁を待って遷移し（遷移T4）、CK1を出力する（状
態M1）。このようにして切り換えを完了する。
クの選択回路の概略の動作を示す状態遷移図である。第
３図において、CK2を出力する状態M3からCK1を出力する
状態M1へ切り換える遷移動作について、簡単に説明す
る。状態M3においてCK2からCK1へ切り換える指令を検出
すると、CK2の前縁に同期して調停区間の状態M4に遷移
し（遷移T3）、STUFFを出力する（状態M4）。次に、CK1
の前縁を待って遷移し（遷移T4）、CK1を出力する（状
態M1）。このようにして切り換えを完了する。
CK1を出力する状態M1からCK2を出力する状態M3へ切り
換える遷移動作についても同様に、状態M1において、CK
1からCK2へ切り換える指令を検出すると、CK1の前縁に
同期して調停区間の状態M2に遷移し（遷移T1）、STUFF
を出力する（状態M2）。次に、CK2の前縁を待って遷移
し（遷移T2）、CK2を出力する（状態M3）。このように
して切り換えを完了する。
換える遷移動作についても同様に、状態M1において、CK
1からCK2へ切り換える指令を検出すると、CK1の前縁に
同期して調停区間の状態M2に遷移し（遷移T1）、STUFF
を出力する（状態M2）。次に、CK2の前縁を待って遷移
し（遷移T2）、CK2を出力する（状態M3）。このように
して切り換えを完了する。
以上説明したように、どちらの方向でも非同期クロッ
クの切り換えにおいて、ハザードの発生が皆無となる。
クの切り換えにおいて、ハザードの発生が皆無となる。
なお、本実施例では、クロック入力端子が２個で、コ
ンパレータがEXOR（排他的論理和回路）である場合につ
いて説明したが、２を越える複数のクロック選択回路に
も拡張でき、DFF1およびDFF2を複数のビットのものと
し、コンパレータも複数のビットのデータを一致比較す
るものに代えることにより、容易に実現可能なものであ
る。また、実施例では、DFF1およびDFF2はセレクタの出
力クロックの前縁に同期して動作し、コンパレータはDF
F1とDFF2の信号が異なるときに論理「Ｈ」の信号を出力
するとともに合成回路はORゲートで構成したが、この構
成の負論理のものでも全く同様に作用する。すなわち、
DFF1およびDFF2はセレクタの出力クロックの後縁に同期
して動作し、コンパレータはDFF1とDFF2の信号が異なる
ときに論理「Ｌ」の信号を出力すると共に、合成回路は
ANDゲートで構成してもよい。
ンパレータがEXOR（排他的論理和回路）である場合につ
いて説明したが、２を越える複数のクロック選択回路に
も拡張でき、DFF1およびDFF2を複数のビットのものと
し、コンパレータも複数のビットのデータを一致比較す
るものに代えることにより、容易に実現可能なものであ
る。また、実施例では、DFF1およびDFF2はセレクタの出
力クロックの前縁に同期して動作し、コンパレータはDF
F1とDFF2の信号が異なるときに論理「Ｈ」の信号を出力
するとともに合成回路はORゲートで構成したが、この構
成の負論理のものでも全く同様に作用する。すなわち、
DFF1およびDFF2はセレクタの出力クロックの後縁に同期
して動作し、コンパレータはDFF1とDFF2の信号が異なる
ときに論理「Ｌ」の信号を出力すると共に、合成回路は
ANDゲートで構成してもよい。
発明の効果 以上のように本発明の非同期クロックの選択回路は、
複数のクロックから１つを選択するセレクタの出力クロ
ックに同期して選択信号をラッチする第１のラッチ回路
を介してセレクタの制御端子に接続すると共に、セレク
タの出力クロックに同期して第１のラッチ回路（DFF1）
の出力信号をラッチする第２のラッチ回路（DFF2）と、
DFF1とDFF2の信号が異なるときに所定の信号を出力する
コンパレータと、セレクタの出力とコンパレータの出力
を合成する合成回路を備え、合成回路から出力を取り出
すように構成したので、セレクタの切り換えタイミング
を切り換え前のクロックと同期化する作用と、同期化し
たセレクタ切り換えタイミングに始まり、切り換え後の
クロックに同期するまでの調停区間において所定の信号
を出力する作用が得られる。また、調停区間の出力信号
を同期化して切り換えるセレクタの出力と合成すること
によって、切り換える直前の信号論理と、調停区間に出
力するコンパレータの出力信号論理とを同じにすること
ができ、合成回路の出力信号は同一論理で移行する。さ
らに、調停区間の終了時間は切り換え後のクロックと同
期しているので、このときのセレクタ出力信号論理も同
一とすることができ、合成回路の出力信号は同一論理で
遷移を完了する。このようにして、切り換え時の遷移の
開始から終了まで同一論理を保ち、しかも調停区間に連
なるクロック信号の波形は常に正常なクロック波形を保
つので、ハザードを防止できる。
複数のクロックから１つを選択するセレクタの出力クロ
ックに同期して選択信号をラッチする第１のラッチ回路
を介してセレクタの制御端子に接続すると共に、セレク
タの出力クロックに同期して第１のラッチ回路（DFF1）
の出力信号をラッチする第２のラッチ回路（DFF2）と、
DFF1とDFF2の信号が異なるときに所定の信号を出力する
コンパレータと、セレクタの出力とコンパレータの出力
を合成する合成回路を備え、合成回路から出力を取り出
すように構成したので、セレクタの切り換えタイミング
を切り換え前のクロックと同期化する作用と、同期化し
たセレクタ切り換えタイミングに始まり、切り換え後の
クロックに同期するまでの調停区間において所定の信号
を出力する作用が得られる。また、調停区間の出力信号
を同期化して切り換えるセレクタの出力と合成すること
によって、切り換える直前の信号論理と、調停区間に出
力するコンパレータの出力信号論理とを同じにすること
ができ、合成回路の出力信号は同一論理で移行する。さ
らに、調停区間の終了時間は切り換え後のクロックと同
期しているので、このときのセレクタ出力信号論理も同
一とすることができ、合成回路の出力信号は同一論理で
遷移を完了する。このようにして、切り換え時の遷移の
開始から終了まで同一論理を保ち、しかも調停区間に連
なるクロック信号の波形は常に正常なクロック波形を保
つので、ハザードを防止できる。
複数のクロックは位相，周期が相互に異なるものであ
ってもよく、非同期で切り換えのタイミングを指令して
も、同様に効果を奏する。
ってもよく、非同期で切り換えのタイミングを指令して
も、同様に効果を奏する。
本発明の非同期クロックの選択回路はハザードを発生
させずに非同期クロックの切り換えができるので、この
クロックを供給する高速の論理回路、特に集積回路にお
いて、多段のシフトレジスタやカウンタの誤動作を確実
に防止できるものである。
させずに非同期クロックの切り換えができるので、この
クロックを供給する高速の論理回路、特に集積回路にお
いて、多段のシフトレジスタやカウンタの誤動作を確実
に防止できるものである。
第１図は本発明の非同期クロックの選択回路の実施例を
示すブロック図、第２図は第１図に示す非同期クロック
の選択回路の動作を示すタイミングチャート、第３図は
第１図に示す非同期クロックの選択回路の概略動作を示
す状態遷移図、第４図は従来の非同期クロックの選択回
路の構成を示すブロック図、第５図は第４図の非同期ク
ロックの選択回路動作のタイミングチャートである。 1,2……DFF、３……EXOR、４……セレクタ、５……OR、
6,7……入力端子、8,9……出力端子。
示すブロック図、第２図は第１図に示す非同期クロック
の選択回路の動作を示すタイミングチャート、第３図は
第１図に示す非同期クロックの選択回路の概略動作を示
す状態遷移図、第４図は従来の非同期クロックの選択回
路の構成を示すブロック図、第５図は第４図の非同期ク
ロックの選択回路動作のタイミングチャートである。 1,2……DFF、３……EXOR、４……セレクタ、５……OR、
6,7……入力端子、8,9……出力端子。
Claims (4)
- 【請求項１】複数のクロックを入力する複数のクロック
入力端子と、 選択信号を入力する選択信号入力端子と、 前記複数のクロックから１つを選択するセレクタと、 前記セレクタの出力クロックに同期して前記選択信号を
ラッチし、その出力信号を前記セレクタの制御端子に接
続する第１のラッチ回路、前記セレクタの出力クロック
に同期して前記第１のラッチ回路の出力信号をラッチす
る第２のラッチ回路と、前記第１のラッチ回路の出力信
号と前記第２のラッチ回路の出力信号が異なるときに所
定の信号を出力するコンパレータと、前記セレクタの出
力と前記コンパレータの出力を合成する合成回路とを備
え、前記合成回路から出力を取り出すようにした非同期
クロックの選択回路。 - 【請求項２】クロックの数を２とし、コンパレータを排
他的論理和回路とした請求項１記載の非同期クロックの
選択回路。 - 【請求項３】第１のラッチ回路はセレクタの出力クロッ
クの前縁に同期して選択信号をラッチし、第２のラッチ
回路は前記セレクタの出力クロックの前縁に同期して前
記第１のラッチ回路の出力信号をラッチし、コンパレー
タは前記第１のラッチ回路の出力信号と第２のラッチ回
路の出力信号が異なるときに論理「Ｈ」の信号を出力す
ると共に、合成回路はORゲートで構成した請求項１記載
の非同期クロックの選択回路。 - 【請求項４】第１のラッチ回路はセレクタの出力クロッ
クの後縁に同期して選択信号をラッチし、第２のラッチ
回路は前記セレクタの出力クロックの後縁に同期して前
記第１のラッチ回路の出力信号をラッチし、コンパレー
タは前記第１のラッチ回路の出力信号と前記第２のラッ
チ回路の出力信号が異なるときに論理「Ｌ」の信号を出
力すると共に、合成回路はANDゲートで構成した請求項
１記載の非同期クロックの選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29233390A JP2512229B2 (ja) | 1990-10-29 | 1990-10-29 | 非同期クロックの選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29233390A JP2512229B2 (ja) | 1990-10-29 | 1990-10-29 | 非同期クロックの選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165712A JPH04165712A (ja) | 1992-06-11 |
| JP2512229B2 true JP2512229B2 (ja) | 1996-07-03 |
Family
ID=17780437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29233390A Expired - Fee Related JP2512229B2 (ja) | 1990-10-29 | 1990-10-29 | 非同期クロックの選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512229B2 (ja) |
-
1990
- 1990-10-29 JP JP29233390A patent/JP2512229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165712A (ja) | 1992-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7180336B2 (en) | Glitch-free clock switching apparatus | |
| US6507230B1 (en) | Clock generator having a deskewer | |
| US6960942B2 (en) | High speed phase selector | |
| JPH088738A (ja) | Ｐｌｌ回路装置 | |
| JP2846428B2 (ja) | 論理比較回路 | |
| JPH09167134A (ja) | データ同期システム | |
| JP2512229B2 (ja) | 非同期クロックの選択回路 | |
| JP2660769B2 (ja) | 同期デジタルクロック用スケーラ | |
| JP2789811B2 (ja) | 非同期クロックの選択回路 | |
| JP3544791B2 (ja) | 分周回路装置 | |
| JP2737607B2 (ja) | クロック切替回路 | |
| JP2792759B2 (ja) | 同期クロック発生回路 | |
| JP3185768B2 (ja) | 周波数比較器及びこれを用いたクロック抽出回路 | |
| JPH06311025A (ja) | アップダウンカウンタ回路 | |
| JPH05344112A (ja) | ビット位相同期回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JP2903548B2 (ja) | 論理回路診断システム | |
| JP2001339376A (ja) | 同期回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| SU892675A1 (ru) | Генератор тактовых импульсов | |
| JPH07120931B2 (ja) | 位相同期回路 | |
| JP2912680B2 (ja) | デジタル位相同期装置 | |
| JPH01174977A (ja) | 動作検出装置 | |
| JPH05291893A (ja) | クロック選択回路 | |
| JP2000068820A (ja) | 集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |