JP2789811B2

JP2789811B2 - 非同期クロックの選択回路

Info

Publication number: JP2789811B2
Application number: JP29229690A
Authority: JP
Inventors: 直樹江島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-10-29
Filing date: 1990-10-29
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH04165711A

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数の非同期クロックを切り換えて高速論
理回路に供給する非同期クロックの選択回路に関する。

従来の技術従来の非同期クロックの選択回路を第９図に示す。第
９図において、6,7はそれぞれ非同期のクロックCK1,CK2
の入力端子であり、８は選択信号SELCKの入力端子であ
る。CK1,CK2はセレクタ４で何れか１つを選択し出力す
る。この信号をHAZARDとする。セレクタ４の出力信号HA
ZARDは、抵抗R1およびコンデンサC1からなる時定数の積
分回路で波形処理し、ヒステリシス特性を有するバッフ
ァゲート90を介して出力端子９から出力する。

選択動作について、第10図とともに説明する。第10図
はCK1を出力する状態からCK2へ切り換える遷移動作にお
ける各部の波形を示すものである。

いま、初期状態としてSELCKが論理「Ｌ」であるとす
る。このときHAZARDはCK1を選択出力する。次に、SELCK
が論理「Ｈ」に変化したとする。SELCKの変化にともな
ってセレクタ４の出力HAZARDはCK2を選択出力するよう
になる。HAZARDの波形はCK1とCK2の位相ずれとSELCKの
タイミングずれに応じて、切り換え時に正常なクロック
周期に比して微小幅のパルスを発生する。この微小幅の
パルスをハザードという。HAZARDは積分回路を通すと波
形が鈍り信号Ｔのようになる。この信号Ｔをヒステリシ
スバッファゲート90を介して出力端子９からADJCKとし
て出力する。このとき、微小幅のパルスは振幅圧縮さ
れ、ヒステリシスの不感帯幅より振幅が小さければ除去
できる。

発明が解決しようとする課題このような従来技術では、除去できるハザードのパル
ス幅に限度があった。もし、クロックにハザードが発生
すると、次のような不具合が起こる。多段シフトレジス
タでは局部のFF（フリップ・フロップ）においてクロッ
クが消失してシフトミスを生じるために、データが誤る
ことがあり、同期または非同期カウンタでも同様に局部
のFFにおいてクロックが消失して異常なカウントとなる
ばかりか、最悪の場合マイナーループへ入って復帰でき
なくなる恐れさえあった。これらはハザードに起因する
課題の１つである。

本発明はこの問題点に鑑み、ハザードのない非同期ク
ロックの選択回路を提供することを目的とする。

課題を解決するための手段本発明の非同期クロックの選択回路は、複数のクロッ
クを入力する複数のクロック入力端子と、選択信号を入
力する選択信号入力端子と、前記複数のクロックから１
つを選択するセレクタと、前記セレクタの出力クロック
に同期して前記選択信号をラッチする第１のラッチ回路
と、前記選択信号が第ｊのクロックの選択指令であるこ
とをデコードし、そのデコード信号を第ｊのクロックで
遅延して出力する補助制御回路と、前記第１のラッチ回
路の出力と前記補助制御回路の出力とを加算し、その加
算出力をセレクタの制御入力に供給する補助構成回路
と、前記セレクタの出力クロックに同期して前記第１の
ラッチ回路の出力信号をラッチする第２のラッチ回路
と、前記第１のラッチ回路の出力信号と前記２のラッチ
回路の出力信号が異なるときに所定の信号を出力するコ
ンパレータと、前記セレクタの出力と前記コンパレータ
の出力を合成する合成回路とを備え、合成回路から出力
を取り出すように構成する。

作用本発明は上記の構成により、選択信号を第１のラッチ
回路において、セレクタの出力クロックすなわち切り換
え前のクロックでラッチし、セレクタの制御端子に供給
する。このようにして、セレクタの切り換えタイミング
を切り換え前のクロックと同期化する。

また、セレクタ制御信号を第２のラッチ回路において
切り換え後のクロックでラッチして、コンパレータで第
１のラッチ回路の出力信号と第２のラッチ回路の出力信
号が異なるとき、すなわち切り換え前のクロックと切り
換え後のクロックのタイミングのずれの時間区間に、所
定の信号を出力する。従って、この所定の信号は切り換
えの遷移のときにのみ出力する。

これらのセレクタの出力とコンパレータの出力は合成
回路で合成して出力端子より出力する。

このとき、セレクタの出力は切り換え前のクロックに
同期化して切り換えるので、切り換え直前の信号論理は
一定となる。また、遷移時のコンパレータ出力の信号論
理も同じなので、合成回路の出力信号は同一論理で遷移
開始する。また、遷移の終了は切り換え後のクロックと
同期するので、遷移終了後のセレクタ出力信号論理も一
定となる。これを遷移開始時の論理と合わせることで、
合成回路の出力信号は同一論理で遷移を完了するように
動作する。このように、切り換え時の遷移の開始から終
了まで同一論理を保つので、ハザードを防止するよう動
作する。

また、補助制御回路は、選択信号が第ｊのクロックの
選択指令であることをデコードし、デコード信号を第ｊ
のクロックで遅延して出力する。この信号は、補助合成
回路によって第１のラッチ回路の出力と第１の補助制御
回路の出力を合成し、セレクタの制御入力に供給するの
で、第１のラッチ回路の出力が停止する場合には第ｊの
クロックをセレクタによって強制選択して出力端子から
出力する。

実施例以下、本発明の実施例の非同期クロックの選択回路に
ついて、図面を参照しながら説明する。第１図は本発明
の非同期クロックの選択回路の第１の実施例であり、第
２図および第３図は第１図に示す非同期クロックの選択
回路の動作を示すタイミングチャートである。第１図に
おいて、入力端子６および入力端子７から入力されるそ
れぞれ非同期のクロックCK1,CK2はセレクタ４で１つを
選択しHAZARDとして出力し、入力端子８から入力される
選択信号SELCKはDFF（第１のラッチ回路）１へ接続し、
セレクタ４の出力信号HAZARDの前縁でラッチする。この
DFF1の出力信号をSELT0とする。

SELCKは論理「Ｈ」のときCK2の出力を指令し、論理
「Ｌ」のときCK1の出力を指令するものである。従っ
て、補助制御部20は次のようにすることができる。CK2
のクロックの選択指令であることのデコードをSELCKで
代替し、これをDFF21に接続してCK2で遅延し、AND22でS
ELCKと遅延出力の論理積を得る。この信号をSELT1と
し、補助制御部20から出力する。SELT0およびSELT1はOR
31を通じてセレクタ４へ制御信号SELTとして供給する。
また、SELT0をDFF（第２のラッチ回路）２へ接続し、セ
レクタ４の出力信号HAZARDの前縁でラッチする。DFF2の
出力とSELT0は排他的論理和回路EXOR3へ入力し、これら
の入力論理が互いに異なるときに、論理「Ｈ」を出力す
る。この出力信号をSTUFFとする。信号HAZARDと信号STU
FFとを合成回路であるOR5で加算合成し、出力端子９か
らADJCKとして出力する。

以上のように構成した第１の実施例の選択動作につい
て、第２図とともに説明する。第２図はCK1を出力する
状態からCK2へ切り換える遷移動作における各部の波形
を示すタイミングチャートである。いま、初期状態とし
てSELCKが論理「Ｌ」であるとする。このときSELT0も論
理「Ｌ」で、HAZARDはCK1を選択出力する。SELT0は論理
「Ｌ」のまま変化しないのでSTUFFは論理「Ｌ」であ
る。従って、ADJCKはHAZARDすなわちCK1を出力する。

ここで、SELCKが論理「Ｈ」に変化したとする。SELCK
の変化はHAZARDすなわちCK1の前縁に同期してSELT0が論
理「Ｈ」になり、これに伴ってセレクタ４の出力HAZARD
はCK2を選択出力するようになる。内部の切り換え動作
が開始するのはこのタイミングである。なお、HAZARDの
波形はHAZARD自身の前縁でSELT0を変化させるので、切
り換え時の論理は常に論理「Ｈ」である。SELT1はSELCK
をCK2で遅延したものであるので、SELT0より遅れて立ち
上がる。従って、この遷移ではSELTはSELT0に支配され
る。

一方、SELT0が論理「Ｌ」から論理「Ｈ」へ変化する
と、DFF2の出力は論理「Ｌ」であるのでEXOR3の出力STU
FFは論理「Ｈ」となる。DFF2はHAZARDの前縁でSELT0を
ラッチし、次のHAZARDの前縁がくるまでは出力論理
「Ｌ」を保つので、STUFFはこの間論理「Ｈ」となる。
このようにして、EXOR3の出力STUFFは、SEUT0が変化す
ると同時に立ち上がり、HAZARDの次の前縁まで論理
「Ｈ」を出力し、以降は論理「Ｌ」となる。STUFFが論
理「Ｈ」の区間、すなわち内部の切り換え開始から切り
換え後のクロックの前縁までの区間を「調停区間」と略
称する。なお、STUFFが論理「Ｌ」に立ち下がるのは、H
AZARDの前縁によって起こる事象であるから、このと
き、HAZARDの論理は常に論理「Ｈ」である。OR5の出力
信号ADJCKはHAZARDとSTUFFの論理和出力であるので、一
方が論理「Ｈ」ならADJCKは常に論理「Ｈ」となる。す
なわちSTUFFが論理「Ｈ」のときはADJCKは論理「Ｈ」で
ある。また、上記したようにSTUFFの立ち上がり時と立
ち下がり時には、HAZARDの論理が常に論理「Ｈ」である
から調停区間の開始点および終了点で同一の論理「Ｈ」
を保ったまま、CK1からCK2へ移行する。調停区間終了後
のADJCKは、CK2の前縁で接続されるので、論理「Ｈ」で
始まる正常なCK2の周期波形が以降連続する。言い換え
ると、遷移時の論理「Ｈ」の時間は少なくとも正常なCK
2の波形の論理「Ｈ」の時間より長くなる。したがっ
て、ハザードを発生することがない。以上、第２図をも
とにCK1を出力する状態からCK2へ切り換える遷移動作に
ついて説明した。CK2を出力する状態からCK1へ切り換え
る遷移動作についても全く同様に説明できるが重複を避
けるため詳細な説明を省略する。

第４図は第１図に示す本発明の実施例の非同期クロッ
クの選択回路の概略の動作を示す状態遷移図である。第
４図において、CK2を出力する状態M3からCK1を出力する
状態M1へ切り換える遷移動作について、簡単に説明す
る。状態M3において、CK2からCK1へ切り換える指令を検
出すると、CK2の前縁に同期して調停区間の状態M4に遷
移し（遷移T3）、STUFFを出力する（状態M4）。次に、C
K1の前縁を待って遷移し（遷移T4）、CK1を出力する
（状態M1）。このようにして切り換えを完了する。

CK1を出力する状態M1からCK2を出力する状態M3へ切り
換える遷移動作について同様に、状態M1において、CK1
からCK2へ切り換える指令を検出すると、CK1の前縁に同
期して調停区間の状態M2に遷移し（遷移T1）、STUFFを
出力する（状態M2）。次に、CK2の前縁を待って遷移し
（遷移T2）、CK2を出力する（状態M3）。このようにし
て切り換えを完了する。

以上のようにどちらの方向でも非同期クロックの切り
換えにおいて、ハザードの発生が皆無となる。

これまで説明したのは、CK1とCK2がともに入力されク
ロック変化がある場合であった。次に一方のクロック入
力が停止した場合について説明する。第１の実施例にお
いては、CK1が停止しても、少なくともCK2は正常に出力
するようにしている。この目的のために補助制御部20を
用いているのであるが、説明の都合上、補助制御部20が
ないとし、第１図において、SELT1を論理「Ｌ」に固定
して考えることにする。第４図においては、遷移T5がな
いとして考える。これを第７図に示す。以上の仮定の下
で、CK2の出力を指令する状態から、CK1の出力を指令す
る状態で経て、また、CK2の出力を指令する状態へもど
る動作について説明する。第７図の状態M3において、CK
2からCK1へ切り換える指令を検出すると、CK2の前縁に
同期して調停区間の状態M4に遷移し（遷移T3）、STUFF
論理「Ｈ」を出力する。（状態M4）。状態M4では、CK1
の前縁を待つがCK1は論理「Ｌ」のままで前縁がこない
ので、状態M4から抜けられない。STUFF論理「Ｈ」を出
力したままハングアップし、次に、CK1からCK2へ切り換
える指令を検出しても、そのまま論理「Ｈ」を出し続け
る。第８図は以上の仮定をした場合のタイミングチャー
トである。

以上説明した動作は、ハザードを防止するための相互
のクロックを用いて状態の遷移をするようにしたことに
よる副作用である。

そこで、前にも説明した通り、第１の実施例において
は、CK1が停止しても少なくともCK2の出力は正常に出力
することを目的として補助制御部20を用いている。以
下、補助制御部20がある場合について、前述した状態M4
のハングアップから回復する動作の説明をする。第４図
の状態M4において、CK1からCK2へ切り換える指令を検出
した場合、補助制御部20によってCK2の１周期ないし２
周期の遅延を伴って、SELT1の論理「Ｈ」が出力され
る。従って、SELTが論理「Ｈ」となりHAZARDにCK2を出
力するようになる。これとともに、SELT0が論理「Ｈ」
となり、次のHAZARDすなわちCK2の前縁でSTUFFが論理
「Ｌ」に戻り、調停区間が終了するので、以降、CK2がH
AZARDおよびADJCKとして出力される。以上のように、CK
1が停止していてCK1の出力を指令している間は調停区間
となり論理「Ｈ」が出力されるが、CK2の出力を指令す
ると２ないし３クロックの後にはCK2を出力するように
なり、ハングアップから回復する。第４図の遷移T5がこ
の場合の遷移である。

次に、クロック停止がどの入力で起こるか予め知り得
ない場合であって、少なくとも正常なクロックを指令し
たときはそのクロックをハザードなく出力するようにし
た非同期クロックの選択回路について図面とともに説明
する。第５図は本発明の非同期クロックの選択回路の第
２の実施例の回路図である。第５図において第１図と異
なるのは、CK1とSELCKとから補助制御部10によって、補
助制御信号を出力し、AND32で合成してセレクタ４に供
給していることである。第６図は第５図の非同期クロッ
クの選択回路の概略の動作を示す状態遷移図である。第
１図の構成ではCK2が停止した状態では、CK1を指令した
ときに少なくとも正常なCK1が出力できないことがあ
る。第４図の状態M2でCK2の前縁を待ったままハングア
ップするためである。そこで、第２の実施例では状態M2
のハングアップから回復するために補助制御部10を備え
る。第６図の状態M2において、CK2からCK1へ切り換える
指令を検出した場合、補助制御部10によってCK1の１周
期ないし２周期の遅延をともなって、SELT2の論理
「Ｌ」が出力される。従って、SELTが論理「Ｌ」となり
HAZARDにCK1を出力するようになる。これとともに、SEL
T0が論理「Ｌ」となり、次のHAZARDすなわちCK1の前縁
でSTUFFが論理「Ｌ」に戻り、調停区間が終了するの
で、以降、CK1がHAZARDおよびADJCKとして出力される。
以上のようにCK2が停止していてCK2の出力を指令してい
る間は調停区間となり論理「Ｈ」が出力されるが、CK1
の出力を指令すると２ないし３クロックの後にはCK1を
出力するようになり、ハングアップから回復する。第６
図の遷移T6がこの遷移である。

なお、実施例ではクロック入力端子が２個で、コンパ
レータがEXOR（排他的論理和）である場合について説明
したが、２を越える複数のクロック選択回路にも拡張で
き、DFF1およびDFF2を複数のビットのものとし、コンパ
レータもに複数のビットのデータを一致比較するものに
代えることにより、容易に実現可能なものである。

また、実施例では、DFF1およびDFF2はセレクタの出力
クロックの前縁に同期して動作し、コンパレータはDFF1
とDFF2の信号が異なるときに論理「Ｈ」の信号を出力す
るとともに、合成回路はORゲートで構成したが、この構
成の負論理のものでも全く同様に作用する。すなわち、
DFF1およびDFF2はセレクタの出力クロックの後縁に同期
して動作し、コンパレータはDFF1とDFF2の信号が異なる
ときに論理「Ｌ」の信号を出力するとともに、合成回路
はANDゲートで構成してもよい。

発明の効果以上のように本発明の非同期クロックの選択回路は、
複数のクロック入力端子と、選択信号入力端子と、複数
のクロックから１つを選択するセレクタと、セレクタの
出力クロックに同期して選択信号をラッチする第１のラ
ッチ回路（DFF1）と、選択信号が第ｊのクロックの選択
指令であることをデコードし、第ｊのクロックで遅延し
て出力する補助制御回路と、第１のラッチ回路の出力と
補助制御回路の出力を加算し、その加算出力をセレクタ
の制御入力に供給する補助構成回路と、セレクタの出力
クロックに同期してDFF1の出力信号をラッチする第２の
ラッチ回路（DFF2）と、DFF1の出力信号とDFF2の出力信
号が異なるときに所定の信号を出力するコンパレータ
と、セレクタの出力とコンパレータの出力を合成する合
成回路とを備え、合成回路から出力を取り出すように構
成したので、切り換えタイミングを切り換え前のクロッ
クに同期化して切り換え開始時のハザードをなくして調
停区間に接続し、切り換え前のクロックと切り換え後の
クロックのタイミングのずれの時間区間を調停区間とし
て検出し調停信号を出力し、切り換え後のクロックに同
期して遷移を終了できるようなる。

このように、切り換え時の遷移の開始から終了まで同
一論理を保ち、しかも調停区間に連なるクロック信号の
波形は常に正常なクロック波形を保つので、ハザードを
防止することができる。

また、補助制御回路は、選択信号が第ｊのクロックの
選択指令であることをデコードし、デコード信号を第ｊ
のクロックで遅延して出力して、補助合成回路によって
DFF1の出力と第１の補助制御回路の出力を合成し、DFF1
の出力が停止する場合にはセレクタによって第ｊのクロ
ックが強制選択されので、少なくも正常なクロックを指
令したときはそのクロックをハザードなく出力すること
ができるのである。

なお、複数のクロックは位相，周期が相互に異なるも
のであってもよく、非同期で切り換えのタイミングを指
令しても、同様に効果を奏する。

ハザードを発生させずに非同期クロックの切り換えが
できるので、このクロックを供給する高速の論理回路、
特に集積回路において、多段のシフトレジスタやカウン
タの誤動作を防止できるものである。従って、録音再生
機能を持つデジタルオーディオレコーダの信号生成や復
号処理のために、記録周期クロックと再生信号周期クロ
ックを選択して共通の回路へ供給する場合に好適なもの
である。また、これらの機能を有する集積回路を録音専
用の機器および再生専用の機器へ応用することができる
など汎用性の高い優れたものを提供することができる。

【図面の簡単な説明】

第１図は本発明の非同期クロックの選択回路の第１の実
施例を示すブロック回路図、第２図および第３図は第１
図に示す非同期クロックの選択回路の動作を示すタイミ
ングチャート、第４図は第１図に示す非同期クロックの
選択回路の概略の動作を示す状態遷移図、第５図は本発
明の非同期クロックの選択回路の第２の実施例を示すブ
ロック図、第６図は第５図の非同期クロックの選択回路
の概略の動作を示す状態遷移図、第７図は第１図に示す
非同期クロックの選択回路において補助制御部20がない
としたときの概略の動作を示す状態遷移図、第８図は第
１図に示す非同期クロックの選択回路において補助制御
部20がないとしたときの動作を示すタイミングチャー
ト、第９図は従来の非同期クロックの選択回路の構成を
示すブロック図、第10図は第９図に示す非同期クロック
の選択回路の動作を示すタイミングチャートである。 1,2,11,21……DFF、３……EXOR、４……セレクタ、5,1
2,31……OR、6,7……入力端子、8,9……出力端子、10,2
0……補助制御部、22,32……AND。

Claims

(57)【特許請求の範囲】

【請求項１】複数のクロックを入力する複数のクロック
入力端子と、選択信号を入力する選択信号入力端子と、前記複数クロックから１つを選択するセレクタと、前記セレクタの出力クロックに同期して前記選択信号を
ラッチする第１のラッチ回路と、前記選択信号が第ｊのクロックの選択指令であることを
デコードし、そのデコード信号を第ｊのクロックで遅延
して出力する補助制御回路と、前記第１のラッチ回路の
出力と前記補助制御回路の出力を加算し、その加算出力
を前記セレクタの制御入力に供給する補助合成回路と、前記セレクタの出力クロックに同期して前記第１のラッ
チ回路の出力信号をラッチする第２のラッチ回路と、前
記第１のラッチ回路の出力信号と前記第２のラッチ回路
の出力信号が異なるときに所定の信号を出力するコンパ
レータと、前記セレクタの出力と前記コンパレータの出力を合成す
る合成回路とを備え、前記合成回路から出力を取り出すようにした非同期クロ
ックの選択回路。
【請求項２】複数のクロックを入力する複数のクロック
入力端子と、選択信号を入力する選択信号入力端子と、前記複数のク
ロックから１つを選択するセレクタと、前記セレクタの出力クロックに同期して前記選択信号を
ラッチする第１のラッチ回路と、前記選択信号が第１または第ｋのクロックの選択指令で
あることをデコードし、そのデコード信号を第１または
第ｋのクロックで遅延して出力する第１または第ｋの補
助制御回路と、前記第１のラッチ回路の出力と前記第１または第ｋの補
助制御回路の出力とを加算し、その加算出力を前記セレ
クタの制御入力に供給する補助合成回路と、前記セレクタの出力クロックに同期して前記第１のラッ
チ回路の出力信号をラッチする第２のラッチ回路と、前
記第１のラッチ回路の出力信号と前記第２のラッチ回路
の出力信号が異なるときに所定の信号を出力するコンパ
レータと、前記セレクタの出力と前記コンパレータの出力を合成す
る合成回路とを備え、前記合成回路から出力を取り出すようにした非同期クロ
ックの選択回路。
【請求項３】クロック入力端子が２個で、コンパレータ
が排他的論理和回路である請求項１または２記載の非同
期クロックの選択回路。
【請求項４】第１のラッチ回路はセレクタの出力クロッ
クの前縁に同期して選択信号をラッチし、第２のラッチ
回路は前記セレクタの出力クロックの前縁に同期して前
記第１のラッチ回路の出力信号をラッチし、コンパレー
タは前記第１のラッチ回路の出力信号と前記第２のラッ
チ回路の出力信号が異なるときに論理「Ｈ」の信号を出
力すると共に、合成回路はORゲートで構成する請求項１
または２記載の非同期クロックの選択回路。
【請求項５】第１のラッチ回路はセレクタの出力クロッ
クの後縁に同期して選択信号をラッチし、第２のラッチ
回路は前記セレクタの出力クロックの後縁に同期して前
記第１のラッチ回路の出力信号をラッチし、コンパレー
タは前記第１のラッチ回路の出力信号と前記第２のラッ
チ回路の出力信号が異なるときに論理「Ｌ」の信号を出
力すると共に、合成回路はANDゲートで構成する請求項
１または２記載の非同期クロックの選択回路。