JP2546137B2 - パリティエラーモニタ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパリティエラーモニタ回
路に関し、特にデータ通信における伝送路の誤り監視
を、パリティエラーの有無を１フレーム単位で監視する
パリティエラーモニタ回路に関する。

【０００２】

【従来の技術】図３にこの種のパリティエラーモニタ回
路の従来例を示す。パリティ判定回路１１は伝送路デー
タのパリティチェックを行うものである。この伝送路デ
ータはフレーム化されたデータであって、各フレームは
複数組（１〜ｎ）の並列データからなり、各並列データ
毎に１つのパリティビットが付加されている。そして、
１フレーム内のｎ組の並列データはクロックａ（図４
（ａ）参照）に同期して伝送される（図４（ｃ）参
照）。

【０００３】このパリティ判定回路１１を構成する判定
部ＰＧ１は、クロックａに同期して各組の並列データを
データ入力Ｄ０〜Ｄ８（８ビットとしている）に取込む
と同時にパリティビットをパリティ入力Ｐに取込んでパ
リティチェックを行い、エラーの有無を判定する。エラ
ーが有ればそのＱ出力ｃに“０”が生成され、無ければ
“１”が生成されるものとする。

【０００４】この判定結果ｃは、クロックａで動作する
ＦＦ（フリップフロップ）１に取込まれて１クロック遅
れてそのＱ出力ｄより導出され、マスク回路１４を介し
てパリティエラー監視回路１５へ供給される。

【０００５】このパリティ監視回路１５では、セットタ
イプのＦＦ４のセット入力に、マスク回路１４を経たパ
リティ判定結果ｇが印加されており、そのデータ入力Ｄ
には“０”が固定的に印加されている。そして、そのＱ
出力ｈはＦＦ５のデータ入力となり、そのＱ出力ｉから
１フレーム分のパリティ判定結果がモニタされるように
なっている。

【０００６】タイミング回路１３はパリティエラー監視
回路１５の各ＦＦ４，５の動作タイミングクロックｆを
生成すると共に、マスク回路１４のマスク信号ｅをも生
成するものである。

【０００７】ＦＦ４，５の動作タイミングクロックｆは
ＦＦ１１により生成されており、このＦＦ１１のデータ
入力Ｄにはフレームパルスｂが、クロック入力にはクロ
ックａが夫々印加され、そのＱ出力からＦＦ４，５の動
作タイミングクロックｆが得られる。従って、この動作
タイミングクロックｆはフレームパルスｂをクロックａ
によりリタイミングしたものとなっている。

【０００８】マスク信号ｅは、ＦＦ１２，ＦＦ１３，イ
ンバータＩ１，アンドゲートＡＮＤ１からなるマスク信
号発生部により生成されており、先のリタイミングされ
たフレームパルス（ＦＦ４，５の動作タイミングクロッ
クｆ）の前後半周期の間（すなわち、フレームパルスの
立上りをはさんで丁度クロックａの１周期の間）マスク
信号ｅが発生され、マスク回路１４のマスク用オアゲー
トＯＲ１へ供給されるようになっている。

【０００９】図４（ａ）〜（ｉ）は図３の各部信号ａ〜
ｉの波形を夫々対応して示したタイムチャートである。
通常パリティ判定にエラーがない場合には、パリティ判
定回路１１から“１”がクロックａに同期して出力さ
れ、ＦＦ１及びマスク回路１４を介してパリティエラー
監視回路１５のＦＦ４のセット入力ｓへ供給されるが、
ＦＦ４はセット入力ｓが“１”の場合は出力Ｑはリセッ
ト状態の“０”のままで変化しない。

【００１０】しかし、パリティ判定にエラーがあれば、
パリティ判定回路１１からの出力ｃは“０”になる。従
って、ＦＦ４のセット入力ｓに“０”が印加されて、そ
のＱ出力ｈは“１”に変化する。すなわち、パリティエ
ラーが取込まれたことになる。

【００１１】次に続くフレームパルスｂの立上りタイミ
ングに同期してＦＦ５にＦＦ４のＱ出力である“１”が
セットされてこの１フレーム間ホールドされモニタ出力
ｉとなる。それと同時に、ＦＦ４はデータ入力Ｄの
“０”を取込んで次のフレームのエラー取込みのために
リセットされることになる。

【００１２】ここで、フレーム最終のデータ組（ｎ）に
エラーがあると、ＦＦ４のクロック入力（ｆのタイミン
グ）とセット入力（ｇのタイミング）とが競合すること
になる。また、フレーム先頭のデータ組（１）にエラー
があると、同じくＦＦ４のクロック入力とセット入力と
が競合する。

【００１３】これ等競合を避けるために、マスク回路１
４へマスク信号ｅを送出し、オアゲートＯＲ１において
ＦＦ４へのセット入力（ｇ）をフレームパルスの立上り
をはさんだ１周期（クロックａの１周期）の間マスクし
ているのである。すなわち、フレーム最終データ組にエ
ラーがあるときは、ＦＦ４のセット入力に“０”がクロ
ック半周期の間入力され、ＦＦ４のＱ出力が変化して後
半周期後にフレームパルスｆがＦＦ４のクロック入力に
印加されるようになっている。これにより、ＦＦ４のセ
ットアップタイムとホールドタイムとを確保するように
しているのである。

【００１４】

【発明が解決しようとする課題】この様な図３に示した
従来の回路では、マスク信号ｅをフレームパルスｆの立
上り前後半周期の期間発生させるために、インバータＩ
１によりクロックａの反転クロックを用いてＦＦ１２，
ＦＦ１３を動作させており、特にＦＦ１２のデータ入力
とクロック入力との位相差はクロック半周期しかなく、
またＦＦ４のマスク時のセット入力とクロック入力との
位相差がこれまた半周期の余裕しかない。

【００１５】この様に、これ等の回路にクロック半周期
の処理動作を行わせるようになっているので、回路素子
にクロック速度の２倍の動作性能が要求され、クロック
が高速であれば、前述したセットアップタイムやホール
ドタイムが充分でなくなり、高速化に対応できないとい
う問題がある。

【００１６】本発明の目的は高速動作に充分耐え得るよ
うにしたパリティエラーモニタ回路を提供することであ
る。

【００１７】

【課題を解決するための手段】本発明によれば、フレー
ム化されたデータのクロック毎のパリティを判定するパ
リティ判定手段と、この判定結果がエラーを示したとき
これを取込んで１フレームの間ホールドするホールド手
段と、このホールド手段を次のフレーム判定結果の取込
みのためにリセットするリセット手段とを含むパリティ
エラーモニタ回路であって、前記クロック毎のパリティ
判定結果を前記クロックに同期してラッチする第１のラ
ッチ手段と、前記クロックを２分周する分周手段と、こ
の２分周クロックに同期して前記パリティ判定結果及び
前記第１のラッチ手段の出力を夫々ラッチする第２及び
第３のラッチ手段と、これ等第２及び第３のラッチ手段
の両ラッチ出力のうち少なくとも１つがエラーを示す場
合にパリティエラーを前記ホールド手段へ伝達する伝達
手段とを含み、前記伝達手段は、前記フレームパルスと
前記クロックとを用いて前記フレームパルスの開始時点
を基準として前後１クロック周期の幅のマスク信号を生
成するマスク信号生成手段と、このマスク信号により前
記前記ホールド手段への伝達パリティエラー情報をマス
クするマスク手段とを有することを特徴とするパリティ
エラーモニタ回路が得られる。

【００１８】

【実施例】以下、本発明の実施例につき図面を用いて説
明する。

【００１９】図１は本発明の実施例を示す回路図であ
り、図３と同等部分は同一符号により示している。ま
た、図２（ａ）〜（ｌ）は図１の回路の各部信号ａ〜ｌ
の波形を夫々対応して示した動作タイミングチャートで
ある。

【００２０】パリティ判定回路１１及びマスク回路１
４，更にはパリティエラー監視回路１５の構成は図３の
各回路と夫々同一であってその説明は省略する。

【００２１】本例では、シリアルパラレル変換回路１２
を付加しており、これにより、パリティ判定回路１１か
らの判定出力ｃを２クロック幅のパラレル信号に変換す
るようになっている。そのために、判定出力ｃをデータ
入力としクロックａにてこれを取込むＦＦ１と、このＱ
出力をデータ入力としクロックａの１／２分周出力ｄ
（ＦＦ６）によりこれを取込むＦＦ２と、判定出力ｃを
データ入力としクロックａの１／２分周出力ｄによりこ
れを取込むＦＦ３とを有する。

【００２２】そして、これらＦＦ２，ＦＦ３の各Ｑ出力
ｅ，ｆをパラレル入力とするアンドゲートＡＮＤ１を設
け、このＡＮＤ１の出力ｇをマスク回路１４を介してパ
リティエラー監視回路１５へ供給するようになってい
る。

【００２３】タイミング発生回路１３は先のクロックａ
を１／２分周する分周用ＦＦ６の他に、マスク信号ｈを
生成するためのＦＦ７〜ＦＦ９及びアンドゲートＡＮＤ
２とを有しており、ＡＮＤ２の出力からマスク信号ｈが
生成され、ＦＦ７のＱ出力ｊがＦＦ４，５の動作タイミ
ングクロックとして用いられている。

【００２４】かかる構成において、パリティ判定回路１
１からの出力ｃは、エラーが有れば“０”，無ければ
“１”となるものとする。このパリティ判定結果はＦＦ
１で１クロック遅延され、次に続くパリティ判定結果と
同時にＦＦ２及びＦＦ３へ供給され、分周用ＦＦ６によ
る１／２分周クロックｄの立上りでラッチされる。これ
により、フレーム開始から数えて奇数番目のデータ組の
パリティ判定結果ｅと偶数番目のデータ組のパリティ判
定結果ｆとがパラレルとなってＡＮＤ１へ入力される。

【００２５】このとき、共にエラーがなければＦＦ２，
ＦＦ３の出力ｅ，ｆは“１”で、ＡＮＤ１の出力は
“１”となり、ＦＦ４のセット入力に変化はなく、よっ
てＦＦ４のＱ出力ｋはリセット状態の“０”のままであ
る。１フレームの監視区間でＦＦ４のＱ出力ｋが“０”
のままであれば、ＦＦ５からのモニタ出力ｌはエラー無
しと判定される。

【００２６】いま、奇，偶ビットｅ，ｆの少なくとも１
つにエラーが有って“０”となれば、ＡＮＤ１の出力ｇ
は“０”となる。よってＦＦ４のセット入力ｉが変化す
るので、そのＱ出力ｋは“１”に変化し、これがＦＦ
８，ＦＦ７により２周期遅れたフレームパルス（動作タ
イミングクロック）ｊにて取込まれ次の１フレーム間ホ
ールドされてモニタ出力ｌとなっている。同時に、ＦＦ
４はこのフレームパルスｊの立上りでリセットされて
“０”となり次フレームのパリティチェック結果ｉの取
込み可能状態となる。

【００２７】ここで、ＦＦ４のフレームパルスｊとセッ
ト入力ｉとの競合を防ぐためにマスク回路１４が設けら
れていることは従来と同じである。このマスク回路１４
は、ＦＦ４のクロックとして入力されるフレームパルス
ｊに対して前後１クロック周期の幅の論理“１”のマス
ク信号ｈにてマスクを行なう、このマスク信号ｈはフレ
ームパルスｂのＦＦ８による１クロック周期遅れたもの
と、ＦＦ８〜ＦＦ９による３クロック周期遅れのものと
をアンドゲートＡＮＤ２へ入力して生成している。

【００２８】こうすることにより、パリティチェック結
果が２クロック周期内に２ビット（フレーム内の奇数及
び偶数番目の２つのデータ組のチェックビット）がパラ
レルに変換されて、ＦＦ４のセット入力ｉとなるので、
フレームパルスの立上り前後においては、半クロックを
用いなくても１クロック分の周期で充分にエラー監視が
可能となるのである。

【００２９】尚、上記実施例では、２ビットパラレルと
したがそれ以上のビットパラレルとしても良いことは明
らかである。

【００３０】

【発明の効果】以上述べた如く、本発明によれば、パリ
ティ判定結果を複数ビットパラレル変換してパリティエ
ラー監視回路へ供給するようにしたので、データのクロ
ック速度若しくはそれより遅い速度でパリティエラー監
視回路のリセットを行うことができ、そのためのリセッ
トタイミング回路も遅い回路とすることができ、確実に
フレームの先頭ビット、最終ビットのパリティエラーの
モニタが可能となる。

【００３１】逆に言えば、より高速クロックにて動作さ
せることが可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の回路の各部動作波形を示すタイムチャー
トである。

【図３】従来のパリティエラーモニタ回路のブロック図
である。

【図４】図３の回路の各部動作波形を示すタイムチャー
トである。

【符号の説明】

１１ パリティ判定回路 １２ シリアルパラレル変換回路 １３ タイミング回路 １４ マスク回路 １５ パリティエラー監視回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 フレーム化されたデータのクロック毎の
   パリティを判定するパリティ判定手段と、この判定結果
   がエラーを示したときこれを取込んで１フレームの間ホ
   ールドするホールド手段と、このホールド手段を次のフ
   レーム判定結果の取込みのためにリセットするリセット
   手段とを含むパリティエラーモニタ回路であって、前記クロック毎のパリティ判定結果を前記クロックに同
   期してラッチする第１のラッチ手段と、前記クロックを
   ２分周する分周手段と、この２分周クロックに同期して
   前記パリティ判定結果及び前記第１のラッチ手段の出力
   を夫々ラッチする第２及び第３のラッチ手段と、これ等
   第２及び第３のラッチ手段の両ラッチ出力のうち少なく
   とも１つがエラーを示す場合にパリティエラーを前記ホ
   ールド手段へ伝達する伝達手段とを含み、 前記伝達手段は、前記フレームパルスと前記クロックと
   を用いて前記フレームパルスの開始時点を基準として前
   後１クロック周期の幅のマスク信号を生成するマスク信
   号生成手段と、このマスク信号により前記前記ホールド
   手段への伝達パリティエラー情報をマスクするマスク手
   段とを有する ことを特徴とするパリティエラーモニタ回
   路。
2. 【請求項２】 前記パリィ判定結果の論理“０”がパリ
   ティエラー有りを示し、前記伝達手段は前記第２及び第
   ３のラッチ手段の両ラッチ出力を２入力とするアンドゲ
   ートを有し、このアンドゲートの出力を前記マスク手段
   によりマスクするようにしたことを特徴とする請求項１
   記載のパリティエラーモニタ回路。